KR20220068128A - 셀프 얼라인된 채널 구조를 포함하는 하이브리드 멀티 스택 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20220068128A
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송승현
홍병학
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Abstract

하이브리드 멀티 스택 반도체 장치 및 이의 제조 방법이 제공된다. 하이브리드 멀티 스택 반도체 장치는 나노시트 스택 및 상기 나노시트 스택 위에 형성되는 핀펫 스택을 포함하며, 상기 나노시트 스택은 기판 위에 형성되고 제1 게이트 구조에 의해 둘러싸이는 복수의 나노시트층들을 포함하고, 적어도 하나의 핀 구조는 상기 나노시트 스택에 대하여 셀프 얼라인된 형태를 가져, 상기 적어도 하나의 핀 구조의 가장 왼쪽 측면 및 상기 나노시트 스택의 왼쪽 측면 사이의 왼쪽 수평 거리는 상기 적어도 하나의 핀 구조의 가장 오른쪽 측면 및 상기 나노시트 스택의 오른쪽 측면 사이의 오른쪽 수평 거리와 동일하다.

Description

셀프 얼라인된 채널 구조를 포함하는 하이브리드 멀티 스택 반도체 장치 및 이의 제조 방법 {HYBRID MULTI-STACK SEMICONDUCTOR DEVICE INCLUDING SELF-ALIGNED CHANNEL STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 개시의 예시적인 실시예들에 따른 장치들 및 방법들은 반도체 장치의 채널 구조에 대한 것이고, 상세하게는 핀펫(finFET, fin field-effect transistor) 또는 나노시트(nanosheet)와 같은 게이트 올 어라운드 트랜지스터의 셀프 얼라인된 채널 구조에 대한 것이다.
더 작은 크기의 트랜지스터들의 구현에 따라, 전자 장치에서 집적 회로(IC) 소자들의 밀도가 증가되고, 성능이 향상되었다. 종래의 평면 전계 효과 트랜지스터(FET)는 멀티 브릿지 채널 전계 효과 트랜지스터(MBCFET)로도 지칭되는 핀펫 및 나노시트 트랜지스터들과 같은 게이트 올 어라운드 트랜지스터 구조들로 진화하였고, 이는 반도체 장치에서 단위 면적당 더 많은 트랜지스터들을 집중시켰다.
최근, 트랜지스터 구조들의 밀도를 더 증가시키기 위해 3차원 구조에서 핀펫 및 나노시트 트랜지스터들을 구축하는 방법에 대한 연구가 집중되고 있다.
여기에 개시된 정보는 본 출원의 실시예를 달성하기 전에 본 발명자들에게 이미 알려져 있거나, 본 출원의 실시예를 달성하는 과정에서 획득된 기술 정보이다. 따라서, 여기에 개시된 정보는 대중에게 이미 알려진 선행기술이 아닌 정보를 포함할 수 있다.
본 발명의 목적은 안정되고 균형잡힌 핀 구조들을 포함하는 반도체 장치를 제공하는 것이다.
본 개시는 셀프 얼라인된 나노시트 스택 및/또는 셀프 얼라인된 핀펫의 핀 구조들읠 가지는 하이브리드 멀티 스택 반도체 장치들을 제공한다.
일 실시예에 따르면, 나노시트 스택 및 상기 나노시트 스택 위에 형성되는 핀펫 스택을 포함하는 하이브리드 멀티 스택 반도체 장치가 제공되며, 상기 나노시트 스택은 기판 위에 형성되고 제1 게이트 구조에 의해 둘러싸이는 복수의 나노시트층들을 포함하고, 상기 핀펫 스택은 제2 게이트 구조에 의해 둘러싸이는 적어도 하나의 핀 구조를 포함하고, 상기 적어도 하나의 핀 구조의 가장 왼쪽 측면 및 상기 나노시트 스택의 왼쪽 측면 사이의 왼쪽 수평 거리는 상기 적어도 하나의 핀 구조의 가장 오른쪽 측면 및 상기 나노시트 스택의 오른쪽 측면 사이의 오른쪽 수평 거리와 동일할 수 있다.
일 실시예에 따르면, 나노시트 스택 및 상기 나노시트 스택 위에 형성되는 핀펫 스택을 포함하는 하이브리드 멀티 스택 반도체 장치가 제공되며, 상기 나노시트 스택은 기판 위에 형성되고 제1 게이트 구조에 의해 둘러싸이는 복수의 나노시트층들을 포함하고, 상기 핀펫 스택은 제2 게이트 구조에 의해 둘러싸이는 적어도 하나의 핀 구조를 포함하고, 상기 나노시트 스택은 상기 제2 게이트 구조에 대하여 셀프 얼라인된 형태를 가질 수 있어, 상기 복수의 나노시트층들은 채널 폭 방향으로 상기 제2 게이트 구조와 동일한 폭을 가질 수 있다.
일 실시예에 따르면, 하이브리드 멀티 스택 반도체 장치의 제조 방법이 제공된다. 방법은 기판 위에 교대로 형성되는 복수의 희생층들과 나노시트층들을 포함하는 나노시트 스택 및 상기 나노시트 스택 위에 형성된 핀펫 스택을 제공하는 것; 상기 핀펫 스택의 측면들 및 상기 나노시트 스택의 측면들에 접하는 ILD층을 형성하는 것; 상기 핀펫 스택의 상부를 제거하여 높이가 감소된 핀펫 스택인 예비 핀 구조 및 상기 예비 핀 구조 상에서 상기 ILD층 사이의 리세스를 형성하는 것; 상기 리세스로 노출되는 상기 ILD층의 내측면들 상에 정해진 두께를 가지는 스페이서층을 추가하여 상기 리세스의 폭을 감소시키는 것; 폭이 감소된 리세스 내에서 상기 예비 핀 구조 상에 적어도 하나의 마스크층을 형성하여 상기 적어도 하나의 마스크층이 상기 폭이 감소된 리세스에 노출된 상기 스페이서층의 내측면들에 접하도록하는 것; 및 상기 ILD층 및 상기 스페이서층을 제거하는 것을 포함하고, 상기 적어도 하나의 마스크층의 가장 왼쪽 측면과 상기 나노시트 스택의 왼쪽 측면 사이의 왼쪽 수평 거리는 상기 적어도 하나의 마스크층의 가장 오른쪽 측면과 상기 나노시트 스택의 오른쪽 측면 사이의 오른쪽 수평 거리와 동일할 수 있다.
일 실시예에 따르면, 하이브리드 멀티 스택 반도체 장치의 제조 방법이 제공된다. 방법은 기판 위에 교대로 형성되는 복수의 희생층들 및 나노시트층들을 포함하는 나노시트 스택을 제공하는 것; 상기 나노시트 스택 위에 적어도 하나의 채널 구조를 형성하는 것; 게이트 마스킹 층이 상기 적어도 하나의 채널 구조의 상면 및 측면들 상에 형성되고 상기 나노시트 스택 위에서 바깥 방향으로 퍼져 상기 게이트 마스킹층의 외측 연장부들을 형성하도록, 상기 적어도 하나의 채널 구조 상에 상기 게이트 마스킹층을 증착하여 핀펫 스택을 형성하는 것, 상기 게이트 마스킹층은 상기 적어도 하나의 채널 구조의 양 측에서 채널 폭 방향으로 동일한 폭을 가지고; 상기 게이트 마스킹층의 상기 외측 연장부들을 제거하는 것; 및 상기 나노시트 스택의 측면들이 상기 핀펫 스택의 측면들과 공면을 이루도록 상기 게이트 마스킹층의 상기 외측 연장부들 아래의 상기 나노시트 스택을 식각하는 것을 포함할 수 있다.
위의 실시예들은 나노시트 스택 위에 형성되는 핀펫 스택의 안정되고 균형잡힌 핀 구조들을 포함하는 하이브리드 멀티 스택 반도체 장치들을 제공한다. 또한, 나노시트 스택의 나노시트층들의 폭은 핀 구조들의 개수 및/또는 핀 구조들 사이의 피치와 같은 핀펫 스택의 핀 구조들의 치수들에 의해 제어될 수 있다.
본 개시의 실시예들에 따른 반도체 장치는 나노시트 스택에 대하여 셀프 얼라인된 핀펫 스택을 포함하거나, 핀펫 스택에 대하여 셀프 얼라인된 나노시트 스택을 포함함에 따라, 안정되고 균협잡힌 핀 구조들이 제공될 수 있다.
본 개시의 예시적인 실시예들은 첨부된 도면과 함께 아래의 상세한 설명으로 보다 명확하게 이해될 것이다.
도 1은 일부 실시예들에 따른 하이브리드 멀티 스택 반도체 장치의 단순화된 단면도를 나타낸다.
도 2a 내지 2l은 일부 실시예들에 따른 핀펫 스택 아래에 형성되는 나노시트 스택에 대한 핀펫 스택의 셀프 얼라이닝을 포함하는 하이브리드 멀티 스택 반도체 장치의 제조 방법의 단계들에서 하이브리드 멀티 스택 반도체 장치의 단순화된 단면도를 나타낸다.
도 3a 내지 3f는 일부 실시예들에 따른 핀펫 스택 아래에 형성되는 나노시트 스택에 대한 핀펫 스택의 셀프 얼라이닝을 포함하는 하이브리드 멀티 스택 반도체 장치의 제조 방법의 단계들에서 하이브리드 멀티 스택 반도체 장치의 단순화된 단면도를 나타낸다.
도 4a 내지 4e는 일부 실시예들에 따른 나노시트 스택 위에 형성되는 핀펫 스택에 대한 나노시트 스택의 셀프 얼라이닝을 포함하는 하이브리드 멀티 스택 반도체 장치의 제조 방법의 단계들에서 하이브리드 멀티 스택 반도체 장치의 단순화된 단면도를 나타낸다.
도 5는 일부 실시예들에 따른 도 2a 내지 2l, 3a 내지 3f에 따른 하이브리드 멀티 스택 반도체 장치의 제조 방법의 흐름도를 나타낸다.
도 6은 일부 실시예들에 따른 도 4a 내지 4e에 따른 하이브리드 멀티 스택 반도체 장치의 제조 방법의 흐름도를 나타낸다.
도 7은 일부 실시예들에 따른 반도체 모듈의 개략적인 평면도를 나타낸다.
도 8은 일부 실시예들에 따른 전자 시스템의 개략적인 블록도를 나타낸다.
본 개시에서 설명되는 실시예들은 예시적인 것이며, 본 개시는 이에 제한되지 않고 다른 다양한 형태들로 구현될 수 있다. 아래의 설명에 제공되는 각각의 예시적인 실시예들은 본 개시에 제공되거나 제공되지 않는 다른 특징들에 연관되는 것이 배제되지 않는다. 예를 들어, 특정 예시적인 실시예에서 설명된 사항이 다른 예시적인 실시예에서 설명되지 않더라도, 그 설명에서 다르게 언급되지 않는 한 해당 사항은 다른 예시적인 실시예와 연관되는 것으로 이해될 수 있다. 또한, 원리들, 양태들 및 예시적 실시예들의 모든 설명들은 그들의 구조적 및 기능적 균등물들을 포함하도록 의도된 것임을 이해해야 한다. 또한, 이러한 균등물들은 현재 잘 알려진 균등물들 뿐만 아니라 향후 개발될 균등물들, 즉 구조에 관계 없이 동일한 기능을 수행하도록 발명될 모든 장치들을 포함하는 것으로 이해되어야 한다. 예를 들어, 본 명세서에서 설명하는 MOSFET은 본 발명의 개념이 적용될 수 있는 한 다른 타입 또는 형태의 트랜지스터를 취할 수 있다.
반도체 장치의 구성 요소, 층, 패턴, 구조, 영역 등(이하, 총칭하여 “구성 요소”)이 반도체 장치의 다른 구성 요소에 “위에”, “상에”, “아래에”, “연결되는” 또는 “결합되는”의 용어로 설명되는 경우, 구성 요소는 다른 구성 요소의 직접 위에, 직접 상에, 직접 아래에, 직접 연결되는 또는 직접 결합되는 것으로 해석될 수도 있고, 구성 요소와 다른 구성 요소 사이에 개재 구성 요소가 존재하는 것으로 해석될 수도 있다. 반면, 반도체 장치의 구성 요소가 반도체 장치의 다른 구성 요소에 “직접 위에”, “직접 상에”, “직접 아래에”, “직접 연결되는” 또는 “직접 결합되는”의 용어로 설명되는 경우, 구성 요소와 다른 구성 요소 사이에 개재 구성 요소가 존재하지 않는다. 유사한 도면 부호는 본 개시 전체에 걸쳐 유사한 구성 요소를 지칭한다.
“위에”, “상에”, “높은”, “아래에”, “낮은”, “상” 및 “하”와 같은 공간적으로 상대적인 용어들은 도면에 도시된 하나의 구성 요소와 다른 구성 요소(들)의 관계를 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 더하여 사용 또는 동작중인 반도체 장치의 다른 방향을 포함하는 것으로 이해될 것이다. 예를 들어, 도면의 반도체 장치가 뒤집힌 경우, 다른 구성 요소의 “아래”로 설명된 구성 요소는 다른 구성 요소의 “위”로 향하게 된다. 따라서, “아래”라는 용어는 위와 아래 방향을 모두 포함할 수 있다. 또한, 반도체 장치는 다른 방향(90도 또는 다른 방향)으로 배향될 수 있고, 본 개시에서 사용되는 공간적으로 상대적인 용어들은 그에 따라 해석될 수 있다. 또한, 복수개의 반도체 구조들이 배열된 “행” 및 “열”과 같은 용어는 어레이가 90도 회전하면 “열” 및 “행”으로 해석될 수 있다.
“적어도 하나”와 같은 표현이 구성 요소의 리스트와 사용되는 경우, 이는 구성 요소의 리스트 전체를 수식하는 것이고, 개별 구성 요소를 수식하는 것이 아니다. 예를 들어, “a, b 및 c 중 적어도 하나”라는 표현은 a만, b만, c만, a와 b 모두, b와 c 모두, a와 c 모두 또는 a, b와 c 모두를 포함하는 것으로 이해된다. 여기서, 둘 이상의 구성 요소들의 차원을 비교하기 위해 “동일”이라는 용어를 사용하는 경우, 차원이 “실직절으로 동일”한 것을 포함할 수 있다.
“제1”, “제2”, “제3”, “제4” 등의 용어는 다양한 구성 요소들을 설명하기 위해 사용될 수 있지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음을 이해하여야 한다. 이들 용어는 하나의 구성 요소를 다른 구성 요소와 구별하는 것에만 사용된다. 따라서, 아래에서 설명되는 제1 구성 요소는 본 개시의 내용에서 벗어나지 않으면서 제2 구성 요소로 지칭될 수 있다.
기판을 포함하는 복수의 층들 또는 필름들(포괄적으로, 층들)이 순차적으로 형성되는 것으로 도시 또는 설명될 때, 다르게 설명되지 않는 한, 다른 층의 아래에 형성되는 층은 다른 층보다 먼저 형성될 수 있다.
장치 또는 구조물을 제조하는 특정 단계 또는 공정이 다른 단계 또는 공정보다 나중에 설명되더라도, 특정 단계 또는 공정이 다른 단계 또는 공정보다 늦게 수행되는 것으로 설명되지 않는 한, 특정 단계 또는 공정은 다른 단계 또는 공정보다 먼저 수행될 수 있다.
예시적인 실시예들이 단면도 및 개략도를 참조하여 아래에서 설명된다. 제조 기술 및/또는 공차의 결과로 도면의 형태로부터 변화가 있을 수 있다. 따라서, 예시적인 실시예는 도시된 특정 형상에 제한되는 것으로 해석되어서는 안되고, 예를 들어 제조에 따른 형상의 편차를 포함하는 것으로 해석되어야 한다. 예를 들어, 직사각형으로 예시된 주입된 영역은 주입된 영역에서 주입되지 않은 영역으로 이분화되는 것이 아니고, 모서리에서 둥근 형상을 가지며, 주입 농도의 기울기를 가질 것이다. 유사하게, 주입에 의해 형성된 매립된 영역은 매립된 영역과 주입이 일어나는 표면 사이의 영역에 일부 주입을 야기할 수 있다. 따라서, 도면에 예시된 영역은 개략적인 것이고, 장치의 영역의 실제 형태를 예시하는 것이 아니며, 본 개시를 제한하지 않는다. 또한, 도면에서 층 및 영역의 상대적 크기는 명확성을 위해 과장될 수 있다.
간결함을 위해, 핀펫 및 나노시트 트랜지스터를 포함하는 반도체 장치에 대한 종래의 구성요소는 본 명세서에서 상세하게 설명되지 않을 수 있다. 본 명세서에서 반도체 장치에 특정 구성 요소가 예시되어 있더라도, 해당 구성 요소가 청구된 반도체 장치에 포함되는 것으로 언급되지 않는 한, 구성 요소는 청구된 반도체 장치에 포함되지 않을 수 있다. 또한, 반도체 장치의 제조에 사용되는 증착 또는 에칭을 위한 특정 방법이 여기서 언급되거나 언급되지 않는 경우, 그러한 증착 또는 에칭을 위한 종래의 방법이 반도체 장치를 제조하는 단계에서 적용될 수 있음을 이해해야 한다.
도 1은 일부 실시예들에 따른 하이브리드 멀티 스택 반도체 장치의 단순화된 단면도를 나타낸다.
도 1을 참조하면, 하이브리드 멀티 스택 반도체 장치(100)는 기판(105) 및 그 위에 순차적으로 스택된 복수의 반도체층들을 포함할 수 있다. 복수의 층들은 얕은 트렌치 분리(STI)층(106), 나노시트 스택(110), 분리층(107), 및 핀펫 스택(120)을 순서대로 포함할 수 있다. 여기서, 나노시트 스택(110) 및 핀펫 스택(120)은 각각 나노시트 트랜지스터 및 핀펫을 형성할 수 있다.
기판(105)은 실리콘(Si) 또는 게르마늄(Ge)과 같은 다른 반도체 물질로 형성될 수 있고, 또는 SOI(silicon-on-insulator) 기판일 수 있다. STI층(106)은 나노시트 스택(110)을 기판(105)으로부터 분리하기 위해 제공되고, 예를 들어 실리콘 옥사이드(SiOx)로 형성될 수 있다. 분리층(107)은 핀펫 스택(120)을 나노시트 스택(110)으로부터 분리하기 위해 제공되고, STI층(106)을 형성하는 물질과 동일하거나 다른 물질로 형성될 수 있다.
나노시트 스택(110)은 제1 게이트 구조(115)에 의해 둘러싸이는 복수의 나노시트층들(110N)을 포함할 수 있고, 핀펫 스택(120)은 제2 게이트 구조(125) 및 분리층(107)에 의해 둘러싸이는 복수의 핀 구조들(120F)을 포함할 수 있다. 핀 구조들(120F)의 하면들은 제2 게이트 구조(125)에 의해 덮이지 않고, 나노시트층들(110N)의 상면, 하면 및 측면들은 제1 게이트 구조(115)에 의해 덮일 수 있다.
나노시트층들(110N)은 나노시트 스택(110)에 제공되는 나노시트 트랜지스터에서의 전류 흐름을 위한 채널로 제공될 수 있고, 핀 구조들(120F)은 핀펫 스택(120)에 제공되는 핀펫의 전류 흐름을 위한 채널로 제공될 수 있다. 일부 실시예들에 따르면, 나노시트 스택(110)은 n-타입 금속 옥사이드 반도체 전계 효과 트랜지스터(NMOS)를 구성할 수 있고, 이의 소스/드레인 영역들(미도시)은 제1 게이트 구조(115)로부터 개방되어 나노시트층들(110N)의 D2 방향으로의 양 단에 형성될 수 있다. 핀펫 스택(120)은 p-타입 금속 옥사이드 반도체 전계 효과 트랜지스터(PMOS)를 구성할 수 있고, 이의 소스/드레인 영역들(미도시)은 제2 게이트 구조(125)로부터 개방되어 핀 구조들(120F)의 D2 방향으로의 양 단에 형성될 수 있다. 여기서, D2 방향은 채널 폭 방향인 D1 방향에 직교할 수 있고, 채널 높이 방향인 D3 방향에 직교할 수 있다.
여기서 설명되는 나노시트 트랜지스터는 전자 이송에서 더 좋은 성능을 가질 수 있고, 핀펫은 홀 이송에서 더 좋은 성능을 가질 수 있다. 따라서, 나노시트 트랜지스터가 NMOS로 선택되고 핀펫이 PMOS로 선택되어 CMOS(complementary metal oxide semiconductor) 장치를 구성할 수 있다. 또한, 제1 및 제2 게이트 구조들(115, 125)은 PMOS 및 NMOS에 대하여 서로 연결되어 CMOS에 대하여 동일한 게이트 입력 신호를 수신할 수 있고, 또는 절연체(미도시)에 의해 서로 분리되어 다른 입력들을 수신할 수 있다. 다양한 실시예들에서, 나노시트 스택(110) 및 핀펫 스택(120)은 각각 PMOS 및 NMOS를 구성할 수 있고, 또는 함께 PMOS 또는 NMOS를 구성할 수 있다.
위에서 설명한 하이브리드 멀티 스택 반도체 장치(100)의 3D 구조에 따라, 하이브리드 멀티 스택 반도체 장치를 포함하는 전자 장치의 제조에 있어서 향상된 장치 밀도가 달성될 수 있다.
그러나, 하이브리드 멀티 스택 반도체 장치(100)를 제조할 때, 특히 포토 리소그래피 마스킹 및 에칭 공정을 통해 나노시트 스택(110) 상에 핀펫 스택(120)의 핀 구조들(120F)을 형성할 때, 핀 구조들(120F)은 나노시트 스택(110) 및 분리층(107) 위에 형성되지 않거나, 미스얼라인될 수 있다. 따라서, 이러한 제조 결함을 해결하기 위해, 다음의 실시예들에 따라 나노시트 스택 상에 핀펫 스택의 핀 구조들의 셀프 얼라이닝이 제공되어, 핀펫 스택이 나노시트 스택 위의 요구되는 장소에 위치되는 핀 구조들을 포함할 수 있고, 개선된 하이브리드 멀티 스택 반도체 장치를 형성할 수 있다.
도 2a 내지 2l은 일부 실시예들에 따른 핀펫 스택 아래에 형성되는 나노시트 스택에 대한 핀펫 스택의 셀프 얼라이닝을 포함하는 하이브리드 멀티 스택 반도체 장치의 제조 방법의 단계들에서 하이브리드 멀티 스택 반도체 장치의 단순화된 단면도를 나타낸다.
도 2a를 참조하면, 하이브리드 멀티 스택 반도체 장치(200)는 기판(205) 및 그 위에 순차적으로 스택된 복수의 층들을 포함할 수 있다. 복수의 층들은 STI층(206), 나노시트 스택(210), 분리층(207) 및 핀펫 스택(220)을 포함할 수 있다. 기판(205), STI층(206) 및 분리층(207)은 각각 도 1에 도시된 기판(105), STI층(106) 및 분리층(107)과 동일한 목적으로 동일한 물질로 형성될 수 있고, 따라서 중복되는 설명은 생략한다.
나노시트 스택(210)은 STI층(206) 위에 교대로 적층된 3개의 희생층들(210S) 및 2개의 나노시트층들(210N)을 포함할 수 있다. 희생층들(210S)은 실리콘-게르마늄(SiGe)를 포함할 수 있고, 나노시트층들(210N)은 실리콘(Si)을 포함할 수 있다. 각각의 희생층들(210S)은 SiGe 35%일 수 있고, 이는 35%의 Ge 및 65%의 Si으로 구성된 SiGe 화합물을 나타낼 수 있다. 나노시트층들(210N) 상에 소스/드레인 영역들이 형성된 후에 희생층들(210S)은 더미 게이트 구조와 함께 제거되어 게이트 구조로 대체될 수 있고, 이후의 단계들에서 나노시트 트랜지스터로 나노시트 스택(210)을 완성할 수 있다. 희생층들(210S)의 개수 및 나노시트층들(210N)의 개수는 도 2a에 도시된대로 3개 및 2개에 제한되지 않고, 일부 실시예들에 따라 3개를 초과하는 희생층들 및 2개를 초과하는 나노시트층들로 나노시트 스택(210)이 구성될 수 있다.
핀펫 스택(220)은 이후의 단계에서 핀펫의 채널 구조로 형성될 수 있고, Si 또는 SOI로 형성될 수 있다.
도 2b를 참조하면, 하이브리드 멀티 스택 반도체 장치(200)가 기판(205) 및 STI층(206) 위의 전체 측면들에서 예를 들어 드라이 에칭에 의해 식각될 수 있고, 나노시트층들(210N) 및 희생층들(210S)은 나노시트 스택(210)으로부터 얻어지는 나노시트 트랜지스터에 대한 D1 방향으로의 요구되는 폭을 가질 수 있다. 식각에 따라, 핀펫 스택(220)의 양 측면들은 각각 나노시트 스택(210)의 양 측면들과 수직적으로 공면을 이룰 수 있다.
도 2c를 참조하면, 층간 절연(ILD)층(208)이 이전 단계에서 하이브리드 멀티 스택 반도체 장치(200)의 식각으로부터 얻어진 공간(양 측에서)에 증착될 수 있다. 증착은 예를 들어, CVD(chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), 또는 ALD(atomic layer deposition)를 통해 수행될 수 있다. ILD층(208)의 증착 후에, 하이브리드 멀티 스택 반도체 장치(200)는 그의 상면이 평탄화될 수 있고, 핀펫 스택(220)의 상면은 기판(205) 위 및 하이브리드 멀티 스택 반도체 장치(200)의 양 측에 증착된 ILD층(208)의 상면들과 수평적으로 공면을 이룰 수 있다.
ILD층(208)은 SiO2와 같은 벌크 옥사이드 물질로 형성될 수 있어 저유전율을 가질 수 있고, 각각의 셀들에서 하이브리드 멀티 스택 반도체 장치들이 제조되는 동안 하이브리드 멀티 스택 반도체 장치(200)를 인접하는 하이브리드 멀티 스택 반도체 장치로부터 분리할 수 있다.
도 2d를 참조하면, 핀펫 스택(220)은 ILD층(208)을 마스크로 이용하여 건식 에칭 및/또는 습식 에칭을 통해 식각될 수 있고, 높이가 감소된 핀펫 스택(220)인 예비 핀 구조(220P)를 형성할 수 있다. 식각은 예비 핀 구조(220P)가 D3 방향으로 요구되는 높이를 가질 수 있도록 수행될 수 있고, 예비 핀 구조(220P)의 이 높이는 이후의 단계에서 핀펫의 핀 구조들의 높이일 수 있다. 이 식각 후에, ILD층(208) 사이 및 예비 핀 구조(220P) 위의 제1 리세스(R1)가 형성될 수 있다.
도 2e를 참조하면, 스페이서층(208S)이 제1 리세스(R1)의 측면과 하면 및 ILD층(208)의 상면들에 컨포멀하게 형성되어 정해진 두께(T)를 가질 수 있다. 스페이서층(208S)은 ILD층(208)과 동일하거나 유사한 물질로 형성될 수 있거나, ILD층(208)에 대하여 동일하거나 유사한 식각 선택비를 가지는 물질로 형성될 수 있다.
스페이서층(208S)이 제1 리세스(R1)에 컨포멀하게 형성됨에 따라, 제1 리세스(R1)의 폭은 정해진 두께(T)의 2배로 감소할 수 있다. 여기서, 정해진 두께(T)는 예비 핀 구조(220P)로부터 형성될 핀펫의 핀 구조들과 나노시트 스택(210)의 나노시트층들(210N)의 왼쪽 또는 오른쪽 가장자리(또는 측면) 사이의 수평 거리를 제어하여 후술하는 나노시트 트랜지스터를 형성할 수 있다.
도 2f를 참조하면, 스페이서층(208S)은 예를 들어 이방성 에칭 및 RIE(reactive ion etching) 중 적어도 하나에 의해 부분적으로 식각될 수 있고, 스페이서층(208S)이 예비 핀 구조(220P)의 좌측 및 우측 가장자리 부분들 위의 제1 리세스(R1)의 측면들에만 남겨질 수 있어, 제1 리세스(R1)는 전술한 바와 같이 스페이서층(208S)이 증착 및 에칭되기 전보다 더 작은 폭을 가질 수 있다.
스페이서층(208S)의 증착 및 부분 식각의 단계는 실시예들에 따라 다른 방식으로 수행될 수 있다. 예를 들어, 일부 실시예들에 있어서, 스페이서층(208S)은 제1 리세스(R1)를 단순하게 채우도록 증착될 수 있고, 예비 핀 구조(220P)의 위의 제1 리세스(R1)의 측면들에만 스페이서층(208S)이 남도록 식각될 수 있다.
도 2g를 참조하면, 실리콘 나이트라이드(SixNy)로 형성될 수 있는 마스크층(220M)이 이전 단계에서 스페이서층(208S)이 증착 및 식각된 제1 리세스(R1)에 증착될 수 있다. 여기서, 마스크층(220M)의 측면들에 접하도록 ILD층(208)에 추가된 스페이서층(208S) 및 나노시트 스택(210)의 측면들에 접하는 ILD층(208)에 의해 마스크층(220M)은 예비 핀 구조(220P) 위의 제1 리세스(R1)에 셀프 얼라인될 수 있다. 달리 말하면, 마스크층(220M)은 예비 핀 구조(220P)와 동일한 폭을 가지는 나노시트 스택(210)의 좌측 및 우측 측면들(또는 가장자리들)에 대하여 셀프 얼라인될 수 있다. 이는 나노시트 스택(210)의 측면과 접하는 ILD층(208)의 측면들 및 폭이 감소된 제1 레시스(R1)를 노출시키는 스페이서층(208S)의 측면들이 이전 단계들에 의해 나노시트 스택(210)의 측면들에 의해 정의되기 때문이다.
도 2h를 참조하면, 마스크층(220M)은 예를 들어 이방성 식각 또는 RIE에 의해(그러나, 이에 제한되지는 않음) 중간 부분에서 부분적으로 식각될 수 있고, 이에 따라 제2 리세스(R2) 및 이후의 단계에서 나노시트 스택(210) 위에 형성될 핀펫의 2개의 핀 구조들에 대응되는 2개의 마스크층들(220M)이 형성될 수 있다.
도 2i를 참조하면, 스페이서층(208S)을 포함하는 ILD층(208)이 하이브리드 멀티 스택 반도체 장치(200)로부터 제거될 수 있고, 예비 핀 구조(220P) 위에 오직 부분적으로 식각된 마스크층들(220M)이 남을 수 있다. 여기서, 2개의 마스크층들(220M) 각각은 나노시트 스택(210)의 각각의 왼쪽 및 오른쪽 측면들(또는 가장자리들)과 동일한 수평 거리(T)를 가지도록 예비 핀 구조(220P) 위에 위치될 수 있고, 수평 거리(T)는 도 2e 내지 2h에 도시된 스페이서층(208S)의 정해진 두께(T)와 동일할 수 있다. 수평 거리(T)는 나노시트 스택(210)의 왼쪽 또는 오른쪽 측면들(또는 가장자리들)로부터 수직으로 연장된 가상의 선으로부터 2개의 마스크층들(220M)의 왼쪽 또는 오른쪽 측면들까지의 거리일 수 있다.
도 2j를 참조하면, 예비 핀 구조(220P)가 2개의 마스크층들(220M)을 이용하여 식각될 수 있고, 2개의 마스크층들(220M) 아래에 대응되는 2개의 핀 구조들(220F)이 형성될 수 있다. 이전 단계에서 2개의 마스크층들(220M)이 나노시트 스택(210)의 측면들에 대하여 자기 정렬되므로, 2개의 마스크층들(220M)에 의해 정의되는 2개의 핀 구조들(220F)은 나노시트 스택(210)에 대하여 자기 정렬될 수 있다. 2개의 핀 구조들(220F)은 나노시트 스택(210) 위에 위치되어 나노시트 스택(210)의 외쪽 및 오른쪽 측면들로부터의 수평 거리(T)가 동일할 수 있고, 수평 거리(T)는 스페이서층(208S)의 정해진 두께(T)와 동일할 수 있다. 수평 거리(T)는 도 2d 및 2e에 도시된 바와 같이 제1 리세스(R1) 상에 컨포멀하게 형성된 스페이서층(208S)의 두께에 따라 증가하거나 감소할 수 있음을 이해해야 한다.
도 2k를 참조하면, 제1 및 제2 더미 게이트 구조들(214, 224)이 형성되어 도 2j에 도시된 나노시트 스택(210) 및 핀 구조들(220F)을 각각 덮을 수 있다. 제1 더미 게이트 구조(214)를 형성하는 물질은 예를 들어 비정질 실리콘(a-Si) 또는 폴리 실리콘(poly-Si)일 수 있고, 제2 더미 게이트 구조(224)를 형성하는 물질은 비정질 실리콘 또는 폴리 실리콘과 동일하거나 다를 수 있다. 도시되지는 않았지만, 제1 및 제2 더미 게이트 구조들(214, 224)은 그 위에 형성되는 다른 하드 마스크를 이용하여 도 2k에 도시된대로 형성될 수 있다.
도 2l을 참조하면, 제2 더미 게이트 구조(224)로부터 개방된 핀 구조들(220F)의 양 단 및 제1 더미 게이트 구조(214)로부터 개방된 나노시트층들(210N)의 양 단에 소스/드레인 영역들(미도시)이 형성된 후, 제1 및 제2 더미 게이트 구조들(214, 224)이 예를 들어 RIE(reactive ion etching) 또는 COR(chemical oxide removal) 공정에 의해 나노시트 스택(210)의 희생층들(210S)과 함께 제거될 수 있고, 제1 및 제2 게이트 구조들(215, 225)로 대체될 수 있다.
제1 및 제2 게이트 구조들(215, 225)은 하프늄 기반 물질의 고유전 절연층, 일 함수 금속층 및 게이트 금속을 포함할 수 있다. 일 함수 금속은 티타늄 나이트라이드(NiN), 티타늄 알루미늄 나이트라이드(TiAlN), 티타늄 알루미늄 카바이드(TiAlC), 티타늄 카바이드(TiC) 및 탄탈륨 나이트라이드(TaN) 중 하나 이상을 포함할 수 있고, 게이트 금속은 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다. 예를 들어 제1 및 제2 게이트 구조들(215, 225)로부터 형성되는 핀펫 및 나노시트 트랜지스터가 각각 PMOS 및 NMOS이거나 그 반대일 때, 제1 게이트 구조(215)는 제2 게이트 구조(225)와 다른 일 함수 물질 또는 특정을 가질 수 있다.
핀 구조들(220F)은 나노시트 스택(210) 위에서 나노시트 스택(210)의 외쪽 및 오른쪽 측면들로부터 동일한 수평 거리(T)로 위치하여 하이브리드 멀티 스택 반도체 장치(200)에 안정적이고 균형잡힌 나노시트 스택(210) 위의 핀 구조들(220F)을 가지는 핀펫 스택(220)을 제공할 수 있다.
도 3a 내지 3f는 일부 실시예들에 따른 핀펫 스택 아래에 형성되는 나노시트 스택에 대한 핀펫 스택의 셀프 얼라이닝을 포함하는 하이브리드 멀티 스택 반도체 장치의 제조 방법의 단계들에서 하이브리드 멀티 스택 반도체 장치의 단순화된 단면도를 나타낸다.
도 3a를 참조하면, 하이브리드 멀티 스택 반도체 장치(300)가 제공되고, 이는 ILD층(308)에 추가된 스페이서층(308S)을 제외하면 도 2f에 도시된 하이브리드 멀티 스택 반도체 장치(200)와 동일할 수 있다. 하이브리드 멀티 스택 반도체 장치(300)의 다른 구성 요소들, 즉 기판(305), STI층(306), 3개의 희생층들(310S) 및 2개의 나노시트층들(310N)을 포함하는 나노시트 스택(310), 분리층(307) 및 예비 핀 구조(320P)는 도 2f에 도시된 하이브리드 멀티 스택 반도체 장치(200)의 대응되는 구성 요소들과 동일할 수 있다. 따라서, 중복되는 설명은 생략한다. 하이브리드 멀티 스택 반도체 장치(200)와 마찬가지로, 하이브리드 멀티 스택 반도체 장치(300)에서 희생층들 및 나노시트층들의 개수는 3개 및 2개에 제한되지 않는다.
도 3a를 참조하면, 스페이서층(308S)은 도 2f의 스페이서층(208S)의 정해진 두께(T)보다 큰 정해진 두께(T')를 가지고, 이에 따라 예비 핀 구조(320P) 상에 형성되는 제1 리세스(R1)는 핀펫 스택(220) 상에 형성되는 제1 리세스(R1)보다 좁을 수 있고, 이후의 단계에서 형성될 핀펫의 단일 핀 구조에 대응하는 좁은 마스크층만을 수용할 수 있다.
스페이서층(308S)의 정해진 두께(T')는 예비 핀 구조(320P)로부터 형성될 핀펫의 핀 구조와 후술하는 나노시트 트랜지스터를 형성하는 나노시트 스택(310)의 나노시트층들(310N)의 왼쪽 또는 오른쪽 측면들(또는 가장자리) 사이의 수평 거리를 제어함을 이해할 수 있다.
도 3b는 이전 단계에서 형성된 제1 리세스(R1)에 마스크층(320M)이 증착되는 것을 나타낸다. 여기서, ILD층(308) 및 마스크층(320M)의 측면들에 접촉하고 정의하는 스페이서층(308S)에 의해 마스크층(320M)은 예비 핀 구조(320P) 위에서 제1 리세스(R1) 내에 셀프 얼라인될 수 있다. 마스크층(320M)은 예비 핀 구조(320P)와 동일한 폭을 가지는 나노시트 스택(310)의 왼쪽 및 오른쪽 측면들(또는 가장자리들)에 대하여 셀프 얼라인된 것으로 볼 수 있다.
도 3c에서, 스페이서층(308S)을 포함하는 ILD층(308)은 하이브리드 멀티 스택 반도체 장치(300)에서 제거될 수 있고, 예비 핀 구조(320P) 상에서 중심 위치에 마스크층(320M)만이 남을 수 있다. 마스크층(320M)은 나노시트 스택(310)의 왼쪽 및 오른쪽 측면들로부터 동일한 수평 거리(T')를 가질 수 있고, 이는 스페이서층(308S)의 정해진 두께(T')와 동일할 수 있다.
도 3d에서, 예비 핀 구조(320P)가 마스크층(320M)을 이용하여 식각될 수 있고, 마스크층(320M)에 대응되는 단일 핀 구조(320F)가 형성될 수 있다. 이전 단계에서 예비 핀 구조(320P)가 셀프 얼라인되므로, 핀 구조(320F)는 나노시트 스택(310)에 대하여 셀프 얼라인된 형태로 형성될 수 있다. 따라서, 핀 구조(320F)는 나노시트 스택(310) 위에서 나노시트 스택(310)의 왼쪽 및 오른쪽 측면들로부터 동일한 수평 거리(T')를 가질 수 있고, 이는 스페이서층(308S)의 정해진 두께(T')와 동일할 수 있다.
도 3e는 제1 및 제2 더미 게이트 구조들(314, 324)이 도 3d의 나노시트 스택(310), 핀 구조(320F) 및 마스크층(320M)을 덮는 것을 나타낸다. 도 2k의 제1 및 제2 더미 게이트 구조들(214, 224)과 동일한 물질 및 방법으로 제1 및 제2 더미 게이트 구조들(314, 324)이 형성될 수 있다.
도 3f에서, 제2 더미 게이트 구조(324)로부터 개방된 핀 구조(320F)의 양 단 및 제1 더미 게이트 구조(314)로부터 개방된 나노시트층들(310N)의 양 단에 소스/드레인 영역들(미도시)이 각각 형성된 후에, 제1 및 제2 더미 게이트 구조들(314, 324)이 나노시트 스택(310)의 희생층들(310S)과 함께 제거될 수 있다. 예를 들어, 제1 및 제2 더미 게이트 구조들(214, 224)을 제거한 것과 동일한 RIE 또는 COR 공정이 사용될 수 있다. 이어서, 도 2l의 제1 및 제2 게이트 구조들(215, 225)과 동일한 제1 및 제2 게이트 구조들(315, 325)로 대체될 수 있다. 제1 및 제2 더미 게이트 구조들(314, 324)은 도 2l의 제1 및 제2 더미 게이트 구조들(214, 224)과 각각 동일한 물질로 형성될 수 있다.
핀 구조들(320F)은 나노시트 스택(310) 위에서 나노시트 스택(310)의 왼쪽 및 오른쪽 측면들로부터 동일한 수평 거리(T')로 위치하여 하이브리드 멀티 스택 반도체 장치(300)에 안정적이고 균형잡힌 나노시트 스택(310) 위의 핀 구조(320F)를 가지는 핀펫 스택(320)을 제공할 수 있다.
위의 실시예들에서, 하이브리드 멀티 스택 반도체 장치의 제조에서 상부 핀펫 스택의 1개 또는 2개의 핀 구조들이 하부 나노시트 스택에 대하여 셀프 얼라인되었다. 그러나, 셀프 얼라인되는 핀 구조들의 개수는 이에 제한되지 않으며, 일부 실시예들에 따라, 하이브리드 멀티 스택 반도체 장치의 제조에서 2개를 초과하는 핀 구조들이 핀 구조들 아래에 형성된 나노시트 스택에 대하여 셀프 얼라인 방식으로 형성될 수 있다.
본 발명의 기술적 사상은 위의 실시예에 제한되지 않는다. 일부 실시예들에서, 하이브리드 멀티 스택 반도체 장치의 제조 방법에서, 아래에서 설명되는 것과 같이 핀펫 스택 아래에 형성되는 나노시트 스택이 핀펫 스택에 대하여 셀프 얼라인될 수 있다.
도 4a 내지 4e는 일부 실시예들에 따른 나노시트 스택 위에 형성되는 핀펫 스택에 대한 나노시트 스택의 셀프 얼라이닝을 포함하는 하이브리드 멀티 스택 반도체 장치의 제조 방법의 단계들에서 하이브리드 멀티 스택 반도체 장치의 단순화된 단면도를 나타낸다.
도 4a는 기판(405) 상에 형성되는 나노시트 스택(410), STI층(406), 나노시트 스택(410) 상에 형성되는 핀펫 스택(420) 및 그들 사이의 분리층(407)을 포함하는 하이브리드 멀티 스택 반도체 장치(400)를 제공한다. 나노시트 스택(410)은 나노시트 스택(410) 위에 교대로 형성되는 3개의 희생층들(410S) 및 2개의 나노시트층들(410N)을 포함할 수 있다. 핀펫 스택(420)은 2개의 핀 구조들(420F) 및 그위의 2개의 마스크층들(420M)을 포함할 수 있고, 핀 구조들(420F)은 핀펫 스택(420)의 채널 구조들일 수 있다. 하이브리드 멀티 스택 반도체 장치(400)의 위의 구성 요소들을 형성하는 물질들은 하이브리드 멀티 스택 반도체 장치들(200, 300)의 대응하는 구성 요소들을 형성하는 물질들과 동일할 수 있어, 중복되는 설명은 생략한다. 핀펫 스택(420)은 도시된 방법 또는 종래의 방법에 따라 나노시트 스택(410) 위에 형성될 수 있어, 그에 대한 설명은 생략한다. 희생층들(410S), 나노시트층들(410N), 핀 구조들(420F) 및 마스크층들(420M)의 개수는 각각 도 4a에 도시된대로 3개, 2개, 2개 및 2개로 제한되는 것이 아니다.
핀 구조들(420F)과 마스크층들(420M)이 이전 실시예들과 다른 종래의 방법으로 형성되면, 그들은 그들 아래에 형성된 나노시트 스택(410)에 대하여 셀프 얼라인되지 않을 수 있고, 왼쪽 핀 구조와 나노시트 스택(410)의 왼쪽 측면 사이의 수평 거리는 오른쪽 핀 구조와 나노시트 스택(410)의 오른쪽 측면 사이의 수평 거리는 다를 수 있다.
도 4b에서, 일부 실시예들에 따르면, 더미 게이트 구조 또는 희생 게이트층으로도 지칭되는 게이트 마스킹층(424)이 마스크층들(420M) 및 핀 구조들(420F) 상에 증착될 수 있고, 핀펫 스택(420)은 게이트 마스킹층(424)을 포함할 수 있다. 일부 실시예들에 따르면, 게이트 마스킹층(424)은 마스크층들(420M)을 이용하여 핀 구조들(420F)에 대하여 셀프 얼라인 방식으로 증착될 수 있다. 게이트 마스킹층(424)은 마스크층(420M)을 형성하는 동일한 SixNy로 형성되거나, 마스크층(420M)을 형성하는 물질과 동일 또는 유사한 식각 선택비를 가지는 물질로 형성될 수 있다. 게이트 마스킹층(424)은 폴리 실리콘 또는 비정질 실리콘으로 형성될 수도 있다.
게이트 마스킹층(424)이 마스크층들(420M)의 상면들로부터 셀프 얼라인 방식으로 증착됨으로써, 게이트 마스킹층(424)은 마스크층들(420M) 및 핀 구조들(420F) 사이의 공간을 채울 수 있고, 왼쪽 핀 구조의 왼쪽 및 오른쪽 핀 구조의 오른쪽에서 바깥 방향으로 마스크층들(420M)의 상면 및 측면으로부터 나노시트 스택(410) 및 분리층(407) 위로 연장할 수 있다. 따라서, 셀프 얼라인된 게이트 마스킹층(424)은 외측 연장부들(E1, E2)을 포함할 수 있고, 이들은 게이트 마스킹층(424)의 측면들(424S)로부터 연장되어 나노시트 스택(410) 위에만 형성될 수 있다.
게이트 마스킹층(424)은 CVD, PECVD 또는 ALD를 통해 핀 구조들(420F) 및 마스크층들(420M)의 외측 측면들(즉, 상면 및 측면)을 따라 컨포멀하게 증착될 수 있어, 게이트 마스킹층(424)은 왼쪽 핀 구조의 왼쪽 및 오른쪽 핀 구조의 오른쪽에서 바깥 방향으로의 폭(채널 폭 방향으로의)이 동일할 수 있다.
도 4c를 참조하면, 외측 연장부들(E1, E2) 사이의 게이트 마스킹층(424)을 마스크로 사용하는 예를 들어 건식 식각에 의해 핀펫 스택(420)이 게이트 마스킹층(424)의 외측 연장부들(E1, E2)에서 식각될 수 있고, 외측 연장부들(E1, E2) 아래의 나노시트 스택(410) 및 분리층(407) 또한 식각될 수 있다. 식각에 의해, 나노시트 스택(410)의 양 측면들은 게이트 마스킹층(424)의 측면들(424S)과 수직적으로 공면을 이룰 수 있다. 다시 말하면, 나노시트 스택(410), 특히 그의 측면들은 게이트 마스킹층(424), 특히 그의 측면들(424S)에 대하여 셀프 얼라인될 수 있다. 나노시트 스택 위에 형성되는 핀펫 스택이 나노시트 스택에 대하여 셀프 얼라인되는 이전 실시예들과 달리, 본 실시예는 하이브리드 멀티 스택 반도체 장치의 제조에서 나노시트 스택 위에 형성되는 핀펫 스택에 대하여 나노시트 스택이 셀프 얼라인되는 것을 제공한다. 나노시트 스택(410)의 측면들이 게이트 마스킹층(424)의 측면들(424S)에 대하여 셀프 얼라인되므로, 나노시트 스택(410) 및 나노시트 스택(410)에 포함되는 나노시트층들(410N)은 게이트 마스킹층(424)과 동일한 폭을 가질 수 있다.
도 4d에 도시된대로, 더미 게이트 구조(414)가 증착될 수 있고, 이전 단계에서 셀프 얼라인된 나노시트 스택(410)을 둘러쌀 수 있다. 여기서, 셀프 얼라인된 나노시트 스택(410)은 더미 게이트 구조(414)를 포함하고, 핀펫 스택(420)은 셀프 얼라인된 게이트 마스킹층(424)을 포함한다. 더미 게이트 구조(414)는 이전 일시예들의 더미 게이트 구조들(214, 314)을 형성하는 물질과 동일한 물질을 포함할 수 있다.
도 4e에서, 게이트 마스킹층(424)으로부터 개방된 핀 구조들(420F)의 양 단 및 더미 게이트 구조(414)로부터 개방된 나노시트층들(410N)의 양 단에 소스/드레인 영역들(미도시)이 각각 형성된 후에, 게이트 마스킹층(424) 및 더미 게이트 구조들(414)이 나노시트 스택(410)의 희생층들(410S)과 함께 제거될 수 있다. 예를 들어, 이전 실시예들에서 제1 및 제2 더미 게이트 구조들(214, 224)을 제거한 것과 동일한 RIE 또는 COR 공정이 사용될 수 있다. 이어서, 도 2l의 제1 및 제2 게이트 구조들(215, 225)과 동일한 제1 및 제2 게이트 구조들(415, 425)로 대체될 수 있다. 제1 및 제2 게이트 구조들(415, 425)은 도 2l에 도시된 제1 및 제2 게이트 구조들(215, 225)을 형성하는 물질과 각각 동일한 물질로 형성될 수 있다.
도 4e를 참조하면, 나노시트 스택(410), 특히 나노시트층들(410N)의 측면들은 제2 게이트 구조(425)의 측면들(425S)에 대하여 셀프 얼라인될 수 있고, 나노시트층들(410N)은 제2 게이트 구조(425)와 동일한 폭을 가질 수 있다. 이는 도 4c에 도시된 나노시트 스택(410)의 측면들이 제2 게이트 구조(425)를 정의 및 대응하는 게이트 마스킹층(424)의 측면들(424S)에 대하여 셀프 얼라인되기 때문이고, 제1 게이트 구조(415)는 도 4c에 도시된 나노시트 스택(410)을 둘러싸도록 증착될 수 있다. 도 4e의 나노시트 스택(410)은 핀 구조들(420F)에 대하여 셀프 얼라인된다고 할 수 있다. 이는 제2 게이트 구조(425)를 정의하는 게이트 마스킹층(424)이 도 4b를 참조하여 설명된 이전 단계에서 핀 구조들(420F)에 대하여 셀프 얼라인되기 때문일 수 있다. 제2 게이트 구조(425)가 도 4b를 참조하여 설명된대로 핀 구조들(420F)에 대하여 셀프 얼라인된 게이트 마스킹층(424)에 의해 정의되고 대응되므로, 제2 게이트 구조(425)는 핀 구조들(420F)에 대하여 셀프 얼라인된다고 할 수 있다.
본 실시예에서, 핀펫 스택(420)에 포함되는 핀 구조들(420F)의 개수는 2개이다. 그러나, 일부 실시예들에 따르면, 핀펫 스택(420)에 대하여 나노시트 스택(410)을 셀프 얼라인하기 위해 나노시트 스택(410) 위에 1개 또는 2개를 초과하는 핀 구조들이 형성될 수도 있다.
또한, 채널 폭 방향으로의 나노시트층들(410N)의 폭은 나노시트 스택(410) 위에 형성되는 핀 구조들(420F)의 개수에 기반하여 결정될 수 있다. 따라서, 2개를 초과하는 핀 구조들이 나노시트 스택(410) 위에 형성되면, 나노시트층들(410N)의 폭은 증가할 수 있다. 나노시트층들(410N)의 폭은 2개의 핀 구조들(420F) 사이의 피치에 기반하여 결정될 수도 있다. 따라서, 피치가 증가하는 경우, 나노시트층들(410N)의 폭은 비례적으로 증가할 수 있다.
이전 실시예들에서의 나노시트 스택들(210, 310)에 대한 핀펫 스택들(220, 320)의 셀프 얼라이닝과 다르게, 본 실시예의 하이브리드 멀티 스택 반도체 장치(400)의 제조에서, 나노시트 스택(410)이 핀펫 스택(420)에 대하여 셀프 얼라이닝되며, 특히 핀 구조들(420F)에 대하여 셀프 얼라이닝되는 게이트 마스킹층(424)에 대하여 셀프 얼라이닝된다. 본 실시예의 하이브리드 멀티 스택 반도체 장치(400)는 제1 게이트 구조(415)가 제2 게이트 구조(425)보다 큰 폭을 가지는 점에서 이전 실시예의 하이브리드 멀티 스택 반도체 장치(200)와 다르고, 따라서 제1 게이트 구조(415)를 포함하는 나노시트 스택(410)은 제2 게이트 구조(425)를 포함하는 핀펫 스택(420)보다 큰 폭을 가질 수 있다. 이는 적어도 더미 게이트 구조(414) 및 제2 게이트 구조(425)가 게이트 마스킹층(424)의 측면들에 대하여 셀프 얼라이닝되는 나노시트 스택(410)을 둘러싸도록 형성되기 때문이다.
핀 구조(420)에 대한 나노시트 스택(410)의 위의 셀프 얼라이닝에 따라, 나노시트층들(410)의 폭이 핀펫 스택(420)의 핀 구조들(420F)의 치수들(핀 구조들(420F)의 개수 및/또는 핀 구조들(420F) 사이의 피치와 같은)에 의해 제어될 수 있다. 따라서, 하이브리드 멀티 스택 반도체 장치(400)는 나노시트 스택(410) 위의 안정되고 균형잡힌 핀 구조들(420F)을 포함할 수 있다.
도 5는 일부 실시예들에 따른 도 2a 내지 2l, 3a 내지 3f에 따른 하이브리드 멀티 스택 반도체 장치의 제조 방법의 흐름도를 나타낸다.
단계 S510에서, 도 2a 및 2b와 같이, 기판 위에 교대로 형성된 복수의 희생층들 및 나노시트층들을 포함하는 나노시트 스택이 제공되고, 핀펫 스택이 나노시트 스택 위에 형성되어 핀펫 스택의 양 측면들은 나노시트 스택의 양 측면들과 수직적으로 공면을 이룰 수 있다.
단계 S520에서, 도 2c와 같이, ILD층이 핀펫 스택의 양 측면들 및 나노시트 스택의 양 측면들에 접하도록 형성될 수 있고, 이에 따라 나노시트 스택 및 핀펫 스택이 인접하는 반도체 장치로부터 분리될 수 있다.
단계 S530에서, 도 2d 내지 2f와 같이, 핀펫 스택의 상부가 제거되어 예비 핀 구조(높이가 감소된 핀펫 스택) 및 예비 핀 구조 위의 ILD층의 양 측 사이의 리세스를 형성할 수 있고, 정해진 두께를 가지는 스페이서층이 리세스를 통해 노출된 ILD층의 내측면들에 추가되어 리세스의 폭이 감소될 수 있다. 스페이서층은 ILD층과 동일 또는 유사한 물질로 형성될 수 있어, 보조 ILD층으로 지칭될 수도 있다. 스페이서층이 ILD층의 내측면들 상에 추가됨에 따라, 리세스의 양 측에서 스페이서층의 두께에 따라 리세스의 폭이 감소할 수 있다. 스페이서층은 다른 방식으로 형성될 수도 있다. 일부 실시예들에 따르면, 스페이서층은 리세스의 하면 및 측면들 상에 및 ILD층의 상면들 상에 먼저 형성될 수 있고, 이방성 식각 및/또는 RIE가 수행되어 스페이서층이 예비 핀 구조의 가장자리 부분 위에서 리세스의 측면들에만 남을 수 있고, 리세스의 폭은 전보다 감소할 수 있다.
단계 S540에서, 도 2g 및 2h와 같이, 적어도 하나의 마스크층이 폭이 감소된 리세스 내에서 예비 핀 구조 상에 형성될 수 있고, 적어도 하나의 마스크층은 나노시트 스택에 대한 셀프 얼라인 방식으로 폭이 감소된 리세스에 노출된 스페이서층의 내측면들에 접할 수 있고, 이는 나노시트 스택의 측면들에 접하는 ILD층의 측면들 및 스페이서층의 내측면들에 의해 정의될 수 있다. 여기서, 이후의 단계에서 핀펫을 구축하기 위해 오직 단일 핀 구조가 형성되는 경우, 적어도 하나의 마스크층의 개수는 하나일 수 있다. 그러나, 이후의 단계에서 핀펫을 구축하기 위해 2개 이상의 핀 구조들이 형성되는 경우, 적어도 하나의 마스크층의 개수는 2개 이상일 수 있다.
도 2i과 같이, 적어도 하나의 마스크층이 형성된 후, ILD층 및 스페이서층이 제거되어 나노시트 스택에 대하여 셀프 얼라인된 적어도 하나의 마스크층이 예비 핀 구조 위에 남게된다(S550). 따라서, 적어도 하나의 마스크층 중 가장 왼쪽의 마스크층과 나노시트 스택의 왼쪽 측면 사이의 왼쪽 수평 거리는 적어도 하나의 마스크층 중 가장 오른쪽의 마스크층과 나노시트 스택의 오른쪽 측면 사이의 오른쪽 수평 거리와 동일할 수 있다.
단계 S560에서, 도 2j와 같이, 예비 핀 구조가 적어도 하나의 마스크층을 이용하여 식각될 수 있고, 적어도 하나의 마스크층에 대응되는 적어도 하나의 핀 구조가 형성될 수 있다. 여기서, 적어도 하나의 핀 구조가 대응하는 적어도 하나의 마스크층(이전 단계에서 나노시트 스택의 측면들에 대하여 셀프 얼라이닝되는)에 의해 정의되므로, 적어도 하나의 핀 구조는 나노시트 스택에 대하여 셀프 얼라이닝될 수 있다.
단계 S570에서, 도 2k 및 2l과 같이, 적어도 하나의 마스크층이 제거될 수 있고, 제1 및 제2 게이트 구조들이 핀펫 스택 및 나노시트 스택 상에 각각 증착될 수 있다. 적어도 하나의 마스크층이 제거되기 전에, 제1 및 제2 더미 게이트 구조들이 핀펫 스택 및 나노시트 스택 상에 각각 증착될 수 있고, 핀펫 스택 및 나노시트 스택 상에 소스/드레인 영역들이 형성될 수 있다. 순차적으로, 제1 및 제2 더미 게이트 구조들 및 적어도 하나의 마스크층은 희생층들과 함께 제거될 수 있고, 제1 및 제2 게이트 구조들로 대체될 수 있다.
위의 공정을 통해, 하이브리드 멀티 스택 반도체 장치의 제조에서, 핀펫 스택은 핀펫 스택 아래에 형성되는 나노시트 스택에 대하여 셀프 얼라이닝될 수 있다.
도 6은 일부 실시예들에 따른 도 4a 내지 4e에 따른 하이브리드 멀티 스택 반도체 장치의 제조 방법의 흐름도를 나타낸다.
단계 S610에서, 도 4a와 같이, 기판 위에 교대로 형성된 복수의 희생층들 및 나노시트층들을 포함하는 나노시트 스택이 제공되고, 나노시트 스택 위에 적어도 하나의 채널 구조가 형성될 수 있다. 적어도 하나의 채널 구조는 적어도 하나의 핀 구조 및 그 위에 형성된 적어도 하나의 마스크층으로 형성될 수 있다.
단계 S620에서, 도 4b와 같이, 게이트 마스킹층이 셀프 얼라이닝 방식으로 적어도 하나의 채널 구조 상에 증착될 수 있고, 적어도 하나의 채널 구조 및 게이트 마스킹층을 포함하는 핀펫 스택이 형성될 수 있다. 여기서, 게이트 마스킹층은 적어도 하나의 채널 구조의 상면 및 측면 상에 증착될 수 있고, 나노시트 스택 위에서 바깥쪽으로 퍼져 게이트 마스킹층의 외측 연장부들을 형성할 수 있다. 적어도 하나의 채널 구조 상에 게이트 마스킹층을 셀프 얼라이닝 증착함에 따라, 적어도 하나의 채널 구조의 양 측에서 게이트 마스킹층은 채널 폭 방향으로 동일한 폭을 가질 수 있다.
단계 S630에서, 도 4c와 같이, 게이트 마스킹층의 외측 연장부들이 식각될 수 있고, 외측 연장부들 아래의 나노시트 스택의 양 측 또한 식각되어 나노시트 스택의 측면들이 게이트 마스킹층의 측면들에 대하여 셀프 얼라이닝 될 수 있다. 위의 식각 단계에 따라, 게이트 마스킹층의 측면들 및 나노시트 스택의 측면들은 서로 공면을 이룰 수 있다.
단계 S640에서, 도 4d와 같이, 더미 게이트 구조가 나노시트 스택 상에 증착되어 나노시트 스택을 둘러쌀 수 있다. 단계 S650에서, 도 4e와 같이, 게이트 마스킹층, 나노시트 스택에 포함되는 희생층들, 더미 게이트 구조 및 적어도 하나의 채널 구조체에 포함되는 적어도 하나의 마스크층이 제거될 수 있고, 나노시트 스택 및 핀펫 스택을 각각 둘러싸는 제1 및 제2 게이트 구조들로 대체될 수 있다.
위의 공정을 통해, 하이브리드 멀티 스택 반도체 장치의 제조에서 나노시트 스택은 나노시트 스택 위에 형성되는 핀펫 스택에 대하여 셀프 얼라인될 수 있다. 또한, 나노시트층들의 채널 폭 방향으로의 폭은, 핀펫 스택에 포함되는 적어도 하나의 채널 구조의 개수, 또는 적어도 하나의 채널 구조가 2개 이상의 핀 구조들을 포함하는 경우 2개 이상의 채널 구조들 사이의 피치 중 적어도 하나에 따라 제어될 수 있다.
도 7은 일부 실시예들에 따른 반도체 모듈의 개략적인 평면도를 나타낸다.
도 7을 참조하면, 일 실시예에 따른 반도체 모듈(700)은 프로세서(720) 및 모듈 기판(710) 상에 실장된 반도체 장치들(730)을 포함할 수 있다. 프로세서(720) 및/또는 반도체 장치들(730)은 위의 실시예들에서 설명된 하나 이상의 반도체 장치들을 포함할 수 있다.
도 8은 일부 실시예들에 따른 전자 시스템의 개략적인 블록도를 도시한다.
도 8을 참조하면, 일 실시예에 따른 전자 시스템(800)은 마이크로프로세서(810), 메모리(820), 버스(840)를 이용하여 데이터 통신을 수행하는 유저 인터페이스(830)를 포함할 수 있다. 마이크로프로세서(810)는 중앙 처리 유닛(CPU) 또는 애플리케이션 프로세서(AP)를 포함할 수 있다. 전자 시스템(800)은 마이크로프로세서(810)과 직접 통신하는 RAM(random access memory, 850)을 더 포함할 수 있다. 마이크로프로세서(810) 및/또는 RAM(850)은 단일 모듈 또는 패키지로 구현될 수 있다. 유저 인터페이스(830)는 전자 시스템(800)에 데이터를 입력하거나, 전자 시스템(800)으로부터 데이터를 출력하는데 사용될 수 있다. 예를 들어, 사용자 인터페이스(830)는 키보드, 터치패드, 터치 스크린, 마우스, 스캐너, 음성 검출기, 액정 디스플레이(LCD), 마이크로 LED(light-emitting device), OLED(organic light-emitting diode), AMOLED(active-matrix light-emitting diode), 프린터, 조명 또는 다양한 다른 입/출력 장치들을 제한없이 포함할 수 있다. 메모리(820)는 마이크로프로세서(810)의 동작 코드들, 마이크로프로세서(810)에 의해 처리되는 데이터, 또는 외부 장치로부터 수신되는 데이터를 저장할 수 있다. 메모리(820)는 메모리 컨트롤러, 하드 디스크 또는 SSD(solid state drive)를 포함할 수 있다.
전자 시스템(800)의 적어도 마이크로프로세서(810), 메모리(820) 및/또는 RAM(850)은 위의 실시예들에서 설명된 하나 이상의 반도체 장치들을 포함할 수 있다.
위의 실시예들은 하이브리드 멀티 스택 반도체 장치들에서 나노시트 스택 위에 형성된 핀펫이 안정되고 균형잡힌 핀 구조들을 포함하는 것을 가능하게 하고, 나노시트 스택의 나노시트 층들의 폭이 핀 구조들의 개수 및/또는 핀 구조들 사이의 피치와 같은 핀펫 스택의 핀 구조들의 치수들에 의해 제어되는 것을 가능하게 한다.
전술한 내용은 예시적인 실시예를 나타낸 것이며, 본 개시를 제한하는 것은 아니다. 몇가지 예시적인 실시예가 설명되었지만, 당업자는 본 개시의 개념을 실질적으로 벗어나지 않으면서 위의 실시예들에서 많은 수정이 가능함을 이해할 것이다.

Claims (10)

  1. 나노시트 스택 및 상기 나노시트 스택 위에 형성되는 핀펫 스택을 포함하며,
    상기 나노시트 스택은 기판 위에 형성되고 제1 게이트 구조에 의해 둘러싸이는 복수의 나노시트층들을 포함하고,
    상기 핀펫 스택은 제2 게이트 구조에 의해 둘러싸이는 적어도 하나의 핀 구조를 포함하고,
    상기 적어도 하나의 핀 구조의 가장 왼쪽 측면 및 상기 나노시트 스택의 왼쪽 측면 사이의 왼쪽 수평 거리는 상기 적어도 하나의 핀 구조의 가장 오른쪽 측면 및 상기 나노시트 스택의 오른쪽 측면 사이의 오른쪽 수평 거리와 동일한 하이브리드 멀티 스택 반도체 장치.
  2. 제1 항에 있어서,
    상기 적어도 하나의 핀 구조는 2개 이상의 핀 구조들을 포함하고,
    상기 왼쪽 수평 거리는 상기 2개 이상의 핀 구조들 중 가장 왼쪽 핀 구조 및 상기 나노시트 스택의 상기 왼쪽 측면 사이의 거리이고,
    상기 오른쪽 수평 거리는 상기 2개 이상의 핀 구조들 중 가장 오른쪽 핀 구조 및 상기 나노시트 스택의 상기 오른쪽 측면 사이의 거리이고,
    상기 왼쪽 수평 거리 및 상기 오른쪽 수평 거리는 동일한 하이브리드 멀티 스택 반도체 장치.
  3. 제2 항에 있어서,
    상기 2개 이상의 핀 구조들은 상기 나노시트 스택의 상기 왼쪽 및 오른쪽 측면들에 대하여 셀프 얼라인된 형태를 가지는 하이브리드 멀티 스택 반도체 장치.
  4. 제1 항에 있어서,
    상기 적어도 하나의 핀 구조는 상기 나노시트 스택의 상기 왼쪽 및 오른쪽 측면들에 대하여 셀프 얼라인된 형태를 가지는 하이브리드 멀티 스택 반도체 장치.
  5. 나노시트 스택 및 상기 나노시트 스택 위에 형성되는 핀펫 스택을 포함하며,
    상기 나노시트 스택은 기판 위에 형성되고 제1 게이트 구조에 의해 둘러싸이는 복수의 나노시트층들을 포함하고,
    상기 핀펫 스택은 제2 게이트 구조에 의해 둘러싸이는 적어도 하나의 핀 구조를 포함하고,
    상기 복수의 나노시트층들은 채널 폭 방향으로 상기 제2 게이트 구조와 동일한 폭을 가지는 하이브리드 멀티 스택 반도체 장치.
  6. 제5 항에 있어서,
    상기 나노시트 스택은 상기 제2 게이트 구조에 대하여 셀프 얼라인된 형태를 가지는 하이브리드 멀티 스택 반도체 장치.
  7. 제5 항에 있어서,
    상기 나노시트 스택 또는 상기 나노시트층들의 폭은,
    상기 제2 게이트 구조에 의해 둘러싸이는 상기 적어도 하나의 핀 구조의 개수, 또는 상기 적어도 하나의 핀 구조가 2개 이상의 핀 구조들을 포함하는 경우 상기 2개 이상의 핀 구조들 사이의 피치 중 적어도 하나에 비례하는 하이브리드 멀티 스택 반도체 장치.
  8. 제5 항에 있어서,
    상기 복수의 나노시트층들은 상기 제2 게이트 구조와 동일한 폭을 가지는 하이브리드 멀티 스택 반도체 장치.
  9. 제8 항에 있어서,
    상기 나노시트 스택 또는 상기 나노시트층들은 상기 제2 게이트 구조 또는 상기 적어도 하나의 핀 구조에 대하여 셀프 얼라인된 형태를 가지는 하이브리드 멀티 스택 반도체 장치.
  10. 하이브리드 멀티 스택 반도체 장치의 제조 방법으로서,
    기판 위에 교대로 형성되는 복수의 희생층들 및 나노시트층들을 포함하는 나노시트 스택을 제공하는 것;
    상기 나노시트 스택 위에 적어도 하나의 채널 구조를 형성하는 것;
    게이트 마스킹 층이 상기 적어도 하나의 채널 구조의 상면 및 측면들 상에 형성되고 상기 나노시트 스택 위에서 바깥 방향으로 퍼져 상기 게이트 마스킹층의 외측 연장부들을 형성하도록, 상기 적어도 하나의 채널 구조 상에 상기 게이트 마스킹층을 증착하여 핀펫 스택을 형성하는 것, 상기 게이트 마스킹층은 상기 적어도 하나의 채널 구조의 양 측에서 채널 폭 방향으로 동일한 폭을 가지고;
    상기 게이트 마스킹층의 상기 외측 연장부들을 제거하는 것; 및
    상기 나노시트 스택의 측면들이 상기 핀펫 스택의 측면들과 공면을 이루도록 상기 게이트 마스킹층의 상기 외측 연장부들 아래의 상기 나노시트 스택을 식각하는 것을 포함하는 방법.
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