KR20220067623A - 표시 장치 - Google Patents

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KR20220067623A
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transistor
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driving voltage
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이우근
전영재
이우빈
이진원
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 기판, 기판 상에 배치되며, 소정의 전압 신호가 인가되는 신호 배선, 제1 전원 전압이 인가되는 전원 보조 배선, 제1 전원 전압보다 높은 제1 구동 전압이 인가되는 제1 구동 전압 배선, 및 신호 배선과 제1 구동 전압 배선 사이에 배치되는 제1 트랜지스터를 구비하고, 제1 트랜지스터는, 전원 보조 배선에 연결되는 제1 하부 게이트 전극, 및 신호 배선에 연결되는 제1 상부 게이트 전극을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기 발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 이와 같은 표시 장치들은 다양한 모바일 전자 기기, 예를 들어 스마트폰, 스마트워치, 태블릿 PC 등의 포터블 전자 기기 등을 중심으로 그 적용예가 다양화되고 있다.
표시 장치의 제조 공정에서 정전기 방전(Electro-Static Discharge, ESD) 현상이 발생할 수 있다. 정전기에 의해 발생된 전하로 인해 TFT 트랜지스터 및 절연층이 손상되어 표시 장치에 포함되는 표시 패널의 열화를 초래하여 생산 수율에 영향을 미친다. 따라서 표시 장치 설계 시, 표시 패널에 정전기 방전을 위한 회로 및 소자가 설계될 수 있다.
본 발명이 해결하고자 하는 과제는 보호 회로에 포함되는 트랜지스터의 문턱 전압을 증가시켜 누설 전류(leakage current)를 감소시킬 수 있고, 이를 통해 표시 장치에 발생하는 노이즈를 감소시켜 신뢰성이 향상된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판; 상기 기판 상에 배치되며, 소정의 전압 신호가 인가되는 신호 배선; 제1 전원 전압이 인가되는 전원 보조 배선; 상기 제1 전원 전압보다 높은 제1 구동 전압이 인가되는 제1 구동 전압 배선; 및 상기 신호 배선과 상기 제1 구동 전압 배선 사이에 배치되는 제1 트랜지스터를 구비하고, 상기 제1 트랜지스터는, 상기 전원 보조 배선에 연결되는 제1 하부 게이트 전극; 및 상기 신호 배선에 연결되는 제1 상부 게이트 전극을 포함한다.
상기 제1 전원 전압은 0V보다 낮은 전압일 수 있다.
상기 제1 트랜지스터는 N 타입 트랜지스터일 수 있다.
상기 제1 트랜지스터는, 상기 제1 구동 전압 배선에 연결되는 드레인 전극; 및 상기 신호 배선에 연결되는 소스 전극을 더 포함할 수 있다.
상기 제1 구동 전압보다 낮은 제2 구동 전압이 인가되는 제2 구동 전압 배선; 및 상기 신호 배선과 상기 제2 구동 전압 배선 사이에 배치되는 제2 트랜지스터를 구비하고, 상기 제2 트랜지스터는, 상기 전원 보조 배선에 연결되는 제2 하부 게이트 전극; 및 상기 제2 구동 전압 배선에 연결되는 제2 상부 게이트 전극을 포함할 수 있다.
상기 제1 전원 전압은 0V보다 낮은 전압일 수 있다.
상기 제1 트랜지스터 및 제2 트랜지스터는 N 타입 트랜지스터일 수 있다.
상기 제2 트랜지스터는, 상기 신호 배선에 연결되는 드레인 전극; 및 상기 제2 구동 전압 배선에 연결되는 소스 전극을 더 포함할 수 있다.
상기 신호 배선에는 최대 전압과 최소 전압 사이의 전위를 갖는 데이터 신호가 인가되고, 상기 제1 구동 전압은 상기 최대 전압보다 크고, 상기 제2 구동 전압은 상기 최소 전압보다 작을 수 있다.
상기 기판 상에 배치되며 상기 제1 구동 전압에서 상기 제2 구동 전압으로 스윙하는 스캔 신호가 인가되는 스캔 배선을 더 구비할 수 있다.
상기 전원 보조 배선은 제1 전원 패드에 연결되는 제1 전원 배선에 연결될 수 있다.
상기 기판 상에 배치되는 화소 전극; 상기 화소 전극 상에 배치되는 발광층; 및 상기 발광층 상에 배치되는 공통 전극을 더 구비하고, 상기 제1 전원 배선은 상기 공통 전극에 전기적으로 연결될 수 있다.
상기 전원 보조 배선은 제1 방향으로 연장되고, 상기 신호 배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 전원 보조 배선과 상기 신호 배선은 교차할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판; 상기 기판 상에 배치되며, 소정의 전압 신호가 인가되는 신호 배선; 제1 구동 전압이 인가되는 제1 구동 전압 배선; 상기 제1 구동 전압보다 낮은 제2 구동 전압이 인가되는 제2 구동 전압 배선; 상기 신호 배선과 상기 제1 구동 전압 배선 사이에 배치되며, 제1 하부 게이트 전극과 제1 상부 게이트 전극을 포함하는 제1 트랜지스터; 및 상기 신호 배선과 상기 제2 구동 전압 배선 사이에 배치되며, 제2 하부 게이트 전극과 제2 상부 게이트 전극을 포함하는 제2 트랜지스터를 구비하고, 상기 제1 하부 게이트 전극과 상기 제2 하부 게이트 전극에는 동일한 전압이 인가된다.
상기 제1 구동 전압보다 낮은 제1 전원 전압이 인가되는 제1 전원 배선을 더 구비하고, 상기 제1 하부 게이트 전극과 상기 제2 하부 게이트 전극은 상기 제1 전원 배선에 연결될 수 있다.
상기 제1 전원 전압은 0V보다 낮은 전압일 수 있다.
상기 제1 트랜지스터와 상기 제2 트랜지스터는 N 타입 트랜지스터일 수 있다.
상기 제1 전원 전압은 0V보다 높은 전압이고, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 P 타입 트랜지스터일 수 있다.
상기 제1 상부 게이트 전극은 상기 신호 배선에 연결될 수 있다.
상기 제2 상부 게이트 전극은 상기 제2 구동 전압 배선에 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 신호 배선의 정전기 보호 회로로서 상기 신호 배선과 연결되는 복수의 트랜지스터를 포함할 수 있다. 각 트랜지스터는 하부 게이트 전극을 포함하며, 각 하부 게이트 전극에는 보조 전압이 인가되어 각 트랜지스터의 문턱 전압을 증가시킬 수 있고, 이를 통해 누설 전류(leakage current)를 감소시킬 수 있다. 또한, 표시 장치에 발생하는 노이즈를 감소시켜 표시 장치의 신뢰성을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 도 1의 표시 패널의 일 예를 보여주는 레이아웃 도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 단면도이다.
도 5는 도 2의 정전기 보호 회로 영역의 부분 확대도이다.
도 6은 일 실시예에 따른 표시 장치의 정전기 보호 회로의 개략도이다.
도 7은 일 실시예에 따른 표시 장치에 포함된 보호 트랜지스터의 일 예를 보여주는 레이아웃 도이다.
도 8은 도 7의 VIII-VIII'를 따라 자른 단면도이다.
도 9는 보호 트랜지스터에 인가되는 게이트 전압에 따른 전류를 보조 전압의 크기 별로 나타낸 그래프이다.
도 10은 보조 전압에 따른 보호 트랜지스터의 문턱 전압을 나타낸 그래프이다.
도 11은 일 실시예에 따른 표시 장치에 인가되는 스캔 신호를 나타낸 그래프이다.
도 12는 다른 실시예에 따른 표시 장치의 표시 패널의 일 예를 보여주는 레이아웃 도이다.
도 13은 도 12의 실시예에 따른 표시 장치의 정전기 보호 회로의 개략도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
일 실시예에 따른 표시 장치(1)는 표시 패널(10), 표시 구동 회로(20), 및 회로 기판(30)을 포함한다.
표시 패널(10)은 제1 방향(X)의 장변과 제1 방향(X)과 교차하는 제2 방향(Y)의 단변을 갖는 직사각형 형태로 형성될 수 있다. 제1 방향(X)의 장변과 제2 방향(Y)의 단변이 만나는 코너(corner)는 직각으로 형성될 수 있으나, 이에 제한되지 않고 소정의 곡률을 갖도록 둥글게 형성될 수도 있다. 표시 패널(10)의 평면 형상은 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(10)의 일면은 평탄한 면을 포함할 수 있으나, 이에 제한되지 않고 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 또는, 표시 패널(10)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(10)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 표시 패널(10)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 표시 패널(10)의 중앙에 배치될 수 있다. 표시 영역(DA)에는 화상을 표시하기 위해 복수의 화소(도 2의 'PX' 참조)가 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 외측 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 가장자리에 위치할 수 있다.
비표시 영역(NDA)에는 복수의 회로 기판(30)이 배치될 수 있다. 구체적으로, 복수의 회로 기판(30)은 표시 패널(10)의 일 측 가장자리에 배치될 수 있다. 도 1에서는 3 개의 회로 기판(30)을 포함하는 표시 장치(1)를 예시하였으나, 회로 기판(30)의 개수가 이에 제한되는 것은 아니다.
표시 패널(10)은 회로 기판(30)을 통해 데이터 신호들, 전원 전압들 및 스캔 제어 신호들을 입력 받을 수 있다. 회로 기판(30)은 연성 인쇄 회로 기판(flexible printed circuit board), 인쇄 회로 기판(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
표시 구동 회로(20)는 데이터 신호와 스캔 제어 신호를 생성할 수 있다. 표시 구동 회로(20)는 데이터 신호와 스캔 제어 신호를 회로 기판(30)을 통해 표시 패널(10)에 공급할 수 있다. 또는, 스캔 제어 신호는 표시 구동 회로(20)가 아닌 별도의 타이밍 구동 회로에서 생성되며, 회로 기판(30)을 통해 표시 패널(10)에 공급될 수 있다. 표시 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 회로 기판(30) 상에 부착될 수 있다.
도 2는 도 1의 표시 패널의 일 예를 보여주는 레이아웃 도이다.
도 2를 참조하면, 표시 패널(10)은 복수의 화소(PX), 복수의 스캔 구동부(SDC), 복수의 스캔 배선(SL), 복수의 데이터 배선(DL), 제1 및 제2 전원 배선(ELVDL, ELVSL), 복수의 구동 전압 배선(PL), 복수의 전원 보조 배선(AL), 복수의 표시 패드(DP), 복수의 스캔 패드(SP), 제1 및 제2 전원 패드(VDP, VSP) 및 제1 및 제2 보호 패드(PP1, PP2)를 포함할 수 있다.
표시 패널(10)의 표시 영역(DA)에는 복수의 화소(PX), 복수의 스캔 배선(SL), 복수의 데이터 배선(DL), 제1 및 제2 전원 배선(ELVDL, ELVSL)이 배치될 수 있다.
복수의 스캔 배선(SL)은 제1 방향(X)으로 연장되고, 제2 방향(Y)으로 배열될 수 있다. 스캔 배선(SL)은 스캔 구동부(SDC)에 연결되며, 스캔 배선(SL)에는 스캔 구동부(SDC)으로부터 제공되는 스캔 신호가 인가될 수 있다.
복수의 데이터 배선(DL)은 제2 방향(Y)으로 연장되고, 제1 방향(X)으로 배열될 수 있다. 각 데이터 배선(DL)은 표시 패드(DP)에 연결되며 이를 통해, 각 데이터 배선(DL)은 표시 패드(DP)를 통해 회로 기판(30)의 표시 구동 회로(20)에 전기적으로 연결될 수 있다. 데이터 배선(DL)에는 표시 구동 회로(20)로부터 제공되는 데이터 신호가 인가될 수 있다.
복수의 화소(PX)는 제1 방향(X)과 제2 방향(Y)으로 배열될 수 있다. 즉, 복수의 화소(PX)는 매트릭스 형태로 배열될 수 있다. 각 화소(PX)의 구체적인 구조에 대해서는 후술하기로 한다.
표시 패널(10)의 비표시 영역(NDA)에는 스캔 구동부(SDC), 복수의 스캔 제어 배선(SCL), 복수의 구동 전압 배선(PL), 복수의 전원 보조 배선(AL), 복수의 표시 패드(DP), 복수의 스캔 패드(SP), 제1 및 제2 전원 패드(VDP, VSP) 및 제1 및 제2 보호 패드(PP1, PP2)가 배치될 수 있다.
스캔 구동부(SDC)는 스캔 제어 배선(SCL)을 통해 스캔 패드(SP)에 연결될 수 있다. 이로 인해, 스캔 구동부(SDC)는 스캔 패드(SP)를 통해 회로 기판(30)에 전기적으로 연결될 수 있다. 스캔 구동부(SDC)에는 회로 기판(30)으로부터 제공되는 스캔 제어 신호가 인가될 수 있다. 스캔 구동부(SDC)는 스캔 제어 신호에 따라 스캔 신호를 생성하여 스캔 배선(SL)에 공급할 수 있다.
도 2에서는 스캔 구동부(SDC)가 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에 배치된 것을 예시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 스캔 구동부(SDC)는 표시 영역(DA)의 좌측 바깥쪽의 비표시 영역(NDA) 또는 우측 바깥쪽의 비표시 영역(NDA)에 배치될 수 있다.
복수의 표시 패드(DP), 복수의 스캔 패드(SP), 제1 및 제2 전원 패드(VDP, VSP) 및 제1 및 제2 보호 패드(PP1, PP2)는 표시 영역(DA)의 하측 바깥쪽의 비표시 영역(NDA)에 배치될 수 있다.
비표시 영역(NDA)은 정전기 보호 회로(PC)가 배치되는 정전기 보호 회로 영역(PCA)를 포함할 수 있다. 일 실시예에서 정전기 보호 회로(PC)는 비표시 영역(NDA)에 배치된 데이터 배선(DL)마다 배치될 수 있다. 정전기 보호 회로 영역(PCA)은 비표시 영역(NDA)에서 복수의 표시 패드(DP) 및 각 표시 패드(DP)로부터 연장되는 데이터 배선(DL)이 배치되는 영역을 포함할 수 있다. 정전기 보호 회로(PC)에 대한 자세한 설명은 후술하기로 한다.
복수의 표시 패드(DP)의 외측에는 제1 및 제2 보호 패드(PP1, PP2)가 배치될 수 있다. 예를 들어, 제1 보호 패드(PP1)는 복수의 표시 패드(DP)의 좌측에 배치되고, 제2 보호 패드(PP2)는 복수의 표시 패드(DP)의 우측에 배치될 수 있다. 제1 및 제2 보호 패드(PP1, PP2)에는 제1 방향(X)으로 연장되는 구동 전압 배선(PL)이 연결될 수 있다.
제1 보호 패드(PP1)의 좌측에는 제2 전원 패드(VSP)가 배치되고, 제2 보호 패드(PP2)의 우측에는 제1 전원 패드(VDP)가 배치될 수 있다. 제1 전원 패드(VDP)로부터 제2 방향(Y)으로 연장되는 제1 전원 배선(ELVDL)은 제1 방향(X)으로 복수개로 분지되어 각 화소(PX)의 화소 전극(도 4의 'PXE'참조)에 접속될 수 있다. 제2 전원 패드(VSP)로부터 제2 방향(Y)으로 연장되는 제2 전원 배선(ELVSL)은 후술하는 공통 전극(도 4의 'CME'참조)에 전기적으로 연결될 수 있다.
복수의 전원 보조 배선(AL)은 제2 전원 배선(ELVSL)에 연결될 수 있다. 각 전원 보조 배선(AL)은 제2 전원 배선(ELVSL)으로부터 분지되어 제1 방향(X)으로 연장될 수 있다. 각 전원 보조 배선(AL)은 제2 방향(Y)으로 연장하는 데이터 배선(DL)과 교차할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3를 참조하면, 일 실시예에 따른 표시 장치(1)의 각 화소(PX)는 발광 소자(EMD) 이외에, 3개의 트랜지스터(DTR, STR1, STR2)와 1개의 스토리지 커패시터(CST)를 포함한다.
발광 소자(EMD)는 구동 트랜지스터(DTR)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(EMD)는 유기 발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드(micro light emitting diode), 나노 발광 다이오드(nano light emitting diode) 등으로 구현될 수 있다.
발광 소자(EMD)의 제1 전극(즉, 애노드 전극)은 구동 트랜지스터(DTR)의 소스 전극에 연결되고, 제2 전극(즉, 캐소드 전극)은 제1 전원 배선(ELVDL)의 고전위 전압(제1 전원 전압)보다 낮은 저전위 전압(제2 전원 전압)이 공급되는 제2 전원 배선(ELVSL)에 연결될 수 있다.
구동 트랜지스터(DTR)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 배선(ELVDL)으로부터 발광 소자(EMD)로 흐르는 전류를 조정한다. 구동 트랜지스터(DTR)의 게이트 전극은 제1 스위칭 트랜지스터(STR1)의 제1 소스/드레인 전극에 연결되고, 소스 전극은 발광 소자(EMD)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 배선(ELVDL)에 연결될 수 있다.
제1 스위칭 트랜지스터(STR1)는 스캔 배선(SL)의 스캔 신호에 의해 턴-온되어 데이터 배선(DL)을 구동 트랜지스터(DTR)의 게이트 전극에 연결시킨다. 제1 스위칭 트랜지스터(STR1)의 게이트 전극은 스캔 배선(SL)에 연결되고, 제1 소스/드레인 전극은 구동 트랜지스터(DTR1)의 게이트 전극에 연결되며, 제2 소스/드레인 전극은 데이터 배선(DL)에 연결될 수 있다.
제2 스위칭 트랜지스터(STR2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 기준 전압 라인(RVL)을 구동 트랜지스터(DTR)의 소스 전극에 연결시킨다. 제2 스위칭 트랜지스터(STR2)의 게이트 전극은 센싱 신호 라인(SSL)에 연결되고, 제1 소스/드레인 전극은 기준 전압 라인(RVL)에 연결되며, 제2 소스/드레인 전극은 구동 트랜지스터(DTR)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제1 및 제2 스위칭 트랜지스터(STR1, STR2) 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 제한되지 않고, 그 반대의 경우일 수도 있다.
스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전압과 소스 전압의 차전압을 저장할 수 있다.
구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터(STR1, STR2)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터(STR1, STR2)는 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성될 수 있으나, 이에 제한되지 않고, P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 단면도이다.
도 4를 참조하면, 도 4에서는 빛(L)이 발광층(EML)이 형성된 제1 베이스 기판(110) 방향이 아닌, 반대 방향(제2 베이스 기판(210) 방향)으로 발광하는 전면 발광형 표시 장치를 예시하지만, 이에 제한되지 않고 표시 장치(1)는 배면 발광형 또는 양면 발광형 표시 장치일 수 있다.
표시 장치(1)는 제1 표시 기판(100), 그에 대향하는 제2 표시 기판(200), 및 이들을 결합하는 충진층(300)을 포함할 수 있다.
제1 표시 기판(100)은 베이스 기판(110), 배리어층(111), 버퍼층(112), 반도체층(130), 게이트 절연층(113), 제2 도전층(140), 층간 절연층(161), 제3 도전층(150), 비아층(162), 화소 전극(PXE), 화소 정의막(PDL), 발광층(EML), 공통 전극(CME) 및 박막 봉지층(170)이 순차적으로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
베이스 기판(110)은 그 위에 배치되는 각 층들을 지지한다. 베이스 기판(110)은 예를 들어, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 이에 제한되지 않고, 베이스 기판(110)은 금속 재질의 물질을 포함할 수도 있다.
베이스 기판(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(polyimide, PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
유기 발광 표시 장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기 발광 표시 장치가 전면 발광형인 경우 투명한 기판뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
베이스 기판(110) 상에는 배리어층(111)이 배치될 수 있다. 배리어층(111)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 배리어층(111)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물 등을 포함할 수 있다. 배리어층(111)은 베이스 기판(110)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
배리어층(111) 상에는 제1 도전층(120)이 배치될 수 있다. 제1 도전층(120)은 차광 패턴(121)을 포함할 수 있다. 차광 패턴(121)은 후술하는 반도체 패턴(131a, 131b, 131c))의 채널 영역(131c)에 외부 광이 조사되는 것을 차단하여 채널 영역(131c)에 광전류가 흐르는 것을 방지할 수 있다.
제1 도전층(120) 상에는 버퍼층(112)이 배치될 수 있다. 버퍼층(112)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등 중 적어도 하나를 포함하여 이루어질 수 있다. 버퍼층(112)은 베이스 기판(110)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(112) 상에는 반도체층(130)이 배치될 수 있다. 반도체층(130)은 반도체 패턴(131a, 131b, 131c)을 포함할 수 있다.
반도체 패턴(131a, 131b, 131c)은 상부의 게이트 전극(141)과 두께 방향으로 중첩하는 채널 영역(131c), 채널 영역(131c)의 일측 및 타측에 각각 배치되는 제1 소스/드레인 영역(131a)과 제2 소스/드레인 영역(131b)을 포함할 수 있다. 제1 및 제2 소스/드레인 영역(131a, 131b)에는 다수의 캐리어 이온이 포함되어 있어, 채널 영역(131c)에 비해 도전성이 크고, 전기적인 저항이 낮을 수 있다. 반도체층(130)은 다결정 실리콘, 단결정 실리콘 또는 비정질 실리콘(amorphous silicon) 등으로 이루어질 수 있다.
반도체층(130) 상에는 게이트 절연층(113)이 배치될 수 있다. 게이트 절연층(113)은 대체로 베이스 기판(110)의 전면에 걸쳐 배치될 수 있다. 게이트 절연층(113)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 게이트 절연층(113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
게이트 절연층(113) 상에는 제2 도전층(140)이 배치될 수 있다. 제2 도전층(140)은 게이트 도전층으로서, 게이트 전극(141)을 포함할 수 있다. 제2 도전층(140)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 도전층(140) 상에는 층간 절연층(161)이 배치될 수 있다. 층간 절연층(161)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 층간 절연층(161)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
층간 절연층(161) 상에는 제3 도전층(150)이 배치될 수 있다. 제3 도전층(150)은 데이터 도전층이며, 데이터 신호를 인가하는 데이터 배선(DL)을 포함할 수 있다. 제3 도전층(150)은 구동 트랜지스터(DTR)의 제1 소스/드레인 전극(151) 및 제2 소스/드레인 전극(152)을 포함할 수 있다.
제1 소스/드레인 전극(151)은 층간 절연층(161) 및 게이트 절연층(113)을 관통하는 컨택홀을 통해 반도체 패턴(131a, 131b, 131c)의 제1 소스/드레인 영역(131a)과 전기적으로 연결될 수 있다.
제2 소스/드레인 전극(152)은 층간 절연층(161) 및 게이트 절연층(113)을 관통하는 컨택홀을 통해 반도체 패턴(131a, 131b, 131c)의 제2 소스/드레인 영역(131b)과 전기적으로 연결될 수 있다.
제3 도전층(150)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제3 도전층(150) 상에는 비아층(162)이 배치될 수 있다. 비아층(162)은 제3 도전층(150) 상부에 배치되어 층간 절연층(161)의 상면을 완전히 덮을 수 있다. 비아층(162)이 유기막으로 이루어지는 경우, 하부의 단차에도 불구하고 그 상면은 부분적으로 평탄할 수 있다.
비아층(162)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
비아층(162) 상에는 화소 전극(PXE)이 배치될 수 있다. 화소 전극(PXE)은 애노드 전극일 수 있다. 화소 전극(PXE)은 각 화소(PX)마다 분리되어 배치될 수 있다. 화소 전극(PXE)은 비아층(162)을 관통하는 컨택홀을 통해 제2 소스/드레인 전극(152)과 전기적으로 연결될 수 있다.
화소 전극(PXE)은 이에 제한되는 것은 아니지만 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층(EML)에 가깝게 배치될 수 있다. 화소 전극(PXE)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 적층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
화소 전극(PXE) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PXE)을 부분적으로 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL)은 화소 전극(PXE) 및 비아층(162)을 부분적으로 덮을 수 있다.
화소 정의막(PDL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
화소 정의막(PDL)이 노출하는 화소 전극(PXE) 상에는 발광층(EML)이 배치될 수 있다. 발광층(EML)의 적어도 일부는 화소 정의막(PDL)의 개구부 내에 배치될 수 있다. 발광층(EML)은 화소 정의막(PDL)의 상면 및 개구부를 형성하는 화소 정의막(PDL)의 측면을 부분적으로 덮을 수 있다.
발광층(EML)은 유기 물질층을 포함할 수 있다. 유기 물질층은 유기 발광층을 포함하며, 정공 주입/수송층 및 전자 주입/수송층을 더 포함할 수 있다.
발광층(EML) 상에는 공통 전극(CME)이 배치될 수 있다. 공통 전극(CME)은 화소(PX)의 구분없이 전면적으로 배치될 수 있다. 공통 전극(CME)은 캐소드 전극일 수 있다.
공통 전극(CME)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 공통 전극(CME)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
화소 전극(PXE), 발광층(EML) 및 공통 전극(CME)은 발광 소자(EMD)를 구성할 수 있다. 발광 소자(EMD)는 예를 들어, 예컨대, 유기 발광 소자일 수 있다. 일 실시예에서, 발광 소자(EMD)가 발광하는 빛의 파장은 화소(PX)별로 일정할 수 있다. 예를 들어, 각 색 화소(PX)의 발광층(EML)이 청색광 또는 자외선을 발광하고, 후술하는 제2 표시 기판(200)이 파장 변환층(WCL)을 포함함으로써, 각 화소(PX)별로 상이한 색상을 표시할 수 있다.
다른 실시예에서, 각 발광층(EML)이 발광하는 빛의 파장은 색 화소(PX)별로 상이하여 발광하는 빛의 색이 상이할 수 있다. 예컨대, 제1 색 화소(PX)의 발광층(EML)은 제1 색을 발광하고, 제2 색 화소(PX)의 발광층(EML)은 제2 색을 발광하고, 제3 색 화소(PX)의 발광층(EML)은 제3 색을 발광할 수도 있다.
공통 전극(CME) 상부에는 박막 봉지층(170)이 배치될 수 있다. 박막 봉지층(170)은 제1 무기막(171), 제1 무기막(171) 상에 배치되는 제1 유기막(172) 및 제1 유기막(172) 상에 배치되는 제2 무기막(173)을 포함할 수 있다. 도시되지 않았지만, 박막 봉지층(170)의 단부에서 제1 무기막(171)과 제2 무기막(173)은 서로 접하여 제1 유기막(172)은 제1 무기막(171)과 제2 무기막(173)에 의해 밀봉될 수 있다.
제1 무기막(171) 및 제2 무기막(173)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 제1 유기막(172)은 유기 절연 물질을 포함할 수 있다.
제2 표시 기판(200)은 박막 봉지층170) 상부에서 제1 표시 기판(100)과 대향하여 배치될 수 있다.
제2 표시 기판(200)의 제2 베이스 기판(210)은 유리 등과 같은 투명한 절연 물질을 포함할 수 있다. 제2 베이스 기판(210)은 리지드 기판일 수 있다.
제1 베이스 기판(110)을 향하는 제2 베이스 기판(210)의 일면 상에는 화소(PX)의 경계를 따라 차광 부재(BML)가 배치될 수 있다. 차광 부재(BML)는 제1 표시 기판(100)의 화소 정의막(PDL)과 중첩할 수 있다. 차광 부재(BML)는 평면도상 격자 형상으로 형성되며, 제2 베이스 기판(210)의 일면을 노출하는 개구부를 포함할 수 있다.
차광 부재(BML)가 배치된 제2 베이스 기판(210)의 일면 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 차광 부재(BML)의 개구부를 통해 노출되는 제2 베이스 기판(210)의 일면 상에 배치될 수 있다.
컬러 필터층(CFL)은 해당하는 색 파장 이외의 파장을 흡수하는 염료나 안료와 같은 색료(colorant)를 포함할 수 있다. 컬러 필터층(CFL)은 각 화소(PX)별로 각기 다른 색상의 색료를 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은 적색 색료, 녹색 색료 및 청색 색료를 포함할 수 있다.
컬러 필터층(CFL) 상에는 수분 또는 공기 등의 불순물 침투를 방지하는 제1 캡핑층(220)이 배치될 수 있다.
제1 캡핑층(220) 상에는 격벽(PTL)이 배치될 수 있다. 격벽(PTL)은 차광 부재(BML)와 중첩하도록 배치될 수 있다. 격벽(PTL)은 컬러 필터층(CFL)이 배치된 영역을 노출하는 개구를 포함할 수 있다.
격벽(PTL)의 개구부가 노출하는 공간 내에는 파장 변환층(WCL)이 배치될 수 있다. 파장 변환층(WCL)은 격벽(PTL)을 뱅크로 이용한 잉크젯 공정으로 형성될 수 있지만, 이에 제한되는 것은 아니다.
파장 변환층(WCL)은 발광층(EML)으로부터 입사된 광의 파장을 변환할 수 있다. 파장 변환층(WCL)은 베이스 수지(BRS) 및 베이스 수지(BRS) 내에 배치된 산란체(SCPC) 및 파장 변환 물질(WCP)을 포함할 수 있다. 베이스 수지(BRS)는 투명한 유기물을 포함할 수 있다. 파장 변환 물질(WCP)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
다른 실시예에서, 파장 변환층(WCL)은 파장 변환 물질(WCP)을 포함하지 않을 수 있다. 파장 변환층(WCL)이 파장 변환 물질(WCP)을 포함하지 않을 경우, 광을 투광시키는 투광층으로 작용할 수 있다.
파장 변환층(WCL) 및 격벽(PTL) 상에는 제2 캡핑층(230)이 배치될 수 있다. 즉, 제2 캡핑층(230)은 제2 표시 기판(200)의 전면적으로 배치될 수 있다.
제1 표시 기판(100)과 제2 표시 기판(200) 사이에는 충진층(300)이 배치될 수 있다. 충진층(300)은 제1 표시 기판(100)과 제2 표시 기판(200) 사이의 공간을 충진하며, 이들을 상호 결합하는 역할을 할 수 있다. 충진층(300)은 제1 표시 기판(100)의 박막 봉지층(170)과 제2 표시 기판(200)의 제2 캡핑층(230) 사이에 배치될 수 있다. 충진층(300)은 Si계 유기물질, 에폭시계 유기물질 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
이하, 표시 장치(1)의 각종 신호 배선을 매우 높거나 낮은 전위의 전압으로부터 보호하는 정전기 보호 회로(PC)에 대해 설명한다.
도 5는 도 2의 정전기 보호 회로 영역의 부분 확대도이다. 도 6은 일 실시예에 따른 표시 장치의 정전기 보호 회로의 개략도이다. 도 7은 일 실시예에 따른 표시 장치에 포함된 보호 트랜지스터의 일 예를 보여주는 레이아웃 도이다. 도 8은 도 7의 VIII-VIII'를 따라 자른 단면도이다.
도 2에 결부하여 도 5 내지 도 8을 참조하면, 일 실시예에 따른 표시 장치(1)는 정전기 보호 회로(PC)를 포함할 수 있다. 정전기 보호 회로(PC)는 표시 장치(1)의 비표시 영역(NDA)에 배치될 수 있다. 표시 장치(1)에 예를 들어 정전기 등에 의해 외부로부터 매우 높거나 낮은 전위의 펄스 전압이 입력되면, 표시 장치(1)에서는 내부 회로를 구성하는 소자가 손상될 수 있다. 정전기 보호 회로(PC)는 매우 높거나 낮은 전위를 갖는 펄스 전압이 입력될 경우, 해당 정전기 보호 회로(PC)와 접속되는 소자가 손상되는 것을 방지할 수 있다.
정전기 보호 회로(PC)는 표시 장치(1)의 각종 신호 배선에 연결될 수 있다. 이하에서는 정전기 보호 회로(PC)가 데이터 배선(DL)에 연결되는 것을 예시적으로 설명하였으나, 이에 제한되지 않고 정전기 보호 회로(PC)는 스캔 제어 배선(SCL) 및 제1 및 제2 전원 배선(ELVDL, ELVSL) 등 다른 배선에 연결될 수도 있다.
일 실시예에서, 정전기 보호 회로(PC)는 각 데이터 배선(DL)마다 배치될 수 있다. 정전기 보호 회로(PC)는 데이터 배선(DL)을 사이에 두고 일측에 배치되는 제1 다이오드(D1) 및 타측에 배치되는 제2 다이오드(D2)를 포함할 수 있다. 도 5에는 제1 다이오드(D1) 및 제2 다이오드(D2)를 각각 하나씩 도시하였으나, 제1 다이오드(D1) 및 제2 다이오드(D2) 각각은 복수개일 수 있다. 제1 및 제2 다이오드(D1, D2)는 박막 트랜지스터로 이루어질 수 있다. 이에 대한 구체적인 설명은 후술하기로 한다.
제1 다이오드(D1)의 입력단에는 데이터 배선(DL)이 연결되고, 출력단에는 상대적으로 고전위를 갖는 제1 구동 전압(VH)이 인가될 수 있다. 제2 다이오드(D2)의 입력단에는 제1 구동 전압(VH)보다 상대적으로 저전위를 갖는 제2 구동 전압(VL)이 인가되고, 출력단에는 데이터 배선(DL)이 연결될 수 있다. 제1 구동 전압(VH)은 데이터 배선(DL)에 인가되는 신호의 최대 전위보다 큰 값을 갖고, 제2 구동 전압(VL)는 데이터 배선(DL)에 인가되는 신호의 최소 전위보다 작은 값을 가질 수 있다.
표시 패드(DP)로부터 데이터 배선(DL)에 정상 범위(구체적으로, 제1 구동 전압(VH)와 제1 다이오드(D1)의 문턱 전압을 합한 값보다 작고, 제2 구동 전압(VL)에서 제2 다이오드(D2)의 문턱 전압을 뺀 값보다 큰 범위)의 펄스 전위가 제공되는 상태는 제1 및 제2 다이오드(D1, D2)는 역 바이어스 상태로서, 턴-오프(turn-off) 상태에 해당할 수 있다. 따라서, 데이터 배선(DL)은 제1 구동 전압(VH) 및 제2 구동 전압(VL)에 대하여 절연될 상태이며, 제1 구동 전압(VH) 및 제2 구동 전압(VL)은 데이터 배선(DL)을 통해 전달되는 신호에 영향을 미치지 않을 수 있다.
일 예로서, 데이터 배선(DL)에 매우 높은 전위(구체적으로, 제1 구동 전압(VH)과 제1 다이오드(D1)의 문턱 전압을 합한 값 이상의 전위)의 전압이 순간적으로 인가되는 경우, 제1 다이오드(D1)는 턴-온(turn-on) 상태가 되어 데이터 배선(DL)으로부터 제1 다이오드(D1) 쪽으로 전류가 흐를 수 있다. 따라서, 매우 높은 전위의 전압이 표시 장치(1)의 내부 회로에 인가되는 것을 방지할 수 있다. 이 때, 제2 다이오드(D2)는 턴-오프(turn-off) 상태이며, 데이터 배선(DL)과 제2 구동 전압(VL)은 상호 절연된 상태를 유지할 수 있다.
다른 예로, 데이터 배선(DL)에 매우 낮은 전위(구체적으로, 제2 구동 전압(VL)에서 제2 다이오드(D2)의 문턱 전압을 뺀 값 이하의 전위)의 전압이 순간적으로 인가되는 경우, 제2 다이오드(D2)는 턴-온(turn-on) 상태가 되어 데이터 배선(DL)으로부터 제2 다이오드(D2) 쪽으로 전류가 흐를 수 있다. 따라서, 매우 낮은 전위의 전압이 표시 장치(1)의 내부 회로에 인가되는 것을 방지할 수 있다. 이 때, 제1 다이오드(D1)는 턴-오프(turn-off) 상태이며, 데이터 배선(DL)과 제1 구동 전압(VH)은 상호 절연된 상태를 유지할 수 있다.
따라서, 정전기 보호 회로(PC)는 표시 장치(1)의 내부 회로에 매우 높거나 낮은 전위의 전압이 인가되는 것을 방지할 수 있다. 즉, 정전기 보호 회로(PC)는 정전기에 의한 데이터 배선(DL)의 급격한 전위 변동을 억제하고, 표시 장치(1)의 내부 회로를 보호할 수 있다.
이하, 정전기 보호 회로(PC)의 구체적인 구조에 대해 설명한다.
제1 다이오드(D1)는 제1 트랜지스터(PT1)로 이루어지며, 제2 다이오드(D2)는 제2 트랜지스터(PT2)로 이루어질 수 있다. 제1 및 제2 트랜지스터(PT1, PT2)는 N 타입 트랜지스터일 수 있으나, 이에 제한되지 않고 P 타입 트랜지스터일 수도 있다. 이하에서는, 제1 및 제2 트랜지스터(PT1, PT2)가 N 타입 트랜지스터인 것을 예로 하여 설명하였으나, 이에 제한되지 않는다.
구동 전압 배선(PL)은 제1 보호 패드(PP1)와 연결되는 제1 구동 전압 배선(PL1) 및 제2 보호 패드(PP2)와 연결되는 제2 구동 전압 배선(PL2)을 포함할 수 있다. 제1 구동 전압 배선(PL1)은 제1 트랜지스터(PT1)에 연결되고, 제2 구동 전압 배선(PL2)은 제2 트랜지스터(PT2)에 연결될 수 있다.
제1 트랜지스터(PT1)는 데이터 배선(DL)과 제1 구동 전압 배선(PL1) 사이에 배치될 수 있다. 구체적으로, 제1 트랜지스터(PT1)의 제1 보호 소스/드레인 전극(SE1)은 데이터 배선(DL)에 연결될 수 있다. 제1 트랜지스터(PT1)의 제2 보호 소스/드레인 전극(DE1)은 제1 구동 전압(VH)이 인가되는 제1 구동 전압 배선(PL1)에 연결될 수 있다. 제1 트랜지스터(PT1)의 제1 상부 게이트 전극(GE1)은 제1 보호 소스/드레인 전극(SE1) 및 데이터 배선(DL)에 연결될 수 있다. 제1 보호 소스/드레인 전극(SE1)은 제1 트랜지스터(PT1)의 소스 전극이고, 제2 보호 소스/드레인 전극(DE1)은 제1 트랜지스터(PT1)의 드레인 전극일 수 있으나, 이에 제한되지 않고, 그 반대의 경우일 수도 있다.
제1 트랜지스터(PT1)가 배치되는 영역에서, 표시 장치(1)는 베이스 기판(110), 베이스 기판(110) 상에 배치되는 배리어층(111), 배리어층(111) 상에 배치되는 제1 하부 게이트 전극(AE1), 제1 하부 게이트 전극(AE1) 상에 배치되는 버퍼층(112), 버퍼층(112) 상에 배치되는 제1 액티브층(ACT1), 제1 액티브층(ACT1)과 버퍼층(112) 상에 배치되는 게이트 절연층(113), 게이트 절연층(113) 상에 배치되는 제1 상부 게이트 전극(GE1), 제1 상부 게이트 전극(GE1) 상에 배치되는 층간 절연층(161), 층간 절연층(161) 상에 배치되는 제1 및 제2 보호 소스/드레인 전극(SE1, DE1), 및 제1 및 제2 보호 소스/드레인 전극(SE1, DE1) 상에 배치되는 비아층(162)을 포함할 수 있다. 도 8에 도시된 적층 구조에는 비아층(162)까지만을 도시하였으나, 비아층(162) 상에 다른 절연층이 더 배치될 수 있다.
제1 하부 게이트 전극(AE1)은 도 4를 참조하여 상술한 제1 도전층(120)과 동일한 층에 배치될 수 있다. 제1 하부 게이트 전극(AE1)은 소정의 전압이 인가되어 제1 트랜지스터(PT1)의 문턱 전압을 증가시킬 수 있다. 이에 대한 설명은 후술하기로 한다. 제1 하부 게이트 전극(AE1)은 전원 보조 배선(AL)에 연결될 수 있다. 예를 들어, 제1 하부 게이트 전극(AE1)은 전원 보조 배선(AL)으로부터 제2 방향(Y) 타측으로 연장되어 종지될 수 있으나, 이에 제한되는 것은 아니다. 제1 하부 게이트 전극(AE1)의 단부는 다른 영역보다 확장된 폭을 가질 수 있다. 제1 하부 게이트 전극(AE1)은 후술하는 제1 상부 게이트 전극(GE1)과 부분적으로 중첩할 수 있다.
제1 액티브층(ACT1)은 제1 보호 채널 영역(ACT1c), 제1 보호 채널 영역(ACT1c)의 일측에 배치되는 제1 보호 소스/드레인 영역(ACT1a) 및 제1 보호 채널 영역(ACT1c)의 타측에 배치되는 제2 보호 소스/드레인 영역(ACT1b)을 포함할 수 있다.
제1 보호 채널 영역(ACT1c)은 제1 하부 게이트 전극(AE1) 및 후술하는 제1 상부 게이트 전극(GE1)과 부분적으로 중첩할 수 있다. 제1 보호 소스/드레인 영역(ACT1a)은 후술하는 제1 보호 소스/드레인 전극(SE1)과 중첩할 수 있다. 제2 보호 소스/드레인 영역(ACT1b)은 후술하는 제2 보호 소스/드레인 전극(DE1)과 중첩할 수 있다.
제1 트랜지스터(PT1)의 제1 상부 게이트 전극(GE1)은 도 4를 참조하여 상술한 제2 도전층(140)과 동일한 층에 배치될 수 있다. 제1 트랜지스터(PT1)의 제1 상부 게이트 전극(GE1)은 상술한 바와 같이 제1 하부 게이트 전극(AE1)과 부분적으로 중첩하며, 제1 보호 채널 영역(ACT1c) 및 제1 보호 소스/드레인 전극(SE1)과 부분적으로 중첩할 수 있다.
제1 상부 게이트 전극(GE1)은 제1 하부 게이트 전극(AE1)과 중첩하는 영역에서 제2 방향(Y)으로 연장되며, 제2 방향(Y) 타측 단부에서 제1 방향(X) 일측으로 절곡되어 연장되고, 연장된 제1 방향(X) 일측 단부에서 제2 방향(Y) 일측으로 절곡되어 제1 보호 소스/드레인 전극(SE1)과 부분적으로 중첩할 수 있다.
제1 트랜지스터(PT1)의 제1 및 제2 보호 소스/드레인 전극(SE1, DE1)은 도 4를 참조하여 상술한 제3 도전층(150)과 동일한 층에 배치될 수 있다. 제1 및 제2 보호 소스/드레인 전극(SE1, DE1)은 제1 방향(X)으로 상호 대향하여 배치될 수 있다. 평면도상 제1 및 제2 보호 소스/드레인 전극(SE1, DE1) 사이에는 제1 하부 게이트 전극(AE1), 제1 보호 채널 영역(ACT1c) 및 제1 상부 게이트 전극(GE1)이 배치될 수 있다.
제1 보호 소스/드레인 전극(SE1)은 층간 절연층(161)을 관통하는 제2 컨택홀(CNT2)을 통해 제1 보호 소스/드레인 영역(ACT1a)에 접속될 수 있다. 제1 보호 소스/드레인 전극(SE1)은 층간 절연층(161)을 관통하는 제3 컨택홀(CNT3)을 통해 제1 상부 게이트 전극(GE1)에 접속될 수 있다. 제2 보호 소스/드레인 전극(DE1)은 층간 절연층(161)을 관통하는 제1 컨택홀(CNT1)을 통해 제2 보호 소스/드레인 영역(ACT1b)에 접속될 수 있다.
제2 트랜지스터(PT2)는 데이터 배선(DL)과 제2 구동 전압 배선(PL2) 사이에 배치될 수 있다. 구체적으로, 제2 트랜지스터(PT2)의 제3 보호 소스/드레인 전극(SE2)은 제1 구동 전압(VH)보다 낮은 전위의 제2 구동 전압(VL)이 인가되는 제2 구동 전압 배선(PL2)에 연결될 수 있다. 제2 트랜지스터(PT2)의 제4 보호 소스/드레인 전극(DE2)은 데이터 배선(DL)에 연결될 수 있다. 제2 트랜지스터(PT2)의 제2 상부 게이트 전극(GE2)은 제3 보호 소스/드레인 전극(SE3) 및 제2 구동 전압 배선(PL2)에 연결될 수 있다. 제3 보호 소스/드레인 전극(SE2)은 제2 트랜지스터(PT2)의 소스 전극이고, 제4 보호 소스/드레인 전극(DE2)은 제2 트랜지스터(PT2)의 드레인 전극일 수 있으나, 이에 제한되지 않고, 그 반대의 경우일 수도 있다.
제2 트랜지스터(PT2)가 배치되는 영역에서, 표시 장치(1)의 적층 구조는 제1 트랜지스터(PT1)가 배치되는 영역과 실질적으로 동일할 수 있다. 구체적으로, 제2 트랜지스터(PT2)가 배치되는 영역에서 표시 장치(1)는 베이스 기판(110), 베이스 기판(110) 상에 배치되는 배리어층(111), 배리어층(111) 상에 배치되는 제2 하부 게이트 전극(AE2), 제2 하부 게이트 전극(AE2) 상에 배치되는 버퍼층(112), 버퍼층(112) 상에 배치되는 제2 액티브층(ACT2), 제2 액티브층(ACT2)과 버퍼층(112) 상에 배치되는 게이트 절연층(113), 게이트 절연층(113) 상에 배치되는 제2 상부 게이트 전극(GE2), 제2 상부 게이트 전극(GE2) 상에 배치되는 층간 절연층(161), 층간 절연층(161) 상에 배치되는 제3 및 제4 보호 소스/드레인 전극(SE2, DE2), 및 제3 및 제4 보호 소스/드레인 전극(SE2, DE2) 상에 배치되는 비아층(162)을 포함할 수 있다.
제2 하부 게이트 전극(AE2)은 도 4를 참조하여 상술한 제1 도전층(120)과 동일한 층에 배치될 수 있다. 제2 하부 게이트 전극(AE2)은 소정의 전압이 인가되어 제2 트랜지스터(PT2)의 문턱 전압을 증가시킬 수 있다. 이에 대한 설명은 후술하기로 한다. 제2 하부 게이트 전극(AE2)은 전원 보조 배선(AL)에 연결될 수 있다. 예를 들어, 제2 하부 게이트 전극(AE2)은 전원 보조 배선(AL)으로부터 제2 방향(Y) 타측으로 연장되어 종지될 수 있으나, 이에 제한되는 것은 아니다. 제2 하부 게이트 전극(AE2)의 단부는 다른 영역보다 확장된 폭을 가질 수 있다. 제2 하부 게이트 전극(AE2)은 후술하는 제2 상부 게이트 전극(GE2)과 부분적으로 중첩할 수 있다.
제2 액티브층(ACT2)은 제2 보호 채널 영역(ACT2c), 제2 보호 채널 영역(ACT2c)의 일측에 배치되는 제3 보호 소스/드레인 영역(ACT2a) 및 제2 보호 채널 영역(ACT2c)의 타측에 배치되는 제4 보호 소스/드레인 영역(ACT2b)을 포함할 수 있다.
제2 보호 채널 영역(ACT2c)은 제2 하부 게이트 전극(AE2) 및 후술하는 제2 상부 게이트 전극(GE2)과 부분적으로 중첩할 수 있다. 제3 보호 소스/드레인 영역(ACT2a)은 후술하는 제3 보호 소스/드레인 전극(SE2)과 중첩할 수 있다. 제4 보호 소스/드레인 영역(ACT2b)은 후술하는 제4 보호 소스/드레인 전극(DE2)과 중첩할 수 있다.
제2 트랜지스터(PT2)의 제2 상부 게이트 전극(GE2)은 도 4를 참조하여 상술한 제2 도전층(140)과 동일한 층에 배치될 수 있다. 제2 트랜지스터(PT2)의 제2 상부 게이트 전극(GE2)은 상술한 바와 같이 제2 하부 게이트 전극(AE2)과 부분적으로 중첩하며, 제2 보호 채널 영역(ACT2c) 및 제3 보호 소스/드레인 전극(SE2)과 부분적으로 중첩할 수 있다.
제2 상부 게이트 전극(GE2)은 제2 하부 게이트 전극(AE2)과 중첩하는 영역에서 제2 방향(Y)으로 연장되며, 제2 방향(Y) 타측 단부에서 제1 방향(X) 일측으로 절곡되어 연장되고, 연장된 제1 방향(X) 일측 단부에서 제2 방향(Y) 일측으로 절곡되어 제3 보호 소스/드레인 전극(SE2)과 부분적으로 중첩할 수 있다.
제2 트랜지스터(PT2)의 제3 및 제4 보호 소스/드레인 전극(SE2, DE2)은 도 4를 참조하여 상술한 제3 도전층(150)과 동일한 층에 배치될 수 있다. 제3 및 제4 보호 소스/드레인 전극(SE2, DE2)은 제1 방향(X)으로 상호 대향하여 배치될 수 있다. 평면도상 제3 및 제4 보호 소스/드레인 전극(SE2, DE2) 사이에는 제2 하부 게이트 전극(AE2), 제2 보호 채널 영역(ACT2c) 및 제2 상부 게이트 전극(GE2)이 배치될 수 있다.
제3 보호 소스/드레인 전극(SE2)은 층간 절연층(161)을 관통하는 제5 컨택홀(CNT5)을 통해 제3 보호 소스/드레인 영역(ACT2a)에 접속될 수 있다. 제3 보호 소스/드레인 전극(SE2)은 층간 절연층(161)을 관통하는 제6 컨택홀(CNT6)을 통해 제2 상부 게이트 전극(GE2)에 접속될 수 있다. 제4 보호 소스/드레인 전극(DE2)은 층간 절연층(161)을 관통하는 제4 컨택홀(CNT4)을 통해 제4 보호 소스/드레인 영역(ACT2b)에 접속될 수 있다.
제1 트랜지스터(PT1)의 제1 하부 게이트 전극(AE1)과 제2 트랜지스터(PT2)의 제2 하부 게이트 전극(AE2)에는 실질적으로 동일한 전압의 보조 전압(도 7의 'VA' 참조)이 인가될 수 있다. 보조 전압(VA)은 제2 전원 패드(VSP)로부터 제공되어 제2 전원 배선(ELVSL)을 통해 인가되는 제2 전원 전압과 실질적으로 동일한 전위를 가질 수 있다. 상기 제2 전원 전압은 OV보다 낮은 전압일 수 있다. 보조 전압(VA)은 제1 및 제2 트랜지스터(PT1, PT2) 각각의 하부 게이트 전극(AE1, AE2)에 인가되어 각 보호 트랜지스터(PT1, PT2)의 문턱 전압을 증가시킬 수 있다. 제1 및 제2 트랜지스터(PT1, PT2)가 N 타입 트랜지스터인 경우, 보조 전압(VA)은 0V보다 낮은 전위를 가질 수 있으나, 이에 제한되지 않고, 제1 및 제2 트랜지스터(PT1, PT2)가 P 타입 트랜지스터인 경우, 보조 전압(VA)은 0V보다 높은 전위를 가질 수 있다. 이하, 도 9 및 도 10을 참조하여 보조 전압(VA)과 제1 및 제2 트랜지스터(PT1, PT2)의 문턱 전압의 관계에 대해 설명한다.
도 9는 보호 트랜지스터에 인가되는 게이트 전압에 따른 전류를 보조 전압의 크기 별로 나타낸 그래프이다. 도 10은 보조 전압에 따른 보호 트랜지스터의 문턱 전압을 나타낸 그래프이다.
도 9 및 도 10을 참조하면, 보조 전압(VA)이 작아질수록 보호 트랜지스터(PT1, PT2)의 문턱 전압(Vth)이 증가하는 경향성을 갖는 것을 확인할 수 있다.
구체적으로, 보조 전압(VA)이 20V인 경우, 게이트 전압(Vgs)이 약 -9V 이상이 되면 전류가 흐르기 시작하였다. 보조 전압(VA)이 15V인 경우, 게이트 전압(Vgs)이 약 -7V 이상이 되면 전류가 흐르기 시작하였다. 보조 전압(VA)이 10V인 경우, 게이트 전압(Vgs)이 약 -4V 이상이 되면 전류가 흐르기 시작하였다. 보조 전압(VA)이 5V인 경우, 게이트 전압(Vgs)이 약 -2V 이상이 되면 전류가 흐르기 시작하였다. 보조 전압(VA)이 0V인 경우, 게이트 전압(Vgs)이 약 2V 이상이 되면 전류가 흐르기 시작하였다. 보조 전압(VA)이 -5V인 경우, 게이트 전압(Vgs)이 약 4V 이상이 되면 전류가 흐르기 시작하였다. 보조 전압(VA)이 -10V인 경우, 게이트 전압(Vgs)이 약 7V 이상이 인가되면 전류가 흐르기 시작하였다. 보조 전압(VA)이 -15V인 경우, 게이트 전압(Vgs)이 약 9V 이상이 되면 전류가 흐르기 시작하였다. 보조 전압(VA)이 -20V인 경우, 게이트 전압(Vgs)이 약 12V 이상이 되면 전류가 흐르기 시작하였다.
제1 및 제2 트랜지스터(PT1, PT2)에 인가되는 보조 전압(VA)을 감소시키면, 제1 및 제2 트랜지스터(PT1, PT2)의 문턱 전압이 증가하여 제1 및 제2 트랜지스터(PT1, PT2)를 통해 흐르는 누설 전류(leakage current)를 감소시킬 수 있다. 문턱 전압을 증가시키기 위해서는 제1 및 제2 트랜지스터(PT1, PT2)에 인가되는 보조 전압(VA)이 음의 전위를 갖는 것이 바람직할 수 있다.
도 11은 일 실시예에 따른 표시 장치에 인가되는 스캔 신호를 나타낸 그래프이다.
도 11을 참조하면, 표시 장치(1)의 스캔 배선(SL)에 인가되는 스캔 신호는 제1 스캔 전압(VSH)에서 제1 스캔 전압(VSH)보다 낮은 제2 스캔 전압(VSL)으로 스윙하는(즉, 일정한 주기를 갖고 교대로 나타나는) 스캔 펄스(SCP) 형태를 가질 수 있다. 일 실시예에서, 정전기 보호 회로(PC)에 이용되는 제1 구동 전압(VH) 및 제2 구동 전압(VL)는 스캔 신호의 제1 스캔 전압(VSH) 및 제2 스캔 전압(VSL)과 각각 동일할 수 있다. 구체적으로, 제1 구동 전압(VH)으로서 제1 스캔 전압(VSH)가 인가되고, 제2 구동 전압(VL)으로서 제2 스캔 전압(VSL)가 인가될 수 있다.
일 실시예에 따른 표시 장치(1)는 표시 장치(1)의 내부 회로를 보호하기 위한 보호 회로(PC)를 포함할 수 있다. 보호 회로(PC)는 데이터 배선(DL)을 사이에 두고 일측에 배치되는 제1 트랜지스터(PT1) 형태의 제1 다이오드(D1) 및 타측에 배치되는 제2 트랜지스터(PT2) 형태의 제2 다이오드(D2)를 포함할 수 있다. 제1 및 제2 트랜지스터(PT1, PT2)의 각 하부 게이트 전극(AE1, AE2)에 연결되는 전원 보조 배선(AL)에 음의 전위를 갖는 보조 전압(VA)을 인가하여 제1 및 제2 트랜지스터(PT1, PT2)의 문턱 전압(Vth)을 증가시켜 제1 및 제2 트랜지스터(PT1, PT2)를 따라 흐르는 누설 전류(leakage current)를 감소시킬 수 있다. 또한, 이를 통해 표시 장치(1)에 발생할 수 있는 노이즈를 감소시켜 표시 장치(1)의 신뢰성을 향상시킬 수 있다.
이하, 표시 장치(1)의 다른 실시예에 대해 설명한다. 후술하는 다른 실시예에 따른 표시 장치(1)에 대한 설명은 일 실시예에 따른 표시 장치(1)와 중복되는 설명은 생략하고, 차이점 위주로 설명하기로 한다.
도 12는 다른 실시예에 따른 표시 장치의 표시 패널의 일 예를 보여주는 레이아웃 도이다. 도 13은 도 12의 실시예에 따른 표시 장치의 정전기 보호 회로의 개략도이다.
본 실시예에 따른 표시 장치(1_1)는 별도의 보조 패드(AP)를 더 포함한다는 점에서 일 실시예에 따른 표시 장치(1)와 차이가 있다. 본 실시예에서, 제2 전원 패드(VSP)로부터 연장되는 제2 전원 배선(ELVSL)은 보조 배선(AL_1)과 연결되지 않을 수 있다.
본 실시예에 따른 표시 장치(1_1)는 보조 배선(AL_1)과 연결되는 보조 패드(AP)를 포함할 수 있다. 본 실시예에서, 보조 패드(AP)는 제2 전원 패드(VSP)와 제1 보호 패드(PP1) 사이에 배치될 수 있으나, 이에 제한되는 것은 아니다. 보조 패드(AP)에는 보조 전압(VA)이 인가될 수 있다. 보조 패드(AP)에 인가되는 보조 전압(VA)은 음의 전위를 가질 수 있다.
본 실시예에 따른 표시 장치(1_1)는 표시 장치(1_1)의 내부 회로를 보호하기 위한 보호 회로(PC)를 포함할 수 있다. 보호 회로(PC)는 데이터 배선(DL)을 사이에 두고 일측에 배치되는 제1 트랜지스터(PT1) 형태의 제1 다이오드(D1) 및 타측에 배치되는 제2 트랜지스터(PT2) 형태의 제2 다이오드(D2)를 포함할 수 있다. 제1 및 제2 트랜지스터(PT1, PT2)의 각 하부 게이트 전극(AE1, AE2)에 연결되는 보조 배선(AL_1)에 음의 전위를 갖는 보조 전압(VA)을 인가하여 제1 및 제2 트랜지스터(PT1, PT2)의 문턱 전압(Vth)을 증가시켜 제1 및 제2 트랜지스터(PT1, PT2)를 따라 흐르는 누설 전류(leakage current)를 감소시킬 수 있다. 또한, 이를 통해 표시 장치(1_1)에 발생할 수 있는 노이즈를 감소시켜 표시 장치(1_1)의 신뢰성을 향상시킬 수 있다.
뿐만 아니라, 본 실시예에 따른 표시 장치(1_1)는 별도의 보조 패드(AP)를 포함하여 보조 배선(AL_1)에 인가되는 보조 전압(VA)의 크기를 다양하게 조절할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시 패널
20: 표시 구동 회로
30: 회로 기판
SL: 스캔 배선
DL: 데이터 배선
AL: 전원 보조 배선
PL1: 제1 구동 전압 배선
PL2: 제2 구동 전압 배선
DP: 표시 패드
VH: 제1 구동 전압
VL: 제2 구동 전압
VDP: 제1 전원 패드
VSP: 제2 전원 패드
PP1: 제1 보호 패드
PP2: 제2 보호 패드
AP: 보조 패드

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 소정의 전압 신호가 인가되는 신호 배선;
    제1 전원 전압이 인가되는 전원 보조 배선;
    상기 제1 전원 전압보다 높은 제1 구동 전압이 인가되는 제1 구동 전압 배선; 및
    상기 신호 배선과 상기 제1 구동 전압 배선 사이에 배치되는 제1 트랜지스터를 구비하고,
    상기 제1 트랜지스터는,
    상기 전원 보조 배선에 연결되는 제1 하부 게이트 전극; 및
    상기 신호 배선에 연결되는 제1 상부 게이트 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전원 전압은 0V보다 낮은 전압인 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 트랜지스터는 N 타입 트랜지스터인 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 트랜지스터는,
    상기 제1 구동 전압 배선에 연결되는 드레인 전극; 및
    상기 신호 배선에 연결되는 소스 전극을 더 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 구동 전압보다 낮은 제2 구동 전압이 인가되는 제2 구동 전압 배선; 및
    상기 신호 배선과 상기 제2 구동 전압 배선 사이에 배치되는 제2 트랜지스터를 구비하고,
    상기 제2 트랜지스터는,
    상기 전원 보조 배선에 연결되는 제2 하부 게이트 전극; 및
    상기 제2 구동 전압 배선에 연결되는 제2 상부 게이트 전극을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 전원 전압은 0V보다 낮은 전압인 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 트랜지스터 및 제2 트랜지스터는 N 타입 트랜지스터인 표시 장치.
  8. 제5 항에 있어서,
    상기 제2 트랜지스터는,
    상기 신호 배선에 연결되는 드레인 전극; 및
    상기 제2 구동 전압 배선에 연결되는 소스 전극을 더 포함하는 표시 장치.
  9. 제5 항에 있어서,
    상기 신호 배선에는 최대 전압과 최소 전압 사이의 전위를 갖는 데이터 신호가 인가되고,
    상기 제1 구동 전압은 상기 최대 전압보다 크고, 상기 제2 구동 전압은 상기 최소 전압보다 작은 표시 장치.
  10. 제5 항에 있어서,
    상기 기판 상에 배치되며 상기 제1 구동 전압에서 상기 제2 구동 전압으로 스윙하는 스캔 신호가 인가되는 스캔 배선을 더 구비하는 표시 장치.
  11. 제1 항에 있어서,
    상기 전원 보조 배선은 제1 전원 패드에 연결되는 제1 전원 배선에 연결되는 표시 장치.
  12. 제11 항에 있어서,
    상기 기판 상에 배치되는 화소 전극;
    상기 화소 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 공통 전극을 더 구비하고,
    상기 제1 전원 배선은 상기 공통 전극에 전기적으로 연결되는 표시 장치.
  13. 제1 항에 있어서,
    상기 전원 보조 배선은 제1 방향으로 연장되고,
    상기 신호 배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되며,
    상기 전원 보조 배선과 상기 신호 배선은 교차하는 표시 장치.
  14. 기판;
    상기 기판 상에 배치되며, 소정의 전압 신호가 인가되는 신호 배선;
    제1 구동 전압이 인가되는 제1 구동 전압 배선;
    상기 제1 구동 전압보다 낮은 제2 구동 전압이 인가되는 제2 구동 전압 배선;
    상기 신호 배선과 상기 제1 구동 전압 배선 사이에 배치되며, 제1 하부 게이트 전극과 제1 상부 게이트 전극을 포함하는 제1 트랜지스터; 및
    상기 신호 배선과 상기 제2 구동 전압 배선 사이에 배치되며, 제2 하부 게이트 전극과 제2 상부 게이트 전극을 포함하는 제2 트랜지스터를 구비하고,
    상기 제1 하부 게이트 전극과 상기 제2 하부 게이트 전극에는 동일한 전압이 인가되는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 구동 전압보다 낮은 제1 전원 전압이 인가되는 제1 전원 배선을 더 구비하고,
    상기 제1 하부 게이트 전극과 상기 제2 하부 게이트 전극은 상기 제1 전원 배선에 연결되는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 전원 전압은 0V보다 낮은 전압인 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 N 타입 트랜지스터인 표시 장치.
  18. 제15 항에 있어서,
    상기 제1 전원 전압은 0V보다 높은 전압이고, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 P 타입 트랜지스터인 표시 장치.
  19. 제14 항에 있어서,
    상기 제1 상부 게이트 전극은 상기 신호 배선에 연결되는 표시 장치.
  20. 제14 항에 있어서,
    상기 제2 상부 게이트 전극은 상기 제2 구동 전압 배선에 연결되는 표시 장치.
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