KR20220066292A - 셀룰러 라디오용 밀리미터파 칩셋을 위한 전송 선로를 통한 전력 관리 제어 - Google Patents

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Abstract

베이스밴드 칩셋으로부터 개별 공급 변조기 전력 관리 회로(PMC)로 디지털 엔벨로프 신호를 통신하는 회로 및 기술이 기재된다. 또한, 셀룰러 라디오용 밀리미터파 칩셋용 무선 주파수(RF) 전송 선로를 통한 전력 관리 제어를 위한 장치 및 기술이 기재된다.

Description

셀룰러 라디오용 밀리미터파 칩셋을 위한 전송 선로를 통한 전력 관리 제어
당업계에 공지된 바와 같이, 무선 주파수(rf) 전력 증폭기(PA)의 효율은 "공급 변조"(또한 "드레인 변조" 또는 "컬렉터 변조"라고도 칭해지는 경우가 있음)로 칭해지는 기술을 통해 개선될 수 있다. 이러한 기술에 있어서, PA에 제공되는 전력 공급 전압은 합성되는 RF 신호에 의존하여 경시에 따라 동적으로 조정("변조")된다. 최대 효율 개선을 위해서, 공급 전압은 데이터가 rf 신호로 인코딩될 때 또는 rf 신호 진폭이 높은 엔벨로프(envelope) 대역폭으로 변경되는 것을 소망할 때 발생할 수 있는 것과 같은(예를 들면, 엔벨로프 추적, 고도의 엔벨로프 추적, 극 변조, "클래스 G" 전력 증폭, 멀티레벨 백오프, 멀티레벨 LINC, 비대칭 멀티레벨 아웃페이징(out-phasing) 등), rf 신호 증폭(또는 엔벨로프)에 있어서의 급격한 변동을 추적하거나 또는 동적으로 수용하는 짧은 시간 스케일로 이산적으로(이산 레벨 중에서) 또는 연속적으로 조정될 수 있다. 또한, PA에 제공되는 전력 공급 전압(또는 전압 레벨)은 rf "트래픽" 변동 등에 대해, 데이터 전송에서의 오류를 최소화하기 위해 전송기 출력 강도를 적합화시키는 것에 관련된 것과 같은, 소망하는 rf 엔벨로프(예를 들면, "적응 바이어스")에서의 장기적인 변화를 수용하도록 적합화될 수 있다.
"연속적인" 공급 변조(예를 들면, "엔벨로프 추적" 또는 "적응 바이어스")는 전력 증폭기에 제공되는 연속적으로 가변적인 공급 전압을 생성하도록 이산 전원 공급 전압의 세트 중에서 중간 전압을 동적으로 선택한 다음, 이 중간 전압을 추가로 조절(강압)함으로써 유리하게 실현될 수 있다. 일부 rf 증폭기 시스템은 가능하게는 레벨 간의 전압 전이를 형성하기 위한 추가 필터링 또는 변조를 포함한, 공급 전압이 이산 전압 레벨의 세트 간에서 스위칭되는 "이산" 공급 변조(또는 이산 "드레인 변조")를 활용한다. 이러한 유형의 시스템에 대해서는, 예를 들면 "클래스 G 증폭기, 멀티레벨 LINC(MLNC) 전력 증폭기, 비대칭 멀티레벨 아웃페이징(AMO) 전력 증폭기, 멀티레벨 백오프 증폭기("비대칭 멀티레벨 백오프" 증폭기 포함) 및 그외 유형 중 디지털화된 극 전송기가 기재 및 포함된다. 또한, 연속 및 이산 공급 변조의 조합을 활용하는 하이브리드 시스템도 실현될 수 있다.
셀룰러 라디오, 특히 6-밀리미터(mm) 이하의 파장의 셀룰러 라디오를 위한 전력 관리 제어 인터페이스에 대한 개념, 시스템, 회로 및 기술이 기재된다.
또한, 베이스밴드 칩셋의 모뎀 또는 트랜시버로부터 이산 공급 변조기 전력 관리 회로(PMC)로 디지털 엔벨로프 신호를 통신하기 위한 개념, 시스템, 회로 및 기술이 기재된다. 상기 개념, 시스템, 회로 및 기술은 베이스밴드 칩셋으로부터 이산 공급 변조기 PMC로 고대역폭 디지털 엔벨로프 신호를 통신하는 데 특히 유용하다.
실시형태에 있어서, 디지털 제어 레벨(DCL) 인터페이스에 대해 기재된다. 인터페이스는 시스템의 칩셋과 PMC 측 모두에서 비교적 간단한 방식으로 구현될 수 있다. DCL 인터페이스는 디지털 신호로 동작하고, 다른 베이스밴드 칩셋 구성요소로 전자기 간섭(EMI)을 저감(이상적으로 최소화)시키고, 베이스밴드 칩셋과 PMC 간의 2개 정도로 적은 전기적 연결만으로 구현될 수 있고, 오류 거부를 위해 인코딩될 수 있고, PMC의 기능 제어를 위해 인코딩될 수 있고, 또한 PMC 또는 베이스밴드 칩셋의 오용을 방지하기 위해 인코딩될 수 있다.
실시형태에 있어서, DCL 신호는 상태 간의 전이가 모호하지 않고, 또한 고유한 FSM 상태만을 나타낼 수 있는 경우, 오류를 거부하도록 인코딩된다. 이러한 방식으로, 고유한 상태로의 전이는 DCL 신호에서의 비트 오류를 정정한다.
실시형태에 있어서, 제 1 값을 갖는 제 1 보조 라인의 보조 신호에 응답하여, FSM은 FSM 상태의 제 1 시퀀스를 갖고; 상이한 제 2 값을 갖는 제 2 보조 라인의 보조 신호에 응답하여, FSM은 FSM 상태의 상이한 제 2 시퀀스를 갖는다.
실시형태에 있어서, PMC 입력은 하나 이상의 디지털 버퍼 회로를 포함한다. 실시형태에 있어서, PMC 디지털 버퍼 다음에 입력 슈미트 트리거가 뒤따를 수 있다. 실시형태에 있어서, 입력 슈미트 트리거는 출력이 제 2 값으로부터 제 1 값으로 전이하는 것과 실질적으로 동일한 아날로그 전압 레벨에서 제 1 값으로부터 상이한 제 2 값으로 전이하도록 임계 대칭성을 갖는다. 실시형태에 있어서, 입력 슈미트 트리거는 출력이 하강 신호에 대해 "1"로부터 "0"으로 전이하는 것과 동일한 아날로그 전압 레벨에서 상승 입력 신호에 대해 "0"으로부터 "1"로 출력이 전이하도록 임계 대칭성을 갖는다.
실시형태에 있어서, PMC에 대한 각각의 DCL 입력은 다중 펄스 전이를 위한 구성, 이 출력과 관련된 범용 스위치에 대한 구성, 평균 전력 추적을 위한 구성 중 하나 이상을 포함하는 물리적 공급 변조기에 대한 구성을 담지하도록 구성된 논리적 공급 변조기에 대응한다.
실시형태에 있어서, 임의의 입력이 임의의 출력을 제어할 수 있도록, 논리적 공급 변조기로부터 물리적 공급 변조기로의 맵핑이 프로그램적으로 재구성될 수 있다.
실시형태에 있어서, DCL 입력의 수는 PMC VCC 출력의 수와는 다르다. 실시형태에 있어서, DCL 입력의 수는 PMC VCC 출력의 수보다 작다. 실시형태에 있어서, DCL 입력의 수는 PMC VCC 출력의 수보다 크다. 실시형태에 있어서, DCL 입력의 수는 PMC VCC 출력의 수와 동일하다.
실시형태에 있어서, 시스템은 베이스밴드 칩셋과 RF 헤드 사이에 결합된 복수의 전송 선로를 포함하며, 복수의 전송 선로 중 적어도 일부는 베이스밴드 칩셋과 RF 헤드 사이에서 제어 신호 및 보조 신호를 전파하도록 구성된다.
실시형태에 있어서, 시스템은 하나 이상의 전송 선로를 포함하고, 하나 이상의 전송 선로의 각각은 칩셋와 RF 헤드 사이에서 DCL 신호 및 보조 신호를 전파하도록 구성된다.
실시형태에 있어서, 시분할 다중화가 정보(예를 들면, DCL 정보, PMC 제어 정보, DCL 및 PMC 제어 정보 및/또는 DCL 정보와 PMC 제어 정보의 조합)를 인코딩하기 위해 이용될 수 있다. 이러한 접근은 동시 상태의 수를 저감시킬 수 있다.
본원에 기재된 개념의 일 양태에 따르면, 시스템은 이산 공급 레벨 및 제어 정보를 인코딩 및 변조한 다음, 이 인코딩 및 변조된 이산 공급 레벨 및 제어 정보를 칩셋과 RF 헤드 사이의 신호 경로 상의 이미 존재하는 신호와 다중화함으로써, 이산 공급 레벨 및 제어 정보를 칩셋으로부터 RF 헤드로 신호 경로를 통해 전달하는 수단을 포함한다.
실시형태에 있어서, 제어 정보는 전력 관리 회로(PMC)를 제어하기 위한 하나 이상의 신호를 포함한다.
실시형태에 있어서, 이산 공급 레벨 및 제어 정보를 칩셋으로부터 RF 헤드로 전달하기 위한 수단인 베이스밴드 칩셋은: 복수의 개별 디지털 제어 로직(DCL) 신호를 수신하도록 구성되고, 또한 하나 이상의 인코딩된 신호를 그 출력에서 생성하도록 구성된 인코더; 인코더의 출력에 결합된 입력을 갖는 변조기로서, 인코더로부터 하나 이상의 인코딩된 DCL 신호를 수신하고, 또한 그것에 제공된 인코딩된 DCL 신호를 변조하도록 구성된 변조기; 인코더의 출력에 결합된 입력을 갖는 업컨버터로서, 변조 및 인코딩된 DCL 신호를 중간 주파수(IF) 신호로 변환하도록 구성된 업컨버터; 및 업컨버터의 출력에 결합되고 하나 이상의 변조 및 인코딩된 DCL IF 신호를 수신하도록 구성된 제 1 입력을 갖고, 하나 이상의 IQ 신호를 수신하도록 구성된 제 2 입력을 갖고, 또한 하나 이상의 제어 신호를 수신하도록 구성된 제 3 입력을 갖는 멀티플렉서로서, 하나 이상의 변조 및 인코딩된 DCL IF 신호, 하나 이상의 IQ 신호, 및 하나 이상의 제어 신호를 다중화하도록 구성된 멀티플렉서를 포함한다.
실시형태에 있어서, 인코더는 유한 상태 기계(FSM)를 제어하기 위한 하나 이상의 인코딩된 보조 신호를 수신하도록 추가로 구성된다.
실시형태에 있어서, 변조기는 IF 신호로의 상향 변환 전에, 직교 진폭 변조(QAM)를 사용하여 인코더 출력 신호를 변조하고, 기존의 IQ 및 제어 신호와 다중화하도록 구성된다. 실시형태에 있어서, 변조기는 IF 신호로의 상향 변환 전에, 직접 인코딩을 사용하여 인코더 출력 신호를 변조하고, IQ 및 제어 신호와 다중화하도록 구성된다.
실시형태에 있어서, 전력 관리 회로(PMC)는 이산 공급 레벨 및 제어 정보를 수용하도록 구성된다. 실시형태에 있어서, PMC는 RF 헤드의 일부이다.
실시형태에 있어서, 칩셋과 RF 헤드 사이에 결합된 신호 경로는 칩셋과 RF 헤드 사이에 결합된 전송 선로이다. 실시형태에 있어서, 전송 선로는 제 1 IF 주파수에서 다중화된 하나 이상의 변조 및 인코딩된 이산 공급 레벨 및 제어 정보 신호, 제 2 IF 주파수에서 하나 이상의 IQ 신호, 및 제 3 IF 주파수에서 하나 이상의 제어 신호를 실질적으로 동시에 전파 가능하도록 구성된다.
실시형태에 있어서, RF 헤드는 밀리미터파 헤드이다. 실시형태에 있어서, RF 헤드는 RF 전송 선로에 결합된 입력을 갖는 디멀티플렉서로서, 다중화된 하나 이상의 변조 및 인코딩된 이산 공급 레벨 및 제어 정보 신호, 하나 이상의 IQ 신호, 및 하나 이상의 제어 신호를 베이스밴드 칩셋으로부터 수신하도록 구성되고, 제 1 디멀티플렉서 출력, IQ 및 제어 신호 중 하나의 제 1 신호를 제공하도록 구성된 제 2 디멀티플렉서 출력, 및 IQ 및 제어 신호 중 하나의 제 2 신호를 제공하도록 구성된 제 3 디멀티플렉서 출력을 갖는 디멀티플렉서; 디멀티플렉서의 제 1 출력에 결합된 입력을 갖고, 하나 이상의 변조 및 인코딩된 DCL IF 신호를 수신하도록 구성된 다운컨버터; 다운컨버터의 출력에 결합된 입력을 갖는 복조기로서, 이것에 제공된 변조 신호를 복조하고, 그 출력에서 복조 신호를 제공하도록 구성된 복조기; 및 복조기의 출력에 결합된 입력을 갖는 디코더로서, 개별 DCL 신호를 제공하도록 이것에 제공된 신호를 디코딩하고 그 출력에서 디코딩된 신호를 제공하도록 구성된 디코더를 포함한다.
실시형태에 있어서, 제어 신호는 패킷 기반 제어 신호를 포함한다. 실시형태에 있어서, 이산 공급 레벨 및 제어 정보 신호는 PMC 제어 신호를 포함한다.
본원에 기재된 개념의 다른 양태에 따르면, 전력 관리 제어 인터페이스 시스템은 칩셋; 전력 관리 회로(PMC); 칩셋과 PMC 사이에 결합된 하나 이상의 제어 라인으로서, 여기서 칩셋은 제어 신호를 생성하고 PMC에 제어 신호를 제공하도록 구성되고, 여기서 제어 신호는 하나 이상의 디지털 제어 레벨(DCL) 신호로서 구성 정보를 담지하는 하나 이상의 제어 라인; 칩셋과 PMC 사이에 결합되어 FSM 상태의 시퀀스를 변경하기 위한 수단을 포함한다.
실시형태에 있어서, FSM 상태의 시퀀스를 변경하기 위한 수단은: 칩셋과 PMC 사이에 결합된 하나 이상의 보조 라인으로서, FSM이 현재 상태로부터 하나 이상의 비인접 상태로 이동하는 능력을 갖도록, 유한 상태 기계(FSM)에서 대응하는 상태에 대한 DCL 상태의 맵핑을 결정하는 보조 신호를 담지하도록 구성된 하나 이상의 보조 라인; 사이드라인 통신 수단 중 적어도 하나를 포함한다.
실시형태에 있어서, 사이드라인 통신 수단은 레지스터에 결합된 MIPI RFFE 시리얼 통신 버스를 포함하고, 여기서 FSM 상태의 순서는 레지스터 쓰기 동작에 의해 재구성될 수 있다.
실시형태에 있어서, 하나 이상의 보조 라인 중 적어도 하나 상의 보조 신호의 값을 변경함으로써, 하나 이상의 보조 라인은 FSM에서의 상태의 시퀀스를 변경하도록 구성된다.
실시형태에 있어서, 하나 이상의 보조 라인 중 적어도 하나 상의 보조 신호의 값을 변경하는 것에 응답하여, FSM 시퀀스는 FSM 상태의 제 1 시퀀스로부터 FSM 상태의 다른 제 2 시퀀스로 변경된다.
본원에 기재된 개념의 다른 양태에 따르면, 5G 모바일 핸드셋을 위한 칩셋은 이산 공급 레벨 및 제어 정보를 칩셋으로부터 전력 관리 회로(PMC)로 전달하기 위한 수단을 포함한다.
실시형태에 있어서, 상기 전달하기 위한 수단은: 이산 공급 레벨 및 제어 정보를 인코딩하기 위한 수단; 이산 공급 레벨 및 제어 정보를 변조하기 위한 수단; 및 인코딩 및 변조된 이산 공급 레벨 및 제어 정보를 칩셋과 PMC 사이의 신호를 담지하도록 구성된 전송 선로 상의 이미 존재하는 신호와 다중화하기 위한 수단을 포함한다.
실시형태에 있어서, 인코딩하기 위한 수단은 인코더를 포함하고; 변조하기 위한 수단은 변조기를 포함하고; 다중화하기 위한 수단은 멀티플렉서를 포함한다.
실시형태에 있어서, 인코더는 이산 공급 레벨 및 제어 정보를 수신하도록 구성되고, 또한 그 출력에서 하나 이상의 인코딩된 이산 공급 레벨 및 제어 정보 신호를 생성하도록 구성된다.
실시형태에 있어서, 변조기는 인코더의 출력에 결합된 입력을 갖고, 인코더로부터 하나 이상의 인코딩된 이산 공급 레벨 및 제어 정보 신호를 수신하고, 또한 그것에 제공된 인코딩된 이산 공급 레벨 및 제어 정보 신호를 변조하도록 구성된다.
실시형태에 있어서, 멀티플렉서는 변조기의 출력에 결합되고, 하나 이상의 변조 및 인코딩된 이산 공급 레벨 및 제어 정보 신호를 수신하도록 구성된 제 1 입력을 갖고, 하나 이상의 IQ 신호를 수신하도록 구성된 제 2 입력을 갖고, 또한 하나 이상의 패킷 기반 제어 신호를 수신하도록 구성된 제 3 입력을 가지며, 상기 멀티플렉서는 그 출력에서 하나 이상의 변조 및 인코딩된 이산 공급 레벨 및 제어 정보 신호, 하나 이상의 IQ 신호, 및 하나 이상의 제어 신호를 다중화하도록 구성된다.
실시형태에 있어서, 칩셋으로부터 전력 관리 회로(PMC)로 이산 공급 레벨 및 제어 정보를 전달하기 위한 수단은 인코더의 출력에 결합된 입력 및 멀티플렉서의 제 1 입력에 결합된 출력을 갖는 업컨버터를 포함하고, 업컨버터는 변조 및 인코딩된 이산 공급 레벨 및 제어 정보 신호를, 하나 이상의 IQ 신호, 및 하나 이상의 제어 신호의 IF 신호 주파수와는 다른 중간 주파수(IF) 신호로 변환하도록 구성된다.
실시형태에 있어서, 멀티플렉서는 제 1 입력에서 하나 이상의 변조 및 인코딩된 이산 공급 레벨 및 제어 정보 신호를 제 1 IF 주파수에서; 제 2 입력에서 하나 이상의 IQ 신호를 제 2 IF 주파수에서; 및 제 3 입력에서 하나 이상의 제어 신호를 제 3 IF 주파수에서 수신하도록 구성된다.
실시형태에 있어서, 제 1 IF 주파수는 제 2 IF 주파수와 상이하고; 제 2 IF 주파수는 제 3 IF 주파수와 상이하다.
본원에 설명된 개념의 또 다른 양태에 따르면, 전력 관리 제어 인터페이스 시스템은 칩셋; 전력 관리 회로(PMC); 칩셋과 PMC 사이에 결합된 하나 이상의 제어 라인을 포함하고, 여기서 칩셋은 제어 신호를 생성하고 제어 신호를 PMC에 제공하도록 구성되고, 여기서 제어 신호는 하나 이상의 디지털 제어 레벨(DCL) 신호로서 구성 정보를 담지한다.
실시형태에 있어서, PMC는 유한 상태 기계(FSM)을 포함하고, 칩셋은 FSM에서의 상태의 순서를 재구성하기 위한 수단을 포함한다.
실시형태에 있어서, FSM에서의 상태의 순서를 재구성하기 위한 수단은 레지스터에 결합된 MIPI RFFE 시리얼 통신 버스를 포함하고, 여기서 FSM 순서는 레지스터 쓰기 동작에 의해 재구성될 수 있다.
본원에 기재된 개념의 또 다른 양태에 따르면, 방법은 칩셋으로부터 PMC로 적어도 2개의 신호 라인을 통해 하나 이상의 DCL(디지털 제어 레벨) 신호를 제공하는 단계; 및 칩셋과 PMC 사이에 결합된 적어도 하나의 보조 라인에 대한 보조 신호의 값을 변경함으로써, 상기 PMC에서 유한 상태 기계(FSM) 시퀀스를 수정하는 단계를 포함한다.
실시형태에 있어서, 하나 이상의 보조 라인 중 적어도 하나 상의 보조 신호의 값을 변경하는 것에 응답하여, FSM 시퀀스는 FSM 상태의 제 1 시퀀스로부터 FSM 상태의 다른 제 2 시퀀스로 변경된다.
실시형태에 있어서, 방법은 오류를 거부하기 위해 DCL 신호를 인코딩하는 단계를 추가로 포함한다.
본원에 기재된 개념의 또 다른 양태에 따르면, 시스템은: 디지털 제어 로직(DCL) 정보를 수신하도록 구성되고, 또한 하나 이상의 인코딩된 DCL 신호를 그 출력에서 생성하도록 구성된 인코더; 인코더의 출력에 결합된 입력을 갖는 변조기로서, 인코더로부터 하나 이상의 인코딩된 DCL 신호를 수신하고, 또한 그것에 제공된 인코딩된 DCL 신호를 변조하도록 구성된 변조기; 인코더의 출력에 결합된 입력을 갖는 업컨버터로서, 변조 및 인코딩된 DCL 신호를 중간 주파수(IF) 신호로 변환하도록 구성된 업컨버터; 및 업컨버터의 출력에 결합되고, 하나 이상의 변조 및 인코딩된 DCL IF 신호를 수신하도록 구성된 제 1 입력을 갖고, 하나 이상의 IQ 신호를 수신하도록 구성된 제 2 입력을 갖고, 또한 하나 이상의 제어 신호를 수신하도록 구성된 제 3 입력을 갖는 멀티플렉서로서, 하나 이상의 변조 및 인코딩된 DCL IF 신호, 하나 이상의 IQ 신호, 및 하나 이상의 제어 신호를 다중화하도록 구성된 멀티플렉서를 포함하는 베이스밴드 칩셋; 전력 관리 회로(PMC); 및 베이스밴드 칩셋과 PMC 사이에 결합된 전송 선로로서, 다중화된 하나 이상의 변조 및 인코딩된 DCL IF 신호, 하나 이상의 IQ 신호, 및 하나 이상의 제어 신호를 베이스밴드 칩셋과 PMC 사이에서 전파하도록 구성된 RF 전송 선로를 포함한다.
실시형태에 있어서, RF 헤드는 밀리미터파 헤드이다.
실시형태에 있어서, 인코더는 보조 신호를 수신하고, 또한 하나 이상의 인코딩된 보조 신호를 생성하도록 구성된다.
실시형태에 있어서, 변조기는 직교 진폭 변조(QAM)를 사용하여 인코더 출력 신호를 변조하도록 구성된다. 실시형태에 있어서, 변조기는 IF 신호로의 상향 변환 전에, 직교 진폭 변조(QAM)를 사용하여 인코더 출력 신호를 변조하고, 기존의 IQ 및 제어 신호와 다중화하도록 구성된다. 실시형태에 있어서, 변조기는 직접 인코딩을 사용하여 인코더 출력 신호를 변조하도록 구성된다. 실시형태에 있어서, 변조기는 IF 신호로의 상향 변환 전에, 직접 인코딩을 사용하여 인코더 출력 신호를 변조하고, 기존의 IQ 및 제어 신호와 다중화하도록 구성된다.
실시형태에 있어서, RF 헤드는 RF 전송 선로에 결합된 입력을 갖는 디멀티플렉서를 포함하고, 디멀티플렉서는 베이스밴드 칩셋으로부터 다중화된 하나 이상의 변조 및 인코딩된 DCL IF 신호, 하나 이상의 IQ 신호, 및 하나 이상의 제어 신호를 수신하도록 구성되고, 또한 제 1 디멀티플렉서 출력, IQ 및 제어 신호 중 하나의 제 1 신호를 제공하도록 구성된 제 2 디멀티플렉서 출력, 및 IQ 및 제어 신호 중 하나의 제 2 신호를 제공하도록 구성된 제 3 디멀티플렉서 출력을 갖는다.
실시형태에 있어서, RF 헤드는 디멀티플렉서의 제 1 출력에 결합된 입력을 갖고, 또한 하나 이상의 변조 및 인코딩된 DCL IF 신호를 수신하도록 구성된 다운컨버터를 포함한다.
실시형태에 있어서, RF 헤드는 다운컨버터의 출력에 결합된 입력을 갖는 복조기를 포함하고, 복조기는 그것에 제공된 변조 신호를 복조하고 그 출력에서 복조 신호를 제공하도록 구성된다.
실시형태에 있어서, RF 헤드는 복조기의 출력에 결합된 입력을 갖는 디코더를 포함하고, 디코더는 그것에 제공된 신호를 디코딩하고, 개별 DCL 신호를 제공하도록 그 출력에서 디코딩된 신호를 제공하도록 구성된다.
실시형태에 있어서, RF 헤드는 DCL 정보(예를 들면, DCL 신호)를 수신하도록 구성된 PMC를 포함한다. 실시형태에 있어서, DCL 정보는 이산 공급 레벨 및 제어 정보(예를 들면, 이산 공급 레벨 및 제어 정보 신호)를 포함한다.
실시형태에 있어서, 제어 신호는 패킷 기반 제어 신호를 포함한다.
실시형태에 있어서, RF 헤드는 동축 전송 선로; 도파관 전송 선로; 스트립 전송 선로; 및 광링크 중 하나에 대응하는 RF 전송 선로를 포함한다.
실시형태에 있어서, 시스템은 RF 전송 선로 상의 DCL 정보를 인코딩하도록 구성된 멀티플렉서를 추가로 포함한다.
실시형태에 있어서, 칩셋은 칩셋으로부터 RF 헤드로의 전송 전에 DCL 정보를 인코딩하도록 구성된 인코더를 포함한다.
실시형태에 있어서, 인코더는 복수의 DCL 스트림을 인코딩함으로써 가능 출력 상태의 수가 증가되게 되도록 구성된다.
실시형태에 있어서, DCL 정보는 3상태 인코딩된다. 실시형태에 있어서, 3상태 인코딩은 DCL 값이 변경되지 않은 것에 응답하여 0을 인코딩하는 것; DCL 값이 감소된 것에 응답하여 1을 인코딩하는 것; 및 DCL 값이 증가된 것에 응답하여 2를 인코딩하는 것을 포함한다.
실시형태에 있어서, 인코더의 출력은 단일 변조된 중간 주파수 신호가 칩셋과 PMC 사이에 제공되도록, 중간 주파수로 상향 변환되기 전에 변조되고, RF 전송 선로 상의 기존의 중간 주파수 신호와 다중화된다.
실시형태에 있어서, 단일 변조된 중간 주파수 신호는 RF 헤드에서 역다중화되고, 중간 주파수로부터 하향 변환되고, PMC에서 사용하기 위해 개별 DCL 스트림으로 다시 디코딩된다.
실시형태에 있어서, DCL 정보는 직접 인코딩된다. 실시형태에 있어서, DCL 정보는 직교 진폭 변조(QAM)를 사용하여 인코딩된다.
상술한 특징은 다음과 같은 도면의 설명으로부터 더욱 완전히 이해될 수 있을 것이다.
도 1은 디지털 제어 레벨(DCL) 인터페이스를 갖는 예시적인 무선 주파수(RF) 전력 증폭기(PA) 시스템의 블록도이고;
도 2는 예시적인 베이스밴드 칩셋에 대한 DCL 신호 경로의 블록도이고;
도 3은 PMC에서 구현될 수 있는 예시적인 유한 상태 기계(FSM)의 도면이고;
도 4는 DCL 인터페이스를 갖는 예시적인 RF 전력 증폭기 시스템의 대안적인 실시형태의 블록도이고;
도 5는 보조 신호를 사용하고 또한 전력 관리 회로(PMC)에서 구현될 수 있는 예시적인 유한 상태 기계(FSM)의 도면이고;
도 6은 본원에 기재된 개념에 따른 DCL 제어를 활용하는 예시적인 PMC에 대한 DCL 신호 경로의 블록도이고;
도 7은 스크램블-디스크램블 회로의 블록도이고;
도 8은 DCL 인터페이스를 갖는 예시적인 RF 전력 증폭기 시스템의 대안적인 실시형태의 블록도이고;
도 9는 DCL 인터페이스를 갖는 예시적인 RF 전력 증폭기 시스템의 대안적인 실시형태의 블록도이고;
도 10은 DCL 인터페이스를 갖는 예시적인 RF 전력 증폭기 시스템의 대안적인 실시형태의 블록도이고;
도 11은 베이스밴드 칩셋과 무선 주파수(RF) 밀리미터파(MMW) 헤드 사이에 결합된 전송 선로를 갖는 시스템의 블록도이고;
도 12는 베이스밴드 칩셋과 무선 주파수(RF) 헤드 사이에 결합된 동축 전송 선로를 갖는 예시적인 시스템의 도면이고;
도 13은 베이스밴드 칩셋과 무선 주파수(RF) 헤드 사이에 결합된 전송 선로를 갖는 시스템의 블록도이고;
도 13a는 칩셋으로부터 RF 헤드로 전송되는 복수의 예시적인 중간 주파수(IF) 신호에 대한 진폭 대 주파수의 플롯이고; 또한
도 14는 도 13의 시스템과 동일하거나 유사할 수 있는 88 직교 진폭 변조(QAM) 시스템에 대한 배열 플롯이다.
이제 도 1을 참조하면, 무선 주파수(RF) 전송 시스템은 RF 신호가 하나 이상의(또는 대응하는 수의) RF 증폭기에 제공될 수 있는 하나 이상의 RF 출력을 갖는 베이스밴드 칩셋을 포함한다. 베이스밴드 칩셋은 일반적으로 트랜시버 및/또는 모뎀을 포함한다. 도 1의 예시적인 실시형태에 있어서, 칩셋은 2개의 RF 증폭기의 각각의 것에 결합되는 2개의 RF 출력을 갖게 제공될 수 있다. 실시형태에 있어서, 칩셋 RF 출력의 하나, 일부 또는 전부는 1개, 2개 이상의 RF 증폭기에 결합될 수 있다.
베이스밴드 칩셋은 전력 관리 회로(PMC)에 결합된 제어 단자를 추가로 포함한다. 베이스밴드 칩셋은 유선 또는 무선 신호 경로를 통해 전력 관리 회로(PMC)의 입력에 제공될 수 있는 제어 신호(또는 보다 일반적으로 제어 정보를 제공하는 신호)를 생성한다. 제어 정보는 다중 펄스 전이의 구성, 효율성 성능을 위해 RxBN을 트래이딩하는 기술의 구성, 범용 스위치의 구성, 효율성을 위해 출력 전력 능력을 트래이딩하는 기술의 구성, 평균 전력 추적 동작의 구성, 및 모드 전이의 구성과 같은 구성을 포함하지만, 이에 제한되지 않는다. 유의하게도, 제어 정보는 하나 이상의 디지털 제어 레벨(DCL) 신호로서 제공될 수 있다. 따라서, 시스템은 아날로그 시그널링 대신에 또는 아날로그 시그널링에 추가하여 디지털 시그널링을 사용한다는 점을 이해해야 하다. 이러한 접근 방식(즉, DCL 신호의 사용)은 더 높은 대역폭의 데이터 전송을 지원하여, 베이스밴드 칩셋이 아날로그 등가물보다 더 많은 PA로 동작할 수 있게 한다.
종래의 차동 아날로그 시그널링은 베이스밴드 칩셋 상의 각각의 PA 출력을 위한 엔벨로프 디지털-아날로그 변환기(DAC)를 필요로 한다. 엔벨로프 DAC의 구현 전력과 크기는 대역폭이 증가함에 따라 증가하고, 지원되는 독립 PA의 수에 따라 증가한다.
본원에 기재된 DCL 접근 방식은 엔벨로프 DAC를 디지털 신호 출력 드라이버로 대체한다. 이러한 디지털 신호 출력 드라이버는 DAC보다 물리적으로 더 작고(일부 경우에는 상당히 물리적으로 더 작음), DAC보다 더 적은 전력(일부 경우에는 상당히 더 적은 전력)을 소비한다. 매우 높은 대역폭에서의 동작은 디지털 신호 출력 드라이버의 사용 목적이다. 따라서, DCL 접근 방식은 다중 PA의 사용을 지원하고(즉, 베이스밴드 칩셋을 다중 PA와 함께 사용할 수 있게 함), 또한 동등한 아날로그 공급 변조 시스템에 의해 지원될 수 있는 것보다 더 높은 대역폭을 갖는 IQ 신호에 대한 공급 변조도 지원한다.
실시형태에 있어서, DCL 신호는 2개 이상의 전기적 연결로 구성된 신호 경로를 통해 베이스밴드 칩셋으로부터 PMC로 제공될 수 있다. PMC는 하나 이상의 출력을 갖는다. 하나 이상의 PMC 출력의 각각은 적어도 하나의 RF 증폭기의 바이어스 단자(예를 들면, 공급 단자)에 결합된다. 도 1의 예시적인 실시형태에 있어서, 각각의 PMC 출력은 2개의 RF 증폭기의 각각의 하나에 결합된다. 물론, 다른 실시형태에 있어서, 단일 PMC 출력이 다중 RF 증폭기에 결합될 수 있다(예를 들면, 단일 PMC 출력은 다중 RF 증폭기의 공급 단자에 결합될 수 있다)는 것을 이해해야 한다. 실시형태에 있어서, DCL 신호의 각 쌍은 2출력 구성(예를 들면, 도 4에 도시된 바와 같음)이 총 4개의 DCL 신호 연결이 필요하도록 고유한 PMC 출력을 제공한다.
각각의 DCL 입력은 논리적 공급 변조기라고 칭해질 수 있고, 각각의 VCC 출력은 물리적 공급 변조기라고 칭해질 수 있다. 논리적 공급 변조기는 다중 펄스 전이의 구성, 그 출력과 관련된 범용 스위치의 구성, 평균 전력 추적 및 기타 모드 전이의 구성 등과 같은 물리적 공급 변조기를 위한 모든 구성을 갖추고 있다. 논리적 공급 변조기로부터 물리적 공급 변조기로의 맵핑은 임의의 입력이 임의의 출력을 제어할 수 있도록 프로그램적으로 재구성된다. 이것은 다중 베이스밴드 칩셋이 동일한 PA 하드웨어를 반드시 제어해야만 하거나(예를 들면, 논리적 공급 변조기는 반드시 주어진 베이스밴드 칩셋에 고정 배선되어야 함), 또는 단일 베이스밴드 칩셋이 상이한 상황하에서 많은 상이한 PA 출력을 반드시 제어해야만 하는 경우에 특히 유용하다. 부가적으로, 이 재구성을 통해 DCL 입력의 수를 VCC 출력의 수보다 작거나 크게 할 수 있다.
DCL 제어 신호를 수신하는 PMC에 응답하여, PMC는 그 출력에서 바이어스 신호(예를 들면, 공급 전압)를 제공한다. PMC 출력 신호는 각각의 RF 증폭기의 바이어스 단자에 결합된다. 따라서, PMC는 이산 레벨로 독립적으로 변조된 공급 전압을 하나 또는 수개의 RF 증폭기에 제공한다.
예를 들면, DCL 신호의 사용은 다중 입력, 다중 출력(MIMO) 시스템, 업링크 캐리어 캐리어 어그리게이션 시스템(uplink carrier aggregation system), 어레이 빔포밍 시스템과의 경우와 같이, 다중 PA가 동시에 동작할 필요가 있는 시나리오에 대해서는 PMC에의 베이스밴드 칩셋의 연결을 현저히 단순화시킨다.
더욱이, DCL 접근 방식은 베이스밴드 칩셋에 대해 단순한 전송측 구현을 갖는다. 예를 들면, 6GHz 이하 주파수 대역에 걸친 5G 설계(소위 "FR1 애플리케이션")에 있어서, DCL 접근 방식은 종래의 드라이버 회로(예를 들면, 종래의 싱글 엔드 상보성 금속산화물 반도체(CMOS) 드라이버 회로)를 사용하여 구현될 수 있다.
DCL 접근 방식은 저노이즈 DAC의 사용을 필요로 하는 아날로그 시그널링 기술을 사용하여 요구되는 칩셋 복잡성, 크기 및 전력에 비해 칩셋 복잡성, 크기 및 전력이 감소되게 할 수 있다. 예를 들면, 최대 채널 대역폭이 20MHz인 저대역을 지원하는 5G FR1 애플리케이션에 있어서, DCL의 베이스밴드 칩셋 구현은 엔벨로프 DAC 구현 크기의 1% 미만이고, DCL의 칩셋 구현에 의해 소비되는 전력은 엔벨로프 DAC 구현에 의해 소비되는 전력의 1% 미만이다. 아날로그 엔벨로프 시그널링과 관련된 크기, 전력 및 노이즈의 고려 사항으로 인해, 100MHz에 근접하거나 초과하는 대역폭에서는 비실용적이다. 5G NR 솔루션은 현재 대역폭이 캐리어 어그리게이션으로 100MHz 이상에 도달하는 5G NR FR1 고대역 및 초고대역뿐만 아니라, 현재 대역폭이 캐리어 어그리게이션으로 400MHz 또는 800MHz에 도달하는 5G NR FR2 MMW 대역을 포함한, 넓은 대역폭을 필요로 한다.
DCL 기술은 신호 라인만을 사용하여(즉, 클록 라인 없이) 구현될 수 있다. 따라서, 도 2의 2개의 신호 라인은 모두 신호를 전송하고, 전통적인 주기 클록으로서 동작하지 않는다. 클록 라인이 없는 구현은, 이에 제한되지 않지만, RF 증폭기 및 RF 믹서를 포함한, 노이즈에 민감한 무선 컴포넌트를 위한 고주파 주기적 클록 신호에 인해 초래될 수 있는 EMI 문제를 방지한다. 또한, 2라인 구현에서는 전이 에지가 IQ 샘플과 동기화되도록, 칩셋 IQ 클록 주기당 하나의 DCL 신호 라인만을 전이하는 것이 바람직할 수 있다. 따라서, 신호 라인 상의 신호의 에지(예를 들면, 펄스 또는 비트)는 타이밍 정보를 통신하는 데 사용될 수 있다.
DCL 접근 방식에 있어서, 무한수의 PMC 출력 상태 또는 기능을 나타내기 위해 베이스밴드 칩셋과 PMC 사이에 2개 정도로 적은 신호 라인이 사용될 수 있다. 이것은 도 2 및 도 3과 관련하여 이하에 기재된 바와 같이 PMC에서 내부 유한 상태 기계의 사용을 통해 달성된다.
베이스밴드 칩셋과 PMC 사이에 매우 적은 수의 신호 라인을 사용하는 것이 바람직하고, 다른 접근 방식보다 신호 경로의 라우팅을 더욱 단순화시켜서, 인쇄 회로 기판(PCB) 제조 공정이 비교적 단순해지기 때문에, 일부 경우에 있어서 매우 바람직하다. 이 예시적인 실시형태에 있어서, 동시 활성 PMC 출력당 2개의 신호 라인만이 사용된다. 물론, 일부 실시형태에 있어서, 2개를 초과한 신호 라인이 사용될 수 있다는 것은 이해해야 한다. 그럼에도 불구하고, 신호 라인의 수를 감소시키는 것은 적어도 상술한 이유 때문에 유리하고, 복수의 RF 증폭기가 동일한 PMC에 결합되는 애플리케이션에 있어서는 특히 중요할 수 있다. 이하에 추가로 논의되는 바와 같이, PMC가 RF 헤드에 있는 실시형태에 있어서, 칩셋과 RF 헤드 사이에 결합된 전송 선로(예를 들면, 동축 전송 선로)를 사용하는 것이 바람직한 접근 방식일 수 있다.
동작 시, 신호 라인 전이는, 고전력 활성 모드(PA에 고전류 출력 전압 공급을 지원하는 높은 PA 출력 전력을 위해 의도된 정상 동작), 저전력 활성 모드(PMC 효율이 향상된 PA에 저전류 출력 전압 공급을 지원하는 낮은 PA 출력 전력을 위해 의도된 정상 동작), 대기 모드(PMC가 낮은 정동작 전류를 소비하지만 신속하게 활성 모드로 되돌아갈 수 있는 PA가 켜져 있지 않을 때 사용하기 위해 의도된 비활성화 모드) 등과 같은 PMC 기능 모드 및 PMC 출력 상태를 제어하기 위해, PMC에서 유한 상태 기계를 진행시킨다.
실시형태에 있어서, 시스템은 도 1에 도시된 바와 같은 하나 이상의 보조 라인을 선택적으로 포함할 수 있다. 하나 이상의 보조 라인 상의 신호값("보조 신호"라고 칭해짐)은 후속 전이의 대응하는 유한 상태 기계(FSM) 상태에 대한 DCL 상태의 맵핑을 결정한다. 보조 라인이 없으면(또는 도 3에 도시된 바와 같이 "0" 값의 보조 라인이 있는 경우), FSM은 인접 상태로만 진행될 수 있다. 예를 들면, 현재 상태 "B"가 주어지면, FSM은 상태 "A" 또는 "C"로만 진행될 수 있다. 보조 신호는 DCL 신호와 실질적으로 동일한 시점에서 또는 DCL 신호의 전이 전에 전이하도록 구성될 수 있다는 것을 이해해야 한다. DCL 신호 에지는 상태 변경이 발생해야 하는 시기를 나타내기 위한 타이밍 기준으로 사용될 수 있는 한편, 보조 신호는 DCL 신호 전이가 발생하기 전에 구성된다. 한계에서 병렬 데이터 버스로서 기재되었을 경우, DCL 신호는 클록(즉, 데이터를 래칭해야 하는 시기를 나타내는 타이밍 기준)일 수 있는 한편, 보조 라인은 데이터의 역할을 할 수 있다. DCL 링크에 대한 스루풋을 확장하기 위해 임의의 수의 보조 회선을 추가할 수 있다.
이제 도 2를 참조하면, 베이스밴드 칩셋은 PMC 상태 인코더를 포함한다. 인코더는 베이스밴드 칩셋으로부터 소망하는 PMC FSM 상태를 n비트 디지털 신호의 형태로 수신한다(예를 들면, 도 3의 "ABCDEFG"). 디지털 PMC 상태 신호는 복수의 신호 경로를 통해 인코더에 제공될 수 있다. 도 2의 예에 있어서, 디지털 PMC 상태 신호는 n개의 신호 경로를 통해 제공된다(즉, n비트 디지털 신호가 인코더에 병렬로 제공됨). 인코더 및 선형 피드백 시프트 레지스터(LFSR 인코더)는 각각 클록 신호를 수신한다.
제공된 PMC 상태 신호에 응답하여, 인코더는 PMC 상태 신호를 인코딩하고, 인코딩된 상태 신호를 선형 피드백 시프트 레지스터(LFSR) 기반 인코더에 제공한다. LFSR 기반 인코더(이하 "LFSR")는 인코딩된 신호를 수신하고, 추가 인코딩을 적용하고, 하나 이상의 출력 신호 경로에 출력 신호를 제공한다. 실시형태에 있어서, 출력 신호 경로는 클록 신호를 사용하여 래칭되는 버퍼 회로를 통해 결합된다. 클럭은 칩셋으로부터 PMC로 전송되지 않지만, 2개의 DCL 신호 경로의 에지는 클럭 에지와 정렬된다.
이제 도 3을 참조하면, 상태도는 PMC 내부 유한 상태 기계 구현의 예를 도시한다. 상술한 바와 같이, DCL 접근 방식에서는, 다수의 PMC 출력 상태 또는 기능을 나타내기 위해 베이스밴드 칩셋과 PMC 사이에 2개 정도로 적은 전기적 연결(및 단일 접지 리턴 경로)이 사용될 수 있다. 이러한 경우, 인접 상태 간의 전이만이 허용된다.
도 3에 예시된 바와 같이, 일련의 DCL 상태는 PMC 출력 상태를 제어하고, 또한 하나 이상의 PMC 기능을 선택적으로 제어하기 위해, PMC에서 유한 상태 기계(FSM)를 진행시키는 데 사용될 수 있다. DCL 상태 "10"은 항상 FSM 상태 "D"를 강제한다. 일부 상태, 예를 들면 B, C, D, E, F, G는 PMIC "활성 모드" 구성을 나타내며, 출력 전압 레벨 명령을 지정한다. 상태 A는 PMIC 구성을 나타낸다(예를 들면, "대기").
도 3의 예시적인 실시형태에 도시된 바와 같이, 그레이 인코딩은 한 번에 2비트 중 하나만 전이되도록 적용될 수 있다. 물론, 다른 코딩 기술도 사용될 수 있다.
도 3에 도시된 예에 있어서, DCL 상태는 한 번에 1비트, 즉 00에서 01로 11로 10으로 00으로 01로 11로 변경된다. 따라서, 한 번에 하나의 신호 라인만 전이된다.
Figure pct00001
실시형태에 있어서, DCL은 오류를 거부하고 다중 PMC 기능을 제어하기 위해 추가로 인코딩될 수 있다. 예를 들면, DCL 신호는 (a) 전압 레벨과 같은 이산 PMC 출력 변경; (b) TDD 수신 슬롯 동안 저전력 모드로 들어가는 것과 같은 PMC 모드 변경; 및 (c) 저전력 모드 효율 최적화의 제어의 통신을 제어하기 위해 추가로 인코딩될 수 있다.
또한, DCL 신호는 보안상의 이유로 또한 오용을 방지하기 위해 계속해서 인코딩(또는 추가 인코딩 - 즉, PMC 기능 제어 인코딩에 추가)될 수 있다. 예를 들면, 선형 시프트 피드백 레지스터(LFSR)는 칩셋과 PMC 측 모두에서 도 5에 도시된 바와 같이 DCL을 인코딩 및 디코딩하는 데 사용될 수 있다. 이러한 방식으로, 베이스밴드 칩셋으로부터 비롯된 일련의 DCL 전이의 시퀀스는 LFSR 탭 및 시드 구성에 대한 지식 없이는 디코딩될 수 없으며, 마찬가지로 소망하는 DCL 비트의 시퀀스는 LFSR 탭 및 시드 구성에 대한 지식 없이는 합성될 수 없다. 이러한 보안/오용 인코딩은, 예를 들면 PMC 또는 베이스밴드 칩셋에서 실현되는 IP의 리버스 엔지니어링이 곤란해지게(이상적으로는 방지) 할 수 있다. 구현에 따라, LFSR 인코딩은 또한 DCL 신호의 내용을 무작위화하여, 시스템의 다른 구성요소 또는 신호와의 전자기 간섭(EMI)을 야기할 수 있는 일부 신호의 원치 않는 주기성을 방지하는 데에도 유용하다.
이제 도 4를 참조하면, 무선 주파수(RF) 전송 시스템은 RF 신호가, 예를 들면 RF 전력 증폭기(PA)로 제공될 수 있는 3개의 RF 증폭기 중 각각의 증폭기에 제공될 수 있는 3개의 RF 출력을 갖는 베이스밴드 칩셋(일반적으로 트랜시버 또는 모뎀)을 포함한다.
베이스밴드 칩셋은 하나 이상의 제어 신호 경로(도 4에서 디지털 제어 인터페이스 신호 경로 DCL #1, DCL #2로 도시됨) 및 선택적으로 하나 이상의 보조 신호 경로(도 4에서는 이러한 보조 경로가 하나만 나타내어져 있고, 도 4에서는 Aux #1로 도시됨)를 통해 전력 관리 회로(PMC)에 결합된다. 제어 및 보조 신호 경로는 유선 및/또는 무선 신호 경로로 제공될 수 있다. 베이스밴드 칩셋은 하나 이상의 유선 또는 무선 제어 신호 경로를 통해 전력 관리 회로(PMC)의 입력에 제공될 수 있는 제어 신호(본원에서는 DCL 신호라고 칭해짐)를 생성할 수 있다.
제어 정보는 하나 이상의 DCL 신호로 제공될 수 있다. 따라서, 상기 도 1에서와 같이, 이 예시적인 실시형태에 있어서, 베이스밴드 칩셋과 PMC 사이의 통신이 디지털 시그널링을 통해 달성된다.
실시형태에 있어서, DCL 신호는 2개 이상의 전기적 연결로 구성된 신호 경로를 통해 베이스밴드 칩셋으로부터 PMC로 제공될 수 있다. 도 4의 예시적인 실시형태에 있어서, 각각 2개의 전기적 연결로 구성되는 두 쌍의 DCL 신호 경로(도 4에 있어서 DCL #1 및 DCL #2로 표시)는 베이스밴드 칩셋을 PMC에 결합시킨다(즉, 2개의 신호 라인은 베이스밴드 칩셋을 PMC에 결합시키는 신호 경로를 형성함).
또한, 도 4의 예시적인 실시형태에 있어서, PMC는 3개의 출력을 가지며, 이들 각각은 3개의 RF 증폭기(예를 들면, RF 전력 증폭기로서 제공될 수 있음) 중 각각의 것의 바이어스 단자(예를 들면, 공급 단자)에 결합된다.
물론, 다른 실시형태에 있어서, 단일 PMC 출력이 다중 RF 증폭기에 결합될 수 있음을 이해해야 하다(예를 들면, 제 1 PMC 출력은 도 4에 있어서의 3개의 RF 증폭기 중 2개의 RF 증폭기의 공급 단자에 결합될 수 있고, 제 2 PMC 출력은 도 4에 있어서 RF 증폭기 중 세 번째 것의 공급 단자에 결합될 수 있음을 이해해야 할 것이다. 실시형태에 있어서, DCL 신호의 각 쌍은 고유한 PMC 출력을 제공하여, 도 4에 나타낸 3개의 출력 구성에 있어서 3개의 출력 중 2개의 동시 공급 변조는 총 4개의 DCL 신호 연결을 필요로 한다. 입력 수를 초과하는 추가 출력(예를 들면, 도 4의 이 구성에 있어서 출력 #3)은 고유한 DCL 명령이 사용될 수 없어도, PA 로드에 전력을 동시에 공급할 수 있다. PMC IC는 종종 장치의 구성 및 제어에 사용되는 통신 채널(DCL 이외의 것)을 사용한다. 이러한 채널의 예로는 SPI, I2C, 또는 MIPI® Alliance(MIPI) RF 프런트 엔드 제어 인터페이스(RFFE)를 들 수 있지만, 이에 제한되지 않는다. PMC 출력 #3에 대한 명령 및/또는 제어 정보는 임의의 이러한 대체 채널-명령을 통해 PMC에 전송되거나 또는 제공되거나, 또는 그렇지 않으면 PMC 출력 #3이 고정 출력 전압을 생성하게 할 수 있다.
상술한 바와 같이, PMC에의 각각의 DCL 입력은 논리적 공급 변조기라고 칭해질 수 있고, RF 증폭기의 공급 단자에의 PMC에 대한 각각의 VCC 출력은 물리적 공급 변조기라고 칭해질 수 있다. 논리적 공급 변조기는 다중 펄스 전이의 구성, 그 출력과 관련된 범용 스위치의 구성, 평균 전력 추적 및 기타 모드 전이의 구성 등과 같은 물리적 공급 변조기를 위한 모든 구성을 갖추고 있다. 논리적 공급 변조기로부터 물리적 공급 변조기로의 맵핑은 임의의 입력이 임의의 출력을 제어할 수 있도록 프로그램적으로 재구성될 수 있다. 이것은 다중 베이스밴드 칩셋이 동일한 PA 하드웨어를 제어해야만 하거나(예를 들면, 논리적 공급 변조기는 주어진 베이스밴드 칩셋에 고정 배선되어야 함), 또는 단일 베이스밴드 칩셋이 도 9에 도시된 바와 같은 상이한 상황하에서 많은 상이한 PA 출력을 제어해야만 하는 경우에 특히 유용하다. 부가적으로, 이 재구성을 통해 DCL 입력의 수를 VCC 출력의 수보다 작거나 크게 할 수 있다.
DCL 제어 신호를 수신하는 PMC에 응답하여, PMC는 그 출력에서 바이어스 신호(예를 들면, 공급 전압)를 제공한다. PMC 출력 신호는 각각의 RF 증폭기의 바이어스 단자에 결합된다. 따라서, PMC는 이산 레벨로 독립적으로 변조된 공급 전압을 하나 또는 수 개의 RF 증폭기에 제공할 수 있다.
DCL 신호의 사용은 다중 입력, 다중 출력(MIMO) 시스템, 업링크 캐리어 어그리게이션 시스템, 어레이 빔포밍 시스템, 및 기타 시스템의 경우와 같이, 다중 PA가 동시에 동작할 필요가 있는 시나리오에 대해서는 PMC에의 베이스밴드 칩셋의 연결을 현저히 단순화시킨다.
더욱이, DCL 신호를 전송하는 IC(일반적으로 베이스밴드 칩셋)는 아날로그 시그널링에 대한 동등한 전송측 구현과 비교하여 매우 간단한 구현을 갖는다. 예를 들면, 현재 최대 8Q0MHz 대역폭으로 정의된 FR1 주파수 대역과 FR2 주파수 대역 모두에 걸친 5G 설계를 포함한 다양한 애플리케이션에 있어서, DCL 접근 방식이 종래의 드라이버 회로(예를 들면, 종래의 싱글 엔드 상보성 금속산화물 반도체(CMOS) 드라이버 회로)를 사용하여 구현될 수 있다.
DCL 기술은 신호 라인만을 사용하여(즉, 클록 라인 없이) 구현될 수 있다. 따라서, 도 4의 신호 라인은 모두 신호를 전송하고, 전통적인 주기적 클록으로서 동작하지 않는다. 상술한 바와 같이, 클록 라인이 없는 구현은, 이에 제한되지 않지만, RF 증폭기 및 RF 믹서를 포함하는 노이즈에 민감한 무선 컴포넌트를 위한 고주파 주기적 클록 신호에 인해 야기될 수 있는 EMI 문제를 방지한다. 상술한 바와 같이, 다중 신호 라인을 포함하는 실시형태에서도, 전이 에지가 IQ 샘플과 동기화되도록, 칩셋 IQ 클록 주기당 하나의 DCL 신호 라인만을 전이하는 것이 바람직할 수 있다. 따라서, 신호 라인 상의 신호의 에지(예를 들면, 펄스 또는 비트)는 타이밍 정보를 통신하는 데 사용될 수 있다.
DCL 접근 방식에 있어서, 무한수의 PMC 출력 상태 또는 기능을 나타내기 위해 칩셋과 PMC 사이에 2개 정도로 적은 전기적 연결이 사용될 수 있다. 이것은 도 2 및 도 3과 관련하여 상기 논의된 바와 같이 PMC에서 내부 유한 상태 기계의 사용을 통해 달성된다.
베이스밴드 칩셋과 PMC 사이에 매우 적은 수의 전기적 연결을 사용하는 것이 다른 접근 방식에서보다 신호 경로의 라우팅을 더욱 단순화시켜서, 인쇄 회로 기판(PCB) 제조 공정이 비교적 단순해지기 때문에, 매우 바람직하다. 도 4의 실시형태에 있어서, 동시 활성 PMC 출력당 베이스밴드 칩셋과 PMC 사이에 2개의 전기적 연결만이 사용된다. 이것은 복수의 RF 증폭기가 동일한 PMC에 결합되는(예를 들면, 도 1~4 및 8~10에 도시된 바와 같이) 애플리케이션에서 특히 중요할 수 있다. 노이즈에 민감한 아날로그 제어 라인 대신에 이러한 디지털 제어 라인을 사용하면 개선된 산업 설계에 대해 어느 정도의 유연성을 가할 수 있으므로, RF 증폭기를 칩셋 및 기타 RF 증폭기로부터 떨어져 있을 수 있는 편리한 위치에 배치할 수 있게 한다. RF 증폭기를 칩셋 및 다른 증폭기로부터 떨어지게 배치하기 위한 자유가 고유한 RF 증폭기의 수가 새로운 주파수 스펙트럼을 처리하기 위해 지속적으로 증가하는 5G NR 애플리케이션에 대해서는 점점 더 중요해지고 있다.
동작 시, 신호 라인 전이는, 고전력 활성 모드(PA에 고전류 출력 전압 공급을 지원하는 높은 PA 출력 전력을 위해 의도된 정상 동작), 저전력 활성 모드(PMC 효율이 향상된 PA에 저전류 출력 전압 공급을 지원하는 낮은 PA 출력 전력을 위해 의도된 정상 동작), 대기 모드(PMC가 낮은 정동작 전류를 소비하지만 신속하게 활성 모드로 되돌아갈 수 있는 PA가 켜져 있지 않을 때 사용하기 위해 의도된 비활성화 모드) 등과 같은 PMC 출력 상태 및 PMC 기능 모드를 제어하기 위해, PMC에서 유한 상태 기계를 진행시킨다.
상술한 바와 같이, 실시형태에 있어서, 시스템은 선택적으로 하나 이상의 보조 라인을(도 4의 예시적인 실시형태 및 도 8-10의 예시적인 실시형태에 도시된 바와 같이) 포함할 수 있다. 하나 이상의 보조 라인 상의 신호값("보조 신호"라고 칭해짐)은 후속 전이의 대응하는 유한 상태 기계(FSM) 상태에 대한 DCL 상태의 맵핑을 결정한다.
보조 라인을 포함하지 않는 실시형태에 있어서(예를 들면, 도 1의 예시적인 회로 및 도 3의 상태도 참조), 현재 상태 "B"가 주어지면, FSM은 상태 "A" 또는 "C"로만 진행될 수 있다(도 3에 도시됨).
그러나, 하나 이상의 보조 라인의 추가는 FSM에 비인접 상태로 이동할 수 있는 능력을 제공한다. 예를 들면, 도 1의 보조 라인 상의 보조 신호가 제 1 값(예를 들면, "1")으로 설정되면, FSM은 도 5에 도시된 바와 같이 현재 상태 "B"로부터 다음 상태 "A" 또는 "E"로 진행할 수 있다.
보조 회선의 또 다른 이점은 "FSM 상태의 시퀀스(본원에서는 "FSM 상태의 시퀀스" 또는 더욱 간단하게는 "FSM 시퀀스" 또는 "FSM 상태의 순서"라고도 칭해짐)를 변경할 수 있는 능력이다. 보조 라인을 사용하여(즉, 하나 이상의 보조 라인 중 적어도 하나 상의 보조 신호의 값을 변경함으로써) FSM 시퀀스는 수정될 수 있다. 예를 들면, 도 3에 도시된 예시적인 FSM 시퀀스는 "A-B-C-D-E-F-G"(예를 들면, 보조 라인 상의 신호가 로직 로우 값(logic low value)에 대응하는 전압과 같은 로직 로우 값을 갖는 보조 라인 상의 신호와 같은 제 1 값을 갖는 경우 - 예를 들면 회로에서 로직 패밀리에 정의된 바와 같은 로직 로우 값이 사용됨)로부터 "A-C-E-G-B-D-F"(예를 들면, 동일하거나 또는 상이한 보조 라인 상의 신호가 로직 하이 값을 갖는 전압과 같은 로직 하이 값을 갖는 보조 라인 상의 신호와 같은 상이한 제 2 값을 갖는 경우 - 예를 들면 회로에서 로직 패밀리에 정의된 바와 같은 로직 하이 값이 사용됨)로 수정(변경)될 수 있다.
FSM 시퀀스를 변경하는 것은 사이드라인 통신과 같은 다른 수단에 의해서도 실현(즉, 구현)될 수 있다는 점에 유의해야 하다. 이러한 통신은 일반적으로 모바일 PMC 솔루션에서 MIPI RFFE 시리얼 통신 버스로 구현된다. 이러한 경우에, FSM 순서는 레지스터 쓰기 동작에 의해 재구성될 수 있다.
실시형태에 있어서, DCL은 오류를 거부하기 위해 추가로 인코딩될 수 있다. 그레이 인코딩은 한 번에 2비트 중 하나만 전이하도록 적용될 수 있다. 그레이 코딩은 다수의 신호 라인이 동시에 스위칭될 때 발생하는 오류를 감소시킨다(이상적으로는 제거한다). 물론, 다른 코딩 기술도 사용될 수 있다.
간단한 전송측 구현을 갖는 것 외에도, DCL 신호는 또한 수신(PMC)측에서도 간단한 구현을 갖는다. 예를 들면, 종래의 디지털 버퍼 회로는 아날로그 시그널링 접근 방식을 사용하는 시스템에 대한 노이즈 제거 필터의 필요성과 비교하여 입력에서 사용될 수 있다.
이제 도 5를 참조하면, 상태도는 PMC 내부 유한 상태 기계 구현의 예를 도시한다. 상술한 바와 같이, DCL 접근 방식에서는 많은 PMC 출력 상태 또는 기능을 나타내도록 베이스밴드 칩셋과 PMC 사이에 2개 정도로 적은 전기적 연결(및 단일 접지 리턴 경로)이 사용될 수 있다. 이러한 경우, 인접 상태 간의 전이만이 허용된다.
도 5에 예시된 바와 같이, 일련의 DCL 상태는 PMC 출력 상태를 제어하고 또한 선택적으로 하나 이상의 PMC 기능을 제어하도록, PMC에서의 유한 상태 기계(FSM)를 진행시키는 데 사용될 수 있다. DCL 상태 "10"은 항상 보조 신호 = 0에 대해 FSM 상태 "D"를, 또는 보조 신호 = 1에 대해 "G"를 강제한다. 일부 상태, 예를 들면 B, C, D, E, F, G는 PMIC "활성 모드" 구성을 나타내며, 출력 전압 레벨 명령을 지정한다. 상태 A는 PMIC 구성을 나타낸다(예를 들면, "대기").
도 5의 예시적인 실시형태에 도시된 바와 같이, 그레이 인코딩은 2비트 중 하나만 한 번에 전이되도록 적용될 수 있다. 물론, 다른 코딩 기술도 사용될 수 있다.
도 5에 도시된 예에 있어서, DCL 상태는 한 번에 1비트, 즉 00으로부터 01로 11로 10으로 00으로 01로 11로 변경된다. 따라서, 한 번에 하나의 신호 라인만 전이된다.
하나 이상의 보조 신호 라인 상의 보조 신호의 값이 어떻게 선택 또는 설정되는지에 관계없이, 하나 이상의 보조 라인에 대한 이러한 시프팅은 후속 전이의 대응하는 유한 상태 기계(FSM) 상태에 대한 DCL 상태의 맵핑을 변경할 수 있다. 예를 들면, 도 5에 도시된 바와 같이, 제 1 값을 갖는 보조 신호(예를 들면, Aux 신호 = 0)의 경우, FSM 상태에 대한 DCL 상태의 맵핑은 표 1에 나타낸 바와 같다.
Figure pct00002
그러나, 보조 신호가 상이한 제 2 값(예를 들면, Aux 신호 = 1)을 갖게 제공되는 경우, FSM 상태에 대한 DCL 상태의 맵핑은 표 2에 나타낸 바와 같다.
Figure pct00003
실시형태에 있어서, DCL은 오류를 거부하기 위해 추가로 인코딩될 수 있다. 도 5의 실시형태에 있어서, 예를 들면, DCL 신호 상태 "00"은 Aux 신호가 낮을 경우, 상태 "A" 또는 상태 "D"를 나타낼 수 있다는 점에 유의해야 하다. "A"와 "D"를 구별하려면, 상태 이력(예를 들면, 이전 상태 "C" 또는 "E" 또는 이전 상태 "B")에 대한 지속적인 지식이 필요하다. 그 상태 이력이 비트 오류로 인해 손상된 경우, 현재 상태가 정확하게 결정될 수 없다. 그러나, Aux 신호가 낮을 경우, DCL 신호 상태 "10"으로의 전이는 모호하지 않고, FSM 상태 "D"만을 나타낼 수 있다. 이러한 방식으로, 상태 "D"로의 전이는 DCL 신호에서의 비트 오류를 정정한다.
DCL 신호는 다중 PMC 기능을 제어하기 위해 추가로 인코딩될 수 있으며, 사이드라인 텔레그램의 레이턴시가 너무 길어지는 시간 임계적(time critical) 기능을 제어하는 데 유용할 수 있다. 예를 들면, DCL 신호는 (a) 전압 레벨과 같은 이산 PMC 출력 변화; (b) TDD 수신 슬롯 동안 저전력 모드로 들어가는 것과 같은 PMC 모드 변경; 및 (c) 저전력 모드 효율 최적화의 제어의 통신을 제어하도록 추가로 인코딩될 수 있다.
5G NR 애플리케이션은 시간 영역 듀플렉싱 모드에 대한 여러 도전적인 시나리오를 정의할 수 있으며, 여기서 동일한 주파수 스펙트럼은 상이한 시간 간격으로 전송 및 수신을 위해 공유된다. 저 레이턴시 및 고 신뢰성에 최적화된 5G NR 구성은 "미니 슬롯"을 사용할 수 있게 하고, 또한 넓은 부운반파 간격(sub-carrier spacing)을 가질 수 있으므로, 간격을 수신하기 위해 짧고 불규칙한 전송 시간 간격으로 이어질 수 있다. 이러한 경우에, 종래의 방식으로(예를 들면, MIPI ® RFFE 텔레그램에 의해) 사이드라인 통신으로 RF 증폭기를 턴오프하는 것은 비현실적으로 될 수 있으므로, PA가 사용되지 않을 때에는 수신 간격 동안에도 RF 증폭기가 정동작 전류를 계속해서 소산시킬 필요가 있다. DCL 제어는 PMC를 저전력 상태로 들어가게 명령하거나 또는 야기시킬 수 있고, 또한 나노초의 레이턴시로 최대 전력 상태로 되돌릴 수 있다. 이것은 이러한 5G NR 시나리오에서 상당한 전력 절감을 가능하게 하는 이점이다.
또한, DCL 신호는 보안상의 이유 및 오용을 방지하기 위해 인코딩(또는 추가 인코딩 - 즉, PMC 기능 제어 인코딩에 추가로)될 수 있다. 예를 들면, 선형 시프트 피드백 레지스터(LFSR)는 도 6 및 도 7에 도시된 바와 같이 칩셋과 PMC 측 모두에서 DCL을 인코딩 및 디코딩하는 데 사용될 수 있다. 이러한 방식으로, 베이스밴드 칩셋으로부터 비롯된 일련의 DCL 전이의 시퀀스는 LFSR 탭 및 시드 구성에 대한 지식 없이는 디코딩될 수 없으며, 마찬가지로 소망하는 DCL 비트의 시퀀스는 LFSR 탭 및 시드 구성에 대한 지식 없이는 합성될 수 없다. 이러한 보안/오용 인코딩은, 예를 들면 PMC 또는 베이스밴드 칩셋에서 실현되는 IP의 리버스 엔지니어링을 곤란하게(이상적으로는 방지) 할 수 있다.
이제 도 6을 참조하면, 전력 관리 회로는 결과적으로 LFSR 디코더에 결합되는 에지 검출기에 결합된 입력 디지털 버퍼 회로를 포함한다. LFSR 디코더의 출력은 소망하는 PMC 상태를 디코딩하는 FSM에 결합된다. LFSR 디코더로부터의 출력은 구성 디코더에 결합된다. 구성 디코더는 FSM의 내부 상태(예를 들면, 도 3 및 5에 나타낸 상태 중 하나)를 수신하고, PMC 구성 상태(예를 들면, 고전력, 저전력 또는 대기 모드) 및 출력 전압 레벨을 결정한다. 추가 상태가 전력 레일 또는 범용 출력을 지원하는 것과 같은 추가 PMIC 기능 및 출력을 제어하기 위해 추가될 수 있다.
출력 전압 레벨은 PMC에 대해 내부의 "원-핫" 신호로서 표시된다. 이 표시는 각 상태에 대해 1비트를 가지며, 활성 상태를 나타내는 비트만 높다(즉, "핫"). 따라서, PMC는 2비트(또는 2개의 상태 또는 2개의 전압 레벨)가 동시에 활성화되는 상황을 방지한다. 따라서, 도 6의 예시적인 실시형태에 있어서, 디지털 버퍼 다음에는 DCL 신호 처리 회로가 온다.
따라서, 단순한 전송측(베이스밴드 칩셋)에 구현을 갖는 것 이외에, DCL 신호는 수신(PMC) 측에도 간단한 구현을 갖는다는 것을 이해해야 하다. 예를 들면, 아날로그 시그널링 접근 방식을 사용하는 종래의 시스템에 대한 노이즈 제거 필터의 필요성과 비교하여 종래의 디지털 버퍼 회로가 입력에서 사용될 수 있다.
실시형태에 있어서, 디지털 버퍼 다음에는, 출력이 하강 신호에 대해 "1"로부터 "0"으로 전이하는 것과 동일한 아날로그 전압 레벨에서 상승 입력 신호에 대해 출력이 "0"으로부터 "1"로 전이되도록, 예를 들면 임계 대칭성을 갖는 입력 슈미트 트리거가 올 수 있다. 이러한 대칭성은 복구된 에지의 배치를 유지하면서 상승 및 하강 에지에 동일한 지연을 제공하는 것이 일부 경우에 바람직하거나 또는 필요로 될 수도 있다.
이제 도 7을 참조하면, 베이스밴드 칩셋에서의 DCL 신호의 LFSR 인코딩은 좌측의 블록도를 사용하여 달성된다. 우선, FSM 진행 방향이 검지된다(예를 들면, "B"로부터 "C"로는 "상방" 또는 "1"이고, "B"로부터 "A"로는 "하방" 또는 "0"임). 그 다음, FSM 진행 방향은 LFSR의 출력과의 배타적 논리합이다. 그 다음, 도 7의 "스크램블" 블록은 배타적 논리합 출력, 인코딩되지 않은 DCL 및 S_DCL의 이전 값을 사용하여 룩업 테이블을 기반으로 한 인코딩된 "S_DCL" 신호를 생성한다. DCL 신호의 원래 값을 복구하기 위해서는 이 절차는 PMC에서 역순으로 된다.
일 실시형태에 있어서, LFSR 블록은 대칭 키 스트림 암호와 같은 더 복잡한 의사 랜덤 시퀀스(pseudo-random sequence) 생성기를 구현한다. 칩셋과 PMC 둘 다의 시드(또는 초기화) 값은 반드시 일치하고, 또는 디코딩된 PMC DCL 값은 소망하는 인코딩된 칩셋 DCL 값과 일치하지 않을 것이다. 시드는 외부 구성요소(예를 들면, 칩셋 또는 디지털 전치 왜곡 계수값의 기능)에 의해 생성되고, 정확한 동작을 달성하기 위해 PMC와 공유된다. 또한, DCL 값의 스트림을 전송하기 전에 베이스밴드 칩셋과 PMC 메모리를 모두 초기화(알려진 값으로 설정)해야 하다. 베이스밴드 칩셋과 PMC가 동일한 시드를 사용하지 않거나 또는 전송 전에 리셋되지 않으면, PMC에서의 DCL 값이 소망하는 베이스밴드 칩셋 DCL 값과 일치하지 않을 것이다. 따라서, 의도하지 않은 PMC와 함께 베이스밴드 칩셋을 사용하거나, 또는 의도하지 않은 베이스밴드 칩셋과 함께 PMC를 사용하는 것이 방지된다. 물론, 임의의 의사 난수 생성기가 사용될 수 있다는 것을 이해해야 하다.
도 8-10은 PMC를 포함하고, 본원에 기재된 개념 및 기술에 따라 동작하는 RF 전송 시스템의 대안적인 실시형태에 관한 것이다.
이제 도 8을 참조하면, 무선 주파수(RF) 전송 시스템은 RF 신호를 RF 증폭기(예를 들면, RF 전력 증폭기로 제공될 수 있음)에 제공할 수 있는 복수의 RF 출력(여기서 N개의 출력은 RF #1 - RF #N으로 표시됨)을 갖는 베이스밴드 칩셋을 포함한다. 이 예시적인 실시형태에 있어서, RF 출력(즉, 출력 RF #1 - RF #N)은 Q RF 증폭기에 제공된다. 도 8의 예시적인 실시형태에 있어서, RF 출력의 수는 RF 증폭기의 수와 일치한다(즉, N=Q). 그러나, 실시형태에 있어서, 베이스밴드 칩셋의 단일 RF 출력이 다중 RF 증폭기의 입력에 결합되는 것이 바람직할 수 있다. 예를 들면, 베이스밴드 칩셋의 단일 RF 출력은 RF 에너지를 다중 RF 증폭기에 공급할 수 있다. 이 경우, 베이스밴드 칩셋 RF 출력의 수가 RF 증폭기의 수와 일치하지 않을 수 있다(즉, N은 Q와 같지 않음). 이 예에서, 베이스밴드 칩셋의 RF 출력의 수는 RF 증폭기의 수보다 적다.
베이스밴드 칩셋은 하나 이상의 전력 관리 회로(PMC)에 결합된 복수의 제어 신호 경로(여기서, M개의 제어 신호 경로는 DCL #1 - DCL #M로 표시됨)를 추가로 포함하고, 도 6에는 하나의 PMC만이 도시되어 있다. 제어 신호 경로(DCL #1 - DCL #M)는 유선 또는 무선 신호 경로로서 제공될 수 있다. 베이스밴드 칩셋은 제어 신호 경로(DCL #1 - DCL #M)를 통해 PMC의 하나 이상의 입력에 제공될 수 있는 제어 신호를 생성한다. 따라서, 제어 정보는 제어 신호 경로(DCL #1 - DCL #M) 중 하나 이상을 통해 제공되는 하나 이상의 DCL 신호로서 제공될 수 있다. 상기와 같이, 이 예시적인 실시형태에 있어서, 베이스밴드 칩셋과 PMC 사이의 통신은 디지털 시그널링 기술을 통해 달성된다.
실시형태에 있어서, M개의 제어 신호 경로(DCL #1 - DCL #M)의 일부 또는 전부는 2개 이상의 전기적 연결로 구성될 수 있다. 따라서, DCL 신호는 2개 이상의 전기적 연결로 구성된 신호 경로를 통해 베이스밴드 칩셋으로부터 PMC로 제공될 수 있다.
PMC는 R 출력을 갖는다. 실시형태에 있어서, R PMC 출력의 각각은 Q RF 증폭기(즉, R=Q)의 각각의 것의 바이어스 단자(예를 들면, 공급 단자)에 결합될 수 있다. 그러나, PMC 출력의 수가 RF 증폭기의 수와 일치할 필요는 없다는 점에 유의해야 한다(즉, R이 Q와 같을 필요는 없음). 오히려, 실시형태에 있어서, 단일 PMC 출력이 다중 RF 증폭기의 공급 단자에 결합되는 것이 바람직할 수 있다(예를 들면, PMC 출력 중 제 1 PMC 출력은 N RF 증폭기 중 다수의 증폭기의 공급 단자에 결합될 수 있음). 또한, PMC 출력 중 제 1 출력은 복수의 제 1 Q RF 증폭기의 공급 단자에 결합될 수 있고, 제 2 PMC 출력은 상이한 복수의 제 2 Q RF 증폭기의 공급 단자에 결합될 수 있다.
실시형태에 있어서, 2쌍의 DCL 신호는 2개의 고유한 PMC 출력을 제어하는 역할을 할 수 있어서, 2개의 동시 활성 출력을 갖는 구성은 총 4개의 DCL 신호 연결을 필요로 한다.
상술한 바와 같이, PMC에 대한 DCL 입력은 논리적 공급 변조기라고 칭해질 수 있고, PMC로부터 RF 증폭기의 공급 단자로의 VCC 출력은 물리적 공급 변조기라고 칭해질 수 있다. 논리적 공급 변조기는 다중 펄스 전이의 구성, 그 출력과 관련된 범용 스위치의 구성, 평균 전력 추적 및 기타 모드 전이의 구성 등과 같은 물리적 공급 변조기를 위한 모든 구성을 갖추고 있다. 논리적 공급 변조기로부터 물리적 공급 변조기로의 맵핑은 임의의 입력이 임의의 출력을 제어할 수 있도록 프로그램적으로 재구성될 수 있다. 이것은 다중 베이스밴드 칩셋이 동일한 PA 하드웨어를 제어하는 것이 소망되거나(예를 들면, 논리적 공급 변조기는 주어진 베이스밴드 칩셋에 고정 배선되거나, 또는 주어진 베이스밴드 칩셋으로 동작하도록 구성됨), 또는 단일 베이스밴드 칩셋이 도 9에 도시된 바와 같은 상이한 상황하에서 많은 상이한 PA 출력을 제어해는 것이 바람직한 경우에 특히 유용하다. 부가적으로, 이 재구성에 의해 PMC에 대한 DCL 입력의 수가 PMC으로부터의 VCC 출력의 수보다 작아질 수 있다(즉, M < N).
DCL 제어 신호를 수신하는 PMC에 응답하여, PMC는 그 출력에서 바이어스 신호(예를 들면, 공급 전압)를 제공한다. PMC 출력 신호는 각각의 RF 증폭기의 바이어스 단자에 결합된다. 따라서, PMC는 이산 레벨로 독립적으로 변조된 공급 전압을 하나 또는 수 개의 RF 증폭기에 제공할 수 있다.
상술한 바와 같이, DCL 신호의 사용은 다중 입력, 다중 출력(MIMO) 시스템, 업링크 캐리어 어그리게이션 시스템, 어레이 빔포밍 시스템 및 기타 시스템과 같은 경우와 같이, 다중 PA가 동시에 동작해야 할 필요가 있는 시나리오에 대해서는 PMC에 대한 베이스밴드 칩셋의 연결을 현저히 단순화시킨다.
또한, DCL 접근 방식은 종래의 전송측 구현에 비해 비교적 간단한 전송측 구현을 갖는다. 예를 들면, 6GHz 이하 주파수 대역에 걸친 5G 설계(소위 "FR1 애플리케이션")에 있어서, DCL 접근 방식은 종래의 드라이버 회로(예를 들면, 종래의 싱글 엔드 상보성 금속산화물 반도체(CMOS) 드라이버 회로)를 사용하여 구현될 수 있다.
이제 도 9를 참조하면, 무선 주파수(RF) 전송 시스템은 각각 하나 또는 복수의 RF 출력을 갖는 복수의 베이스밴드 칩셋을 포함한다. 도 9에 있어서, 도면 및 설명의 단순성을 달성하기 위해, 각 베이스밴드 칩셋은 단 하나의 RF 출력만을 갖는 것으로 도시된다. 그러나, 도 9의 각 베이스밴드 칩셋은 도 1, 2, 4 또는 도 6~10과 관련하여 기재된 임의의 베이스밴드 칩셋과 동일하거나 또는 유사할 수 있다는 것을 이해해야 한다. 따라서, 도 9의 각 베이스밴드 칩셋은 단일 RF 증폭기를 공급하는 것으로 도시되어 있지만, 도 9의 베이스밴드 칩셋 중 일부 또는 전부는 다중 RF 증폭기에 공급하는 RF 출력을 가질 수 있다.
이 예시적인 실시형태에 있어서, 베이스밴드 칩셋은 DCL 제어 신호 및 선택적으로 보조 신호를 단일 PMC에 제공한다. 상기와 같이, DCL 기술은 신호 라인만을 사용하여(즉, 클록 라인 없이) 구현될 수 있다.
동작 시, 신호 라인 전이는, 고전력 활성 모드(PA에 고전류 출력 전압 공급을 지원하는 높은 PA 출력 전력을 위해 의도된 정상 동작), 저전력 활성 모드(PMC 효율이 향상된 PA에 저전류 출력 전압 공급을 지원하는 낮은 PA 출력 전력을 위해 의도된 정상 동작), 대기 모드(PMC가 낮은 정동작 전류를 소비하지만 신속하게 활성 모드로 되돌아갈 수 있는 PA가 켜져 있지 않을 때 사용하기 위해 의도된 비활성화 모드) 등과 같은 PMC 기능 모드 및 PMC 출력 상태를 제어하기 위해, PMC에서 유한 상태 기계를 진행시킨다.
실시형태에 있어서, 시스템은 하나 이상의 보조 라인을 선택적으로 포함할 수 있다. 하나 이상의 보조 라인 상의 보조 신호의 값은 후속 전이의 대응하는 유한 상태 기계(FSM) 상태에 대한 DCL 상태의 맵핑을 결정한다. 보조 라인이 없거나(도 1에 도시된 바와 같음) 또는 단일 값(예를 들면, "0"의 값의 값(도 3a에 도시된 바와 같음))만 갖는 보조 라인이 있는 경우, FSM은 인접 상태로만 진행될 수 있다. 예를 들면, 현재 상태 "B"가 주어지면, FSM은 상태 "A" 또는 "C"로만 진행할 수 있다.
따라서, 상술한 바와 같이, 하나 이상의 보조 라인을 포함하는 것의 한 가지 이점은 이러한 하나 이상의 보조 라인을 추가하면, 비인접 상태로 이동하는 능력을 제공한다는 것이다. 예를 들면, 도 4의 보조 라인 상의 보조 신호가 제 1 값(예를 들면, "1")으로 설정된 경우, 도 5에 도시된 바와 같이 FSM은 현재 상태 "B"로부터 다음 상태 "A" 또는 "E"로 진행할 수 있다.
또한, 하나 이상의 보조 라인을 사용하면 FSM 시퀀스를 변경하는 능력을 제공한다. 보조 라인을 사용하여(즉, 하나 이상의 보조 라인 중 적어도 하나 상의 보조 신호의 값을 변경함으로써) FSM 시퀀스는 수정될 수 있다. 예를 들면, 도 5에 도시된 예시적인 FSM 시퀀스는 "A-B-C-D-E-F-G"(예를 들면, 보조 라인 상의 신호가 로직 로우 값에 대응하는 전압과 같은 로직 로우 값을 갖는 보조 라인 상의 신호와 같은 제 1 값을 갖는 경우 - 예를 들면 회로에서 로직 패밀리에 정의된 바와 같은 로직 로우 값이 사용됨)로부터 "A-C-E-G-B-D-F"(예를 들면, 동일하거나 또는 상이한 보조 라인 상의 신호가 로직 하이 값을 갖는 전압과 같은 로직 하이 값을 갖는 보조 라인 상의 신호와 같은 상이한 제 2 값을 갖는 경우 - 예를 들면 회로에서 로직 패밀리에 정의된 바와 같은 로직 하이 값이 사용됨)로 수정(변경)될 수 있다.
FSM 시퀀스를 변경하는 것은 사이드라인 통신과 같은 다른 수단에 의해서도 실현(즉, 구현)될 수 있다는 점에 유의해야 하다. 이러한 통신은 일반적으로 모바일 PMC 솔루션에서 MIPI RFFE 시리얼 통신 버스로 구현된다. 이러한 경우에, FSM 순서는 레지스터 쓰기 동작에 의해 재구성될 수 있다.
실시형태에 있어서, DCL은 오류를 거부하기 위해 추가로 인코딩될 수 있다. 그레이 인코딩은 한 번에 2비트 중 하나만 전이하도록 적용될 수 있다. 그레이 코딩은 다수의 신호 라인이 동시에 스위칭될 때 발생하는 오류를 감소시킨다(이상적으로는 제거한다). 물론, 다른 코딩 기술도 사용될 수 있다.
간단한 전송측 구현을 갖는 것 외에도, DCL 신호는 또한 수신(PMC)측에 대해서도 간단한 구현을 갖는다. 예를 들면, 종래의 디지털 버퍼 회로는 아날로그 시그널링 접근 방식을 사용하는 시스템에 대한 노이즈 제거 필터의 필요성과 비교하여 입력에서 사용될 수 있다.
이제 도 10을 참조하면, 무선 주파수(RF) 전송 시스템은 일부 또는 전부가 하나 이상의 RF 증폭기에 결합될 수 있는 하나 또는 복수의 RF 출력, 및 하나 또는 전부가 하나 이상의 PMC에 결합될 수 있는 하나 이상의 제어 라인을 각각 갖는 복수의 베이스밴드 칩셋(여기서 N개의 베이스밴드 칩셋)을 포함한다. 도면의 명료성 및 본원에 개시된 광범위한 개념의 설명을 촉진하기 위해, 이 예시적인 실시형태에 있어서, 각각의 베이스밴드 칩셋은 단일 RF 출력만을 갖는 것으로 도시된다. 또한, 이 예시적인 실시형태는 단일 PMC만을 포함한다. 그러나, 상술한 바와 같이, 실시형태에 있어서, 다중 RF 출력을 갖는 베이스밴드 칩셋 또는 다중 RF 증폭기에 결합된 RF 출력을 갖는 베이스밴드 칩셋 및/또는 다중 PMC에 결합된 베이스밴드 칩셋 및/또는 상이한 PMC에 결합된 베이스밴드 칩셋 중 하나 이상을 포함하는 것이 바람직할 수 있다.
또한, 도 10의 실시형태에 있어서, RF 라인의 일부 또는 전부는 하나 이상의 스위치를 통해 RF 증폭기에 결합될 수 있다. 이 접근 방식으로, RF 신호 경로의 일부 또는 전부는 베이스밴드 칩셋 A - N과 RF 증폭기 1 - N(예를 들면, 전력 증폭기) 사이에서 다중화될 수 있어서, N개의 베이스밴드 칩셋 중 임의의 것이 RF 신호 경로를 통해 임의의 RF 증폭기에 연결 또는 결합될 수 있다. 실시형태에 있어서, RF 스위치는 RF 증폭기에 있어서 베이스밴드 칩셋에 포함될 수 있고, 또는 RF 증폭기와 베이스밴드 칩셋 사이에 배치될(예를 들면, 이산 구성요소 및/또는 장치로서) 수 있다. 도 10에 있어서의 각각의 베이스밴드 칩셋은 도 1, 4 및 도 6~9와 관련하여 상기 기재된 임의의 베이스밴드 칩셋과 동일하거나 또는 유사할 수 있음을 이해해야 한다. 따라서, 도 10의 각각의 베이스밴드 칩셋이 단일 출력을 갖는 것으로 도시되어 있지만, 도 10의 베이스밴드 칩셋 중 임의의 것 또는 전부는 일부 또는 전부가 하나 또는 다중 RF 증폭기에 선택적으로 결합될 수 있는 다중 RF 출력을 가질 수 있다. 또한, 도 10의 실시형태에 있어서, 보조 라인은 명시적으로 도시되어 있지 않지만(재차 간단함을 위해), 베이스밴드 칩셋 A - N의 일부 또는 전부에 포함될 수 있다.
따라서, 이 예시적인 실시형태에 있어서, 베이스밴드 칩셋은 DCL 제어 신호 및 선택적으로 보조 신호를 단일 PMC에 제공할 수 있다. 다른 실시형태에 있어서, 하나 이상의 베이스밴드 칩셋은 DCL 제어 신호(및 선택적으로 하나 이상의 보조 신호)를 다중 PMC 또는 상이한 PMC에 제공할 수 있다(예를 들면, 모든 베이스밴드 칩셋이 동일한 PMC에 결합되지 않을 수 있고, 또는 하나 이상의 베이스밴드 칩셋이 다중 PMC에 결합될 수 있다).
이 예시적인 실시형태에 있어서, 베이스밴드 칩셋은 DCL 제어 신호 및 선택적으로 보조 신호를 단일 PMC에 제공한다. 다른 실시형태에 있어서, 하나 이상의 베이스밴드 칩셋은 DCL 제어 신호 및 선택적으로 보조 신호를 다중 또는 상이한 PMC에 제공할 수 있다(예를 들면, 모든 베이스밴드 칩셋이 동일한 PMC에 결합되지 않을 수 있고 또는 하나 이상의 베이스밴드 칩셋이 다중 PMC에 결합될 수 있다).
DCL 신호의 사용은 다중 입력, 다중 출력(MIMO) 시스템, 업링크 캐리어 어그리게이션 시스템, 어레이 빔포밍 시스템 및 기타 시스템과 같은 경우와 같이, 다중 PA가 동시에 동작해야 할 필요가 있는 시나리오에 대해서는 PMC에 대한 베이스밴드 칩셋의 연결을 현저히 단순화시킨다.
예를 들면, DCL 신호의 사용은 다중 입력, 다중 출력(MIMO) 시스템, 업링크 캐리어 집성 시스템, 어레이 빔포밍 시스템과 같은 경우와 같이, 다중 PA가 동시에 동작해야 할 필요가 있는 시나리오에 대해서는 PMC에 대한 베이스밴드 칩셋의 연결을 현저히 단순화시킨다.
또한, DCL 접근 방식은 종래기술의 전송측 구현에 비해 간단한 전송측 구현으로 이어진다. 예를 들면, 6GHz 이하 주파수 대역에 걸친 5G 설계(소위 "FR1 애플리케이션")에 있어서, DCL 접근 방식은 종래의 드라이버 회로(예를 들면, 종래의 싱글 엔드 상보성 금속산화물 반도체(CMOS) 드라이버 회로)를 사용하여 구현될 수 있다.
RF 주파수 대역(밀리미터파(MMW) 주파수 대역을 포함하지만, 이에 제한되지 않음)(소위 "FR2 애플리케이션")에 걸친 5G 설계에 있어서, DCL 정보는, 도 2~4와 관련하여 후술하는 바와 같이, 베이스밴드 칩셋을 RF 헤드 유닛(예를 들면, MMW 헤드)에 결합시키는 하나 이상의 전송 선로를 따라 전송될 수 있다. 본원에서 사용되는 바와 같이, "전송 선로"라는 용어는 정보가 일부 주파수에서 전달될 수 있는 임의의 안내 매체를 지칭한다. 전송 선로는 동축 구성, 도파관 구성으로, 이것에 제한되지는 않지만 스트립라인 구성, 마이크로스트립 구성, 단일 평면 스트립라인 구성 등을 포함한 평면 구성으로, 또한 광주파수(예를 들면, 광섬유) 이하의 임의의 주파수에서 구현될 수 있다.
이제 도 11을 참조하면, 제어 및 보조 신호가 제공될 수 있는 RF 헤드와 베이스밴드 칩셋 사이에서 RF 전송 선로가 결합된다. 실시형태에 있어서, 하나 이상의 RF 전송 선로가 사용될 수 있다. 본원에 제공된 개시 내용을 읽은 후, 당업자는 특정 애플리케이션에 사용하기 위한 전송 선로의 수 및 전송 선로의 유형(예를 들면, 동축, 도파관, 스트립 전송 선로)을 선택하는 방법을 이해할 것이다. 특정 전송 선로를 선택할 때 고려해야 할 요소로는 전송 선로에 걸쳐 전송되는 신호의 주파수 범위 및 대역폭, 크기 요구 사항(예를 들면, 시스템의 다른 구성요소와의 물리적 호환성), 작동 온도 범위와 같은 환경적 요소 및 비용을 들 수 있지만, 이에 제한되는 것은 아니다.
이제 도 12를 참조하면, 제어 및 보조 신호가 제공될 수 있는 RF 헤드와 베이스밴드 칩셋 사이에 동축 전송 선로가 결합된다. 실시형태에 있어서, 하나 이상의 동축 전송 선로가 사용될 수 있다. 본원에 제공된 개시 내용을 읽은 후, 당업자는 특정 애플리케이션에 사용하기 위해 전송 선로의 수 및 동축 전송 선로의 특정 유형을 선택하는 방법을 이해할 것이다. 특정 동축 전송 선로를 선택할 때 고려해야 할 요소에는 전송되는 신호의 주파수 범위 및 대역폭, 크기 요구 사항(예를 들면, 시스템의 다른 구성요소와의 물리적 호환성), 작동 온도 범위와 같은 환경적 요인 및 비용을 들 수 있지만, 이에 제한되는 것은 아니다.
하나의 예시적인 실시형태에 있어서, DCL 정보는 먼저 인코딩될 수 있다. 추가 실시형태에 있어서, 복수의 DCL 스트림이 함께 결합될 수 있다. 예를 들면, A, B 또는 C의 3개의 상태 중 하나를 전달할 수 있는 비상관 DCL 스트림 "1" 및 "2"를 고려한다. 이들 비상관 스트림을 결합하는 간단한 방법에 의하면, 2개의 스트림이 결합된 구성에 대해 9개의 가능한 상태가 얻어지고, 여기서 결합된 스트림 "1,2"는 세트 [A,A; A,B; A,C; B,A; B,B; B,C; C,A; C,B; C,C]의 값이 얻어질 수 있다.
일부 상관관계(예를 들면, 유사한 평균 전력, 심볼 또는 프레임 타이밍 등)에 의해 관련된 DCL 스트림은 상관관계가 일부 상태의 조합을 불가능하게 만드는 경우에 더욱 효율적으로 결합될 수 있다. 예를 들면, 신호의 상관관계로 인해 개별 스트림에서의 상태 "A"와 "C"의 동시 조합이 불가능한 경우, 상태의 수는 세트 [A,A; A,B; B,A; B,B; B,C; C,B; C,C]의 7개의 값으로 감소될 수 있다.
상관 또는 비상관 여부에 관계없이, DCL 정보 스트림을 결합하면, 가능한 출력 상태의 수가 증가하게 된다(또한 비교적 많은 수의 가능한 출력 상태가 얻어지는 것도 가능할 수 있다).
정보를 인코딩하고 동시 상태의 수를 감소시키기 위해 시분할 다중화가 추가로 이용될 수 있다는 것이 추가로 이해되어야 한다. 예를 들면, 결합된 DCL 스트림의 짝수 심볼은 독립 DCL 스트림 "1"에 대한 상태를 나타낼 수 있고, 결합된 DCL 스트림의 홀수 심볼은 독립 스트림 "2"에 대한 상태를 나타낼 수 있다.
실시형태에 있어서, 인코더 출력은 중간 주파수로 상향 변환되기 전에 변조되고, 전송 선로 상의 기존의 중간 주파수 변조와 다중화될 수 있다. 실시형태에 있어서, DCL 정보(DCL 정보만, 인코딩된 DCL 정보만, 또는 인코딩된 DCL과 PMC 제어 정보를 포함할 수 있음)는 다른 IQ 및 제어 신호를 전송하기 위해 MMW 칩셋에 의해 사용되는 중간 주파수와는 다른 중간 주파수로 상향 변환될 수 있다.
도 13a를 간략히 참조하면, 플롯은 3개의 다른 주파수(도 13에서 중간 주파수라고 칭해지고, 도 13a에서는 각각의 대역폭(BW1, BW2, BW3)을 갖는 IF1, IF2, IF3으로 지정됨)에서 전송된 IQ, 제어 및 DCL/PMC 제어 정보의 일례를 도시한다. 따라서, 도 13a는 IQ, 제어 및 DCL/PMC 제어 정보 중 각각의 것이 칩셋(예를 들면, 도 13의 칩셋)으로부터 RF 헤드(예를 들면, 도 13에서의 RF 헤드)로 전송될 수 있는 복수의 예시적인 중간 주파수(IF) 신호를 도시한다. 각 IF 주파수 신호의 대역폭(BW1, BW2, BW3)은 동일하거나 동일하지 않을 수 있다. 일부 실시형태에 있어서, 3개의 대역폭(BW1, BW2, BW3) 중 2개는 동일할 수 있다. 일부 실시형태에 있어서, 모든 대역폭(BW1, BW2, BW3)은 동일할 수 있다. 일부 실시형태에 있어서, 대역폭(BW1, BW2, BW3) 중 어느 것도 동일하지 않을 수 있다. 당업자는 각 주파수(IF1, IF2, IF3)에서 전달되는 특정 정보에 요구되는 필요한 대역폭을 이해할 수 있을 것이다. 실제 실시형태에 있어서, 대역폭(BW1, BW2, BW3)은 상이하다. 도 13a는 3개의 상이한 IF 주파수에서 전송되는 정보를 예시하지만, 일부 실시형태에 있어서는 3개의 유형보다 더 많거나 더 적은 유형의 정보(즉, IQ, 제어 및 DCL/PMC 제어 정보 초과)를 전달하는 것이 바람직하거나 또는 필요할 수 있고, 그런 경우 칩셋 및 RF 헤드 사이에는 3개보다 더 많거나 더 적은 IF 주파수가 사용될 수 있다.
일부 실시형태에 있어서, 제어 신호 정보(예를 들면, 패킷 기반 제어 신호)는 주파수 IF1에서 전송 선로를 통해 칩셋으로부터 RF 헤드로 전송될 수 있고, IQ 정보는 주파수 IF3에서 전송 선로를 통해 칩셋으로부터 RF 헤드로 전송될 수 있고, 또한 DCL/PMC 제어 정보는 주파수 IF2에서 전송 선로를 통해 칩셋으로부터 RF 헤드로 전송될 수 있다. 즉, 제어 신호 정보는 IQ에서의 주파수보다 낮은 주파수에서 전송 선로를 통해 칩셋과 RF 헤드 사이에 전송되고, DCL/PMC 제어 정보는 전송 선로를 통해 칩셋과 RF 헤드 사이에 전송된다. 실시형태에 있어서, DCL/PMC 제어 정보는 IQ 정보가 전송 선로를 통해 칩셋과 RF 헤드 사이에 전송되는 주파수보다 낮은 주파수에서 전송 선로를 통해 칩셋과 RF 헤드 사이에 전송된다. 그러나, 각각의 IQ, 제어 및 DCL/PMC 제어 정보 신호는 칩셋과 RF 헤드 사이에 결합된 전송 선로의 주파수 대역폭 내의 임의의 주파수에서 전송될 수 있으며, 각각의 IQ, 제어 및 DCL/PMC 제어 정보 신호는 서로 다른 주파수에서 전송된다.
실시형태에 있어서, 칩셋과 RF 헤드 사이의 전송 선로를 단일 RF 전송 선로로 제공하는 것이 바람직할 수 있다. 실시형태에 있어서, DCL 정보에 추가하여 많은 유형의 신호를 전달하기 위해 단일 RF 전송 선로를 활용하는 것이 바람직할 수 있다. 신호는 MMW 헤드 또는 기타 아날로그/RF 프론트 엔드에서 역다중화되고, 중간 주파수로부터 하향 변환되고, PMC에서 사용하기 위해 개별 DCL 스트림으로 다시 디코딩될 수 있다.
상술한 바와 같이, 밀리미터파(MMW) 주파수 대역에 걸친 5G 설계(소위 "FR2 애플리케이션")에 있어서, DCL 정보는 베이스밴드 칩셋과 MMW 헤드 사이에 결합된 하나 이상의 RF 전송 선로를 따라 전송될 수 있다. 실시형태에 있어서, 단일 동축선 전송 선로가 사용될 수 있다. 다른 실시형태에 있어서, 다른 유형의 전송 선로가 사용될 수 있다.
하나의 구현은 DCL 값이 변경되지 않으면 "0"이 인코딩되고, DCL 값이 감소하면 "1"이 인코딩되고, DCL이 값이 증가하면 "2"가 인코딩되도록, 우선 3상태 인코딩되도록 DCL 정보를 제공한다. 따라서, 3상태 코딩에서 표시되는 고유값의 총 수는 3개로 제한된다.
이제 도 13을 참조하면, 베이스밴드 칩셋은 RF 전송 선로를 통해 RF 헤드에 결합된다. 실시형태에 있어서, RF 헤드는 밀리미터파(MMW) RF 헤드로서 제공될 수 있다. 칩셋은 도 13의 예시적인 실시형태에 도시되어 있는 4개의 신호 라인과 함께 복수의 DCL 신호 라인을 수신하도록 구성된 인코더를 포함한다. 물론, 일부 실시형태에 있어서, 인코더는 4개보다 적은 DCL 신호 라인(예를 들면, 2개의 DCL 신호 라인) 또는 4개보다 많은 DCL 신호 라인(예를 들면, 8개의 DCL 신호 라인)을 사용하도록 구성될 수 있다. 물론, 디지털 공급 변조를 실현하는 데 사용되는 PMC 명령 정보는 디지털 수단에 의해 트랜시버 내의 인코더 블록에 내부적으로 전달될 수 있다는 것을 추가로 이해해야 하다. 다음 텍스트에서, "DCL 값"은 그 정보가 표현되는 방법에 관계없이 PMC 명령 정보를 설명하기 위한 것이다. 즉, 인코더는 DCL 정보를 수신하기 위해 "DCL" 입력 형식(예를 들면, 2개 이상의 신호 라인)을 수용할 필요는 없다. 오히려, 정보는 트랜시버 내부의 디지털 신호(예를 들면, 2진 디지털 신호)로 표현되고, 그에 따라(예를 들면, 디지털 버스 또는 신호 경로를 통해) 전송될 수 있다.
이 예시적인 실시형태에 있어서, 4개의 DCL 스트림(즉, 4개의 DCL 신호 경로에 대한 DCL 정보)은 3상태 인코딩된다. 상술한 바와 같이, 3상태 인코딩 기술에서는 DCL 값이 변경되지 않으면 "0"이 인코딩되고; DCL 값이 감소하면 "1"이 인코딩되고; DCL 값이 증가하면 "2"가 인코딩된다. 따라서, 4개 라인과 3개와 동등한 가능한 인코딩 상태의 수로 총 34개(또는 81개)의 가능한 출력 상태가 존재하다.
인코더 출력은 변조기에 결합된다. 변조기는 인코더로부터 인코딩된 신호를 수신하고, 그것에 제공된 인코딩된 DCL 신호를 변조한다. 변조된 DCL 신호는 중간 주파수(IF) 신호로의 변환을 위해 변조기의 출력으로부터 업컨버터(예를 들면, 믹서)의 입력에 결합된다. 업컨버터의 출력은 멀티플렉서의 제 1 입력에 결합된다.
또한, 멀티플렉서는 제 2 입력에서 IQ 정보를 포함하는 신호(IQ 신호)를 수신하고, 멀티플렉서는 제 3 입력에서 제어 신호(예를 들면, 패킷 기반 제어 신호)를 수신한다. 따라서, 이 예시적인 실시형태에 있어서, 멀티플렉서는 트리플렉서에 대응한다. 물론, 다른 실시형태에 있어서, 3개보다 많은 신호를 멀티플렉서에 제공하는 것이 바람직하거나 필요할 수 있으므로, 멀티플렉서는 일반적으로 N-플렉서라고 칭해질 수 있음을 이해해야 한다. 실시형태에 있어서, 멀티플렉서는 IQ 정보(IQ 신호) 및 제어 신호(예를 들면, 패킷 기반 제어 신호)를 포함할 수 있는 추가 입력을 수신할 수 있다.
이 예시적인 실시형태에 있어서, 3상태 인코더 출력은 낮은 중간 주파수(IF) 신호로 상향 변환하기 전에 88 직교 진폭 변조(QAM) 방식을 사용하여 변조되고, 동축 전송 선로 상의 기존의 IF 변조와 다중화될 수 있다. 즉, 변조기는 88 QAM 변조기로 제공될 수 있다. 물론, 임의의 변조된 스킴(예를 들면, QAM 변조 이외의 것)이 사용될 수 있다는 것을 이해해야 한다.
변조 신호는 RF 전송 선로를 통해 전송되고 RF 헤드에서 수신된다. RF 헤드는 RF 전송 선로에 결합된 입력과, 이 예에서는 제 1, 제 2 및 제 3 출력을 갖는 디멀티플렉서를 포함한다. 디멀티플렉서 출력 중 제 1 출력은 다운컨버터(예를 들면, 믹서)의 입력에 결합된다. IQ 및 제어 신호(예를 들면, 패킷 기반 제어 신호)는 멀티플렉서의 제 2 및 제 3 출력에서 제공된다. 실시형태에 있어서, IQ 및 제어 신호는 MMW 트랜시버에 결합될 수 있다.
다운컨버터의 출력은 복조기의 입력에 결합되고, 복조기의 출력은 디코더의 입력에 결합된다. 복조기는 그것에 제공된 변조 신호를 복조하고, 복조 신호를 디코더에 제공한다. 디코더는 그것에 제공된 신호를 디코딩하고, 그 출력에서 디코딩된 신호를 제공한다. 따라서, 이 예시적인 실시형태에 있어서, 칩셋으로부터의 변조 신호는 RF 헤드에서 역다중화되고, 중간 주파수로부터 하향 변환되고, PMC에서 사용하기 위해 3상태 형태로부터 다시 개별 DCL 스트림으로 디코딩된다.
그러나, 상기 기재된 것과는 다른 자유도를 허용하는 다른 인코딩이 가능하다는 것을 이해해야 하다.
예를 들면, DCL 정보는 "1"이 제 1 전압 출력 레벨 또는 제어 상태에 대응하고, "2"가 제 2 출력 레벨 또는 제어 상태에 대응하는 등, n번째 레벨 또는 제어 상태까지 대응하도록 직접 인코딩될 수 있다. 비상관 DCL 스트림을 직접 인코딩할 경우, "p" 고유 DCL 정보 스트림은 np 고유 상태를 필요로 한다. 따라서, 4개의 고유 출력(즉, p=4)을 갖는 4상태 시스템(즉, n=4)에는 256개의 상태(44 = 256으로 계산됨)가 필요로 될 것이다. 이 예에서, 256 QAM 유형 변조가 사용될 수 있다.
직접 인코딩 기술에 의하면, 임의의 인접 상태로 먼저 변경할 필요 없이 FSM이 소망하는 상태로 즉시 점프(즉, 즉시 변경)할 수 있게 한다(즉, DCL 상태가 한 상태로부터 인접한 상태로만 이동하는 것 대신에 임의의 다른 상태로 직접 이동(또는 변경)할 수 있음). 예를 들면, 3상태 인코딩을 사용하여 제 1 상태(예를 들면, 상태 "1")로부터 상이한 제 2 상태(예를 들면, 상태 "3")으로 이동하려면, 중간 상태 "2"로의 단계가 필요한 반면, 직접 인코딩은 출력을 제 1 상태(예를 들면, 상태 "1")로부터 제 2 비인접 상태(예를 들면, 상태 "3")로 직접 이동하게 한다. 따라서, 직접 인코딩 스킴은 더욱 복잡한 256QAM 변조 유형을 희생시키면서 모든 상태로의 즉각적인 액세스를 제공하는 반면에, 3상태 인코딩 스킴은 단순한 88QAM 변조 유형이외에는 인접 상태로만 액세스를 제공한다.
새로운 주파수 스펙트럼을 처리하기 위해 고유한 RF 증폭기의 수가 지속적으로 증가하는 5G NR 애플리케이션에 대해서는 RF 증폭기를 칩셋 및 다른 증폭기로부터 멀리 배치할 수 있는 자유가 점점 더 중요해진다는 점에 유의한다.
본원에 제공된 개시 내용을 읽은 후, 당업자는 기재된 기술이 MMW 주파수 대역에 걸친 5G 설계에 제한되지 않는다는 것을 이해할 것이다. 오히려, 기재된 기술은 임의의 무선 링크에 사용될 수 있고, 어레이가 단일 RF 인터페이스, 예를 들면 단일 동축 인터페이스와 같은 RF 인터페이스로부터 이점을 얻을 수 있는 애플리케이션에서 특정 용도를 찾을 수 있다.
다른 애플리케이션은 Sub-6 매시브 MIMO, 5G, WiFi, 기타 무선 및 유선 시그널링 및/또는 레이더 애플리케이션을 포함하지만, 이에 제한되지 않는다.
본원에 인용된 모든 간행물 및 참고문헌은 그 전체가 참고로 본원에 명시적으로 포함된다.
보호하고자 하는 개념, 시스템, 장치, 구조 및 기술의 다양한 실시형태가 관련 도면을 참조하여 본원에 기재된다. 본원에 기재된 개념, 시스템, 장치, 구조 및 기술의 범위를 벗어나지 않게 대안적인 실시형태가 고안될 수 있다. 다양한 연결 및 위치 관계(예를 들면, 위, 아래, 인접 등)가 하기 설명 및 도면에서 요소들 간에서 설명된다는 점에 유의한다. 이들 연결 및/또는 위치 관계는 달리 명시되지 않는 한 직접 또는 간접적일 수 있으며, 기재된 개념, 시스템, 장치, 구조 및 기술은 이 사항에 제한하고자 하는 것은 아니다. 따라서, 엔티티 간의 결합은 직접적 또는 간접적인 결합을 의미할 수 있으며, 엔티티 간의 위치 관계는 직접적 또는 간접적인 위치 관계일 수 있다.
간접 위치 관계의 예로서, 요소 "B"에 걸쳐 배치된 요소 "A"에 대한 본 개시의 기준은 요소 "A" 및 "B"의 관련 특성 및 기능이 중간 요소에 의해 실질적으로 변경되지 않는 한, 하나 이상의 중간 요소(예를 들면, 요소 "C")가 요소 "A"와 요소 "B" 사이에 있는 상황을 포함한다. 청구범위 및 명세서의 해석을 위해 다음의 정의 및 약어가 사용된다. 본원에 사용된 바와 같이, 용어 "포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)", "포함하는(including)", "갖는다", "갖는", "함유한다" 또는 "함유하는", 또는 이들의 임의의 다른 변형은 비배타적 포함을 커버하기 위한 것이다. 예를 들면, 요소의 목록을 포함하는 공정, 방법, 제품 또는 장치는 반드시 이들 요소에만 제한되는 것은 아니고, 이러한 조성, 혼합, 공정, 방법, 물품 또는 장치에 대해 명시적으로 나열되지 않거나 또는 고유하지 않은 다른 요소를 포함할 수 있다.
추가로, "예시적인"이라는 용어는 "예, 사례 또는 예시로 제공되는"을 의미하기 위해 본원에서 사용된다. 본원에서 "예시적인"으로 기재된 임의의 실시형태 또는 설계가 다른 실시형태 또는 설계보다 반드시 바람직하거나 또는 유리한 것으로 해석되어서는 않된다. "하나 이상" 및 "적어도 하나"라는 용어는 1보다 크거나 같은 임의의 정수, 즉 1, 2, 3, 4 등을 포함하는 것으로 이해된다. 용어 "복수"는 2보다 크거나 같은 임의의 정수, 즉 2, 3, 4, 5 등을 포함하는 것으로 이해된다. 용어 "연결"은 간접 "연결" 및 직접 "연결"을 포함할 수 있다.
명세서에서 "하나의 실시형태", "일 실시형태", "예시적인 실시형태" 등에 대한 기준은 기재된 실시형태가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시형태는 특정 특징, 구조 또는 특성을 포함할 수 있다는 것을 나타낸다. 또한, 이러한 문구는 반드시 동일한 실시형태를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 당업자의 지식 내에서 실시형태와 관련하여 이러한 특징, 구조 또는 특성에 영향을 미친다는 것이 진술된다.
본원의 기재를 위해, "상측", "하측", "우측", "좌측", "수직", "수평", "상부 "하부"과 같은 용어는 예) 및 그 파생어는 작도시 배향된 대로 기재된 구조 및 방법과 관련되어야 하다. 용어 "오버레잉", "상면에", "상부에, "위에 배치된" 또는 "상면에 배치된"이라는 용어는 제 1 구조와 같은 제 1 요소가 제 2 구조와 같은 제 2 요소 상에 존재하고, 여기서 인터페이스 구조와 같은 중간 요소는 제 1 요소와 제 2 요소 사이에 존재할 수 있다. "직접 접촉"이라는 용어는 제 1 구조와 같은 제 1 요소와 제 2 구조와 같은 제 2 요소가 중간 요소 없이 연결되는 것을 의미한다. 이러한 용어는 방향성 또는 위치성 용어라고도 한다.
청구 요소를 수정하기 위한 청구에서 "제 1", "제 2", "제 3" 등과 같은 서수 용어의 사용은 그 자체로 한 청구 요소가 다른 것보다 임의의 상위, 과정, 또는 순서, 또는 방법의 동작이 수행되는 시간적 순서를 의미하지 않지만, 청구 요소를 구별하기 위해 소정의 명칭을 갖는 하나의 청구항 요소를 동일한 이름을 가진 다른 요소(그러나 서수 용어를 사용하기 위한)와 구별하기 위한 라벨로만 사용된다.
용어 "대략" 및 "약"은 일부 실시형태에서 목표 값의 ±20% 이내, 일부 실시형태에서 목표 값의 ±10% 이내, 일부 실시형태에 있어서 ±5% 이내, 일부 실시형태에 있어서 목표 값의 단지 ±2% 이내를 의미하기 위해 사용될 수 있다. "대략" 및 "약"이라는 용어는 목표 값을 포함할 수 있다. "실질적으로 동일한"이라는 용어는 일부 실시형태에서 서로의 ±20% 이내, 일부 실시형태에서 서로의 ±10% 이내, 일부 실시형태에서 서로의 ±5% 이내, 일부 실시형태에 있어서, 단지 서로의 ±2% 이내인 값을 지칭하는 데 사용될 수 있다.
"실질적으로"라는 용어는 일부 실시형태에서 비교 측정의 ±20% 이내, 일부 실시형태에서 ±10% 이내, 일부 실시형태에서 ±5% 이내, 및 일부 실시형태에서 단지 ±2% 이내인 값을 지칭하는 데 사용될 수 있다. %. 예를 들면, 제 2 방향에 "실질적으로" 수직인 제 1 방향은 일부 실시형태에 있어서 제 2 방향과 90° 각도를 이루는 ±20% 이내, 일부 실시형태에 있어서 제 2 방향과 90°를 이루는 ±10% 이내, 일부 실시형태에 있어서 제 2 방향과 90°를 이루는 ±5% 이내, 및 일부 실시형태에 있어서 제 2 방향과 90°를 이루는 단지 ±2% 이내인 제 1 방향을 나타낼 수 있다.
개시된 주제는 구성의 세부 사항에 대한 적용 및 하기 설명에 나타내거나 도면에 예시된 구성요소의 배열에 제한되지 않는다는 것을 이해해야 하다. 개시된 주제는 다른 실시형태가 가능하고, 또한 다양한 방식으로 실시 및 수행될 수 있다.
또한, 본원에 사용된 어구 및 전문 용어는 설명을 목적으로 하는 것이며, 제한하는 것으로 간주되어서는 안된다는 것을 이해해야 한다. 이와 같이, 당업자는 본 개시의 근거가 되는 개념이 개시된 주제의 여러 목적을 수행하기 위한 다른 구조, 방법 및 시스템의 설계를 위한 기초로서 쉽게 이용될 수 있다는 것을 이해할 것이다. 따라서, 청구범위는 개시된 주제의 정신 및 범위를 벗어나지 않는 한 그 동등한 구성을 포함하는 것으로 간주되어야 하다.
개시된 주제가 상술한 예시적인 실시형태에서 기재 및 예시되었지만, 본 개시는 단지 예로서 이루어졌으며, 개시된 주제의 구현의 세부사항에서 수많은 변경이 개시된 주제의 정신과 범위를 벗어나지 않고 이루어질 수 있다는 것은 이해된다.

Claims (43)

  1. 칩셋;
    RF 헤드;
    상기 칩셋과 상기 RF 헤드 사이의 신호 경로; 및
    이산 공급 레벨 및 제어 정보를 인코딩 및 변조한 다음, 인코딩 및 변조된 이산 공급 레벨 및 제어 정보를 상기 칩셋과 상기 RF 헤드 사이의 신호 경로 상의 이미 존재하는 신호와 다중화함으로써, 상기 신호 경로를 통해 이산 공급 레벨 및 제어 정보를 상기 칩셋으로부터 상기 RF 헤드로 전달하는 수단을 포함하는 시스템.
  2. 제 1 항에 있어서,
    상기 이산 공급 레벨 및 제어 정보를 상기 칩셋으로부터 상기 RF 헤드로 전달하기 위한 수단인 베이스밴드 칩셋은:
    복수의 개별 디지털 제어 로직(DCL) 신호를 수신하도록 구성되고, 또한 하나 이상의 인코딩된 DCL 신호를 그 출력에서 생성하도록 구성된 인코더;
    상기 인코더의 출력에 결합된 입력을 갖는 변조기로서, 상기 인코더로부터 하나 이상의 인코딩된 DCL 신호를 수신하고, 또한 그것에 제공된 상기 인코딩된 DCL 신호를 변조하도록 구성된 변조기;
    상기 인코더의 출력에 결합된 입력을 갖는 업컨버터로서, 변조 및 인코딩된 DCL 신호를 중간 주파수(IF) 신호로 변환하도록 구성된 업컨버터; 및
    상기 업컨버터의 출력에 결합되고 하나 이상의 변조 및 인코딩된 DCL IF 신호를 수신하도록 구성된 제 1 입력을 갖고, 하나 이상의 IQ 신호를 수신하도록 구성된 제 2 입력을 갖고, 또한 하나 이상의 제어 신호를 수신하도록 구성된 제 3 입력을 갖는 멀티플렉서로서, 하나 이상의 변조 및 인코딩된 DCL IF 신호, 하나 이상의 IQ 신호, 및 하나 이상의 제어 신호를 다중화하도록 구성된 멀티플렉서를 포함하는 시스템.
  3. 제 2 항에 있어서,
    상기 인코더는 유한 상태 기계(FSM)를 제어하기 위한 하나 이상의 인코딩된 보조 신호를 수신하도록 추가로 구성되는 시스템.
  4. 제 2 항에 있어서,
    상기 변조기는 상기 IF 신호로의 상향 변환 전에, 직교 진폭 변조(QAM)를 사용하여 인코더 출력 신호를 변조하고, 기존의 IQ 및 제어 신호와 다중화도록 구성되는 시스템.
  5. 제 2 항에 있어서,
    상기 변조기는 상기 IF 신호로의 상향 변환 전에, 직접 인코딩을 사용하여 인코더 출력 신호를 변조하고, IQ 및 제어 신호와 다중화하도록 구성되는 시스템.
  6. 제 1 항에 있어서,
    상기 RF 헤드는 상기 이산 공급 레벨 및 제어 정보를 수용하도록 구성된 전력 관리 회로(PMC)를 포함하는 시스템.
  7. 제 1 항에 있어서,
    상기 칩셋과 상기 RF 헤드 사이에 결합된 신호 경로는 상기 칩셋과 RF 헤드 사이에 결합된 전송 선로이고, 상기 전송 선로는 제 1 IF 주파수에서 다중화된 하나 이상의 변조 및 인코딩된 이산 공급 레벨 및 제어 정보 신호, 제 2 IF 주파수에서 하나 이상의 IQ 신호, 및 제 3 IF 주파수에서 하나 이상의 제어 신호를 실질적으로 동시에 전파 가능하도록 구성된 시스템.
  8. 제 1 항에 있어서,
    상기 RF 헤드는 밀리미터파 헤드인 시스템.
  9. 제 1 항에 있어서,
    상기 RF 헤드는:
    RF 전송 선로에 결합된 입력을 갖는 디멀티플렉서로서, 다중화된 하나 이상의 변조 및 인코딩된 DCL IF 신호, 하나 이상의 IQ 신호, 및 하나 이상의 제어 신호를 베이스밴드 칩셋으로부터 수신하도록 구성되고, 또한 제 1 디멀티플렉서 출력, IQ 및 제어 신호 중 하나의 제 1 신호를 제공하도록 구성된 제 2 디멀티플렉서 출력, 및 IQ 및 제어 신호 중 하나의 제 2 신호를 제공하도록 구성된 제 3 디멀티플렉서 출력을 갖는 디멀티플렉서;
    상기 디멀티플렉서의 제 1 출력에 결합된 입력을 갖고, 또한 하나 이상의 변조 및 인코딩된 DCL IF 신호를 수신하도록 구성된 다운컨버터;
    상기 다운컨버터의 출력에 결합된 입력을 갖는 복조기로서, 이것에 제공된 변조 신호를 복조하고, 또한 그 출력에서 복조 신호를 제공하도록 구성된 복조기; 및
    상기 복조기의 출력에 결합된 입력을 갖는 디코더로서, 개별 DCL 신호를 제공하도록, 이것에 제공된 신호를 디코딩하고, 그 출력에서 디코딩된 신호를 제공하도록 구성된 디코더를 포함하는 시스템.
  10. 제 1 항에 있어서,
    상기 RF 헤드는 전력 관리 회로(PMC)를 포함하고, 상기 이산 공급 레벨 및 제어 정보는 상기 PMC를 제어하기 위한 정보를 포함하는 시스템.
  11. 제 2 항에 있어서,
    상기 제어 신호는 패킷 기반 제어 신호를 포함하는 시스템.
  12. 칩셋;
    전력 관리 회로(PMC);
    상기 칩셋과 상기 PMC 사이에 결합된 하나 이상의 제어 라인으로서, 상기 칩셋은 제어 신호를 생성하고 상기 PMC에 제어 신호를 제공하도록 구성되고, 상기 제어 신호는 하나 이상의 디지털 제어 레벨(DCL) 신호로서 구성 정보를 담지하는 하나 이상의 제어 라인;
    상기 칩셋과 상기 PMC 사이에 결합되어 FSM 상태의 시퀀스를 변경하기 위한 수단을 포함하는 전력 관리 제어 인터페이스 시스템.
  13. 제 12 항에 있어서,
    FSM 상태의 시퀀스를 변경하기 위한 수단은:
    상기 칩셋과 상기 PMC 사이에 결합된 하나 이상의 보조 라인으로서, 유한 상태 기계(FSM)가 현재 상태로부터 하나 이상의 비인접 상태로 이동하는 능력을 갖도록 유한 상태 기계(FSM)에서 대응하는 상태에 대한 DCL 상태의 맵핑을 결정하는 보조 신호를 담지하도록 구성된 하나 이상의 보조 라인; 및
    사이드라인 통신 수단 중 적어도 하나를 포함하는 시스템.
  14. 제 13 항에 있어서,
    상기 사이드라인 통신 수단은 레지스터에 결합된 MIPI RFFE 시리얼 통신 버스를 포함하고, 상기 FSM 상태의 순서는 레지스터 쓰기 동작에 의해 재구성될 수 있는 시스템.
  15. 제 12 항에 있어서,
    상기 하나 이상의 보조 라인 중 적어도 하나 상의 보조 신호의 값을 변경함으로써, 상기 하나 이상의 보조 라인은 FSM에서의 상태의 시퀀스를 변경하도록 구성되는 시스템.
  16. 제 12 항에 있어서,
    상기 하나 이상의 보조 라인 중 적어도 하나 상의 보조 신호의 값을 변경하는 것에 응답하여, FSM 시퀀스는 FSM 상태의 제 1 시퀀스로부터 FSM 상태의 다른 제 2 시퀀스로 변경되는 시스템.
  17. 이산 공급 레벨 및 제어 정보를 칩셋으로부터 전력 관리 회로(PMC)로 전달하기 위한 수단을 포함하는 5G 모바일 핸드셋을 위한 칩셋으로서:
    상기 전달하기 위한 수단은,
    이산 공급 레벨 및 제어 정보를 인코딩하기 위한 수단;
    이산 공급 레벨 및 제어 정보를 변조하기 위한 수단; 및
    인코딩 및 변조된 이산 공급 레벨 및 제어 정보를 칩셋과 PMC 사이의 신호를 담지하도록 구성된 전송 선로 상의 이미 존재하는 신호와 다중화하기 위한 수단을 포함하는 5G 모바일 핸드셋을 위한 칩셋.
  18. 제 17 항에 있어서,
    상기 인코딩하기 위한 수단은 인코더를 포함하고;
    상기 변조하기 위한 수단은 변조기를 포함하고; 또한
    상기 다중화하기 위한 수단은 멀티플렉서를 포함하는 칩셋.
  19. 제 18 항에 있어서,
    상기 인코더는 이산 공급 레벨 및 제어 정보를 수신하도록 구성되고, 또한 그 출력에서 하나 이상의 인코딩된 이산 공급 레벨 및 제어 정보 신호를 생성하도록 구성되고;
    상기 변조기는 상기 인코더의 출력에 결합된 입력을 갖고, 또한 상기 인코더로부터 하나 이상의 인코딩된 이산 공급 레벨 및 제어 정보 신호를 수신하고, 그것에 제공된 인코딩된 이산 공급 레벨 및 제어 정보 신호를 변조하도록 구성되고;
    상기 멀티플렉서는 상기 변조기의 출력에 결합되고 하나 이상의 변조 및 인코딩된 이산 공급 레벨 및 제어 정보 신호를 수신하도록 구성된 제 1 입력을 갖고, 하나 이상의 IQ 신호를 수신하도록 구성된 제 2 입력을 갖고, 또한 하나 이상의 패킷 기반 제어 신호를 수신하도록 구성된 제 3 입력을 가지며, 상기 멀티플렉서는 그 출력에서 상기 하나 이상의 변조 및 인코딩된 이산 공급 레벨 및 제어 정보 신호, 상기 하나 이상의 IQ 신호 및 상기 하나 이상의 제어 신호를 다중화하도록 구성되는 칩셋.
  20. 제 19 항에 있어서,
    상기 인코더의 출력에 결합된 입력 및 상기 멀티플렉서의 제 1 입력에 결합된 출력을 갖는 업컨버터로서, 변조 및 인코딩된 이산 공급 레벨 및 제어 정보 신호를, 하나 이상의 IQ 신호, 및 하나 이상의 제어 신호의 IF 신호 주파수와는 다른 중간 주파수(IF) 신호로 변환하도록 구성된 업컨버터를 추가로 포함하고; 또한
    상기 멀티플렉서는:
    제 1 입력에서 하나 이상의 변조 및 인코딩된 이산 공급 레벨 및 제어 정보 신호를 제 1 IF 주파수에서;
    제 2 입력에서 하나 이상의 IQ 신호를 제 2 IF 주파수에서; 및
    제 3 입력에서 하나 이상의 제어 신호를 제 3 IF 주파수에서 수신하도록 구성되는 칩셋.
  21. 제 20 항에 있어서,
    상기 제 1 IF 주파수는 상기 제 2 IF 주파수와 상이하고; 또한
    상기 제 2 IF 주파수는 상기 제 3 IF 주파수와 상이한 칩셋.
  22. 칩셋;
    전력 관리 회로(PMC);
    상기 칩셋과 상기 PMC 사이에 결합된 하나 이상의 제어 라인으로서, 상기 칩셋은 제어 신호를 생성하고 상기 제어 신호를 상기 PMC에 제공하도록 구성되고, 상기 제어 신호는 하나 이상의 디지털 제어 레벨(DCL) 신호로서 구성 정보를 담지하는 하나 이상의 제어 라인;
    유한 상태 기계(FSM);
    상기 FSM에서의 상태의 순서를 재구성하기 위한 수단을 포함하는 전력 관리 제어 인터페이스 시스템.
  23. 제 22 항에 있어서,
    상기 FSM에서의 상태의 순서를 재구성하기 위한 수단은 레지스터에 결합된 MIPI RFFE 시리얼 통신 버스를 포함하고, 상기 FSM 순서는 레지스터 쓰기 동작에 의해 재구성될 수 있는 시스템.
  24. (a) 칩셋으로부터 PMC로 적어도 2개의 신호 라인을 통해 하나 이상의 디지털 제어 레벨(DCL) 신호를 제공하는 단계; 및
    (b) 상기 칩셋과 상기 PMC 사이에 결합된 적어도 하나의 보조 라인에 대한 보조 신호의 값을 변경함으로써, 상기 PMC에서 유한 상태 기계(FSM) 시퀀스를 수정하는 단계를 포함하는 방법.
  25. 제 24 항에 있어서,
    상기 하나 이상의 보조 라인 중 적어도 하나 상의 보조 신호의 값을 변경하는 것에 응답하여, FSM 시퀀스는 FSM 상태의 제 1 시퀀스로부터 FSM 상태의 다른 제 2 시퀀스로 변경되는 방법.
  26. 제 24 항에 있어서,
    오류를 거부하기 위해 상기 DCL 신호를 인코딩하는 단계를 추가로 포함하는 방법.
  27. 디지털 제어 로직(DCL) 정보를 수신하도록 구성되고, 또한 하나 이상의 인코딩된 DCL 신호를 그 출력에서 생성하도록 구성된 인코더;
    상기 인코더의 출력에 결합된 입력을 갖는 변조기로서, 상기 인코더로부터 하나 이상의 인코딩된 DCL 신호를 수신하고, 또한 그것에 제공된 상기 인코딩된 DCL 신호를 변조하도록 구성된 변조기;
    상기 인코더의 출력에 결합된 입력을 갖는 업컨버터로서, 변조 및 인코딩된 DCL 신호를 중간 주파수(IF) 신호로 변환하도록 구성된 업컨버터; 및
    상기 업컨버터의 출력에 결합되고 하나 이상의 변조 및 인코딩된 DCL IF 신호를 수신하도록 구성된 제 1 입력을 갖고, 하나 이상의 IQ 신호를 수신하도록 구성된 제 2 입력을 갖고, 또한 하나 이상의 제어 신호를 수신하도록 구성된 제 3 입력을 갖는 멀티플렉서로서, 상기 하나 이상의 변조 및 인코딩된 DCL IF 신호, 상기 하나 이상의 IQ 신호, 및 상기 하나 이상의 제어 신호를 다중화하도록 구성된 멀티플렉서를 포함하는 베이스밴드 칩셋;
    전력 관리 회로(PMC); 및
    상기 베이스밴드 칩셋과 상기 PMC 사이에 결합된 전송 선로로서, 상기 다중화된 하나 이상의 변조 및 인코딩된 DCL IF 신호, 상기 하나 이상의 IQ 신호, 및 상기 하나 이상의 제어 신호를 상기 베이스밴드 칩셋과 상기 PMC 사이에서 전파하도록 구성된 RF 전송 선로를 포함하는 시스템.
  28. 제 27 항에 있어서,
    상기 RF 헤드는 밀리미터파 헤드인 시스템.
  29. 제 27 항에 있어서,
    상기 인코더는 보조 신호를 수신하고, 또한 하나 이상의 인코딩된 보조 신호를 생성하도록 구성되는 시스템.
  30. 제 27 항에 있어서,
    상기 변조기는 IF 신호로의 상향 변환 전에, 직교 진폭 변조(QAM)를 사용하여 인코더 출력 신호를 변조하고, 기존의 IQ 및 제어 신호와 다중화하도록 구성되는 시스템.
  31. 제 27 항에 있어서,
    상기 변조기는 IF 신호로의 상향 변환 전에, 직접 인코딩을 사용하여 인코더 출력 신호를 변조하고, 기존의 IQ 및 제어 신호와 다중화하도록 구성되는 시스템.
  32. 제 27 항에 있어서,
    상기 RF 헤드는:
    RF 전송 선로에 결합된 입력을 갖는 디멀티플렉서로서, 베이스밴드 칩셋으로부터 다중화된 하나 이상의 변조 및 인코딩된 DCL IF 신호, 하나 이상의 IQ 신호, 및 하나 이상의 제어 신호를 수신하도록 구성되고, 또한 제 1 디멀티플렉서 출력, IQ 및 제어 신호 중 하나의 제 1 신호를 제공하도록 구성된 제 2 디멀티플렉서 출력, 및 IQ 및 제어 신호 중 하나의 제 2 신호를 제공하도록 구성된 제 3 디멀티플렉서 출력을 갖는 디멀티플렉서;
    상기 디멀티플렉서의 제 1 출력에 결합되는 입력을 갖고, 또한 하나 이상의 변조 및 인코딩된 DCL IF 신호를 수신하도록 구성된 다운컨버터;
    상기 다운컨버터의 출력에 결합된 입력을 갖는 복조기로서, 그것에 제공된 변조 신호를 복조하고, 또한 그 출력에서 복조 신호를 제공하도록 구성된 복조기;
    상기 복조기의 출력에 결합된 입력을 갖는 디코더로서, 그것에 제공된 신호를 디코딩하고, 또한 개별 DCL 신호를 제공하도록 그 출력에서 디코딩된 신호를 제공하도록 구성된 디코더를 포함하는 시스템.
  33. 제 27 항에 있어서,
    상기 제어 신호는 패킷 기반 제어 신호를 포함하는 시스템.
  34. 제 27 항에 있어서,
    상기 RF 전송 선로는 동축 전송 선로; 도파관 전송 선로; 스트립 전송 선로; 및 광링크 중 하나에 대응하는 시스템.
  35. 제 27 항에 있어서,
    상기 RF 전송 선로 상의 DCL 정보를 인코딩하도록 구성된 멀티플렉서를 추가로 포함하는 시스템.
  36. 제 27 항에 있어서,
    상기 칩셋은 상기 칩셋으로부터 상기 RF 헤드로의 전송 전에 상기 DCL 정보를 인코딩하도록 구성된 인코더를 포함하는 시스템.
  37. 제 36 항에 있어서,
    상기 인코더는 복수의 DCL 스트림을 인코딩함으로써 가능 출력 상태의 수가 증가되게 되도록 구성되는 시스템.
  38. 제 37 항에 있어서,
    상기 DCL 정보는 3상태 인코딩되는 시스템.
  39. 제 38 항에 있어서,
    3상태 인코딩은 DCL 값이 변경되지 않은 것에 응답하여 0을 인코딩하는 것; DCL 값이 감소된 것에 응답하여 1을 인코딩하는 것; 및 DCL 값이 증가된 것에 응답하여 2를 인코딩하는 것을 포함하는 시스템.
  40. 제 37 항에 있어서,
    상기 인코더의 출력은 단일 변조된 중간 주파수 신호가 상기 칩셋과 상기 PMC 사이에 제공되도록, 중간 주파수로 상향 변환되기 전에 변조되고, 상기 RF 전송 선로 상의 기존의 중간 주파수 신호와 다중화되는 시스템.
  41. 제 40 항에 있어서,
    상기 단일 변조된 중간 주파수 신호는 상기 RF 헤드에서 역다중화되고, 상기 중간 주파수로부터 하향 변환되고, 상기 PMC에서 사용하기 위해 개별 DCL 스트림으로 다시 디코딩되는 시스템.
  42. 제 37 항에 있어서,
    상기 DCL 정보는 직접 인코딩되는 시스템.
  43. 제 37 항에 있어서,
    상기 DCL 정보는 직교 진폭 변조(QAM)를 사용하여 인코딩되는 시스템.
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