KR20220041293A

KR20220041293A - 표시 장치 및 연결 회로 기판

Info

Publication number: KR20220041293A
Application number: KR1020200124039A
Authority: KR
Inventors: 김원태; 김명수; 김보연; 이재한; 이휘원
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-09-24
Filing date: 2020-09-24
Publication date: 2022-04-01
Also published as: EP3974897A1; US20240023393A1; US11770954B2; US20230020452A1; US11476321B2; US20220093717A1; CN114256303A

Abstract

본 발명의 일 실시예에 따른 표시장치는 제1 방향을 따라 배열된 복수의 패널 패드를 포함하는 표시패널, 상기 제1 방향을 따라 배열되고 상기 복수의 패널 패드들과 전기적으로 연결되는 복수의 패널 측 패드, 및 상기 제1 방향을 따라 배열되고, 상기 복수의 제1 패드와 이격된 복수의 기판 측 패드를 포함하는 연결회로기판, 및 상기 복수의 기판 측 패드와 전기적으로 연결되고 상기 제1 방향을 따라 배열된 복수의 기판 패드를 포함하는 메인회로기판을 포함하고, 상기 복수의 기판 측 패드는 제1 패드, 및 상기 제1 패드와 상기 제1 방향을 따라 중첩하는 제2 패드를 포함하고, 상기 제2 패드는 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 수직 배열 패드, 및 상기 복수의 수직 배열 패드에 상기 제2 방향을 따라 인접하게 배치된 추가 패드를 포함하여, 표시장치의 신뢰성이 개선될 수 있다.

Description

표시 장치 및 연결 회로 기판{DISPLAY DEVICE AND CONNECTION CIRCUIT BOARD}

본 발명은 표시장치 및 이에 포함되는 연결 회로 기판에 관한 것이다. 보다 상세하게는, 신뢰성이 향상된 표시장치 및 이에 포함되는 연결 회로 기판에 관한 것이다.

일반적으로, 표시패널이 제조된 후 표시패널에 회로기판을 연결한다. 예컨대, TAB(Tape Automated Bonding) 실장 방식은 이방성 도전 필름(ACF: Anisotropic Conductive Film)을 이용하여 회로기판을 표시패널에 본딩한다.

최근 들어, 베젤영역(또는 비표시영역)이 감소되면서도, 강한 내구성을 갖는 표시장치에 대한 설계안들이 활발하게 연구되고 있다.

본 발명은 고해상도 표시장치에 적용될 수 있고, 패드 간 단락(short) 등의 불량이 방지될 수 있는 연결회로기판을 포함하는 표시장치를 제공하는 것을 목적으로 한다.

본 발명의 일 실시예에 따른 표시장치는 제1 방향을 따라 배열된 복수의 패널 패드를 포함하는 표시패널, 상기 제1 방향을 따라 배열되고 상기 복수의 패널 패드들과 전기적으로 연결되는 복수의 패널 측 패드, 및 상기 제1 방향을 따라 배열되고, 상기 복수의 제1 패드와 이격된 복수의 기판 측 패드를 포함하는 연결회로기판, 및 상기 복수의 기판 측 패드와 전기적으로 연결되고 상기 제1 방향을 따라 배열된 복수의 기판 패드를 포함하는 메인회로기판을 포함하고, 상기 복수의 기판 측 패드는 제1 패드, 및 상기 제1 패드와 상기 제1 방향을 따라 중첩하는 제2 패드를 포함하고, 상기 제2 패드는 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 수직 배열 패드, 및 상기 복수의 수직 배열 패드에 상기 제2 방향을 따라 인접하게 배치된 추가 패드를 포함한다.

상기 기판 측 패드는 상기 메인회로기판으로부터 신호를 전달받고, 상기 패널 측 패드는 상기 표시 패널로 상기 신호를 전달할 수 있다.

상기 복수의 수직 배열 패드 각각은 상기 제2 방향을 따라 연장된 연결부, 및 상기 연결부로부터 상기 제1 방향을 따라 연장되는 패드부를 포함할 수 있다.

상기 복수의 수직 배열 패드는 제1 수직 배열 패드, 및 제2 수직 배열 패드를 포함하고, 상기 제1 수직 배열 패드는 상기 제2 방향을 따라 연장된 제1 연결부, 및 상기 제1 연결부로부터 상기 제1 방향을 따라 연장되고, 상기 제1 방향으로 연장된 제1 가상선 상에 배치되는 제1 패드부를 포함하고, 상기 제2 수직 배열 패드는 상기 제2 방향을 따라 연장된 제2 연결부, 및 상기 제2 연결부로부터 상기 제1 방향을 따라 연장되고, 상기 제1 가상선보다 상기 메인회로기판으로부터 이격되어 정의된 제2 가상선 상에 배치되는 제2 패드부를 포함하고, 상기 제1 입력 패드는 상기 제1 및 제2 가상선과 중첩하도록 배치되고, 상기 제1 패드부는 상기 제2 가상선과 비중첩하도록 배치되고, 상기 제2 패드부는 상기 제1 가상선과 비중첩하도록 배치될 수 있다.

상기 추가 패드는 상기 제1 가상선 및 상기 제2 가상선과 비중첩하도록 배치될 수 있다.

상기 제1 수직 배열 패드의 상기 제2 방향의 길이는 상기 제2 수직 배열 패드의 상기 제2 방향의 길이보다 클 수 있다.

상기 추가 패드는 상기 제2 방향을 따라 상기 제1 수직 배열 패드 및 상기 제2 수직 배열 패드 사이에 배치되는 제1 부분, 및 상기 제2 방향을 따라 상기 제2 수직 배열 패드를 사이에 두고 상기 제1 수직 배열 패드와 이격되어 배치되는 제2 부분을 포함할 수 있다.

상기 복수의 수직 배열 패드는 제3 수직 배열 패드를 더 포함하고, 상기 제3 수직 배열 패드는 상기 제2 방향을 따라 연장된 제3 연결부, 및 상기 제3 연결부로부터 상기 제1 방향을 따라 연장되고, 상기 제1 가상선 및 상기 제2 가상선보다 상기 메인회로기판으로부터 이격되어 정의된 제3 가상선 상에 배치되는 제3 패드부를 포함하고, 상기 제3 패드부는 상기 제1 가상선 및 상기 제2 가상선과 비중첩하도록 배치될 수 있다.

상기 제2 패드의 상기 제1 방향의 폭은 상기 제1 패드의 상기 제1 방향의 폭보다 클 수 있다.

상기 추가 패드의 상기 제1 방향의 폭은 상기 제1 입력 패드의 상기 제1 방향의 폭보다 클 수 있다.

상기 복수의 기판 패드는 상기 제1 패드와 전기적으로 연결되는 제1 기판 패드, 및 상기 제2 패드와 전기적으로 연결되는 제2 기판 패드를 포함하고, 상기 제2 기판 패드의 상기 제1 방향의 폭은 상기 제1 기판 패드의 상기 제1 방향의 폭보다 클 수 있다.

상기 제2 기판 패드는 평면상에서 상기 복수의 수직 배열 패드들 중 적어도 일부, 및 상기 추가 패드와 중첩할 수 있다.

상기 연결회로기판은 일단이 상기 복수의 제2 패드에 연결되는 복수의 배선들, 및 상기 복수의 배선들의 타단에 연결되는 구동회로를 더 포함할 수 있다.

상기 수직 배열 패드들 각각의 상기 제2 방향으로의 길이는 상기 제1 배열 패드의 상기 제2 방향으로의 길이보다 작을 수 있다.

상기 추가 패드는 상기 메인회로기판으로부터 전원 전압을 제공받는 전원 패드일 수 있다.

상기 추가 패드의 상기 제2 방향으로의 길이는 상기 제1 패드의 상기 제2 방향으로의 길이보다 작을 수 있다.

본 발명의 일 실시예에 따른 표시장치는 표시패널, 제1 방향을 따라 배열되는 복수의 기판 측 패드를 포함하는 연결회로기판, 및 상기 복수의 기판 측 패드와 전기적으로 연결되고 상기 제1 방향을 따라 배열된 복수의 기판 패드를 포함하는 메인회로기판을 포함하고, 상기 복수의 기판 측 패드는 상기 제1 방향을 따라 제1 폭을 가지는 제1 패드, 및 상기 제1 패드와 상기 제1 방향을 따라 중첩하고, 상기 제1 방향을 따라 상기 제1 폭보다 큰 제2 폭을 가지는 제2 패드를 포함하고, 상기 제2 패드는 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 수직 배열 패드, 및 상기 복수의 수직 배열 패드에 상기 제2 방향을 따라 인접하게 배치된 추가 패드를 포함한다.

본 발명의 일 실시예에 따른 연결회로기판은 제1 방향을 따라 배열되는 복수의 제1 행 패드, 및 상기 제1 방향을 따라 배열되고, 상기 복수의 제1 행 패드와 이격된 복수의 제2 행 패드를 포함하고, 상기 복수의 제2 행 패드는 제1 패드, 및 상기 제1 패드와 상기 제1 방향을 따라 이격되고, 상기 제1 방향에서 상기 제1 패드보다 큰 폭을 가지는 제2 패드를 포함하고, 상기 제2 패드는 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 수직 배열 패드, 및 상기 복수의 수직 배열 패드에 상기 제2 방향을 따라 인접하게 배치된 추가 패드를 포함한다.

본 발명의 일 실시예에 따른 연결회로기판은 일단이 상기 복수의 제2 행 패드에 연결되는 복수의 배선들, 및 상기 복수의 배선들의 타단에 연결되는 구동회로를 더 포함할 수 있다.

상기 복수의 수직 배열 패드는 상기 제1 방향으로 연장된 제1 가상선 상에 배치된 상기 제1 수직 배열 패드, 및 상기 제1 가상선과 평행하고, 상기 제1 가상선보다 상기 구동회로에 인접하게 정의된 제2 가상선 상에 배치되는 제2 수직 배열 패드를 포함하고, 상기 제1 입력 패드는 상기 제1 및 제2 가상선과 중첩하도록 배치되고, 상기 제1 수직 배열 패드는 상기 제2 가상선과 비중첩하도록 배치되고, 상기 제2 수직 배열 패드는 상기 제1 가상선과 비중첩하도록 배치될 수 있다.

본 발명의 실시예에 따르면, 입력패드행에 배치된 패드 간의 간격을 증가시킬 수 있어, 패드 간 단락 등의 불량이 연결회로기판에 발생하는 것이 방지되면서도, 패드 간 접속 특성을 확보할 수 있어, 본 발명의 실시예에 따른 연결회로기판을 포함하는 표시장치의 신뢰성이 개선될 수 있다.

도 1a는 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 3은 본 발명의 실시예에 따른 표시패널 중 일부분의 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 표시장치의 일부분을 확대한 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 표시패널의 일부분을 확대한 평면도이다.
도 4c는 본 발명의 일 실시예에 따른 표시장치의 일부분의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 연결회로기판의 평면도이다.
도 5b 내지 도 5d는 본 발명의 일 실시예에 따른 연결회로기판의 일부분을 확대한 평면도들이다.
도 6a는 본 발명의 일 실시예에 따른 메인회로기판의 일부분의 평면도이다.
도 6b는 본 발명의 일 실시예에 따른 메인회로기판의 일부분을 확대한 평면도이다.
도 7a는 본 발명의 일 실시예에 따른 연결회로기판과 메인회로기판이 전기적으로 연결되는 영역의 평면도이다.
도 7b는 본 발명의 일 실시예에 따른 연결회로기판과 메인회로기판이 전기적으로 연결되는 영역의 단면도이다.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 도면을 참조하여 본 발명의 일 실시예에 따른 표시장치에 대해 설명한다.

도 1a는 본 발명의 일 실시예에 따른 표시장치의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 표시장치의 단면도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 평면도이다.

도 1a, 도 1b 및 도 2를 함께 참조하면, 표시장치(DD)는 표시패널(DP), 연결회로기판(FPCB), 및 메인 회로기판(MPCB)을 포함한다. 본 실시예에서 연결회로기판(FPCB)에 구동회로(DC)가 실장된 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 구동회로(DC)는 연결회로기판(FPCB)에 실장되지 않을 수 있고, 표시패널(DP) 또는 메인 회로기판(MPCB)에 실장될 수도 있다. 표시장치(DD)는 복수의 연결회로기판(FPCB)을 포함할 수 있고, 복수의 연결회로기판(FPCB) 각각에는 구동회로(DC)가 실장될 수 있다.

별도로 도시하지 않았으나, 표시장치(DD)는 샤시부재 또는 몰딩부재를 더 포함할 수 있고, 표시패널(DP)의 종류에 따라 백라이트 유닛을 더 포함할 수 있다.

표시패널(DP)은 액정 표시 패널(liqid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel) 및 일렉트로웨팅 표시 패널(electrowetting display panel), 및 유기발광표시패널(organic light emitting display panel) 중 어느 하나 일 수 있고, 특별히 제한되지 않는다. 이하, 본 명세서에서 표시패널(DP)은 유기발광표시패널인 것으로 설명되나, 이에 한정되지 않고 표시패널(DP)은 액정 표시패널일 수도 있다.

표시패널(DP)은 제1 기판(100) 및 제1 기판(100) 마주하며 이격된 제2 기판(200)을 포함할 수 있다. 제1 기판(100)과 제2 기판(200) 사이에는 소정의 셀 갭이 형성될 수 있다. 셀 갭은 제1 기판(100)과 제2 기판(200)을 결합하는 실런트(SLM)에 의해 유지될 수 있다. 제1 기판(100)과 제2 기판(200) 사이에 형성된 셀 갭은 공기층을 포함할 수 있다. 다만 이에 한정되지 않고, 제1 기판(100)과 제2 기판(200) 사이에 형성된 셀 갭에는 절연물질 등으로 형성된 버퍼층 등이 충전될 수도 있다. 제1 기판(100)과 제2 기판(200) 사이에는 이미지 생성을 위한 계조표시층이 배치될 수 있다. 계조표시층은 표시패널의 종류에 따라 액정층, 유기발광층, 전기영동층을 포함할 수 있다.

도시하지는 않았으나, 제1 기판(100)과 제2 기판(200) 중 어느 하나는 생략되고, 표시패널(DP)은 하나의 표시기판을 포함할 수도 있다. 예를 들어, 표시 패널(DP)에서는 제2 기판(200)이 생략되고, 제1 기판(100) 상에 제2 기판(200)에 포함된 구성 중 일부가 순차적으로 적층될 수도 있다.

도 1a에 도시된 것과 같이, 표시패널(DP)은 표시면(DP-IS)을 통해 이미지를 표시할 수 있다. 표시면(DP-IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행한다. 표시면(DP-IS)은 표시영역(DA)과 비표시영역(NDA)을 포함할 수 있다. 비표시영역(NDA)은 표시면(DP-IS)의 테두리를 따라 정의된다. 표시영역(DA)은 비표시영역(NDA)에 의해 에워쌀 수 있다. 본 발명의 일 실시예에서 비표시영역(NDA)은 연결회로기판(FPCB)에 인접한 일측 영역에만 배치될 수도 있다.

표시면(DP-IS)의 법선 방향, 즉 표시패널(DP)의 두께 방향은 제3 방향(DR3)이 지시한다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 다만, 본 실시예에서 도시된 제1 내지 제3 방향들(DR1, DR2, DR3)은 예시에 불과하고, 이에 한정되지 않는다.

본 발명의 일 실시예에서 평면형 표시면을 구비한 표시패널(DP)을 도시하였으나, 이에 제한되지 않는다. 표시장치(DD)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수의 표시영역들을 포함할 수도 있다.

메인회로기판(MPCB)에는 신호 제어부(SCP)가 실장될 수 있다. 신호 제어부(SCP)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어신호를 수신한다. 신호 제어부(SCP)는 표시패널(DP)에 제어신호를 제공할 수 있다.

연결회로기판(FPCB)은 표시패널(DP) 및 메인 회로기판(MPCB)에 각각 전기적으로 연결된다. 연결회로기판(FPCB)은 메인 회로기판(MPCB)으로부터 구동회로(DC)에 신호를 전달하고, 구동회로(DC)으로부터 표시패널(DP)에 신호를 전달할 수 있다. 본 실시예에서 구동회로(DC)는 데이터 구동회로일 수 있다. 본 발명의 일 실시예에서 연결회로기판(FPCB)은 신호 제어부(SCP)로부터 표시패널(DP)에 신호를 전달할 수 있다. 연결회로기판(FPCB)은 플렉서블한 물질을 포함하는 베이스층(BL-F, 도 5a)을 포함할 수 있다.

연결회로기판(FPCB)은 전도성 접착부재에 의해 표시패널(DP) 및 메인 회로기판(MPCB) 각각에 접속될 수 있다. 전도성 접착부재는 이방성 도전 필름(ACF, Anisotropic Conductive Film)을 포함할 수 있다. 이하, 전도성 접착부재는 이방성 도전 필름(ACF)으로 설명될 수 있다.

본 실시예에서 연결회로기판(FPCB)은 표시 패널(DP)의 패드영역(PDA)에 배치된 표시 패널(DP)의 패드행에 접속된다. 본 실시예에서 패드영역(PDA)은 제1 기판(100)에 배치되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 본 발명의 일 실시예에서 패드영역(PDA)은 제2 기판(200)에 배치될 수도 있다.

한편, 본 실시예에서는 표시 패널(DP)에 정의된 복수의 패드영역(PDA) 각각에 하나의 연결회로기판(FPCB)이 접속되는 것을 예시적으로 도시하였으나, 이에 한정되지 않고 패드영역(PDA) 각각에는 2종의 연결회로기판이 접속될 수도 있다.

도 2에서는 패널 신호라인들(GL1~GLn, DL1~DLm, PL-G, PL-D) 및 화소들(PX11~PXnm)의 평면상 배치관계를 도시하였다. 패널 신호라인들(GL1~GLn, DL1~DLm, PL-G, PL-D)은 복수의 게이트 라인들(GL1~GLn), 복수의 데이터 라인들(DL1~DLm) 및 보조 신호라인들(PL-G, PL-D)을 포함할 수 있다.

복수의 게이트 라인들(GL1~GLn)은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 나열되고, 복수의 데이터 라인들(DL1~DLm)은 복수의 게이트 라인들(GL1~GLn)과 절연 교차한다. 복수의 게이트 라인들(GL1~GLn)과 복수의 데이터 라인들(DL1~DLm)은 표시영역(DA)에 중첩하게 배치된다. 보조 신호라인들(PL-G, PL-D)은 비표시영역(NDA)에 중첩하게 배치되고, 복수의 게이트 라인들(GL1~GLn)과 복수의 데이터 라인들(DL1~DLm)에 연결된다.

복수의 게이트 라인들(GL1~GLn)에 연결되는 게이트 보조 신호라인들(PL-G)은 복수의 게이트 라인들(GL1~GLn)과 동일한 층 상에 배치되고 일체의 형상을 이룰 수 있다. 도2 에는 복수의 게이트 라인들(GL1~GLn)과 게이트 보조 신호라인들(PL-G)이 하나의 신호라인으로 도시되었으며, 서로 연결된 게이트 라인들(GL1~GLn)과 게이트 보조 신호라인들(PL-G)은 하나의 신호라인의 서로 다른 부분으로 정의될 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며, 서로 연결된 게이트 라인들(GL1~GLn)과 게이트 보조 신호라인들(PL-G)은 각각 구분되는 것으로 정의될 수도 있다.

데이터 라인들(DL1~DLm)에 연결되는 데이터 보조 신호라인들(PL-D)은 복수의 데이터 라인들(DL1~DLm)과 다른 층 상에 배치될 수 있다. 컨택홀(CH)을 통해 데이터 라인들(DL1~DLm)은 데이터 보조 신호라인들(PL-D) 중 대응하는 신호라인들이 전기적으로 연결될 수 있다. 컨택홀(CH)은 데이터 라인들(DL1~DLm)과 데이터 보조 신호라인들(PL-D) 사이에 배치된 적어도 하나의 절연층을 관통한다. 도 2에는 2개의 컨택홀(CH)을 예시적으로 도시하였다.

본 발명의 일 실시예에서 컨택홀(CH)은 생략될 수 있다. 데이터 라인들(DL1~DLm)과 데이터 보조 신호라인들(PL-D)은 동일한 층 상에 배치될 수도 있다. 이때, 데이터 라인들(DL1~DLm)과 데이터 보조 신호라인들(PL-D) 중 연결된 데이터 라인과 데이터 보조 신호라인은 하나의 신호라인으로 정의될 수도 있다. 이때 서로 연결된 데이터 라인과 데이터 보조 신호라인은 하나의 신호라인의 서로 다른 부분으로 정의될 수 있다.

화소들(PX11~PXnm) 각각은 복수의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인과 복수의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된다. 화소들(PX11~PXnm) 각각은 화소 구동회로 및 표시소자를 포함할 수 있다.

화소들(PX11~PXnm)은 제1 방향(DR1) 및 제2 방향(DR2) 각각을 따라 배열된 매트릭스 형태로 배치될 수 있다. 다만 이에 제한되지 않고, 화소들(PX11~PXnm)은 펜타일 형태로 배치될 수 있다. 화소들(PX11~PXnm)은 다이아몬드 형태나, 스트라이프 형태 등으로 배치될 수 있다.

도 2에 도시된 것과 같이, 패드영역들(PDA) 각각에는 패드행(PD)이 배치된다. 패드행(PD)은 제1 방향(DR1)으로 나열된 복수의 패드들을 포함한다. 패드행(PD)은 표시패널(DP)의 엣지(E-DP)에 인접하도록 배치될 수 있다. 패드행(PD)의 패드들은 데이터 보조 신호라인들(PL-D)에 각각 연결된다.

게이트 구동회로(GDC)는 OSG(oxide silicon gate driver circuit) 또는 ASG(amorphose silicon gate driver circuit) 공정을 통해 표시패널(DP)에 집적화될 수 있다. 게이트 보조 신호라인들(PL-G)은 게이트 구동회로(GDC)로부터 게이트 신호를 수신한다.

도 3은 본 발명의 실시예에 따른 표시패널 중 일부분의 단면도이다. 도 3에서는 표시패널(DP)에 포함된 일 화소(PX)에 대응하는 단면을 도시하였다.

전술한 바와 같이, 표시패널(DP)은 유기발광표시패널일 수 있다. 도 3에 도시된 것과 같이, 표시패널(DP)의 화소(PX)는 스위칭 트랜지스터(T1), 구동 트랜지스터(T2), 및 발광소자(OLED)를 포함할 수 있다.

표시패널(DP)은 제1 기판(100) 및 제2 기판(200)을 포함할 수 있다. 표시패널(DP)에서, 제1 기판(100)은 표시기판으로, 제2 기판(200)은 봉지기판으로 지칭될 수 있다. 제1 기판(100)은 제1 베이스 기판(BS1), 제1 베이스 기판(BS1) 상에 배치된 회로 소자층(DP-CL), 회로 소자층(DP-CL) 상에 배치된 표시 소자층(DP-OLED), 및 표시 소자층(DP-OLED) 상에 배치된 커버층(CL)을 포함할 수 있다. 제2 기판(200)은 제2 베이스 기판(BS2), 제2 베이스 기판(BS2) 상에 배치된 블랙매트릭스층(BM) 및 컬러변환층(CCL)을 포함할 수 있다.

일 실시예에서, 제2 기판(200)은 생략되고, 제2 기판(200)에 포함된 구성 중 적어도 어느 하나는 제1 기판(100) 상에 직접 배치될 수도 있다. 제2 기판(200)에 포함된 제2 베이스 기판(BS2) 및 컬러변환층(CCL) 중 적어도 어느 하나는 생략될 수도 있다. 보다 구체적으로, 제2 베이스 기판(BS2)은 생략되고, 컬러 변환층(CCL) 및 블랙매트릭스층(BM)은 제1 기판(100) 상에 직접 배치될 수 있다. 도시하지는 않았으나, 커버층(CL) 상에는 커버층(CL)의 상면을 평탄화하는 버퍼층이 배치되고, 컬러 변환층(CCL) 및 블랙매트릭스층(BM)은 버퍼층 상에 직접 배치될 수 있다.

제1 베이스 기판(BS1)은 합성수지기판 또는 유리기판을 포함할 수 있다. 회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 회로 소자는 신호라인, 화소의 구동회로 등을 포함한다. 코팅, 증착 등에 의한 절연층, 반도체층 및 도전층 형성공정과 포토리소그래피 공정에 의한 절연층, 반도체층 및 도전층층의 패터닝 공정을 통해 회로 소자층(DP-CL)이 형성될 수 있다.

본 실시예에서 회로 소자층(DP-CL)은 버퍼막(BFL), 제1 절연층(10), 제2 절연층(20), 제3 절연층(30)을 포함할 수 있다. 제1 절연층(10) 및 제2 절연층(20)은 무기막이고, 제3 절연층(30)은 유기막일 수 있다. 제3 절연층(30)은 중간 유기막으로 지칭될 수 있다.

도 3에는 스위칭 트랜지스터(T1) 및 구동 트랜지스터(T2)를 구성하는 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2), 제1 제어전극(GE1), 제2 제어전극(GE2), 및 연결전극(CNE)의 배치관계가 예시적으로 도시되었고, 제1 관통홀(CH1) 역시 예시적으로 도시되었다. 도시하지는 않았으나, 스위칭 트랜지스터(T1) 및 구동 트랜지스터(T2)를 구성하는 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2) 각각에는 입력 전극 및 출력 전극이 연결될 수도 있다.

표시 소자층(DP-OLED)은 발광소자(OLED)를 포함한다. 표시 소자층(DP-OLED)은 발광소자로써 유기발광 다이오드를 포함할 수 있다. 표시 소자층(DP-OLED)은 화소 정의막(PDL)을 포함한다. 예컨대, 화소 정의막(PDL)은 유기층일 수 있다.

제3 절연층(30) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 제3 절연층(30)을 관통하는 제2 관통홀(CH2)을 통해 연결전극(CNE)에 연결된다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 화소 정의막(PDL)의 개구부(OP)는 다른 개구부들과 구분하기 위해 발광 개구부로 지칭된다.

도 3에 도시된 것과 같이, 표시패널(DP)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부영역에 대응하게 정의되었다.

정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 다만 이에 한정되지 않고, 발광층(EML)은 발광영역(PXA)에만 배치되도록 패터닝되고, 비발광영역(NPXA)에 배치되지 않을 수 있다. 발광층(EML)은 유기물질 및/또는 무기물질을 포함할 수 있다. 발광층(EML)은 소정의 제1 색광, 예컨대 블루광을 생성하는 발광물질을 포함할 수 있다.

발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 전자 제어층(ECL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 복수의 화소들에 공통적으로 배치된다. 제2 전극(CE) 상에 제2 전극(CE)을 보호하는 커버층(CL)이 배치될 수 있다. 커버층(CL)은 유기물질 또는 무기물질을 포함할 수 있다.

제2 베이스 기판(BS2)은 커버층(CL)과 이격되어 배치된다. 제2 베이스 기판(BS2)은 합성수지기판 또는 유리기판을 포함할 수 있다. 컬러변환층(CCL)은 화소(PX)에 따라 제1 색광을 투과시키거나, 제1 색광을 다른 파장의 색 광, 즉 제2 색광 또는 제3 색광으로 변환시킬 수 있다. 일 실시예에서, 제2 색광은 녹색 광이고, 제3 색광은 적색 광일 수 있다. 컬러변환층(CCL)은 양자점 등의 발광체를 포함할 수 있다.

본 발명의 일 실시예에서 제2 기판(200) 중 제2 베이스기판(BS2)은 생략되고, 제1 기판(100)의 표시 소자층(DP-OLED) 상에는 박막 봉지층 및/또는 버퍼층이 더 배치될 수 있다. 이때, 블랙매트릭스층(BM) 및 컬러변환층(CCL)은 박막 봉지층 상에 직접 배치될 수 있다.

도 4a는 본 발명의 일 실시예에 따른 표시장치의 일부분을 확대한 평면도이다. 도 4b는 본 발명의 일 실시예에 따른 표시패널의 일부분을 확대한 평면도이다. 도 4c는 본 발명의 일 실시예에 따른 표시장치의 일부분의 단면도이다.

도 4a에서는 도 2에 도시된 A 영역에서 표시패널(DP)과 연결회로기판(FPCB)이 결합한 상태의 평면도를 도시하였다. 도 4b에서는 도 4a에 도시된 영역 중, 표시패널에서 연결회로기판이 전기적으로 연결되는 패드영역을 도시하였다. 도 4c에서는 도 4a에 도시된 II-II' 절단선에 대응하는 단면을 도시하였다.

도 1a, 도 4a 내지 도 4c를 함께 참조하면, 표시패널(DP)의 패드영역(PDA)에 배치된 패드행(PD)과, 연결회로기판(FPCB)의 출력패드(PO)가 전기적으로 연결된다. 표시패널(DP)의 패드영역(PDA) 패드행(PD)에는 배치된 복수의 표시 패드(PD-D)가 배치되고, 표시 패드(PD-D)와 연결회로기판(FPCB)의 출력패드(PO)가 전기적으로 연결될 수 있다. 연결회로기판(FPCB)에 포함된 입력패드(PI)는 메인회로기판(MPCB)에 배치된 회로 패드(PD-M)에 전기적으로 연결될 수 있다. 도시하지는 않았으나, 표시 패드(PD-D)와 출력패드(PO) 사이, 및 입력패드(PI)와 회로 패드(PD-M) 사이에는 전도성 접착부재로서 이방성 도전 필름(ACF, 도 2)이 더 배치될 수 있다.

도 5a는 본 발명의 일 실시예에 따른 연결회로기판의 평면도이다. 도 5b 내지 도 5d는 본 발명의 일 실시예에 따른 연결회로기판의 일부분을 확대한 평면도들이다. 도 5b 내지 도 5d에서는 도 5a에 도시된 B영역을 확대하여 도시하였다. 도 5c에서는 도 5b에 도시된 구성들의 폭과 길이 등을 추가로 도시하였다. 도 5d에서는 도 5b에 도시된 실시예와 다른 실시예의 연결회로기판의 일 부분을 확대하여 도시하였다.

도 4a 내지 도 4c, 및 도 5a를 함께 참조하면, 연결회로기판(FPCB)은 베이스층(BL-F), 및 베이스층(BL-F) 상에 배치된 출력패드행(PO-A), 입력패드행(PI-A), 구동회로(DC), 및 신호라인(SL)을 포함한다. 연결회로기판(FPCB)의 베이스층(BL-F)은 플렉서블한 물질을 포함할 수 있다. 한편, 연결회로기판(FPCB)에 포함된 출력패드행(PO-A), 입력패드행(PI-A), 구동회로(DC), 및 신호라인(SL) 등의 구성은 베이스층(BL-F)의 배면에 배치된다. 즉, 연결회로기판(FPCB)에 포함된 출력패드행(PO-A), 입력패드행(PI-A), 구동회로(DC), 및 신호라인(SL) 등의 구성은 제3 방향(DR3)을 따라 베이스층(BL-F)의 하부에 배치된다. 다만, 도 5a 및 이하의 도면에서, 출력패드행(PO-A), 입력패드행(PI-A), 구동회로(DC), 및 신호라인(SL) 등의 구성 등은 설명의 편의를 위해 실선으로 도시되었다.

출력패드행(PO-A)은 베이스층(BL-F)의 일 측에 배치되고, 복수의 출력패드(PO)를 포함한다. 복수의 출력패드(PO)는 제1 방향(DR1)을 따라 배열되고, 복수의 출력패드(PO) 각각은 제2 방향(DR2)을 따라 연장될 수 있다. 복수의 출력패드(PO) 각각은 표시패널(DP)의 패드행(PD)에 배치된 복수의 표시 패드(PD-P)에 전기적으로 연결된다.

입력패드행(PI-A)은 출력패드행(PO-A)이 배치된 베이스층(BL-F)의 일 측과 이격되어 베이스층(BL-F)의 타 측에 배치되고, 복수의 입력패드(PI)를 포함한다. 복수의 입력패드(PI)는 제1 방향(DR1)을 따라 배열되고, 복수의 입력패드(PI) 각각은 제2 방향(DR2)을 따라 연장될 수 있다. 복수의 입력패드(PI) 각각은 메인회로기판(MPCB)의 회로패드행(PD-MA)에 배치된 복수의 회로 패드(PD-M)에 전기적으로 연결된다.

입력패드행(PI-A)에 배열된 복수의 입력패드(PI)는 제1 입력 패드(PI1) 및 제2 입력 패드(PI2)를 포함한다. 복수의 입력패드(PI)는 복수로 제공되는 제1 입력 패드(PI1)와, 적어도 하나의 제2 입력 패드(PI2)를 포함할 수 있다. 제1 입력 패드(PI1) 및 제2 입력 패드(PI2)는 동일한 입력패드행(PI-A)에 배열되어, 제1 방향(DR1)을 따라 서로 중첩하도록 배치될 수 있다. 제1 입력 패드(PI1) 및 제2 입력 패드(PI2)는 제1 방향(DR1)의 폭이 서로 상이할 수 있다. 이하, 복수의 입력패드(PI)에 관한 설명은 도 5b 내지 도 5d에서 후술한다.

연결회로기판(FPCB)은 중앙부에 구동회로(DC)가 실장되는 실장부분을 포함할 수 있다. 구동회로(DC)는 데이터 구동회로일 수 있다. 구동회로(DC)는 연결회로기판(FPCB)에 포함되어 메인 회로기판(MPCB)으로부터 신호를 전달받고, 표시패널(DP)에 신호를 전달할 수 있다. 도시되지는 않았으나, 구동회로(DC)는 연결회로기판(FPCB)이 아닌, 메인회로기판(MPCB)이나 표시패널(DP)에 실장될 수도 있다.

연결회로기판(FPCB)은 복수의 신호라인(SL)을 포함하고, 복수의 신호라인(SL) 각각은 출력패드(PO), 입력패드(PI) 및 구동회로(DC) 중 적어도 하나에 연결될 수 있다. 복수의 신호라인(SL)은 출력패드(PO)와 입력패드(PI)를 직접 연결하는 바이패스 신호라인(SL-B)을 포함할 수 있다. 또한, 접속패드를 통해 출력패드(PO) 및 입력패드(PI)를 구동회로(DC)에 연결하는 주 신호라인(SL-O, SL-I)을 포함할 수 있다. 주 신호라인(SL-O, SL-I)은 출력 패드(PO)와 구동회로(DC)를 연결하는 출력 신호라인(SL-O)과, 입력 패드(PI)와 구동회로(DC)를 연결하는 입력 신호라인(SL-I)을 포함할 수 있다.

도 5a 내지 도 5c를 함께 참조하면, 일 실시예의 연결회로기판(FPCB)에 포함된 복수의 입력패드(PI)는 제1 입력 패드(PI1) 및 제2 입력 패드(PI2)를 포함한다. 제1 입력 패드(PI1) 및 제2 입력 패드(PI2)는 동일한 입력패드행(PI-A)에 배열되어, 제1 방향(DR1)을 따라 서로 중첩하도록 배치될 수 있다. 제2 입력 패드(PI2)는 복수의 수직 배열 패드(PI-V) 및 전원 패드(PI-P)를 포함한다.

복수의 수직 배열 패드(PI-V)는 제2 방향(DR2)을 따라 배열된다. 복수의 수직 배열 패드(PI-V)는 복수의 입력패드(PI)가 배열된 입력 패드행(PI-A) 내에서 제2 방향(DR2)을 따라 배열될 수 있다. 일 실시예에서, 복수의 수직 배열 패드(PI-V)는 제2 방향(DR2)을 따라 배열된 2 이상의 수직 배열 패드(PI-V)를 포함한다. 복수의 수직 배열 패드(PI-V)는 제2 방향(DR2)을 따라 배열된 제1 수직 배열 패드(PI2-1), 제2 수직 배열 패드(PI2-2), 및 제3 수직 배열 패드(PI2-3)를 포함할 수 있다. 복수의 수직 배열 패드(PI-V)는 연결회로기판(FPCB)의 불량 여부를 검사하는 검사패드일 수 있다.

복수의 수직 배열 패드(PI-V) 각각은 연결부(PI2-1C, PI2-2C, PI2-3C) 및 패드부(PI2-1H, PI2-2H, PI2-3H)를 포함할 수 있다. 연결부(PI2-1C, PI2-2C, PI2-3C)는 제2 방향(DR2)을 따라 연장되고, 제2 입력 신호 라인(SL-I2) 각각과 연결되는 부분일 수 있다. 패드부(PI2-1H, PI2-2H, PI2-3H)는 복수의 수직 배열 패드(PI-V)에서 실질적으로 전기적 연결을 위한 패드의 기능을 수행하는 부분이고, 연결부(PI2-1C, PI2-2C, PI2-3C)로부터 제1 방향(DR1)을 따라 연장된 부분일 수 있다. 제1 수직 배열 패드(PI2-1)는 제2 방향(DR2)을 따라 연장된 제1 연결부(PI2-1C)와, 제1 연결부(PI2-1C)로부터 제1 방향(DR1)을 따라 연장된 제1 패드부(PI2-1H)를 포함하고, 제2 수직 배열 패드(PI2-2)는 제2 방향(DR2)을 따라 연장된 제2 연결부(PI2-2C)와, 제2 연결부(PI2-2C)로부터 제1 방향(DR1)을 따라 연장된 제2 패드부(PI2-2H)를 포함하고, 제3 수직 배열 패드(PI2-3)는 제2 방향(DR2)을 따라 연장된 제3 연결부(PI2-3C)와, 제3 연결부(PI2-3C)로부터 제1 방향(DR1)을 따라 연장된 제3 패드부(PI2-3H)를 포함할 수 있다.

한편, 도 5b에서는 복수의 수직 배열 패드(PI-V) 각각에 포함된 연결부(PI2-1C, PI2-2C, PI2-3C) 각각이 패드부(PI2-1H, PI2-2H, PI2-3H)의 좌측에 배치되는 구조를 도시하였으나, 이에 한정되지 않고 연결부(PI2-1C, PI2-2C, PI2-3C) 각각은 패드부(PI2-1H, PI2-2H, PI2-3H)의 우측에 배치될 수도 있으며, 또는, 연결부(PI2-1C, PI2-2C, PI2-3C) 중 일부는 패드부(PI2-1H, PI2-2H, PI2-3H)의 좌측에 배치되고, 나머지 일부는 패드부(PI2-1H, PI2-2H, PI2-3H)의 우측에 배치될 수 있다.

제1 수직 배열 패드(PI2-1) 중 제1 패드부(PI2-1H)는 제1 방향(DR1)으로 연장된 제1 가상선(VL1) 상에 배치될 수 있다. 제2 수직 배열 패드(PI2-2) 중 제2 패드부(PI2-2H)는 제1 방향(DR1)으로 연장된 제2 가상선(VL2) 상에 배치될 수 있다. 제3 수직 배열 패드(PI2-3) 중 제3 패드부(PI2-3H)는 제1 방향(DR1)으로 연장된 제3 가상선(VL3) 상에 배치될 수 있다.

제2 가상선(VL2)은 제1 가상선(VL1)보다 연결회로기판(FPCB)의 내측에 정의될 수 있다. 즉, 연결회로기판(FPCB)과 메인회로기판(MPCB)이 연결된 상태에서, 제2 가상선(VL2)은 제1 가상선(VL1)보다 메인회로기판(MPCB)으로부터 이격되어 정의될 수 있다. 제2 가상선(VL2)은 제1 가상선(VL1)보다 연결회로기판(FPCB)의 구동회로(DC)가 실장된 실장 부분에 인접하게 정의될 수 있다. 제2 가상선(VL2)은 제1 가상선(VL1)보다 연결회로기판(FPCB)의 구동회로(DC)와 입력 패드(PI)들이 연결되는 입력 신호라인(SL-I)에 인접하게 정의될 수 있다.

제3 가상선(VL3)은 제1 가상선(VL1) 및 제2 가상선(VL2)보다 연결회로기판(FPCB)의 내측에 정의될 수 있다. 즉, 연결회로기판(FPCB)과 메인회로기판(MPCB)이 연결된 상태에서, 제3 가상선(VL3)은 제1 가상선(VL1) 및 제2 가상선(VL2)보다 메인회로기판(MPCB)으로부터 이격되어 정의될 수 있다. 제3 가상선(VL3)은 제1 가상선(VL1) 및 제2 가상선(VL2)보다 연결회로기판(FPCB)의 구동회로(DC)가 실장된 실장 부분에 인접하게 정의될 수 있다. 제3 가상선(VL3)은 제1 가상선(VL1) 및 제2 가상선(VL2)보다 연결회로기판(FPCB)의 구동회로(DC)와 입력 패드(PI)들이 연결되는 입력 신호라인(SL-I)에 인접하게 정의될 수 있다.

복수로 제공되는 제1 입력 패드(PI1) 각각은 제1 가상선(VL1), 제2 가상선(VL2), 및 제3 가상선(VL3)과 중첩하도록 배치될 수 있다. 제1 수직 배열 패드(PI2-1) 중 제1 패드부(PI2-1H)는 제1 가상선(VL1)과 중첩하고, 제2 가상선(VL2) 및 제3 가상선(VL3)과 비중첩하도록 배치될 수 있다. 제2 수직 배열 패드(PI2-2) 중 제2 패드부(PI2-2H)는 제2 가상선(VL1)과 중첩하고, 제1 가상선(VL1) 및 제3 가상선(VL3)과 비중첩하도록 배치될 수 있다. 제3 수직 배열 패드(PI2-3) 중 제3 패드부(PI2-3H)는 제3 가상선(VL3)과 중첩하고, 제1 가상선(VL1) 및 제2 가상선(VL2)과 비중첩하도록 배치될 수 있다.

제2 입력 패드(PI2)에서, 복수의 수직 배열 패드(PI-V)와 제2 방향(DR2)을 따라 인접하게 전원 패드(PI-P)가 배치된다. 전원 패드(PI-P)에는 전원 전압이 제공될 수 있다. 전원 패드(PI-P)는 복수의 수직 배열 패드(PI-V) 중 구동회로(DC)가 실장된 실장 부분에 가장 인접하게 배치된 패드, 즉 제3 수직 배열 패드(PI2-3)에 인접하게 배치될 수 있다. 전원 패드(PI-P)는 복수의 수직 배열 패드(PI-V) 중 패드부(PI2-1H, PI2-2H, PI2-3H)와 제2 방향(DR2)을 따라 인접하게 배치될 수 있다. 전원 패드(PI-P)는 복수의 수직 배열 패드(PI-V) 중 패드부(PI2-1H, PI2-2H, PI2-3H)의 적어도 일부와 제2 방향(DR2) 상에서 중첩하도록 배치될 수 있다.

전원 패드(PI-P)는 제1 가상선(VL1), 제2 가상선(VL2), 및 제3 가상선(VL3)과 비중첩하도록 배치될 수 있다. 즉, 전원 패드(PI-P)는 제1 방향(DR1) 상에서 제1 패드부(PI2-1H), 제2 패드부(PI2-2H), 및 제3 패드부(PI2-3H)와 비중첩하도록 배치될 수 있다.

복수의 입력패드(PI) 각각에는 입력 신호라인(SL-I)이 연결될 수 있다. 복수로 제공되는 제1 입력 패드(PI1) 각각에는 제1 입력 신호라인(SL-I1)이 연결될 수 있다. 제2 입력 패드(PI2) 중 복수의 수직 배열 패드(PI-V) 각각에는 제2 입력 신호라인(SL-I2)이 연결될 수 있다. 일 실시예에서, 복수의 수직 배열 패드(PI-V)에 포함된 연결부(PI2-1C, PI2-2C, PI2-3C)에 제2 입력 신호라인(SL-I2)이 연결될 수 있다. 복수의 수직 배열 패드(PI-V) 중 제1 수직 배열 패드(PI2-1)의 제1 연결부(PI2-1C)에는 제1 서브 입력 신호라인(SL-I21)이 연결되고, 제2 수직 배열 패드(PI2-2)의 제2 연결부(PI2-2C)에는 제2 서브 입력 신호라인(SL-I22)이 연결되고, 제3 수직 배열 패드(PI2-3)의 제3 연결부(PI2-3C)에는 제3 서브 입력 신호라인(SL-I23)이 연결될 수 있다.

도 5b 및 도 5c를 참조하면, 제2 입력 패드(PI2) 전체의 제2 방향(DR2)으로의 길이는 제1 입력 패드(PI1)의 제2 방향(DR2)으로의 길이와 실질적으로 동일할 수 있다. 한편, 본 명세서에서 “실질적으로 동일” 하다는 것은 각 구성의 간격이나 폭 등의 수치가 완전히 동일한 것뿐만 아니라, 동일한 설계에도 불구하고 공정상 오차에 의해 발생할 수 있는 차이를 포함하는 범위에서 동일한 것을 의미한다. 제2 입력 패드(PI2)에 포함된 복수의 수직 배열 패드(PI-V) 중 가장 크기가 큰 제1 수직 배열 패드(PI2-1) 전체의 제2 방향(DR2)으로의 길이는 제1 입력 패드(PI1)의 제2 방향(DR2)으로의 길이와 실질적으로 동일할 수 있다.

복수의 수직 배열 패드(PI-V) 각각의 제2 방향(DR2)으로의 길이는 복수로 제공되는 제1 입력 패드(PI1) 각각의 제2 방향(DR2)으로의 길이보다 작거나 같을 수 있다. 복수의 수직 배열 패드(PI-V)에 포함된 패드부(PI2-1H, PI2-2H, PI2-3H) 각각의 제2 방향(DR2)으로의 길이는 복수로 제공되는 제1 입력 패드(PI1) 각각의 제2 방향(DR2)으로의 길이보다 작을 수 있다. 제1 패드부(PI2-1H)는 제2 방향(DR2)을 따라 제1 길이(d1)를 가지고, 제1 패드부(PI2-1H)는 제2 방향(DR2)을 따라 제21 길이(d2-1)를 가지고, 제2 패드부(PI2-2H)는 제2 방향(DR2)을 따라 제22 길이(d2-2)를 가지고, 제3 패드부(PI2-3H)는 제2 방향(DR2)을 따라 제23 길이(d2-3)를 가지며, 제21 길이(d2-1), 제22 길이(d2-2) 및 제23 길이(d2-3) 각각은 제1 길이(d1)보다 작을 수 있다.

전원 패드(PI-P)의 제2 방향(DR2)으로의 길이는 복수로 제공되는 제1 입력 패드(PI1) 각각의 제2 방향(DR2)으로의 길이보다 작을 수 있다. 전원 패드(PI-P)는 제2 방향(DR2)을 따라 제3 길이(d3)를 가지고, 제3 길이(d3)는 제1 길이(d1)보다 작을 수 있다.

일 실시예에서, 복수의 수직 배열 패드(PI-V) 각각의 패드부(PI2-1H, PI2-2H, PI2-3H) 사이에 소정의 갭이 정의되고, 복수의 수직 배열 패드(PI-V) 중 전원 패드(PI-P)와 가장 인접한 제3 수직 배열 패드(PI2-3)의 제3 패드부(PI2-3H)와 전원 패드(PI-P) 사이에도 소정의 갭이 정의될 수 있다. 이에 따라, 제22 길이(d2-2), 제22 길이(d2-2), 제23 길이(d2-3) 및 제3 길이(d3)의 합은 제1 길이(d1)보다 작을 수 있다.

제2 입력 패드(PI2)의 제1 방향(DR1)으로의 폭은 복수로 제공되는 제1 입력 패드(PI1) 각각의 제1 방향(DR1)으로의 폭보다 클 수 있다. 제2 입력 패드(PI2) 중 복수의 수직 배열 패드(PI-V)에 포함된 패드부(PI2-1H, PI2-2H, PI2-3H) 각각의 제1 방향(DR1)으로의 폭은 복수로 제공되는 제1 입력 패드(PI1) 각각의 제1 방향(DR1)으로의 폭보다 클 수 있다. 제1 패드부(PI2-1H)는 제1 방향(DR1)을 따라 제1 폭(W1)을 가지고, 제1 패드부(PI2-1H)는 제1 방향(DR1)을 따라 제21 폭(W2-1)을 가지고, 제2 패드부(PI2-2H)는 제1 방향(DR1)을 따라 제22 폭(W2-2)을 가지고, 제3 패드부(PI2-3H)는 제1 방향(DR1)을 따라 제23 폭(W2-3)을 가지며, 제21 폭(W2-1), 제22 폭(W2-2) 및 제23 폭(W2-3) 각각은 제1 폭(W1)보다 작을 수 있다. 제2 입력 패드(PI2)의 제1 방향(DR1)으로의 제2 폭(W2)은 제2 입력 패드(PI2)에 포함된 복수의 수직 배열 패드(PI-V) 중 가장 크기가 큰 제1 수직 배열 패드(PI2-1)에 포함된 제1 패드부(PI2-1H)의 제21 폭(W2-1)과 실질적으로 동일할 수 있다.

전원 패드(PI-P)의 제1 방향(DR1)으로의 폭은 복수로 제공되는 제1 입력 패드(PI1) 각각의 제1 방향(DR1)으로의 폭보다 클 수 있다. 전원 패드(PI-P)는 제1 방향(DR1)을 따라 제3 폭(W3)을 가지고, 제3 폭(W3)은 제1 폭(W1)보다 클 수 있다. 전원 패드(PI-P)는 제1 입력 패드(PI1)의 제2 방향(DR2) 연장 길이인 제1 길이(d1)보다 작은 제3 길이(d3)를 가지나, 제1 입력 패드(PI1)의 제1 방향(DR1)으로의 폭인 제1 폭(W1)보다 큰 제3 폭(W3)을 가져, 제1 입력 패드(PI1)의 평면상 면적과 동일하거나 큰 평면상 면적을 가질 수 있다. 즉, 전원 패드(PI-P)의 평면상 면적이 제1 입력 패드(PI1)의 평면상 면적보다 크거나 같을 수 있다.

본 발명의 일 실시예에 따른 표시장치(DD)에서, 연결회로기판(FPCB) 중 메인회로기판에 접속되는 복수의 입력 패드(PI)에는 복수로 제공되어 입력패드행을 정의하는 제1 입력 패드(PI1)와, 제1 입력 패드(PI1)보다 패드행 방향인 제1 방향(DR1)으로 폭이 큰 제2 입력 패드(PI2)가 포함된다. 또한, 제2 입력 패드(PI2)에는 복수의 수직 배열 패드(PI-V)와, 복수의 수직 배열 패드(PI-V)와 패드 연장 방향인 제2 방향(DR2)으로 인접하게 배치되는 전원 패드(PI-P)가 포함된다. 제2 입력 패드(PI2)가 검사 패드 등으로 기능할 수 있는 복수의 수직 배열 패드(PI-V)와 전원 패드(PI-P)를 포함함에 따라, 연결회로기판(FPCB)의 입력패드행에서 행 방향으로 배치된 패드의 수를 감소시킬 수 있어, 입력패드행에 배치된 패드 간의 간격을 증가시킬 수 있고, 이에 따라 패드 간의 단락(short) 등의 문제가 방지될 수 있다. 한편, 전원 패드(PI-P)가 복수의 수직 배열 패드(PI-V)와 함께 배열됨에 따라 전원 패드(PI-P)의 제2 방향(DR2)으로의 길이(d3)는 제1 입력 패드의 길이(d1)에 비해 작아지나, 전원 패드(PI-P)의 제1 방향(DR1)으로의 폭(W3)을 제1 입력 패드의 폭(W1)보다 크게 설계함으로써, 전원 패드(PI-P)의 평면상 면적을 제1 입력 패드의 평면상 면적보다 크거나 같도록 확보할 수 있어, 전원 패드(PI-P)의 접속 특성을 확보할 수 있다. 이에 따라, 일 실시예에 따른 연결회로기판(FPCB)을 포함하는 표시장치(DD)의 신뢰성이 개선될 수 있다.

도 5d를 참조하면, 제2 입력 패드(PI2')는 복수의 수직 배열 패드(PI-V') 및 전원 패드(PI-P')를 포함하고, 복수의 수직 배열 패드(PI-V') 각각에 포함된 연결부 중 일부는 패드부의 좌측에 배치되고, 나머지 일부는 패드부의 우측에 배치될 수 있다. 예를 들어, 제1 수직 배열 패드(PI2-1)의 제1 연결부(PI2-1C)는 제1 패드부(PI2-1H)의 좌측에 배치되고, 제2 수직 배열 패드(PI2-2')의 제2 연결부(PI2-2C')는 제2 패드부(PI2-2H')의 우측에 배치되고, 제3 수직 배열 패드(PI2-3')의 제3 연결부(PI2-3C')는 제3 패드부(PI2-3H')의 우측에 배치될 수 있다. 제1 수직 배열 패드(PI2-1)의 제1 패드부(PI2-1H)는 제1 가상선(VL1) 상에 배치되고, 제2 수직 배열 패드(PI2-2')의 제2 패드부(PI2-2H')는 제2 가상선(VL2') 상에 배치되고, 제3 수직 배열 패드(PI2-3')의 제3 패드부(PI2-3H')는 제3 가상선(VL3') 상에 배치될 수 있다.

제2 입력 패드(PI2')에 포함된 전원 패드(PI-P')는 제1 부분(PI-P1), 제2 부분(PI-P2) 및 연결부분(PI-PC)을 포함할 수 있다. 제1 부분(PI-P1) 및 제2 부분(PI-P2)은 제2 방향(DR2)을 따라 서로 이격되어 배치될 수 있다. 제1 부분(PI-P1) 및 제2 부분(PI-P2)은 제2 방향(DR2)을 따라 연장된 연결부분(PI-PC)에 의해 연결될 수 있다. 제1 부분(PI-P1) 및 제2 부분(PI-P2)의 사이에는 복수의 수직 배열 패드(PI-V') 중 적어도 하나가 배치될 수 있다. 제2 방향(DR2)을 따라 이격된 제1 부분(PI-P1) 및 제2 부분(PI-P2)의 사이에, 제1 수직 배열 패드(PI2-1), 제2 수직 배열 패드(PI2-2'), 및 제3 수직 배열 패드(PI2-3') 중 적어도 하나가 배치될 수 있다. 보다 구체적으로, 제1 부분(PI-P1) 및 제2 부분(PI-P2)의 사이에, 제1 수직 배열 패드(PI2-1), 제2 수직 배열 패드(PI2-2'), 및 제3 수직 배열 패드(PI2-3') 중 적어도 하나의 패드부가 배치될 수 있다. 도 5d에서는 제1 부분(PI-P1) 및 제2 부분(PI-P2)의 사이에 제2 수직 배열 패드(PI2-2')의 제2 패드부(PI2-2H'), 및 제3 수직 배열 패드(PI2-3')의 제3 패드부(PI2-3H')가 배치된 것을 예시적으로 도시하였으나, 이에 한정되지 않고 제1 부분(PI-P1) 및 제2 부분(PI-P2)의 사이에는 제2 수직 배열 패드(PI2-2') 의 제2 패드부(PI2-2H'), 및 제3 수직 배열 패드(PI2-3')의 제3 패드부(PI2-3H') 중 하나만 배치될 수도 있다. 또는, 제1 부분(PI-P1) 및 제2 부분(PI-P2)의 사이에 제1 수직 배열 패드(PI2-1)의 제1 패드부(PI2-1)가 배치될 수도 있다. 제1 부분(PI-P1)은 제2 방향(DR2)을 따라, 제1 수직 배열 패드(PI2-1)의 제1 패드부(PI2-1H) 및 제2 수직 배열 패드(PI2-2')의 제2 패드부(PI2-2H') 사이에 배치될 수 있다. 제1 부분(PI-P1)이 제1 수직 배열 패드(PI2-1)의 제1 패드부(PI2-1H) 및 제2 수직 배열 패드(PI2-2')의 제2 패드부(PI2-2H') 사이에 배치됨에 따라, 제1 부분(PI-P1)은 제1 가상선(VL1) 및 제2 가상선(VL2') 사이에 배치될 수 있다.

도 6a는 본 발명의 일 실시예에 따른 메인회로기판의 일부분의 평면도이다. 도 6b는 본 발명의 일 실시예에 따른 메인회로기판의 일부분을 확대한 평면도이다. 도 7a는 본 발명의 일 실시예에 따른 연결회로기판과 메인회로기판이 전기적으로 연결되는 영역의 평면도이다. 도 7b는 본 발명의 일 실시예에 따른 연결회로기판과 메인회로기판이 전기적으로 연결되는 영역의 단면도이다. 도 6a에서는 본 발명의 일 실시예에 따른 메인회로기판 중 연결회로기판에 전기적으로 연결되는 회로패드행 부분을 도시하였다. 도 6b에서는 도 6a의 회로패드행 중 일 부분을 확대하여 도시하였다. 도 7a에서는 도 5b에 대응하는 영역에서, 연결회로기판과 메인회로기판이 전기적으로 연결되는 부분을 도시하였다. 도 7b에서는 도 7a에 도시된 III-III' 절단선에 대응하는 단면을 도시하였다.

도 4a 내지 도 4c, 도 6a 및 도 6b를 함께 참조하면, 메인회로기판(MPCB)은 기판 베이스층(BL-M)과, 기판 베이스층(BL-M) 상에 배치된 회로패드행(PD-MA)을 포함할 수 있다. 회로패드행(PD-MA)에는 복수의 회로 패드(PD-M)가 배열될 수 있다. 복수의 회로 패드(PD-M)는 복수로 제공되는 제1 회로 패드(PD-M1)와, 적어도 하나의 제2 회로 패드(PD-M2)를 포함할 수 있다.

제1 회로 패드(PD-M1) 및 제2 회로 패드(PD-M2)의 제2 방향(DR2)으로의 길이는 실질적으로 동일할 수 있다. 제2 회로 패드(PD-M2)는 제1 회로 패드(PD-M1)에 비해 제1 방향(DR1)으로의 폭이 클 수 있다. 일 실시예에서, 제2 회로 패드(PD-M2)는 제1 방향(DR1)으로 제2 회로 폭(W2-a)을 가지고, 제1 회로 패드(PD-M1)는 제1 방향(DR1)으로 제1 회로 폭(W1-a)을 가지고, 제2 회로 폭(W2-a)은 제1 회로 폭(W1-a)에 비해 클 수 있다.

복수의 회로 패드(PD-M)에는 복수의 회로 배선들(SL-M1, SL-M2)이 연결될 수 있다. 복수로 제공되는 제1 회로 패드(PD-M1) 각각에는 제1 회로 배선(SL-M1)이 연결되고, 제2 회로 패드(PD-M2)에는 제2 회로 배선(SL-M2)이 연결될 수 있다. 복수의 회로 패드(PD-M)는 복수의 회로 배선들(SL-M1, SL-M2)에 의해 메인회로기판(MPCB)에 실장된 신호 제어부(SCP)에 연결될 수 있다.

도 4a 내지 도 4c, 도 6a 및 도 6b, 도 7a 및 도 7b를 함께 참조하면, 연결회로기판(FPCB) 및 메인회로기판(MPCB)은 이방성 도전 필름(ACF)에 의해 부착되며, 이방성 도전 필름(ACF)의 베이스 레진(BR) 상에 분산된 도전볼(CB)들에 의해, 연결회로기판(FPCB)의 입력패드(PI)와, 메인회로기판(MPCB)의 회로 패드(PD-M)가 전기적으로 연결될 수 있다.

복수의 회로 패드(PD-M) 중 제1 회로 패드(PD-M1)는 복수의 입력 패드(PI) 중 제1 입력 패드(PI1)와 전기적으로 연결될 수 있다. 복수로 제공되는 제1 회로 패드(PD-M1) 각각은 복수로 제공되는 제1 입력 패드(PI1) 중 대응하는 하나의 제1 입력 패드(PI1)와 전기적으로 연결될 수 있다. 제1 회로 패드(PD-M1)의 제1 방향(DR1)으로의 폭은 제1 입력 패드(PI1)의 제1 방향(DR1)으로의 폭과 실질적으로 동일하고, 제1 회로 패드(PD-M1)의 제2 방향(DR2)으로의 길이는 제1 입력 패드(PI1)의 제2 방향(DR2)으로의 길이와 실질적으로 동일할 수 있다.

복수의 회로 패드(PD-M) 중 제2 회로 패드(PD-M2)는 복수의 입력 패드(PI) 중 제2 입력 패드(PI2)와 전기적으로 연결될 수 있다. 제2 회로 패드(PD-M2)는 제2 입력 패드(PI2)에 포함된 전원 패드(PI-P)에 전기적으로 연결될 수 있다. 제2 회로 패드(PD-M2)는 제2 입력 패드(PI2)에 포함된 수직 배열 패드(PI-V)에도 전기적으로 연결될 수 있다. 즉, 제2 회로 패드(PD-M2)의 제2 회로 폭(W2-a)은 제2 입력 패드(PI2)의 제2 폭(W2)과 실질적으로 동일하고, 제2 회로 패드(PD-M2)는 전원 패드(PI-P)와, 제1 수직 배열 패드(PI2-1), 제2 수직 배열 패드(PI2-2), 및 제3 수직 배열 패드(PI2-3) 전부에 전기적으로 연결될 수 있다. 제2 회로 패드(PD-M2)는 평면상에서 전원 패드(PI-P), 제1 수직 배열 패드(PI2-1), 제2 수직 배열 패드(PI2-2), 및 제3 수직 배열 패드(PI2-3)와 중첩할 수 있다.

일 실시예의 표시장치(DD)에서는 연결회로기판(FPCB)에 포함된 제2 입력 패드(PI2)에 대응하여, 메인회로기판(MPCB)에 포함된 복수의 회로 패드(PD-M) 중 제2 회로 패드(PD-M2)가 복수의 제1 회로 패드(PD-M1)에 비해 큰 폭을 가지고, 제2 입력 패드(PI2)에 포함된 전원 패드(PI-P) 및 수직 배열 패드(PI-V) 모두와 평면상에서 중첩함에 따라, 전원 패드(PI-P)의 접속 특성이 보다 개선될 수 있고, 이에 따라 표시장치(DD)의 신뢰성이 개선될 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.

DD: 표시장치 DP: 표시패널
FPCB: 연결회로기판 MPCB: 메인회로기판
PI1: 제1 입력 패드 PI2: 제2 입력 패드
PI-V: 수직 배열 패드 PI-P: 전원 패드

Claims

제1 방향을 따라 배열된 복수의 패널 패드를 포함하는 표시패널;
상기 제1 방향을 따라 배열되고 상기 복수의 패널 패드들과 전기적으로 연결되는 복수의 패널 측 패드, 및 상기 제1 방향을 따라 배열되고, 상기 복수의 제1 패드와 이격된 복수의 기판 측 패드를 포함하는 연결회로기판; 및
상기 복수의 기판 측 패드와 전기적으로 연결되고 상기 제1 방향을 따라 배열된 복수의 기판 패드를 포함하는 메인회로기판을 포함하고,
상기 복수의 기판 측 패드는
제1 패드; 및
상기 제1 패드와 상기 제1 방향을 따라 중첩하는 제2 패드를 포함하고,
상기 제2 패드는
상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 수직 배열 패드; 및
상기 복수의 수직 배열 패드에 상기 제2 방향을 따라 인접하게 배치된 추가 패드를 포함하는 표시장치.
제1항에 있어서,
상기 기판 측 패드는 상기 메인회로기판으로부터 신호를 전달받고,
상기 패널 측 패드는 상기 표시 패널로 상기 신호를 전달하는 표시장치.
제1항에 있어서,
상기 복수의 수직 배열 패드 각각은
상기 제2 방향을 따라 연장된 연결부; 및
상기 연결부로부터 상기 제1 방향을 따라 연장되는 패드부를 포함하는 표시장치.
제3항에 있어서,
상기 복수의 수직 배열 패드는 제1 수직 배열 패드, 및 제2 수직 배열 패드를 포함하고,
상기 제1 수직 배열 패드는 상기 제2 방향을 따라 연장된 제1 연결부; 및
상기 제1 연결부로부터 상기 제1 방향을 따라 연장되고, 상기 제1 방향으로 연장된 제1 가상선 상에 배치되는 제1 패드부를 포함하고,
상기 제2 수직 배열 패드는 상기 제2 방향을 따라 연장된 제2 연결부; 및
상기 제2 연결부로부터 상기 제1 방향을 따라 연장되고, 상기 제1 가상선보다 상기 메인회로기판으로부터 이격되어 정의된 제2 가상선 상에 배치되는 제2 패드부를 포함하고,
상기 제1 입력 패드는 상기 제1 및 제2 가상선과 중첩하도록 배치되고, 상기 제1 패드부는 상기 제2 가상선과 비중첩하도록 배치되고, 상기 제2 패드부는 상기 제1 가상선과 비중첩하도록 배치되는 표시장치.
제4항에 있어서,
상기 추가 패드는 상기 제1 가상선 및 상기 제2 가상선과 비중첩하도록 배치되는 표시장치.
제4항에 있어서,
상기 제1 수직 배열 패드의 상기 제2 방향의 길이는 상기 제2 수직 배열 패드의 상기 제2 방향의 길이보다 큰 표시장치.
제4항에 있어서,
상기 추가 패드는
상기 제2 방향을 따라 상기 제1 수직 배열 패드 및 상기 제2 수직 배열 패드 사이에 배치되는 제1 부분; 및
상기 제2 방향을 따라 상기 제2 수직 배열 패드를 사이에 두고 상기 제1 수직 배열 패드와 이격되어 배치되는 제2 부분을 포함하는 표시장치.
제4항에 있어서,
상기 복수의 수직 배열 패드는 제3 수직 배열 패드를 더 포함하고,
상기 제3 수직 배열 패드는
상기 제2 방향을 따라 연장된 제3 연결부; 및
상기 제3 연결부로부터 상기 제1 방향을 따라 연장되고, 상기 제1 가상선 및 상기 제2 가상선보다 상기 메인회로기판으로부터 이격되어 정의된 제3 가상선 상에 배치되는 제3 패드부를 포함하고,
상기 제3 패드부는 상기 제1 가상선 및 상기 제2 가상선과 비중첩하도록 배치되는 표시장치.
제1항에 있어서,
상기 제2 패드의 상기 제1 방향의 폭은 상기 제1 패드의 상기 제1 방향의 폭보다 큰 표시장치.
제1항에 있어서,
상기 추가 패드의 상기 제1 방향의 폭은 상기 제1 입력 패드의 상기 제1 방향의 폭보다 큰 표시장치.
제1항에 있어서,
상기 복수의 기판 패드는
상기 제1 패드와 전기적으로 연결되는 제1 기판 패드; 및
상기 제2 패드와 전기적으로 연결되는 제2 기판 패드를 포함하고,
상기 제2 기판 패드의 상기 제1 방향의 폭은 상기 제1 기판 패드의 상기 제1 방향의 폭보다 큰 표시장치.
제11항에 있어서,
상기 제2 기판 패드는
평면상에서 상기 복수의 수직 배열 패드들 중 적어도 일부, 및 상기 추가 패드와 중첩하는 표시장치.
제1항에 있어서,
상기 연결회로기판은
일단이 상기 복수의 제2 패드에 연결되는 복수의 배선들; 및
상기 복수의 배선들의 타단에 연결되는 구동회로를 더 포함하는 표시장치.
제1항에 있어서,
상기 수직 배열 패드들 각각의 상기 제2 방향으로의 길이는 상기 제1 배열 패드의 상기 제2 방향으로의 길이보다 작은 표시장치.
제1항에 있어서,
상기 추가 패드는 상기 메인회로기판으로부터 전원 전압을 제공받는 전원 패드인 표시장치.
제1항에 있어서,
상기 추가 패드의 상기 제2 방향으로의 길이는 상기 제1 패드의 상기 제2 방향으로의 길이보다 작은 표시장치.
표시패널;
제1 방향을 따라 배열되는 복수의 기판 측 패드를 포함하는 연결회로기판; 및
상기 복수의 기판 측 패드와 전기적으로 연결되고 상기 제1 방향을 따라 배열된 복수의 기판 패드를 포함하는 메인회로기판을 포함하고,
상기 복수의 기판 측 패드는
상기 제1 방향을 따라 제1 폭을 가지는 제1 패드; 및
상기 제1 패드와 상기 제1 방향을 따라 중첩하고, 상기 제1 방향을 따라 상기 제1 폭보다 큰 제2 폭을 가지는 제2 패드를 포함하고,
상기 제2 패드는
상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 수직 배열 패드; 및
상기 복수의 수직 배열 패드에 상기 제2 방향을 따라 인접하게 배치된 추가 패드를 포함하는 표시장치.
제1 방향을 따라 배열되는 복수의 제1 행 패드; 및
상기 제1 방향을 따라 배열되고, 상기 복수의 제1 행 패드와 이격된 복수의 제2 행 패드를 포함하고,
상기 복수의 제2 행 패드는
제1 패드; 및
상기 제1 패드와 상기 제1 방향을 따라 이격되고, 상기 제1 방향에서 상기 제1 패드보다 큰 폭을 가지는 제2 패드를 포함하고,
상기 제2 패드는
상기 제1 방향과 교차하는 제2 방향을 따라 배열된 복수의 수직 배열 패드; 및
상기 복수의 수직 배열 패드에 상기 제2 방향을 따라 인접하게 배치된 추가 패드를 포함하는 연결회로기판.
제18항에 있어서,
일단이 상기 복수의 제2 행 패드에 연결되는 복수의 배선들; 및
상기 복수의 배선들의 타단에 연결되는 구동회로를 더 포함하는 연결회로기판.
제19항에 있어서,
상기 복수의 수직 배열 패드는
상기 제1 방향으로 연장된 제1 가상선 상에 배치된 상기 제1 수직 배열 패드; 및
상기 제1 가상선과 평행하고, 상기 제1 가상선보다 상기 구동회로에 인접하게 정의된 제2 가상선 상에 배치되는 제2 수직 배열 패드를 포함하고,
상기 제1 입력 패드는 상기 제1 및 제2 가상선과 중첩하도록 배치되고, 상기 제1 수직 배열 패드는 상기 제2 가상선과 비중첩하도록 배치되고, 상기 제2 수직 배열 패드는 상기 제1 가상선과 비중첩하도록 배치되는 연결회로기판.