KR20220040101A - 마이크로 led 및 이를 구비한 디스플레이 모듈 - Google Patents

마이크로 led 및 이를 구비한 디스플레이 모듈 Download PDF

Info

Publication number
KR20220040101A
KR20220040101A KR1020200122896A KR20200122896A KR20220040101A KR 20220040101 A KR20220040101 A KR 20220040101A KR 1020200122896 A KR1020200122896 A KR 1020200122896A KR 20200122896 A KR20200122896 A KR 20200122896A KR 20220040101 A KR20220040101 A KR 20220040101A
Authority
KR
South Korea
Prior art keywords
current
layer
micro led
electrode
cladding layer
Prior art date
Application number
KR1020200122896A
Other languages
English (en)
Inventor
강지훈
서정훈
지츠오 오타
김명희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200122896A priority Critical patent/KR20220040101A/ko
Priority to PCT/KR2021/010670 priority patent/WO2022065683A1/ko
Priority to EP21872713.9A priority patent/EP4160701A4/en
Publication of KR20220040101A publication Critical patent/KR20220040101A/ko
Priority to US18/096,819 priority patent/US20230144996A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H01L33/145—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape

Abstract

발광면과 상기 발광면의 반대면에 제1 전극 및 제2 전극이 배치된 마이크로 LED 및 이를 구비한 디스플레이 모듈이 개시된다. 개시된 마이크로 LED는, 상기 제1 전극이 전기적으로 연결되며 상기 발광면을 가지는 전류 확산층과, 상기 전류 확산층에 적층된 제1 클래딩층 및 제2 클래딩층과, 상기 제1 클래딩층 및 제2 클래딩층 사이에 배치된 활성층과, 상기 제2 전극과 상기 제2 클래딩층 사이에 배치되고 전류가 상기 마이크로 LED의 측면으로부터 이격되게 흐르도록 상기 마이크로 LED의 측면에서부터 상기 마이크로 LED의 중심부에 인접한 위치까지 형성된 전류 가이딩부를 포함한다.

Description

마이크로 LED 및 이를 구비한 디스플레이 모듈{MICRO LED AND DISPLAY MODULE HAVING THE SAME}
본 개시는 마이크로 LED, 이를 구비한 마이크로 LED 및 이를 구비한 디스플레이 모듈에 관한 것으로, 보다 상세하게는, 전류 경로를 제어하는 구조를 가진 마이크로 LED 및 TFT 기판에 다수의 마이크로 LED가 실장된 디스플레이 모듈에 관한 것이다.
LED(Light Emitting Diode)는 비교적 높은 발광 효율과 긴 수명으로 다양한 산업 분야에 적용되고 있다. 특히, LED는 일반 조명뿐만 아니라 디스플레이 분야에서 실용화되고 있다.
요즘 개발되고 있는 LED 디스플레이(예를 들면 Full-color 마이크로 LED 디스플레이)에는 하나의 화소에 적어도 R/G/B 3색의 마이크로 LED가 집적되어 있다. 그런데 디스플레이의 고성능화 및 고효율화의 추세에 따라, LED 소자의 발광 효율 향상에 대한 요구는 계속되고 있다. 특히, 마이크로 LED와 같은 초소형 LED 개발 분야에 있어서 LED의 발광 효율 향상은 공정 상의 효율성 향상과 함께 중요한 해결 과제로 부각되고 있다.
마이크로 LED의 경우, 제조 공정 중 메사 에칭(mesa etching)에 의해 형성되는 측면 주변에서 비발광 재결합(non-radiative recombination)이 나타난다. 비발광 재결합은 마이크로 LED의 퀀텀 효율(quantum efficiency)을 감소시키는 것으로 알려져 있다.
메사 에칭은 플라즈마 기반의 건식 에칭이다. 이러한 건식 에칭에 의해 형성된 마이크로 LED의 측면 표면에서 고밀도 결함을 발생시킨다.
또한, 건식 에칭 공정의 후속 공정인 패시베이션 공정은 마이크로 LED의 측면에 절연체(예를 들어, SiO2, Al2O3 및 SiN)를 증착하는 공정이다. 패시베이션 공정이 수행되는 동안 마이크로 LED의 메사 에칭된(mesa-etched) 측면의 표면을 추가로 손상시킨다. 이들 결함은 비발광 재결합과 함께 LED의 양자 효율 및 열 안정성을 저하시킨다. 특히, 마이크로 LED의 경우, 측면에 대한 결함의 표면적 비율이 크기 때문에 효율 및 열 안정성이 저하된다.
한편, 마이크로 LED의 측면에서 일어나는 비발광 재결합을 억제하기 위해, 전류 흐름이 측면으로부터 이격되는 것이 바람직하다. 이를 위해, 마이크로 LED의 측면 표면으로부터 마이크로 LED 내측 일정 부분까지 고저항 영역 또는 넓은 밴드 갭 영역을 형성하는 것이 바람직하다.
그런데 이러한 고저항 영역 또는 넓은 밴드 갭 영역은 건식 에칭, 이온 주입 및 재성장 기술과 같은 몇 가지 기술에 의해 형성된다. 이 경우, 마이크로 LED는 외부 영역(고저항 영역 또는 넓은 밴드 갭 영역)에서 및/또는 외부 영역과 내부 영역(고저항 영역 또는 넓은 밴드 갭 영역의 내측에 위치한 영역) 사이의 계면 주위에서 고밀도 손상 또는 불순물이 발생한다. 여기서 내부 영역은 전류 확산층, 클래딩층 및 활성층이 위치하며 외부 영역에 의해 측부가 덮인다. 특히, 외부 영역을 형성하는 공정으로 인해 마이크로 LED의 활성층이 손상되므로 마이크로 LED의 발광 효율이 저하된다.
또한, 전류 확산층은 낮은 비저항으로 인해 주입된 전류의 넓은 측면 확산을 초래하기 때문에, 활성층의 전류 확산 폭은 종종 내부 영역에서 가득 차서, 캐리어가 내부 영역과 외부 영역 사이의 결함 있는 계면에 도달한다. 따라서, 종래의 마이크로 LED는 전류가 메사 에칭된 측면으로부터 멀어 지더라도 결함이 있는 외부 영역에서 바람직하지 않은 비발광 재결합 현상이 나타난다. 이러한 문제로 인해, 종래의 마이크로 LED의 발광 효율 및 열 안정성의 개선은 상당히 제한되어 있다.
본 개시에서는 활성층의 외부 영역은 메사 에칭 공정 후 이온 주입 및 재성장과 같은 추가 공정을 생략할 수 있고, 전극으로부터 활성층을 향해 흐르는 전류가 마이크로 LED의 측면에서 최대한 이격될 수 있도록 제어하는 전류 가이딩층을 구비함으로써 발광 효율 및 열적 안정성을 향상시킬 수 있는 마이크로 LED, 이를 구비한 디스플레이 모듈 및 마이크로 LED의 제조 방법을 제공한다.
상기 목적을 달성하기 위해 본 개시는,　발광면과 상기 발광면의 반대면에 제1 전극 및 제2 전극이 배치된 마이크로 LED에 있어서, 상기 제1 전극이 전기적으로 연결되며 상기 발광면을 가지는 전류 확산층; 상기 전류 확산층에 적층된 제1 클래딩층 및 제2 클래딩층; 상기 제1 클래딩층 및 제2 클래딩층 사이에 배치된 활성층; 및 상기 제2 전극과 상기 제2 클래딩층 사이에 배치되고 전류가 상기 마이크로 LED의 측면으로부터 이격되게 흐르도록 상기 마이크로 LED의 측면에서부터 상기 마이크로 LED의 중심부에 인접한 위치까지 형성된 전류 가이딩부;를 포함하는 마이크로 LED를 제공한다.
상기 제2 전극은 상기 전류 가이딩부의 전류가 통과하는 영역과 상기 전류가 통과하는 영역에 인접한 부분을 덮도록 상기 전류가 통과하는 영역의 측방향 길이보다 더 긴 측방향 길이를 가질 수 있다.
상기 전류 가이딩부의 전류가 통과하는 영역은 반도체층으로 형성될 수 있다.
상기 제2 클래딩층의 캐리어 농도는 5E+17/cm3 미만일 수 있다.
상기 제1 및 제2 전극은, Al, Ti, Cr, Ni, Pd, Ag, Ge, Au 중 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
상기 제1 전극과 상기 전류 확산층 사이에는 전기 전도성 산화물로 이루어지는 제1 반도체 접착층이 형성되고, 상기 제2 전극과 상기 반도체층 사이에는 전기 전도성 산화물로 이루어지는 제2 반도체 접착층이 형성될 수 있다.
상기 제1 및 제2 반도체 접착 층은 ITO(indium tin oxide) 또는 ZnO일 수 있다.
상기 마이크로 LED의 측면에 적층된 패시베이션 층을 더 포함하며, 상기 패시베이션 층은 Al2O3, SiO2, 및 SiN 중 어느 하나의 물질로 이루어질 수 있다.
상기 전류 가이딩부는 Al2O3, SiO2, 및 SiN 중 어느 하나로 이루어질 수 있다.
상기 마이크로 LED는 상기 전류 가이딩부의 전류가 통과하는 영역은 제1 반도체층으로 형성되고, 상기 제1 반도체층 및 상기 전류 가이딩부를 덮고, 상기 제2 전극이 전기적으로 연결되는 제2 반도체층;을 더 포함할 수 있다.
상기 제2 반도체층의 캐리어 농도는 제2 클래딩층의 캐리어 농도보다 크거나 같을 수 있다.
상기 제2 전극의 하부는 상기 전류 가이딩부에 삽입되어 상기 제2 클래딩층과 전기적으로 연결되며, 상기 제2 전극의 상부는 상기 전류 가이딩부의 상면보다 더 높게 돌출되는 위치에 있고, 상기 전류가 통과하는 영역에 인접한 부분을 덮도록 상기 전류가 통과하는 영역의 측방향 길이보다 더 긴 측방향 길이를 가질 수 있다.
또한, 본 개시에서는, 발광면과 상기 발광면의 반대면에 제1 전극 및 제2 전극이 배치된 마이크로 LED에 있어서, 상기 제1 전극이 전기적으로 연결되며 상기 발광면을 가지는 전류 확산층; 상기 전류 확산층에 적층된 제1 클래딩층 및 제2 클래딩층; 상기 제1 클래딩층 및 제2 클래딩층 사이에 배치된 활성층; 상기 제2 전극과 상기 제2 클래딩층 사이에 배치되고 전류가 상기 마이크로 LED의 측면으로부터 이격되게 흐르도록 상기 마이크로 LED의 측면에서부터 상기 마이크로 LED의 중심부에 인접한 위치까지 형성된 전류 가이딩부; 및 상기 마이크로 LED의 측면에 적층된 패시베이션 층;을 포함하며, 상기 제2 전극은 상기 전류 가이딩부의 전류가 통과하는 영역과 상기 전류가 통과하는 영역에 인접한 부분을 덮도록 상기 전류가 통과하는 영역의 측방향 길이보다 더 긴 측방향 길이를 가지는 마이크로 LED를 제공함으로써 상기 목적을 달성할 수 있다.
상기 전류 가이딩부의 전류가 통과하는 영역은 반도체층으로 형성될 수 있다.
상기 전류 가이딩부의 전류가 통과하는 영역은 제1 반도체층으로 형성되고, 상기 제1 반도체층 및 상기 전류 가이딩부를 덮고, 상기 제2 전극이 전기적으로 연결되는 제2 반도체층;을 더 포함할 수 있다.
상기 제2 전극의 하부는 상기 전류 가이딩부에 삽입되어 상기 제2 클래딩층과 전기적으로 연결되며, 상기 제2 전극의 상부는 상기 전류 가이딩부의 상면보다 더 높게 돌출되는 위치에 있고, 상기 전류가 통과하는 영역에 인접한 부분을 덮도록 상기 전류가 통과하는 영역의 측방향 길이보다 더 긴 측방향 길이를 가질 수 있다.
또한, 본 개시에서는, 디스플레이 모듈에 있어서, 글라스 기판과 상기 글라스 기판의 일면에 형성된 TFT(Thin Film Transistor)　층을 포함하는 TFT 기판; 및 상기 TFT 층에 형성된 다수의 TFT 전극에 전기적으로 연결된 다수의 마이크로 LED(Micro Light Emitting Diode);를 포함하며, 상기 다수의 마이크로 LED는 각각,　발광면의 반대면에 제1 전극 및 제2 전극을 구비하고, 상기 제1 전극이 전기적으로 연결되며 상기 발광면을 가지는 전류 확산층; 상기 전류 확산층에 적층된 제1 클래딩층 및 제2 클래딩층; 상기 제1 클래딩층 및 제2 클래딩층 사이에 배치된 활성층; 상기 제2 전극과 상기 제2 클래딩층 사이에 배치되고 전류가 상기 마이크로 LED의 측면으로부터 이격되게 흐르도록 상기 마이크로 LED의 측면에서부터 상기 마이크로 LED의 중심부에 인접한 위치까지 형성된 전류 가이딩부; 및 상기 마이크로 LED의 측면에 적층된 패시베이션 층;을 포함하며, 상기 제2 전극은 상기 전류 가이딩부의 전류가 통과하는 영역과 상기 전류가 통과하는 영역에 인접한 부분을 덮도록 상기 전류가 통과하는 영역의 측방향 길이보다 더 긴 측방향 길이를 가지는, 디스플레이 모듈을 제공함으로써 상기 목적을 달성할 수 있다.
도 1은 본 개시의 일 실시 예에 따른 R/G/B 서브 픽셀을 갖는 복수의 픽셀을 포함하는 디스플레이 모듈을 나타낸 평면도이다.
도 2는 본 개시의 일 실시 예에 따른 디스플레이 모듈의 픽셀을 개략적으로 나타낸 측면도이다.
도 3은 본 개시의 일 실시 예에 따른 갖는 마이크로 LED를 나타낸 개략도이다.
도 4는 본 개시의 일 실시 예에 따른 갖는 마이크로 LED의 제조 과정을 나타낸 흐름도이다.
도 5a 내지 도 5f는 본 개시의 일 실시 예에 따른 갖는 마이크로 LED의 제조 과정을 순차적으로 나타낸 공정도이다.
도 6은 본 개시의 다른 실시 예에 따른 갖는 마이크로 LED를 나타낸 개략도이다.
도 7은 본 개시의 다른 실시 예에 따른 갖는 마이크로 LED의 제조 과정을 나타낸 흐름도이다.
도 8a 내지 도 8f는 본 개시의 일 실시 예에 따른 갖는 마이크로 LED의 제조 과정을 순차적으로 나타낸 공정도이다.
도 9는 본 개시의 또 다른 실시 예에 따른 갖는 마이크로 LED를 나타낸 개략도이다.
도 10은 본 개시의 또 다른 실시 예에 따른 갖는 마이크로 LED의 제조 과정을 나타낸 흐름도이다.
도 11a 내지 도 11f는 본 개시의 또 다른 실시 예에 따른 갖는 마이크로 LED의 제조 과정을 순차적으로 나타낸 공정도이다.
도 12는 본 개시에 따른 마이크로 LED와 종래의 마이크로 LED에 대한 p형 AlInP 반도체층에 대한 전류 확산 폭을 비교한 그래프이다.
도 13a는 본 개시에 따른 적색 광을 발산하는 마이크로 LED에 대한 시뮬레이션 곡선의 예를 보여주는 그래프이다.
도 13b는 본 개시에 따른 적색 마이크로 LED에 대한 광 강도 비의 온도 의존성의 예를 보여주는 그래프이다.
이하에서는 첨부된 도면을 참조하여 다양한 실시 예를 보다 상세하게 설명한다. 본 명세서에 기재된 실시 예는 다양하게 변형될 수 있다. 특정한 실시 예가 도면에서 묘사되고 상세한 설명에서 자세하게 설명될 수 있다. 그러나, 첨부된 도면에 개시된 특정한 실시 예는 다양한 실시 예를 쉽게 이해하도록 하기 위한 것일 뿐이다. 따라서, 첨부된 도면에 개시된 특정 실시 예에 의해 기술적 사상이 제한되는 것은 아니며, 개시의 사상 및 기술 범위에 포함되는 모든 균등물 또는 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이러한 구성요소들은 상술한 용어에 의해 한정되지는 않는다. 상술한 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 명세서에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
그 밖에도, 본 개시를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 개시의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그에 대한 상세한 설명은 축약하거나 생략한다.
본 개시에서, 글라스 기판은 전면에 TFT(Thin Film Transistor) 회로가 형성된 TFT 층이 배치되고, 후면에 TFT 층의 TFT 회로를 구동하기 위한 구동 회로가 배치될 수 있다. 글라스 기판은 사각형(quadrangle type)으로 형성될 수 있다.　 구체적으로, 글라스 기판은 직사각형(rectangle) 또는 정사각형(square)으로 형성될 수 있다.
본 개시에서, 글라스 기판에 TFT 층이 적층된 기판을 TFT 기판(또는 백플레인(backplane))으로 칭할 수 있다. TFT 기판은 특정 구조나 타입으로 한정되지 않는다, 예컨데, 본 개시에서 인용된 TFT 기판은 LTPS(Low Temperature Polycystalline Silicon) TFT 외 Oxide TFT 및 Si TFT(poly silicon, a-silicon), 유기 TFT, 그래핀 TFT 등으로도 구현될 수 있으며, Si 웨이퍼 CMOS(Complementary metal oxide semiconductor)공정에서 P-타입(또는 N-타입) MOSFET(Metal oxide semiconductor field effect transistor)만 만들어 적용할 수도 있다.
본 개시에서, TFT 층이 배치된 글라스 기판의 전면은 활성 영역과 비활성 영역으로 구분될 수 있다. 활성 영역은 글라스 기판의 일면에서 TFT 층이 점유하는 영역에 해당할 수 있고, 비활성 영역은 글라스 기판의 일면에서 에지 영역에 해당할 수 있다. 에지 영역은 글라스 기판의 측면을 포함할 수 있다. 또한, 에지 영역은 글라스 기판의 전면에 TFT 회로가 배치된 영역 및 후면에 배치된 구동 회로가 배치된 영역을 제외한 나머지 영역일 수 있다. 또한, 에지 영역은 글라스 기판의 측면과 이 측면에 인접한 글라스 기판의 전면 일부와 글라스 기판의 후면 일부를 포함할 수 있다.
본 개시에서, 글라스 기판은 전면의 에지 영역에 배선을 통해 TFT 회로와 전기적으로 연결되는 다수의 전면 접속 패드와, 후면의 에지 영역에 배선을 통해 구동 회로와 전기적으로 연결되는 다수의 후면 접속 패드가 형성될 수 있다. 다수의 전면 및 후면 접속 패드는 글라스 기판의 측면으로부터 글라스 기판 내측으로 일정한 거리만큼 각각 인입되게 배치될 수 있다. 글라스 기판의 전면 및 후면에 각각 형성된 접속 패드들은 글라스 기판의 에지 영역에 형성되는 측면 배선에 의해 전기적으로 연결될 수 있다.
본 개시에서, 글라스 기판의 TFT 층에는 다수의 픽셀이 구비될 수 있다. 각 픽셀은 다수의 서브 픽셀로 이루어질 수 있으며, 하나의 서브 픽셀은 하나의 마이크로 LED에 대응할 수 있다. TFT 층에는 각 픽셀을 구동하기 위한 TFT 회로를 포함할 수 있다. 마이크로 LED(μLED)는 무기 발광물질로 이루어지고, 전원이 공급되는 경우 스스로 광을 발산할 수 있는 반도체 칩일 수 있다. 또한, 마이크로 LED는 애노드 및 캐소드 전극이 동일 면에 형성되고 발광면이 상기 전극들 반대편에 형성된 플립칩(Flip chip) 구조를 가질 수 있다.
본 개시에서, 글라스 기판 상에 적층 형성된 TFT 층은 마이크로 LED가 전기적으로 연결된다. 구체적으로, 마이크로 LED의 전극 패드는 TFT 층 상의 전극 패드에 전기적으로 연결되며, 마이크로 LED의 전극과 TFT 전극은 금속결합 상태의 접합구조를 가질 수 있다.
본 개시에서, 마이크로 LED를 구비한 디스플레이 모듈은 평판 디스플레이 패널일 수 있다. 마이크로 LED는 100㎛ 이하의 크기를 갖는 무기 발광 다이오드(inorganic LED)일 수 있다. 마이크로 LED를 구비한 디스플레이 모듈은 백라이트가 필요한 액정 디스플레이(LCD) 패널에 비해 더 나은 대비, 더 빠른 응답 시간 및 높은 에너지 효율을 제공할 수 있다. 유기 발광 소자인 OLED(Organic Light Emmiting Diode)와 무기 발광 소자인 마이크로 LED는 모두 에너지 효율이 좋지만, 마이크로 LED는 OLED보다 밝기, 발광효율, 수명이 길다.
본 개시에서, 마이크로 LED는 웨이퍼 상에 형성된 에피텍셜 구조에 대하여 메사 에칭 공정을 실시하여 각각 독립된 다수의 마이크로 LED를 형성한다. 메사 에칭 공정에 의해 독립적으로 구분되어진 다수의 마이크로 LED는 예를 들면, LLO(Laser Lift-Off) 공정을 통해 웨이퍼로부터 분리됨에 따라 완전히 독립적인 상태가 될 수 있다. 마이크로 LED는 일면이 발광면(예를 들면, 마이크로 LED로부터 빛이 최종적으로 발산되는 면)이고, 발광면의 반대면에는 한 쌍의 LED 전극이 형성된다. 마이크로 LED는 발광면과 한 쌍의 LED 전극이 형성되는 면 사이에는 상기 에칭 공정 시 형성되는 다수의 측벽을 가진다.
본 개시에서, 마이크로 LED는 전극으로 인가된 전류가 전류 활성층을 향해 이동하는 전류 경로를 마이크로 LED의 측면으로부터 최대한 이격될 수 있도록 제어하는 전류 가이딩층을 구비하여 마이크로 LED의 발광 효율 및 열적 안정성을 향상시킬 수 있다. 여기서, 전류 가이딩층은 반도체층의 주변부를 화학적으로 변화시켜 절연성을 갖도록 형성할 수 있다. 전류 경로는 반도체층에서 전류 가이딩층으로 변화되지 않은 나머지 부분(예를 들면, 반도체층의 중심부)을 통과하여 전류 확산층으로 이어질 수 있다. 전류는 반도체층의 중심부를 지날 때 전류 가이딩층에 의해 마이크로 LED의 측벽으로부터 최대한 이격되게 이동하여 활성층을 지나 전류 확산층으로 진행할 수 있다.
본 개시에서, 디스플레이 모듈은 TFT 층 상에 배열된 다수의 마이크로 LED 사이로 블랙 매트릭스를 형성할 수 있다. 블랙 매트릭스는 서로 인접한 마이크로 LED의 주변부에서 광이 누설하는 것을 차단하여 명암비(Contrast ratio)를 향상시킬 수 있다.
본 개시에서, 디스플레이 모듈은 다수의 마이크로 LED가 발광하는 측에 배치되는 터치 스크린 패널을 더 포함할 수 있으며 이 경우, 터치 스크린 패널을 구동하기 위한 터치 스크린 구동부를 포함할 수 있다.
본 개시에서, 디스플레이 모듈은 글라스 기판의 후면에 배치되며 FPC(Flexible Printed Circuit) 등을 통해 전기적으로 연결되는 후방 기판을 더 포함할 수 있고, 디스플레이 모듈은 데이터를 수신할 수 있는 통신장치를 더 포함할 수 있다.
본 개시에서, 마이크로 LED가 실장되고 측면 배선이 형성된 글라스 기판을 디스플레이 모듈로 칭할 수 있다. 이와 같은 디스플레이 모듈은 단일 단위로 웨어러블 기기(wearable device), 포터블 기기(portable device), 핸드헬드 기기(handheld device) 및 각종 디스플레이가 필요가 전자 제품이나 전장에 설치되어 적용될 수 있으며, 매트릭스 타입으로 복수의 조립 배치를 통해 PC(personal computer)용 모니터, 고해상도 TV 및 사이니지(signage)(또는, 디지털 사이니지(digital signage)), 전광판(electronic display) 등과 같은 디스플레이 장치에 적용될 있다.
이하, 도면을 참조하여 본 개시의 일 실시 예에 따른 디스플레이 모듈을 상세히 설명한다.
도 1은 본 개시의 일 실시 예에 따른 R/G/B 서브 픽셀을 갖는 복수의 픽셀을 포함하는 디스플레이 모듈을 나타낸 평면도이고, 도 2는 본 개시의 일 실시 예에 따른 디스플레이 모듈의 픽셀을 개략적으로 나타낸 측면도이다.
도 1을 참조하면, 디스플레이 모듈(10)은 TFT 기판(30), 패널 구동부(미도시) 및 프로세서(미도시)를 포함할 수 있다.
도 2를 참조하면, TFT 기판(30)은 글라스 기판(31)과 글라스 기판(31)의 전면에 형성된 TFT 층(33)을 포함할 수 있다. TFT 층(33)은 다수의 픽셀 영역(40)을 포함할 수 있다. 각 픽셀 영역(40)에는 다수의 서브 픽셀과 각 서브 픽셀을 구동하기 위한 픽셀 회로를 다수 포함할 수 있다. 각 픽셀 영역(40)에 배치된 다수의 서브 픽셀과 다수의 픽셀 회로는 하기에서 상세히 설명한다.
TFT 기판(30)은 게이트 라인들과 데이터 라인들이 상호 교차하도록 형성되고, 그 교차로 마련되는 영역에 픽셀 회로가 형성될 수 있다.
패널 구동부는 프로세서의 제어에 따라 TFT 기판(30)의 다수의 픽셀 회로를 구동하며, 타이밍 컨트롤러, 데이터 구동부 및 게이트 구동부를 포함할 수 있다.
타이밍 컨트롤러는 외부로부터 입력 신호, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호 등을 입력받아 영상 데이터 신호, 주사 제어 신호, 데이터 제어 신호, 발광 제어 신호 등을 생성하여 TFT 기판(30), 데이터 구동부, 게이트 구동부 등에 제공할 수 있다.
특히, 타이밍 컨트롤러는 R, G, B 서브 픽셀 중 하나의 서브 픽셀을 선택하기 위한 제어 신호(MUX Sel R, G, B)를 구동 회로에 인가할 수 있다.
데이터 구동부(또는 소스 드라이버, 데이터 드라이버)는, 데이터 신호를 생성하는 수단으로, 프로세서로부터 R/G/B 성분의 영상 데이터 등 전달받아 데이터 전압(예를 들어, PWM 데이터 전압, PAM 데이터 전압)를 생성한다. 또한, 데이터 구동부는 생성된 데이터 신호를 TFT 기판(30)에 인가할 수 있다.
게이트 구동부(또는, 게이트 드라이버)는 제어 신호(SPWM(n)), 제어 신호(SPAM) 등 각종 제어 신호를 생성하는 수단으로, 생성된 각종 제어 신호를 TFT 기판(30)의 특정한 행(또는, 특정한 가로 라인)에 전달하거나, 전체 라인에 전달한다. 또한, 게이트 구동부는, 실시 예에 따라 구동 회로의 구동 전압 단자에 구동 전압(VDD)을 인가할 수 있다.
한편, 데이터 구동부 및 게이트 구동부는, 그 전부 또는 일부가 TFT 층(33)에 구현되거나 별도의 반도체 IC로 구현되어 글라스 기판(31)의 후면에 배치될 수 있다.
프로세서는 디스플레이 모듈(10)의 전반적인 동작을 제어한다. 특히, 프로세서는 패널 구동부를 제어하여 TFT 기판(30)을 구동함으로써, 다수의 픽셀 회로가 상술한 동작들을 수행하도록 할 수 있다.
이를 위해, 프로세서는 중앙처리장치(central processing unit(CPU)), micro-controller, 어플리케이션 프로세서(application processor(AP)), 또는 커뮤니케이션 프로세서(communication processor(CP)), ARM 프로세서 중 하나 이상으로 구현될 수 있다. 본 개시의 일 실시 예에 따르면, 프로세서는, PWM 데이터 전압에 따라 구동 전류의 펄스 폭을 설정하고, PAM 데이터 전압에 따라 구동 전류의 진폭을 설정하도록 패널 구동부를 제어할 수 있다. 이때, 프로세서는 TFT 기판(30)이 n 개의 행과 m 개의 열로 구성된 경우, 행 단위(가로 라인 단위)로 PWM 데이터 전압이 인가되도록 패널 구동부를 제어할 수 있다. 또한, 프로세서는 TFT 층(33)의 전체 서브 픽셀에 일괄적으로 PAM 데이터 전압이 인가되도록 패널 구동부을 제어할 수 있다. 이후, 프로세서는 TFT 층(33)에 포함된 다수의 픽셀 회로에 일제히 구동 전압(VDD)을 인가하고, 다수의 픽셀 회로 각각의 PWM 구동 회로에 선형 변화 전압(스위프 전압)이 인가되도록 패널 구동부를 제어함으로써, 영상을 디스플레이할 수 있다.
한편, 본 개시에서는 프로세서와 타이밍 컨트롤러를 별도의 구성요소로 설명하였으나, 실시 예에 따라 프로세서 없이, 타이밍 컨트롤러가 프로세서의 기능을 수행할 수도 있다.
도 2를 참조하면, TFT 층(33)에 형성된 각 픽셀 영역(40)에는 다수의 서브 픽셀(51, 52, 53)과, 각 서브 픽셀을 구동하기 위한 다수의 픽셀 회로(61, 62, 63)가 배치될 수 있다.　
TFT 층(33)은 글라스 기판(31)의 전면에 형성되며 다층 구조로 이루어질 수 있다. 일 예로서, TFT 층(33)은 글라스 기판(31)의 전면에 적층된 버퍼 층과, 버퍼 층에 적층된 게이트 절연 층과, 게이트 절연 층에 적층된 층간 절연 층과, 층간 절연 층 상에 순차적으로 적층된 다수의 패시베이션 층을 포함할 수 있다. 또한,　TFT 층(33)은 전압(VDD, VSS) 단자에 전기적으로 연결되는 배선을 포함할 수 있다.
본 개시에서는 3개의 서브 픽셀(51, 52, 53)이 하나의 픽셀을 이룬다. 각 서브 픽셀은 발광 소자 예를 들면, 마이크로 LED일 수 있다. 본 개시에서 '서브 픽셀'은 '마이크로 LED'와 동일한 의미로 사용할 수 있다.
본 개시에서는 다수의 서브 픽셀을 R/G/B(적색/녹색/청색) 컬러에 해당하는 3개의 마이크로 LED로 이루어진 것을 예로 들었으나, 이에 한정될 필요는 없다. 즉, 다수의 서브 픽셀은 R/B(적색/청색), R/G(적색/녹색) 또는 G/B(녹색/청색)의 2개의 마이크로 LED로 이루어지거나, R/B/W(적색/청색/백색)의 3개의 마이크로 LED로 이루어지거나, R/G/B/W(적색/녹색/청색/백색), R/G/G/W(적색/녹색/녹색/백색) 또는 R/G/B/Y(적색/녹색/청색/황색)의 4개의 마이크로 LED로 이루어지거나, R/G/B/Y/C/(적색/녹색/청색/황색/시안(Cyan))의 5개의 마이크로 LED로 이루어질 수 있다. 이 경우, 픽셀 회로의 개수는 서브 픽셀의 개수에 대응한다.
다수의 서브 픽셀(51, 52, 53)은 각각 제1 전극(애노드 전극)(51a, 52a, 53a) 및 제2 전극(캐소드 전극)(51b, 52b, 53b)을 구비한다.
각 서브 픽셀의 제1 전극(51a, 52a, 53a)은 각각 제1 TFT 전극(35a, 36a, 36b)에 전기적으로 연결되며 제1 TFT 전극(35a, 36a, 37a)을 통해 구동 전압(VDD) 단자에 연결된다. 또한, 각 서브 픽셀의 제2 전극(51b, 52b, 53b)은 각각 제2 TFT 전극(35b, 36b, 37b)에 전기적으로 연결되며 제2 TFT 전극(35b, 36b, 37b)을 통해 그라운드 전압(VSS) 단자에 연결된다.
다수의 픽셀 회로(61, 62, 63)는 각 서브 픽셀(51, 52, 53)과 전기적으로 연결되며 각각 대응하는 각 서브 픽셀(51, 52, 53)을 점등 또는 점멸 구동하도록 제어한다.
도 2에 도시된 R/G/B 서브 픽셀(51, 52, 53)은 일 예로서 하기와 같이 각각 구성될 수 있다. 적색 서브 픽셀(51)은 청색 마이크로 LED와 청색 마이크로 LED의 발광면에 적층된 적색 파장 변환 층을 포함할 수 있다. 녹색 서브 픽셀(52)은 청색 마이크로 LED와 청색 마이크로 LED의 발광면에 적층된 녹색 파장 변환 층을 포함할 수 있다. 청색 서브 픽셀(53)은 청색 마이크로 LED만으로 이루어질 수 있다.
이하에서는, 본 개시에 따른 다양한 마이크로 LED의 구조와 그 제조 공정을 순차적으로 설명한다.　
본 개시에서는, 플립칩 수평형 마이크로 LED를 예로 들어 설명하지만, 이에 한정되지 않고 도시하지 않은 수직형 마이크로 LED 구조를 취할 수 있다.
본 개시의 마이크로 LED는 최대 측방향 길이(L1)가 예를 들면 60㎛ 이하일 수 있다.　
본 개시의 마이크로 LED는 n 형 반도체층, 활성층(발광 층) 및 p 형 반도체층의 적층 구조로 이루어질 수 있다.
본 개시의 마이크로 LED는 전류 경로를 소정 부분(예를 들면, 마이크로 LED의 측면)으로부터 가능한 한 최대한 멀리 이격되도록 가이드하는 전류 가이딩부(current guiding portion)을 포함할 수 있다.
또한, 본 개시의 마이크로 LED는 전류 가이딩부와 제2 클래딩층 사이에 별도의 전류 확산층(current spreading layer)이 불필요하다.
도 3은 본 개시의 일 실시 예에 따른 마이크로 LED를 나타낸 개략도이다.　
도 3을 참조하면, 마이크로 LED(100)는 전류 확산층(110), 제1 클래딩층(120), 활성층(130), 제2 클래딩층(140), 전류가 통과하는 반도체층(151), 전류 경로를 제어하여 전류를 반도체층(151)을 통해 흐르도록 유도하는 전류 가이딩부(153), 전류 확산층(110)에 형성된 제1 LED 전극(171), 반도체층(151) 상에 형성된 제2 LED 전극(173), 패시베이션 층(180)을 포함할 수 있다.　
전류 확산층(110)은 에피택시 공정에서 성장하며, 제1 클래딩층(120)의 성장 기반이 되는 층이다.
제1 클래딩층(120)은 도전형 반도체층(conductivity type semiconductor layer)으로서 n형(또는 p형) 반도체층일 수 있다. 제2 클래딩층(140)은 도전형 반도체층으로서 p형(또는 n형) 반도체층일 수 있다.　
제1 클래딩층(120)이 n형 반도체층일 경우, 제2 클래딩층(140)은 p형 반도체층으로 이루어지며, 반대로, 제1 클래딩층(120)이 p형 반도체층일 경우, 제2 클래딩층(140)은 n형 반도체층으로 이루어진다.
제1 및 제2 클래딩층(120, 140)은 스펙트럼의 특정 영역에 대응하는 밴드 갭을 갖는 반도체 일 수 있다. 예를 들어, 제1 및 제2 클래딩층(120, 140)은 600~750 nm의 발광 파장을 갖는 적색 마이크로 LED를 이루는 하나 이상의 AlInGaP 기반 반도체층을 포함할 수 있거나, 발광 파장이 각각 450~490 nm 및 500~570 nm 인 청색 및 녹색 마이크로 LED를 이루는 하나 이상의 AlInGaN 기반 반도체층을 포함할 수 있다.
제1 및 제2 클래딩층(120, 140)의 최대 측방향 길이(L12)는 마이크로 LED(100)의 최대 측방향 길이(L11)보다 작다.
제1 클래딩층(120)의 캐리어 농도는 5E+17/cm3 미만일 수 있다.
제2 클래딩층(140)의 캐리어 농도는 5E+17/cm3 미만인 것이 바람직하다. 이러한 제2 클래딩층(140)의 캐리어 농도는 제2 클래딩층(140)에서 전류의 확산 거리가 증가하는 것을 방지하여 전류가 마이크로 LED의 측면으로 확산되는 것을 방지하고, 아울러 제2 클래딩층(140)에서 저항이 증가하는 것을 방지하여 전류의 흐름을 원활하게 유지할 수 있도록 감안한 것이다. 제2 클래딩층(140)의 두께는 350 nm이하일 수 있다.
전류 확산층(110)과 제1 클래딩층(120)은 캐리어 농도와 밴드 갭에서 차이가 있다. 예를 들어, 전류 확산층(110)의 캐리어 농도는 1E+18/cm3를 초과할 수 있다. 이에 따라, 제1 클래딩층(120)의 저항이 전류 확산층(110)의 저항보다 높다.
전류 확산층(110)은 제1 클래딩층(120)의 밴드 갭보다 큰 광학 밴드 갭을 가질 수 있다. 예를 들어, 전류 확산층(110)은 클래딩층보다 50 meV 더 큰 밴드 갭을 가질 수 있다.
활성층(130)은 제1 및 제2 클래딩층(120, 140) 사이에 형성되며, 소위 MQW(multiple-quantum-well) 또는 SQW(single-quantum-well)로 구성될 수 있다.
반도체층(151)은 제2 클래딩층(140) 상에 형성되며, 최대 측방향 길이(L13)는 제2 클래딩층(140)의 최대 측방향 길이(L12)보다 작다.
반도체층(151)은 1E+18/cm3 미만의 캐리어 농도를 가지며, 10~500 nm 범위의 두께를 가질 수 있다. 반도체층(151)은 제2 클래딩층(140)과 동일한 타입의 반도체이다. 예를 들면, 제2 클래딩층(140)이 p형 반도체이면 반도체층(151) 역시 p형 반도체로 이루어진다.
전류 가이딩부(153)는 반도체층(151)의 외부 영역에 위치하며, 반도체층(151)을 통해 전류 확산층(110)으로 흐르는 전류의 흐름을 제어한다. 예를 들면, 전류 가이딩부(153)는 전류 경로를 마이크로 LED의 측면으로부터 가능한한 최대한 이격시킬 수 있다.　
전류 가이딩부(153)는 반도체층(151)과 동일한 반도체층으로 제2 클래딩층(140) 상에 적층되며, 이러한 반도체층에 이온(예를 들면, H, He, C, Fe, Al, B 및 N)을 반도체층(151)의 외부 영역에 주입하여 고저항 영역(highly resistive area)을 형성한다. 이 경우, 이온이 주입되는 폭(W)은 메사 에칭에 의해 형성된 마이크로 LED(100)의 측면으로부터 반도체층(151)을 향해 약 5㎛ 이상일 수 있다.
제1 전극(171)은 전류 확산층(110)에 전기적으로 연결되며, Al, Ti, Cr, Ni, Pd, Ag, Ge, Au 중 어느 하나 또는 이들의 합금으로 이루어질 수 있다.　
제2 전극(173)은 반도체층(151)에 전기적으로 연결되며, Al, Ti, Cr, Ni, Pd, Ag, Ge, Au 중 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(173)의 최대 측방향 길이(L14)는 반도체층(131)의 최대 측방향 길이(L13)보다 더 길게 형성될 수 있다. 이에 따라, 제2 전극(173)은 반도체층(131)을 완전히 덮고 제2 전극(173)의 에지부가 전류 가이딩부(153)의 일부를 덮을 수 있다.
제1 전극(171)과 전류 확산층(110) 사이, 제2 전극(173)과 제2 반도체층(151) 사이에 각각 오믹 컨택(ohmic contact)을 위해 예를 들면, 10 nm 미만으로 매우 얇게 고도핑된(high-doped) 반도체 접촉 층(미도시)이 형성될 수 있다. 반도체 접촉 층은 ITO(indium tin oxide) 및 ZnO와 같은 전기 전도성 산화물이 사용될 수 있다.
이하, 도면을 참조하여 본 개시의 일 실시 예에 따른 마이크로 LED의 제조 과정을 설명한다.　
본 개시에서는, 웨이퍼에 에피택셜 구조를 형성한 후, 에피텍셜 구조에 메사 에칭 공정을 실시하여 각각 독립된 다수의 마이크로 LED를 형성할 수 있다. 이렇게 독립된 다수의 마이크로 LED는 추후 공정 예를 들면, LLO(Laser Lift-Off) 공정을 통해 웨이퍼로부터 분리됨에 따라 완전히 독립적인 상태가 될 수 있다. 이하에서는 다수의 마이크로 LED 중에서 하나의 마이크로 LED를 기준으로 설명한다.
도 4는 본 개시의 일 실시 예에 따른 마이크로 LED의 제조 과정을 나타낸 흐름도이고, 도 5a 내지 도 5f는 본 개시의 일 실시 예에 따른 갖는 마이크로 LED의 제조 과정을 순차적으로 나타낸 공정도이다.
도 5a를 참조하면, 웨이퍼(101) 상에 에피택시 공정을 거쳐 전류 확산층(110), 제1 클래딩층(120), 활성층(130), 제2 클래딩층(140), 반도체층(150)을 순차적으로 적층하는 반도체 에피택셜 구조를　형성한다(S11).　
반도체 에피택셜 구조는 MOVPE(metalorganic vapor phase epitaxy), MBE(molecular beam epitaxy) 및 스퍼터링과 같은 에피택셜 성장 기술에 의해 형성될 수 있다.
도 5b를 참조하면, 반도체층(150)의 외부 영역에 이온을 주입한다(S12).
이 경우, 반도체층(150)의 표면은 이온 주입 영역을 정의하는 레지스트 마스크(160)에 의해 패턴화 될 수 있다.
이온 주입 깊이는 이온을 주입하는 동안 이온 종(ion species)의 가속 전압에 의해 정의될 수 있다. 이온 주입된 깊이는 반도체층(150)을 벗어나지 않는 것이 바람직하다. 고저항 반도체층을 형성할 수 있는 이온은 예를 들어, AlGaInP 기반 적색 마이크로 LED의 경우 H, He 및 Fe가 사용될 수 있고, GaN 기반 청색 및 녹색 마이크로 LED의 경우 B, Al, Fe, C 및 N이 사용될 수 있다.
반도체층(150)의 외부 영역에 이온 주입 공정이 완료되면 전류 경로를 제어할 수 있는 제2 클래딩층(140) 상에 전류 가이딩부(153)가 형성된다(S13).
도 5c를 참조하면, 반도체 에피택셜 구조에 메사 에칭(mesa etching) 공정을 수행한다(S14).
메사 에칭 공정은 예를 들면, 포토 리소그래피 및 건식 에칭 공정에 의해 이루어질 수 있다. 반도체 에피택셜 구조에 메사 에칭 공정을 실시하면 독립된 다수의 마이크로 LED를 형성할 수 있다. 이 경우, 메사 에칭 공정 시 각 마이크로 LED는 측면이 마련된다.
이에 따라, 전류 가이딩부(153)를 포함하는 반도체 에피택셜 구조는 일정한 간격을 두고 각각 독립적으로 형성된 다수의 UV 마이크로 LED로 형성될 수 있다.
도 5d를 참조하면, 전류 확산층(110) 상에 제1 전극(171)을 형성하고, 반도체층(151) 상에 제2 전극(173)을 형성한다(S15).　
제1 및 제2 전극(171, 173)은 예를 들면, 리프트 오프(lift-off) 공정에 의해 형성될 수 있다.　
도면에 도시하지는 않았으나, 제1 전극(171)과 전류 확산층(110) 사이 그리고 제2 전극(173)과 반도체층(151) 사이의 오믹 컨택(ohmic contact)을 위해 반도체 접촉 층(미도시)이 형성될 수 있다. 반도체 접촉 층은 스퍼터링, 증발(evaporation) 및 스핀 코팅과 같은 다양한 기술에 전류 확산층(110) 및 반도체층(151)에 증착될 수 있다.
도 5e를 참조하면, UV 마이크로 LED의 표면에 패시베이션 층(180)을 형성한다(S16).
이 경우, 패시베이션 층(180)은 UV 마이크로 LED의 표면에 적층 형성될 때 제1 및 제2 전극(171, 173)을 덮지 않도록 형성된다.
패시베이션 층(180)은 Al2O3, SiO2, 및 SiN와 같은 물질로 이루어질 수 있다. 패시베이션 층은 원자 층 증착, e-빔 증발, 스퍼터링, 화학 기상 증착 및 스핀 코팅과 같은 다양한 기술에 의해 형성될 수 있다.
도면에 도시하지는 않았으나, 패시베이션 층(180)을 형성한 후, 마이크로 LED의 광 추출 효율을 향상시키기 위해 DBR(distributed Bragg reflectors)와 같은 미러 층이 패시베이션 층 상에 적층 형성될 수도 있다.
도 5f를 참조하면, 웨이퍼(101)의 후면에 레이저 빔을 조사하여 다수의 마이크로 LED(100)를 웨이퍼(101)로부터 분리한다(S17).
도면에 도시하지 않았으나, 웨이퍼(101)에 형성된 다수의 마이크로 LED(100)는 웨이퍼(101)와 분리하기 전에 캐리어 기판(미도시)을 웨이퍼(101) 측으로 이동하여 캐리어 기판의 일면을 다수의 마이크로 LED(100)와 부착한다. 여기서, 캐리어 기판은 웨이퍼(101)로부터 분리될 다수의 마이크로 LED(100)를 TFT 기판(30, 도 2 참조)으로 이송하기 위한 기판이다.
다수의 마이크로 LED(100)는 웨이퍼(101)와 분리되는 동안 표면에 접착 층(미도시)을 갖는 캐리어 기판에 의해 지지된다. 접착 층은 다이나믹 릴리즈 레이어(Dynamic Release Layer, DRL)로 칭할 수 있으며, 레이저 전사 방식으로 마이크로 LED(100)를 TFT 기판(30)의 TFT 층(33, 도 2 참조)으로 전사 시 캐리어 기판으로부터 분리가 용이한 재질(예를 들면, Polyimide)로 형성될 수 있다. 레이저 전사 방식은 예를 들면 캐리어 기판을 TFT 기판(30)의 상측에 일정한 간격을 두고 위치시킨 후, 캐리어 기판에 레이저 빔을 조사하여 마이크로 LED(100)가 고정된 접착 층의 일부를 가열함으로써 캐리어 기판으로부터 마이크로 LED(100)가 분리되어 TFT 기판(30)으로 전사하는 방식이다.
도 6은 본 개시의 다른 실시 예에 따른 마이크로 LED를 나타낸 개략도이다.　
도 6을 참조하면, 마이크로 LED(200)는 전류 확산층(210), 제1 클래딩층(220), 활성층(230), 제2 클래딩층(240), 제2 클래딩층(240) 상에 형성된 제1 반도체층(251)과 전류 가이딩부(253), 제1 반도체층(251)과 전류 가이딩부(253) 상에 형성된 제2 반도체층(260), 전류 확산층(210)에 형성된 제1 LED 전극(271), 제2 반도체층(260) 상에 형성된 제2 LED 전극(273), 패시베이션 층(280)을 포함할 수 있다.　
전류 확산층(210)은 에피택시 공정에서 성장하며, 제1 클래딩층(220)의 성장 기반이 되는 층이다.
제1 클래딩층(220)은 도전형 반도체층(conductivity type semiconductor layer)으로서 n형(또는 p형)일 수 있다. 제2 클래딩층(240)은 도전형 반도체층으로서 p형(또는 n형) 반도체층일 수 있다.　
제1 클래딩층(220)이 n형 반도체층일 경우, 제2 클래딩층(240)은 p형 반도체층으로 이루어지며, 반대로, 제1 클래딩층(220)이 p형 반도체층일 경우, 제2 클래딩층(240)은 n형 반도체층으로 이루어진다.
제1 및 제2 클래딩층(220, 240)은 스펙트럼의 특정 영역에 대응하는 밴드 갭을 갖는 반도체 일 수있다. 예를 들어, 제1 및 제2 클래딩층(220, 240)은 600~750 nm의 발광 파장을 갖는 적색 마이크로 LED를 이루는 하나 이상의 AlInGaP 기반 반도체층을 포함할 수 있거나, 발광 파장이 각각 450~490 nm 및 500~570 nm 인 청색 및 녹색 마이크로 LED를 이루는 하나 이상의 AlInGaN 기반 반도체층을 포함할 수 있다.
제1 및 제2 클래딩층(220, 240)의 최대 측방향 길이(L22)는 마이크로 LED(100)의 최대 측방향 길이(L21)보다 작다.　
전류 확산층(210)과 제1 클래딩층(220)은 캐리어 농도와 밴드 갭에서 차이가 있다. 예를 들어, 전류 확산층(210)의 캐리어 농도는 1E+18/cm3를 초과할 수 있는 반면, 제1 클래딩층(220)의 캐리어 농도는 5E+17/cm3 미만일 수 있다. 즉, 제1 클래딩층(220)의 저항은 전류 확산층(210)의 저항보다 높다.
전류 확산층(210)은 제1 클래딩층(220)의 밴드 갭보다 큰 광학 밴드 갭을 가질 수 있다. 예를 들어, 전류 확산층(210)은 클래딩층보다 50 meV 더 큰 밴드 갭을 가질 수 있다.
활성층(230)은 제1 및 제2 클래딩층(220, 240) 사이에 형성되며, 소위 MQW(multiple-quantum-well) 또는 SQW(single-quantum-well)로 구성될 수 있다.
제2 클래딩층(240)의 캐리어 농도는 5E+17/cm3 미만인 것이 바람직하다. 이러한 제2 클래딩층(240)의 캐리어 농도는 제2 클래딩층(240)에서 전류의 확산 거리가 증가하는 것을 방지하여 전류가 마이크로 LED의 측면으로 확산되는 것을 방지하고, 아울러 제2 클래딩층(240)에서 저항이 증가하는 것을 방지하여 전류의 흐름을 원활하게 유지할 수 있도록 감안한 것이다.
제1 반도체층(251)은 제2 클래딩층(240) 상에 형성되며, 최대 측방향 길이(L23)는 제2 클래딩층(240)의 최대 측방향 길이(L22)보다 작다.
제1 반도체층(251)은 후술하는 제2 반도체층(260)과 함께 제2 클래딩층(240)과 동일한 AlAs 계 및 GaP 계 반도체 재료로 구성될 수 있다. 또한, 제1 반도체층(251)은 제2 클래딩층(240)과 마찬가지로 1E+18/cm3 미만의 캐리어 농도를 가지며, 10~500 nm 범위의 두께를 가질 수 있다.
제1 반도체층(251) 및 제2 반도체층(260)은 제2 클래딩층(240)과 동일한 타입의 반도체이다. 예를 들면, 제2 클래딩층(240)이 p형 반도체이면 반도체층(151) 역시 p형 반도체로 이루어진다.
전류 가이딩부(253)는 제1 반도체층(251)의 외부 영역에 위치하며, 제1 반도체층(251)을 통해 전류 확산층(210)으로 흐르는 전류의 흐름을 제어한다. 예를 들면, 전류 가이딩부(253)는 전류 경로를 마이크로 LED의 측면으로부터 가능한 한 최대한 이격시킬 수 있다.
전류 가이딩부(253)는 제1 반도체층(251)과 동일한 반도체층으로 제2 클래딩층(240) 상에 적층되며, 이러한 반도체층에 이온(예를 들면, H, He, C, Fe, Al, B 및 N)을 반도체층(251)의 외부 영역에 주입하여 고저항 영역(highly resistive area)을 형성한다. 이 경우, 이온이 주입되는 폭(W)은 메사 에칭에 의해 형성된 마이크로 LED(100)의 측면으로부터 제1 반도체층(251)을 향해 약 5㎛ 이상일 수 있다.
제2 반도체층(260)은 제1 반도체층(251) 및 전류 가이딩부(253) 상에 형성된다. 제2 반도체층(260)은 전술한 바와 같이 제1 반도체층(251) 및 제2 클래딩층(240)과 동일한 재료로 구성된다.
제2 반도체층(260)의 캐리어 농도는 제2 클래딩층(240)의 캐리어 농도보다 크거나 같을 수 있다. 이에 따라 제2 반도체층(260)을 통과하는 전류가 제1 반도체층(251)을 통해 제2 클래딩층(240)까지 원활하게 흐를 수 있다.
제2 반도체층(260)의 최대 측방향 길이는 제1 및 제2 클래딩층(220, 240)의 최대 측방향 길이(L22)와 동일하다.
제1 전극(271)은 전류 확산층(210)에 전기적으로 연결되며, Al, Ti, Cr, Ni, Pd, Ag, Ge, Au 중 어느 하나 또는 이들의 합금으로 이루어질 수 있다.　
제2 전극(273)은 제2 반도체층(260)에 전기적으로 연결되며, Al, Ti, Cr, Ni, Pd, Ag, Ge, Au 중 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(273)의 최대 측방향 길이(L24)는 제2 반도체층(260)의 최대 측방향 길이(L22)보다 더 길게 형성될 수 있다. 이에 따라, 도 6의 마이크로 LED(200)를 위에서 내려다볼 때, 제2 전극(273)은 제1 반도체층(251)을 완전히 덮고 제2 전극(273)의 에지부가 전류 가이딩부(253)의 일부를 덮을 수 있다. 이 경우, 제2 전극(273)은 제1 반도체층(251) 및 전류 가이딩부(253)와 직접 접촉하지 않는다.
제1 전극(271)과 전류 확산층(210) 사이, 제2 전극(273)과 제2 반도체층(260) 사이에 각각 오믹 컨택(ohmic contact)을 위해 예를 들면, 10 nm 미만으로 매우 얇게 고도핑된(high-doped) 반도체 접촉 층(미도시)이 형성될 수 있다. 반도체 접촉 층은 ITO(indium tin oxide) 및 ZnO와 같은 전기 전도성 산화물이 사용될 수 있다.
이하, 도면을 참조하여 본 개시의 다른 실시 예에 따른 갖는 마이크로 LED의 제조 과정을 설명한다.　
도 7은 본 개시의 다른 실시 예에 따른 갖는 마이크로 LED의 제조 과정을 나타낸 흐름도이고, 도 8a 내지 도 8f는 본 개시의 다른 실시 예에 따른 갖는 마이크로 LED의 제조 과정을 순차적으로 나타낸 공정도이다.
도 8a를 참조하면, 웨이퍼(201) 상에 에피택시 공정을 거쳐 전류 확산층(210), 제1 클래딩층(220), 활성층(230), 제2 클래딩층(240), 제1 반도체층(250), 제2 반도체층(260)을 순차적으로 적층하는 반도체 에피택셜 구조를 형성한다(S21).　
반도체 에피택셜 구조는 MOVPE(metalorganic vapor phase epitaxy), MBE(molecular beam epitaxy) 및 스퍼터링과 같은 에피택셜 성장 기술에 의해 형성될 수 있다.
도 8b를 참조하면, 반도체 에피택셜 구조에 메사 에칭(mesa etching) 공정을 수행한다(S22).
메사 에칭 공정은 플립칩을 제작하기 위해 제2 클래딩층(240) 부터 전류 확산층(210)까지 가공하는 공정으로, 예를 들면, 포토 리소그래피 및 건식 에칭 공정에 의해 이루어질 수 있다.
도 8c를 참조하면, 제1 반도체층(250)의 외부 영역을 산화시킨다(S23).
이 경우, 제1 반도체층(250)의 상면은 제2 반도체층(260)에 의해 덮여 있다. 따라서, AlAs 기반의 제1 반도체층(250)의 산화는 메사 에칭된 측면 영역으로부터 시작된다. 산화된 영역 크기는 온도, 지속 시간, H2O 분압과 같은 어닐링 조건에 의해 제어될 수 있다.
H2O 산화 또는 다른 적절한 기술에 의해 AlAs 기반 제1 반도체층(250)의 부분 산화가 완료되면 전류 가이딩부(253)가 형성된다(S24).
도 8d를 참조하면, 전류 확산층(210) 상에 제1 전극(271)을 형성하고, 제2 반도체층(260) 상에 제2 전극(273)을 형성한다(S25).　
제1 및 제2 전극(271, 273)은 예를 들면, 리프트 오프(lift-off) 공정에 의해 형성될 수 있다.　
도면에 도시하지는 않았으나, 제1 전극(271)과 전류 확산층(210) 사이 그리고 제2 전극(273)과 제2 반도체층(260) 사이의 오믹 컨택(ohmic contact)을 위해 반도체 접촉 층(미도시)이 형성될 수 있다. 반도체 접촉 층은 스퍼터링, 증발(evaporation) 및 스핀 코팅과 같은 다양한 기술에 전류 확산층(210) 및 제2 반도체층(260)에 증착될 수 있다.
이와 같은 공정을 통해 웨이퍼(201) 상에 다수의 UV 마이크로 LED가 형성될 수 있다.
도 8e를 참조하면, UV 마이크로 LED의 표면에 패시베이션 층(280)을 형성한다(S26).
이 경우, 패시베이션 층(280)은 UV 마이크로 LED의 표면에 적층 형성될 때 제1 및 제2 전극(271, 273)을 덮지 않도록 형성된다.
패시베이션 층(280)은 Al2O3, SiO2, 및 SiN와 같은 물질로 이루어질 수 있다. 패시베이션 층은 원자 층 증착, e-빔 증발, 스퍼터링, 화학 기상 증착 및 스핀 코팅과 같은 다양한 기술에 의해 형성될 수 있다.
도면에 도시하지는 않았으나, 패시베이션 층(180)을 형성한 후, 마이크로 LED의 광 추출 효율을 향상시키기 위해 DBR(distributed Bragg reflectors)와 같은 미러 층이 패시베이션 층 상에 적층 형성될 수도 있다.
도 8f를 참조하면, 웨이퍼(201)의 후면에 레이저 빔을 조사하여 다수의 마이크로 LED(200)를 웨이퍼(201)로부터 분리한다(S27).
웨이퍼(201)에 형성된 다수의 마이크로 LED(200)는 웨이퍼(201)와 분리하기 전에 캐리어 기판(미도시)의 일면과 부착된다.
도 9는 본 개시의 또 다른 실시 예에 따른 마이크로 LED를 나타낸 개략도이다.　
도 9를 참조하면, 마이크로 LED(300)는 전류 확산층(310), 제1 클래딩층(320), 활성층(330), 제2 클래딩층(340), 제2 클래딩층(340) 상에 형성된 전류 가이딩부(250), 전류 확산층(310)에 형성된 제1 LED 전극(371), 제2 클래딩층(240) 상에 형성된 제2 LED 전극(373), 패시베이션 층(380)을 포함할 수 있다.　
전류 확산층(310)은 에피택시 공정에서 성장하며, 제1 클래딩층(320)의 성장 기반이 되는 층이다.
제1 클래딩층(320)은 도전형 반도체층(conductivity type semiconductor layer)으로서 n형(또는 p형) 반도체층일 수 있다. 제2 클래딩층(340)은 도전형 반도체층으로서 p형(또는 n형) 반도체층일 수 있다.
제1 클래딩층(320)이 n형 반도체층일 경우, 제2 클래딩층(340)은 p형 반도체층으로 이루어지며, 반대로, 제1 클래딩층(320)이 p형 반도체층일 경우, 제2 클래딩층(340)은 n형 반도체층으로 이루어진다.
제1 및 제2 클래딩층(320, 340)은 스펙트럼의 특정 영역에 대응하는 밴드 갭을 갖는 반도체 일 수있다. 예를 들어, 제1 및 제2 클래딩층(320, 340)은 600~750 nm의 발광 파장을 갖는 적색 마이크로 LED를 이루는 하나 이상의 AlInGaP 기반 반도체층을 포함할 수 있거나, 발광 파장이 각각 450~490 nm 및 500~570 nm 인 청색 및 녹색 마이크로 LED를 이루는 하나 이상의 AlInGaN 기반 반도체층을 포함할 수 있다.
제1 및 제2 클래딩층(320, 340)의 최대 측방향 길이(L32)는 마이크로 LED(300)의 최대 측방향 길이(L31)보다 작다.　
전류 확산층(310)과 제1 클래딩층(320)은 캐리어 농도와 밴드 갭에서 차이가 있다. 예를 들어, 전류 확산층(310)의 캐리어 농도는 1E+18/cm3를 초과할 수 있는 반면, 제1 클래딩층(320)의 캐리어 농도는 5E+17/cm3 미만일 수 있다. 즉, 제1 클래딩층(320)의 저항은 전류 확산층(310)의 저항보다 높다.
전류 확산층(310)은 제1 클래딩층(320)의 밴드 갭보다 큰 광학 밴드 갭을 가질 수 있다. 예를 들어, 전류 확산층(310)은 클래딩층보다 50 meV 더 큰 밴드 갭을 가질 수 있다.
제2 클래딩층(340)의 캐리어 농도는 5E+17/cm3 미만인 것이 바람직하다. 이러한 제2 클래딩층(340)의 캐리어 농도는 제2 클래딩층(340)에서 전류의 확산 거리가 증가하는 것을 방지하여 전류가 마이크로 LED의 측면으로 확산되는 것을 방지하고, 아울러 제2 클래딩층(340)에서 저항이 증가하는 것을 방지하여 전류의 흐름을 원활하게 유지할 수 있도록 감안한 것이다.
활성층(330)은 제1 및 제2 클래딩층(320, 340) 사이에 형성되며, 소위 MQW(multiple-quantum-well) 또는 SQW(single-quantum-well)로 구성될 수 있다.
전류 가이딩부(350)는 제2 클래딩층(340) 상에 형성되며, 제2 클래딩층(340) 상에 함께 형성된 제2 전극(372)의 외측을 둘러 싸도록 형성될 수 있다.　
전류 가이딩부(350)는 SiO2, SiN 및 Al2O3와 같은 절연체로 구성될 수 있다. 제2 전극의 최대 측방향 길이(L34)는 10㎛ 이하일 수 있으며, 이 경우 전류 가이딩부(350)는 에칭된 측면으로부터 제2 전극(373)을 향하는 방향으로 5㎛ 이상의 폭(W3)을 가질 수 있다.
이에 따라, 전류 가이딩부(350)는 제2 전극(373)을 통해 전류 확산층(310)으로 흐르는 전류의 흐름을 제어한다. 예를 들면, 전류 가이딩부(350)는 전류 경로를 마이크로 LED의 측면으로부터 가능한 한 멀리 이격시킬 수 있다.
제1 전극(371)은 전류 확산층(310)에 전기적으로 연결되며, Al, Ti, Cr, Ni, Pd, Ag, Ge, Au 중 어느 하나 또는 이들의 합금으로 이루어질 수 있다.　
제2 전극(373)은 제2 클래딩층(340)에 전기적으로 연결되며, Al, Ti, Cr, Ni, Pd, Ag, Ge, Au 중 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(373)은 하부가 전류 가이딩부(350) 사이에 배치되고 상부가 전류 가이딩부(350)의 상측에 위치할 수 있다. 이 경우, 제2 전극(373)의 상부의 최대 측방향 길이(L34)는 제2 클래딩층(360)의 최대 측방향 길이(L32)보다 작다. 이에 따라, 제2 전극(373)의 상부는 에지부가 전류 가이딩부(350)의 일부를 덮을 수 있다.
제1 전극(371)과 전류 확산층(310) 사이, 제2 전극(373)과 제2 클래딩층(240) 사이에 각각 오믹 컨택(ohmic contact)을 위해 예를 들면, 10 nm 미만으로 매우 얇게 고도핑된(high-doped) 반도체 접촉 층(미도시)이 형성될 수 있다. 반도체 접촉 층은 ITO(indium tin oxide) 및 ZnO와 같은 전기 전도성 산화물이 사용될 수 있다.
이하, 도면을 참조하여 본 개시의 또 다른 실시 예에 따른 갖는 마이크로 LED의 제조 과정을 설명한다.　
도 10은 본 개시의 또 다른 실시 예에 따른 마이크로 LED의 제조 과정을 나타낸 흐름도이고, 도 11a 내지 도 11f는 본 개시의 또 다른 실시 예에 따른 마이크로 LED의 제조 과정을 순차적으로 나타낸 공정도이다.
도 11a를 참조하면, 웨이퍼(301) 상에 에피택시 공정을 거쳐 전류 확산층(310), 제1 클래딩층(320), 활성층(330), 제2 클래딩층(340)을 순차적으로 적층하는 반도체 에피택셜 구조를 형성한다(S31).　
반도체 에피택셜 구조는 MOVPE(metalorganic vapor phase epitaxy), MBE(molecular beam epitaxy) 및 스퍼터링과 같은 에피택셜 성장 기술에 의해 형성될 수 있다.
도 11b를 참조하면, 반도체 에피택셜 구조에 에칭 공정을 수행한다(S32).
에칭 공정은 예를 들면, 포토 리소그래피 및 건식 에칭 공정에 의해 이루어질 수 있다. 이에 따라, 반도체 에피택셜 구조는 일정한 간격을 두고 각각 독립적으로 형성된 다수의 UV 마이크로 LED로 형성될 수 있다.
도 11c를 참조하면, 제2 클래딩층(340) 상에 전류 가이딩부(350)를 형성한다(S33).
이 경우, 전류 가이딩부(350)를 형성하기 위해, 제2 클래딩층(340) 상에 레지스트 마스크(360)를 형성하고, 리프트 오프 공정 또는 습식 에칭 공정에 의해 레지스트 마스크(360)를 패터닝 한다. 이 상태에서 레지스트 마스크(360)에 의해 덮이지 않은 제2 클래딩층(340) 상에 절연 물질을 형성한다.
전류 가이딩부(350)는 전자빔 증발, 스퍼터링, 화학 기상 증착, 원자 층 증착 및 스핀 코팅과 같은 적절한 기술에 의해 제2 클래딩층(340) 상에 절연 물질을 적층함으로써 형성된다.　
전류 가이딩부(350)가 형성된 후 레지스트 마스크(360)를 제거한다. 레지스트 마스크(360)가 제거된 위치에 후술하는 제2 전극(373)이 형성된다.
도 11d를 참조하면, 전류 확산층(310) 상에 제1 전극(371)을 형성하고, 제2 클래딩층(340) 상에 제2 전극(373)을 형성한다(S34).　
제1 및 제2 전극(371, 373)은 예를 들면, 리프트 오프(lift-off) 공정에 의해 형성될 수 있다.　
도면에 도시하지는 않았으나, 제1 전극(371)과 전류 확산층(310) 사이 그리고 제2 전극(373)과 제2 클래딩층(340) 사이의 오믹 컨택(ohmic contact)을 위해 반도체 접촉 층(미도시)이 형성될 수 있다. 반도체 접촉 층은 스퍼터링, 증발(evaporation) 및 스핀 코팅과 같은 다양한 기술에 전류 확산층(310) 및 제2 클래딩층(360)에 증착될 수 있다.
이와 같은 공정을 통해 웨이퍼(301) 상에 다수의 UV 마이크로 LED가 형성될 수 있다.
도 11e를 참조하면, UV 마이크로 LED의 표면에 패시베이션 층(380)을 형성한다(S35).
이 경우, 패시베이션 층(380)은 UV 마이크로 LED의 표면에 적층 형성될 때 제1 및 제2 전극(371, 373)을 덮지 않도록 형성된다.
패시베이션 층(380)은 Al2O3, SiO2, 및 SiN와 같은 물질로 이루어질 수 있다. 패시베이션 층은 원자 층 증착, e-빔 증발, 스퍼터링, 화학 기상 증착 및 스핀 코팅과 같은 다양한 기술에 의해 형성될 수 있다.
도면에 도시하지는 않았으나, 패시베이션 층(380)을 형성한 후, 마이크로 LED의 광 추출 효율을 향상시키기 위해 DBR(distributed Bragg reflectors)와 같은 미러 층이 패시베이션 층 상에 적층 형성될 수 있다.
도 11f를 참조하면, 웨이퍼(301)의 후면에 레이저 빔을 조사하여 다수의 마이크로 LED(300)를 웨이퍼(301)로부터 분리한다(S36).
도면에 도시하지 않았으나, 웨이퍼(301)에 형성된 다수의 마이크로 LED(300)는 웨이퍼(301)와 분리하기 전에 캐리어 기판(미도시)의 일면과 부착된다.
상기한 바와 같이, 본 개시의 마이크로 LED는 전류 가이딩부를 구비하여 제2 전극으로 인가되어 전류 확산층을 향해 흐르는 전류 경로를　마이크로 LED의 측면으로부터 가능한 한 멀리 이격하도록 제어할 수 있다.
본 개시의 마이크로 LED는 전류 가이딩부와 제2 클래딩층 사이에 전류 확산층이 없기 때문에 제2 클래딩층을 따라 흐르는 전류량이 적다. 예를 들어, 도 12는 두께 350nm, 홀 농도 1.0E+17/cm3 및 2.0E+18/cm3의 p형 AlInP 층에 대한 전류 확산 거리의 계산 결과를 보여준다. 이때, 전류 확산 거리(Ws)는 아래 나타낸 수학식 1을 사용하여 계산할 수 있다.
[수학식 1]
Figure pat00001
수학식 1에서 t는 반도체층의 두께, n은 다이오드의 이상 계수(ideality factor), k는 볼츠만 상수, T는 온도, ρ는 반도체층의 비저항, J는 전류 밀도, e는 기본 전하이다.
본 개시의 마이크로 LED는 제2 클래딩층에서의 전류 확산을 고려하여 전류 가이딩부를 구비한다. 예를 들어, 동작 전류 밀도가 1A/cm2 일 때, 전류 확산 거리(Ws)는 도 12에 도시된 바와 같이 제2 클래딩층에서 약 5㎛이다. 따라서, 전류가 흐르는 경로가 마이크로 LED의 측면으로부터의 약 5㎛ 이상 이격되도록 전류 가이딩부의 폭을 마이크로 LED의 측면으로부터의 약 5㎛ 이상으로 설계하는 것이 바람직하다.
이와 같이, 본 개시의 마이크로 LED는 전류 가이딩부를 구비하여 활성층에서의 전류 경로를 마이크로 LED의 측면으로부터 멀어지도록 제어할 수 있다. 이에 따라 마이크로 LED의 측면에서 일어나는 비발광 재결합을 억제할 수 있어 발광 효율의 향상을 가능하게 한다.
도 13a는 본 개시에 따른 적색 광을 발산하는 마이크로 LED에 대한 시뮬레이션 곡선의 예를 보여준다. 도 13a를 참조하면, 종래의 적색 마이크로 LED는 낮은 발광 효율을 나타내지만, 본 개시의 전류 유도 층을 갖는 적색 마이크로 LED의 경우 효율이 크게 개선됨을 알 수 있다.
도 13b는 적색 마이크로 LED에 대한 광량의 온도 의존성의 예를 보여준다. 도 13b를 참조하면, 본 개시에 따른 적색 마이크로 LED는 구비된 전류 가이딩부를 통해 적색 마이크로 LED의 측면에서의 비발광 재결합을 억제함으로써 열 안정성이 향상됨을 알 수 있다. 또한, 전류 유도 층을 갖는 적색 마이크로 LED는 더 적은 열 의존성을 나타낸다는 것을 알 수 있다.
따라서, 본 개시에 따른 고효율 및 열적으로 안정한 마이크로 LED를 사용하여, 높은 색 재현성, 낮은 전력 소비 및 높은 명암비를 갖는 자발광 디스플레이 모듈을 제작할 수 있다.
이상에서는 본 개시의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 개시는 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 개시의 요지를 벗어남이 없이 본 개시에 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 개시의 기술적 사상이나 전망으로부터 개별적으로 이해되서는 안될 것이다.
10: 디스플레이 모듈
30: TFT 기판
31: 글라스 기판
33: TFT 층
51, 52, 53: 서브 픽셀

Claims (17)

  1. 발광면과 상기 발광면의 반대면에 제1 전극 및 제2 전극이 배치된 마이크로 LED에 있어서,
    상기 제1 전극이 전기적으로 연결되며 상기 발광면을 가지는 전류 확산층;
    상기 전류 확산층에 적층된 제1 클래딩층 및 제2 클래딩층;
    상기 제1 클래딩층 및 제2 클래딩층 사이에 배치된 활성층; 및상기 제2 전극과 상기 제2 클래딩층 사이에 배치되고 전류가 상기 마이크로 LED의 측면으로부터 이격되게 흐르도록 상기 마이크로 LED의 측면에서부터 상기 마이크로 LED의 중심부에 인접한 위치까지 형성된 전류 가이딩부;를 포함하는, 마이크로 LED.
  2. 제1항에 있어서,
    상기 제2 전극은 상기 전류 가이딩부의 전류가 통과하는 영역과 상기 전류가 통과하는 영역에 인접한 부분을 덮도록 상기 전류가 통과하는 영역의 측방향 길이보다 더 긴 측방향 길이를 가지는, 마이크로 LED.
  3. 제2항에 있어서,
    상기 전류 가이딩부의 전류가 통과하는 영역은 반도체층으로 형성된, 마이크로 LED.
  4. 제1항에 있어서,
    상기 제2 클래딩층의 캐리어 농도는 5E+17/cm3 미만인, 마이크로 LED.
  5. 제3항에 있어서,
    상기 제1 및 제2 전극은,
    Al, Ti, Cr, Ni, Pd, Ag, Ge, Au 중 어느 하나 또는 이들의 합금으로 이루어지는, 마이크로 LED.
  6. 제5항에 있어서,
    상기 제1 전극과 상기 전류 확산층 사이에는 전기 전도성 산화물로 이루어지는 제1 반도체 접착층이 형성되고,
    상기 제2 전극과 상기 반도체층 사이에는 전기 전도성 산화물로 이루어지는 제2 반도체 접착층이 형성되는, 마이크로 LED.
  7. 제6항에 있어서.
    상기 제1 및 제2 반도체 접착 층은 ITO(indium tin oxide) 또는 ZnO인, 마이크로 LED.
  8. 제1항에 있어서,
    상기 마이크로 LED의 측면에 적층된 패시베이션 층을 더 포함하며,
    상기 패시베이션 층은 Al2O3, SiO2, 및 SiN 중 어느 하나의 물질로 이루어진, 마이크로 LED.
  9. 제1항에 있어서,
    상기 전류 가이딩부는 Al2O3, SiO2, 및 SiN 중 어느 하나로 이루어진, 마이크로 LED.
  10. 제2항에 있어서,
    상기 전류 가이딩부의 전류가 통과하는 영역은 제1 반도체층으로 형성되고,
    상기 제1 반도체층 및 상기 전류 가이딩부를 덮고, 상기 제2 전극이 전기적으로 연결되는 제2 반도체층;을 더 포함하는, 마이크로 LED.
  11. 제10항에 있어서,
    상기 제2 반도체층의 캐리어 농도는 제2 클래딩층의 캐리어 농도보다 크거나 같은, 마이크로 LED.
  12. 제1항에 있어서,
    상기 제2 전극의 하부는 상기 전류 가이딩부에 삽입되어 상기 제2 클래딩층과 전기적으로 연결되며,
    상기 제2 전극의 상부는 상기 전류 가이딩부의 상면보다 더 높게 돌출되는 위치에 있고, 상기 전류가 통과하는 영역에 인접한 부분을 덮도록 상기 전류가 통과하는 영역의 측방향 길이보다 더 긴 측방향 길이를 가지는, 마이크로 LED.
  13. 발광면과 상기 발광면의 반대면에 제1 전극 및 제2 전극이 배치된 마이크로 LED에 있어서,
    상기 제1 전극이 전기적으로 연결되며 상기 발광면을 가지는 전류 확산층;
    상기 전류 확산층에 적층된 제1 클래딩층 및 제2 클래딩층;
    상기 제1 클래딩층 및 제2 클래딩층 사이에 배치된 활성층;
    상기 제2 전극과 상기 제2 클래딩층 사이에 배치되고 전류가 상기 마이크로 LED의 측면으로부터 이격되게 흐르도록 상기 마이크로 LED의 측면에서부터 상기 마이크로 LED의 중심부에 인접한 위치까지 형성된 전류 가이딩부; 및
    상기 마이크로 LED의 측면에 적층된 패시베이션 층;을 포함하며,
    상기 제2 전극은 상기 전류 가이딩부의 전류가 통과하는 영역과 상기 전류가 통과하는 영역에 인접한 부분을 덮도록 상기 전류가 통과하는 영역의 측방향 길이보다 더 긴 측방향 길이를 가지는, 마이크로 LED.
  14. 제13항에 있어서,
    상기 전류 가이딩부의 전류가 통과하는 영역은 반도체층으로 형성된, 마이크로 LED.
  15. 제13항에 있어서,
    상기 전류 가이딩부의 전류가 통과하는 영역은 제1 반도체층으로 형성되고,
    상기 제1 반도체층 및 상기 전류 가이딩부를 덮고, 상기 제2 전극이 전기적으로 연결되는 제2 반도체층;을 더 포함하는, 마이크로 LED.
  16. 제13항에 있어서,
    상기 제2 전극의 하부는 상기 전류 가이딩부에 삽입되어 상기 제2 클래딩층과 전기적으로 연결되며,
    상기 제2 전극의 상부는 상기 전류 가이딩부의 상면보다 더 높게 돌출되는 위치에 있고, 상기 전류가 통과하는 영역에 인접한 부분을 덮도록 상기 전류가 통과하는 영역의 측방향 길이보다 더 긴 측방향 길이를 가지는, 마이크로 LED.
  17. 디스플레이 모듈에 있어서,
    글라스 기판과 상기 글라스 기판의 일면에 형성된 TFT(Thin Film Transistor)　층을 포함하는 TFT 기판; 및
    상기 TFT 층에 형성된 다수의 TFT 전극에 전기적으로 연결된 다수의 마이크로 LED(Micro Light Emitting Diode);를 포함하며,
    상기 다수의 마이크로 LED는 각각,　
    발광면의 반대면에 제1 전극 및 제2 전극을 구비하고,
    상기 제1 전극이 전기적으로 연결되며 상기 발광면을 가지는 전류 확산층;
    상기 전류 확산층에 적층된 제1 클래딩층 및 제2 클래딩층;
    상기 제1 클래딩층 및 제2 클래딩층 사이에 배치된 활성층;
    상기 제2 전극과 상기 제2 클래딩층 사이에 배치되고 전류가 상기 마이크로 LED의 측면으로부터 이격되게 흐르도록 상기 마이크로 LED의 측면에서부터 상기 마이크로 LED의 중심부에 인접한 위치까지 형성된 전류 가이딩부; 및
    상기 마이크로 LED의 측면에 적층된 패시베이션 층;을 포함하며,
    상기 제2 전극은 상기 전류 가이딩부의 전류가 통과하는 영역과 상기 전류가 통과하는 영역에 인접한 부분을 덮도록 상기 전류가 통과하는 영역의 측방향 길이보다 더 긴 측방향 길이를 가지는, 디스플레이 모듈.
KR1020200122896A 2020-09-23 2020-09-23 마이크로 led 및 이를 구비한 디스플레이 모듈 KR20220040101A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200122896A KR20220040101A (ko) 2020-09-23 2020-09-23 마이크로 led 및 이를 구비한 디스플레이 모듈
PCT/KR2021/010670 WO2022065683A1 (ko) 2020-09-23 2021-08-11 마이크로 led 및 이를 구비한 디스플레이 모듈
EP21872713.9A EP4160701A4 (en) 2020-09-23 2021-08-11 MICRO-LED AND DISPLAY MODULE INCLUDING SAME
US18/096,819 US20230144996A1 (en) 2020-09-23 2023-01-13 Micro led and display module having same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200122896A KR20220040101A (ko) 2020-09-23 2020-09-23 마이크로 led 및 이를 구비한 디스플레이 모듈

Publications (1)

Publication Number Publication Date
KR20220040101A true KR20220040101A (ko) 2022-03-30

Family

ID=80846698

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200122896A KR20220040101A (ko) 2020-09-23 2020-09-23 마이크로 led 및 이를 구비한 디스플레이 모듈

Country Status (4)

Country Link
US (1) US20230144996A1 (ko)
EP (1) EP4160701A4 (ko)
KR (1) KR20220040101A (ko)
WO (1) WO2022065683A1 (ko)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140892A (ja) * 1997-07-16 1999-02-12 Fuji Electric Co Ltd Ｉｉｉ 族窒化物半導体素子およびその製造方法
JPH1174616A (ja) * 1997-08-28 1999-03-16 Sony Corp 半導体発光装置とその製造方法
KR20110132159A (ko) * 2010-06-01 2011-12-07 삼성엘이디 주식회사 반도체 발광소자 및 그 제조방법
KR20130044909A (ko) * 2011-10-25 2013-05-03 서울옵토디바이스주식회사 발광소자 및 그 제조방법
US9450147B2 (en) * 2013-12-27 2016-09-20 Apple Inc. LED with internally confined current injection area
CN105552190B (zh) * 2015-04-30 2018-10-09 美科米尚技术有限公司 微型发光二极管
CN108369974B (zh) * 2015-12-22 2021-05-18 苹果公司 用于减轻非辐射复合的led侧壁处理
US10483430B1 (en) * 2018-05-01 2019-11-19 Facebook Technologies, Llc Micron-sized light emitting diode designs
KR102601950B1 (ko) * 2018-11-16 2023-11-14 삼성전자주식회사 Led 소자, led 소자의 제조 방법 및 led 소자를 포함하는 디스플레이 장치
KR20200122896A (ko) 2019-04-19 2020-10-28 삼성전자주식회사 플렉서블 디스플레이를 제어하는 전자 장치 및 방법

Also Published As

Publication number Publication date
EP4160701A1 (en) 2023-04-05
WO2022065683A1 (ko) 2022-03-31
US20230144996A1 (en) 2023-05-11
EP4160701A4 (en) 2023-11-29

Similar Documents

Publication Publication Date Title
US11031525B2 (en) Micro light emitting diode chip and display panel having a backplane and a plurality of sub-pixels regions
KR101422037B1 (ko) 반도체 발광 소자를 이용한 디스플레이 장치
KR20200026845A (ko) 반도체 발광소자를 이용한 디스플레이 장치
US11594456B2 (en) Display module with improved electrical test and manufacturing method of the display module
KR20180065162A (ko) 디스플레이 장치 및 그의 전극 연결 방법
KR20230158457A (ko) 마이크로led 표시장치
US11239215B2 (en) Display device using semiconductor light emitting device and method for manufacturing the same
JP2004533022A (ja) パッシブ駆動マトリクス・ディスプレイ
KR20190007226A (ko) 발광소자 패키지 및 이를 이용한 디스플레이 장치
US20210280741A1 (en) Micro light emitting diode display panel
US8766530B2 (en) Organic light emitting diode display and manufacturing method thereof
CN109037268B (zh) 微型发光二极管显示器、微型发光二极管元件及其制法
US20230045618A1 (en) Display device
KR101888857B1 (ko) 발광 소자 및 이를 이용한 표시 장치
CN112567522A (zh) 使用半导体发光二极管的显示装置及其制造方法
KR20220040101A (ko) 마이크로 led 및 이를 구비한 디스플레이 모듈
US20230023304A1 (en) Light emitting diode display device
KR20220043742A (ko) 마이크로 led 및 이를 구비한 디스플레이 모듈
EP4084079A1 (en) Led display device
US11652189B2 (en) Display device
KR102599276B1 (ko) 수직 적층 구조를 가지는 rgcb 마이크로 디스플레이의 화소
US20240162386A1 (en) Display device and method of manufacturing the display device
KR20240065670A (ko) 발광 소자 및 발광 소자를 포함하는 표시 장치
KR20220165872A (ko) 표시 장치 및 그 제조 방법
TW202401815A (zh) 用於平板顯示器的積體電路