KR20220037506A - 패터닝된 금속 산화물 포토레지스트들의 선량 감소 - Google Patents

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Abstract

본 개시내용의 실시예들은 일반적으로, EUV(extreme ultraviolet) 리소그래피에서 마스크로서 사용되는 다층 스택 및 다층 스택을 형성하기 위한 방법들에 관한 것이다. 일 실시예에서, 방법은, 막 스택 위에 탄소 층을 형성하는 단계, 물리 기상 증착(PVD) 프로세스에 의해 탄소 층 상에 금속 풍부 산화물 층을 형성하는 단계, 금속 풍부 산화물 층 상에 금속 산화물 포토레지스트 층을 형성하는 단계, 및 금속 산화물 포토레지스트 층을 패터닝하는 단계를 포함한다. 금속 산화물 포토레지스트 층은 금속 풍부 산화물 층과 상이하고, PVD 프로세스와 상이한 프로세스에 의해 형성된다. PVD 프로세스에 의해 형성된 금속 풍부 산화물 층은 금속 산화물 포토레지스트 층의 접착을 개선시키고 EUV 리소그래피 동안 2차 전자들을 증가시키며, 이는 감소된 EUV 선량 에너지들을 유발한다.

Description

패터닝된 금속 산화물 포토레지스트들의 선량 감소
[0001] 본 개시내용의 실시예들은 일반적으로 장치 및 방법에 관한 것으로, 더 상세하게는, 다층 스택 및 다층 스택을 형성하기 위한 방법들에 관한 것이다.
[0002] 서브미크론(submicron)의 더 작은 피처들을 신뢰할 수 있게 생성하는 것은 반도체 디바이스들의 VLSI(very large scale integration) 및 ULSI(ultra large scale integration)에 대한 핵심 요건들 중 하나이다. 그러나, 회로 기술의 계속되는 소형화로 인해, 상호연결부들과 같은 회로 피처들의 사이즈 및 피치의 치수들은 프로세싱 능력들에 대한 부가적인 요구들을 제기하였다. 이러한 기술의 핵심인 다레벨(multilevel) 상호연결부들은 높은 종횡비 피처들의 정밀한 이미징 및 배치를 요구한다. 디바이스 및 상호연결부 밀도를 추가로 증가시키기 위해 이들 상호연결부의 신뢰할 수 있는 형성이 필요하다.
[0003] 다양한 상호연결부 및 다른 반도체 피처들을 형성하는 데 사용되는 하나의 프로세스는 EUV(extreme ultraviolet) 리소그래피를 사용한다. 종래의 EUV 패터닝은 포토레지스트가 하드마스크의 최상부 상에 패터닝되는 다층 스택을 사용한다. 보편적인 하드마스크 재료들은 SiARC(spin-on silicon anti-reflective coating) 및 증착된 실리콘 산질화물(SiON)이다. SiARC는 유기 함량을 실리콘 백본에 통합하여, 포토레지스트 및 하부 스택에 대한 충분한 에칭 선택도를 유지한다. SiARC 백본의 두께를 스케일링하는 것은 어려울 수 있으며, 스핀 코팅은 너무 많은 결함들 없이 달성될 수 있는 최소 두께를 제한한다. SiON 하드마스크는 개선된 레지스트 접착을 위해 유기 접착 층(OAL)을 사용한다. OAL은 질소로부터의 포이즈닝(poisoning)을 방지하고 재작업될 수 있다.
[0004] 몇몇 금속 산화물 재료들이 EUV 하드마스크들(HM)로서 테스트되었다. 높은 EUV 흡수 엘리먼트들을 갖는 막들을 포함하는 금속 산화물 막들은 화학량론적(stoichiometric)이었고, 전도성이 아니었다. 더욱이, EUV 리소그래피 프로세스는 일반적으로, 상당한 양의 노출 시간이 걸리며, 많은 양들의 에너지를 요구한다.
[0005] 따라서, 감소된 선량 시간 및/또는 더 낮은 선량 에너지들을 허용하는 마스크로서 새로운 다층 스택에 대한 필요성이 당업계에 존재 한다.
[0006] 본 개시내용의 실시예들은 일반적으로, EUV(extreme ultraviolet) 리소그래피에서 마스크로서 사용되는 다층 스택 및 다층 스택을 형성하기 위한 방법들에 관한 것이다.
[0007] 일 실시예에서, 다층 스택을 형성하는 방법이 제공된다. 방법은, 막 스택 상에 제1 층을 형성하는 단계 ― 제1 층은 탄소-함유 층을 포함함 ―, 물리 기상 증착 프로세스에 의해 제1 층 상에 제2 층을 형성하는 단계 ― 제2 층은 금속 풍부 산화물 층(metal rich oxide layer)을 포함함 ―, 및 제2 층 상에 금속 산화물 포토레지스트 층을 형성하는 단계를 포함하며, 금속 산화물 포토레지스트 층은 제2 층과 상이한 재료를 포함한다.
[0008] 다른 실시예에서, 다층 스택이 제공된다. 다층 스택은, 막 스택 상에 배치된 제1 층 ― 제1 층은 탄소-함유 층을 포함함 ―, 제1 층 상에 배치된 제2 층 ― 제2 층은 금속 풍부 산화물 층을 포함함 ―, 및 제2 층 상에 배치된 금속 산화물 포토레지스트 층을 포함하며, 금속 산화물 포토레지스트 층은 제2 층과 상이한 재료를 포함한다.
[0009] 또 다른 실시예에서, 비-일시적인 컴퓨터 판독가능 저장 매체가 제공된다. 비-일시적인 컴퓨터 판독가능 저장 매체는 복수의 명령들을 포함하며, 복수의 명령들은 프로세스를 수행하기 위해 프로세싱 시스템의 컴포넌트들을 제어하기 위한 명령들을 포함하고, 프로세스는, 막 스택 상에 제1 층을 형성하고 ― 제1 층은 탄소-함유 층을 포함함 ―, 물리 기상 증착 프로세스에 의해 제1 층 상에 제2 층을 형성하고 ― 제2 층은 금속 풍부 산화물 층을 포함함 ―, 그리고 제2 층 상에 포토레지스트 층을 형성하고, 포토레지스트 층은 금속 산화물 코팅을 갖는 폴리머를 포함한다.
[0010] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조하여 이루어질 수 있는데, 이러한 실시예들 중 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들이 예시적인 실시예들만을 예시하는 것이므로, 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 하며, 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것을 유의해야 한다.
[0011] 도 1은 일 실시예에 따른, 패터닝 프로세스를 위한 방법의 흐름도이다.
[0012] 도 2는 일 실시예에 따른 구조를 예시한다.
[0013] 도 3은 일 실시예에 따른, 다중-챔버 프로세싱 시스템의 개략적인 평면도를 예시한다.
[0014] 이해를 용이하게 하기 위하여, 도면들에 공통적인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가적인 언급 없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
[0015] 본 개시내용의 실시예들은 일반적으로, EUV 리소그래피에서 마스크로서 사용되는 다층 스택 및 다층 스택을 형성하기 위한 방법들에 관한 것이다. 일 실시예에서, 방법은, 막 스택 위에 탄소 층을 형성하는 단계, 물리 기상 증착(PVD) 프로세스에 의해 탄소 층 상에 금속 풍부 산화물 층을 형성하는 단계, 금속 풍부 산화물 층 상에 금속 산화물 포토레지스트 층을 형성하는 단계, 및 금속 산화물 포토레지스트 층을 패터닝하는 단계를 포함한다. 금속 산화물 포토레지스트 층은 금속 풍부 산화물 층과 상이하고, PVD 프로세스와 상이한 프로세스에 의해 형성된다. PVD 프로세스에 의해 형성된 금속 풍부 산화물 층은 금속 산화물 포토레지스트 층의 접착을 개선시키고 EUV 리소그래피 동안 2차 전자들을 증가시키며, 이는 감소된 EUV 선량 에너지들을 유발한다.
[0016] 도 1은 일 실시예에 따른, 패터닝 프로세스를 위한 방법(100)의 흐름도이다. 도 2는 일 실시예에 따른 구조(200)를 예시한다. 구조(200)는 도 1의 패터닝 프로세스 동안 형성될 수 있다. 당업자들은 반도체 디바이스를 형성하기 위한 전체 프로세스 및 연관된 구조들이 도면들에 예시되거나 본 명세서에 설명되지 않는다는 것을 인식해야 한다. 다양한 동작들이 도면들에 예시되고 본 명세서에 설명되지만, 그러한 동작들의 순서 또는 동작들의 존재 또는 부재에 관한 어떠한 제한도 암시되지 않는다. 순차적인 것으로 도시되거나 설명된 동작들은, 명시적으로 특정되지 않는 한, 개개의 동작들이 전체적으로는 아니더라도 적어도 부분적으로 동시적 또는 중첩 방식으로 실제로 수행될 가능성을 배제하지 않으면서 단지 설명의 목적들을 위해서만 그렇게 행해진다.
[0017] 방법(100)은 동작(102)에서, 프로세싱 시스템의 프로세싱 챔버 내의 막 스택(202) 상에 제1 층(204)을 형성함으로써 시작된다. 막 스택(202)은 프론트 엔드 또는 백 엔드 프로세스에서 게이트 구조, 콘택(contact) 구조, 또는 상호연결 구조를 형성하는 데 이용될 수 있다. 막 스택(202)은 메모리 구조에서 사용되는 계단형 구조들, 이를테면, NAND(NOT-AND) 구조를 포함할 수 있다.
[0018] 일 실시예에서, 막 스택(202)은 다수의 수직으로 적층된 층들을 갖는다. 막 스택(202)은 교번하는 층들의 쌍들, 이를테면 교번하는 유전체 층들, 예컨대 교번하는 산화물 및 질화물 층들을 포함할 수 있다. 교번하는 유전체 층들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 티타늄 질화물, 산화물과 질화물의 임의의 다른 복합물, 또는 위의 것들의 임의의 조합을 포함할 수 있다. 일부 실시예들에서, 유전체 층들은 4보다 큰 유전 상수를 갖는 하나 이상의 하이-k(high-k) 재료들을 포함한다. 하이-k 재료들의 적합한 예들은, 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 하프늄 실리콘 산화물(HfSiO2), 하프늄 알루미늄 산화물(HfAlO), 지르코늄 실리콘 산화물(ZrSiO2), 탄탈륨 이산화물(TaO2), 알루미늄 산화물, 알루미늄 도핑된 하프늄 이산화물, 비스무트 스트론튬 티타늄(BST), 및 백금 지르코늄 티타늄(PZT), 또는 위의 것들의 임의의 조합을 포함한다.
[0019] 제1 층(204)은 고밀도 탄소-함유 층과 같은 탄소-함유 층일 수 있다. 일 실시예에서, 제1 층(204)은 도핑된 탄소, 이를테면 붕소 도핑된 비정질 탄소로 제조된 하드마스크이다. 제1 층(204)은 캘리포니아, 산타 클라라에 위치된 Applied Materials, Inc.에 의해 생산된 Saphira™ 하드마스크일 수 있다. 일 실시예에서, 제1 층(204)은 캘리포니아, 산타 클라라에 위치된 Applied Materials, Inc.에 의해 생산된 APF(Advanced Patterning Film) 탄소 하드 마스크들 중 하나 이상을 포함한다.
[0020] 일부 실시예들에서, 제1 층(204)은 고밀도 탄소-함유 층이고, 개선된 경도 및 밀도와 같은 우수한 막 품질들을 갖는다. 그러한 경도 및 밀도는 제1 층(204)이 금속 침투에 대한 더 강한 장벽으로서 작용하게 허용하고, 종래의 SOC 막들보다 더 큰 정도로 나노수준 장애(nanofailure)들을 감소시키게 허용한다.
[0021] 일부 실시예들에서, 제1 층(204)은 다음의 특성들 중 하나 이상을 갖는다:
[0022] 1) 증착 직후 층에서 탄소 원자들의 총량의 적어도 약 40, 45, 50, 55, 60, 65, 70, 75, 80, 또는 85 퍼센트, 이를테면 약 50 내지 약 90 퍼센트 또는 약 60 내지 약 70 퍼센트인 sp3 혼성(hybridized) 탄소 원자들의 양/퍼센티지(즉, sp3 혼성 탄소 원자 함량).
[0023] 2) 약 5 Å 내지 약 20,000 Å, 이를테면 약 300 Å 내지 약 5000 Å, 또는 약 2000 Å 내지 약 3000 Å, 또는 약 5 Å 내지 약 200 Å인 두께.
[0024] 3) 약 2.0 초과, 예컨대 대략적으로 약 2.0 내지 대략적으로 약 3.0, 이를테면 약 2.3인 약 633 nm에서의 굴절률.
[0025] 4) 약 0.1 초과, 예컨대 약 0.2 내지 약 0.3, 이를테면 약 0.25인 약 633 nm에서의 흡광 계수.
[0026] 5) 약 -300 MPa 미만, 예컨대 약 -600 MPa 내지 약 -300 MPa, 또는 약 -600 MPa 내지 약 -500 MPa, 이를테면 약 -550 MPa인 응력.
[0027] 6) 약 1.8 g/cc 초과, 예컨대 약 2.0 g/cc 이상, 또는 약 2.5 g/cc 이상, 이를테면 약 1.8 g/cc 내지 약 2.5 g/cc인 밀도.
[0028] 7) 약 150 GPa 초과, 이를테면 약 200 GPa 내지 약 400 GPa인 탄성 계수.
[0029] 제1 층(204)은 물리 기상 증착(PVD) 프로세스 또는 플라즈마 강화 화학 기상 증착(PECVD) 프로세스에 의해 막 스택(202) 상에 형성될 수 있다. 일 실시예에서, 제1 층(204)은 다이아몬드형 탄소 층이다. 본 명세서에 설명되는 다이아몬드형 탄소 층은 탄화수소-함유 가스 혼합물들을 사용하여 화학 기상 증착(CVD)(플라즈마 강화 및/또는 열) 프로세스들에 의해 형성될 수 있다. 탄화수소-함유 가스 혼합물은, 아세틸렌, 프로펜, 메탄, 부텐, 1,3-디메틸아다만탄, 비시클로[2.2.1]헵타-2,5-디엔(2,5- 노르보르나디엔), 아다만틴, 노보넨, 또는 이들의 조합들을 포함하는(그러나 이에 제한되지 않음) 전구체들을 포함할 수 있다.
[0030] 증착 프로세스는 약 -50℃ 내지 약 600℃의 범위의 온도들에서 수행될 수 있다. 증착 프로세스는 프로세싱 볼륨에서 약 0.1 mTorr 내지 약 10 Torr의 범위의 압력들에서 수행될 수 있다. 탄화수소-함유 가스 혼합물은 헬륨, 아르곤, 제논, 질소 가스(N2), 및 수소 가스(H2) 중 임의의 하나 또는 이들 중 임의의 것의 조합을 더 포함할 수 있다.
[0031] 탄화수소-함유 가스 혼합물은 막 품질을 개선시키기 위해, 염소 가스, 탄소 테트라플루오라이드, 및/또는 질소 트리플루오라이드와 같은 에천트 가스들을 더 포함할 수 있다. 플라즈마(예컨대, 용량-결합 플라즈마)는 최상부 및 최하부 전극들 또는 측부 전극들 중 어느 하나로부터 형성될 수 있다. 전극들은 단일 전력공급 전극, 이중 전력공급 전극들, 또는 더 많은 전극들로 형성될 수 있는데, 약 350 KHz 내지 약 100 MHz와 같은(그러나 이에 제한되지 않음) 다수의 주파수들은 하드마스크 및/또는 에칭 정지부 또는 임의의 다른 적합한 애플리케이션으로서 사용하기 위한 다이아몬드형 탄소의 얇은 층을 증착하기 위해 본 명세서에 열거된 반응 가스들 중 임의의 가스 또는 모든 가스들을 이용하여 CVD 시스템에서 교번적으로 또는 동시에 사용된다.
[0032] 다이아몬드형 탄소 층의 높은 에칭 선택도는 현재 생성 막들보다 높은 밀도 및 모듈러스를 가짐으로써 달성된다. 이론에 얽매이지 않으면서, 더 높은 밀도 및 모듈러스가 층 내의 높은 함량의 sp3 혼성 탄소 원자들의 결과이며, 이는 결국, 낮은 압력과 플라즈마 전력의 조합에 의해 달성될 수 있다고 여겨진다.
[0033] 일부 실시예들에서, 수소 라디칼들은 원격 플라즈마 소스(RPS)를 통해 공급되며, 이는 sp2 혼성 탄소 원자들의 선택적 에칭을 유발한다. 따라서, 층의 sp3 혼성 탄소 원자 분율이 추가로 증가되고, 그에 따라, 에칭 선택도를 추가로 증가시킨다.
[0034] 일 실시예에서, 다이아몬드형 탄소 층은 약 10℃로 유지되는 기판 페디스털을 갖는 챔버에서 증착되고, 압력은 약 2 mTorr로 유지되며, 플라즈마는 약 13.56 MHz의 주파수에서 약 2500 W의 바이어스를 정전 척에 인가함으로써 기판 레벨에서 생성된다. 일부 실시예들에서, 약 2 MHz에서의 약 1000 W의 부가적인 RF(radio frequency)가 또한 정전 척에 전달되며, 그에 의해, 기판 레벨에서 이중-바이어스 플라즈마를 생성한다.
[0035] 동작(104)에서, 제2 층(206)이 제1 층(204) 상에 형성된다. 제2 층(206)은 PVD 프로세스에 의해 형성된 금속 산화물 층이다. 금속 산화물 층은 EUV 방사선에 의해 여기될 때 충분한 2차 전자들을 제공하는 금속 풍부 산화물 층일 수 있다. 완전히 화학량론적인 금속 산화물 층은 금속 풍부 산화물 층만큼 많은 전자들을 산출하지 않는다. 하이(high) Z 금속 및 더 낮은 저항을 포함하는 금속 풍부 산화물 층은 EUV 선량 에너지들을 감소시키기 위해 EUV 프로세스에 대해 고려된다. 하이 Z 금속은 40 이상의 원자 번호를 갖는 금속을 지칭한다. 일부 실시예들에서, 제2 층(206)은 주석(Sn), 인듐(In), 갈륨(Ga), 아연(Zn), 텔루륨(Te), 안티몬(Sb), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 또는 탄탈륨(Ta) 중 하나 이상을 포함하는 금속 풍부 산화물 층이다. 금속 풍부 산화물 층의 예들은 주석 산화물(SnOx), 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 산화물(ITO), 탄탈륨 산화물(TaOx), 또는 다른 적합한 금속 풍부 산화물을 포함한다. 금속 풍부 산화물 층은, 금속 대 산화물의 비화학양론적 비, 이를테면 더 높은 금속 함량을 갖는 금속 산화물 층을 생성할 수 있는 PVD 프로세스에 의해 형성된다. 예컨대, 화학양론적 금속 산화물 층은 MxOy로서 특성화될 수 있으며, 여기서 M은 하나 이상의 금속들이고, 화학양론적 금속 대 산화물 비는 x 대 y이다. PVD 프로세스에 의해 생성된 금속 풍부 산화물 층은 약 1.5 x-대-y 이상, 이를테면, 약 2 x-대-y 이상의 금속 대 산화물 비를 가질 수 있다.
[0036] 동작(106)에서, 금속 산화물 포토레지스트 층(208)이 제2 층(206) 상에 형성된다. 금속 산화물 포토레지스트 층(208)은 분자 금속 산화물 클러스터 코어들을 포함할 수 있고, 각각의 코어는 다수의 방사선-민감성 리간드들을 갖는다. 금속 산화물 포토레지스트 층(208)은 제2 층(206)과 상이한 재료로 제조된다. 제2 층(206)은 제2 층(206)에 대한 금속 산화물 포토레지스트 층(208)의 접착을 개선시킨다.
[0037] 동작(108)에서, 금속 산화물 포토레지스트 층(208)은 금속 산화물 포토레지스트 층(208)에 패턴(210)을 형성하도록 패터닝된다. 금속 산화물 포토레지스트 층(208)은 방사선에 대한 노출 시에 가용성이 되는 포지티브 레지스트, 또는 방사선에 대한 노출 시에 불용성이 되는 네거티브 레지스트일 수 있다. 방사선은 EUV 범위의 파장을 가질 수 있다.
[0038] 동작(110)에서, 패턴(210)은 하나 이상의 에칭 프로세스들에 의해 막 스택(202)에 전사된다. 패턴(210)은 먼저 제1 및 제2 층들(204, 206)로 그리고 이어서 막 스택(202)으로 전사된다. 하나 이상의 에칭 프로세스들은 임의의 적합한 에칭 프로세스들을 포함할 수 있다.
[0039] 제1 층(204)은 도핑된 탄소 층 또는 고밀도 탄소 함유 층일 수 있고, 제2 층(206)은 PVD 프로세스에 의해 형성된 금속 풍부 산화물 층일 수 있다. 일 실시예에서, 제1 층(204)은 도핑된 탄소 층, 이를테면 붕소 도핑된 탄소 층이고, 제2 층(206)은 금속 풍부 산화물 층이다. 다른 실시예에서, 제1 층(204)은 고밀도 탄소-함유 층, 이를테면 약 1.8 g/cc 초과의 밀도를 갖는 다이아몬드형 탄소 층이다.
[0040] 도 3은 일 실시예에 따른, 다중-챔버 프로세싱 시스템(300)의 개략적인 평면도를 예시한다. 다중-챔버 프로세싱 시스템(300)은 방법(100)을 수행하도록 구성될 수 있다. 본 명세서에서 제공되는 교시들에 따라 적합하게 수정될 수 있는 프로세싱 시스템의 예들은 캘리포니아 산타클라라에 위치된 Applied Materials, Inc.로부터 상업적으로 입수가능한 ENDURA®, PRODUCER® 또는 CENTURA® 통합 프로세싱 시스템들 또는 다른 적합한 프로세싱 시스템들을 포함한다. 다른 프로세싱 시스템들(다른 제조사들로부터의 프로세싱 시스템들을 포함함)이 본 명세서에 설명되는 양상들로부터 이익을 얻도록 구성될 수 있다는 것이 고려된다.
[0041] 도 3에 도시된 바와 같이, 복수의 프로세스 챔버들(302)은 제1 이송 챔버(304)에 커플링된다. 제1 이송 챔버(304)는 또한 패스-스루 챔버들(306)의 제1 쌍에 커플링된다. 제1 이송 챔버(304)는 패스-스루 챔버들(306)과 프로세스 챔버들(302) 사이에서 기판들을 이송하기 위한 중앙에 배치된 이송 로봇(도시되지 않음)을 갖는다. 패스-스루 챔버들(306)은 제2 이송 챔버(310)에 커플링되고, 제2 이송 챔버(310)는 프로세스 챔버(314) 및 프로세스 챔버(316)에 커플링된다. 제2 이송 챔버(310)는, 한 세트의 로드 록 챔버(load lock chamber)(312)와 프로세스 챔버(314) 또는 프로세스 챔버(316) 사이에서 기판들을 이송하기 위한 중앙에 배치된 이송 로봇(도시되지 않음)을 갖는다. 팩토리 인터페이스(320)는 로드 록 챔버들(312)에 의해 제2 이송 챔버(310)에 연결된다. 팩토리 인터페이스(320)는 로드 록 챔버들(312)의 대향 측 상의 하나 이상의 포드들(330)에 커플링된다. 포드들(330)은 통상적으로, 청정실로부터 접근가능한 FOUP(front opening unified pod)들이다.
[0042] 동작 동안, 기판은 먼저 프로세스 챔버(314) 또는 프로세스 챔버(316)로 이송되며, 여기서 제1 층(204)과 같은 탄소-함유 층이 도 2의 막 스택(202)과 같은 막 스택 상에 형성된다. 다시 말하면, 방법(100)의 동작(102)은 프로세스 챔버(314 또는 316)에서 수행될 수 있다.
[0043] 이어서, 기판은 하나 이상의 프로세스 챔버들(302)로 이송되며, 여기서, 제2 층(206)과 같은 금속 풍부 산화물 층이 PVD 프로세스에 의해 탄소-함유 층 상에 형성된다. 다시 말하면, 방법(100)의 동작(104)은 프로세스 챔버(302)에서 수행될 수 있다. 프로세스 챔버(302)는 PVD 챔버일 수 있다. 동작들(102 및 104)이 동일한 프로세싱 시스템(300) 내에서 수행되기 때문에, 기판이 다양한 챔버들로 이송될 때 진공이 파괴되지 않으며, 이는 오염 가능성을 감소시키고, 증착된 에피택셜 막의 품질을 개선시킨다.
[0044] 일부 실시예들에서, 기판은 프로세싱 시스템(300)과 상이한 프로세싱 시스템의 챔버에 제공되어, 포토레지스트 층을 형성한다(동작(106)). 포토레지스트 층의 패터닝(동작(108)) 및 막 스택으로의 패턴의 전사(동작(110))는 프로세싱 시스템(300)과 상이한 프로세싱 시스템의 챔버들에서 수행될 수 있다. 다시 말하면, 동작들(102 및 104)은 제1프로세싱 시스템에서 수행될 수 있고, 동작들(106, 108, 및 110)은 제1프로세싱 시스템과 상이한 제2프로세싱 시스템에서 수행될 수 있다.
[0045] 시스템 제어기(380)는 프로세싱 시스템(300) 또는 그의 컴포넌트들을 제어하기 위해 프로세싱 시스템(300)에 커플링된다. 예컨대, 시스템 제어기(380)는 프로세싱 시스템(300)의 챔버들(302, 304, 306, 310, 312, 314, 316), 팩토리 인터페이스(320), 및/또는 포드들(330)의 직접 제어를 사용하여 프로세싱 시스템(300)의 동작들을 제어한다. 다른 예에서, 시스템 제어기(380)는 프로세싱 시스템(300)의 챔버들(302, 304, 306, 310, 312, 314, 316), 팩토리 인터페이스(320), 및/또는 포드들(330)과 연관된 개별적인 제어기들을 제어한다. 동작 시에, 시스템 제어기(380)는 프로세싱 시스템(300)의 성능을 조정하기 위해 개개의 챔버들로부터의 데이터 수집 및 피드백을 가능하게 한다.
[0046] 시스템 제어기(380)는 일반적으로, CPU(central processing unit)(382), 메모리(384), 및 지원 회로들(386)을 포함한다. CPU(382)는 산업 현장에서 사용될 수 있는 임의의 형태의 범용 프로세서 중 하나일 수 있다. 메모리(384), 비-일시적인 컴퓨터-판독가능 매체, 또는 머신-판독가능 저장 디바이스는 CPU(382)에 의해 액세스가능하며, RAM(random access memory), ROM(read only memory), 플로피 디스크, 하드 디스크, 또는 로컬 또는 원격인 임의의 다른 형태의 디지털 저장소를 포함할 수 있다. 지원 회로들(386)은 CPU(382)에 커플링되고, 캐시, 클록 회로들, 입력/출력 서브시스템들, 전력 공급부들 등을 포함한다.
[0047] 시스템 제어기(380)는 메모리(384)에 저장된 방법(100)의 하나 이상의 동작들을 수행하도록 구성된다. 본 개시내용에 개시된 다양한 실시예들은 일반적으로, 예컨대 컴퓨터 프로그램 제품 또는 소프트웨어 루틴으로서 메모리(384)에(또는 특정한 프로세스 챔버의 메모리에) 저장된 컴퓨터 명령 코드를 실행함으로써 CPU(382)의 제어 하에 구현된다. 즉, 컴퓨터 프로그램 제품은 메모리(384)(또는 비-일시적인 컴퓨터-판독가능 매체 또는 머신-판독가능 저장 디바이스) 상에 유형적으로 구현된다. 컴퓨터 명령 코드가 CPU(382)에 의해 실행될 때, CPU(382)는 다양한 실시예들에 따른 동작들을 수행하도록 챔버들을 제어한다.
[0048] 위에서 설명된 바와 같이, 본 개시내용의 실시예들은 금속 풍부 산화물 층, 및 금속 풍부 산화물 층 상에 형성된 금속 산화물 포토레지스트를 이용함으로써 EUV 선량 에너지들을 감소시킨다. 금속 풍부 산화물 층에 대한 금속 산화물 포토레지스트의 접착이 또한 개선된다. 더욱이, 본 개시내용의 실시예들은, 금속 침투에 대한 강한 장벽으로서 작용하고 EUV 프로세스들에서 나노수준 장애들을 감소시키는 고밀도 탄소 함유 층을 이용한다.
[0049] 전술한 것이 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 실시예들이 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (20)

  1. 다층 스택을 형성하기 위한 방법으로서,
    막 스택 상에 제1 층을 형성하는 단계 ― 상기 제1 층은 탄소-함유 층을 포함함 ―;
    물리 기상 증착 프로세스에 의해 상기 제1 층 상에 제2 층을 형성하는 단계 ― 상기 제2 층은 금속 풍부 산화물 층(metal rich oxide layer)을 포함함 ―; 및
    상기 제2 층 상에 금속 산화물 포토레지스트 층을 형성하는 단계를 포함하며,
    상기 금속 산화물 포토레지스트 층은 상기 제2 층과 상이한 재료를 포함하는, 다층 스택을 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 제1 층은 도핑된 탄소-함유 층을 더 포함하는, 다층 스택을 형성하기 위한 방법.
  3. 제2항에 있어서,
    상기 제1 층은 붕소 도핑된 탄소 층을 더 포함하는, 다층 스택을 형성하기 위한 방법.
  4. 제1항에 있어서,
    상기 제1 층은 약 1.8 g/cc 초과의 밀도를 갖는 탄소-함유 층을 더 포함하는, 다층 스택을 형성하기 위한 방법.
  5. 제4항에 있어서,
    상기 탄소-함유 층은 다이아몬드형 탄소 층인, 다층 스택을 형성하기 위한 방법.
  6. 제1항에 있어서,
    상기 제2 층은 하이(high) Z 금속을 더 포함하는, 다층 스택을 형성하기 위한 방법.
  7. 제1항에 있어서,
    상기 제2 층은 주석, 인듐, 갈륨, 아연, 텔루륨, 안티몬, 니켈, 티타늄, 알루미늄, 또는 탄탈륨 중 하나 이상을 더 포함하는, 다층 스택을 형성하기 위한 방법.
  8. 제7항에 있어서,
    상기 제2 층은 주석 산화물 층, 인듐 갈륨 아연 산화물 층, 인듐 주석 산화물 층, 또는 탄탈륨 산화물 층인, 다층 스택을 형성하기 위한 방법.
  9. 극자외선 리소그래피에서 마스크로서 사용되는 다층 스택으로서,
    막 스택 상에 배치된 제1 층 ― 상기 제1 층은 탄소-함유 층을 포함함 ―;
    상기 제1 층 상에 배치된 제2 층 ― 상기 제2 층은 금속 풍부 산화물 층을 포함함 ―; 및
    상기 제2 층 상에 배치된 금속 산화물 포토레지스트 층을 포함하며,
    상기 금속 산화물 포토레지스트 층은 상기 제2 층과 상이한 재료를 포함하는, 다층 스택.
  10. 제9항에 있어서,
    상기 제1 층은 도핑된 탄소-함유 층을 더 포함하는, 다층 스택.
  11. 제10항에 있어서,
    상기 제1 층은 붕소 도핑된 탄소 층을 더 포함하는, 다층 스택.
  12. 제9항에 있어서,
    상기 제1 층은 약 1.8 g/cc 초과의 밀도를 갖는 탄소-함유 층을 더 포함하는, 다층 스택.
  13. 제12항에 있어서,
    상기 탄소-함유 층은 다이아몬드형 탄소 층인, 다층 스택.
  14. 제9항에 있어서,
    상기 제2 층은 하이 Z 금속을 더 포함하는, 다층 스택.
  15. 제9항에 있어서,
    상기 제2 층은 주석, 인듐, 갈륨, 아연, 텔루륨, 안티몬, 니켈, 티타늄, 알루미늄, 또는 탄탈륨 중 하나 이상을 더 포함하는, 다층 스택.
  16. 제15항에 있어서,
    상기 제2 층은 주석 산화물 층, 인듐 갈륨 아연 산화물 층, 인듐 주석 산화물 층, 또는 탄탈륨 산화물 층인, 다층 스택.
  17. 제12항에 있어서,
    상기 제2 층은 주석 산화물 층, 인듐 갈륨 아연 산화물 층, 인듐 주석 산화물 층, 또는 탄탈륨 산화물 층인, 다층 스택.
  18. 복수의 명령들이 저장되어 있는 비-일시적인 컴퓨터 판독가능 저장 매체로서,
    상기 복수의 명령들은 프로세스를 수행하기 위해 프로세싱 시스템의 컴포넌트들을 제어하기 위한 명령들을 포함하며,
    상기 프로세스는,
    막 스택 상에 제1 층을 형성하고 ― 상기 제1 층은 약 1.8 g/cc 초과의 밀도를 갖는 탄소-함유 층을 포함함 ―; 그리고
    물리 기상 증착 프로세스에 의해 상기 제1 층 상에 제2 층을 형성하고,
    상기 제2 층은 주석, 인듐, 갈륨, 아연, 텔루륨, 안티몬, 니켈, 티타늄, 알루미늄, 또는 탄탈륨 중 하나 이상을 포함하는, 비-일시적인 컴퓨터 판독가능 저장 매체.
  19. 제18항에 있어서,
    상기 제1 층은 다이아몬드형 탄소 층인, 비-일시적인 컴퓨터 판독가능 저장 매체.
  20. 제18항에 있어서,
    상기 제2 층은 주석 산화물 층, 인듐 갈륨 아연 산화물 층, 인듐 주석 산화물 층, 또는 탄탈륨 산화물 층인, 비-일시적인 컴퓨터 판독가능 저장 매체.
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