KR20220036294A - 베타전지 및 베타전지의 제조 방법 - Google Patents

베타전지 및 베타전지의 제조 방법 Download PDF

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Abstract

본 발명은 기판; 상기 기판 상에 배치된 n형 반도체부; 상기 n형 반도체부 상에 배치된 진성 반도체부; 상기 진성 반도체부의 적어도 일부의 표면 상에 형성된 p형 반도체 영역; 및 상기 n형 반도체부 또는 p형 반도체 영역 상에 배치된 베타선원;을 포함하는 것인 베타전지, 및 (A) 기판 상에 n형 반도체부를 형성하는 단계; (B) 상기 n형 반도체부 상에 진성 반도체부를 형성하는 단계; (C) 상기 진성 반도체부의 적어도 일부의 표면 상에 이온빔을 조사하여서 상기 진성 반도체부의 임의의 내부 지점까지 p형 반도체 영역을 형성하는 단계; 및 (D) 상기 n형 반도체부 또는 p형 반도체 영역 상에 베타선원을 배치하는 단계;를 포함하는 것인 베타전지의 제조 방법에 관한 것이다.

Description

베타전지 및 베타전지의 제조 방법{Betavoltaic Battery and Method for Manufacturing Betavoltaic Battery}
본 발명은 베타전지 및 베타전지의 제조 방법에 관한 것이다.
베타전지는 방사성 동위원소에서 방출하는 베타선을 반도체의 p-n 접합 반도체부에 흡수시켜서 전기에너지를 생산하는 기술을 이용한 전지이다. 특히 베타전지는 주변 환경 변화에 영향을 받지 않고 외부 동력원 없이 자체적으로 전력을 생산하며 극저온이나 고온 등의 극한 환경에서도 안정적으로 전력 생산이 가능하다는 장점이 있다. 또한, 베타선의 선원으로 이용되는 동위원소의 반감기가 길면 길수록 베타 전지의 수명이 길어지기 때문에 기존의 전지가 가지고 있는 짧은 수명을 획기적으로 극복하여 반영구적으로 사용할 수 있게 된다.
이러한 베타전지는 별도의 충전이 필요 없고 수명도 오래가기 때문에 사물인터넷기기의 전원 이외에도, 충전이 어려운 극한 환경의 전지로도 사용이 가능하며, 특히 의료용 심박기기 (인체 삽입형 의료기기 등), 사회통신망 센서, 인프라 시설 등 마이크로 단위 또는 나노 단위의 전력이 필요한 전자기기에 이용 가능한 차세대 전원으로 각광을 받고 있다.
일반적으로 베타전지는 n형 반도체부-p형 반도체부-베타선 방출부(p-n 접합 반도체부)의 적층 순서, 또는 n형 반도체부-진성(intrinsic) 반도체부-p형 반도체부-베타선 방출부(p-i-n 접합 반도체부)의 적층 순서로 구현된다. 그러나, 위와 같은 구조를 그대로 이용하여 베타전지를 제작할 경우에는 특성 향상에 제약이 있다. 특히, 베타전지 표면에 위치한 방사성 동위원소로부터 발생하는 베타 입자가 전자-정공쌍(electron-hole pair)을 생성하기 위해서는 공핍 영역(depletion region, 공간전하영역)에 침투가 되어야 하는데, 공핍 영역이 p형 반도체부와 진성 반도체부의 접합 영역, 또는 n형 반도체부와 진성 반도체부의 접합 영역으로 한정되어 형성되기 때문에, 결과론적으로는 공핍 영역의 확대를 위해서는 베타전지의 표면적이 커져야 한다.
그러나 베타전지의 전체 면적이 커지면 마이크로 단위 또는 나노 단위의 소형 전자기기의 전원으로는 적합하지 않게 된다. 또한, 위와 같은 베타전지의 구조에서는 베타 입자가 p형 반도체부를 지나 표면으로부터 일정 깊이를 지난 공간에 형성된 공핍 영역에 도달하는 과정에서 p형 반도체부에서 흡수 또는 산란되는 베타 입자가 많아져서 많은 손실이 발생할 수 있다. 이러한 베타 입자의 손실은 공핍 영역에서의 전체적인 전자-정공쌍 생성율을 감소시켜서 베타전지의 특성을 저하시키는 문제가 있다.
본 발명은 위와 같은 문제점을 해결하기 위한 것으로서, 이온빔 기술을 이용하여 진성 반도체부의 적어도 일부 표면에 이온빔을 조사하여서 진성 반도체부의 적어도 일부의 표면에 p형 반도체 영역이 배치되도록 함에 따라, 공핍 영역을 일반적인 박막 성장에 의한 구조보다 확대하여 표면적을 증대시킬 수 있고, 베타 입자가 손실 없이 공핍 영역으로 직접 도입될 수 있어서, 전지 특성이 향상된 베타전지를 제공하고자 한다.
본 발명의 일 실시형태는, 기판; 상기 기판 상에 배치된 n형 반도체부; 상기 n형 반도체부 상에 배치된 진성 반도체부; 상기 진성 반도체부의 적어도 일부의 표면 상에 형성된 p형 반도체 영역; 및 상기 n형 반도체부 또는 p형 반도체 영역 상에 배치된 베타선원;을 포함하는 것인, 베타전지를 제공한다.
본 발명의 다른 실시형태는, (A) 기판 상에 n형 반도체부를 형성하는 단계; (B) 상기 n형 반도체부 상에 진성 반도체부를 형성하는 단계; (C) 상기 진성 반도체부의 적어도 일부의 표면 상에 이온빔을 조사하여서 상기 진성 반도체부의 임의의 내부 지점까지 p형 반도체 영역을 형성하는 단계; 및 (D) 상기 n형 반도체부 또는 p형 반도체 영역 상에 베타선원을 배치하는 단계;를 포함하는 것인, 베타전지의 제조 방법을 제공한다.
본 발명의 베타전지는 기존의 p-n 접합 구조(또는 p-i-n 접합 구조)의 베타전지와 달리, 이온빔 기술을 이용하여 진성 반도체부의 적어도 일부의 표면으로부터 진성 반도체부의 임의의 내부 지점까지 p형 반도체 영역을 형성하여서 진성 반도체부의 적어도 일부의 표면 상에 p형 반도체 영역을 형성(배치)함으로써, 공핍 영역이 외부에 노출되어 있어서 베타선원으로부터 발생하는 베타 입자가 손실 없이 공핍 영역으로 도입될 수 있다. 또한 p형 반도체 영역 및 n형 반도체부가 진성 반도체부와 접촉하는 계면에서만 공핍 영역이 형성되는 것이 아니라 진성 반도체부의 상당한 영역 (또는 실질적인 전체 영역)까지도 공핍 영역으로 되어서, 베타 입자의 손실을 최소화 할 수 있다.
따라서 동일한 사이즈의 기존의 p-n 접합 구조(또는 p-i-n 접합 구조) 대비 공핍 영역의 표면적이 증대되어서, 전자-정공쌍의 생성율이 향상되고, 궁극적으로는 베타전지의 에너지 변환 효율을 높여주어 높은 전력 생성이 가능한 효과가 있다.
도 1은 본 발명의 실시예 1에 따른 베타전지의 사시도를 나타낸 도시이다.
도 2는 본 발명의 일 실시형태에 따른 베타전지의 사시도를 나타낸 도시이다.
도 3은 본 발명의 일 실시형태에 따른 베타전지의 단면도를 나타낸 도시이다.
도 4는 본 발명의 다른 실시형태에 따른 베타전지의 단면도를 나타낸 도시이다.
도 5는 본 발명의 비교예 1에 따른 기존의 p-i-n형 베타전지의 사시도를 나타낸 도시이다.
도 6은 본 발명의 실험예 1에 따른 3차원 TCAD 소자 시뮬레이션 결과를 나타낸 도시이다.
본 발명은 다양한 변경을 가할 수 있고, 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서 사용된 용어는 단지 특정한 실시예를 설명하기 위하여 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서 “~상”이라는 표현은 부재와 부재가 직접적으로 접합되어 붙어있는 것을 의미할 수도 있고, 부재와 부재가 서로 인접하게 위치하는 것을 의미할 수도 있다.
따라서, 본 명세서에 기재된 실시예에 도시된 구성은 본 발명의 바람직한 일 실시예에 불과한 것이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있다.
이하, 본 발명을 상세히 설명한다.
1. 베타전지
본 발명은 베타전지를 제공한다.
상기 베타전지는, 기판; 상기 기판 상에 배치된 n형 반도체부; 상기 n형 반도체부 상에 배치된 진성 반도체부; 상기 진성 반도체부의 적어도 일부의 표면 상에 형성된 p형 반도체 영역; 및 상기 n형 반도체부 또는 p형 반도체 영역 상에 배치된 베타선원;을 포함할 수 있다.
상기 기판은 사파이어(Al2O3), 실리콘카바이드(SiC), 다이아몬드, 질화갈륨(GaN) 및 실리콘 (실리콘 웨이퍼) 중에서 선택되는 적어도 하나를 포함할 수 있다.
상기 기판은 상기 p형 반도체 영역, 상기 n형 반도체부, 상기 진성 반도체부와 동종의 재료를 포함할 수도 있고, 이종의 재료를 포함할 수도 있다. 상기 기판과 상기 p형 반도체 영역, n형 반도체부, 진성 반도체부가 동종의 재료를 포함하는 경우에는 접합 계면에서의 결함 발생이 상대적으로 줄어들어서 이종의 재료를 포함하는 경우보다 박막 품질이 향상되는 효과가 있다.
상기 n형 반도체부는 질화갈륨(GaN)을 포함할 수 있다. 상기 n형 반도체부가 질화갈륨(GaN)을 포함하는 경우에는 베타전지를 고전압, 고전류, 고온 등의 극한 상황에서도 사용할 수 있다. 또한 상기 질화갈륨(GaN)은 큰 밴드갭 에너지(3.4 eV)를 가지므로 방사선에 대한 저항성이 커서 반도체부가 쉽게 손상을 받지 않는다는 장점이 있다.
상기 n형 반도체부는 질화갈륨(GaN)이 n형 불순물로 도핑된 것을 포함할 수 있고, 상기 n형 불순물은 실리콘계 화합물 등의 4가 원소 또는 산소계 화합물 등의 6가 원소를 함유하는 화합물일 수 있으나, 이에 한정되는 것은 아니다.
상기 n형 불순물은 실리콘계 화합물, 카본계 화합물, 저메늄(Germanium)계 화합물 등의 4가 원소를 함유하는 화합물일 수 있으나, 이에 한정되는 것은 아니다.
상기 n형 반도체부의 배경 전자 농도(background electron concentration)는 5 × 1017/cm3 이상일 수 있다. 구체적으로는 5 × 1017/cm3 내지 1 × 1019/cm3일 수 있다. 상기 n형 반도체부의 배경 전자 농도가 5 × 1017/cm3 미만인 경우에는 박막 저항이 커지고 전류 확산층 역할을 제대로 하지 못하여 베타전지 특성이 저하되는 문제가 발생할 수 있다. 상기 n형 반도체부의 배경 전자 농도가 1 × 1019/cm3 초과인 경우에는 결정성, 표면 상태, 외관 등의 박막의 품질에 문제가 발생할 수 있다.
상기 n형 반도체부는 상기 기판 상에서 증착을 통해 수행될 수 있다. 상기 증착 방법으로는 분자빔 에피택시법(Molecular Beam Epitaxy, MBE), 유기금속 화학기상증착법(Metal Organic Chemical Vapor Deposition, MOCVD), 또는 수소화물 기상 에피택시법(Hydride Vapor Phase Epitaxy, HVPE) 등을 포함하는 박막 성장 기술을 이용할 수 있으나, 이에 한정되는 것은 아니다.
상기 n형 반도체부가 질화갈륨(GaN)을 포함하는 경우에는, 특히 질화갈륨(GaN)의 육방정 섬유아연석 결정구조 및 성장 방향 특성상, 상기 기판 상에 질화갈륨(GaN)을 증착함에 있어서 유기금속 화학기상증착법(MOCVD)을 이용하는 것이 보다 우수한 품질의 박막을 형성할 수 있다.
상기 진성 반도체부는 p형 반도체 영역 및 n형 반도체부와 달리 불순물로 도핑되지 않은(undoped) 것일 수 있고, 예를 들어 도핑되지 않은 질화갈륨(GaN)을 포함할 수 있다.
상기 진성 반도체부는 상기 n형 반도체부 상에 증착되어 형성된 것일 수 있으며, 상기 n형 반도체부 상에 진성 반도체부를 증착하는 방법은 전술한 n형 반도체부를 형성하는 방법과 같이 박막 제작에 이용되는 분자빔 에피택시법(Molecular Beam Epitaxy, MBE), 유기금속 화학기상증착법(Metal Organic Chemical Vapor Deposition, MOCVD), 또는 수소화물 기상 에피택시법(Hydride Vapor Phase Epitaxy, HVPE) 등을 포함하는 박막 성장 기술을 이용할 수 있으나, 이에 한정되는 것은 아니다.
상기 진성 반도체부가 질화갈륨(GaN)을 포함하는 경우에는, 특히 질화갈륨(GaN)의 육방정 섬유아연석 결정구조 및 성장 방향 특성상, 상기 n형 반도체부 상에 질화갈륨(GaN)을 증착함에 있어서 유기금속 화학기상증착법(MOCVD)을 이용하는 것이 보다 우수한 품질의 박막을 형성할 수 있다.
상기 진성 반도체부의 배경 전자 농도(background electron concentration)은 5 × 1016/cm3 이하일 수 있다. 구체적으로는 1 × 1015/cm3 내지 5 × 1016/cm3일 수 있다. 상기 진성 반도체부의 배경 전자 농도(background electron concentration)가 5 × 1016/cm3 초과인 경우에는 공핍영역으로서의 역할을 제대로 하지 못하는 문제가 발생할 수 있다. 상기 진성 반도체부의 배경 전자 농도가 1 × 1015/cm3 미만인 경우에는 저항이 커지거나, 결정성, 표면 상태, 외관 등의 박막의 품질에 문제가 발생할 수 있다.
상기 p형 반도체 영역은 질화갈륨(GaN)을 포함할 수 있다. 위와 같이 상기 p형 반도체 영역이 질화갈륨(GaN)을 포함하는 경우에는 베타전지를 고전압, 고전류, 고온 등의 극한 상황에서도 사용할 수 있다. 또한 상기 질화갈륨(GaN)은 큰 밴드갭 에너지(3.4 eV)를 가지므로 방사선에 대한 저항성이 커서 반도체부가 쉽게 손상을 받지 않는다는 장점이 있다.
상기 p형 반도체 영역은 상기 진성 반도체부의 적어도 일부의 표면 상에 형성되는 것일 수 있다. 상기 p형 반도체 영역은 상기 진성 반도체부의 적어도 일부의 표면으로부터 만입 또는 매립된 형태로 형성되어 있는 것일 수 있다.
상기 p형 반도체 영역은 p형 반도체 영역이 형성되기 전에는 진성 반도체부 영역이었던 것일 수 있다. 즉 상기 p형 반도체 영역은, p형 반도체 영역이 형성되기 전의 진성 반도체부의 적어도 일부의 표면으로부터 확장된 일부의 영역이 p형 불순물로 도핑된 부분의 영역일 수 있다. 상기 p형 불순물은 마그네슘계 화합물, 칼슘계 화합물 등의 2가 원소를 함유하는 화합물일 수 있으나, 이에 한정되는 것은 아니다.
이 때 상기 p형 반도체 영역은 주기율표의 2족 원소 유래의 이온빔을 이용하여 상기 진성 반도체의 적어도 일부의 표면으로부터 진성 반도체부의 임의의 내부 지점까지 도핑되어 형성되어 있는 것일 수 있다.
따라서 상기 p형 반도체 영역은 상기 진성 반도체부의 내부로 완전히 삽입되는 형태 (p형 반도체 영역의 전체 면을 진성 반도체부가 둘러싸는 형태)이거나, 또는 진성 반도체부를 관통하는 형태는 아니고, 상기 p형 반도체 영역의 표면의 일부가 외부로 노출된 상태에서 상기 진성 반도체부의 내부 방향으로 소정의 영역까지 만입되어 형성된 형태일 수 있다.
또한 상기 p형 반도체 영역은 상기 진성 반도체부의 적어도 일부의 표면 상에 형성되는 것이기 때문에, 상기 p형 반도체 영역이 형성되지 않은 상기 진성 반도체부의 상부측 표면의 적어도 일부가 외부에 노출되어 있는 형태일 수 있다.
상기 진성 반도체부의 상부측 표면이란, 상기 진성 반도체부가 상기 n형 반도체부와 접촉한 부분(계면)에 대향하는 반대면을 의미할 수 있다.
특히 상기 p형 반도체 영역은 상기 진성 반도체부의 일부의 표면에만 형성되는 것일 수 있다. 이에 따라 p형 반도체 영역이 형성되지 않은 진성 반도체부의 상부측 표면의 일부가 외부에 노출되어 있는 형태일 수 있고, 상기 진성 반도체부에 공핍 영역이 형성되는 경우에, 이러한 공핍 영역이 외부로 노출되어 베타선원으로부터 발생하는 베타 입자가 손실 없이 공핍 영역으로 도입될 수 있다.
상기 p형 반도체 영역의 배경 정공 농도(background hole concentration)는 1 × 1017/cm3 이상일 수 있다. 구체적으로는 1 × 1017/cm3 내지 1 × 1019/cm3일 수 있다. 또는 더 구체적으로는 1 × 1017/cm3 내지 1 × 1018/cm3일 수 있다. 상기 p형 반도체 영역의 배경 정공 농도(background hole concentration)가 1 × 1017/cm3 미만인 경우에는 저항이 커지고 접합이 제대로 형성되지 않는 문제가 발생할 수 있다. 상기 p형 반도체부의 배경 정공 농도가 1 × 1019/cm3 초과인 경우에는 이온 주입에 의한 진성 반도체 영역의 데미지에 의해 결정성 등의 품질이 나빠지는 문제가 발생할 수 있다.
상기 p형 반도체 영역과 n형 반도체부 사이에 존재하는 진성 반도체부에서 생성된 전자, 정공이 확산되는 점을 고려하여 상기 진성 반도체부의 두께는 200 내지 800 ㎚일 수 있다. 이 때 진성 반도체부의 두께란 도 3에 나타낸 것과 같이 p형 반도체 영역과 n형 반도체부 사이의 수직 최단 거리 (a)를 의미하는 것일 수도 있고, 진성 반도체부가 외부(공기)와 접촉하는 측부의 표면과 p형 반도체 영역 사이의 수평 최단 거리 (b)를 의미하는 것일 수도 있다.
상기 n형 반도체부의 두께는 500 내지 1,000 ㎚일 수 있다. 상기 n형 반도체부의 두께란 도 3에 나타낸 것과 같이 진성 반도체부와 기판 사이의 수직 최단 거리 (c)를 의미하는 것일 수 있다. 상기 n형 반도체부의 두께가 상기 범위를 만족하는 경우 소자의 전류 특성을 높일 수 있다. 만약 상기 n형 반도체부의 두께가 500 ㎚ 미만인 경우에는 저항 값이 증가하여 소자의 전류 특성이 저하되는 문제가 생길 수 있다.
상기 p형 반도체 영역 및 n형 반도체부가 각각 진성 반도체부와 접촉하는 경계 부위에 공핍 영역(depletion region)이 형성되어 있는 것일 수 있다.
상기 공핍 영역이란 확산 및/또는 내부 전계에 의해 정공과 전자가 빠져나가서 캐리어 역할을 하는 정공이나 자유 전자가 없는 영역을 의미할 수 있다.
상기 경계 부위는 상기 p형 반도체 영역 및 n형 반도체부가 각각 진성 반도체부와 접촉하는 계면뿐만 아니라, 계면으로부터 상기 진성 반도체부, p형 반도체 영역 및/또는 n형 반도체부의 소정의 내부 지점까지 연장되어 형성되는 부분을 포함하는 영역을 의미하는 것일 수 있다.
상기 진성 반도체부에 형성되는 공핍 영역의 범위는 상기 진성 반도체부의 도핑 농도와, 상기 진성 반도체부가 접촉하고 있는 상기 p형 반도체 영역 및/또는 n형 반도체부의 도핑 농도에 의해 결정될 수 있다. 이 때 도핑 농도란 각각의 반도체부(반도체 영역)에 존재하는 불순물의 농도를 의미할 수 있고, 일반적으로 반도체부의 배경 전자 농도 및/또는 배경 정공 농도와 동일한 개념으로 볼 수 있다.
예를 들어, 상기 진성 반도체부의 도핑 농도가 낮고, 상기 진성 반도체부와 접촉하고 있는 p형 반도체 영역 및/또는 n형 반도체부의 도핑 농도가 높은 경우, 상기 공핍 영역은 상기 진성 반도체부의 전체 영역에 걸쳐 형성될 수 있고, 이 때 상기 진성 반도체부의 두께 ((a), (b))에 따라 상기 진성 반도체부의 실질적인 전체의 영역에 걸쳐 공핍 영역이 형성될 수 있다. 또한 상기 p형 반도체 영역 및/또는 n형 반도체부에는 박막 저항 및 전극 접촉 저항까지도 고려되어서 전술한 두께 및/또는 도핑 농도의 값이 정해질 수 있다.
예를 들어, 상기 진성 반도체부의 두께를 기준으로, 상기 진성 반도체부와 주변 반도체부(p형 반도체 영역 및/또는 n형 반도체부)의 도핑 농도의 차이는 적어도 2배일 수 있다.
상기 공핍 영역에는 내부 전계에 의해 전자-정공이 존재하게 되며, 베타입자에 의해 생성되는 전자-정공쌍도 공핍 영역의 내부 전계에 의해 분리되어 전류로 전환될 수 있다.
바람직하게는, 도 4에 나타낸 바와 같이 상기 진성 반도체부의 실질적인 전체의 영역에 공핍 영역이 형성되어 있는 것일 수 있다. 상기 진성 반도체부의 실질적인 전체의 영역이란 진성 반도체부에 해당하는 모든 부분을 의미하는 것일 수도 있다.
상기 진성 반도체부의 50% 이상의 영역에 공핍 영역이 형성되어 있는 경우에는, 본 발명의 베타전지에서 목적하는 효과를 충분히 달성할 수 있다. 구체적으로는 상기 진성 반도체부에 해당하는 영역 중 60% 이상의 영역, 70% 이상의 영역, 80% 이상의 영역, 90% 이상의 영역, 95% 이상의 영역, 97% 이상의 영역, 또는 99% 이상의 영역에 공핍 영역이 형성되어 있는 것을 의미할 수 있다.
바람직하게는 상기 진성 반도체부에 해당되는 영역의 전부(100%)에 공핍 영역이 형성되어 있는 것을 의미할 수 있다.
상기 베타선원은 베타선을 방출하여 반도체부에 에너지원을 제공하는 역할을 하는 것으로서, 상기 베타선원은 베타선을 방출할 수 있는 방사성 동위원소를 함유하는 것일 수 있다. 상기 베타선원은 베타선을 방출할 수 있는 방사성 동위원소를 함유하는 형태의 부재이기만 하면 이에 한정되지 않는다. 구체적으로는 상기 베타선원은 베타선을 방출할 수 있는 방사성 동위원소 함유 층일 수 있다.
상기 베타선원은 상기 n형 반도체부 또는 p형 반도체 영역에 인접하여 배치될 수 있다. 즉 상기 베타선원이 상기 n형 반도체부 또는 p형 반도체 영역과 각각 접촉하고 있을 수도 있으며, 상기 베타선원이 상기 n형 반도체부 또는 p형 반도체 영역으로부터 각각 소정의 거리만큼 이격되어 배치된 것일 수도 있다.
상기 방사성 동위원소는 니켈(Ni-63), 프로메튬(Pm-147) 및 트리튬(H-3) 중에서 선택되는 적어도 하나를 포함할 수 있다.
특히, 상기 방사성 동위원소로 니켈(Ni-63)을 포함하는 경우에는 약 17.4 keV의 평균 에너지와 약 67 keV의 최대 에너지를 가지기 때문에, 최대 에너지가 낮아 베타전지를 구성하는 반도체부를 손상시키지 않을 수 있다. 또한, 100 년 이상의 반감기를 가지기 때문에, 거의 반영구적인 수명을 가지는 베타전지를 제조할 수 있다.
상기 베타전지는, 상기 p형 반도체 영역에 전기적으로 연결된 p형 전극; 및 상기 n형 반도체부에 전기적으로 연결된 n형 전극;을 더 포함할 수 있다.
상기 n형 전극은 양극이고 상기 p형 전극은 음극일 수 있고, 또는 상기 n형 전극이 음극이고 상기 p형 전극이 양극일 수 있다.
이 때 상기 p형 전극은 상기 p형 반도체 영역의 일부에 형성되어서 전기적으로 연결된 것일 수 있고, 상기 n형 전극은 상기 n형 반도체부의 일부에 형성되어서 전기적으로 연결된 것일 수 있으나, 이에 한정되는 것은 아니고, 전기적으로 연결되어있기만 하면, 다양한 배열 및 형태로 배치된 것일 수 있다.
상기 n형 전극은 알루미늄(Al) 등을 포함할 수 있으며, 상기 p형 전극은 니켈(Ni) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 대표적인 n형 전극인 알루미늄은 n형 반도체부와 오믹(ohmic) 접합을 형성하고, 대표적인 p형 전극인 니켈은 p형 반도체 영역과 오믹 접합을 형성할 수 있다.
또한 본 발명의 베타전지는, 도 2에 나타낸 바와 같이 기판(도면에서 생략), 상기 기판 상에 배치된 n형 반도체부, 상기 n형 반도체부 상에 배치된 복수 개의 진성 반도체부, 상기 진성 반도체부의 적어도 일부의 표면 상에 형성된 p형 반도체 영역, 및 상기 n형 반도체부 또는 p형 반도체 영역 상에 배치된 베타선원을 포함하는 것일 수 있다.
이와 같이 동일한 기판 상에 복수 개의 반복적인 단위 구조를 배치함에 따라 베타전지의 생성 전력을 효율적으로 증가시킬 수 있다.
2. 베타전지의 제조 방법
본 발명은 베타전지의 제조 방법을 제공한다.
상기 베타전지의 제조 방법은, (A) 기판 상에 n형 반도체부를 형성하는 단계; (B) 상기 n형 반도체부 상에 진성 반도체부를 형성하는 단계; (C) 상기 진성 반도체부의 적어도 일부의 표면 상에 이온빔을 조사하여서 상기 진성 반도체부의 임의의 내부 지점까지 p형 반도체 영역을 형성하는 단계; 및 (D) 상기 n형 반도체부 또는 p형 반도체 영역 상에 베타선원을 배치하는 단계;를 포함할 수 있다.
상기 (A) 기판 상에 n형 반도체부를 형성하는 단계는 증착을 통해 수행될 수 있다. 상기 증착 방법으로는 분자빔 에피택시법(Molecular Beam Epitaxy, MBE), 유기금속 화학기상증착법(Metal Organic Chemical Vapor Deposition, MOCVD), 또는 수소화물 기상 에피택시법(Hydride Vapor Phase Epitaxy, HVPE) 등을 포함하는 박막 성장 기술을 이용할 수 있으나, 이에 한정되는 것은 아니다.
상기 n형 반도체부는 질화갈륨(GaN)을 포함할 수 있으며, 특히 질화갈륨(GaN)의 육방정 섬유아연석 결정구조 및 성장 방향 특성상, 상기 기판 상에 질화갈륨(GaN)을 증착함에 있어서 유기금속 화학기상증착법(MOCVD)을 이용하는 것이 보다 우수한 품질의 박막을 얻을 수 있고, 동시에 다수의 기판 상에 증착이 가능하다는 점에서 유리하다.
위와 같은 유기금속 화학기상증착법(MOCVD)은 유기 금속 화합물 (유기 금속 원료 가스)을 반응기 내에 공급하여 가열된 기판 위에서 열분해 함으로써 화합물 결정을 성장시키는 방법으로서, 고순도로 정제된 유기 금속 화합물의 유량 및 반응기의 온도와 압력을 조절하여서 상기 n형 반도체부의 두께를 나노(nano) 단위까지 조절 가능한 장점이 있다.
상기 n형 반도체부는 도핑되지 않은(undoped) 질화갈륨(GaN)이 n형 불순물로 도핑된 것을 포함할 수 있고, 상기 n형 불순물은 실리콘계 화합물 등의 4가 원소 또는 산소계 화합물 등의 6가 원소를 함유하는 화합물일 수 있으나, 이에 한정되는 것은 아니다. 상기 n형 불순물은 실리콘계 화합물, 카본계 화합물, 저메늄(Germanium)계 화합물 등의 4가 원소를 함유하는 화합물일 수 있으나, 이에 한정되는 것은 아니다.
이 때 상기 n형 반도체부의 배경 전자 농도(background electron concentration)는 5 × 1017/cm3 이상이 되도록 n형 불순물로 도핑되는 것일 수 있다. 구체적으로는 5 × 1017/cm3 내지 1 × 1019/cm3 이 되도록 도핑되는 것일 수 있다. 상기 n형 반도체부의 배경 전자 농도가 5 × 1017/cm3 미만인 경우에는 박막 저항이 커지고 전류 확산층 역할을 제대로 하지 못하여 베타전지 특성이 저하되는 문제가 발생할 수 있다. 상기 n형 반도체부의 배경 전자 농도가 1 × 1019/cm3 초과인 경우에는 결정성, 표면 상태, 외관 등의 박막의 품질에 문제가 발생할 수 있다.
상기 (B) 상기 n형 반도체부 상에 진성 반도체부를 형성하는 단계는 증착을 통해 수행될 수 있다. 상기 증착 방법으로는 분자빔 에피택시법(Molecular Beam Epitaxy, MBE), 유기금속 화학기상증착법(Metal Organic Chemical Vapor Deposition, MOCVD), 또는 수소화물 기상 에피택시법(Hydride Vapor Phase Epitaxy, HVPE) 등을 포함하는 박막 성장 기술을 이용할 수 있으나, 이에 한정되는 것은 아니다.
상기 진성 반도체부를 형성하는 단계는, 상기 n형 반도체부를 형성하는 단계의 방법과 동일할 수도 있고, 서로 상이할 수도 있다.
상기 진성 반도체부는 p형 반도체 영역 및 n형 반도체부와 달리 불순물로 도핑되지 않은(undoped) 것일 수 있고, 예를 들어 도핑되지 않은 질화갈륨(GaN)을 포함할 수 있다.
상기 진성 반도체부의 배경 전자 농도(background electron concentration)은 5 × 1016/cm3 이하가 되도록 형성되는 것일 수 있다. 구체적으로는 1 × 1015/cm3 내지 5 × 1016/cm3일 수 있다. 상기 진성 반도체부의 배경 전자 농도(background electron concentration)가 5 × 1016/cm3 초과인 경우에는 공핍영역으로서의 역할을 제대로 하지 못하는 문제가 발생할 수 있다. 상기 진성 반도체부의 배경 전자 농도가 1 × 1015/cm3 미만인 경우에는 저항이 커지거나, 결정성, 표면 상태, 외관 등의 박막의 품질에 문제가 발생할 수 있다.
상기 진성 반도체부가 질화갈륨(GaN)을 포함하는 경우에는, 특히 질화갈륨(GaN)의 육방정 섬유아연석 결정구조 및 성장 방향 특성상, 상기 n형 반도체부 상에 질화갈륨(GaN)을 증착함에 있어서 유기금속 화학기상증착법(MOCVD)을 이용하는 것이 보다 우수한 품질의 박막을 형성할 수 있다.
상기 (C) p형 반도체 영역을 형성하는 단계는, 상기 진성 반도체부의 적어도 일부의 표면 상에 이온빔을 조사하여서 상기 진성 반도체부의 임의의 내부 지점까지 p형 반도체 영역을 형성하는 단계를 포함하는 것일 수 있다.
상기 (C) 단계는, 진성 반도체부의 적어도 일부의 표면을 마스킹 한 후에, 마스킹 되지 않은 부분에 대하여 주기율표의 2족 원소 유래의 이온빔을 조사하는 것을 포함하는 것일 수 있다. 이 때 상기 2족 원소는 마그네슘 및 칼슘 중에서 선택되는 적어도 하나를 포함하는 것일 수 있다.
상기와 같이 상기 진성 반도체부의 적어도 일부의 표면 중 마스킹 한 영역은 조사된 이온빔의 이온이 전달되지 아니하여서 진성 반도체부가 도핑(dope)되지 않는다. 그러나 마스킹 되지 않은 영역에는 조사된 이온빔의 이온이 내부로 전달되어서, 상기 진성 반도체부의 도핑되지 않은 질화갈륨(GaN)이 주기율표의 2족 원소 유래의 이온빔에 의하여 p형 불순물로 도핑될 수 있다. 이온빔에 노출된 진성 반도체부의 표면은 이온빔의 종류 및 세기에 따라 진성 반도체부의 임의의 내부 지점까지의 영역이 p형 불순물이 도핑되어서, p형 반도체 영역이 상기 진성 반도체부의 적어도 일부의 표면으로부터 만입 또는 매립된 형태로 형성될 수 있다.
상기 마스킹은 이온빔이 투과하지 못하는 재질일 수 있고, 구체적으로 SiO2, Si3N4, Al2O3 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이 때 상기 p형 반도체 영역의 배경 정공 농도(background hole concentration)는 1 × 1017/cm3 이상이 되도록 도핑되는 것일 수 있다. 구체적으로는 1 × 1017/cm3 내지 1 × 1019/cm3이 되도록 도핑되는 것일 수 있다. 또는 더 구체적으로는 1 × 1017/cm3 내지 1 × 1018/cm3이 되도록 도핑되는 것일 수 있다. 상기 p형 반도체 영역의 배경 정공 농도(background hole concentration)가 1 × 1017/cm3 미만인 경우에는 저항이 커지고 접합이 제대로 형성되지 않는 문제가 발생할 수 있다. 상기 p형 반도체부의 배경 정공 농도가 1 × 1019/cm3 초과인 경우에는 이온 주입에 의한 진성 반도체 영역의 데미지에 의해 결정성 등의 품질이 나빠지는 문제가 발생할 수 있다.
이러한 이온빔 조사 기술은 고에너지를 가지는 이온빔 입자(이온)의 운동에너지가 진성 반도체부의 표면에 전달되어서 운동에너지로 변환되는 현상을 이용하는 기술로서, 이온빔이 조사된 진성 반도체부의 표면에 입사된 이온이 진성 반도체부의 원자들의 연쇄 충돌(collision cascade)을 야기시켜서, 탄성 혹은 비탄성 충돌에 의해 재질의 특성을 변형시킬 수 있다. 이 때, 이온빔 에너지가 표면 원자의 결합에너지보다 높은 경우에는 이온이 표면의 원자 결합을 끊어내고 원자를 외부로 방출시키는 스퍼터링(sputtering) 현상이 일어나며, 반대로 이온빔 에너지가 표면 원자의 결합에너지보다 낮은 경우에는 이온의 표면이 표면 원자와 연쇄 충돌하며 남아있게 되는 이온 주입이 발생한다. 이온 주입 직후에는 충돌에 의해 결정구조 내에 결함이 발생하게 되고, 주입된 이온이 도펀트(dopant) 역할을 하기 위해서는 결정구조 내의 치환 위치에 있어야 하는데 결함 때문에 원래의 결정구조를 가지지 못하여 전기적으로 활성화되지 못한다. 따라서 열처리(annealing) 공정을 통해 결함이 발생한 결정구조를 재결정화하여 정상상태로 회복시키고, 주입된 이온을 결정구조 내의 치환 위치로 이동시켜 도펀트 역할을 하게 하여 전기적으로 활성화시켜야 한다. 열처리 공정 방법에는 용광로 열처리(furnace annealing), 급속 열처리(rapid thermal annealing), 레이저 열처리(laser annealing), 전자빔 열처리(e-beam annealing) 등이 있다.
상기 p형 반도체 영역을 형성하기 위한 이온빔의 이온 주입 에너지는 20 keV 내지 1 MeV 일 수 있다. 상기 이온빔의 이온 주입 에너지가 20 keV 미만인 경우에는 스퍼터링 현상이 일어나서 진성 반도체부의 표면을 에칭해 버릴 수 있고, 1 MeV 초과인 경우에는 진성 반도체부의 두께 이상으로 조사 또는 주입이 될 수 있어서 비효율적이며, 베타선원과 접해 있는 표면 쪽에서 p형 반도체 영역이 제대로 형성되지 않는 문제가 발생할 수 있다.
전술한 이온빔 기술을 이용하는 경우에는 성장된 구조에 마스킹만 하여 원하는 위치에 p형 반도체 영역을 국부적으로 쉽게 형성할 수 있으며, p형 반도체 영역 깊이가 성장된 박막의 두께에 기인하는 유기금속 화학기상증착법과는 달리, 이온 조사 에너지에 따라 p형 반도체 영역의 깊이를 쉽게 조정이 가능하다. 따라서, p형 반도체 영역을 형성할 때, 이온빔 기술을 이용하는 것이 편의성 및/또는 효용성 측면에서 바람직하다.
또한 상기 진성 반도체부의 적어도 일부의 표면 상에 p형 반도체 영역을 형성함에 따라, 상기 p형 반도체 영역이 진성 반도체부와 접촉하는 경계 부위 및 상기 n형 반도체부가 진성 반도체부와 접촉하는 경계 부위에 형성되는 공핍 영역이 외부로 노출되어 있어서, 베타선원으로부터 발생하는 베타 입자가 기존과 같이 p형 반도체부 또는 n형 반도체부를 통과하면서 발생하는 손실 없이 곧바로 공핍 영역으로 도입될 수 있다. 이에 따라 전자-정공쌍의 생성율이 향상되고, 궁극적으로는 베타전지의 에너지 변환 효율을 높여주어 높은 전력 생성이 가능한 효과가 있다.
또한 본 발명의 베타전지의 제조 방법은, 기판 상에 n형 반도체부를 형성하는 단계, 상기 n형 반도체부 상에 복수 개의 진성 반도체부를 형성하는 단계, 상기 복수 개의 진성 반도체부 각각의 적어도 일부의 표면 상에 이온빔을 조사하여서 상기 진성 반도체부 각각의 임의의 내부 지점까지 p형 반도체 영역을 형성하는 단계, 및 상기 n형 반도체부 또는 p형 반도체 영역 상에 베타선원을 배치하는 단계를 포함할 수 있다.
상기와 같이 확장된 구조를 통해 베타전지의 생성 전력을 효율적으로 증가시킬 수도 있다. 이에 따라 공핍 영역의 면적이 늘어남에 따라서 전자-정공쌍의 생성율이 향상되어 베타전지의 에너지 변환효율이 개선될 수 있다.
상기 (D) 상기 n형 반도체부 또는 p형 반도체 영역 상에 베타선원을 배치하는 단계는 상기 베타선원을 상기 n형 반도체부 또는 p형 반도체 영역과 인접하여 배치되도록 할 수 있다. 즉 상기 베타선원을 상기 n형 반도체부 또는 p형 반도체 영역과 접촉하고 있도록 배치할 수도 있고, 또는 상기 n형 반도체부 또는 p형 반도체 영역으로부터 소정의 거리만큼 이격되어 배치할 수도 있다. 상기 베타선원은 베타선을 방출하여 반도체부에 에너지원을 제공하는 역할을 할 수 있다.
또는 상기 베타선원은 상기 공핍 영역과 인접하여 배치될 수 있다. 즉 상기 베타선원이 상기 공핍 영역과 접촉하고 있을 수도 있으며, 상기 베타선원이 상기 공핍 영역과 소정의 거리만큼 이격되어 배치된 것일 수도 있다.
상기 베타선원은 베타선을 방출할 수 있는 방사성 동위원소를 함유하는 형태의 부재이기만 하면 이에 한정되지 않는다. 구체적으로는 상기 베타선원은 베타선을 방출할 수 있는 방사성 동위원소를 함유하는 층일 수 있다.
상기 베타선원이 방사성 동위원소를 함유하는 층인 경우에는 도금 방식을 통해 제조될 수 있다. 구체적으로 방사성 동위원소를 황산 수용액에 용해하여 황산염 상태의 방사성 동위원소로 변환시킨 후에, 상기 황산염 상태의 방사성 동위원소가 용해되어 있는 황산 수용액을 무전해 도금용액에 주입하고, 상기 무전해 도금용액을 이용하여 상기 n형 반도체부 및 p형 반도체 영역 상 또는 임의의 기재 상에 무전해 도금하여 방사성 동위원소 함유층을 형성할 수 있다.
특히 상기와 같이 방사성 동위원소 함유 층을 무전해 도금하여 베타전지를 제조하는 경우에는 p형 반도체 영역, n형 반도체부, 공핍 영역에서의 베타입자 흡수량이 극대화 되어서, 베타전지의 출력을 극대화할 수 있는 효과가 있다.
상기 베타선원이 방사성 동위원소로 니켈(Ni-63)을 포함하며 도금 방식을 통해 제조되는 경우에는, 상기 황산염 형태의 방사성 동위원소는 NiSO4·6H2O 일 수 있으며, 상기 무전해 도금용액에는 NaH2PO3·H2O, Na3C6H5O7·2H2O, NaC2H3O2, Pb(CH3COO)2·2H2O가 포함될 수 있다.
상기 베타선원은 전술한 베타선원에 관한 설명이 동일하게 적용될 수 있다.
상기 베타전지의 제조 방법은 상기 p형 반도체 영역에 전기적으로 연결된 p형 전극을 형성하는 단계; 및 상기 n형 반도체부에 전기적으로 연결된 n형 전극을 형성하는 단계;를 더 포함할 수 있다.
상기 p형 전극을 형성하는 단계는 상기 p형 반도체 영역에 전기적으로 연결된 p형 전극을 상기 p형 반도체 영역의 일면에 형성하는 단계를 포함할 수 있고, 상기 n형 전극을 형성하는 단계는 상기 n형 반도체부에 전기적으로 연결된 n형 전극을 상기 n형 반도체부의 일면에 형성하는 단계를 포함할 수 있다.
이 때 상기 p형 전극은 상기 p형 반도체 영역의 일부에 형성되어서 전기적으로 연결된 것일 수 있고, 상기 n형 전극은 상기 n형 반도체부의 일부에 형성되어서 전기적으로 연결된 것일 수 있으나, 이에 한정되는 것은 아니고, 전기적으로 연결되어있기만 하면, 다양한 배열 및 형태로 배치된 것일 수 있다.
상기 n형 전극은 양극이고 상기 p형 전극은 음극일 수 있고, 또는 상기 n형 전극이 음극이고 상기 p형 전극이 양극일 수 있다.
상기 n형 전극은 알루미늄(Al) 등을 포함할 수 있으며, 상기 p형 전극은 니켈(Ni) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 대표적인 n형 전극인 알루미늄은 n형 반도체부와 오믹(ohmic) 접합을 형성하고, 대표적인 p형 전극인 니켈은 p형 반도체 영역과 오믹 접합을 형성할 수 있다.
상기 n형 전극 및 상기 p형 전극은 전자선 증발법(electron beam evaporation), 열 증발법(thermal evaporation), 스퍼터링법(sputtering), 무전해 도금법(electroless plating) 등을 포함하는 박막 성장 기술을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
이하에서, 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명한다.
그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로서, 본 발명의 범위가 이에 의하여 한정되는 것은 아니다.
<실시예 1>
기판/n-GaN(n형 반도체부)/i-GaN(진성 반도체부)의 구조에서, 상기 진성 반도체부의 일부의 표면에 형성된 p-GaN(p형 반도체 영역), 상기 n-GaN 상에 형성된 n형 전극 및 상기 p-GaN 상에 형성된 p형 전극을 포함하는 베타전지의 구조를 도 1에 나타내었다.
<비교예 1>
기존의 p-i-n 형의 베타전지 구조를 도 5에 나타내었다.
<실험예 1>
실시예 1(제안 구조 기반 베타전지) 및 비교예 1(일반 p-i-n 기반 베타전지)의 베타전지 구조에 대하여, 17 keV (Ni-63의 베타입자 평균에너지) 전자가 조사되었을 때 생성되는 전류 특성을 3차원 TCAD (technology computer-aided design) 소자 시뮬레이션을 통해 측정한 결과를 도 6에 나타내었다.

Claims (17)

  1. 기판;
    상기 기판 상에 배치된 n형 반도체부;
    상기 n형 반도체부 상에 배치된 진성 반도체부;
    상기 진성 반도체부의 적어도 일부의 표면 상에 형성된 p형 반도체 영역; 및
    상기 n형 반도체부 또는 p형 반도체 영역 상에 배치된 베타선원;
    을 포함하는 것인, 베타전지.
  2. 청구항 1에 있어서,
    상기 p형 반도체 영역 및 n형 반도체부가 각각 진성 반도체부와 접촉하는 경계 부위에 공핍 영역이 형성되어 있는 것인, 베타전지.
  3. 청구항 2에 있어서,
    상기 경계 부위는 상기 p형 반도체 영역 및 n형 반도체부가 각각 진성 반도체부와 접촉하는 계면으로부터 상기 진성 반도체부의 내부 지점까지 연장되어 형성되는 부분을 포함하는 것인, 베타전지.
  4. 청구항 1에 있어서,
    상기 진성 반도체부의 50% 이상의 영역에 공핍 영역이 형성되어 있는 것인, 베타전지.
  5. 청구항 1에 있어서,
    상기 진성 반도체부의 실질적인 전체의 영역에 공핍 영역이 형성되어 있는 것인, 베타전지.
  6. 청구항 1에 있어서,
    상기 p형 반도체 영역은 주기율표의 2족 원소 유래의 이온빔에 의해 상기 진성 반도체의 일부가 도핑되어서 형성되어 있는 것인, 베타전지.
  7. 청구항 1에 있어서,
    상기 진성 반도체부, n형 반도체부, 및 p형 반도체 영역은 질화갈륨(GaN)을 포함하는 것인, 베타전지.
  8. 청구항 1에 있어서,
    상기 베타선원은 베타선을 방출할 수 있는 방사성 동위원소를 함유하는 층인 것인, 베타전지.
  9. 청구항 8에 있어서,
    상기 방사성 동위원소는 니켈(Ni-63), 스트론튬(Sr-90), 프로메튬(Pm-147) 및 트리튬(H-3) 중에서 선택되는 적어도 하나를 포함하는 것인, 베타전지.
  10. 청구항 1에 있어서,
    상기 p형 반도체 영역에 전기적으로 연결된 p형 전극; 및
    상기 n형 반도체부에 전기적으로 연결된 n형 전극;
    을 더 포함하는 것인, 베타전지.
  11. (A) 기판 상에 n형 반도체부를 형성하는 단계;
    (B) 상기 n형 반도체부 상에 진성 반도체부를 형성하는 단계;
    (C) 상기 진성 반도체부의 적어도 일부의 표면 상에 이온빔을 조사하여서 상기 진성 반도체부의 임의의 내부 지점까지 p형 반도체 영역을 형성하는 단계; 및
    (D) 상기 n형 반도체부 또는 p형 반도체 영역 상에 베타선원을 배치하는 단계;
    를 포함하는 것인, 베타전지의 제조 방법.
  12. 청구항 11에 있어서,
    상기 (C) 단계는, 진성 반도체부의 적어도 일부의 표면을 마스킹 한 후에, 마스킹 되지 않은 부분에 대하여 주기율표의 2족 원소 유래의 이온빔을 조사하는 것을 포함하는 것인, 베타전지의 제조 방법.
  13. 청구항 12에 있어서,
    상기 2족 원소는 마그네슘 및 칼슘 중에서 선택되는 적어도 하나를 포함하는 것인, 베타전지의 제조 방법.
  14. 청구항 11에 있어서,
    상기 이온빔의 이온 주입 에너지는 20 keV 내지 1 MeV인 것인, 베타전지의 제조 방법.
  15. 청구항 11에 있어서,
    상기 진성 반도체부, n형 반도체부, 및 p형 반도체 영역은 질화갈륨(GaN)을 포함하는 것인, 베타전지의 제조 방법.
  16. 청구항 11에 있어서,
    상기 베타선원은 베타선을 방출할 수 있는 방사성 동위원소를 함유하는 층을 포함하는 것인, 베타전지의 제조 방법.
  17. 청구항 11에 있어서,
    상기 p형 반도체 영역에 전기적으로 연결된 p형 전극을 형성하는 단계; 및
    상기 n형 반도체부에 전기적으로 연결된 n형 전극을 형성하는 단계;
    을 더 포함하는 것인, 베타전지의 제조 방법.
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