KR20220030439A - 반도체 장치 제조 공정의 모니터링 방법 및 이를 포함하는 반도체 장치의 제조 방법 - Google Patents

반도체 장치 제조 공정의 모니터링 방법 및 이를 포함하는 반도체 장치의 제조 방법 Download PDF

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김애경
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Abstract

본 발명은 식각 공정이 수행되는 챔버 내에서 발생하는 부산물들 중 측정 대상이 되는 타겟 부산물의 정규화 범위를 결정하되, 상기 부산물들은 상기 타겟 부산물 및 비타겟 부산물을 포함하고, 상기 타겟 부산물은 피가공막에 대한 상기 식각 공정에 의해 생성되는 제1 타겟 부산물 및 상기 피가공막에 대한 상기 식각 공정이 수행되기 이전에 생성되는 제2 타겟 부산물을 포함하는 것, 상기 비타겟 부산물에 대한 상기 타겟 부산물의 비율로부터 제1 지표를 획득하는 것, 상기 제1 지표로부터 상기 제2 타겟 부산물의 방출 세기를 제하여 제2 지표를 획득하는 것, 상기 제2 지표를 시간에 대해 적분하여 제3 지표를 획득하는 것, 및 상기 제3 지표를 통해 상기 식각 공정의 결과 및 불량 발생 여부를 예측하는 것을 포함하는 반도체 장치 제조 공정의 모니터링 방법 및 이를 포함하는 반도체 장치의 제조 방법을 제공한다.

Description

반도체 장치 제조 공정의 모니터링 방법 및 이를 포함하는 반도체 장치의 제조 방법{Monitoring method of semiconductor device and manufacturing method of semiconductor device including the same}
본 발명은 반도체 장치 제조 공정의 모니터링 방법 및 이를 포함하는 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 장치에 대한 식각 공정의 결과 및 불량 발생 여부를 예측하는 모니터링 방법 및 이를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 반도체 장치의 제조에서는 반도체 기판 상에 피가공막을 형성한 후, 피가공막을 반도체 장치의 특성에 따른 패턴으로 형성하기 위한 식각 공정이 수회에 걸쳐 수행된다. 식각 공정은 습식 식각 및 건식 식각에 의해 수행할 수 있는데, 최근의 0.15㎛ 이하의 디자인 룰(design rule)을 요구하는 미세 패턴을 형성하기 위한 식각은 주로 건식 식각에 의해 수행되고 있다.
건식 식각 공정은 챔버 내에 RF(Radio Frequency) 전력을 인가하고, 식각 가스 및 압력 등을 조절하는 과정을 포함한다. RF 전력에 의해 식각 가스는 플라즈마(plasma) 상태가 되고, 플라즈마 상태의 식각 가스와 피가공막이 화학 반응하여 피가공막의 특정 영역이 식각된다.
상술한 식각 공정을 모니터링하기 위해 광학 방출 분광기(Optical Emission Spectroscope, OES)가 널리 사용된다. 광학 방출 분광기는 피가공막과 반응 부산물에 대한 유용한 정보를 제공한다. 광학 방출 분광기는 원자와 이온의 불연속적인 전자 에너지 준위를 이용한 것이다. 즉, 상대적으로 높은 에너지 상태에 있던 전자가 낮은 에너지 상태로 천이할 때 빛이 발산되는데, 이러한 빛의 발산은 건식 식각 공정의 플라즈마에도 적용된다. 특히, 건식 식각 공정의 플라즈마 경우에는 식각되는 피가공막과 공급되는 식각 가스에 따라서 발산되는 빛의 파장이 달라진다.
본 발명의 일 기술적 과제는 타겟 부산물의 식각량을 정확히 나타낼 수 있는 반도체 장치 제조 공정의 모니터링 방법 및 이를 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예들에 따른 반도체 장치 제조 공정의 모니터링 방법은 식각 공정이 수행되는 챔버 내에서 발생하는 부산물들 중 측정 대상이 되는 타겟 부산물의 정규화 범위를 결정하되, 상기 부산물들은 상기 타겟 부산물 및 비타겟 부산물을 포함하고, 상기 타겟 부산물은 피가공막에 대한 상기 식각 공정에 의해 생성되는 제1 타겟 부산물 및 상기 피가공막에 대한 상기 식각 공정이 수행되기 이전에 생성되는 제2 타겟 부산물을 포함하는 것, 상기 비타겟 부산물에 대한 상기 타겟 부산물의 비율로부터 제1 지표를 획득하는 것, 상기 제1 지표로부터 상기 제2 타겟 부산물의 방출 세기를 제하여 제2 지표를 획득하는 것, 상기 제2 지표를 시간에 대해 적분하여 제3 지표를 획득하는 것, 및 상기 제3 지표를 통해 상기 식각 공정의 결과 및 불량 발생 여부를 예측하는 것을 포함할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 복수의 층들을 적층하는 증착 공정 및 상기 복수의 층들 중 적어도 일부를 식각하는 식각 공정을 통해 반도체 장치를 형성하는 것, 및 상기 반도체 장치의 제조 공정을 모니터링하는 것을 포함하되, 상기 반도체 장치의 제조 공정을 모니터링하는 것은 상기 식각 공정이 수행되는 챔버 내에서 발생하는 부산물들 중 측정 대상이 되는 타겟 부산물의 정규화 범위를 결정하되, 상기 부산물들은 상기 타겟 부산물 및 비타겟 부산물을 포함하고, 상기 타겟 부산물은 피가공막에 대한 상기 식각 공정에 의해 생성되는 제1 타겟 부산물 및 상기 피가공막에 대한 상기 식각 공정이 수행되기 이전에 생성되는 제2 타겟 부산물을 포함하는 것, 상기 비타겟 부산물에 대한 상기 타겟 부산물의 비율로부터 제1 지표를 획득하는 것, 상기 제1 지표로부터 상기 제2 타겟 부산물의 방출 세기를 제하여 제2 지표를 획득하는 것, 상기 제2 지표를 시간에 대해 적분하여 제3 지표를 획득하는 것, 및 상기 제3 지표를 통해 상기 식각 공정의 결과 및 불량 발생 여부를 예측하는 것을 포함할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 절연막들 및 희생막들을 교대로 적층하여 적층 구조체를 형성하는 것, 플라즈마 식각 공정을 통해 상기 적층 구조체를 관통하는 복수의 채널 홀들을 형성하는 것, 및 상기 채널 홀들에 대한 상기 플라즈마 식각 공정을 모니터링하는 것을 포함하되, 상기 플라즈마 식각 공정을 모니터링하는 것은 상기 플라즈마 식각 공정이 수행되는 챔버 내에서 발생하는 부산물들 중 측정 대상이 되는 타겟 부산물의 정규화 범위를 결정하되, 상기 부산물들은 상기 타겟 부산물 및 비타겟 부산물을 포함하고, 상기 타겟 부산물은 피가공막에 대한 상기 플라즈마 식각 공정에 의해 생성되는 제1 타겟 부산물 및 상기 피가공막에 대한 상기 플라즈마 식각 공정이 수행되기 이전에 생성되는 제2 타겟 부산물을 포함하는 것, 상기 비타겟 부산물에 대한 상기 타겟 부산물의 비율로부터 제1 지표를 획득하는 것, 상기 제1 지표로부터 상기 제2 타겟 부산물의 방출 세기를 제하여 제2 지표를 획득하는 것, 상기 제2 지표를 시간에 대해 적분하여 제3 지표를 획득하는 것, 및 상기 제3 지표를 통해 상기 플라즈마 식각 공정의 결과 및 불량 발생 여부를 예측하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치 제조 공정의 모니터링 방법은 피가공막의 전체 식각량을 나타낼 수 있고, 서로 다른 챔버들 사이의 편차를 줄일 수 있어 서로 다른 챔버들의 식각량을 비교 및/또는 평가하는 기준이 되는 지표를 통해 식각 공정의 결과 및 불량 발생 여부를 정확히 예측할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치 제조 공정의 일부가 수행되는 식각 장치를 설명하기 위한 개념도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치 제조 공정의 모니터링 방법을 설명하기 위한 흐름도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치 제조 공정의 모니터링 방법 중 타겟 부산물의 방출 세기를 정규화하는 것을 설명하기 위한 그래프이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 장치 제조 공정의 모니터링 방법 중 식각 공정 이외의 원인으로 인한 방출 세기를 보정하는 것을 설명하기 위한 그래프들이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 장치 제조 공정의 모니터링 방법에 따라 계산된 지표를 통해 임계 치수(Critical Dimension, CD)를 예측하는 것을 설명하기 위한 그래프들이다.
도 7 내지 도 9는 본 발명의 실시예들에 따른 반도체 장치 제조 공정의 모니터링 방법을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치 제조 공정의 모니터링 방법 및 이를 포함하는 반도체 장치의 제조 방법에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치 제조 공정의 일부가 수행되는 식각 장치를 설명하기 위한 개념도이다.
도 1을 참조하면, 반도체 기판(10) 상에 형성된 층에 대한 식각 공정이 수행되는 챔버(13)가 제공될 수 있다. 복수의 층들이 반도체 기판(10) 상에 적층될 수 있고, 식각 공정을 통해 복수의 층들 중 적어도 일부가 식각될 수 있다. 식각 공정은, 예를 들어, 플라즈마를 이용하는 건식 식각 공정일 수 있다.
챔버(13) 내부의 공간에 반도체 기판(10)이 놓이는 척(11)이 제공될 수 있다. 도시되지 않았으나, 척(11) 또는 챔버(13)의 하부는 식각 가스를 플라즈마 상태로 만들기 위한 고주파(RF) 전력이 인가되는 하부 전극을 포함할 수 있고, 챔버(13)의 상부는 상부 전극을 포함할 수 있다. 하부 전극에 전력이 인가되는 경우 상부 전극은 접지 전극이 될 수 있다.
챔버(13)의 상부 상에 가스 공급부(20)가 제공될 수 있다. 가스 공급부(20)와 연결되는 가스 공급 라인(21)을 통해 플라즈마를 형성하기 위한 식각 가스가 도입될 수 있다. 식각 가스는, 예를 들어, 아르곤(Ar), 질소(N2) 등의 비활성 가스 및/또는 Cl2, CCl4, CF2Cl2, CF3Cl, CF4, C2F6, SF6, CHF3, CBrF3, CH2F2 등 할로겐 원소를 기반으로 하는 가스를 포함할 수 있다.
챔버(13)의 일 측면에 밸브(31) 및 펌프(33)가 연결될 수 있다. 펌프(33)는 챔버(13) 내부를 진공으로 유지할 수 있다. 펌프(33)를 통해 식각 공정이 진행되는 동안 발생하는 미반응 가스 및 반응 부산물이 배출될 수 있다. 밸브(31)는 펌프(33)의 작동 여부에 따라 개폐될 수 있고, 챔버(13) 내부의 진공도를 조절할 수 있다.
챔버(13)의 일 측면에 뷰 포트(40)가 제공될 수 있다. 구체적으로, 뷰 포트(40)는 챔버(13)의 측벽으로 둘러싸인 창문 구조 내에 제공될 수 있다. 뷰 포트(40)는, 예를 들어, 석영(quartz) 또는 사파이어(sapphire)를 포함할 수 있다. 뷰 포트(40)는 특정 파장만을 통과시키는 광학 필터를 포함할 수 있다. 뷰 포트(40) 상에 캘리브레이션 어댑터(50)가 제공될 수 있다. 캘리브레이션 어댑터(50)는 제1 광섬유(51)를 통해 캘리브레이션 장치(60)와 연결될 수 있다.
캘리브레이션 장치(60)는 광원 및 광원의 참조 스펙트럼을 취득하기 위한 일련의 광학계를 포함할 수 있다. 예를 들어, 캘리브레이션 장치(60)는 Hg-Ar 광원을 포함할 수 있다. 식각 공정이 수행되는 챔버(13)가 복수개인 경우, 같은 물질에 대해 측정되는 파장 스펙트럼은 챔버들(13) 각각에서 서로 다를 수 있다. 예를 들어, 하나의 챔버(13)에서 측정되는 파장 스펙트럼은 다른 하나의 챔버(13)에서 측정되는 파장 스펙트럼으로부터 일정 정도 시프트된 결과를 나타낼 수 있다. 캘리브레이션 장치(60)는 이러한 파장 시프트를 보상하여 정확한 파장이 측정되도록 할 수 있다. 즉, 캘리브레이션 장치(60)는 서로 다른 챔버들(13) 각각의 파장 스펙트럼을 서로 매칭시킬 수 있다. 예를 들어, 캘리브레이션 장치(60)를 통해 서로 다른 챔버들(13)의 파장 시프트를 보상하는 것은 후술하는 제1 지표의 획득 이전에 수행될 수 있다.
뷰 포트(40)는 캘리브레이션 어댑터(50) 및 제2 광섬유(52)를 통해 센서(70)와 연결될 수 있다. 센서(70)는, 예를 들어, 광학 방출 분광기(Optical Emission Spectroscope, OES)를 포함할 수 있다. 센서(70)는 뷰 포트(40)로부터 전달된 광 신호 중 적어도 일부를 전기적 신호로 변환할 수 있다. 도시된 바와 달리, 뷰 포트(40) 및 뷰 포트(40)를 통해 나오는 광 신호를 검출하는 센서(70)는 복수로 제공될 수 있다.
캘리브레이션 장치(60) 및 센서(70)는 제3 광섬유(53)를 통해 제어부(80)와 연결될 수 있다. 제어부(80)는 센서(70)로부터의 전기적 신호를 분석할 수 있고, 분석 결과에 따라 제어 신호를 생성할 수 있다. 예를 들어, 제어부(80)는 전기적 신호의 변화에 따라 식각 종료 시점을 결정하는 엔드 포인트 검출(end point detection, EPD) 장치에 이용될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치 제조 공정의 모니터링 방법을 설명하기 위한 흐름도이다.
도 2를 참조하면, 본 발명에 따른 반도체 장치 제조 공정의 모니터링 방법은 식각 공정을 수행하는 챔버 내에서 발생하는 부산물 중 측정 대상이 되는 타겟 부산물(target byproduct) 및 타겟 부산물의 정규화 범위(normalization range)를 결정하는 것(S10), 타겟 부산물의 방출 세기(emission intensity)를 정규화하는 것(S20), 부산물의 방출 세기에서 식각 이외의 원인으로 인한 부산물의 방출 세기를 보정하는 것(S30), 정규화된 방출 세기를 시간에 대해 적분하여 전체 식각량을 나타내는 지표를 계산하는 것(S40), 및 전체 식각량을 나타내는 지표를 통해 식각 공정의 결과 및 불량 발생 여부를 예측하는 것(S50)을 포함할 수 있다.
피가공막에 대한 식각 공정이 수행되는 챔버 내에서 다양한 부산물들이 발생할 수 있다. 부산물들은 측정 대상이 되는 타겟 부산물 및 비타겟 부산물(non-target byproduct)을 포함할 수 있다. 타겟 부산물은 피가공막과 플라즈마의 반응으로 형성되는 물질일 수 있다. 타겟 부산물은 피가공막의 종류에 따라 다를 수 있다. 예를 들어, 타겟 부산물은 CN, SiF 또는 CO 등일 수 있다.
피가공막의 종류에 따라 측정 대상이 되는 타겟 부산물이 결정되면, 타겟 부산물 이외의 부산물들은 비타겟 부산물로 정의될 수 있다. 타겟 부산물이 2개 이상의 원자가 결합된 다원자 분자일 경우, 타겟 부산물의 방출 세기는 복수의 피크들을 포함할 수 있다. 예를 들어, 타겟 부산물이 이원자 분자일 경우, 타겟 부산물의 방출 세기는 진동 상태(vibration state) 및 회전 상태(rotation state)에 따라 5개의 피크들을 포함할 수 있다. 타겟 부산물이 결정되면, 타겟 부산물의 방출 세기에서 나타나는 복수의 피크들을 포함하는 정규화 범위가 결정될 수 있다. 본 발명에 따르면 단원자 래디컬 뿐만 아니라 다원자 이온에 대하여 정규화를 수행할 수 있다.
정규화 범위가 결정되면, 정규화 범위 내에서 타겟 부산물의 방출 세기를 정규화할 수 있다. 정규화를 통해 식각 공정이 수행되는 서로 다른 챔버들 사이의 방출 세기 편차를 제하여 타겟 부산물의 방출 세기를 나타내는 제1 지표를 획득할 수 있다. 타겟 부산물의 방출 세기를 정규화하여 제1 지표를 획득하는 것에 대해 도 3을 참조하여 상세히 후술한다.
타겟 부산물은 피가공막에 대한 식각 공정에 의해 생성되는 제1 타겟 부산물 및 피가공막에 대한 식각 공정이 수행되기 이전에 생성되는 제2 타겟 부산물을 포함할 수 있다. 제1 타겟 부산물과 제2 타겟 부산물은 형성 원인이 다른 동일한 물질일 수 있다. 제2 타겟 부산물은 식각 가스와 피가공막의 반응 등 식각 이외의 원인으로 인한 부산물일 수 있다. 예를 들어, 타겟 부산물이 CN인 경우, 제1 타겟 부산물은 질화막에 대한 플라즈마 식각으로 형성될 수 있고, 제2 타겟 부산물은 챔버 내부의 가스 중 NF3와 플라즈마의 반응으로 형성될 수 있다.
정규화를 통해 획득한 제1 지표로부터 제2 타겟 부산물의 방출 세기를 제하여 제2 지표를 획득할 수 있다. 제2 지표는 식각 공정에 의해 생성되는 제1 타겟 부산물의 방출 세기만을 나타낼 수 있다. 제2 지표를 획득하는 것에 대해 도 4 및 도 5를 참조하여 상세히 후술한다.
제2 지표는 시간에 대한 함수이므로, 제2 지표를 시간에 대해 적분하여 피가공막의 전체 식각량을 나타내는 제3 지표를 획득할 수 있다.
제3 지표를 통해 식각 공정의 결과 및 불량 발생 여부를 정확히 예측할 수 있다. 구체적으로, 식각 공정의 결과 및 불량 발생 여부를 예측하는 것은 복수의 챔버들 각각의 제3 지표를 비교하는 것을 통해 수행될 수 있다. 제3 지표는 피가공막의 전체 식각량을 나타낼 수 있고, 서로 다른 챔버들의 식각량을 비교 및/또는 평가하는 기준이 될 수 있다. 제3 지표를 통한 식각 공정의 결과 및 불량 발생 여부 예측에 대하여 도 6a 및 도 6b를 참조하여 상세히 후술한다.
본 발명에 따른 반도체 장치 제조 공정의 모니터링 방법은 도 1을 참조하여 설명한 캘리브레이션 장치를 통해 서로 다른 챔버들의 파장 시프트를 보상하여 정확한 파장이 측정되도록 할 수 있고, 서로 다른 챔버들 사이의 방출 세기 편차 및 식각 이외의 원인으로 인한 부산물의 방출 세기를 제하여 전체 식각량을 비교 및/또는 평가할 수 있다. 본 발명에 따르면, 계측 장치를 통한 별도의 계측 없이 식각 공정이 끝난 웨이퍼의 공정 결과 및 불량 발생 여부를 모니터링할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치 제조 공정의 모니터링 방법 중 타겟 부산물의 방출 세기를 정규화하는 것을 설명하기 위한 그래프로, 식각 공정이 수행되는 챔버로부터 방출되는 광의 파장에 대한 방출 세기를 도시한 것이다.
도 3을 참조하면, 제1 파장 범위(R1)는 타겟 부산물의 방출 세기가 나타내는 복수의 피크들을 포함하는 파장 범위로 정의될 수 있다. 제2 파장 범위(R2)는 제1 파장 범위(R1)의 2배이며 중심이 일치하는 파장 범위로 정의될 수 있다. 도 3의 제1 파장 범위(R1) 및 제2 파장 범위(R2)는, 일 예로, 타겟 부산물이 CN인 경우에 대하여 정의된다. 일 예로, 제1 파장 범위(R1)는 약 384.5 nm 내지 388.5 nm일 수 있고, 제2 파장 범위(R2)는 약 382.5 nm 내지 390.5 nm일 수 있다.
다만, 본 발명은 이에 제한되지 않으며, 타겟 부산물이 다른 물질인 경우 제1 파장 범위(R1) 및 제2 파장 범위(R2)는 달라질 수 있다. 일 예로, 타겟 부산물이 SiF인 경우의 제1 파장 범위(R1)는 약 434 nm 내지 450 nm일 수 있고, 타겟 부산물이 CO인 경우의 제1 파장 범위(R1)는 약 280 nm 내지 320 nm일 수 있다.
구체적으로, 타겟 부산물의 방출 세기를 정규화하고, 정규화를 통해 타겟 부산물의 방출 세기를 나타내는 제1 지표를 획득하는 것은 [수학식 1]에 의해 설명될 수 있다.
[수학식 1]
Figure pat00001
N1(t)는 시간에 대한 함수인 제1 지표이고, I는 파장 λ 및 시간 t의 함수인 광의 방출 세기이고, a1 및 a2는 각각 제1 파장 범위(R1)의 하한 및 상한이며, b1 및 b2는 각각 제2 파장 범위(R2)의 하한 및 상한이다.
또한, s는 제1 파장 범위(R1)에서의 타겟 부산물의 방출 세기이고, n1은 b1 이상 a1 이하의 파장 범위에서의 비타겟 부산물의 방출 세기이고, n2는 제1 파장 범위(R1)에서의 비타겟 부산물의 방출 세기이며, n3는 a2 이상 b2 이하의 파장 범위에서의 비타겟 부산물의 방출 세기이다.
또한, smold는 피가공막에 대한 식각 공정에 의해 생성되는 제1 타겟 부산물의 방출 세기이고, sBG는 피가공막에 대한 식각 공정이 수행되기 이전에 생성되는 제2 타겟 부산물의 방출 세기이다.
제1 지표(N1(t))는 비타겟 부산물에 대한 타겟 부산물의 비율로 정의될 수 있다. 제1 파장 범위(R1)에서의 파장에 대한 방출 세기의 적분 값을 제1 세기로 정의하고, 제2 파장 범위(R2)에서의 파장에 대한 방출 세기의 적분 값을 제2 세기로 정의하면, 제1 지표(N1(t))는 제1 세기와 제2 세기의 차이에 대한 제1 세기의 비율로 계산될 수 있다.
비타겟 부산물의 분포가 일정해서 비타겟 부산물의 방출 세기는 파장에 관계 없이 파장 범위의 길이에 비례한다고 가정하면(
Figure pat00002
), 제1 지표(N1(t))는 제1 파장 범위(R1)에서의 타겟 부산물의 신호 대 노이즈 비율(signal to noise ratio, SNR)을 나타낼 수 있다. 정규화를 통해 제1 지표(N1(t))를 획득함으로써, 내부 압력 차이, RF 전력의 크기 차이, 뷰 포트의 클로깅(clogging)으로 인한 투과율 차이 및 센서의 감도 차이 등으로 인한 서로 다른 챔버들의 방출 세기 편차를 줄일 수 있다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 장치 제조 공정의 모니터링 방법 중 식각 공정 이외의 원인으로 인한 방출 세기를 보정하는 것을 설명하기 위한 그래프들로, 각각 시간에 대한 정규화 세기(normalized intensity)를 도시한 것이다. 정규화 세기는 도 3 및 [수학식 1]을 참조하여 설명한 제1 지표(N1(t))를 의미한다.
도 4를 참조하면, 제1 내지 제3 곡선들(C1, C2, C3)은 각각 서로 다른 챔버들로부터 획득된 정규화 세기(즉, 제1 지표)를 나타낸다. 제1 내지 제3 곡선들(C1, C2, C3)은 실질적으로 동일한 경향성을 갖지만 서로 일정한 크기만큼 시프트될 수 있다.
도 5를 도 4와 비교하면, 제1 내지 제3 보정 곡선들(CC1, CC2, CC3)은 각각 도 4의 제1 내지 제3 곡선들(C1, C2, C3)이 보정된 결과를 나타낸다. 제1 내지 제3 보정 곡선들(CC1, CC2, CC3)은 실질적으로 동일한 경향성을 갖고 서로 일정한 크기만큼 시프트될 수 있으나, 시프트된 크기는 제1 내지 제3 곡선들(C1, C2, C3)의 경우보다 작을 수 있다.
도 4의 제1 내지 제3 곡선들(C1, C2, C3)을 도 5의 제1 내지 제3 보정 곡선들(CC1, CC2, CC3)로 보정하는 것은 제1 지표로부터 피가공막에 대한 식각 공정이 수행되기 이전에 생성되는 제2 타겟 부산물의 방출 세기를 제하여 제2 지표를 획득하는 것을 통해 수행될 수 있다. 구체적으로, 제2 지표를 획득하는 것은 [수학식 2]에 의해 설명될 수 있다.
[수학식 2]
Figure pat00003
N2(t)는 시간에 대한 함수인 제2 지표이고, N1(t0)는 피가공막에 대한 식각 공정이 수행되기 이전에 생성되는 제2 타겟 부산물의 방출 세기이다. 이때, t0는 식각 공정을 시작하는 시간이다. 즉, N1(t0)는 식각 공정을 시작하는 시간에 해당하는 제1 지표(N1(t))의 값이다.
제2 지표(N2(t))는 제1 지표(N1(t))에서 제2 타겟 부산물의 방출 세기를 제함으로써, 제1 타겟 부산물의 신호 대 노이즈 비율(
Figure pat00004
)을 나타낼 수 있다. 서로 다른 챔버들 각각에서 제2 지표(N2(t))가 시프트된 크기는 제1 지표(N1(t))가 시프트된 크기보다 작을 수 있다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체 장치 제조 공정의 모니터링 방법에 따라 계산된 지표를 통해 임계 치수(Critical Dimension, CD)를 예측하는 것을 설명하기 위한 그래프들이다. 도 6a는 제1 지표에 대한 임계 치수 분포를 도시하고, 도 6b는 제3 지표에 대한 임계 치수 분포를 도시한다. 임계 치수는 식각 공정의 결과로 형성되는 피가공막 상의 패턴(또는 홀)의 선폭으로 정의된다.
도 6a를 참조하면, 제1 지표에 대한 임계 치수 분포의 결정 계수(R2, coefficient of determination)는 약 0.2053이다. 한편, 도 6b를 참조하면, 제3 지표에 대한 임계 치수 분포의 결정 계수(R2)는 약 0.7233이다. 즉, 제3 지표에 대한 임계 치수 분포의 결정 계수(R2)가 제1 지표에 대한 임계 치수 분포의 결정 계수(R2)보다 클 수 있다.
도 6a 및 도 6b는 서로 다른 챔버들에서 제1 지표의 편차보다 제3 지표의 편차가 작다는 것을 의미하고, 이는 제3 지표가 서로 다른 챔버들 각각의 조건이 아닌 전체 식각량만을 나타내기 때문이다. 따라서, 도 6b와 같은 제3 지표에 대한 임계 치수 분포로부터 식각 공정의 결과 및 불량 발생 여부를 보다 정확히 예측할 수 있다.
구체적으로, 제3 지표를 획득하는 것은 [수학식 3]에 의해 설명될 수 있다.
[수학식 3]
Figure pat00005
N3는 스칼라 값인 제3 지표이다. 이때, t0는 식각 공정을 시작하는 시간이고, tc는 식각 공정을 종료하는 시간이고,
Figure pat00006
는 제1 타겟 부산물의 신호 대 노이즈 비율이다.
제3 지표(N3)는 제1 타겟 부산물의 신호 대 노이즈 비율을 식각 공정이 진행되는 시간에 대하여 적분한 값이다. 제3 지표(N3)는 전체 식각량에 대한 정보를 나타낼 수 있고, 제3 지표(N3)를 통해 식각 공정의 결과 및 불량 발생 여부를 정확히 예측할 수 있다. 예를 들어, 제3 지표(N3)와 임계 치수가 대체로 비례하기 때문에 제3 지표(N3)를 통해 원하는 정도의 식각이 이루어졌는지 판단하고 불량이 발생한 위치를 용이하게 검출할 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 복수의 층들을 적층하는 것 및 복수의 층들 중 적어도 일부를 식각하는 것을 통해 반도체 장치를 형성하는 것 및 상술한 방법으로 반도체 장치의 제조 공정을 모니터링하는 것을 포함할 수 있다.
도 7 내지 도 9는 본 발명의 실시예들에 따른 반도체 장치 제조 공정의 모니터링 방법을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들어, 도 7 내지 도 9는 채널 홀들 내에 제공되는 수직 채널 구조체들을 포함하는 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 기판(100) 상에 층간 절연막들(110) 및 희생막들(120)이 형성될 수 있다. 층간 절연막들(110) 및 희생막들(120)이 기판(100)의 상면에 수직한 제3 방향(D3)으로 교대로 적층되어 적층 구조체(ST)가 형성될 수 있다. 층간 절연막들(110) 및 희생막들(120)은, 예를 들어, 화학적 기상 증착 방법에 의하여 형성될 수 있다.
적층 구조체(ST)의 희생막들(120)은 층간 절연막들(110)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 희생막들(120)은 실리콘 질화물을 포함할 수 있고, 층간 절연막들(110)은 실리콘 산화물을 포함할 수 있다.
층간 절연막들(110) 중 최하부의 것은 희생막들(120) 중 최하부의 것과 기판(100) 사이에 형성될 수 있고, 다른 층간 절연막들(110)보다 제3 방향(D3)으로의 두께가 작을 수 있다. 예를 들어, 층간 절연막들(110) 중 최하부의 것은 증착 공정 이후의 열산화 공정을 통해 형성될 수 있다.
도 8을 참조하면, 적층 구조체(ST)의 층간 절연막들(110) 및 희생막들(120)을 관통하는 채널 홀들(CH)이 형성될 수 있다. 채널 홀들(CH)은 층간 절연막들(110) 및 희생막들(120)의 측벽들을 노출시킬 수 있다. 채널 홀들(CH)은 기판(100)의 일부를 리세스시킬 수 있으며, 기판(100)의 상면의 일부를 노출시킬 수 있다. 채널 홀들(CH)의 하면들(CHb)은 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다. 채널 홀들(CH)의 하면들(CHb)은 실질적으로 동일한 레벨에 위치할 수 있다.
채널 홀들(CH)은 적층 구조체(ST) 상에 마스크 패턴을 형성하는 것 및 마스크 패턴을 식각 마스크로 이용하여 식각 공정을 수행하는 것을 통해 형성될 수 있다. 식각 공정에 의해 기판(100)의 상면이 과도 식각될 수 있다. 식각 공정은, 예를 들어, 플라즈마를 이용하는 건식 식각 공정일 수 있다.
본 발명에 따른 반도체 제조 공정의 모니터링 방법에 의해 채널 홀들(CH)을 형성하는 식각 공정의 결과를 모니터링할 수 있다. 구체적으로, 선폭(CD)이 미리 결정된(predetermined) 기준을 넘지 않는 채널 홀들(CH)의 비율을 예측할 수 있다. 이하에서, 도 6a 및 도 6b를 참조하여 설명한 제3 지표(N3)를 통해 채널 홀들(CH)의 선폭(CD)을 예측하는 실험예 1 및 실험예 2에 대하여 설명한다.
Not open 1% 기준 실제
불량 정상 합계
예측 불량 30 2 32
정상 19 51 70
합계 49 53 102
실험예 1을 나타내는 상기 [표 1]은 적층 구조체(ST)가 형성된 102개의 웨이퍼들을 대상으로 하여, 선폭(CD)이 미리 결정된 기준을 넘지 않는(not open) 채널 홀들(CH)의 비율이 1% 이상인 경우를 불량으로, 1% 이하인 경우를 정상으로 진단하였다. 실험예 1에 따르면, 실제 불량인 웨이퍼를 불량으로 예측하는 비율은 약 61.2%(=30/49)이고, 불량으로 예측된 웨이퍼 중 실제 불량의 비율은 약 93.8%(=30/32)이다.
Not open 10% 기준 실제
불량 정상 합계
예측 불량 253 4 257
정상 12 16 28
합계 265 20 285
실험예 2를 나타내는 상기 [표 2]는 적층 구조체(ST)가 형성된 285개의 웨이퍼들을 대상으로 하여, 선폭(CD)이 미리 결정된 기준을 넘지 않는(not open) 채널 홀들(CH)의 비율이 10% 이상인 경우를 불량으로, 10% 이하인 경우를 정상으로 진단하였다. 실험예 2에 따르면, 실제 불량인 웨이퍼를 불량으로 예측하는 비율은 약 95.5%(=253/265)이고, 불량으로 예측된 웨이퍼 중 실제 불량의 비율은 약 98.4%(=253/257)이다.
도 8 및 도 9를 참조하면, 채널 홀들(CH) 내부에 데이터 저장 패턴(DSP), 수직 반도체 패턴(VSP) 및 충진 절연 패턴(VI)을 포함하는 수직 구조체들(VS)이 형성될 수 있다. 채널 홀들(CH)의 측벽들 상에 데이터 저장 패턴(DSP)이 형성될 수 있다. 채널 홀들(CH)에 의해 노출되는 데이터 저장 패턴(DSP) 상에 수직 반도체 패턴(VSP)이 컨포멀하게 증착될 수 있다. 데이터 저장 패턴(DSP) 및 수직 반도체 패턴(VSP)은 화학적 기상 증착 방법 또는 원자 층 증착 방법에 의하여 형성될 수 있다. 데이터 저장 패턴(DSP) 및 수직 반도체 패턴(VSP)은, 예를 들어, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다.
충진 절연 패턴(VI)은 데이터 저장 패턴(DSP) 및 수직 반도체 패턴(VSP)으로 둘러싸인 공간을 채울 수 있다. 충진 절연 패턴(VI)은 수직 반도체 패턴(VSP)으로 둘러싸인 채널 홀들(CH) 각각의 내부 공간을 절연 물질로 채우는 것 및 적층 구조체(ST)의 상면이 노출되도록 평탄화 공정을 수행하는 것을 통해 형성될 수 있다.
수직 구조체들(VS) 각각의 상면 상에 도전 패드(PAD)가 형성될 수 있다. 도전 패드(PAD)는 수직 구조체들(VS)의 일부를 리세스 시키는 것 및 리세스된 영역 내에 도핑된 반도체 물질 또는 도전 물질을 채우는 것을 통해 형성될 수 있다.
적층 구조체(ST)를 관통하는 분리 트렌치(TR)가 형성될 수 있다. 분리 트렌치(TR)는 기판(100)의 일부를 리세스시킬 수 있으며, 기판(100)의 상면을 노출시킬 수 있다. 분리 트렌치(TR)는 층간 절연막들(110) 및 희생막들(120)의 측벽들을 노출시킬 수 있다.
분리 트렌치(TR)는 적층 구조체(ST) 상에 마스크 패턴을 형성하는 것 및 마스크 패턴을 식각 마스크로 이용하여 패터닝하는 것을 통해 형성될 수 있다. 패터닝에 의해 기판(100)의 상면이 과도 식각될 수 있다. 분리 트렌치(TR)는 채널 홀들(CH)과 이격되며 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
분리 트렌치(TR)에 의해 노출된 희생막들(120)이 선택적으로 제거될 수 있다. 희생막들(120)의 선택적 제거는 식각 용액을 이용한 습식 식각 공정을 통해 수행될 수 있다. 예를 들어, 불산 또는 인산을 포함하는 식각 용액을 이용하여 희생막들(120)을 선택적으로 제거할 수 있다.
희생막들(120)의 제거된 공간을 채우는 게이트 전극들(130)이 형성될 수 있다. 게이트 전극들(130)은 희생막들(120)의 제거된 공간 및 분리 트렌치(TR)의 일부를 채우는 도전막을 형성하는 것 및 분리 트렌치(TR) 내부에 형성된 도전막을 제거하는 것을 통해 형성될 수 있다. 게이트 전극들(130)은, 예를 들어, 화학적 기상 증착 방법 또는 원자 층 증착 방법에 의하여 형성될 수 있다.
게이트 전극들(130)이 형성됨에 따라, 기판(100)의 상면에 수직한 제3 방향(D3)으로 교대로 적층된 게이트 전극들(130) 및 층간 절연막들(110)을 포함하는 적층 구조체들(ST)이 형성될 수 있다. 적층 구조체들(ST)은 평면적 관점에서 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다. 서로 인접하는 적층 구조체들(ST) 사이에서 기판(100)의 상면의 일부가 노출될 수 있다.
분리 트렌치(TR)에 의해 노출되는 기판(100)의 상면에 기판(100)과 다른 도전형의 불순물이 도핑될 수 있고, 이에 따라 서로 인접하는 적층 구조체들(ST) 사이의 기판(100) 내에 공통 소스 영역(CSR)이 형성될 수 있다.
분리 트렌치(TR)의 측벽을 덮는 절연 스페이서들(SP)이 형성될 수 있다. 절연 스페이서들(SP)은 기판(100) 및 적층 구조체들(ST) 상에 스페이서막을 컨포멀하게 증착하는 것 및 에치백 공정 등을 통해 공통 소스 영역(CSR)을 노출시키는 것을 통해 형성될 수 있다. 절연 스페이서들(SP)로 둘러싸인 분리 트렌치(TR) 내부 공간에 공통 소스 플러그(CSP)가 형성될 수 있다.
적층 구조체들(ST), 수직 구조체들(VS), 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(150)이 형성될 수 있다. 캡핑 절연막(150)은 층간 절연막들(110) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 이어서, 캡핑 절연막(150)을 관통하여 도전 패드(PAD)에 연결되는 비트 라인 콘택 플러그(BPLG)가 형성될 수 있다. 이어서, 캡핑 절연막(150) 상에서 제2 방향(D2)으로 연장되며, 비트 라인 콘택 플러그(BPLG)와 연결되는 비트 라인(BL)이 형성될 수 있다.
본 발명에 따른 반도체 제조 공정의 모니터링 방법에 의해 채널 홀들(CH)을 형성하는 식각 공정의 결과를 정확히 모니터링할 수 있고, 이에 따라 3차원 반도체 메모리 장치의 불량 발생 여부를 정확히 예측할 수 있다.
다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 도 7 내지 도 9를 참조하여 설명한 3차원 반도체 메모리 장치 외에도 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM) 장치 등 식각 공정을 포함하는 다양한 반도체 장치의 제조 방법에 이용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 식각 공정이 수행되는 챔버 내에서 발생하는 부산물들 중 측정 대상이 되는 타겟 부산물(target byproduct)의 정규화 범위(normalization range)를 결정하되, 상기 부산물들은 상기 타겟 부산물 및 비타겟 부산물(non-target byproduct)을 포함하고, 상기 타겟 부산물은 피가공막에 대한 상기 식각 공정에 의해 생성되는 제1 타겟 부산물 및 상기 피가공막에 대한 상기 식각 공정이 수행되기 이전에 생성되는 제2 타겟 부산물을 포함하는 것;
    상기 비타겟 부산물에 대한 상기 타겟 부산물의 비율로부터 제1 지표를 획득하는 것;
    상기 제1 지표로부터 상기 제2 타겟 부산물의 방출 세기를 제하여 제2 지표를 획득하는 것;
    상기 제2 지표를 시간에 대해 적분하여 제3 지표를 획득하는 것; 및
    상기 제3 지표를 통해 상기 식각 공정의 결과 및 불량 발생 여부를 예측하는 것을 포함하는 반도체 장치 제조 공정의 모니터링 방법.
  2. 제 1 항에 있어서,
    상기 정규화 범위는 상기 타겟 부산물의 방출 피크를 포함하는 제1 파장 범위 및 상기 제1 파장 범위의 2배이며, 중심이 상기 제1 파장 범위와 일치하는 제2 파장 범위를 포함하고,
    상기 제1 지표를 획득하는 것은:
    상기 제1 파장 범위에서, 파장에 대해 상기 타겟 부산물의 방출 세기를 적분하여 제1 세기를 계산하는 것;
    상기 제2 파장 범위에서, 파장에 대해 상기 타겟 부산물의 방출 세기를 적분하여 제2 세기를 계산하는 것;
    상기 제1 세기 및 상기 제2 세기의 차이에 대한 상기 제1 세기의 비율을 계산하는 것을 포함하는 반도체 장치 제조 공정의 모니터링 방법.
  3. 제 2 항에 있어서,
    상기 타겟 부산물은 CN이고,
    상기 제1 파장 범위는 384.5 nm 내지 388.5 nm이고,
    상기 제2 파장 범위는 382.5 nm 내지 390.5 nm인 반도체 장치 제조 공정의 모니터링 방법.
  4. 제 2 항에 있어서,
    상기 제1 지표는 상기 제1 파장 범위에서의 상기 타겟 부산물의 신호 대 노이즈 비율(signal to noise ratio, SNR)을 나타내는 반도체 장치 제조 공정의 모니터링 방법.
  5. 제 1 항에 있어서,
    상기 식각 공정이 수행되는 상기 챔버는:
    상기 피가공막이 제공되는 척;
    식각 가스를 도입하도록 구성되는 가스 공급부;
    상기 챔버의 측벽으로 둘러싸인 창문 구조의 뷰 포트;
    상기 뷰 포트 상에 제공되는 캘리브레이션 어댑터;
    상기 캘리브레이션 어댑터와 제1 광섬유를 통해 연결되는 캘리브레이션 장치; 및
    상기 뷰 포트와 제2 광섬유를 통해 연결되는 센서를 포함하는 반도체 장치 제조 공정의 모니터링 방법.
  6. 제 5 항에 있어서,
    상기 뷰 포트는 광학 필터를 포함하고,
    상기 센서는 광학 방출 분광기(Optical Emission Spectroscope, OES)를 포함하는 반도체 장치 제조 공정의 모니터링 방법.
  7. 제 1 항에 있어서,
    상기 타겟 부산물은 다원자 분자이고,
    상기 타겟 부산물의 방출 세기는 복수의 피크들을 포함하는 반도체 장치 제조 공정의 모니터링 방법.
  8. 제 1 항에 있어서,
    상기 제2 지표를 획득하는 것은 시간에 대한 함수인 상기 제1 지표로부터 상기 식각 공정을 시작하는 시간에 해당하는 상기 제1 지표의 값을 제하는 것을 통해 수행되는 반도체 장치 제조 공정의 모니터링 방법.
  9. 제 1 항에 있어서,
    상기 제3 지표를 획득하는 것은 시간에 대한 함수인 상기 제2 지표를 상기 식각 공정을 시작하는 시간부터 상기 식각 공정을 종료하는 시간까지 적분하는 것을 통해 수행되는 반도체 장치 제조 공정의 모니터링 방법.
  10. 제 1 항에 있어서,
    상기 식각 공정이 수행되는 상기 챔버는 복수로 제공되고,
    상기 식각 공정의 결과 및 불량 발생 여부를 예측하는 것은 상기 챔버들 각각의 상기 제3 지표를 비교하는 것을 통해 수행되는 반도체 장치 제조 공정의 모니터링 방법.
  11. 제 10 항에 있어서,
    상기 식각 공정의 결과 및 불량 발생 여부를 예측하는 것은 상기 챔버들 각각의 상기 제3 지표에 대한 임계 치수(critical dimension) 분포를 통해 수행되되,
    상기 임계 치수는 상기 식각 공정의 결과로 형성되는 상기 피가공막 상의 패턴의 선폭으로 정의되는 반도체 장지 제조 공정의 모니터링 방법.
  12. 제 1 항에 있어서,
    상기 식각 공정은 플라즈마를 이용하는 건식 식각 공정인 반도체 장치 제조 공정의 모니터링 방법.
  13. 기판 상에 복수의 층들을 적층하는 증착 공정 및 상기 복수의 층들 중 적어도 일부를 식각하는 식각 공정을 통해 반도체 장치를 형성하는 것; 및
    상기 반도체 장치의 제조 공정을 모니터링하는 것을 포함하되,
    상기 반도체 장치의 제조 공정을 모니터링하는 것은:
    상기 식각 공정이 수행되는 챔버 내에서 발생하는 부산물들 중 측정 대상이 되는 타겟 부산물의 정규화 범위를 결정하되, 상기 부산물들은 상기 타겟 부산물 및 비타겟 부산물을 포함하고, 상기 타겟 부산물은 피가공막에 대한 상기 식각 공정에 의해 생성되는 제1 타겟 부산물 및 상기 피가공막에 대한 상기 식각 공정이 수행되기 이전에 생성되는 제2 타겟 부산물을 포함하는 것;
    상기 비타겟 부산물에 대한 상기 타겟 부산물의 비율로부터 제1 지표를 획득하는 것;
    상기 제1 지표로부터 상기 제2 타겟 부산물의 방출 세기를 제하여 제2 지표를 획득하는 것;
    상기 제2 지표를 시간에 대해 적분하여 제3 지표를 획득하는 것; 및
    상기 제3 지표를 통해 상기 식각 공정의 결과 및 불량 발생 여부를 예측하는 것을 포함하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제2 지표를 획득하는 것은 시간에 대한 함수인 상기 제1 지표로부터 상기 식각 공정을 시작하는 시간에 해당하는 상기 제1 지표의 값을 제하는 것을 통해 수행되는 반도체 장치 제조 공정의 모니터링 방법.
  15. 제 13 항에 있어서,
    상기 제3 지표를 획득하는 것은 시간에 대한 함수인 상기 제2 지표를 상기 식각 공정을 시작하는 시간부터 상기 식각 공정을 종료하는 시간까지 적분하는 것을 통해 수행되는 반도체 장치 제조 공정의 모니터링 방법.
  16. 제 13 항에 있어서,
    상기 식각 공정이 수행되는 상기 챔버는 복수로 제공되고,
    상기 식각 공정의 결과 및 불량 발생 여부를 예측하는 것은 상기 챔버들 각각의 상기 제3 지표를 비교하는 것을 통해 수행되는 반도체 장치 제조 공정의 모니터링 방법.
  17. 기판 상에 절연막들 및 희생막들을 교대로 적층하여 적층 구조체를 형성하는 것;
    플라즈마 식각 공정을 통해 상기 적층 구조체를 관통하는 복수의 채널 홀들을 형성하는 것; 및
    상기 채널 홀들에 대한 상기 플라즈마 식각 공정을 모니터링하는 것을 포함하되,
    상기 플라즈마 식각 공정을 모니터링하는 것은:
    상기 플라즈마 식각 공정이 수행되는 챔버 내에서 발생하는 부산물들 중 측정 대상이 되는 타겟 부산물의 정규화 범위를 결정하되, 상기 부산물들은 상기 타겟 부산물 및 비타겟 부산물을 포함하고, 상기 타겟 부산물은 피가공막에 대한 상기 플라즈마 식각 공정에 의해 생성되는 제1 타겟 부산물 및 상기 피가공막에 대한 상기 플라즈마 식각 공정이 수행되기 이전에 생성되는 제2 타겟 부산물을 포함하는 것;
    상기 비타겟 부산물에 대한 상기 타겟 부산물의 비율로부터 제1 지표를 획득하는 것;
    상기 제1 지표로부터 상기 제2 타겟 부산물의 방출 세기를 제하여 제2 지표를 획득하는 것;
    상기 제2 지표를 시간에 대해 적분하여 제3 지표를 획득하는 것; 및
    상기 제3 지표를 통해 상기 플라즈마 식각 공정의 결과 및 불량 발생 여부를 예측하는 것을 포함하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 플라즈마 식각 공정을 통해 상기 적층 구조체를 관통하는 상기 채널 홀들을 형성하는 것 이후에,
    상기 채널 홀들 내부에 데이터 저장 패턴 및 수직 반도체 패턴을 형성하는 것;
    상기 채널 홀들과 이격되고 상기 적층 구조체를 관통하며 라인 형태로 연장되는 분리 트렌치를 형성하는 것;
    상기 분리 트렌치에 의해 노출된 상기 희생막들을 제거하는 것;
    상기 희생막들이 제거된 공간에 게이트 전극들을 형성하는 것; 및
    상기 분리 트렌치 내부에 공통 소스 플러그를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  19. 제 17 항에 있어서,
    상기 플라즈마 식각 공정의 결과 및 불량 발생 여부를 예측하는 것은 상기 제3 지표를 통해 상기 채널 홀들 각각의 선폭을 예측하는 것을 통해 수행되는 반도체 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 희생막들은 실리콘 질화물을 포함하고,
    상기 절연막들은 실리콘 산화물을 포함하고,
    상기 타겟 부산물은 CN인 반도체 장치의 제조 방법.
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