KR20220029015A - 표시 장치 - Google Patents

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KR20220029015A
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한선웅
신상일
강재창
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는 표시 영역, 비표시 영역, 벤딩 영역 및 패드 영역으로 구분되고, 벤딩 영역에서 일 방향으로 벤딩되는 표시 패널, 표시 영역에 배치되는 복수의 화소, 비표시 영역에 배치되고, 복수의 화소에 게이트 전압을 공급하는 적어도 하나의 게이트 드라이버, 패드 영역에 배치되는 복수의 패드에 연결된 플렉서블 필름 및 패드 영역에 배치되고, 방전 배선을 통해 적어도 하나의 게이트 드라이버와 연결되는 적어도 하나의 정전기 방전(Electro Static Discharge; ESD) 회로를 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 ESD(Electro Static Discharge) 회로를 포함하는 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD) 등이 있다.
이러한 다양한 표시 장치는 복수의 서브 화소를 포함하는 표시 패널과 표시 패널을 구동하는 구동부를 포함한다. 구동부는 표시 패널에 게이트 신호를 공급하는 게이트 구동부 및 데이터 전압을 공급하는 데이터 구동부를 포함한다. 서브 화소에 게이트 신호 및 데이터 전압이 등의 신호가 공급되면, 선택된 서브 화소가 발광함으로써 영상을 표시할 수 있다.
그리고, 베젤의 감소를 위하여, 구동부는 표시 패널의 배면에 배치될 수 있고, 구동부와 서브 화소를 연결하는 배선들은 표시 패널의 정면에서 배면으로 벤딩되어 배치될 수 있다.
상술한 바와 같이, 배선들이 표시 패널의 정면에서 배면으로 벤딩됨으로써, 주변 구성 요소의 크랙 혹은 주변 구성 요소 간의 이격을 발생시킨다.
따라서, 구성요소의 크랙 혹은 이격으로 인하여 투습이 발생함으로써, 벤딩 영역에 인접하는 ESD 회로들이 전식되거나 산화되는 문제점이 발생하였다.
본 발명이 해결하고자 하는 과제는 패드 영역에 정전기 방전 회로를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 정전기 방전 회로에 산소 및 수분이 침투할 수 없는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 표시 영역, 비표시 영역, 벤딩 영역 및 패드 영역으로 구분되고, 벤딩 영역에서 일 방향으로 벤딩되는 표시 패널, 표시 영역에 배치되는 복수의 화소, 비표시 영역에 배치되고, 복수의 화소에 게이트 전압을 공급하는 적어도 하나의 게이트 드라이버, 패드 영역에 배치되는 복수의 패드에 연결된 플렉서블 필름 및 패드 영역에 배치되고, 방전 배선을 통해 적어도 하나의 게이트 드라이버와 연결되는 적어도 하나의 정전기 방전(Electro Static Discharge; ESD) 회로를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에서 정전기 방전 회로를 통해 정전기를 배출함으로써, 게이트 드라이버 및 이에 연결된 복수의 화소를 보호할 수 있다.
본 발명에서 제1 트렌치 및 제2 트렌치에 의하여, 표시 패널이 벤딩되더라도 정전기 방전 회로를 덮는 평탄화층은 들뜨지 않아, 정전기 방전 회로에 외부의 습기나 산소가 침투되지 않을 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 정전기 방전 회로의 평면도이다.
도 3는 본 발명의 일 실시예에 따른 표시 장치의 정전기 방전 회로의 회로도이다.
도 4는 도 2에 도시된 Ⅳ-Ⅳ'에 따른 절단도이다.
도 5는 도 2에 도시된 Ⅴ-Ⅴ'에 따른 절단도이다.
도 6은 도 2에 도시된 Ⅵ-Ⅵ'에 따른 절단도이다.
도 7는 본 발명의 다른 실시예에 따른 표시 장치의 정전기 방전 회로의 단면도이다.
본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 발명의 표시 장치에서 사용되는 트랜지스터는 n 채널 트랜지스터(NMOS)와 p 채널 트랜지스터(PMOS) 중 하나 이상의 트랜지스터로 구현될 수 있다. 트랜지스터는 산화물 반도체를 액티브층으로 갖는 산화물 반도체 트랜지스터 또는 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 액티브층으로 갖는 LTPS 트랜지스터로 구현될 수 있다. 트랜지스터는 적어도 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 트랜지스터는 표시 패널 상에서 TFT(Thin　Film Transistor)로 구현될 수 있다. 트랜지스터에서 캐리어의 흐름은 소스 전극으로부터 드레인 전극으로 흐른다. n 채널 트랜지스터(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스 전극으로부터 드레인 전극으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터(NMOS)에서 전류의 방향은 드레인 전극으로부터 소스 전극으로 흐르고, 소스 전극이 출력 단자일 수 있다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스 전극으로부터 드레인 전극으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터(PMOS)에서 정공이 소스 전극으로부터 드레인 전극 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐르고, 드레인 전극이 출력 단자일 수 있다. 따라서, 소스와 드레인은 인가 전압에 따라 변경될 수 있기 때문에 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 본 명세서에서는 트랜지스터가 n 채널 트랜지스터(NMOS)인 것을 가정하여 설명하지만 이에 제한되는 것은 아니고, p 채널 트랜지스터가 사용될 수 있으며, 이에 따라 회로 구성이 변경될 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략도이다. 도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 게이트 드라이버(120), 플렉서블 필름(130) 및 인쇄 회로 기판(140)을 포함한다.
표시 패널(110)은 영상을 표시하기 위한 패널이다. 표시 패널(110)은 기판 상에 배치된 다양한 회로, 배선 및 발광 소자를 포함할 수 있다. 구체적으로, 표시 패널(110)은 표시 영역(AA), 비표시 영역(NA), 벤딩 영역(BA) 및 패드 영역(PA)으로 구분될 수 있다.
표시 패널(110)의 표시 영역(AA)은 영상이 표시되는 영역이다. 표시 패널(110)의 표시 영역(AA)에서 상호 교차하는 복수의 데이터 배선 및 복수의 게이트 배선에 의해 구분되며, 복수의 데이터 배선 및 복수의 게이트 배선에 연결된 복수의 화소(PX)가 배치될 수 있다. 그리고, 복수의 화소(PX)는 빛을 발광하는 표시 소자 및 표시 소자를 구동하는 화소 회로를 포함할 수 있다. 예를 들어, 표시 패널(110)이 유기 발광 표시 패널인 경우, 표시 소자는 애노드, 유기 발광층 및 캐소드를 포함하는 유기 발광 소자일 수 있다. 또는, 표시 패널(110)이 무기 발광 표시 패널인 경우, 표시 소자는 n형 반도체층, p형 반도체층 및 발광층을 포함하는 LED(Light Emitting Diode) 또는 마이크로 LED(Micro LED)일 수 있다. 다만, 이에 제한되지 않고, 표시 소자는 다양하게 구성될 수 있다.
그리고, 표시 패널(110)의 비표시 영역(NA)은 표시 영역(AA)을 둘러싸고, 영상이 표시 되지 않는 영역이다. 표시 패널(110)의 비표시 영역(NA)에는 복수의 화소를 구동하는 적어도 하나의 게이트 드라이버가 배치될 수 있다. 그리고, 표시 패널(110)의 비표시 영역(NA)에는 적어도 하나의 게이트 드라이버와 복수의 화소(PX)를 연결시키는 복수의 게이트 배선, 복수의 화소(PX)에 구동 전압을 인가하는 고전위 구동 전압 배선 및 저전위 구동 전압 배선이 배치될 수 있다. 다만, 표시 패널(110)의 비표시 영역(NA)에 배치되는 구성요소는 이에 제한되지 않고, 다양한 회로 및 배선들이 추가적으로 배치될 수 있다.
그리고, 표시 패널(110)의 패드 영역(PA)은 복수의 패드가 배치되는 영역이다. 표시 패널(110)의 패드 영역(PA)은 복수의 데이터 배선에 연결되는 패드가 배치될 수 있다. 이에, 표시 패널(110)의 패드 영역(PA)에는 플렉서블 필름이 부착될 수 있다. 또한, 표시 패널(110)의 패드 영역(PA)에는 정전기 방전(Electro Static Discharge; ESD) 회로가 배치될 수 있다.
그리고, 표시 패널(110)의 벤딩 영역(BA)은 표시 패널(110)이 일 방향으로 벤딩되는 영역을 의미한다. 그리고, 벤딩 영역(BA)의 일 측에는 표시 영역(AA) 및 비표시 영역(NA)에 배치될 수 있으며, 벤딩 영역(BA)의 타 측에는 패드 영역(PA)이 배치될 수 있다. 이에, 벤딩 영역(BA)에서 표시 패널(110)이 벤딩됨으로써, 패드 영역(PA)은 표시 영역(AA) 및 비표시 영역(NA)의 아래에 배치될 수 있다.
게이트 드라이버(120)는 복수의 화소(PX)에 게이트 신호를 공급한다. 게이트 드라이버(120)는 복수의 스테이지를 포함하고, 각각의 스테이지는 서로 전기적으로 연결될 수 있다. 따라서, 어느 하나의 스테이지에서 출력된 게이트 전압을 다른 스테이지에 전달할 수 있다. 그리고, 각각의 스테이지는 각각의 스테이지와 게이트 배선을 통해 연결된 복수의 화소(PX)에 순차적으로 게이트 전압을 공급할 수 있다. 그리고, 도 1에서 도시된 바와 같이, GIP(Gate In Panel) 방식에 의해 표시 패널(110)의 비표시 영역(NA)에 형성될 수 있다.
표시 패널(110)의 패드 영역(PA)에 복수의 플렉서블 필름(130)이 본딩된다. 플렉서블 필름(130)은 연성을 가진 베이스 필름에 각종 부품이 배치되어 표시 소자 및 회로부로 신호를 공급하는 필름으로, 표시 패널(110)과 전기적으로 연결될 수 있다. 복수의 플렉서블 필름(130)은 표시 패널(110)로 전원 전압, 데이터 전압 등을 공급할 수 있다. 한편, 도 1에서는 복수의 플렉서블 필름(130)이 4개이고, 표시 패널(110)의 장변에 본딩된 것으로 도시하였으나, 복수의 플렉서블 필름(130)의 개수 및 배치는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
복수의 플렉서블 필름(130)에는 데이터 드라이버와 같은 구동 집적 회로가 배치될 수 있다. 구동 집적 회로는 영상을 표시하기 위한 데이터와 이를 처리하기 위한 구동 신호를 처리하는 부품이다. 구동 집적 회로는 실장되는 방식에 따라 칩 온 글래스(Chip On Glass; COG), 칩 온 필름(Chip On Film; COF), 테이프 캐리어 패키지(Tape Carrier Package; TCP) 등의 방식으로 배치될 수 있다. 다만, 설명의 편의를 위해 구동 집적 회로가 복수의 플렉서블 필름(130) 상에 실장된 칩 온 필름(COF) 방식인 것으로 설명하였으나, 이에 제한되는 것은 아니다.
인쇄 회로 기판(140)은 복수의 플렉서블 필름(130)과 전기적으로 연결된다. 인쇄 회로 기판(140)은 플렉서블 필름(130)의 구동 집적 회로에 신호를 공급하는 부품이다. 인쇄 회로 기판(140)은 구동 신호, 데이터 신호 등과 같은 다양한 신호를 구동 집적 회로로 공급하기 위한 각종 부품이 배치될 수 있다. 예를 들어, 인쇄 회로 기판(140)에는 구동 신호, 데이터 신호 등과 같은 다양한 신호를 전달하기 위한 복수의 인쇄 배선이 형성될 수 있다. 그리고, 인쇄 회로 기판(140)에는 구동 신호, 데이터 신호 등과 같은 다양한 신호를 제어 및 보상 하기 위한 인쇄 회로 또한 형성될 수 있다.
한편, 도 1에서는 인쇄 회로 기판(140)이 1개인 것으로 도시하였으나, 인쇄 회로 기판(140)의 개수는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
정전기 방전(ESD) 회로(150)는 표시 패널(110)에 인가되는 정전기를 방전시킨다. 구체적으로, 정전기 방전 회로(150)는 패드 영역(PA)에 배치되고, 방전 배선(DL)을 통해 적어도 하나의 게이트 드라이버(120)에 연결될 수 있다. 그리고 적어도 하나의 게이트 드라이버(120)는 비표시 영역(NA)에 배치되므로, 방전 배선(DL)은 벤딩 영역(BA)에 배치될 수 있다.
정전기 방전 회로(150)는 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터의 일 전극에 외부 정전기가 인가된 경우, 복수의 트랜지스터의 타 전극에 연결된 배선을 통하여, 정전기를 배출한다. 이에, 적어도 하나의 게이트 드라이버에는 외부 정전기가 인가될 수 없어, 정전기 방전 회로(150)는 게이트 드라이버를 보호할 수 있다. 이에 더하여, 게이트 드라이버(120)에 연결된 복수의 화소(PX)에도 외부 정전기가 인가될 수 없어, 정전기 방전 회로(150)는 복수의 화소(PX) 또한 보호할 수 있다.
이하에서는, 정전기 방전 회로에 대한 보다 상세한 설명을 위해 도 2 내지 도 6을 함께 참조한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 정전기 방전 회로의 평면도이다.
도 3는 본 발명의 일 실시예에 따른 표시 장치의 정전기 방전 회로의 회로도이다.
도 4는 도 2에 도시된 Ⅳ-Ⅳ'에 따른 절단도이다.
도 5는 도 2에 도시된 Ⅴ-Ⅴ'에 따른 절단도이다.
도 6은 도 2에 도시된 Ⅵ-Ⅵ'에 따른 절단도이다.
도 2를 참조하면, 정전기 방전 회로(150)는 중심에 배치되는 제1 영역(A1) 및 제1 영역(A1)을 둘러싸는 제2 영역(A2)으로 구분될 수 있다. 예를 들어, 제1 영역(A1)은 사각 형태일 수 있고, 제2 영역(A2)은 제1 영역(A1)을 둘러싸는 띠 형태일 수 있다.
그리고, 제1 영역(A1)에는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)가 배치될 수 있고, 제2 영역(A2)에는 연결 전극(CE) 및 방전 배선(DL)이 배치될 수 있다.
그리고, 도 3을 참조하면, 제1 트랜지스터(TR1)는 저전위 전압 배선(VLL)과 방전 배선(DL)에 전기적으로 연결되어 있고, 제2 트랜지스터(TR2)는 고전위 전압 배선(VHL)과 방전 배선(DL)에 전기적으로 연결되어 있다.
구체적으로, 도 3 내지 도 6에 도시된 바와 같이, 제1 트랜지스터(TR1)의 제1 게이트 전극(G1)은 방전 배선(DL)에 연결되고, 제1 트랜지스터(TR1)의 제1 소스 전극(S1)도 방전 배선(DL)에 연결되고, 제2 트랜지스터(TR2)의 제1 드레인 전극(D1)은 저전위 전압 배선(VLL)에 연결된다.
그리고, 제2 트랜지스터(TR2)의 제2 게이트 전극(G2)은 고전위 전압 배선(VHL)에 연결되고, 제2 트랜지스터(TR2)의 제2 소스 전극(S2)은 방전 배선(DL)에 연결되고, 제2 트랜지스터(TR2)의 제2 드레인 전극(D2)은 고전위 전압 배선(VHL)에 연결된다.
이에, 방전 배선(DL)에 고전위 정전기(High electrostatic charge)가 인가될 경우(점선으로 표시), 제1 트랜지스터(TR1)의 제1 소스 전극(S1)에는 고전위 정전기가 입력되고, 제1 트랜지스터(TR1)의 제1 드레인 전극(D1)과 제1 소스 전극(S1) 사이에는 항복 전압(Breakdown voltage)이상의 전압이 인가된다. 이에, 제1 트랜지스터(TR1)는 파괴되어, 제1 트랜지스터(TR1)의 제1 소스 전극(S1)에 인가되는 고전위 정전기는 저전위 전압 배선(VLL)으로 배출될 수 있다.
이와 반대로, 방전 배선(DL)에 저전위 정전기(Low electrostatic charge)가 인가될 경우, 제2 트랜지스터(TR2)의 제2 소스 전극(S2)에는 저전위 정전기가 입력되고, 제2 트랜지스터(TR2)의 제2 드레인 전극(D2)과 제2 소스 전극(S2) 사이에는 항복 전압(Breakdown voltage)이상의 전압이 인가된다. 이에, 제2 트랜지스터(TR2)는 파괴되어, 제2 트랜지스터(TR2)의 제2 소스 전극(S2)에 인가되는 저전위 정전기는 고전위 전압 배선(VHL)으로 배출될 수 있다.
이하에서는, 도 4 내지 도 6을 참조하여, 표시 장치의 단면 구조에 대해서 구체적으로 설명한다.
기판(101) 상에 제1 트랜지스터(TR1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(TR2)의 제2 액티브층(ACT2)이 배치된다.
기판(101)은 플렉서블 기판으로서, 표시 장치의 여러 구성요소들을 지지하기 위한 기판이다. 예를 들어, 기판(101)은 폴리이미드(polyimide; PI), 폴리아크릴레이트(polyacrylate), 폴리아세테이트(polyacetate) 등으로 이루어질 수도 있다.
그리고, 필요에 따라 기판(101) 상에는 버퍼층이 배치될 수 있다. 버퍼층은 외부로부터의 수분(H2O) 및 산소(O2) 등의 침투로부터 표시 장치(100)의 다양한 구성요소들을 보호하기 위해 기판(101) 상에 형성된다. 버퍼층은 절연 물질로 구성될 수 있으며, 예를 들어, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산화질화물(SiON) 등으로 이루어지는 무기층이 단층 또는 복층으로 구성될 수 있다.
제1 트랜지스터(TR1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(TR2)의 제2 액티브층(ACT2)은 동일 층상에 서로 이격되어 배치될 수 있다. 그리고, 제1 트랜지스터(TR1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(TR2)의 제2 액티브층(ACT2) 각각은 각각은 산화물 반도체로 형성될 수도 있고, 비정질 실리콘(amorpho113 silicon, a-Si), 다결정 실리콘(polycrystalline silicon, poly-Si), 또는 유기물(organic) 반도체 등으로 형성될 수 있다.
제1 트랜지스터(TR1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(TR2)의 제2 액티브층(ACT2) 상에는 게이트 절연층(102)이 배치된다. 게이트 절연층(102)은 제1 트랜지스터(TR1)의 제1 액티브층(ACT1)과 제1 트랜지스터(TR1)의 제1 게이트 전극(G1)을 전기적으로 절연시키고, 제2 트랜지스터(TR2)의 제2 액티브층(ACT2)과 제2 트랜지스터(TR2)의 제2 게이트 전극(G2)을 전기적으로 절연시키기 위한 층이다. 그리고, 게이트 절연층(102)은 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(102)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연층(102) 상에는 제1 트랜지스터(TR1)의 제1 게이트 전극(G1) 및 제2 트랜지스터(TR2)의 제2 게이트 전극(G2)이 배치된다. 1 트랜지스터의 제1 게이트 전극(G1) 및 제2 트랜지스터(TR2)의 제2 게이트 전극(G2) 은 게이트 절연층(102) 상에서 서로 이격되도록 배치된다. 그리고, 제1 트랜지스터(TR1)의 제1 게이트 전극(G1)은 제1 트랜지스터(TR1)의 제1 액티브층(ACT1)과 중첩하고, 제2 트랜지스터(TR2)의 제2 게이트 전극(G2)은 제2 트랜지스터(TR2)의 제2 액티브층(ACT2)과 중첩한다.
제1 트랜지스터(TR1)의 제1 게이트 전극(G1) 및 제2 트랜지스터(TR2)의 제2 게이트 전극(G2) 각각은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
그리고, 게이트 절연층(102) 상에는 복수의 연결 전극(CE) 및 고전위 전압 배선(VHL) 및 저전위 전압 배선(VLL)이 배치된다. 그리고, 복수의 연결 전극(CE) 및 고전위 전압 배선(VHL) 및 저전위 전압 배선(VLL) 각각 또한 제1 트랜지스터(TR1)의 제1 게이트 전극(G1) 및 제2 트랜지스터(TR2)의 제2 게이트 전극(G2)과 동일 층에 동일한 물질로 구성될 수 있다. 즉, 복수의 연결 전극(CE) 및 고전위 전압 배선(VHL) 및 저전위 전압 배선(VLL)도 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
제1 트랜지스터(TR1)의 제1 게이트 전극(G1), 제2 트랜지스터(TR2)의 제2 게이트 전극(G2), 복수의 연결 전극(CE), 고전위 전압 배선(VHL) 및 저전위 전압 배선(VLL) 상에는 층간 절연층(103)이 배치된다. 층간 절연층(103)은 제1 트랜지스터(TR1)의 제1 게이트 전극(G1), 제2 트랜지스터(TR2)의 제2 게이트 전극(G2), 복수의 연결 전극(CE), 고전위 전압 배선(VHL) 및 저전위 전압 배선(VLL)을 절연시킨다. 층간 절연층(103)은 무기물로 이루어질 수 있다. 예를 들어, 층간 절연층(103)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
층간 절연층(103) 상에는 제1 트랜지스터(TR1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 배치된다. 그리고, 층간 절연층(144) 상에는 제2 트랜지스터(TR2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 배치된다. 제1 트랜지스터(TR1)에서, 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제1 액티브층(ACT1)과 접하는 방식으로 제1 액티브층(ACT1)과 전기적으로 연결될 수 있다. 그리고, 제2 트랜지스터(TR2)에서, 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 제2 액티브층(ACT2)과 접하는 방식으로 제2 액티브층(ACT2)과 전기적으로 연결될 수 있다.
제1 트랜지스터(TR1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 제2 트랜지스터(TR2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
또한, 본 명세서에서는 구동 트랜지스터(160)가 코플래너(coplanar) 구조인 것으로 설명하였으나, 스태거드(staggered) 구조 등의 다양한 트랜지스터도 사용될 수 있다.
그리고, 층간 절연층(103) 상에는 복수의 방전 배선(DL)이 배치된다. 그리고, 복수의 방전 배선(DL) 또한 소스 전극(S1, S2) 및 드레인 전극(D1, D2)과 동일층에 동일한 물질로 구성될 수 있다. 즉, 복수의 연결 전극(CE) 및 고전위 전압 배선(VHL) 및 저전위 전압 배선(VLL)도 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
그리고, 소스 전극(S1, S2) 및 드레인 전극(D1, D2)과 방전 배선(DL) 상에는 평탄화층(104)이 형성된다. 평탄화층(104)은 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 방전 배선(DL)의 상부를 평탄화한다. 평탄화층(104)은 단층 또는 복수의 층으로 구성될 수 있으며, 유기 물질로 이루어질 수 있다. 이에, 평탄화층(104)은 유기 절연층으로 지칭될 수도 있다. 예를 들어, 평탄화층(104)은 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
그리고 제2 영역(A2)에서 평탄화층(104)에는 제1 트렌치(T1)가 형성된다. 제1 트렌치(T1)는 제2 영역(A2)의 형상과 동일할 수 있다. 즉, 제2 영역(A2)은 제1 영역(A1)을 둘러싸는 띠 형태이므로, 제1 트렌치(T1) 또한 제1 영역(A1)을 둘러싸는 띠 형태일 수 있다. 다시 말하면, 제1 트렌치(T1)는 평탄화층(104)에 형성되고 제2 영역(A2)에 따라 일정 방향으로 연장되는 홈일 수 있다. 그리고 제1 트렌치(T1)는 제1 트랜지스터(TR1)와 방전 배선(DL) 사이에 형성되고, 연결 전극(CE)과 중첩될 수 있다. 또는 제1 트렌치(T1)는 제2 트랜지스터(TR2)와 방전 배선(DL) 사이에 형성되고, 연결 전극(CE)과 중첩될 수 있다. 제1 트렌치(T1)로 인하여, 제2 영역(A2)에서 평탄화층(104)은 분리될 수 있다. 이에, 도 5 내지 도 6에 도시된 바와 같이, 평탄화층(104)은 아일랜드 형태의 내부 평탄화층(104a)과 상기 내부 평탄화층(104a)을 둘러싸는 외부 평탄화층(104b)으로 분리될 수 있다.
평탄화층(104) 상에 패시베이션층(105)이 형성된다. 즉, 패시베이션층(105)은 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 수분 및 산소 등의 침투로부터 보호한다. 구체적으로 패시베이션층(105)은 평탄화층(104)의 상면뿐만 아니라, 평탄화층(104)에 형성된 제1 트렌치(T1)의 내부에도 배치될 수 있다. 그리고, 패시베이션층(105)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치(100)에서, 평탄화층(104)에는 제1 트렌치(T1)가 형성될 수 있다. 전술한 바와 같이, 정전기 방전 회로(150)는 벤딩 영역(BA)에 인접한 패드 영역(PA)에 배치되어, 벤딩 영역(BA)에서의 표시 패널(110)의 벤딩됨으로 인하여, 패드 영역(PA)까지 영향을 줄 수 있다. 그러나, 평탄화층(104)에는 제1 트렌치(T1)가 형성됨으로써, 제1 트렌치(T1)의 외부에 배치되는 외부 평탄화층(104b)은 벤딩 영역(BA)에서의 벤딩 영향을 받아, 외부 평탄화층(104b)은 게이트 절연층(103)과 이격될 수 있으나, 내부 평탄화층(104b)은 벤딩 영역(BA)에서의 벤딩 영향을 받지 않는다. 결국, 내부 평탄화층 내부 평탄화층(104b) 하부에 배치되는 복수의 트랜지스터(TR1, TR2)에는 외부의 습기나 산소가 침투되지 않는다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)는 표시 패널(110)이 벤딩되더라도, 정전기 방전 회로(150)에 외부의 습기나 산소가 침투되지 않아 정전기 방전 회로(150)가 손상되지 않는다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)의 정전기 방전 회로(150)의 신뢰성은 향상될 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 표시 장치에 대해서 구체적으로 설명한다.
본 발명의 다른 실시예에 따른 표시 장치(200)는 본 발명의 일 실시예에 따른 표시 장치(100)와 비교하여 패시베이션층(205)의 제2 트렌치(T2)에 대해서만 차이점이 있으므로, 본 발명의 일 실시예에 따른 표시 장치(100)와 본 발명의 다른 실시예에 따른 표시 장치(200)의 중복되는 내용은 생략하고, 패시베이션층(205)의 제2 트렌치(T2)에 대해서 구체적으로 설명한다.
도 7는 본 발명의 다른 실시예에 따른 표시 장치의 정전기 방전 회로의 단면도이다.
도 7에 도시된 바와 같이, 그리고 제2 영역(A2)에서 패시베이션층(205)에는 제2 트렌치(T2)가 형성된다. 그리고 제2 트렌치(T2)는 제1 트렌치(T1)의 내부에 형성될 수 있다. 이에, 제2 트렌치(T2) 또한 제2 영역(A2)의 형상과 동일할 수 있다. 즉, 제2 영역(A2)은 제1 영역(A1)을 둘러싸는 띠 형태이므로, 제2 트렌치(T2) 또한 제1 영역(A1)을 둘러싸는 띠 형태일 수 있다. 다시 말하면, 제2 트렌치(T2)는 패시베이션층(205)에 형성되고 제2 영역(A2)에 따라 일정 방향으로 연장되는 홈일 수 있다. 그리고 제2 트랜치(T2)는 제1 트랜지스터(TR1)와 방전 배선(DL) 사이에 형성되고, 연결 전극(CE)과 중첩될 수 있다. 또는 제2 트랜치(T2)는 제2 트랜지스터(TR2)와 방전 배선(DL) 사이에 형성되고, 연결 전극(CE)과 중첩될 수 있다. 제2 트렌치(T2)로 인하여, 제2 영역(A2)에서 패시베이션층(205)은 분리될 수 있다. 이에, 패시베이션층(205)은 아일랜드 형태의 내부 패시베이션층(205a)과 상기 내부 패시베이션층(205a)을 둘러싸는 외부 패시베이션층(205b)으로 분리될 수 있다.
그리고, 제2 트렌치의 폭(W2)은 제1 트렌치의 폭(W1)보다 좁을 수 있다. 이에, 제1 트렌치(T1)에 의한 평탄화층(104)의 내측면은 패시베이션층(205)에 의해 덮일 수 있다. 따라서, 평탄화층(104)의 내측면은 외부에 노출되지 않아, 평탄화층 하부에 배치되는 정전기 방전 회로에는 외부의 습기나 산소가 침투되지 않으므로, 정전기 방전 회로가 손상되지 않는다.
전술한 바와 같이, 본 발명의 다른 실시예에 따른 표시 장치에서, 평탄화층(104)에는 제1 트렌치(T1)가 형성되고, 패시베이션층(205)에는 제2 트렌치(T2)가 형성됨으로써, 제1 트렌치(T1) 및 제2 트렌치(T2)의 내부에 배치되는 내부 평탄화층(104a) 및 내부 패시베이션층(205a)은 벤딩 영역(BA)에서의 벤딩 영향을 받지 않는다. 결국, 내부 평탄화층(104a) 및 내부 패시베이션층(205a) 하부에 배치되는 복수의 트랜지스터에는 외부의 습기나 산소가 침투되지 않는다. 따라서, 본 발명의 다른 실시예에 따른 표시 장치의 정전기 방전 회로의 신뢰성은 더욱 향상될 수 있다.
본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역, 비표시 영역, 벤딩 영역 및 패드 영역으로 구분되고, 벤딩 영역에서 일 방향으로 벤딩되는 표시 패널, 표시 영역에 배치되는 복수의 화소, 비표시 영역에 배치되고, 복수의 화소에 게이트 전압을 공급하는 적어도 하나의 게이트 드라이버, 패드 영역에 배치되는 복수의 패드에 연결된 플렉서블 필름 및 패드 영역에 배치되고, 방전 배선을 통해 적어도 하나의 게이트 드라이버와 연결되는 적어도 하나의 정전기 방전(Electro Static Discharge; ESD) 회로를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 적어도 하나의 정전기 방전 회로 각각은, 제1 영역 및 제1 영역을 둘러싸는 제2 영역으로 구분되고, 제1 영역에 배치되는 복수의 트랜지스터, 제2 영역에 배치되고, 복수의 트랜지스터와 방전 배선을 연결하는 연결 전극, 복수의 트랜지스터를 덮고, 유기물로 구성되는 평탄화층 및 평탄화층 상에 배치되고, 무기물로 구성되는 패시베이션층을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 영역에서 평탄화층에 제1 트렌치가 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 트렌치는 연결 전극과 중첩되고, 제1 영역을 둘러쌀 수 있다.
본 발명의 또 다른 특징에 따르면, 평탄화층은 제1 트렌치에 의해, 내부 평탄화층 및 외부 평탄화층으로 분리되고, 내부 평탄화층의 하부에 복수의 트랜지스터가 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 영역에서 패시베이션층에 제2 트렌치가 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 트렌치는 연결 전극과 중첩되고, 제1 영역을 둘러쌀 수 있다.
본 발명의 또 다른 특징에 따르면, 패시베이션층은 제2 트렌치에 의해, 내부 패시베이션층 및 외부 패시베이션층으로 분리되고, 내부 패시베이션층의 하부에 복수의 트랜지스터가 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 트렌치는 제1 트렌치 내부에 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 트랜지스터는, 저전위 전압 배선에 연결되는 제1 트랜지스터 및 고전위 전압 배선에 연결되는 제2 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 방전 배선은 복수의 트랜지스터 각각의 소스 전극 및 드레인 전극과 동일 층에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 연결 전극은 복수의 트랜지스터 각각의 게이트 전극과 동일 층에 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110: 표시 패널
120: 게이트 드라이버
130: 플렉서블 필름
140: 인쇄 회로 기판
150: 정전기 방전 회로
101: 기판
102: 게이트 절연층
103: 층간 절연층
104: 평탄화층
104a: 내부 평탄화층
104b: 외부 평탄화층
105, 205: 패시베이션층
205a: 내부 패시베이션층
205b: 외부 패시베이션층
AA: 표시 영역
NA: 비표시 영역
PA: 패드 영역
BA: 벤딩 영역
PX: 화소
DL: 방전 배선
VHL: 고전위 전압 배선
VLL: 저전위 전압 배선
CE: 연결 전극
TR1: 제1 트랜지스터
S1: 제1 소스 전극
G1: 제1 게이트 전극
D1: 제1 드레인 전극
ACT1: 제1 액티브층
TR2: 제2 트랜지스터
S2: 제2 소스 전극
G2: 제2 게이트 전극
D2: 제2 드레인 전극
ACT2: 제2 액티브층
A1: 제1 영역
A2: 제2 영역
T1: 제1 트렌치
T2: 제2 트랜치

Claims (12)

  1. 표시 영역, 비표시 영역, 벤딩 영역 및 패드 영역으로 구분되고, 상기 벤딩 영역에서 일 방향으로 벤딩되는 표시 패널;
    상기 표시 영역에 배치되는 복수의 화소;
    상기 비표시 영역에 배치되고, 상기 복수의 화소에 게이트 전압을 공급하는 적어도 하나의 게이트 드라이버;
    상기 패드 영역에 배치되는 복수의 패드에 연결된 플렉서블 필름; 및
    상기 패드 영역에 배치되고, 방전 배선을 통해 상기 적어도 하나의 게이트 드라이버와 연결되는 적어도 하나의 정전기 방전(Electro Static Discharge; ESD) 회로를 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 정전기 방전 회로 각각은,
    제1 영역 및 상기 제1 영역을 둘러싸는 제2 영역으로 구분되고,
    상기 제1 영역에 배치되는 복수의 트랜지스터;
    상기 제2 영역에 배치되고, 상기 복수의 트랜지스터와 상기 방전 배선을 연결하는 연결 전극;
    상기 복수의 트랜지스터를 덮고, 유기물로 구성되는 평탄화층; 및
    상기 평탄화층 상에 배치되고, 무기물로 구성되는 패시베이션층을 포함하는, 표시 장치.
  3. 제2항에 있어서,
    상기 제2 영역에서 상기 평탄화층에 제1 트렌치가 형성되는, 표시 장치.
  4. 제3항에 있어서,
    상기 제1 트렌치는 상기 연결 전극과 중첩되고, 상기 제1 영역을 둘러싸는, 표시 장치.
  5. 제3항에 있어서,
    상기 평탄화층은 상기 제1 트렌치에 의해, 내부 평탄화층 및 외부 평탄화층으로 분리되고,
    상기 내부 평탄화층의 하부에 상기 복수의 트랜지스터가 배치되는, 표시 장치.
  6. 제3항에 있어서,
    상기 제2 영역에서 상기 패시베이션층에 제2 트렌치가 형성되는, 표시 장치.
  7. 제6항에 있어서,
    상기 제2 트렌치는 상기 연결 전극과 중첩되고, 상기 제1 영역을 둘러싸는, 표시 장치.
  8. 제6항에 있어서,
    상기 패시베이션층은 상기 제2 트렌치에 의해, 내부 패시베이션층 및 외부 패시베이션층으로 분리되고,
    상기 내부 패시베이션층의 하부에 상기 복수의 트랜지스터가 배치되는, 표시 장치.
  9. 제6항에 있어서,
    상기 제2 트렌치는 상기 제1 트렌치 내부에 형성되는, 표시 장치.
  10. 제2항에 있어서,
    상기 복수의 트랜지스터는,
    저전위 전압 배선에 연결되는 제1 트랜지스터 및
    고전위 전압 배선에 연결되는 제2 트랜지스터를 포함하는, 표시 장치.
  11. 제2항에 있어서,
    상기 방전 배선은 상기 복수의 트랜지스터 각각의 소스 전극 및 드레인 전극과 동일 층에 배치되는, 표시 장치.
  12. 제2항에 있어서,
    상기 연결 전극은 상기 복수의 트랜지스터 각각의 게이트 전극과 동일 층에 배치되는, 표시 장치.
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