KR20240043566A - 표시 장치 - Google Patents

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KR20240043566A
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송지훈
권회용
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시 영역 및 표시 영역을 둘러 싸는 비표시 영역을 포함하고, 투명 전도성 산화물과 산화물 반도체 중 하나로 이루어진 제1 기판, 제1 기판 상에 배치되는 무기층, 무기층 상에 배치되는 평탄화층, 복수의 무기층 및 평탄화층 상에 배치되는 접착층 및 접착층 상에 배치되는 제2 기판을 포함하고, 평탄화층은 제1 기판과 중첩하는 영역에 배치되는 제1 평탄화층 및 제1 평탄화층의 측면을 둘러싸도록 배치되는 제2 평탄화층을 포함한다. 따라서 표시 장치의 외곽부로부터 발생하는 무기층 및 제1 기판의 크랙을 저감하여, 표시 장치의 신뢰성을 개선할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 플라스틱 기판을 사용하지 않아 투습 특성이 개선되고, 외곽부 영역에서의 크랙(crack) 발생이 저감된 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는 플렉서블(flexible) 소재인 플라스틱 등과 같이 유연성 있는 기판에 표시 소자, 배선 등을 형성하여, 접거나 돌돌 말아도 화상 표시가 가능하게 제조되는 플렉서블 표시 장치가 차세대 표시 장치로 주목받고 있다.
본 발명이 해결하고자 하는 과제는 플라스틱 기판 대신 투명 전도성 산화물층과 산화물 반도체층 중 하나를 기판으로 사용한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 표시 장치의 외곽부에서 발생하는 기판 및 무기층의 크랙이 저감된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시 영역 및 표시 영역을 둘러 싸는 비표시 영역을 포함하고, 투명 전도성 산화물과 산화물 반도체 중 하나로 이루어진 제1 기판, 제1 기판 상에 배치되는 무기층, 무기층 상에 배치되는 평탄화층, 복수의 무기층 및 평탄화층 상에 배치되는 접착층 및 접착층 상에 배치되는 제2 기판을 포함하고, 평탄화층은 제1 기판과 중첩하는 영역에 배치되는 제1 평탄화층 및 제1 평탄화층의 측면을 둘러싸도록 배치되는 제2 평탄화층을 포함한다. 따라서 표시 장치의 외곽부로부터 발생하는 무기층 및 제1 기판의 크랙을 저감하여, 표시 장치의 신뢰성을 개선할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 복수의 화소를 포함하는 표시 영역 및 표시 영역을 둘러 싸는 비표시 영역을 포함하고, 투명 전도성 산화물과 산화물 반도체 중 하나로 이루어진 제1 기판, 제1 기판 상에 배치되는 무기층, 무기층 상에 배치되는 평탄화층, 복수의 무기층 및 평탄화층 상에 배치되는 접착층, 접착층 상에 배치되는 제2 기판 및 제2 기판의 측면을 둘러싸도록 배치되는 씰 부재를 포함하고, 씰 부재는 평탄화층의 측면을 둘러싸도록 배치되고, 평탄화층은 제1 기판 및 무기층의 측면을 둘러싸도록 배치된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 투명 전도성 산화물층 및 산화물 반도체층을 표시 장치의 기판으로 사용하여 투습도를 용이하게 제어하고, 플렉서빌리티를 향상시킬 수 있다.
본 발명은 스크라이빙된(scribed) 절단면에서 발생할 수 있는 표시 패널의 손상을 방지할 수 있다.
본 발명은 제1 기판 외측에 평탄화층을 배치하여 표시 장치의 외곽부로부터 발생하는 무기층 및 제1 기판의 크랙을 저감하여, 표시 장치의 신뢰성을 개선할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다.
도 5는 본 발명의 일 실시예 따른 표시 장치의 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시 장치의 제조 공정을 설명하기 위한 단면도이다.
도 6c는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 표시 장치의 제조 공 정을 설명하기 위한 단면도이다.
도 7c는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 8a는 본 발명의 다른 실시예에 따른 표시 장치의 제조 공정을 설명하기 위한 단면도이다.
도 8b는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 제1 기판(101), 씰 부재(141), 평탄화층(114), 복수의 플렉서블 필름(160) 및 복수의 인쇄 회로 기판(170)만을 도시하였다.
도 1 및 도 2를 참조하면, 제1 기판(101)은 표시 장치(100)의 다른 구성 요소를 지지하기 위한 지지 부재이다. 제1 기판(101)은 투명 전도성 산화물과 산화물 반도체 중 어느 하나로 이루어질 수 있다. 예를 들어, 제1 기판(101)은 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등과 같은 투명 전도성 산화물(Transparent Conducting Oxide; TCO)로 이루어질 수 있다.
또한, 제1 기판(101)은 인듐(In) 및 갈륨(Ga)으로 이루어진 산화물 반도체 물질, 예를 들어, 인듐 갈륨 아연 산화물(Indium gallium zinc oxide; IGZO), 인듐 갈륨 산화물(Indium gallium Oxide; IGO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide; ITZO) 등의 투명한 산화물 반도체로 이루어질 수 있다. 다만, 투명 전도성 산화물 및 산화물 반도체의 물질 종류는 예시적인 것으로, 본 명세서에 기재되지 않은 다른 투명 전도성 산화물 및 산화물 반도체 물질로 제1 기판(101)을 형성할 수 있으며, 이에 제한되지 않는다.
한편, 제1 기판(101)은 투명 전도성 산화물 또는 산화물 반도체를 매우 얇은 두께로 증착하여 형성할 수 있다. 이에, 제1 기판(101)은 매우 얇은 두께로 형성됨에 따라 플렉서빌리티(flexibility)를 가질 수 있다. 그리고 플렉서빌리티를 갖는 제1 기판(101)을 포함하는 표시 장치(100)의 경우, 접거나 돌돌 말아도 화상 표시를 할 수 있는 플렉서블한 표시 장치(100)로 구현될 수 있다. 예를 들어, 표시 장치(100)가 폴더블 표시 장치인 경우, 폴딩 축을 중심으로 제1 기판(101)을 접거나 펼칠 수 있다. 다른 예를 들어, 표시 장치(100)가 롤러블 표시 장치인 경우, 표시 장치를 롤러에 돌돌 말아 보관할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는 플렉서빌리티를 갖는 제1 기판(101)을 사용하여 폴더블 표시 장치 또는 롤러블 표시 장치와 같이 플렉서블한 표시 장치(100)로 구현될 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치(100)는 투명 전도성 산화물 또는 산화물 반도체로 형성된 제1 기판(101)을 사용하여, LLO(Laser Lift Off) 공정을 수행할 수 있다. LLO 공정은 표시 장치(100)의 제조 과정에서 제1 기판(101) 아래의 임시 기판과 제1 기판(101)을 레이저를 사용하여 분리하는 공정을 의미한다. 이에, 제1 기판(101)은 보다 용이한 LLO 공정을 위한 층이라는 점에서, 기능성 박막, 기능성 박막층, 기능성 기판 등으로 지칭될 수도 있다. LLO 공정에 대한 보다 상세한 설명은 후술하기로 한다.
제1 기판(101)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 영상을 표시하는 영역이다. 표시 영역(AA)에는 영상을 표시하기 위해, 복수의 서브 화소로 이루어진 화소부(120)가 배치될 수 있다. 예를 들어, 화소부(120)는 발광 소자 및 구동 회로를 포함하는 복수의 서브 화소로 이루어져 영상을 표시할 수 있다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 화소를 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 구동 IC 등이 배치될 수 있다.
제1 기판(101)의 일단에 복수의 플렉서블 필름(160)이 배치된다. 제1 기판(101)의 일단에 복수의 플렉서블 필름(160)이 전기적으로 연결된다. 복수의 플렉서블 필름(160)은 연성을 가진 베이스 필름에 각종 부품이 배치되어 표시 영역(AA)의 복수의 서브 화소로 신호를 공급하기 위한 필름이다. 복수의 플렉서블 필름(160)은 제1 기판(101)의 비표시 영역(NA)의 일단에 배치되어 데이터 전압 등을 표시 영역(AA)의 복수의 서브 화소로 공급할 수 있다. 한편, 도 1에서는 복수의 플렉서블 필름(160)이 4개인 것으로 도시하였으나, 복수의 플렉서블 필름(160)의 개수는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되는 것은 아니다.
한편, 복수의 플렉서블 필름(160)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 구동 IC가 배치될 수 있다. 구동 IC는 영상을 표시하기 위한 데이터와 이를 처리하기 위한 구동 신호를 처리하는 부품이다. 구동 IC는 실장되는 방식에 따라 칩 온 글래스(Chip On Glass; COG), 칩 온 필름(Chip On Film; COF), 테이프 캐리어 패키지(Tape Carrier Package; TCP) 등의 방식으로 배치될 수 있다. 본 명세서에서는 설명의 편의를 위해 구동 IC가 복수의 플렉서블 필름(160) 상에 실장된 칩 온 필름 방식인 것으로 설명하였으나, 이에 제한되는 것은 아니다.
인쇄 회로 기판(170)은 복수의 플렉서블 필름(160)과 연결된다. 인쇄 회로 기판(170)은 구동 IC에 신호를 공급하는 부품이다. 인쇄 회로 기판(170)에는 구동 신호, 데이터 전압 등과 같은 다양한 구동 신호를 구동 IC로 공급하기 위한 각종 부품이 배치될 수 있다. 한편, 도 1에서는 인쇄 회로 기판(170)이 2개인 것으로 도시하였으나, 인쇄 회로 기판(170)의 개수는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
도 1 및 도 2를 참조하면, 제1 기판(101) 상에 무기층(110)이 배치된다. 무기층(110)은 후술할 하부 버퍼층(116), 상부 버퍼층(111), 게이트 절연층(112) 및 패시베이션층(113)을 포함하는 복수의 무기층일 수 있다. 무기층(110)에 대한 설명은 도 4 내지 도 7c를 참조하여 상세히 후술한다.
무기층(110) 상에 평탄화층(114)이 배치된다. 평탄화층(114)은 비표시 영역(NA)에서 제1 기판(101)을 둘러싸도록 배치될 수 있다. 평탄화층(114)에 대한 보다 상세한 설명은 도 4 내지 도 7c를 참조하여 상세히 후술한다.
무기층(110) 상에 화소부(120)가 배치된다. 화소부(120)는 표시 영역(AA)에 대응되도록 배치될 수 있다. 화소부(120)는 복수의 서브 화소를 포함하여 영상을 표시하는 구성이다. 화소부(120)의 복수의 서브 화소는 표시 영역(AA)을 구성하는 최소 단위로, 복수의 서브 화소 각각에는 발광 소자 및 구동 회로가 배치될 수 있다. 예를 들어, 복수의 서브 화소 각각의 발광 소자는 애노드, 유기 발광층 및 캐소드를 포함하는 유기 발광 소자나 N형 및 P형 반도체층과 발광층을 포함하는 LED 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 그리고 복수의 서브 화소를 구동하기 위한 구동 회로는 박막 트랜지스터, 스토리지 커패시터와 같은 구동 소자 등을 포함할 수 있으나, 이에 제한되지 않는다. 이하에서는 설명의 편의를 위해, 복수의 서브 화소 각각의 발광 소자가 유기 발광 소자인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
한편, 표시 장치(100)는 발광 소자에서 발광된 빛이 방출되는 방향에 따라 탑 에미션 (top emission) 또는 바텀 에미션(bottom emission) 방식으로 구성될 수 있다.
탑 에미션 방식은 발광 소자에서 발광된 빛이 발광 소자가 배치된 제1 기판(101)의 상부로 발광되는 방식이다. 탑 에미션 방식인 경우, 발광 소자에서 발광된 빛을 제1 기판(101)의 상부로, 즉, 캐소드 측으로 진행시키기 위해, 애노드 하부에 반사층이 형성될 수 있다.
바텀 에미션 방식은 발광 소자에서 발광된 빛이 발광 소자가 배치된 제1 기판(101)의 하부로 발광되는 방식이다. 바텀 에미션 방식인 경우, 발광 소자에서 발광된 빛을 제1 기판(101)의 하부로 진행시키기 위해, 애노드는 투명 도전성 물질로만 이루어질 수 있고, 캐소드가 반사율이 높은 금속 물질로 이루어질 수 있다.
이하에서는 설명의 편의를 위해, 본 발명의 일 실시예에 따른 표시 장치(100)가 바텀 에미션 방식인 것으로 가정하여 설명하기로 하지만 이에 제한되는 것은 아니다.
화소부(120)를 덮도록 접착층(130)이 배치된다. 접착층(130)은 제1 기판(101)과 제2 기판(140)을 접착시키는 기능을 하며, 화소부(120)를 밀봉하여 외부의 습기, 산소, 충격 등으로부터 화소부(120)의 발광 소자를 보호할 수 있다. 접착층(130)은 페이스 씰(Face Seal) 방식으로 구성될 수 있다. 예를 들어, 자외선 또는 열경화성 실런트를 화소부(120) 전면에 형성하여 접착층(130)을 형성할 수 있다. 다만, 접착층(130)의 구조는 다양한 방식 및 물질로 형성할 수 있으며, 이에 제한되지 않는다.
한편, 접착층(130) 상에 높은 모듈러스를 갖고, 내부식성이 강한 금속 재질로 이루어진 제2 기판(140)이 배치된다. 예를 들어, 제2 기판(140)은 약 200 내지 900MPa의 높은 모듈러스를 갖는 물질로 이루어질 수 있고, 내부식성이 강하고, 호일(foil) 혹은 박막 형태로 가공이 용이한 알루미늄(Al), 니켈(Ni), 크롬(Cr), 철(Fe)과 니켈의 합금 재질 등의 금속 재질로 이루어질 수 있다. 이에, 제2 기판(140)을 금속 재질로 형성함에 따라 초박막 형태로 제2 기판(140) 구현이 가능하고, 외부의 충격 및 긁힘에 강한 내보호성이 제공될 수 있다.
제1 기판(101) 아래에 편광판(150)이 배치된다. 편광판(150)은 선택적으로 광을 투과시켜, 제1 기판(101)으로 입사하는 외부 광의 반사를 저감시킬 수 있다. 구체적으로, 표시 장치(100)는 반도체 소자, 배선, 발광 소자 등에 적용되는 다양한 금속 물질이 제1 기판(101) 상에 형성된다. 이에, 제1 기판(101) 측으로 입사된 외광은 금속 물질로부터 반사될 수 있고, 외광의 반사로 인해 표시 장치(100)의 시인성이 저감될 수 있다. 이때, 외광의 반사를 방지하는 편광판(150)을 제1 기판(101) 아래에 배치하여, 표시 장치(100)의 야외 시인성을 높일 수 있다. 다만, 편광판(150)은 표시 장치(100)의 구현 예에 따라 생략될 수도 있다.
한편, 도면에 도시되지는 않았으나, 제1 기판(101) 아래에서 편광판(150)과 함께 배리어 필름이 배치될 수 있다. 배리어 필름은 제1 기판(101) 외측의 수분, 산소가 제1 기판(101)으로 침투하는 것을 최소화하여, 발광 소자를 포함하는 화소부(120)를 보호할 수 있다. 다만, 배리어 필름은 표시 장치(100)의 구현 예에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
화소부(120), 접착층(130) 및 제2 기판(140)의 측면을 둘러싸도록 씰 부재(141)가 배치된다. 씰 부재(141)는 비표시 영역(NA)에 배치되고, 표시 영역(AA)에 배치된 화소부(120)를 둘러싸도록 배치될 수 있다. 씰 부재(141)에 대한 보다 상세한 설명은 도 4 내지 도 7c를 참조하여 상세히 후술한다.
이하에서는 화소부(120)의 복수의 서브 화소에 대한 보다 상세한 설명을 위해 도 3 내지 도 6b를 함께 참조한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 3을 참조하면, 복수의 서브 화소(SP)의 발광 소자(OLED)를 구동하기 위한 구동 회로는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(SC)를 포함한다. 그리고 이러한 구동 회로를 구동시키기 위해 제1 기판(101) 상에 게이트 배선(GL), 데이터 배선(DL), 고전위 전원 배선(VDD), 센싱 배선(SL) 및 기준 배선(RL)을 포함하는 복수의 배선이 배치된다.
하나의 서브 화소(SP)의 구동 회로에 포함된 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3) 각각은 게이트 전극, 소스 전극 및 드레인 전극을 포함한다.
그리고 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)는 P 타입 박막 트랜지스터 또는 N 타입 박막 트랜지스터일 수 있다. 예를 들어, P 타입 박막 트랜지스터는 소스 전극에서 드레인 전극으로 정공(Hole)이 흐르므로, 소스 전극에서 드레인 전극으로 전류가 흐를 수 있다. N 타입 박막 트랜지스터는 소스 전극에서 드레인 전극으로 전자(Electron)가 흐르므로, 드레인 전극에서 소스 전극으로 전류가 흐를 수 있다. 이하에서는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 드레인 전극에서 소스 전극으로 전류가 흐르는 N 타입 박막 트랜지스터인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
제1 트랜지스터(TR1)는 제1 액티브층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함한다. 제1 게이트 전극은 제1 노드(N1)에 연결되고, 제1 소스 전극은 발광 소자(OLED)의 애노드에 연결되며, 제1 드레인 전극은 고전위 전원 배선(VDD)에 연결된다. 제1 트랜지스터(TR1)는 제1 노드(N1)의 전압이 문턱 전압(Threshold voltage) 보다 높은 경우 턴 온(Turn-on) 되고, 제1 노드(N1)의 전압이 문턱 전압보다 낮은 경우, 턴 오프(Turn-off) 될 수 있다. 그리고 제1 트랜지스터(TR1)가 턴 온 된 경우, 제1 트랜지스터(TR1)를 통해 발광 소자(OLED)로 구동 전류가 전달될 수 있다. 이에, 발광 소자(OLED)로 전달되는 구동 전류를 제어하는 제1 트랜지스터(TR1)는 구동 트랜지스터로 지칭될 수도 있다.
제2 트랜지스터(TR2)는 제2 액티브층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함한다. 제2 게이트 전극은 게이트 배선(GL)에 연결되고, 제2 소스 전극은 제1 노드(N1)에 연결되며, 제2 드레인 전극은 데이터 배선(DL)에 연결된다. 제2 트랜지스터(TR2)는 게이트 배선(GL)으로부터의 게이트 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제2 트랜지스터(TR2)가 턴 온 된 경우, 데이터 배선(DL)으로부터의 데이터 전압을 제1 노드(N1)에 충전할 수 있다. 이에, 게이트 배선(GL)에 의해 턴 온 또는 턴 오프 되는 제2 트랜지스터(TR2)는 스위칭 트랜지스터로 지칭될 수도 있다.
제3 트랜지스터(TR3)는 제3 액티브층, 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 포함한다. 제3 게이트 전극은 센싱 배선(SL)에 연결되고, 제3 소스 전극은 제2 노드(N2)에 연결되며, 제3 드레인 전극은 기준 배선(RL)에 연결된다. 제3 트랜지스터(TR3)는 센싱 배선(SL)으로부터의 센싱 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 그리고 제3 트랜지스터(TR3)가 턴 온 된 경우, 기준 배선(RL)으로부터의 기준 전압을 제2 노드(N2) 및 스토리지 커패시터(SC)로 전달할 수 있다. 이에, 제3 트랜지스터(TR3)는 센싱 트랜지스터로 지칭될 수도 있다.
한편, 도 3에서는 게이트 배선(GL)과 센싱 배선(SL)이 별도의 배선인 것으로 도시되었으나, 게이트 배선(GL)과 센싱 배선(SL)은 하나의 배선으로 구현될 수도 있으며, 이에 제한되지 않는다.
스토리지 커패시터(SC)는 제1 트랜지스터(TR1)의 제1 게이트 전극과 제1 소스 전극 사이에 연결된다. 즉, 스토리지 커패시터(SC)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 커패시터(SC)는 발광 소자(OLED)가 발광하는 동안, 제1 트랜지스터(TR1)의 제1 게이트 전극과 제1 소스 전극 사이의 전위차를 유지시켜, 발광 소자(OLED)에 일정한 구동 전류가 공급되도록 할 수 있다. 스토리지 커패시터(SC)는 복수의 커패시터 전극을 포함하고, 예를 들어, 복수의 커패시터 전극 중 하나는 제1 노드(N1)에 연결되고, 다른 하나는 제2 노드(N2)에 연결될 수 있다.
발광 소자(OLED)는 애노드, 발광층 및 캐소드를 포함한다. 발광 소자(OLED)의 애노드는 제2 노드(N2)에 연결되고, 캐소드는 저전위 전원 배선(VSS)에 연결된다. 발광 소자(OLED)는 제1 트랜지스터(TR1)로부터 구동 전류를 공급받아 발광할 수 있다.
한편, 도 3에서는 본 발명의 일 실시예에 따른 표시 장치(100)의 서브 화소(SP)의 구동 회로가 3개의 트랜지스터 및 1개의 스토리지 커패시터(SC)를 포함하는 3T1C 구조인 것으로 설명하였으나, 트랜지스터 및 스토리지 커패시터(SC)의 개수 및 연결 관계는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다. 도 5는 본 발명의 일 실시예 따른 표시 장치의 단면도이다. 도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시 장치의 제조 공정을 설명하기 위한 단면도이다. 도 6c는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 4는 하나의 화소를 구성하는 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG)에 대한 확대 평면도이다. 도 4에서는 설명의 편의를 위해, 뱅크(115)의 도시는 생략하였고, 복수의 컬러 필터(CF)의 테두리는 굵은 실선으로 도시하였다. 도 6a 내지 도 6c는 도 1의 VI-VI'에 따른 단면도로, 제1 기판(101) 상에서 플렉서블 필름(160)이 배치되지 않는 비표시 영역(NA)에 대응하는 단면도이다. 도 6a는 스크라이빙(Scribing) 공정을 수행하기 전의 상태를 나타내는 단면도이고, 도 6b는 스크라이빙 공정을 수행한 후의 상태를 나타내는 단면도이고, 도 6c는 LLO(Laser Lift Off) 공정을 수행한 후의 상태를 나타내는 단면도이다. 도 4 내지 도 6c를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는, 제1 기판(101), 무기층(110), 평탄화층(114), 뱅크(115), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(SC), 발광 소자(OLED), 게이트 배선(GL), 센싱 배선(SL), 데이터 배선(DL), 기준 배선(RL), 고전위 전원 배선(VDD), 복수의 컬러 필터(CF), 접착층(130) 및 제2 기판(140) 및 씰 부재(141)를 포함한다.
도 4를 참조하면, 복수의 서브 화소(SP)는 적색 서브 화소(SPR), 녹색 서브 화소(SPG), 청색 서브 화소(SPB) 및 백색 서브 화소(SPW)를 포함한다. 예를 들어, 행 방향을 따라 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG)가 순차적으로 배치될 수 있다. 다만, 복수의 서브 화소(SP)의 배치 순서는 이에 제한되지 않는다.
복수의 서브 화소(SP) 각각은 발광 영역 및 회로 영역을 포함한다. 발광 영역은 독립적으로 한가지 색상의 광을 발광할 수 있는 영역으로, 발광 소자(OLED)가 배치될 수 있다. 구체적으로, 복수의 컬러 필터(CF)와 애노드(AN)가 서로 중첩하는 영역 중 뱅크(115)로부터 노출되어, 발광 소자(OLED)로부터 발광된 광이 외부로 진행할 수 있는 영역을 발광 영역으로 정의할 수 있다. 예를 들어, 도 4 및 도 5를 함께 참조하면, 적색 서브 화소(SPR)의 발광 영역은 적색 컬러 필터(CFR)와 애노드(AN)가 중첩하는 영역 중 뱅크(115)로부터 노출된 영역이 될 수 있고, 녹색 서브 화소(SPG)의 발광 영역은 녹색 컬러 필터(CFG)와 애노드(AN)가 중첩하는 영역 중 뱅크(115)로부터 노출된 영역이 될 수 있으며, 청색 서브 화소(SPB)의 발광 영역은 청색 컬러 필터(CF)와 애노드(AN)가 중첩하는 영역 중 뱅크(115)로부터 노출된 영역이 청색 광을 발광하는 청색 발광 영역이 될 수 있다. 이때, 별도의 컬러 필터(CF)가 배치되지 않은 백색 서브 화소(SPW)의 발광 영역은 뱅크(115)로부터 노출된 애노드(AN) 일부분과 중첩하는 영역이 백색 광을 발광하는 백색 발광 영역일 수 있다.
회로 영역은 발광 영역을 제외한 나머지 영역으로, 복수의 발광 소자(OLED)를 구동하기 위한 구동 회로(DP)와 구동 회로(DP)로 각종 신호를 전달하는 복수의 배선이 배치될 수 있다. 그리고 구동 회로(DP), 복수의 배선 및 뱅크(115) 등이 배치된 회로 영역은 비발광 영역일 수 있다. 예를 들어, 회로 영역에는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(SC)를 포함하는 구동 회로(DP) 및 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL), 복수의 게이트 배선(GL), 센싱 배선(SL) 및 뱅크(115) 등이 배치될 수 있다.
도 3 내지 도 6c를 함께 참조하면, 제1 기판(101) 상에 무기층(110)이 배치된다. 무기층(110)은 제1 기판(101) 상에 배치된 무기물로 구성된 복수의 층을 포함할 수 있다. 예를 들어, 무기층(110)은 하부 버퍼층(116), 상부 버퍼층(111), 게이트 절연층(112) 및 패시베이션층(113)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 6a 내지 도 6c를 참조하면, 무기층(110)의 끝단이 제1 기판(101)의 끝단과 일치할 수 있다. 다만, 이에 제한되지 않고, 무기층(110)은 제1 기판(101)의 끝단을 노출시키도록 배치될 수 있다. 예를 들어, 무기층(110)의 끝단은 제1 기판(101)의 끝단보다 내측에 배치될 수 있다.
제1 기판(101) 상에 하부 버퍼층(116)이 배치된다. 하부 버퍼층(116)은 제1 기판(101) 외측에서 침투한 수분 및/또는 산소가 확산되는 것을 방지할 수 있다. 하부 버퍼층(116)의 두께나 적층 구조를 제어하여 표시 장치(100)의 투습 특성을 제어할 수 있다. 또한, 하부 버퍼층(116)은 투명 전도성 산화물 또는 산화물 반도체로 이루어진 제1 기판(101)이 화소부(120)와 같은 다른 구성들에 접하여 쇼트 불량이 발생하는 것을 방지할 수 있다. 하부 버퍼층(116)은 무기 물질로 이루어질 수 있고, 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단층이나 복층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
하부 버퍼층(116) 상에 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS)이 배치된다.
복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS)은 제1 기판(101) 상에서 동일 층에 배치되어, 동일한 도전성 물질로 이루어질 수 있다. 예를 들어, 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금과 같은 도전성 물질로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 각각으로 고전원 전원 전압을 전달하는 배선이다. 복수의 고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 사이에 열 방향으로 연장될 수 있고, 행 방향에서 서로 이웃한 두 개의 서브 화소(SP)는 복수의 고전위 전원 배선(VDD) 중 하나의 고전위 전원 배선(VDD)을 공유할 수 있다. 예를 들어, 하나의 고전위 전원 배선(VDD)은 적색 서브 화소(SPR)의 좌측에 배치되어, 적색 서브 화소(SPR) 및 백색 서브 화소(SPW) 각각의 제1 트랜지스터(TR1)로 고전위 전원 전압을 공급할 수 있다. 다른 고전위 전원 배선(VDD)은 녹색 서브 화소(SPG)의 우측에 배치되어, 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG) 각각의 제1 트랜지스터(TR1)로 고전위 전원 전압을 공급할 수 있다.
복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 사이에 열 방향으로 연장되어 복수의 서브 화소(SP) 각각으로 데이터 전압을 전달하는 배선으로, 제1 데이터 배선(DL1), 제2 데이터 배선(DL2), 제3 데이터 배선(DL3) 및 제4 데이터 배선(DL4)을 포함한다. 제1 데이터 배선(DL1)은 적색 서브 화소(SPR)와 백색 서브 화소(SPW) 사이에 배치되어, 적색 서브 화소(SPR)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다. 제2 데이터 배선(DL2)은 제1 데이터 배선(DL1)과 백색 서브 화소(SPW) 사이에 배치되어, 백색 서브 화소(SPW)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다. 제3 데이터 배선(DL3)은 청색 서브 화소(SPB)와 녹색 서브 화소(SPG) 사이에 배치되어, 청색 서브 화소(SPB)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다. 제4 데이터 배선(DL4)은 제3 데이터 배선(DL3)과 녹색 서브 화소(SPG) 사이에 배치되어, 녹색 서브 화소(SPG)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다.
복수의 기준 배선(RL)은 복수의 서브 화소(SP) 사이에 열 방향으로 연장되어 복수의 서브 화소(SP) 각각으로 기준 전압을 전달하는 배선이다. 하나의 화소를 이루는 복수의 서브 화소(SP)는 하나의 기준 배선(RL)을 공유할 수 있다. 예를 들어, 하나의 기준 배선(RL)은 백색 서브 화소(SPW)와 청색 서브 화소(SPB) 사이에 배치되어, 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG) 각각의 제3 트랜지스터(TR3)로 기준 전압을 전달할 수 있다.
도 4 및 도 5를 함께 참조하면, 하부 버퍼층(116) 상에 차광층(LS)이 배치된다. 차광층(LS)은 복수의 트랜지스터(TR1, TR2, TR3) 중 적어도 제1 트랜지스터(TR1)의 제1 액티브층(ACT1)과 중첩하도록 배치되어, 제1 액티브층(ACT1)으로 입사되는 광을 차단할 수 있다. 만약, 제1 액티브층(ACT1)에 광이 조사되면 누설 전류가 발생하므로, 구동 트랜지스터인 제1 트랜지스터(TR1)의 신뢰성이 저하될 수 있다. 이때, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금과 같은 불투명한 도전성 물질로 구성된 차광층(LS)을 제1 액티브층(ACT1)에 중첩하게 배치한다면 제1 기판(101)의 하부에서 제1 액티브층(ACT1)으로 입사하는 광을 차단할 수 있으므로, 제1 트랜지스터(TR1)의 신뢰성을 향상시킬 수 있다. 다만, 이에 제한되지 않고, 차광층(LS)은 제2 트랜지스터(TR2)의 제2 액티브층(ACT2) 및 제3 트랜지스터(TR3)의 제3 액티브층(ACT3)과도 중첩하도록 배치될 수도 있다.
한편, 도면에서는 차광층(LS)이 단층인 것으로 도시하였으나, 차광층(LS)은 복수의 층으로 형성될 수도 있다. 예를 들어, 차광층(LS)은 무기층(110) 사이, 즉, 하부 버퍼층(116), 상부 버퍼층(111), 게이트 절연층(112), 패시베이션층(113) 중 적어도 어느 하나를 사이에 두고 중첩하도록 배치된 복수의 층으로 이루어질 수 있다.
복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS) 상에 상부 버퍼층(111)이 배치된다. 상부 버퍼층(111)은 제1 기판(101)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 예를 들어, 상부 버퍼층(111)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 상부 버퍼층(111)은 제1 기판(101)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
복수의 서브 화소(SP) 각각에서 상부 버퍼층(111) 상에 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(SC)가 배치된다.
먼저, 제1 트랜지스터(TR1)는 제1 액티브층(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다.
상부 버퍼층(111) 상에 제1 액티브층(ACT1)이 배치된다. 제1 액티브층(ACT1)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제1 액티브층(ACT1)이 산화물 반도체로 형성된 경우, 제1 액티브층(ACT1)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.
제1 액티브층(ACT1) 상에 게이트 절연층(112)이 배치된다. 게이트 절연층(112)은 제1 게이트 전극(GE1)과 제1 액티브층(ACT1)을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(112)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112) 상에서 제1 액티브층(ACT1)에 중첩하도록 제1 게이트 전극(GE1)이 배치된다. 제1 게이트 전극(GE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112) 상에서 서로 이격된 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 배치된다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제1 액티브층(ACT1)과 전기적으로 연결될 수 있다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 제1 게이트 전극(GE1)과 동일 층에 배치되어, 동일한 도전성 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 드레인 전극(DE1)은 고전위 전원 배선(VDD)과 전기적으로 연결된다. 예를 들어, 적색 서브 화소(SPR) 및 백색 서브 화소(SPW)의 제1 드레인 전극(DE1)은 적색 서브 화소(SPR) 좌측의 고전위 전원 배선(VDD)과 전기적으로 연결될 수 있다. 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG)의 제1 드레인 전극(DE1)은 녹색 서브 화소(SPG) 우측의 고전위 전원 배선(VDD)과 전기적으로 연결될 수 있다.
이때, 제1 드레인 전극(DE1)을 고전위 전원 배선(VDD)과 전기적으로 연결하기 위해, 보조 고전위 전원 배선(VDDa)이 더 배치될 수 있다. 보조 고전위 전원 배선(VDDa)은 일단이 고전위 전원 배선(VDD)에 전기적으로 연결되고, 타단이 복수의 서브 화소(SP) 각각의 제1 드레인 전극(DE1)에 전기적으로 연결될 수 있다. 예를 들어, 보조 고전위 전원 배선(VDDa)이 제1 드레인 전극(DE1)과 동일 층에서 동일 물질로 이루어진 경우, 보조 고전위 전원 배선(VDDa)의 일단은 게이트 절연층(112) 및 상부 버퍼층(111)에 형성된 컨택홀을 통해 고전위 전원 배선(VDD)에 전기적으로 연결되고, 보조 고전위 전원 배선(VDDa)의 타단은 제1 드레인 전극(DE1) 측으로 연장되어 제1 드레인 전극(DE1)과 일체로 이루어질 수 있다.
이때, 동일한 고전위 전원 배선(VDD)에 전기적으로 연결되는 적색 서브 화소(SPR)의 제1 드레인 전극(DE1) 및 백색 서브 화소(SPW)의 제1 드레인 전극(DE1)은 동일한 보조 고전위 전원 배선(VDDa)에 연결될 수 있고, 청색 서브 화소(SPB)의 제1 드레인 전극(DE1)과 녹색 서브 화소(SPG)의 제1 드레인 전극(DE1) 역시 동일한 보조 고전위 전원 배선(VDDa)에 연결될 수 있다. 다만, 제1 드레인 전극(DE1)과 고전위 전원 배선(VDD)은 다른 방식을 통해 전기적으로 연결될 수도 있으며, 이에 제한되지 않는다.
제1 소스 전극(SE1)은 게이트 절연층(112) 및 상부 버퍼층(111)에 형성된 컨택홀을 통해 차광층(LS)과 전기적으로 연결될 수 있다. 또한, 제1 소스 전극(SE1)과 연결된 제1 액티브층(ACT1)의 일부분은 상부 버퍼층(111)에 형성된 컨택홀을 통해 차광층(LS)과 전기적으로 연결될 수 있다. 만약, 차광층(LS)이 플로팅(floating)된 경우, 제1 트랜지스터(TR1)의 문턱 전압 등이 변동되어 표시 장치(100)의 구동에 영향을 줄 수 있다. 이에, 차광층(LS)을 제1 소스 전극(SE1)과 전기적으로 연결하여 차광층(LS)에 전압을 인가할 수 있고, 제1 트랜지스터(TR1)의 구동에 영향을 주지 않을 수 있다. 다만, 본 명세서에서는 제1 액티브층(ACT1) 및 제1 소스 전극(SE1) 둘 다 차광층(LS)에 컨택하는 것으로 설명하였으나, 제1 소스 전극(SE1) 및 제1 액티브층(ACT1) 중 어느 하나만이 차광층(LS)에 직접적으로 컨택할 수도 있으며, 이에 제한되지 않는다.
한편, 도 5에서는 게이트 절연층(112)이 제1 기판(101) 전면에 형성된 것으로 도시하였으나, 게이트 절연층(112)은 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에만 중첩하도록 패터닝될 수 있으며, 이에 제한되지 않는다.
제2 트랜지스터(TR2)는 제2 액티브층(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다.
상부 버퍼층(111) 상에 제2 액티브층(ACT2)이 배치된다. 제2 액티브층(ACT2)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제2 액티브층(ACT2)이 산화물 반도체로 형성된 경우, 제2 액티브층(ACT2)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.
상부 버퍼층(111) 상에 제2 소스 전극(SE2)이 배치된다. 제2 소스 전극(SE2)은 제2 액티브층(ACT2)과 일체로 이루어져 서로 전기적으로 연결될 수 있다. 예를 들어, 상부 버퍼층(111) 상에 반도체 물질을 형성하고, 반도체 물질의 일부분을 도체화하여 제2 소스 전극(SE2)을 형성할 수 있다. 이에, 반도체 물질 중 도체화되지 않은 부분은 제2 액티브층(ACT2)이 될 수 있고, 도체화된 부분은 제2 소스 전극(SE2)이 될 수 있다. 다만, 제2 액티브층(ACT2)과 제2 소스 전극(SE2)을 별도로 형성할 수 있으며, 이에 제한되지 않는다.
제2 소스 전극(SE2)은 제1 트랜지스터(TR1)의 제1 게이트 전극(GE1)과 전기적으로 연결된다. 제1 게이트 전극(GE1)은 게이트 절연층(112) 상에 형성된 컨택홀을 통해 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 따라서, 제1 트랜지스터(TR1)는 제2 트랜지스터(TR2)로부터의 신호에 의해 턴 온 또는 턴 오프 될 수 있다.
제2 액티브층(ACT2) 및 제2 소스 전극(SE2) 상에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제2 드레인 전극(DE2) 및 제2 게이트 전극(GE2)이 배치된다.
게이트 절연층(112) 상에서 제2 액티브층(ACT2)에 중첩하도록 제2 게이트 전극(GE2)이 배치된다. 제2 게이트 전극(GE2)은 게이트 배선(GL)과 전기적으로 연결될 수 있고, 제2 트랜지스터(TR2)는 제2 게이트 전극(GE2)으로 전달된 게이트 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제2 게이트 전극(GE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 제2 게이트 전극(GE2)은 게이트 배선(GL)으로부터 연장될 수 있다. 즉, 제2 게이트 전극(GE2)은 게이트 배선(GL)과 일체로 이루어질 수 있고, 제2 게이트 전극(GE2)과 게이트 배선(GL)은 동일한 도전성 물질로 형성될 수 있다. 예를 들어, 게이트 배선(GL)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 배선(GL)은 복수의 서브 화소(SP) 각각으로 게이트 전압을 전달하는 배선으로, 복수의 서브 화소(SP)의 회로 영역을 가로지르며 행 방향으로 연장될 수 있다. 게이트 배선(GL)은 행 방향으로 연장 배치되어, 열 방향으로 연장된 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)과 교차할 수 있다.
게이트 절연층(112) 상에 제2 드레인 전극(DE2)이 배치된다. 제2 드레인 전극(DE2)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제2 액티브층(ACT2)과 전기적으로 연결되는 동시에, 게이트 절연층(112) 및 상부 버퍼층(111)에 형성된 컨택홀을 통해 복수의 데이터 배선(DL) 중 하나의 데이터 배선(DL)과 전기적으로 연결될 수 있다. 예를 들어, 적색 서브 화소(SPR)의 제2 드레인 전극(DE2)은 제1 데이터 배선(DL1)과 전기적으로 연결되고, 백색 서브 화소(SPW)의 제2 드레인 전극(DE2)은 제2 데이터 배선(DL2)과 전기적으로 연결될 수 있다. 예를 들어, 청색 서브 화소(SPB)의 제2 드레인 전극(DE2)은 제3 데이터 배선(DL3)과 전기적으로 연결되고, 녹색 서브 화소(SPG)의 제2 드레인 전극(DE2)은 제4 데이터 배선(DL4)과 전기적으로 연결될 수 있다. 제2 드레인 전극(DE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 트랜지스터(TR3)는 제3 액티브층(ACT3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함한다.
상부 버퍼층(111) 상에 제3 액티브층(ACT3)이 배치된다. 제3 액티브층(ACT3)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제3 액티브층(ACT3)이 산화물 반도체로 형성된 경우, 제3 액티브층(ACT3)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.
제3 액티브층(ACT3) 상에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)이 배치된다.
게이트 절연층(112) 상에서 제3 액티브층(ACT3)에 중첩하도록 제3 게이트 전극(GE3)이 배치된다. 제3 게이트 전극(GE3)은 센싱 배선(SL)과 전기적으로 연결될 수 있고, 제3 트랜지스터(TR3)는 제3 트랜지스터(TR3)로 전달된 센싱 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제3 게이트 전극(GE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 제3 게이트 전극(GE3)은 센싱 배선(SL)으로부터 연장될 수 있다. 즉, 제3 게이트 전극(GE3)은 센싱 배선(SL)과 일체로 이루어질 수 있고, 제3 게이트 전극(GE3)과 센싱 배선(SL)은 동일한 도전성 물질로 형성될 수 있다. 예를 들어, 센싱 배선(SL)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
센싱 배선(SL)은 복수의 서브 화소(SP) 각각으로 센싱 전압을 전달하는 배선으로, 복수의 서브 화소(SP) 사이에서 행 방향으로 연장된다. 예를 들어, 센싱 배선(SL)은 복수의 서브 화소(SP) 간의 경계에서 행 방향으로 연장 배치되어, 열 방향으로 연장된 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)과 교차할 수 있다.
제3 소스 전극(SE3)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제3 액티브층(ACT3)과 전기적으로 연결될 수 있다. 제3 소스 전극(SE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 제3 소스 전극(SE3)과 컨택하는 제3 액티브층(ACT3)의 일부분은 상부 버퍼층(111)에 형성된 컨택홀을 통해 차광층(LS)에 전기적으로 연결될 수 있다. 즉, 제3 소스 전극(SE3)은 제3 액티브층(ACT3)을 사이에 두고 차광층(LS)과 전기적으로 연결될 수 있다. 그러므로, 제3 소스 전극(SE3) 및 제1 소스 전극(SE1)은 차광층(LS)을 통해 서로 전기적으로 연결될 수 있다.
제3 드레인 전극(DE3)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제3 액티브층(ACT3)과 전기적으로 연결될 수 있다. 제3 드레인 전극(DE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 드레인 전극(DE3)은 기준 배선(RL)과 전기적으로 연결될 수 있다. 예를 들어, 하나의 화소를 이루는 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG) 각각의 제3 드레인 전극(DE3)은 동일한 기준 배선(RL)에 전기적으로 연결될 수 있다. 즉, 하나의 화소를 이루는 복수의 서브 화소(SP)는 하나의 기준 배선(RL)을 공유할 수 있다.
이때, 열 방향으로 연장된 기준 배선(RL)을 행 방향을 따라 나란히 배치된 복수의 서브 화소(SP)로 전달하기 위해, 보조 기준 배선(RLa)이 배치될 수 있다. 보조 기준 배선(Rla)은 행 방향으로 연장되어 기준 배선(RL)과 복수의 서브 화소(SP) 각각의 제3 드레인 전극(DE3)을 전기적으로 연결할 수 있다. 보조 기준 배선(Rla)의 일단은 상부 버퍼층(111) 및 게이트 절연층(112)에 형성된 컨택홀을 통해 기준 배선(RL)과 전기적으로 연결될 수 있다. 그리고 보조 기준 배선(Rla)의 타단은 복수의 서브 화소(SP) 각각의 제3 드레인 전극(DE3)과 전기적으로 연결될 수 있다. 이 경우, 보조 기준 배선(Rla)은 복수의 서브 화소(SP) 각각의 제3 드레인 전극(DE3)과 일체로 이루어질 수 있고, 기준 배선(RL)으로부터의 기준 전압은 보조 기준 배선(Rla)을 통해 제3 드레인 전극(DE3)으로 전달될 수 있다. 다만, 보조 기준 배선(Rla)은 제3 드레인 전극(DE3)과 별도로 형성될 수 있으며, 이에 제한되지 않는다.
복수의 서브 화소(SP)의 회로 영역에 스토리지 커패시터(SC)가 배치된다. 스토리지 커패시터(SC)는 한 프레임 동안 발광 소자(OLED)가 계속해서 동일한 상태를 유지하도록 제1 트랜지스터(TR1)의 제1 게이트 전극(GE1)과 제1 소스 전극(SE1) 사이의 전압을 저장할 수 있다. 스토리지 커패시터(SC)는 제1 커패시터 전극(SC1) 및 제2 커패시터 전극(SC2)을 포함한다.
복수의 서브 화소(SP) 각각에서 하부 버퍼층(116)과 상부 버퍼층(111) 사이에 제1 커패시터 전극(SC1)이 배치된다. 제1 커패시터 전극(SC1)은 제1 기판(101) 상에 배치된 도전성 구성요소 중 제1 기판(101)에 가장 가깝게 배치될 수 있다. 제1 커패시터 전극(SC1)은 차광층(LS)과 일체로 이루어질 수 있고, 차광층(LS)을 통해 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다.
제1 커패시터 전극(SC1) 상에 상부 버퍼층(111)이 배치되고, 상부 버퍼층(111) 상에 제2 커패시터 전극(SC2)이 배치된다. 제2 커패시터 전극(SC2)은 제1 커패시터 전극(SC1)과 중첩하도록 배치될 수 있다. 제2 커패시터 전극(SC2)은 제2 소스 전극(SE2)과 일체로 이루어져, 제2 소스 전극(SE2)이자 제1 게이트 전극(GE1)에 전기적으로 연결될 수 있다. 예를 들어, 상부 버퍼층(111) 상에 반도체 물질을 형성하고, 반도체 물질의 일부분을 도체화하여 제2 소스 전극(SE2) 및 제2 커패시터 전극(SC2)을 형성할 수 있다. 그러므로, 반도체 물질 중 도체화되지 않은 부분은 제2 액티브층(ACT2)으로 기능하고, 도체화된 부분은 제2 소스 전극(SE2)이자 제2 커패시터 전극(SC2)으로 기능할 수 있다. 그리고 상술한 바와 같이 제1 게이트 전극(GE1)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제2 소스 전극(SE2)과 전기적으로 연결된다. 따라서, 제2 커패시터 전극(SC2)은 제2 소스 전극(SE2)과 일체로 이루어져 제2 소스 전극(SE2) 및 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다.
정리하면, 스토리지 커패시터(SC)의 제1 커패시터 전극(SC1)은 차광층(LS)과 일체로 이루어져, 차광층(LS), 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)과 전기적으로 연결될 수 있다. 그리고 제2 커패시터 전극(SC2)은 제2 소스 전극(SE2)이자 제2 액티브층(ACT2)과 일체로 이루어져, 제2 소스 전극(SE2) 및 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. 따라서, 상부 버퍼층(111)을 사이에 두고 중첩하는 제1 커패시터 전극(SC1) 및 제2 커패시터 전극(SC2)은 발광 소자(OLED)가 발광하는 동안 제1 트랜지스터(TR1)의 제1 게이트 전극(GE1) 및 제1 소스 전극(SE1)의 전압을 일정하게 유지하여 발광 소자(OLED)를 동일한 상태로 유지시킬 수 있다.
제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(SC) 상에 패시베이션층(113)이 배치된다. 패시베이션층(113)은 패시베이션층(113) 하부의 구성을 보호하기 위한 절연층이다. 예를 들어, 패시베이션층(113)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 패시베이션층(113)은 실시예에 따라 생략될 수도 있다.
패시베이션층(113) 상에서 복수의 서브 화소(SP) 각각의 발광 영역에 복수의 컬러 필터(CF)가 배치된다. 상술한 바와 같이 본 발명의 일 실시예에 따른 표시 장치(100)는 발광 소자(OLED)에서 발광된 광이 발광 소자(OLED) 및 제1 기판(101)의 하부로 향하는 바텀 에미션 방식이므로, 발광 소자(OLED) 아래에 복수의 컬러 필터(CF)가 배치될 수 있다. 발광 소자(OLED)에서 발광된 광은 복수의 컬러 필터(CF)를 통과하며 다양한 색상의 광으로 구현될 수 있다.
복수의 컬러 필터(CF)는 적색 컬러 필터(CFR), 청색 컬러 필터(CFB) 및 녹색 컬러 필터(CFG)를 포함한다. 적색 컬러 필터(CFR)는 복수의 서브 화소(SP) 중 적색 서브 화소(SPR)의 발광 영역에 배치될 수 있고, 청색 컬러 필터(CFB)는 청색 서브 화소(SPB)의 발광 영역에 배치될 수 있으며, 녹색 컬러 필터(CFG)는 녹색 서브 화소(SPG)의 발광 영역에 배치될 수 있다.
패시베이션층(113) 및 복수의 컬러 필터(CF) 상에 평탄화층(114)이 배치된다.
평탄화층(114)은 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(SC), 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL), 복수의 게이트 배선(GL) 및 복수의 센싱 배선(SL)이 배치된 제1 기판(101)의 상부를 평탄화하는 절연층이다. 평탄화층(114)은 유기 물질로 이루어질 수 있고, 예를 들어, 아크릴(Acryl) 계열의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 평탄화층(114)은 제1 평탄화층(114a) 및 제2 평탄화층(114b)을 포함할 수 있다. 제1 평탄화층(114a) 및 제2 평탄화층(114b)에 대해서는 도 6a 내지 도 7c를 참조하여 상세히 후술한다.
복수의 서브 화소(SP) 각각에서 발광 영역에 발광 소자(OLED)가 배치된다. 복수의 서브 화소(SP) 각각에서 평탄화층(114) 상에 발광 소자(OLED)가 배치된다. 발광 소자(OLED)는 애노드(AN), 발광층(EL) 및 캐소드(CA)를 포함한다.
발광 영역에서 평탄화층(114) 상에 애노드(AN)가 배치된다. 애노드(AN)는 발광층(EL)에 정공을 공급하므로, 일함수가 높은 도전성 물질로 이루어지며, 애노드(AN)로 지칭될 수도 있다. 애노드(AN)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있으나, 이에 제한되지 않는다.
한편, 애노드(AN)는 회로 영역을 향해 연장될 수 있다. 애노드(AN)의 일부분은 발광 영역으로부터 회로 영역의 제1 소스 전극(SE1)을 향해 연장될 수 있고, 평탄화층(114) 및 패시베이션층(113)에 형성된 컨택홀을 통해 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 따라서, 발광 소자(OLED)의 애노드(AN)는 회로 영역으로 연장되어 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)이자 스토리지 커패시터(SC)의 제2 커패시터 전극(SC2)과 전기적으로 연결될 수 있다.
발광 영역 및 회로 영역에서 애노드(AN) 상에 발광층(EL)이 배치된다. 발광층(EL)은 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP)의 각각의 발광층(EL)은 서로 연결되어 일체로 이루어질 수 있다. 발광층(EL)은 하나의 발광층으로 구성될 수도 있고, 서로 다른 색의 광을 발광하는 복수의 발광층이 적층된 구조일 수 있다. 발광층(EL)은 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등의 유기층을 더 포함할 수 있다.
발광 영역 및 회로 영역에서 발광층(EL) 상에 캐소드(CA)가 배치된다. 캐소드(CA)는 발광층(EL)에 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루질 수 있다. 캐소드(CA)는 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP) 각각의 캐소드(CA)는 서로 연결되어 일체로 이루어질 수 있다. 캐소드(CA)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질 또는 이테르븀(Yb) 합금으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다. 한편, 도 4 및 도 5에 도시되지는 않았으나, 발광 소자(OLED)의 캐소드(CA)는 저전위 전원 배선(VSS)과 전기적으로 연결되어, 저전위 전원 전압을 공급받을 수 있다.
애노드(AN)와 발광층(EL) 사이에 뱅크(115)가 배치된다. 뱅크(115)는 표시 영역(AA)에 중첩하도록 배치되고, 애노드(AN)의 엣지를 덮도록 배치된다. 뱅크(115)는 서로 인접한 서브 화소(SP) 간의 경계에 배치되어, 복수의 서브 화소(SP) 각각의 발광 소자(OLED)로부터 발광된 광의 혼색을 저감할 수 있다. 뱅크(115)는 절연 물질로 이루어질 수 있고, 예를 들어, 뱅크(115)는 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene: BCB)계 수지로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 6c를 참조하면, 비표시 영역(NA)에서는 편광판(150), 제1 기판(101), 무기층(110), 평탄화층(114), 뱅크(115), 캐소드(CA), 접착층(130) 및 제2 기판(140) 이 순차적으로 배치되며 제2 기판(140)의 측면에 씰 부재(141)가 배치된다. 도 6c에 도시된 비표시 영역(NA)은 제1 기판(101) 상에서 플렉서블 필름(160)이 배치되는 일측을 제외한 측부의 비표시 영역(NA)이다.
먼저, 제조 공정을 설명하기 위해, 도 6a를 참조하면, 임시 기판(SUB)은 제1 기판(101)의 하면을 커버할 수 있도록 제1 기판(101)보다 큰 면적으로 제1 기판(101) 하부에서 배치된다. 임시 기판(SUB)은 표시 장치(100)의 제조 과정에서 제1 기판(101) 및 제1 기판(101) 상에 배치되는 구성요소들을 지지하기 위한 기판이다. 임시 기판(SUB)은 강성을 갖는 물질로 이루어질 수 있다. 예를 들어, 임시 기판(SUB)은 유리로 이루어질 수 있으나, 이에 제한되지 않는다.
임시 기판(SUB) 상에 희생층(SL)이 배치된다. 희생층(SL)은 임시 기판(SUB)과 제1 기판(101)을 용이하게 분리시키기 위해 형성되는 층이다. 이에, 희생층(SL)은 제1 기판(101)의 전체를 커버할 수 있도록 제1 기판(101)보다 큰 면적으로 배치되며, 임시 기판(SUB)과 동일한 면적으로 형성될 수 있다. 임시 기판(SUB)의 하부에서 희생층(SL)으로 레이저를 조사하여, 희생층(SL)을 탈수소화시킬 수 있고, 임시 기판(SUB) 및 희생층(SL)과 제1 기판(101)을 분리할 수 있다. 예를 들어, 희생층(SL)은 수소화된 비정질 실리콘 또는 수소화 처리되고 불순물이 도핑된 비정질 실리콘 등이 사용될 수 있다.
희생층(SL) 상에 제1 기판(101)이 배치된다. 제1 기판(101)은 희생층(SL) 내측에 배치될 수 있도록 제1 기판(101) 보다 작은 면적으로 배치될 수 있다.
제1 기판(101) 상에 무기층(110)이 배치된다.
무기층(110)의 끝단은 비표시 영역(NA)에서 제1 기판(101)의 끝단과 동일 평면 상에 위치할 수 있다. 다만, 이에 제한되지 않고, 무기층(110)의 끝단은 제1 기판(101)의 끝단보다 내측에 위치할 수 있다.
임시 기판(SUB), 제1 기판(101) 및 무기층(110) 상에 평탄화층(114)이 배치된다. 평탄화층(114)은 제1 기판(101)의 전면을 커버할 수 있도록 배치된다. 평탄화층(114)의 끝단은 비표시 영역(NA)에서 제1 기판(101)의 끝단 및 무기층(110)의 끝단보다 외측에 위치할 수 있다.
한편, 평탄화층(114)은 제1 평탄화층(114a) 및 제2 평탄화층(114b)을 포함할 수 있다. 제1 평탄화층(114a) 및 제2 평탄화층(114b)은 동일한 물질로 일체로 이루어질 수 있다. 즉, 제1 평탄화층(114a) 및 제2 평탄화층(114b)은 동시에 동일한 공정에서 형성될 수 있다.
제1 평탄화층(114a)은 제1 기판(101)과 중첩하는 영역에 배치된다. 즉, 제1 평탄화층(114a)은 표시 영역(AA) 및 비표시 영역(NA)의 일부에 배치될 수 있고, 제1 기판(101) 및 무기층(110)과 중첩하도록 배치될 수 있다. 이에, 도 5에 도시된 평탄화층(114)은 제1 평탄화층(114a)에 해당할 수 있다.
제2 평탄화층(114b)은 제1 기판(101)과 중첩하지 않는 영역에 배치된다. 즉, 제2 평탄화층(114b)은 도 6a에서 희생층(SL)과 접하도록 배치될 수 있다. 이에, 제2 평탄화층(114b)은 제1 평탄화층(114a), 무기층(110) 및 제1 기판(101)의 측면을 둘러싸도록 배치될 수 있다.
임시 기판(SUB), 제1 기판(101), 무기층(110) 및 평탄화층(114) 상에 뱅크(115)가 배치된다. 뱅크(115)의 끝단은 비표시 영역(NA)에서 제2 평탄화층(114b)의 끝단과 동일 평면 상에 위치할 수 있다. 다만, 이에 제한되지 않고, 뱅크(115)의 끝단은 제2 평탄화층(114b)의 끝단보다 내측에 위치할 수 있다.
뱅크(115) 상에 캐소드(CA), 접착층(130) 및 제2 기판(140)이 배치될 수 있다. 접착층(130)의 끝단은 평탄화층(114) 및 뱅크(115)의 상면 상에 위치할 수 있다. 즉, 제2 평탄화층(114b)의 끝단은 접착층(130)의 끝단보다 외측에 위치하도록 배치될 수 있다. 또한, 제2 기판(140)은 접착층(130)의 상면과 접하도록 배치될 수 있다. 이에, 제1 기판(101) 및 무기층(110)의 끝단은 접착층(130)의 끝단보다 내측에 배치될 수 있다.
제2 기판(140)의 측면을 둘러싸도록 배치되는 씰 부재(141)가 배치될 수 있다. 씰 부재(141)가 제2 평탄화층(114b)의 끝단을 덮을 수 있도록, 씰 부재(141)의 끝단은 제2 평탄화층(114b)의 끝단보다 외측에 배치될 수 있다. 씰 부재(141)는 유기 물질로 이루어질 수 있고, 예를 들어, 아크릴(Acryl) 계열의 단일층 또는 복층으로 구성될 수 있다.
이어서, 임시 기판(SUB)을 표시 장치(100) 단위로 분리(Scribe)하는 스크라이빙 공정이 수행될 수 있다. 도 6b를 참조하면, 스크라이빙 공정을 통해 임시 기판(SUB) 및 임시 기판(SUB) 상부에 배치되는 구성의 일부가 제거될 수 있다. 예를 들어, 씰 부재(141) 외측에 배치되는 희생층(SL) 및 임시 기판(SUB)의 일부가 제거될 수 있다. 이에, 임시 기판(SUB) 상에 절단면(Sl)이 형성될 수 있다. 이때, 스크라이빙 공정 후 형성된 절단면(Sl)은 씰 부재(141)의 끝단보다 외부로 돌출될 수 있다. 즉, 씰 부재(141)의 끝단은 임시 기판(SUB) 및 희생층(SL)의 끝단보다 내측에 배치될 수 있으며, 제2 평탄화층(114b)의 끝단, 제1 기판(101)의 끝단 및 무기층(110)의 끝단은 씰 부재(141)의 끝단보다 내측에 배치될 수 있다.
이어서, LLO 공정을 통해 제1 기판(101)과 임시 기판(SUB)을 분리할 수 있다. 희생층(SL)은 수소화된 비정질 실리콘 또는 수소화 처리되고 불순물이 도핑된 비정질 실리콘 등이 사용될 수 있고, 임시 기판(SUB)의 하부에서 임시 기판(SUB) 및 희생층(SL)을 향해 레이저를 조사하면, 희생층(SL)의 수소가 탈수소화되며 희생층(SL) 및 임시 기판(SUB)이 제1 기판(101)으로부터 분리될 수 있다.
그리고 LLO 공정에서 제1 기판(101), 제2 평탄화층(114b) 및 씰 부재(141)가 임시 기판(SUB)과 분리될 수 있다. 이에, 제2 평탄화층(114b) 및 씰 부재(141)는 제1 기판(101) 외측에서 제1 기판(101)과 동일층 상에 배치될 수 있다.
이어서, 도 6c를 참조하면, 제2 평탄화층(114b), 제1 기판(101) 및 씰 부재(141) 하부에는 편광판(150)이 배치된다. 다만 이에 제한되지 않고, 제1 기판(101)의 하면, 제2 평탄화층(114b)의 하면 및 씰 부재(141)의 하면에 배리어 필름 또는 접착제가 배치될 수 있다.
제2 평탄화층(114b)은, 비표시 영역(NA)에서 제1 평탄화층(114a), 무기층(110) 및 제1 기판(101)을 둘러싸도록 배치될 수 있으며, 플렉서블 필름(160)이 배치된 영역을 제외한 비표시 영역(NA)에 배치될 수 있고, 씰 부재(141)는, 비표시 영역(NA)에서 제2 평탄화층(114b), 접착층(130) 및 제2 기판(140)을 둘러싸도록 배치될 수 있다.
이하에서는, 플렉서블 필름(160)이 배치되는 비표시 영역(NA)에 대한 설명을 위해 도7a 내지 도 7c를 참조한다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 표시 장치의 제조 공 정을 설명하기 위한 단면도이다. 도 7c는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 7a 내지 도 7c는 도 1의 VII-VlI'에 따른 단면도로, 제1 기판(101) 상에서 플렉서블 필름(160)이 배치되는 비표시 영역(NA)에 대응하는 단면도이다. 도 7a는 본 발명의 일 실시예에 따른 표시 장치(100)의 제조 공정 중 스크라이빙(Scribing)공정을 수행하기 전의 상태를 나타내는 단면도이고, 도 7b는 스크라이빙 공정을 수행한 후의 상태를 단면도이고, 도 7c는 LLO 공정을 수행한 후의 상태를 나타내는 단면도이다.
도 7c에 도시된 비표시 영역(NA)은 제1 기판(101) 상에서 플렉서블 필름(160)이 배치되는 비표시 영역(NA)이다. 도 7c를 참조하면, 비표시 영역(NA)에서는 편광판(150), 제1 기판(101), 플렉서블 필름(160), 무기층(110), 평탄화층(114), 뱅크(115), 캐소드(CA), 접착층(130) 및 제2 기판(140)이 순차적으로 배치되며 제2 기판(140)의 측면에 씰 부재(141) 및 접착 부재(AD)가 배치된다.
먼저, 제조 공정을 설명하기 위해, 도 7a를 참조하면, 임시 기판(SUB)은 제1 기판(101)의 하면을 커버할 수 있도록 제1 기판(101)보다 큰 면적으로 제1 기판(101) 하부에서 배치된다.
임시 기판(SUB) 상에 희생층(SL)이 배치된다. 희생층(SL)은 제1 기판(101)의 전체를 커버할 수 있도록 제1 기판(101)보다 큰 면적으로 배치되며, 임시 기판(SUB)과 동일한 면적으로 형성될 수 있다.
희생층(SL) 상에 제1 기판(101)이 배치된다. 제1 기판(101)은 희생층(SL) 내측에 배치될 수 있도록 제1 기판(101) 보다 작은 면적으로 배치될 수 있다.
제1 기판(101) 상에 무기층(110)이 배치된다.
무기층(110)의 끝단은 비표시 영역(NA)에서 제1 기판(101)의 끝단과 동일 평면 상에 위치하거나 제1 기판(101)의 끝단보다 내측에 위치할 수 있다.
임시 기판(SUB), 제1 기판(101) 및 무기층(110) 상에 평탄화층(114)이 배치된다.
플렉서블 필름(160)이 배치되는 비표시 영역(NA)에서 평탄화층(114) 중 제1 기판(101)과 중첩하는 영역인 제1 평탄화층(114a)만이 배치될 수 있다.
임시 기판(SUB), 제1 기판(101), 무기층(110) 및 평탄화층(114) 상에 뱅크(115)가 배치된다. 뱅크(115)의 끝단은 비표시 영역(NA)에서 평탄화층(114)의 끝단과 동일 평면 상에 위치하거나 평탄화층(114)의 끝단보다 내측에 위치할 수 있다.
뱅크(115) 상에 캐소드(CA), 접착층(130) 및 제2 기판(140)이 배치될 수 있다. 평탄화층(114)의 끝단은 접착층(130)의 끝단보다 외측에 위치하도록 배치될 수 있다. 또한, 제2 기판(140)은 접착층(130)의 상면과 접하도록 배치될 수 있다. 이때, 제1 기판(101) 및 무기층(110)의 끝단은 접착층(130)의 끝단보다 외측에 배치될 수 있다.
제1 기판(101) 및 무기층(110) 상에 복수의 패드(P)가 배치될 수 있다. 복수의 패드(P)는 복수의 플렉서블 필름(160)과 복수의 서브 화소(SP)를 전기적으로 연결하기 위한 전극이다. 복수의 패드(P)를 통해 인쇄 회로 기판(170) 및 복수의 플렉서블 필름(160)으로부터의 신호를 표시 영역(AA)의 복수의 서브 화소(SP)로 전달할 수 있다.
한편, 도 7a 내지 도 7c에서 도시하지 않았지만 제1 기판(101) 상에 링크 배선이 배치될 수 있다. 링크 배선은 복수의 패드(P)와 전기적으로 연결되어, 복수의 패드(P)로부터의 신호를 표시 영역(AA)의 복수의 서브 화소(SP)로 전달할 수 있다.
복수의 패드(P) 상에 복수의 플렉서블 필름(160)이 배치된다. 복수의 플렉서블 필름(160)의 일단은 복수의 패드(P)와 전기적으로 연결될 수 있다. 이때, 복수의 플렉서블 필름(160)과 복수의 패드(P)는 접착 부재(AD)를 통해 전기적으로 연결될 수 있다.
접착 부재(AD)는 도전 입자를 포함하는 도전성 접착층일 수 있고, 예를 들어, 접착 부재(AD)는 이방성 도전 필름(Anisotropic Conductive Film; ACF)일 수 있으나, 이에 제한되지 않는다.
제2 기판(140)의 측면에 씰 부재(141)가 배치된다. 씰 부재(141)는 기판(101)의 상면 상에 배치된 플렉서블 필름(160)의 일단까지 함께 덮도록 배치된다. 씰 부재(141)가 평탄화층(114)의 끝단을 덮을 수 있도록, 씰 부재(141)의 끝단은 평탄화층(114)의 끝단보다 외측에 배치될 수 있다. 씰 부재(141)는 유기 물질로 이루어질 수 있고, 예를 들어, 아크릴(Acryl) 계열의 단일층 또는 복층으로 구성될 수 있다.
이어서, 임시 기판(SUB)을 표시 장치(100) 단위로 분리하는 스크라이빙 공정이 수행될 수 있다. 도 7b를 참조하면, 스크라이빙 공정을 통해 임시 기판(SUB) 및 임시 기판(SUB) 상부에 배치되는 구성의 일부가 제거될 수 있으며, 예를 들어 플렉서블 필름(160) 외측에 배치되는 희생층(SL) 및 임시 기판(SUB)의 일부가 제거될 수 있다. 이때, 스크라이빙 공정 후 형성된 절단면(Sl)은 씰 부재(141)의 끝단보다 외부로 돌출될 수 있다.
씰 부재(141)의 끝단은 임시 기판(SUB) 및 희생층(SL)의 끝단보다 내측에 배치될 수 있으며, 평탄화층(114)의 끝단, 제1 기판(101)의 끝단 및 무기층(110)의 끝단은 씰 부재(141)의 끝단보다 내측에 배치될 수 있다.
이어서, LLO 공정을 통해 제1 기판(101)과 임시 기판(SUB)을 분리할 수 있다.
그리고 LLO 공정에서 제1 기판(101) 및 씰 부재(141)가 임시 기판(SUB)과 분리될 수 있다. 이어서, 도 7c를 참조하면, 제1 기판(101) 하부에는 편광판(150)이 배치된다. 다만 이에 제한되지 않고, 제1 기판(101)의 하면에 배리어 필름 또는 접착제가 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 기판(101)을 투명 전도성 산화물 및 산화물 반도체 중 어느 하나로 형성하여 표시 장치(100)의 두께를 줄일 수 있다. 기존에는 표시 장치의 기판으로 플라스틱 기판을 주로 사용하였으나, 플라스틱 기판은 고온에서 기판 물질을 코팅 및 경화하는 방식으로 형성되므로, 시간이 오래 걸리고, 두께를 일정 수준 이하로 얇게 형성하기 어려운 문제점이 있다. 이와 달리, 투명 전도성 산화물 및 산화물 반도체는 스퍼터링(Sputtering) 등의 증착 공정을 통해 매우 얇은 두께로 형성이 가능하다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 표시 장치(100)의 여러 구성을 지지하는 제1 기판(101)을 투명 전도성 산화물층 또는 산화물 반도체층으로 구성하여, 표시 장치(100)의 두께를 줄일 수 있고, 슬림한 디자인을 구현할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 기판(101)을 투명 전도성 산화물 또는 산화물 반도체로 형성하여 표시 장치(100)의 플렉서빌리티를 향상시키고, 표시 장치(100) 변형 시 발생하는 스트레스를 저감할 수 있다. 구체적으로, 제1 기판(101)을 투명 전도성 산화물층이나 산화물 반도체로 구성하는 경우, 제1 기판(101)을 매우 얇은 박막으로 형성 가능하다. 이 경우, 제1 기판(101)을 제1 투명 박막층으로도 지칭할 수 있다. 이에, 제1 기판(101)을 포함하는 표시 장치(100)는 높은 플렉서빌리티를 가질 수 있고, 표시 장치(100)를 용이하게 구부리거나 돌돌 말 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 기판(101)을 투명 전도성 산화물층과 산화물 반도체층 중 어느 하나로 형성하여, 표시 장치(100)의 플렉서빌리티가 향상되어 표시 장치(100)의 변형 시 발생하는 응력 또한 완화될 수 있으므로, 표시 장치(100)에 크랙 등이 발생하는 것을 최소화할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 기판(101)을 투명 전도성 산화물층 및 산화물 반도체층 중 어느 하나로 형성하여, 제1 기판(101)에서 정전기 발생 가능성을 낮출 수 있다. 만약, 제1 기판(101)이 플라스틱으로 이루어져 정전기가 발생하는 경우, 정전기로 인해 제1 기판(101) 상의 각종 배선 및 구동 소자가 손상되거나, 구동에 영향을 주어 표시 품질이 저하될 수 있다. 대신 제1 기판(101)이 투명 전도성 산화물층이나 산화물 반도체층으로 형성되는 경우, 제1 기판(101)에서 정전기가 발생하는 것을 최소화할 수 있고, 정전기 차단 및 배출을 위한 구성을 간소화할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 기판(101)을 정전기 발생 가능성이 낮은 투명 전도성 산화물층이나 산화물 반도체층 중 어느 하나로 형성하여, 정전기로 인한 손상이나 표시 품질 저하를 최소화할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 기판(101)을 투명 전도성 산화물과 산화물 반도체 중 하나로 형성하여, 제1 기판(101)을 통해 외부의 수분이나 산소 등이 표시 장치(100) 내부로 침투하는 것을 최소화할 수 있다. 투명 전도성 산화물층이나 산화물 반도체로 제1 기판(101)을 형성하는 경우, 제1 기판(101)을 진공 환경에서 형성하므로 이물 발생 가능성이 현저하게 낮다. 또한, 이물이 발생하더라도 이물 크기가 매우 작기 때문에 표시 장치(100) 내부로 수분 및 산소가 침투하는 것을 최소화할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 기판(101)을 이물 발생 가능성이 낮고, 투습 성능이 우수한 투명 전도성 산화물이나 산화물 반도체로 형성하여, 유기층을 포함하는 발광 소자(OLED) 및 표시 장치(100)의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 기판(101)을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하여, 제1 기판(101) 하부에 얇고, 저렴한 배리어 필름을 부착하여 사용할 수 있다. 제1 기판(101)이 투습 성능이 낮은 물질, 예를 들어, 플라스틱 등으로 이루어진 경우, 두껍고 비싼 고성능의 배리어 필름을 부착하여 투습 성능을 보완할 수 있다. 그러나, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 기판(101)을 투습 성능이 우수한 투명 전도성 산화물 또는 산화물 반도체로 형성하기 때문에, 제1 기판(101) 하부에 두께가 얇고 저렴한 배리어 필름 부착이 가능하다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 기판(101)을 투습 성능이 우수한 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 구성하여, 표시 장치(100)의 제조 비용을 절감할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 기판(101)을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하여, LLO(Laser Lift Off) 공정을 수행할 수 있다. 표시 장치(100)의 제조 시, 제1 기판(101) 아래에 희생층이 형성된 임시 기판(SUB)을 부착한 후 제1 기판(101) 상에 화소부(120)를 형성할 수 있다. 희생층은 예를 들어, 수소화된 비정질 실리콘 또는 수소화 처리되고 불순물이 도핑된 비정질 실리콘 등이 사용될 수 있다. 그리고 표시 장치(100)의 제조가 완료된 후, 임시 기판(SUB)의 하부에서 레이저를 조사하면 희생층의 수소가 탈수소화되며 희생층 및 임시 기판(SUB)이 제1 기판(101)으로부터 분리될 수 있다. 이때, 투명 전도성 산화물 및 산화물 반도체는 희생층 및 임시 기판(SUB)과의 LLO 공정이 가능한 물질이므로, 제1 기판(101)을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하더라도 제1 기판(101)과 임시 기판(SUB)을 용이하게 분리할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 기판(101)이 LLO 공정이 가능한 투명 전도성 산화물층 또는 산화물 반도체 중 하나로 구성되기 때문에, 기존 공정 및 장비로도 표시 장치(100)를 용이하게 제조할 수 있다.
한편, 상술한 바와 같이 투명 전도성 산화물층 또는 산화물 반도체 중 하나로 구성된 제1 기판을 사용하는 경우, LLO 공정을 위해 제1 기판을 표시 장치 전체 영역에 배치할 수 있다. 즉, 제1 기판이 표시 장치의 표시 영역 및 비표시 영역 전체에 배치될 수 있다. 이때, 제1 기판 및 무기층이 표시 장치의 최외곽 영역까지 연장되도록 배치된다. 다만, 이와 같이 제1 기판 및 무기층이 최와곽 영역에 배치되는 경우, 외부의 충격에 의해 용이하게 제1 기판 및 무기층이 크랙되어 손상될 수 있다.
또한, 상대적으로 높은 강성을 갖는 제2 기판의 경계에서 외력이 가해지는 경우 제2 기판의 경계에 대응하는 영역에서 제1 기판 및 무기층이 크랙되어 손상될 수 있다. 이에, 표시 장치의 신뢰성이 저하될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)에서는 평탄화층(114)이 무기층(110) 및 제1 기판(101)의 측면을 둘러싸도록 배치되는 제2 평탄화층(114b)을 포함하도록 구성한다. 또한, 제1 기판(101), 무기층(110), 화소부(120), 접착층(130) 및 제2 기판(140)의 측면을 둘러싸도록 씰 부재(141)가 배치된다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 표시 장치(100)의 외곽부에 제1 기판(101) 및 무기층(110)이 배치되지 않을 수 있고, 제1 기판(101) 및 무기층(110)의 끝단을 평탄화층(114) 및 씰 부재(141)가 보호할 수 있다. 이에, 평탄화층(114) 및 씰 부재(141)는 측면 타격 시 범퍼(bumper)와 같은 기능을 하여 측면 강성이 개선될 수 있다. 또한, 제2 기판(140)의 경계에 대응하는 영역에도 제1 기판(101) 및 무기층(110)이 배치되지 않을 수 있다. 이에, 표시 장치(100) 외부로부터의 충격 및 제2 기판(140)의 경계에 가해지는 응력에 의해 제1 기판(101) 및 무기층(110)이 손상되거나 크랙되지 않을 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 신뢰성이 개선될 수 있고, 크랙에 의한 구동 불량이 발생하는 것 또한 저감시킬 수 있다
한편, 표시 장치 제조 공정에서는 표시 장치를 셀 단위로 절단하는 스크라이빙 공정이 수행된다. 스크라이빙 공정 후 형성된 절단면에는 미세한 칩핑(chipping) 및 크랙(crack)과 같은 결함(defect)이 존재할 수 있으며, 이러한 결함이 시작점이 되어 크랙이 전파될 수 있고, 표시 장치의 신뢰성이 문제가 될 수 있다. 예를 들어, 스크라이빙 공정에서 임시 기판과 함께 제1 기판, 무기층, 평탄화층 등이 절단될 수 있으며, 제1 기판, 무기층 및 평탄화층의 일면은 절단면으로 형성될 수 있다. 이러한, 제1 기판, 무기층 및 평탄화층의 절단면에 미세한 칩핑 및 크랙 존재하는 경우, 제조 공정 중 또는 제조 공정이 완료된 후에 크랙이 표시 장치 내부로 전파될 수 있어 투습이 문제될 수 있고, 신뢰성이 저하될 수 있다. 나아가, 제1 기판 및 무기층에 크랙이 발생하는 경우, 해당 크랙이 무기층 상의 다른 구성요소에도 전파될 수 있고, 특히 배선이나 회로 구성에 전파되는 경우 구동 불량이 발생될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)는 최종 제품에서 절단면이 존재하지 않도록 구성된다. 상술한 바와 같이 제조 공정 중에 발생하는 절단면(Sl)은 임시 기판(SUB)을 스크라이빙하는 과정에서 발생하는 절단면(Sl)만 존재하고, 제1 기판(101), 무기층(110), 평탄화층(114) 및 뱅크(115)는 모두 스크라이빙 공정에 의해 절단되지 않는다. 또한, 절단면(Sl)을 포함하는 임시 기판(SUB)의 경우 LLO 공정을 통해 제거되는 대상이므로, 최종 제품인 표시 장치(100)에는 포함되지 않는다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 스크라이빙 공정에 따른 절단면(Sl)이 최종적으로 존재하지 않으므로, 절단면(Sl)으로부터 시작되는 크랙 전파를 차단하여 신뢰성이 개선될 수 있다.
한편, LLO 공정을 위해 제1 기판을 표시 장치의 표시 영역 및 비표시 영역 전체에 배치하는 경우, 씰 부재를 형성한 후 스크라이빙 공정이 수행된다. 이때, 씰 부재의 끝단에서 정확하게 스크라이빙 공정이 수행되어 씰 부재 하부에 배치되는 구성요소가 모두 씰 부재와 중첩하도록 배치되는 것이 바람직하다. 그러나, 스크라이빙 공정에서의 공정 오차가 존재하므로, 스크라이빙 공정이 씰 부재의 끝단보다 공정 마진 정도로 외측에서 수행된다. 이에, 씰 부재 하부에 배치되는 구성요소, 예를 들어, 평탄화층, 무기층 및 제1 기판 중 일부는 씰 부재의 끝단보다 외부로 돌출되는 부분이 존재한다. 이러한 돌출 부분은 씰 부재에 의해 보호받지 못하므로, 제조 공정 중 또는 제조 공정 후에 외부 충격에 의해 쉽게 크랙될 수 있고, 이러한 크랙은 표시 장치 내부로 쉽게 전파될 수 있다.
본 발명에 일 실시예에 따른 표시 장치(100)에서는 뱅크(115), 평탄화층(114), 무기층(110) 및 제1 기판(101) 모두의 끝단이 씰 부재(141)의 끝단보다 내측에 배치된다. 즉, 제조 공정 중에 임시 기판(SUB)과 희생층(SL)의 끝단이 뱅크(115), 평탄화층(114), 무기층(110) 및 제1 기판(101)의 끝단보다 외부로 돌출되도록 배치되어, 씰 부재(141)가 임시 기판(SUB) 및 희생층(SL) 상에 접하도록 배치된다. 이에, 스크라이빙 공정에서 씰 부재(141)의 끝단보다 임시 기판(SUB)의 끝단이 외부로 돌출되도록 배치되더라도 LLO 공정에서 씰 부재(141)의 끝단보다 돌출된 임시 기판(SUB)이 제거된다. 따라서, 최종 제품인 표시 장치(100)에서 씰 부재(141)가 뱅크(115), 평탄화층(114), 무기층(110), 제1 기판(101) 및 무기층(110)의 측면을 둘러싸도록 배치될 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치에서(100)는 씰 부재(141)의 미도포 영역이 존재하지 않도록 하여, 씰 부재(141) 미도포에 따른 크랙 발생 및 전파를 억제할 수 있다.
도 8a는 본 발명의 다른 실시예에 따른 표시 장치의 제조 공정을 설명하기 위한 단면도이다. 도 8b는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다. 도 8a는 스크라이빙 공정을 수행한 후의 상태를 단면도이고, 도 8b는 LLO 공정을 수행한 후의 상태를 나타내는 단면도이다. 도 8a 및 도 8b의 표시 장치(800)는 도 1 내지 도 7b의 표시 장치(100)와 비교하여 평탄화층(814), 뱅크(815), 접착층(830) 및 씰 부재(841)의 배치만이 상이할 뿐, 다른 구성요소는 실질적으로 동일하므로, 중복 설명을 생략한다.
먼저, 도 8a를 참조하면, 임시 기판(SUB), 희생층(SL), 제1 기판(101) 및 무기층(110)이 배치되고, 임시 기판(SUB), 제1 기판(101) 및 무기층(110) 상에 평탄화층(814)이 배치된다.
임시 기판(SUB), 제1 기판(101) 및 무기층(110) 상에 평탄화층(814)이 배치된다. 평탄화층(814)은 제1 기판(101)의 전면을 커버할 수 있도록 배치된다. 평탄화층(814)의 끝단은 비표시 영역(NA)에서 제1 기판(101)의 끝단 및 무기층(110)의 끝단보다 외측에 위치할 수 있다.
평탄화층(814)은 제1 평탄화층(814a) 및 제2 평탄화층(814b)을 포함할 수 있다. 제1 평탄화층(814a)은 제1 기판(101)과 중첩하는 영역에 배치되고, 제2 평탄화층(814b)은 제1 기판(101)과 중첩하지 않는 영역에 배치된다.
임시 기판(SUB), 제1 기판(101), 무기층(110) 및 평탄화층(814) 상에 뱅크(815)가 배치된다. 뱅크(815)의 끝단은 비표시 영역(NA)에서 제2 평탄화층(814b)의 끝단과 동일 평면 상에 위치할 수 있다. 다만, 이에 제한되지 않고, 뱅크(815)의 끝단은 제2 평탄화층(814b)의 끝단보다 내측에 위치할 수 있다.
뱅크(815) 상에 캐소드(CA), 접착층(830) 및 제2 기판(140)이 배치될 수 있다.
접착층(830)은 제1 기판(101), 무기층(110), 평탄화층(814) 및 뱅크(815)의 측면을 둘러싸도록 뱅크(815) 상에 배치될 수 있다. 이에, 도 8a를 참조하면, 제2 평탄화층(814b)의 끝단은 접착층(830)의 끝단보다 내측에 위치할 수 있고, 이에, 접착층(830)은 평탄화층(814)의 측면을 둘러싸도록 배치될 수 있다. 접착층(830)의 끝단은 희생층(SL)과 접할 수 있다.
제2 기판(140)은 접착층(830)의 상면과 접하도록 배치될 수 있다. 이때, 제2 기판(140)의 끝단은 제1 기판(101), 무기층(110), 평탄화층(814), 뱅크(815) 및 접착층(830)의 끝단보다 외측에 배치될 수 있다.
제2 기판(140)의 측면을 둘러싸도록 배치되는 씰 부재(841)가 배치될 수 있다. 씰 부재(841)가 접착층(830)의 끝단을 덮을 수 있다.
이어서, 도 8b를 참조하면, LLO 공정을 통해 제1 기판(101)과 임시 기판(SUB)을 분리할 수 있다. 그리고 LLO 공정에서 제1 기판(101), 제2 평탄화층(814b), 접착층(830) 및 씰 부재(841)가 임시 기판(SUB)과 분리될 수 있다. 이에, 제2 평탄화층(814b), 접착층(830) 및 씰 부재(841)는 제1 기판(101) 외측에서 제1 기판(101)과 동일층 상에 배치될 수 있다.
한편, 보다 용이한 LLO 공정을 위해 제1 기판(101)과 동일층 상에 배치되는 접착층(830)의 폭(W)은 100 ㎛ 이하일 수 있다. LLO 공정에서 접착층(830)과 임시 기판(SUB) 사이에는 희생층(SL)이 존재하므로, LLO 공정에 의해 접착층(830)과 임시 기판(SUB)이 분리될 수 있으나, 접착층(830) 자체의 접착력에 의해 용이하게 LLO 공정이 이루어지지 않을 수도 있다. 이에, 제1 기판(101)과 동일층 상에 배치되는 접착층(830)의 폭(W)을 100 ㎛ 이하로 하여, 접착층(830)과 임시 기판(SUB) 간의 접착력을 최소화하여, 보다 용이하게 LLO 공정이 이루어질 수 있다.
본 발명의 다른 실시예에 따른 표시 장치(800)에서는 평탄화층(814)이 무기층(110) 및 제1 기판(101)의 측면을 둘러싸도록 배치되는 제2 평탄화층(814b)을 포함하도록 구성한다. 또한, 제1 기판(101), 무기층(110), 화소부(120)의 측면을 둘러싸도록 접착층(830)이 배치되고, 접착층(830) 및 제2 기판(840)의 측면을 둘러싸도록 씰 부재(841)가 배치된다. 따라서, 본 발명의 다른 실시예에 따른 표시 장치(800)에서는 표시 장치(800)의 외곽부에 제1 기판(101) 및 무기층(110)이 배치되지 않을 수 있고, 제1 기판(101) 및 무기층(110)의 끝단을 평탄화층(814), 접착층(830) 및 씰 부재(841)가 보호할 수 있다. 이에, 평탄화층(814), 접착층(830) 및 씰 부재(841)는 측면 타격 시 범퍼와 같은 기능을 하여 측면 강성이 개선될 수 있다. 이에, 표시 장치(800) 외부로부터의 충격에 의해 제1 기판(101) 및 무기층(110)이 손상되거나 크랙되지 않을 수 있다. 따라서, 본 발명의 다른 실시예에 따른 표시 장치(800)에서는 신뢰성이 개선될 수 있고, 크랙에 의한 구동 불량이 발생하는 것 또한 저감시킬 수 있다
본 발명의 다른 실시예에 따른 표시 장치(800)는 최종 제품에서 절단면이 존재하지 않도록 구성된다. 상술한 바와 같이 제조 공정 중에 발생하는 절단면(Sl)은 임시 기판(SUB)을 스크라이빙하는 과정에서 발생하는 절단면(Sl)만 존재하고, 제1 기판(101), 무기층(110), 평탄화층(814) 및 뱅크(815)는 모두 스크라이빙 공정에 의해 절단되지 않는다. 또한, 절단면(Sl)을 포함하는 임시 기판(SUB)의 경우 LLO 공정을 통해 제거되는 대상이므로, 최종 제품인 표시 장치(800)에는 포함되지 않는다. 따라서, 본 발명의 다른 실시예에 따른 표시 장치(800)에서는 스크라이빙 공정에 따른 절단면(Sl)이 최종적으로 존재하지 않으므로, 절단면(Sl)으로부터 시작되는 크랙 전파를 차단하여 신뢰성이 개선될 수 있다.
본 발명에 다른 실시예에 따른 표시 장치(800)에서는 뱅크(815), 평탄화층(814), 무기층(110) 및 제1 기판(101) 모두의 끝단이 씰 부재(841)의 끝단보다 내측에 배치된다. 따라서, 최종 제품인 표시 장치(800)에서 씰 부재(841)가 뱅크(815), 평탄화층(814), 무기층(110), 제1 기판(101) 및 무기층(110)의 측면을 둘러싸도록 배치될 수 있다. 따라서, 본 발명의 다른 실시예에 따른 표시 장치에서(800)는 씰 부재(841)의 미도포 영역이 존재하지 않도록 하여, 씰 부재(841) 미도포에 따른 크랙 발생 및 전파를 억제할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시 영역 및 표시 영역을 둘러 싸는 비표시 영역을 포함하고, 투명 전도성 산화물과 산화물 반도체 중 하나로 이루어진 제1 기판, 제1 기판 상에 배치되는 무기층, 무기층 상에 배치되는 평탄화층, 복수의 무기층 및 평탄화층 상에 배치되는 접착층 및 접착층 상에 배치되는 제2 기판을 포함하고, 평탄화층은 제1 기판과 중첩하는 영역에 배치되는 제1 평탄화층 및 제1 평탄화층의 측면을 둘러싸도록 배치되는 제2 평탄화층을 포함한다.
본 발명의 다른 특징에 따르면, 제2 평탄화층은 무기층 및 제1 기판의 측면을 둘러싸도록 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 기판 상에서 비표시 영역의 일측에 배치되는 플렉서블 필름을 더 포함하고, 제2 평탄화층은 플렉서블 필름이 배치된 일측을 제외한 측부의 비표시 영역에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 평탄화층은 제1 기판 외측에서 제1 기판과 동일층 상에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 평탄화층 및 제2 평탄화층은 일체로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 기판의 측면을 둘러싸도록 배치되는 씰 부재를 더 포함하고, 제2 평탄화층의 끝단은 씰 부재보다 내측에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 기판, 제2 평탄화층 및 씰 부재는 동일 층 상에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 기판의 하면, 제2 평탄화층의 하면 및 씰 부재의 하면에 접착되는 편광판 또는 배리어 필름을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 평탄화층의 끝단은 접착층의 끝단보다 외측에 위치할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 기판 및 복수의 무기층의 끝단은 접착층의 끝단보다 내측에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 평탄화층의 끝단은 접착층의 끝단보다 내측에 위치할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 기판과 동일층 상에 배치되는 접착층의 폭은 100 ㎛ 이하일 수 있다.
본 발명의 또 다른 특징에 따르면, 평탄화층은 무기층의 끝단을 덮고, 제2 뱅크와 이격되어 배치될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 복수의 화소를 포함하는 표시 영역 및 표시 영역을 둘러 싸는 비표시 영역을 포함하고, 투명 전도성 산화물과 산화물 반도체 중 하나로 이루어진 제1 기판, 제1 기판 상에 배치되는 무기층, 무기층 상에 배치되는 평탄화층, 복수의 무기층 및 평탄화층 상에 배치되는 접착층, 접착층 상에 배치되는 제2 기판 및 제2 기판의 측면을 둘러싸도록 배치되는 씰 부재를 포함하고, 씰 부재는 평탄화층의 측면을 둘러싸도록 배치되고, 평탄화층은 제1 기판 및 무기층의 측면을 둘러싸도록 배치된다.
본 발명의 다른 특징에 따르면, 제1 기판의 하면, 평탄화층의 하면의 일부, 씰 부재의 하면은 동일 평면 상에 위치할 수 있다.
본 발명의 또 다른 특징에 따르면, 접착층의 끝단은 평탄화층의 상면 상에 위치할 수 있다.
본 발명의 또 다른 특징에 따르면, 접착층은 평탄화층의 측면을 둘러싸도록 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 800: 표시 장치
101: 제1 기판
110: 무기층
111: 상부 버퍼층
112: 게이트 절연층
113: 패시베이션층
114, 814: 평탄화층
114a, 814a: 제1 평탄화층
114b, 814b: 제2 평탄화층
115, 815: 뱅크
116: 하부 버퍼층
120: 화소부
130, 830: 접착층
140: 제2 기판
141, 841: 씰 부재
150: 편광판
160: 플렉서블 필름
170: 인쇄 회로 기판
AA: 표시 영역
NA: 비표시 영역
NA1: 게이트 구동 영역
SP: 서브 화소
SPR: 적색 서브 화소
SPG: 녹색 서브 화소
SPB: 청색 서브 화소
SPW: 백색 서브 화소
OLED: 발광 소자
AN: 애노드
EL: 발광층
CA: 캐소드
DP: 구동 회로
TR1: 제1 트랜지스터
ACT1: 제1 액티브층
GE1: 제1 게이트 전극
SE1: 제1 소스 전극
DE1: 제1 드레인 전극
TR2: 제2 트랜지스터
ACT2: 제2 액티브층
GE2: 제2 게이트 전극
SE2: 제2 소스 전극
DE2: 제2 드레인 전극
TR3: 제3 트랜지스터
ACT3: 제3 액티브층
GE3: 제3 게이트 전극
SE3: 제3 소스 전극
DE3: 제3 드레인 전극
SC: 스토리지 커패시터
SC1: 제1 커패시터 전극
SC2: 제2 커패시터 전극
GL: 게이트 배선
DL: 데이터 배선
DL1: 제1 데이터 배선
DL2: 제2 데이터 배선
DL3: 제3 데이터 배선
DL4: 제4 데이터 배선
SL: 센싱 배선
RL: 기준 배선
RLa: 보조 기준 배선
VDD: 고전위 전원 배선
VDDa: 보조 고전위 전원 배선
VSS: 저전위 전원 배선
LS: 차광층
N1: 제1 노드
N2: 제2 노드
CF: 컬러 필터
CFR: 적색 컬러 필터
CFG: 녹색 컬러 필터
CFB: 청색 컬러 필터
CT: 도전 테이프
PE: 패드 전극
GD: 게이트 구동부
W: 제1 폭
Sl: 절단면
P: 패드
AD: 접착 부재

Claims (16)

  1. 복수의 화소를 포함하는 표시 영역 및 상기 표시 영역을 둘러 싸는 비표시 영역을 포함하고, 투명 전도성 산화물과 산화물 반도체 중 하나로 이루어진 제1 기판;
    상기 제1 기판 상에 배치되는 무기층;
    상기 무기층 상에 배치되는 평탄화층;
    상기 복수의 무기층 및 상기 평탄화층 상에 배치되는 접착층; 및
    상기 접착층 상에 배치되는 제2 기판을 포함하고,
    상기 평탄화층은 상기 제1 기판과 중첩하는 영역에 배치되는 제1 평탄화층 및 상기 제1 평탄화층의 측면을 둘러싸도록 배치되는 제2 평탄화층을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제2 평탄화층은 상기 무기층 및 상기 제1 기판의 측면을 둘러싸도록 배치되는, 표시 장치.
  3. 제1항에 있어서,
    상기 제1 기판 상에서 상기 비표시 영역의 일측에 배치되는 플렉서블 필름을 더 포함하고,
    상기 제2 평탄화층은, 상기 플렉서블 필름이 배치된 상기 일측을 제외한 측부의 상기 비표시 영역에 배치되는, 표시 장치.
  4. 제1항에 있어서,
    상기 제2 평탄화층은 상기 제1 기판 외측에서 상기 제1 기판과 동일층 상에 배치되는, 표시 장치.
  5. 제1항에 있어서,
    상기 제1 평탄화층 및 상기 제2 평탄화층은 일체로 이루어지는, 표시 장치.
  6. 제1항에 있어서,
    상기 제2 기판의 측면을 둘러싸도록 배치되는 씰 부재를 더 포함하고,
    상기 제2 평탄화층의 끝단은 상기 씰 부재의 끝단보다 내측에 배치되는, 표시 장치.
  7. 제6항에 있어서,
    상기 제1 기판, 상기 제2 평탄화층 및 상기 씰 부재는 동일 층 상에 배치되는, 표시 장치.
  8. 제6항에 있어서,
    상기 제1 기판의 하면, 상기 제2 평탄화층의 하면 및 상기 씰 부재의 하면에 접착되는 편광판 또는 배리어 필름을 더 포함하는, 표시 장치.
  9. 제1항에 있어서,
    상기 제2 평탄화층의 끝단은 상기 접착층의 끝단보다 외측에 위치하는, 표시 장치.
  10. 제9항에 있어서,
    상기 제1 기판 및 상기 복수의 무기층의 끝단은 상기 접착층의 끝단보다 내측에 배치되는, 표시 장치.
  11. 제1항에 있어서,
    상기 제2 평탄화층의 끝단은 상기 접착층의 끝단보다 내측에 위치하는, 표시 장치.
  12. 제11항에 있어서,
    상기 제1 기판과 동일층 상에 배치되는 상기 접착층의 폭은 100 ㎛ 이하인, 표시 장치.
  13. 복수의 화소를 포함하는 표시 영역 및 상기 표시 영역을 둘러 싸는 비표시 영역을 포함하고, 투명 전도성 산화물과 산화물 반도체 중 하나로 이루어진 제1 기판;
    상기 제1 기판 상에 배치되는 무기층;
    상기 무기층 상에 배치되는 평탄화층;
    상기 복수의 무기층 및 상기 평탄화층 상에 배치되는 접착층;
    상기 접착층 상에 배치되는 제2 기판; 및
    상기 제2 기판의 측면을 둘러싸도록 배치되는 씰 부재를 포함하고,
    상기 씰 부재는 상기 평탄화층의 측면을 둘러싸도록 배치되고,
    상기 평탄화층은 상기 제1 기판 및 상기 무기층의 측면을 둘러싸도록 배치되는, 표시 장치.
  14. 제13항에 있어서,
    상기 제1 기판의 하면, 상기 평탄화층의 하면의 일부, 상기 씰 부재의 하면은 동일 평면 상에 위치하는, 표시 장치.
  15. 제13항에 있어서,
    상기 접착층의 끝단은 상기 평탄화층의 상면 상에 위치하는, 표시 장치.
  16. 제13항에 있어서,
    상기 접착층은 상기 평탄화층의 측면을 둘러싸도록 배치되는, 표시 장치.
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