KR20220027413A - 회로 기판, 반도체 패키지 기판 및 이의 제조 방법 - Google Patents

회로 기판, 반도체 패키지 기판 및 이의 제조 방법 Download PDF

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KR20220027413A
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남일식
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Abstract

실시 예에 따른 회로 기판은 절연층; 상기 절연층의 일면 위에 배치된 회로 패턴; 상기 절연층의 상기 일면 위에 배치되고, 상기 회로 패턴을 노출하는 개구부를 가지는 제1 보호층을 포함하고, 상기 제1 보호층의 상기 개구부의 내벽은, 상기 제1 보호층의 하면으로부터 연장되고, 제1 경사각을 가지는 평면의 제1 부분과, 상기 제1 부분으로부터 연장되고, 제1 곡률을 가지는 곡면의 제2 부분을 포함한다.

Description

회로 기판, 반도체 패키지 기판 및 이의 제조 방법{CIRCUIT BOARD, PACKAGE BOARD AND PACKAGE BOARD AND MANUFACTURING METHOD THEREOF}
실시 예는 회로 기판에 관한 것으로, 특히 언더필 또는 몰딩을 위한 물질의 주입성을 향상시킬 수 있는 회로 기판, 반도체 패키지 기판 및 이의 제조 방법에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 인쇄회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
인쇄회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안되고 있다. 예를 들어, 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰에스에이피(MSAP; modified semi-additive process) 등이 제안되었다.
이러한 인쇄회로기판은 상부에 소자를 실장하고, 상기 실장된 소자를 언더필 또는 몰딩을 통해 매립하는 패키지 기판으로 이용될 수 있다. 그러나, 종래의 패키지 기판은 상기 언더필 또는 몰딩을 위한 언더필 물질 또는 에폭시 물질의 주입 공간이 확보되지 않아 이에 따른 신뢰성 문제를 가지고 있다.
실시 예에서는 새로운 구조의 회로 기판, 반도체 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 안정적인 언더필 디스펜싱 공간 영역의 확보가 가능한 회로 기판, 반도체 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 언더필 또는 몰딩을 위한 물질의 주입성을 극대화하여 이에 따른 다양한 신뢰성 문제를 해결할 수 있는 회로 기판, 반도체 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 절연층; 상기 절연층의 일면 위에 배치된 회로 패턴; 상기 절연층의 상기 일면 위에 배치되고, 상기 회로 패턴을 노출하는 개구부를 가지는 제1 보호층을 포함하고, 상기 제1 보호층의 상기 개구부의 내벽은, 상기 제1 보호층의 하면으로부터 연장되고, 제1 경사각을 가지는 평면의 제1 부분과, 상기 제1 부분으로부터 연장되고, 제1 곡률을 가지는 곡면의 제2 부분을 포함한다.
또한, 상기 제1 경사각은, 상기 제1 보호층의 하면에 대해 수직하다.
또한, 상기 제1 보호층의 상기 제1 부분의 표면 거칠기는, 상기 제1 보호층의 상기 제2 부분의 표면 거칠기와 다르다.
또한, 상기 제1 보호층의 상기 제1 부분의 높이는, 상기 회로 패턴의 높이보다 크거나 동일하다.
또한, 상기 제1 보호층 위에 배치되고, 상기 제1 보호층의 개구부를 노출하는 개구부를 가지는 제2 보호층을 포함하며, 상기 제2 보호층의 개구부의 내벽은 상기 제1 보호층의 상기 제2 부분과 연결되고, 제2 곡률을 가지는 곡면이다.
또한, 상기 제2 곡률은 상기 제1 곡률보다 크다.
한편, 실시 예에 따른 패키지 기판은 절연층; 상기 절연층의 일면 위에 배치된 회로 패턴; 상기 절연층의 상기 일면 위에 배치되고, 상기 회로 패턴을 노출하는 개구부를 가지는 제1 보호층; 상기 제1 보호층의 개구부를 통해 노출된 상기 회로 패턴 상에 실장되는 소자; 및 상기 제1 보호층의 개구부 및 상기 소자의 하부 영역을 덮는 언더필부를 포함하고, 상기 제1 보호층의 상기 개구부의 내벽은, 상기 제1 보호층의 하면으로부터 연장되고, 제1 경사각을 가지는 평면의 제1 부분과, 상기 제1 부분으로부터 연장되고, 제1 곡률을 가지는 곡면의 제2 부분을 포함하고, 상기 제1 경사각은, 상기 제1 보호층의 하면에 대해 수직하고, 상기 제1 보호층의 상기 제1 부분의 표면 거칠기는, 상기 제1 보호층의 상기 제2 부분의 표면 거칠기와 다르며, 상기 제1 보호층의 상기 제1 부분의 높이는, 상기 회로 패턴의 높이보다 크거나 동일하다.
한편, 다른 실시 예에 따른 패키지 기판은 절연층; 상기 절연층의 일면 위에 배치된 회로 패턴; 상기 절연층의 상기 일면 위에 배치되고, 상기 회로 패턴을 노출하는 개구부를 가지는 제1 보호층; 상기 제1 보호층의 개구부를 통해 노출된 상기 회로 패턴 상에 실장되는 소자; 및 상기 제1 보호층, 상기 회로 패턴 및 상기 소자를 전체적으로 덮는 몰딩층을 포함하고, 상기 제1 보호층의 상기 개구부의 내벽은, 상기 제1 보호층의 하면으로부터 연장되고, 제1 경사각을 가지는 평면의 제1 부분과, 상기 제1 부분으로부터 연장되고, 제1 곡률을 가지는 곡면의 제2 부분을 포함하고, 상기 제1 경사각은, 상기 제1 보호층의 하면에 대해 수직하고, 상기 제1 보호층의 상기 제1 부분의 표면 거칠기는, 상기 제1 보호층의 상기 제2 부분의 표면 거칠기와 다르며, 상기 제1 보호층의 상기 제1 부분의 높이는, 상기 회로 패턴의 높이보다 크거나 동일하다.
한편, 실시 예에 따른 회로 기판의 제조 방법은 절연층의 일면에 회로 패턴을 형성하고, 상기 절연층의 상기 일면 위에 배치되고, 상기 회로 패턴을 덮는 제1 보호층을 형성하고, 상기 제1 보호층을 노광 및 현상하여, 상기 보호층에 상기 회로 패턴을 노출하는 개구부를 형성하고, 상기 형성된 1차 개구부의 내벽의 일부를 레이저 가공하여 최종적인 개구부를 형성하는 것을 포함하고, 상기 제1 보호층의 상기 최종적인 개구부의 내벽은, 상기 노광 및 현상에 의해 형성된 제1 부분과, 상기 레이저 가공에 의해 형성된 제2 부분을 포함한다.
또한, 상기 제1 보호층의 상기 제1 부분은, 상기 제1 보호층의 하면으로부터 연장되고, 제1 경사각을 가지는 평면의 제1 부분과, 상기 제1 부분으로부터 연장되고, 제1 곡률을 가지는 곡면의 제2 부분을 포함한다.
또한, 상기 제1 경사각은, 상기 제1 보호층의 하면에 대해 수직하다.
또한, 상기 제1 보호층의 상기 제1 부분의 표면 거칠기는, 상기 제1 보호층의 상기 제2 부분의 표면 거칠기와 다르다.
또한, 상기 제1 보호층의 상기 제1 부분의 높이는, 상기 회로 패턴의 높이보다 크거나 동일하다.
실시 예에서는 1층으로 구성된 제1 보호층에 2번의 개구부 가공 공정을 진행하고, 이에 따라, 상기 제1 보호층의 개구부의 내벽의 적어도 일부가 곡면을 가지도록 한다. 이에 따르면, 실시 예에서는 상기 곡면을 가지는 부분을 통해 언더필 물질 또는 에폭시 물질이 상기 개구부 내로 안정적으로 주입될 수 있도록 한다. 예를 들어, 제1 보호층은 제1 부분 및 제2 부분을 포함하고, 상기 제2 부분은 곡면을가질 수 있다. 이에 따라, 상기 제1 보호층의 제2 부분이 곡면을 가짐에 따라, 상기 제2 부분의 최상단으로부터 소자의 하단까지의 거리에 의해 결정되는 디스펜싱 공간을 충분히 확보할 수 있다. 또한, 실시 예에서는 상기 제1 보호층의 상기 제2 부분이 곡면을 가짐에 따라, 상기 제1 보호층의 제2 부분 상에 언더필 물질 또는 에폭시 물질을 투입하는 경우, 상기 제2 부분의 곡면을 따라 자연스럽게 상기 언더필 물질 또는 에폭시 물질이 상기 개구부의 내부로 유입될 수 있으며, 이에 따른 주입성(capillary)을 극대화할 수 있다.
한편, 상기 제1 보호층의 개구부의 내벽이 전체적으로 상기 제2 부분과 같은 곡면을 가질 수 있다. 그러나, 이와 같은 경우, 상기 개구부 내에 주입된 언더필 물질 또는 에폭시 물질이 상기 개구부의 외부로 흘러 나가는 문제가 발생할 수 있다. 다시 말해서, 상기 개구부의 내벽이 전체적으로 곡면을 가지는 경우, 상기 개구부의 내벽이 상기 개구부 내로 주입된 언더필 물질 또는 에폭시 물질을 가두는 댐 역할을 하지 못하게 되며, 이에 따라 상기 개구부 내로 주입된 언더필 물질 또는 에폭시 물질이 상기 개구부의 외부로 다시 흘러나가는 문제가 발생할 수 있다. 이에 반하여, 실시 예에서는 상기 제1 보호층의 개구부의 내벽이 제1 경사각을 가지는 평면의 제1 부분을 포함하도록 한다. 상기 제1 부분은 상기 절연층의 상면에 대해 실질적으로 수직할 수 있다. 이에 따라, 실시 예에서는 상기 제1 부분이 상기 개구부 내로 주입된 언더필 물질 또는 에폭시 물질을 가두는 댐 기능을 할 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 제1 보호층이 1층으로 구성됨에 따라, 소자에 배치되는 연결부의 높이를 최소화할 수 있으며, 이에 따른 패키지 기판의 전체적인 높이를 비교 예 대비 감소시킬 수 있다. 이에 따라, 실시 예에서는 패키지 기판의 슬림화를 달성할 수 있다.
도 1은 비교 예의 패키지 기판을 나타낸 도면이다.
도 2는 도 1의 비교 예의 패키지 기판에서의 언더필 공정의 문제점을 설명하기 위한 도면이다.
도 3은 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 4는 도 3의 A 영역의 확대도이다.
도 5는 제1 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 6은 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 7은 실시 예의 패키지 기판의 언더필 공정을 설명하기 위한 도면이다.
도 8 내지 도 11은 도 3에 도시된 제1 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 12는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다. 러한 안테나 및 AP 모듈은 인쇄회로기판에 패턴닝되거나 실장되기 때문에, 인쇄회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속'되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 비교 예의 패키지 기판을 나타낸 도면이고, 도 2는 도 1의 비교 예의 패키지 기판에서의 언더필 공정의 문제점을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 비교 예의 패키지 기판은 절연층(10), 회로 패턴(11, 12), 비아(13), 제1 보호층(14), 제2 보호층(15)을 포함하는 회로기판을 포함한다.
그리고, 상기 회로 기판의 회로 패턴(11, 12) 중 최상층에 배치된 회로 패턴(11)은 제1 보호층(14)의 개구부를 통해 노출되는 패드(11a)를 포함한다.
또한, 패키지 기판은 상기 패드(11a) 위에 배치되는 접착부(19)를 포함한다. 그리고, 상기 접착부(19) 위에는 소자(16)가 실장된다.
이때, 상기 소자(16)의 하면에는 UBM(Under Bump Metal, 17)이 형성된다. 또한, 상기 UBM(Under Bump Metal, 17) 아래에는 연결부(18)가 형성된다. 상기 연결부(18)는 일반적으로 구리 필러(Cu pillar)라고 한다.
즉, 소자(16)의 하면에는 UBM(17) 및 연결부(18)가 배치되고, 상기 패드(11a)의 상면에는 접착부(19)가 배치되며, 이에 따라 상기 접착부(19)에 상기 연결부(18)를 부착하는 것에 의해 상기 회로 기판 상에 소자(16)를 실장할 수 있다.
한편, 상기 소자(16)가 실장된 후에는 상기 소자의 보호를 위한 언더필 공정을 진행한다. 상기 언더필 공정은 상기 제1 보호층(14)의 개구부 내에 언더필 물질을 주입하고, 이를 경화시키는 것에 의해 진행된다.
이때, 상기 제1 보호층(14)은 상기 언더필 공정에서, 상기 언더필 물질의 주입 공간의 확보를 위해 2층 구조를 가진다.
즉, 제1 보호층(14)은 절연층(10)의 상면에 배치되는 제1-1 보호층(14-1)과, 상기 제1-1 보호층(14-1) 상에 배치되는 제1-2 보호층(14-2)을 포함한다.
이때, 상기 제1-1 보호층(14-1) 및 상기 제1-2 보호층(14-2)은 각각 개구부를 가진다. 그리고, 상기 제1-1 보호층(14-1)의 개구부의 크기는, 상기 제1-2 보호층(14-2)의 개구부의 크기보다 작다. 이에 따라, 상기 제1-1 보호층(14-1) 및 상기 제1-2 보호층(14-2)는 층상 구조를 가지게 된다.
다시 말해서, 비교 예에서는 2층의 보호층을 제공하고, 상기 2층의 보호층에 단차를 주어, 언더필 또는 몰드 에폭시가 상기 소자가 실장된 영역의 주위 또는 소자 내부로 주입될 수 있도록 한다. 이때, 비교 예에서는 언더필 또는 에폭시 물질이 상기 소자가 실장된 영역 내부로 안정적으로 흘러갈 수 있도록 상기 제1 보호층을 2층 구조를 가지도록 하며, 여기에 단차를 형성하고 있다.
그러나 이와 같은 비교 예의 패키지 기판은 패키지 디자인 설계 상, 제1 보호층이 2층 구조를 가지고 있으며, 이에 따라 상기 패키지 기판의 전체적인 높이를 줄이는데 한계가 있다. 구체적으로, 연결부(18)의 높이는 상기 제1 보호층(14) 중 제1-2 보호층(14-2)의 상면을 기준으로 결정되며, 이에 따라 비교 예의 패키지 기판은 상기 연결부(18)의 높이가 증가하고, 이에 따른 전체적인 기판의 높이(h1)가 증가하는 문제가 있다.
또한, 비교 예의 패키지 기판은 제1-2 보호층(14-2)의 개구부의 폭을 제1-1 보호층(14-1)의 폭 대비 크게 하여, 소자 실장 공간 내부로 언더필 또는 에폭시 물질이 안정적으로 흘러갈 수 있도록 디스펜싱 공간을 확보하고 있다. 이때, 상기 제1-2 보호층(14-2)의 폭이 작게 되면, 상기 언더필 또는 에폭시 물질의 주입성(capillary)이 저하되고, 이에 따른 에폭시 흐름성이 저하되어, 언더필이 정상적으로 이루어지지 않는 문제나 보이드와 같은 품질적인 문제가 발생하고 있다.
구체적으로, 비교 예의 패키지 기판은 제1-2 보호층(14-2)의 폭을 너무 작게 하는 경우, 상기 디스펜싱 공간(d1)이 확보되지 않아, 언더필 디스펜서(20)로부터 나오는 입자(21)가 소자 실장 공간 내부로 들어가는 입자(21a)도 있지만, 이의 외부로 빠지는 입자(21b)도 증가하는 문제가 있다.
또한, 비교 예의 패키지 기판은 제1-2 보호층(14-2)의 폭을 너무 크게 하는 경우, 디스펜싱 공간(d1)이 너무 넓어, 이에 따른 언더필 물질 또는 에폭시 물질의 양이 증가하여 이에 따른 비용이 증가하는 문제가 있다. 또한, 제1-2 보호층(14-2)의 폭을 너무 크게 하는 경우, 상기 제1-1 보호층(14-1)의 상면에 남아있는 언더필 물질 또는 에폭시 물질이 소자 실장 공간 내부로 흘러들어가지 않음에 따른 신뢰성 문제가 발생하게 된다.
이에 따라, 실시 예에서는 디스펜싱 공간을 확보하면서, 언더필 물질 또는 에폭시 물질의 주입 흐름성을 향상시키고, 이에 따른 패키지 기판의 전체적인 높이를 감소시킬 수 있는 회로 기판, 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
도 3은 제1 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 4는 도 3의 A 영역의 확대도이다.
도 3 및 도 4를 참조하면, 회로 기판은 절연층(110), 제1 회로 패턴(120), 제2 회로 패턴(130), 비아(140), 제1 보호층(150), 제2 보호층(160)을 포함한다.
절연층(110)은 복수의 적층구조에서, 어느 하나의 특정 층을 나타낸 것일 수 있다. 절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로 패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판, 및 절연 기판을 모두 포함할 수 있다.
예를 들어, 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(110)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 절연층(110)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(110)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(110)은 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 절연층(110)은 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
절연층(110)의 표면에는 회로 패턴이 배치될 수 있다.
예를 들어, 절연층(110)의 상면에는 제1 회로 패턴(120)이 형성될 수 있다. 또한, 절연층(110)의 하면에는 제2 회로 패턴(130)이 형성될 수 있다.
상기 제1 회로 패턴(120)은 상기 절연층(110)의 상면 위로 돌출되어 형성될 수 있다.
상기 제1 회로 패턴(120)의 하면은 상기 절연층(110)의 상면과 접촉할 수 있다.
제2 회로 패턴(130)은 절연층(110)의 하면 아래에 돌출되어 배치될 수 있다. 즉, 상기 제2 회로 패턴(130)의 상면은 상기 절연층(110)의 하면과 직접 접촉할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제2 회로 패턴(130)의 상면과 상기 절연층(110)의 하면 사이에는 상기 제2 회로 패턴(130)의 시드 금속층(미도시)이 배치될 수 있을 것이다.
즉, 실시 예에서의 패키지 기판은 SAP 또는 MSAP 공법에 의해 제조되며, 이에 따라 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 절연층(110)의 상면 및 하면으로부터 각각 돌출된 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 회로 패턴(120) 및 제2 회로 패턴(130) 중 적어도 하나는 상기 절연층(110) 내부에 매립된 구조를 가질 수 있을 것이다.
상기 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴(120) 및 상기 제2 회로 패턴(130)은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴(120)은 절연층(110)의 상면에 배치되고, 제1 보호층(150)의 개구부(155)를 통해 노출되는 패드(120a)를 포함할 수 있다. 상기 패드(120a)는 상기 절연층(110)의 상면에 배치되고, 상기 제1 보호층(150)의 개구부(155)를 통해 노출될 수 있다. 상기 패드(120a)는 패키지 기판에서의 소자를 실장하기 위한 소자 실장 패드일 수 있다.
상기 절연층(110) 내에는 비아(140)가 배치될 수 있다. 상기 비아(140)는 상기 절연층(110) 내에 배치되고, 그에 따라 서로 다른 층에 배치된 회로 패턴을 서로 전기적으로 연결할 수 있다.
즉, 비아(140)는 절연층(110) 내에 배치되어, 상면이 상기 제1 회로 패턴(120)의 하면과 연결될 수 있고, 하면이 상기 제2 회로 패턴(130)의 상면과 연결될 수 있다.
상기 비아(130)는 절연층(110) 내에 형성된 비아 홀(미도시)의 내부를 금속 물질로 충진하는 것에 의해 형성될 수 있다.
상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 절연층(110)을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 비아(140)를 형성할 수 있다. 상기 비아(140)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
절연층(110)의 상면에는 제1 보호층(150)이 배치되고, 절연층(110)의 하면에는 제2 보호층(160)이 배치될 수 있다. 상기 제1 보호층(150)은 절연층(110)의 상면 및 제1 회로 패턴(120)을 보호하기 위해, 상기 절연층(110)의 상면 위로 일정 높이를 가지고 배치될 수 있다. 상기 제1 보호층(150)은 솔더레지스트(SR)일 수 있으나, 이에 한정되지는 않는다.
제2 보호층(160)은 절연층(110)의 하면 및 상기 제2 회로 패턴(130)을 보호하기 위해, 상기 절연층(110)의 하면 아래로 일정 높이를 가지고 배치될 수 있다. 상기 제2 보호층(160)은 솔더레지스트(SR)일 수 있으나, 이에 한정되지는 않는다.
제1 보호층(150)은 상기 절연층(110)의 상면에 배치된 제1 회로 패턴(120) 중 패드(120a)를 노출하는 개구부(155)를 포함한다.
또한, 제2 보호층(160)은 상기 절연층(110)의 하면에 배치된 제2 회로 패턴(130) 중 적어도 하나의 하면을 노출하는 개구부(미도시)를 포함할 수 있다.
상기 제1 보호층(150)의 개구부(155)는 상부의 폭과 하부의 폭이 서로 다를 수 있다. 상기 제1 보호층(150)의 개구부(155)는 상부의 폭이 하부의 폭보다 클 수 있다. 상기 제1 보호층(150)은 단일 층이다. 그리고, 상기 제1 보호층(150)은 1층 구조를 가진다.
상기 제1 보호층(150)의 개구부(155)의 내벽은 영역별로 서로 다른 경사각을 가질 수 있다.
예를 들어, 상기 개구부(155)의 내벽은 상기 절연층(110)의 상면과 인접한 제1 부분(151)과, 상기 제1 부분(151)으로부터 연장되는 제2 부분(152)을 포함할 수 있다.
상기 개구부(155)의 내벽의 제1 부분(151)은 상기 제1 보호층(150)의 하면으로부터 상측 방향으로 연장될 수 있다. 또한, 개구부(155)의 내벽의 제2 부분(152)은 상기 제1 보호층(150)의 상면으로부터 하측 방향으로 연장될 수 있다.
상기 개구부(155)의 제1 부분(151) 및 제2 부분(152)은 상기 개구부(155)의 내벽, 또는 상기 제1 보호층(150)의 측면을 형성할 수 있다.
상기 개구부(155)의 상기 제1 부분(151)과 상기 제2 부분(152)은 서로 다른 표면 거칠기를 가질 수 있다. 예를 들어, 상기 개구부(155)의 상기 제1 부분(151)과 상기 제2 부분(152)은 서로 다른 방식에 의해 형성될 수 있다.
상기 개구부(155)의 제1 부분(151)은 애칭 공정에 의해 형성될 수 있다. 예를 들어, 상기 개구부(155)의 제1 부분(151)은 노광 및 현상 공정에 의해 형성될 수 있다. 이에 따라, 상기 개구부(155)의 제1 부분(151)은 제1 경사각을 가질 수 있다. 예를 들어, 상기 개구부(155)의 제1 부분(151)은 상기 절연층(110)의 상면 또는 상기 제1 보호층(150)의 하면에 대해 실질적으로 수직할 수 있다. 상기 개구부(155)의 상기 제1 부분(151)은 노광 및 현상 공정에 의해 형성됨에 따라 제1 표면 거칠기를 가질 수 있다. 예를 들어, 상기 개구부(155)의 상기 제1 부분(151)은 제1 경사각을 가지는 평면일 수 있다.
상기 개구부(155)의 제2 부분(152)은 레이저 가공에 의해 형성될 수 있다. 예를 들어, 상기 개구부(155)의 제2 부분(152)은 YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저 중 적어도 하나의 레이저를 통해 가공된 부분일 수 있다. 상기 제2 부분(152)은 상기 레이저 가공에 사용된 빔(beam)의 형상 또는 크기에 대응할 수 있다. 예를 들어, 상기 제2 부분(152)은 곡면일 수 있다. 예를 들어, 상기 제2 부분(152)는 하단에서부터 상단으로 갈수록 폭이 변화하는 곡면일 수 있다. 예를 들어, 상기 개구부(155)의 상기 제2 부분(152)은 제1 곡률을 가지는 곡면일 수 있다. 상기 개구부(155)의 제2 부분(152)은 레이저 공정에 의해 형성됨에 따라 제2 표면 거칠기를 가질 수 있다. 예를 들어, 상기 개구부(155)의 제2 부분(152)은 상기 제1 부분(151)이 가지는 제1 표면 거칠기보다 큰 제2 표면 거칠기를 가질 수 있다.
실시 예에서는 제1 보호층(150)에 2번의 개구부 가공 공정을 진행하고, 이에 따라, 상기 제1 보호층(150)의 적어도 일부가 곡면을 가지도록 한다. 이에 따르면, 실시 예에서는 상기 곡면을 가지는 제2 부분(152)을 통해 언더필 물질 또는 에폭시 물질이 상기 개구부(155) 내로 안정적으로 주입될 수 있도록 한다.
예를 들어, 제1 보호층(150)의 상기 제2 부분(152)은 곡면을 가진다. 이에 따라, 상기 제1 보호층(150)의 제2 부분(152)이 곡면을 가짐에 따라, 상기 제2 부분(152)의 최상단으로부터 소자의 하단까지의 거리에 의해 결정되는 디스펜싱 공간을 충분히 확보할 수 있다. 또한, 실시 예에서는 상기 제1 보호층(150)의 상기 제2 부분(152)이 곡면을 가짐에 따라, 상기 제1 보호층(150)의 제2 부분(152) 상에 언더필 물질 또는 에폭시 물질을 투입하는 경우, 상기 제2 부분(152)의 곡면을 따라 자연스럽게 상기 언더필 물질 또는 에폭시 물질이 상기 개구부(155)의 내부로 유입될 수 있으며, 이에 따른 주입성(capillary)을 극대화할 수 있다.
한편, 상기 제1 보호층(150)의 개구부(155)의 내벽이 전체적으로 상기 제2 부분(152)과 같은 곡면을 가질 수 있다. 그러나, 이와 같은 경우, 상기 개구부(155) 내에 주입된 언더필 물질 또는 에폭시 물질이 상기 개구부(155)의 외부로 흘러 나가는 문제가 발생할 수 있다. 다시 말해서, 상기 개구부(155)의 내벽이 전체적으로 곡면을 가지는 경우, 상기 개구부(155)의 내벽이 상기 개구부(155) 내로 주입된 언더필 물질 또는 에폭시 물질을 가두는 댐 역할을 하지 못하게 되며, 이에 따라 상기 개구부(155) 내로 주입된 언더필 물질 또는 에폭시 물질이 상기 개구부(155)의 외부로 다시 흘러나가는 문제가 발생할 수 있다.
따라서, 실시 예에서는 상기 제1 보호층(150)의 개구부(155)의 내벽이 제1 경사각을 가지는 평면의 제1 부분(151)을 포함하도록 한다. 상기 제1 부분(151)은 상기 절연층(110)의 상면에 대해 실질적으로 수직할 수 있다.
이에 따라, 실시 예에서는 상기 제1 부분(151)이 상기 개구부(155) 내로 주입된 언더필 물질 또는 에폭시 물질을 가두는 댐 기능을 할 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.
상기 개구부(155)의 내벽의 상기 제1 부분(151)은 제2 높이(H2)를 가질 수 있다. 상기 제2 높이(H2)는 상기 절연층(110)의 상면으로부터 상기 제1 부분(151)의 최상단까지의 거리 또는 상기 제1 부분(151)의 두께에 대응할 수 있다.
상기 제1 부분(151)의 제2 높이(H2)는 상기 패드(120a)가 가지는 제1 높이(H1)에 의해 결정될 수 있다.
예를 들어, 상기 개구부(155) 내에 언더필 물질 또는 에폭시 물질이 주입되는 경우, 상기 주입된 언더필 물질 또는 에폭시 물질은 최소 상기 패드(120a)의 상면까지는 안정적으로 덮어야 한다.
이에 따라, 상기 제1 부분(151)이 가지는 제2 높이(H2)는 상기 패드(120a)가 가지는 제1 높이(H1)에 대응하도록 하여, 이에 따라 상기 언더필 물질 또는 에폭시 물질이 상기 패드(120a)가 배치된 상면까지는 안정적으로 덮을 수 있도록 한다. 바람직하게, 상기 제1 부분(151)이 가지는 제2 높이(H2)는 상기 패드(120a)가 가지는 제1 높이(H1)와 동일할 수 있다. 예를 들어, 상기 제1 부분(151)이 가지는 제2 높이(H2)는 상기 패드(120a)의 제1 높이(H1)의 100% 내지 150%일 수 있다.
도 5는 제1 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 5를 참조하면, 패키지 기판(200)은 도 3에 도시된 회로 기판(100)을 포함한다.
또한, 상기 패키지 기판(200)은 소자(210), UBM(Under Bump Metal, 220), 연결부(230), 접속부(240), 언더필부(250)를 포함할 수 있다.
구체적으로, 상기 패키지 기판(200)의 패드(120a) 상에는 소자(210)가 실장될 수 있다. 이때, 소자(210)의 하면에는 UBM(Under Bump Metal, 210)이 배치된다.
또한, 상기 UBM(Under Bump Metal, 210)의 하면에는 연결부(230)가 배치될 수 있다. 예를 들어, 상기 소자(210)는 UBM(Under Bump Metal, 210) 및 연결부(230)를 포함하는 구조를 가질 수 있다.
그리고, 상기 패키지 기판은 상기 회로 기판의 패드(120a) 상에 접속부(240)를 배치한 상태에서, 상기 소자(210)에 배치된 연결부(230)를 상기 접속부(240)와 정렬시킨 상태에서, 상기 접속부(240)의 리플로우를 진행하여, 상기 소자(210)를 부착 또는 실장시킬 수 있다.
상기 접속부(240)는 구리(Cu), 주석(Sn), 알루미늄(Al), 아연(Zn), 인듐(In), 납(Pb), 안티몬(Sb), 비스무트(bi), 은(Ag), 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 접착부(240)는 솔더 범프일 수 있다. 예를 들어, 상기 접속부(240)는 솔더 볼일 수 있고, 이에 따라 리플로우 공정의 온도에서 용융될 수 있다.
상기 제1 보호층(150)의 개구부(155) 내에는 언더필부(250)가 형성될 수 있다.
상기 언더필부(250)는 상기 소자(210)의 측면의 일부를 덮을 수 있다. 예를 들어, 상기 언더필부(250)는 상기 개구부(155)를 채우면서, 소자(210)의 측면의 일부, 상기 회로기판의 패드(120a), 상기 UBM(Under Bump Metal, 220), 연결부(230), 접속부(240)를 덮으며 배치될 수 있다.
도 6은 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 6을 참조하면, 패키지 기판(300)은 도 3에 도시된 회로 기판(100)을 포함한다.
또한, 상기 패키지 기판(300)은 소자(310), UBM(Under Bump Metal, 320), 연결부(330), 접속부(340), 몰딩부(350)를 포함할 수 있다.
구체적으로, 상기 패키지 기판(300)의 패드(120a) 상에는 소자(310)가 실장될 수 있다. 이때, 소자(310)의 하면에는 UBM(Under Bump Metal, 310)이 배치된다.
또한, 상기 UBM(Under Bump Metal, 310)의 하면에는 연결부(330)가 배치될 수 있다. 예를 들어, 상기 소자(310)는 UBM(Under Bump Metal, 310) 및 연결부(330)를 포함하는 구조를 가질 수 있다.
그리고, 상기 패키지 기판은 상기 회로 기판의 패드(120a) 상에 접속부(340)를 배치한 상태에서, 상기 소자(310)에 배치된 연결부(330)를 상기 접속부(340)와 정렬시킨 상태에서, 상기 접속부(340)의 리플로우를 진행하여, 상기 소자(310)를 부착 또는 실장시킬 수 있다.
상기 접속부(340)는 구리(Cu), 주석(Sn), 알루미늄(Al), 아연(Zn), 인듐(In), 납(Pb), 안티몬(Sb), 비스무트(bi), 은(Ag), 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 접착부(240)는 솔더 범프일 수 있다. 예를 들어, 상기 접속부(340)는 솔더 볼일 수 있고, 이에 따라 리플로우 공정의 온도에서 용융될 수 있다.
상기 제1 보호층(150)의 개구부(155) 내에는 몰딩부(350)가 형성될 수 있다.
상기 몰딩부(350)는 상기 소자(310)를 전체적으로 덮을 수 있다. 예를 들어, 상기 몰딩부(350)는 상기 개구부(155)를 채우면서, 소자(310)의 전체, 상기 회로기판의 패드(120a), 상기 UBM(Under Bump Metal, 320), 연결부(330), 접속부(340)를 덮으며 배치될 수 있다.
이에 따라, 상기 몰딩부(350)의 상면은 상기 소자(310)의 상면보다 높게 위치할 수 있다. 상기 몰딩부(350)는 EMC(Epoxy Mold Compound)일 수 있으나 이에 한정되지는 않는다.
실시 예에서는 1층으로 구성된 제1 보호층에 2번의 개구부 가공 공정을 진행하고, 이에 따라, 상기 제1 보호층의 개구부의 내벽의 적어도 일부가 곡면을 가지도록 한다. 이에 따르면, 실시 예에서는 상기 곡면을 가지는 부분을 통해 언더필 물질 또는 에폭시 물질이 상기 개구부 내로 안정적으로 주입될 수 있도록 한다. 예를 들어, 제1 보호층은 제1 부분 및 제2 부분을 포함하고, 상기 제2 부분은 곡면을가질 수 있다. 이에 따라, 상기 제1 보호층의 제2 부분이 곡면을 가짐에 따라, 상기 제2 부분의 최상단으로부터 소자의 하단까지의 거리에 의해 결정되는 디스펜싱 공간을 충분히 확보할 수 있다. 또한, 실시 예에서는 상기 제1 보호층의 상기 제2 부분이 곡면을 가짐에 따라, 상기 제1 보호층의 제2 부분 상에 언더필 물질 또는 에폭시 물질을 투입하는 경우, 상기 제2 부분의 곡면을 따라 자연스럽게 상기 언더필 물질 또는 에폭시 물질이 상기 개구부의 내부로 유입될 수 있으며, 이에 따른 주입성(capillary)을 극대화할 수 있다.
한편, 상기 제1 보호층의 개구부의 내벽이 전체적으로 상기 제2 부분과 같은 곡면을 가질 수 있다. 그러나, 이와 같은 경우, 상기 개구부 내에 주입된 언더필 물질 또는 에폭시 물질이 상기 개구부의 외부로 흘러 나가는 문제가 발생할 수 있다. 다시 말해서, 상기 개구부의 내벽이 전체적으로 곡면을 가지는 경우, 상기 개구부의 내벽이 상기 개구부 내로 주입된 언더필 물질 또는 에폭시 물질을 가두는 댐 역할을 하지 못하게 되며, 이에 따라 상기 개구부 내로 주입된 언더필 물질 또는 에폭시 물질이 상기 개구부의 외부로 다시 흘러나가는 문제가 발생할 수 있다. 이에 반하여, 실시 예에서는 상기 제1 보호층의 개구부의 내벽이 제1 경사각을 가지는 평면의 제1 부분을 포함하도록 한다. 상기 제1 부분은 상기 절연층의 상면에 대해 실질적으로 수직할 수 있다. 이에 따라, 실시 예에서는 상기 제1 부분이 상기 개구부 내로 주입된 언더필 물질 또는 에폭시 물질을 가두는 댐 기능을 할 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 제1 보호층이 1층으로 구성됨에 따라, 소자에 배치되는 연결부의 높이를 최소화할 수 있으며, 이에 따른 패키지 기판의 전체적인 높이를 비교 예 대비 감소시킬 수 있다. 이에 따라, 실시 예에서는 패키지 기판의 슬림화를 달성할 수 있다.
도 7은 실시 예의 패키지 기판의 언더필 공정을 설명하기 위한 도면이다.
도 7을 참조하면, 실시 예에서는 상기와 같이 회로 기판의 제1 보호층(150)의 개구부(155)의 내벽이 제1 부분(151)과 제2 부분(152)으로 구분된다. 이때, 상기 제2 부분(152)은 곡면을 가진다. 이에 따라, 상기 제2 부분(152)은 상기 개구부(155)의 상부 영역을, 일정 곡률에 따라 상측으로 갈수록 폭이 점차 증가하도록 한다.
이에 따라, 실시 예에서는 상기 제2 부분(152)의 상단으로부터 상기 소자(210)의 하단까지의 거리에 대응하는 디스펜싱 공간(D1)을 비교 예 대비 증가시킬 수 있다.
또한, 실시 예에서는, 상기 제1 보호층(150)이 1층으로 구성됨에 따라, 비교 예 대비 상기 제1 보호층(150)의 두께를 감소시킬 수 있다. 또한, 패키지 기판의 제조 시에, 소자에 구비된 연결부는, 상기 보호층의 상면으로부터 일정 높이를 가지고 돌출되도록 하는 높이를 가진다. 이에 따라, 실시 예에서는 상기 제1 보호층의 두께가 비교 예 대비 얇기 때문에 상기 소자에 구비되는 연결부의 높이를 감소시킬 수 있다. 이에 따라, 실시 예에서는 상기 절연층(110)의 상면으로부터 소자의 하면까지의 거리(H3)를 비교 예 대비 감소시킬 수 있다. 이에 따라 실시 예에서는 패키지 기판의 전체적인 두께를 감소시킬 수 있다.
또한, 언더필 디스펜서(400)를 통해 언더필 물질(410)이 상기 개구부(155) 내로 주입되는 경우, 상기 디스펜싱 공간(D1)이 확보됨에 따라 안정적인 주입이 가능하다. 또한, 실시 예에서는 상기 개구부(155)의 내벽의 제2 부분(152)이 곡면을 가짐에 따라, 상기 언더필 물질의 주입 시에, 상기 언더필 물질이 상기 곡면을 따라 상기 개구부 유입될 수 있도록 할 수 있으며, 이에 따른 언더필 물질의 주입성을 향상시킬 수 있다. 예를 들어, 언더필 물질의 주입 시, 실시 예에서는 비교 예 대비 개구부의 외부로 빠져나가는 언더필 물질의 양을 최소화할 수 있다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 8 내지 도 11은 도 3에 도시된 제1 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
먼저, 도 8을 참조하면, 실시 예는 절연층(110)을 준비하고, 상기 절연층(110)의 표면에 제1 회로 패턴(120) 및 제2 회로 패턴(130)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 절연층(110)의 관통하는 관통 홀을 형성하고, 상기 관통 홀 내부를 금속 물질로 채워 상기 제1 회로 패턴(120)과 제2 회로 패턴(130)을 연결하는 비아(140)를 형성하는 공정을 진행할 수 있다.
상기 절연층(110)은 프리프레그일 수 있다. 상기 프리프레그(PPG)는 반경화 상태에서 흐름성 및 점착성이 좋고, 접착제 층 및 절연재 층으로 이용되는 섬유 강화 복합재료용의 중간 기재로 사용되는데, 강화섬유에 매트릭스 수지를 예비 함침한 성형 재료이다. 이러한 프리프레그를 적층하여 가열/가압하여 수지를 경화시킴으로써 성형품이 형성된다. 즉, 프리프레그(Prepreg)는 유리섬유(Glass fiber)에 수지(BT/Epoxy, FR4, FR5 등)가 함침되어 B-stage까지 경화된 재료를 말한다
상기 절연층(110)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.
또한, 상기 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 복수의 층으로 구성될 수 있다.
상기 제1 회로 패턴(120) 및 제2 회로 패턴(130)을 구성하는 복수의 층은, 시드층 및 도금층을 포함할 수 있다. 이때, 상기 시드층은 CCL(Copper Clad Laminate)의 동박층일 수 있고, 이와 다르게 절연층(110)의 표면에 무전해 도금을 통해 형성한 화학동도금층일 수 있다. 상기 시드층은 상기 도금층을 전해도금으로 형성하기 위한 시드층일 수 있다. 상기 시드층을 화학동도금으로 형성하는 경우, 상기 화학동도금층은 두께에 따라 헤비 동도금(Heavy Copper, 2㎛이상), 미디엄 동도금(Medium Copper, 1~2㎛), 라이트 동도금(Light Copper, 1㎛이하)으로 각각 구분될 수 있다.
다음으로, 도 9를 참조하면, 실시 예에서는 상기 절연층(110)의 상면에 상기 절연층(110)의 상면 및 상기 제1 회로 패턴(120)을 전체적으로 덮는 제1 보호층(150)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 절연층(110)의 하면에 상기 절연층(110)의 하면 및 상기 제2 회로 패턴(130)을 전체적으로 덮는 제2 보호층을 형성하는 공정을 진행할 수 있다.
상기 제1 보호층(150)은 상기 절연층(110)에 상기 제1 회로 패턴(120)의 상면으로부터 상측 방향으로 일정 높이를 가지고 돌출되어 형성될 수 있다. 또한, 상기 제2 보호층(160)은 상기 절연층(110)의 하면에 제2 회로 패턴(130)의 하면으로부터 하측 방향으로 일정 높이를 가지고 돌출되어 형성될 수 있다.
다음으로, 도 10을 참조하면, 실시 예에서는 상기 제1 보호층(150) 및 제2 보호층(160)에 개구부를 형성하는 공정을 진행할 수 있다.
상기 개구부는 상기 제1 보호층(150)에 형성된 개구부(155) 및 상기 제2 보호층(160)에 형성된 보호층(미도시)을 포함할 수 있다.
상기 제1 보호층(150)에 형성된 개구부(155)는 상기 절연층(110)의 상면에 배치된 제1 회로 패턴(120) 중 소자 실장을 위한 패드(120a)를 노출할 수 있다.
상기 제2 보호층(160)에 형성된 개구부는 상기 절연층(110)의 하면에 배치된 제2 회로 패턴(130) 중 외부기판(미도시)과의 연결을 위한 솔더볼(미도시)이 장착되는 패드를 노출할 수 있다.
상기 제1 보호층(150)에 형성된 개구부(155)는 노광 및 현상 공정에 의해 형성될 수 있다. 이에 따라, 상기 노광 및 현상 공정에 의해 형성된 개구부(155)의 내벽은 절연층(110)의 상면으로부터 실질적으로 수직한 경사각을 가질 수 있다.
이후, 도 11에 도시된 바와 같이, 실시 예에서는 상기 제1 보호층(150)에 레이저를 이용한 개구부(155)의 가공 공정을 진행할 수 있다. 상기 레이저를 이용한 공정은 상기 제1 보호층(150)의 일부에 대해서만 진행할 수 있다.
즉, 상기 노광 및 현상을 이용한 개구부(155)의 형성 공정은 상기 제1 보호층(150)의 개구 영역에 대해 이를 전체적으로 개방하여 진행하였다. 이와 다르게 레이저 공정은 상기 제1 보호층(150)의 개구 영역의 일부만을 개방하여 진행할 수 있다. 따라서, 상기 개구부(155)는 상기 노광 및 현상 공정을 통해 진행된 부분과, 상기 레이저 공정이 의해 진행된 부분으로 구분될 수 있다.
예를 들어, 상기 개구부(155)의 내벽은 상기 노광 및 현상 공정을 통해 진행된 제1 부분(151)과, 상기 레이저 공정을 통해 진행된 제2 부분(152)으로 구분될 수 있다. 상기 개구부(155)의 내벽의 제1 부분(151)은 상기 제1 보호층(150)의 하면으로부터 상측 방향으로 연장될 수 있다. 또한, 개구부(155)의 내벽의 제2 부분(152)은 상기 제1 보호층(150)의 상면으로부터 하측 방향으로 연장될 수 있다. 상기 개구부(155)의 제1 부분(151) 및 제2 부분(152)은 상기 개구부(155)의 내벽, 또는 상기 제1 보호층(150)의 측면을 형성할 수 있다.
상기 개구부(155)의 제1 부분(151)은 제1 경사각을 가질 수 있다. 예를 들어, 상기 개구부(155)의 제1 부분(151)은 상기 절연층(110)의 상면 또는 상기 제1 보호층(150)의 하면에 대해 실질적으로 수직할 수 있다. 상기 개구부(155)의 상기 제1 부분(151)은 노광 및 현상 공정에 의해 형성됨에 따라 제1 표면 거칠기를 가질 수 있다. 예를 들어, 상기 개구부(155)의 상기 제1 부분(151)은 제1 경사각을 가지는 평면일 수 있다.
상기 제2 부분(152)은 곡면일 수 있다. 예를 들어, 상기 제2 부분(152)는 하단에서부터 상단으로 갈수록 폭이 변화하는 곡면일 수 있다. 예를 들어, 상기 개구부(155)의 상기 제2 부분(152)은 제1 곡률을 가지는 곡면일 수 있다. 상기 개구부(155)의 제2 부분(152)은 레이저 공정에 의해 형성됨에 따라 제2 표면 거칠기를 가질 수 있다. 예를 들어, 상기 개구부(155)의 제2 부분(152)은 상기 제1 부분(151)이 가지는 제1 표면 거칠기보다 큰 제2 표면 거칠기를 가질 수 있다.
실시 예에서는 제1 보호층(150)에 2번의 개구부 가공 공정을 진행하고, 이에 따라, 상기 제1 보호층(150)의 적어도 일부가 곡면을 가지도록 한다. 이에 따르면, 실시 예에서는 상기 곡면을 가지는 제2 부분(152)을 통해 언더필 물질 또는 에폭시 물질이 상기 개구부(155) 내로 안정적으로 주입될 수 있도록 한다.
예를 들어, 제1 보호층(150)의 상기 제2 부분(152)은 곡면을 가진다. 이에 따라, 상기 제1 보호층(150)의 제2 부분(152)이 곡면을 가짐에 따라, 상기 제2 부분(152)의 최상단으로부터 소자의 하단까지의 거리에 의해 결정되는 디스펜싱 공간을 충분히 확보할 수 있다. 또한, 실시 예에서는 상기 제1 보호층(150)의 상기 제2 부분(152)이 곡면을 가짐에 따라, 상기 제1 보호층(150)의 제2 부분(152) 상에 언더필 물질 또는 에폭시 물질을 투입하는 경우, 상기 제2 부분(152)의 곡면을 따라 자연스럽게 상기 언더필 물질 또는 에폭시 물질이 상기 개구부(155)의 내부로 유입될 수 있으며, 이에 따른 주입성(capillary)을 극대화할 수 있다.
한편, 상기 제1 보호층(150)의 개구부(155)의 내벽이 전체적으로 상기 제2 부분(152)과 같은 곡면을 가질 수 있다. 그러나, 이와 같은 경우, 상기 개구부(155) 내에 주입된 언더필 물질 또는 에폭시 물질이 상기 개구부(155)의 외부로 흘러 나가는 문제가 발생할 수 있다. 다시 말해서, 상기 개구부(155)의 내벽이 전체적으로 곡면을 가지는 경우, 상기 개구부(155)의 내벽이 상기 개구부(155) 내로 주입된 언더필 물질 또는 에폭시 물질을 가두는 댐 역할을 하지 못하게 되며, 이에 따라 상기 개구부(155) 내로 주입된 언더필 물질 또는 에폭시 물질이 상기 개구부(155)의 외부로 다시 흘러나가는 문제가 발생할 수 있다.
따라서, 실시 예에서는 상기 제1 보호층(150)의 개구부(155)의 내벽이 제1 경사각을 가지는 평면의 제1 부분(151)을 포함하도록 한다. 상기 제1 부분(151)은 상기 절연층(110)의 상면에 대해 실질적으로 수직할 수 있다.
이에 따라, 실시 예에서는 상기 제1 부분(151)이 상기 개구부(155) 내로 주입된 언더필 물질 또는 에폭시 물질을 가두는 댐 기능을 할 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.
상기 개구부(155)의 내벽의 상기 제1 부분(151)은 제2 높이(H2)를 가질 수 있다. 상기 제2 높이(H2)는 상기 절연층(110)의 상면으로부터 상기 제1 부분(151)의 최상단까지의 거리 또는 상기 제1 부분(151)의 두께에 대응할 수 있다.
상기 제1 부분(151)의 제2 높이(H2)는 상기 패드(120a)가 가지는 제1 높이(H1)에 의해 결정될 수 있다.
예를 들어, 상기 개구부(155) 내에 언더필 물질 또는 에폭시 물질이 주입되는 경우, 상기 주입된 언더필 물질 또는 에폭시 물질은 최소 상기 패드(120a)의 상면까지는 안정적으로 덮어야 한다.
이에 따라, 상기 제1 부분(151)이 가지는 제2 높이(H2)는 상기 패드(120a)가 가지는 제1 높이(H1)에 대응하도록 하여, 이에 따라 상기 언더필 물질 또는 에폭시 물질이 상기 패드(120a)가 배치된 상면까지는 안정적으로 덮을 수 있도록 한다. 바람직하게, 상기 제1 부분(151)이 가지는 제2 높이(H2)는 상기 패드(120a)가 가지는 제1 높이(H1)와 동일할 수 있다. 예를 들어, 상기 제1 부분(151)이 가지는 제2 높이(H2)는 상기 패드(120a)의 제1 높이(H1)의 100% 내지 150%일 수 있다.
도 12는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 12를 참조하면, 제2 실시 예에 따른 회로 기판은 절연층(510), 제1 회로 패턴(520), 제2 회로 패턴(530), 비아(540), 패드(520a), 제1 보호층(550, 560), 제2 보호층(570)을 포함한다.
여기에서, 상기 제1 보호층(550, 560)을 제외한 나머지 구성은 도 3에 도시된 제1 실시 예에 따른 회로 기판과 동일한 구조를 가짐에 따라, 이에 대한 상세한 설명은 생략하기로 한다.
제2 실시 예의 회로기판(500)에서, 제1 보호층은 2층 구조를 가질 수 있다. 예를 들어, 상기 제1 보호층(550, 560)은 제1-1 보호층(550) 및 제1-2 보호층(560)을 포함할 수 있다.
상기 제1-1 보호층(550)은 도3의 제1 실시 예에 따른 제1 보호층(150)과 동일한 구조를 가질 수 있다.
예를 들어, 제1-1 보호층(550) 및 제1-2 보호층(560)은 개구부(OR)를 포함할 수 있다.
그리고, 상기 제1-1 보호층(550) 및 제1-2 보호층(560)의 개구부 중 제1-1 보호층(550)의 개구부의 내벽은 노광 및 현상 공정을 통해 진행된 제1 부분(551)과, 상기 레이저 공정을 통해 진행된 제2 부분(552)으로 구분될 수 있다. 상기 개구부의 내벽의 제1 부분(551)은 상기 제1-1 보호층(550)의 하면으로부터 상측 방향으로 연장될 수 있다. 또한, 개구부의 내벽의 제2 부분(552)은 제1-1 보호층(550)의 상면으로부터 하측 방향으로 연장될 수 있다.
상기 제1-1 보호층(550)의 내벽의 제1 부분(551)은 제1 경사각을 가질 수 있다. 예를 들어, 상기 제1-1 보호층(550)의 내벽의 제1 부분(551)은 상기 절연층(510)의 상면 또는 상기 제1-1 보호층(550)의 하면에 대해 실질적으로 수직할 수 있다.
상기 제1-1 보호층(550)의 내벽의 상기 제2 부분(552)은 곡면일 수 있다. 예를 들어, 상기 제2 부분(552)은 하단에서부터 상단으로 갈수록 폭이 변화하는 곡면일 수 있다. 예를 들어, 상기 제1-1 보호층(550)의 내벽의 제2 부분(552)은 제1 곡률을 가지는 곡면일 수 있다.
상기 제1-1 보호층(550)은 실질적으로 도 3에서의 제1 보호층(150)과 동일한 구조를 가질 수 있다.
제1-1 보호층(550) 위에는 제1-2 보호층(560)이 형성될 수 있다.
제1-2 보호층(560)의 개구부의 내벽(561)은 전체적으로 곡면을 가질 수 있다. 예를 들어, 상기 제1-2 보호층(560)의 개구부의 내벽(561)은 상기 제1-1 보호층(550)의 내벽의 제2 부분(562)과 연결되는 곡면을 가질 수 있다. 이때, 상기 제1-2 보호층(560)의 내벽(561)은 제2 곡률을 가질 수 있다. 예를 들어, 상기 제1-2 보호층(560)의 개구부의 내벽(561)이 가지는 제2 곡률은 상기 제1-1 보호층(550)의 내벽의 제2 부분(562)이 가지는 제1 곡률보다 클 수 있다. 이에 따라, 실시 예에서는 제1-2 보호층(560)의 개구부의 내벽(561)을 통해 상기 언더필 물질 또는 에폭시 물질의 주입성을 더욱 좋게하면서, 상기 물질이 개구부 외부로 흐르는 것을 방지할 수 있도록 한다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (13)

  1. 절연층;
    상기 절연층의 일면 위에 배치된 회로 패턴;
    상기 절연층의 상기 일면 위에 배치되고, 상기 회로 패턴을 노출하는 개구부를 가지는 제1 보호층을 포함하고,
    상기 제1 보호층의 상기 개구부의 내벽은,
    상기 제1 보호층의 하면으로부터 연장되고, 제1 경사각을 가지는 평면의 제1 부분과,
    상기 제1 부분으로부터 연장되고, 제1 곡률을 가지는 곡면의 제2 부분을 포함하는,
    회로기판.
  2. 제1항에 있어서,
    상기 제1 경사각은, 상기 제1 보호층의 하면에 대해 수직한,
    회로 기판.
  3. 제1항에 있어서,
    상기 제1 보호층의 상기 제1 부분의 표면 거칠기는, 상기 제1 보호층의 상기 제2 부분의 표면 거칠기와 다른,
    회로 기판.
  4. 제1항에 있어서,
    상기 제1 보호층의 상기 제1 부분의 높이는,
    상기 회로 패턴의 높이보다 크거나 동일한,
    회로 기판.
  5. 제1항에 있어서,
    상기 제1 보호층 위에 배치되고, 상기 제1 보호층의 개구부를 노출하는 개구부를 가지는 제2 보호층을 포함하며,
    상기 제2 보호층의 개구부의 내벽은 상기 제1 보호층의 상기 제2 부분과 연결되고, 제2 곡률을 가지는 곡면인,
    회로 기판.
  6. 제5항에 있어서,
    상기 제2 곡률은 상기 제1 곡률보다 큰,
    회로 기판.
  7. 절연층;
    상기 절연층의 일면 위에 배치된 회로 패턴;
    상기 절연층의 상기 일면 위에 배치되고, 상기 회로 패턴을 노출하는 개구부를 가지는 제1 보호층;
    상기 제1 보호층의 개구부를 통해 노출된 상기 회로 패턴 상에 실장되는 소자; 및
    상기 제1 보호층의 개구부 및 상기 소자의 하부 영역을 덮는 언더필부를 포함하고,
    상기 제1 보호층의 상기 개구부의 내벽은,
    상기 제1 보호층의 하면으로부터 연장되고, 제1 경사각을 가지는 평면의 제1 부분과,
    상기 제1 부분으로부터 연장되고, 제1 곡률을 가지는 곡면의 제2 부분을 포함하고,
    상기 제1 경사각은, 상기 제1 보호층의 하면에 대해 수직하고,
    상기 제1 보호층의 상기 제1 부분의 표면 거칠기는,
    상기 제1 보호층의 상기 제2 부분의 표면 거칠기와 다르며,
    상기 제1 보호층의 상기 제1 부분의 높이는,
    상기 회로 패턴의 높이보다 크거나 동일한,
    패키지 기판.
  8. 절연층;
    상기 절연층의 일면 위에 배치된 회로 패턴;
    상기 절연층의 상기 일면 위에 배치되고, 상기 회로 패턴을 노출하는 개구부를 가지는 제1 보호층;
    상기 제1 보호층의 개구부를 통해 노출된 상기 회로 패턴 상에 실장되는 소자; 및
    상기 제1 보호층, 상기 회로 패턴 및 상기 소자를 전체적으로 덮는 몰딩층을 포함하고,
    상기 제1 보호층의 상기 개구부의 내벽은,
    상기 제1 보호층의 하면으로부터 연장되고, 제1 경사각을 가지는 평면의 제1 부분과,
    상기 제1 부분으로부터 연장되고, 제1 곡률을 가지는 곡면의 제2 부분을 포함하고,
    상기 제1 경사각은, 상기 제1 보호층의 하면에 대해 수직하고,
    상기 제1 보호층의 상기 제1 부분의 표면 거칠기는,
    상기 제1 보호층의 상기 제2 부분의 표면 거칠기와 다르며,
    상기 제1 보호층의 상기 제1 부분의 높이는,
    상기 회로 패턴의 높이보다 크거나 동일한,
    패키지 기판.
  9. 절연층의 일면에 회로 패턴을 형성하고,
    상기 절연층의 상기 일면 위에 배치되고, 상기 회로 패턴을 덮는 제1 보호층을 형성하고,
    상기 제1 보호층을 노광 및 현상하여, 상기 보호층에 상기 회로 패턴을 노출하는 개구부를 형성하고,
    상기 형성된 1차 개구부의 내벽의 일부를 레이저 가공하여 최종적인 개구부를 형성하는 것을 포함하고,
    상기 제1 보호층의 상기 최종적인 개구부의 내벽은,
    상기 노광 및 현상에 의해 형성된 제1 부분과,
    상기 레이저 가공에 의해 형성된 제2 부분을 포함하는,
    회로 기판의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 보호층의 상기 제1 부분은,
    상기 제1 보호층의 하면으로부터 연장되고, 제1 경사각을 가지는 평면의 제1 부분과,
    상기 제1 부분으로부터 연장되고, 제1 곡률을 가지는 곡면의 제2 부분을 포함하는,
    회로 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 경사각은, 상기 제1 보호층의 하면에 대해 수직한,
    회로 기판의 제조 방법.
  12. 제10항에 있어서,
    상기 제1 보호층의 상기 제1 부분의 표면 거칠기는, 상기 제1 보호층의 상기 제2 부분의 표면 거칠기와 다른,
    회로 기판의 제조 방법.
  13. 제10항에 있어서,
    상기 제1 보호층의 상기 제1 부분의 높이는,
    상기 회로 패턴의 높이보다 크거나 동일한,
    회로 기판의 제조 방법.
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KR101054440B1 (ko) * 2009-04-27 2011-08-05 삼성전기주식회사 전자 소자 패키지 및 그 제조 방법
JP2012164952A (ja) * 2011-01-20 2012-08-30 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法
JP2015043406A (ja) * 2013-04-25 2015-03-05 三菱製紙株式会社 プリント配線板
KR102358323B1 (ko) * 2017-07-17 2022-02-04 삼성전자주식회사 반도체 패키지
KR20200051215A (ko) * 2018-11-05 2020-05-13 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 패키지 구조물

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