KR20220020645A - 표면실장형(smd) 칩 커패시터 및 그 제조방법 - Google Patents

표면실장형(smd) 칩 커패시터 및 그 제조방법 Download PDF

Info

Publication number
KR20220020645A
KR20220020645A KR1020200101216A KR20200101216A KR20220020645A KR 20220020645 A KR20220020645 A KR 20220020645A KR 1020200101216 A KR1020200101216 A KR 1020200101216A KR 20200101216 A KR20200101216 A KR 20200101216A KR 20220020645 A KR20220020645 A KR 20220020645A
Authority
KR
South Korea
Prior art keywords
oxide layer
aluminum oxide
chip capacitor
mount type
surface mount
Prior art date
Application number
KR1020200101216A
Other languages
English (en)
Inventor
송인엽
김선기
최광휘
박기한
홍순규
김진산
Original Assignee
조인셋 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 조인셋 주식회사 filed Critical 조인셋 주식회사
Priority to KR1020200101216A priority Critical patent/KR20220020645A/ko
Publication of KR20220020645A publication Critical patent/KR20220020645A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/10—Metal-oxide dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

사용 온도 및 사용 주파수에 따른 커패시턴스(capacitance)의 변함이 적은 신뢰성 있는 표면실장형 칩 커패시터가 개시된다. 표면실장형 칩 커패시터는, 알루미늄 재질로 구성된 판상의 몸체; 상기 몸체의 상면에 형성된 산화알루미늄층(Al2O3); 및 상기 산화알루미늄층의 적어도 일부분에 형성된 상부 전극으로 구성되며; 상기 산화알루미늄층은 유전체이고, 상기 상부 전극 - 상기 산화알루미늄층 - 상기 몸체로 구성되는 단층 커패시터(Single Layer Capacitor)를 이룬다.

Description

표면실장형(SMD) 칩 커패시터 및 그 제조방법{SMD Chip Capacitor and Method for making the same}
본 발명은 표면실장형(SMD) 칩 커패시터에 관한 것으로, 특히 두께가 얇은 판상의 형상을 가지며 사용 온도 및 사용 주파수에 따른 커패시턴스(capacitance)의 변함이 적은 신뢰성 있는 표면실장형 칩 커패시터에 관련한다.
통상의 커패시터(capacitor)는 두 개의 전극과 이들 전극 사이에 형성된 유전물질로 구성되어 전기를 충전 및 방전하는 역할과 고주파에서 DC 차단(blocking), RF 필터링(filtering)과 임피던스 매칭(Impedance matching) 등의 역할을 하는 아주 잘 알려진 수동전자부품이다.
이들 커패시터에 사용되는 유전물질, 즉 유전체의 재료로는 폴리머, 필름, 전해액, 오일, 진공, 탄탈, 세라믹 또는 반도체 등이 있고, 이들 커패시터를 대상물에 장착하는 방법에 따라 리드 와이어(Lead Wire) 타입과 표면실장형(SMD) 타입 등이 있다.
통상의 표면실장형 타입의 커패시터는 리드 와이어 타입의 커패시터 보다 치수가 작아 소형 전자제품에 적용이 용이하며 진공픽업에 의한 실장 방법에 의해 장착 비용이 효율적이다.
일정한 두께를 갖는 판상의 표면실장형 칩 커패시터는 통상 릴 테이핑되어 칩 커패시터의 하단에 형성된 전극이 회로기판에 형성된 전극 위에 솔더링된 후 커패시터의 상단에 형성된 전극이 와이어 본딩으로 회로기판의 또 다른 전극에 부착된다.
표면실장형 칩 커패시터가 전력 증폭기(Power Amplifier), 트랜지스터(Transistor)나 고주파 모듈에 사용되거나 고온 또는 고주파에 적용되는 경우 바람직하게 온도상수와 유전손실(DF)이 낮아 온도 및 주파수에 따라 커패시턴스의 변화가 적어야 하며 절연저항이 커서 내전압에 강해야 한다.
표면실장형 칩 커패시터에는 유전물질로 고상의 세라믹 유전체를 사용하는 적층 세라믹 커패시터(MLCC: Multilayer Ceramic Capacitor) 및 단층 세라믹 커패시터(SLC: Single Layer Ceramic Capacitor)와 유전물질로 실리콘(Si)의 반도체를 사용하는 단층 반도체 커패시터(MOS Capacitor: 금속-산화물-실리콘)가 있다.
적층 세라믹 커패시터의 세라믹 유전체 재료로 티탄산바륨(BaTiO3) 등이 사용되고 이의 유전율은 10 내지 2,000로 매우 다양하고 높은 커패시턴스를 제공하기 용이하나 통상 고온 및 고주파에서 커패시턴스의 변화가 크다는 단점이 있다.
특히, 전극을 제외한 유전체인 세라믹 몸체는 전기적으로 유전체의 역할을 하면서 기구적으로 몸체의 역할을 하므로 두께를 매우 얇게 할 수 없고 매우 낮은 커패시턴스를 제공하기에는 한계가 있다는 단점이 있다.
결론적으로, 통상의 적층 세라믹 커패시터는 구조 및 재료에 의해 비교적 낮은 커패시터를 가지며 고온 및 고주파의 용도에 적용되기 어렵다는 단점이 있다.
단층 세라믹 커패시터의 세라믹 유전체 재료로는 알루미나(Al2O3)나 티탄산바륨(BaTiO3) 등의 다양한 종류의 유전체를 사용되어 다양한 커패시턴스를 제공하기 용이하나 통상 온도에 따라 커패시턴스의 변화가 크다는 단점이 있다.
여기서, 알루미나를 사용하는 경우 유전상수(K)와 유전손실(DF)이 낮고 절연저항이 크지만 알루미나의 두께를 얇게 하기 어려워 높은 커패시턴스를 제공하기 어렵다.
예를 들어, 단층 세라믹 커패시터의 기구적인 몸체를 이루는 세라믹 유전체는 단층 세라믹 커패시터의 기계적인 강도를 동시에 제공해야 하므로 두께를 매우 얇게 할 수 없다.
비교적 높은 커패시턴스를 제공하려면 비교적 높은 유전율을 갖는 티탄산바륨 등의 유전체를 사용해야 하는데 이 경우에 온도 및 주파수의 변화에 따라 커패시턴스의 변화가 크다는 단점이 있다.
결론적으로, 통상의 단층 세라믹 커패시터는 이의 구조 및 재료에 의해 비교적 높은 커패시터를 가지며 고온 및 고주파의 용도에 적용되기 어렵다는 단점이 있다.
단층 반도체 커패시터(MOS Capacitor)는 고가의 실리콘 웨이퍼를 사용하여 고가의 반도체 장비로 제조하므로 가격이 비싸다는 단점이 있다.
또한, 기구적인 몸체 역할을 하는 실리콘 웨이퍼는 기계적 강도가 비교적 강하고 신율이 적기 때문에 두께가 매우 얇은 경우에 표면실장 도중 또는 장착 후 외부의 충격이나 비틀림 등에 의해 깨질 수 있고, 실리콘 웨이퍼가 SiC 및 GaN 웨이퍼보다 열전도율이 떨어진다는 단점이 있다.
통상, 금속층(전극) - 유전체층 - 금속층(전극)의 간단한 구조를 갖는 단층 구조의 표면실장형 칩 커패시터에서 유전체층의 두께, 재료 및 형성 방법은 기구적 및 전기적으로 중요하다.
상기에서 설명한 것과 같이, 기존의 단층 구조의 표면실장형 칩 커패시터는 유전체층의 두께, 재료 및 형성 방법과 유전체의 기구적 및 전기적 역할과 고온 및 고주파 등의 사용용도를 고려하면 풀어야할 숙제가 있다.
예를 들면, 유전체가 두께가 매우 얇으며 유전상수와 유전손실이 적고 절연저항이 높으며, 표면실장 시 및 후에 충분한 기구적 강도나 변형을 수용하기 용이하여 결과적으로 고온 및 고주파에서 커패시턴스의 변화가 적고 높은 전압에 잘 견디는 경제성 있는 단층 구조의 표면실장형 칩 커패시터가 필요하다.
따라서, 본 발명의 목적은 두께가 얇은 판상의 형상이면서 온도나 주파수 변화에 따라 커패시턴스의 변화가 적은 단층 구조의 표면실장형 칩 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 얇은 두께에서 내전압에 강한 전기적 특성을 갖는 두께가 얇은 표면실장형 칩 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 고온과 고주파에서 신뢰성이 있는 품질을 갖는 표면실장형 칩 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 비교적 낮은 커패시턴스를 갖는 표면실장형 칩 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 열전도율이 좋고 기구적 강도가 좋은 표면실장형 칩 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 표면실장이 용이하며 표면실장 시 또는 후에 기구적인 손상이 적은 표면실장형 칩 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 표면실장형 칩 커패시터를 경제성 있고 신뢰성 있게 제공하는 것이다.
본 발명의 일 측면에 의하면, 알루미늄 또는 알루미늄 합금 재질로 구성된 판상의 몸체; 상기 몸체의 상면에 형성된 산화알루미늄층(Al2O3); 및 상기 산화알루미늄층의 적어도 일부분에 형성된 상부 전극으로 구성되며; 상기 산화알루미늄층은 유전체이고, 상기 상부 전극 - 상기 산화알루미늄층 - 상기 몸체로 구성되는 단층 커패시터(Single Layer Capacitor)를 이루는 것을 특징으로 하는 표면실장형 칩 커패시터가 제공된다.
본 발명의 다른 측면에 의하면, 알루미늄 재질로 구성된 판상의 시트를 준비하는 단계; 상기 시트의 상면을 전기화학반응으로 아노다이징하여 산화알루미늄층을 형성하는 단계; 및 상기 산화알루미늄층 위에 상부 전극을 형성하는 단계를 포함하며, 상기 상부 전극의 가장자리가 상기 산화알루미늄층의 가장자리로부터 안쪽으로 이격되어 해당 부분에서 상기 산화알루미늄층이 외부에 노출되도록 상기 상부 전극을 형성하는 것을 특징으로 하는 표면실장형 칩 커패시터의 제조 방법이 제공된다.
본 발명의 다른 측면에 의하면, 알루미늄 재질로 구성된 판상의 시트를 준비하는 단계; 상기 시트의 상면을 전기화학반응으로 아노다이징하여 산화알루미늄층을 형성하는 단계; 및 상기 산화알루미늄층 위에 전기적으로 서로 분리된 다수의 상부 전극을 형성하는 단계; 및 상기 상부 전극의 가장자리가 상기 산화알루미늄층의 가장자리로부터 안쪽으로 이격되어 해당 부분에서 상기 산화알루미늄층이 외부에 노출되도록 상기 산화알루미늄층과 상기 시트를 절단하는 단계를 포함하는 것을 특징으로 하는 표면실장형 칩 커패시터의 제조 방법이 제공된다.
본 발명의 다른 측면에 의하면, 알루미늄 재질로 구성된 판상의 몸체; 상기 몸체의 상면에 형성된 제1산화알루미늄층(Al2O3); 상기 제1산화알루미늄층의 적어도 일부분에 형성된 상부 전극; 상기 몸체의 하면에 형성된 제2산화알루미늄층(Al2O3); 및 상기 제2산화알루미늄층의 적어도 일부분에 형성된 하부 전극으로 구성되며, 상기 제1 및 제2산화알루미늄층은 유전체이고, 상기 상부 전극 - 상기 제1산화알루미늄층 - 상기 몸체로 구성되는 제1단층 커패시터와 상기 몸체 - 상기 제2산화알루미늄층 - 상기 하부 전극으로 구성되는 제2단층 커패시터가 단일체로 적층되어 구성되는 것을 특징으로 하는 표면실장형 칩 커패시터가 제공된다.
본 발명의 다른 측면에 의하면, 금속 재질로 구성된 판상의 몸체; 상기 몸체의 상면에 형성된 산화금속층; 및 상기 산화금속층의 적어도 일부분에 형성된 상부 전극으로 구성되며, 상기 산화금속층은 유전체이고, 상기 상부 전극 - 상기 산화금속층 - 상기 몸체로 구성되는 단층 커패시터(Single Layer Capacitor)를 이루는 것을 특징으로 하는 표면실장형 칩 커패시터가 제공된다.
본 발명에 의하면, 표면실장형 칩 커패시터의 대부분의 체적과 대부분의 기계적인 특성을 제공하는 몸체가 전기전도와 열전도가 좋은 금속으로 되어 침 커패시트의 전기전도와 열전도가 좋고 표면실장 전후에 크랙 등의 기구적 손상이 적으며 가격을 싸게 제공할 수 있다.
또한, 금속 몸체의 표면이 아노다이징 처리에 의해 유전체인 산화금속층으로 되어 금속 몸체 표면과 유전체의 접착 강도가 신뢰성 있게 좋고 유전체의 두께가 얇고 균일하다.
또한, 산화금속층인 유전체가 유전상수 및 유전손실이 적고 높은 전기저항을 가져 온도 및 주파수의 변화에 따른 커패시턴스의 커패시턴스의 변화가 적고 고온 및 고주파 환경에서 신뢰성 있게 사용되기 용이하며 높은 내전압을 갖는다.
또한, 금속 기판의 표면을 전기화학적 방법의 아노다이징 처리하여 유전체를 형성하므로 얇고 다양한 두께의 유전체층을 경제성 있게 제공할 수 있다.
또한, 금속층의 가장자리에 전기절연인 산화알루미늄층이 형성되어 칩 커패시터의 두께 방향의 전기적인 쇼트가 방지된다.
또한, 금속층의 측벽에 전기절연코팅층이 있어 칩 커패시터의 두께 방향의 전기적인 쇼트가 방지되며 또한 금속 몸체 측벽의 부식이 방지된다.
도 1은 본 발명의 일 실시 예에 의한 표면실장형 칩 커패시터를 보여준다.
도 2는 표면실장형 칩 커패시터를 제조하는 방법을 보여주는 플로차트이다.
도 3은 공정도이다.
도 4는 본 발명의 다른 실시 예에 의한 표면실장형 칩 커패시터를 보여준다.
본 발명에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 발명에서 사용되는 기술적 용어는 본 발명에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나 과도하게 축소된 의미로 해석되지 않아야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 의한 표면실장형 칩 커패시터를 보여준다.
본 발명의 표면실장형 칩 커패시터(100)는, 판상의 알루미늄 재질의 몸체(110), 몸체(110)의 상면 위에 형성된 산화알루미늄층(Al2O3)(120), 산화알루미늄층(120)의 적어도 일부분 위에 형성된 상부 전극(130)으로 구성되며, 몸체(110)의 하면 위에 형성된 하부 전극(140)을 더 포함할 수 있다.
산화알루미늄층(120)은 유전체로 상부 전극(130), 산화알루미늄층(120) 및 하부 전극(140)은 단층 커패시터를 구성한다.
이 실시 예에서, 표면실장형 칩 커패시터(100)는 칩 커패시터가 다수 형성된 시트 상의 웨이퍼를 다이싱 등에 의해 절단하여 제조되어 육면체를 이루는데 이에 한정되지 않고 통형상을 이룰 수 있으며, 가장자리는 연마에 의해 라운드 처리될 수 있다.
표면실장형 칩 커패시터(100)의 두께는 0.13㎜ 내지 0.43㎜이고, 커패시턴스 값은 0.01㎊ 내지 80㎊일 수 있으나 이에 한정하지는 않는다.
표면실장형 칩 커패시터(100)는 릴 캐리어 포켓 또는 점착 테이프 위에 점착 배열되어 제공될 수 있다.
몸체(110)의 두께는 0.10㎜ 내지 0.40㎜인 기계적 강도가 높은 알루미늄 합금으로, 예를 들어 알루미늄 합금번호가 6이나 7로 시작되는 것일 수 있다.
몸체(110)로 기계적 강도를 높은 알루미늄 합금을 사용하는 이유의 하나는 이후 제조공정에서 제공되는 다이싱 공정 등의 절단 시 몸체(110)의 절단면에서 발생하는 버(Burr)의 손상을 최소화하기 위한 것이다.
몸체(110)의 측벽은 절단 공정에 의해 외부로 노출되는데, 바람직하게 모든 측벽에는 절단 후 전기절연 코팅층(112)이 형성될 수 있는데, 예를 들어, 전기절연 코팅층(112)은 산화 부식에 의한 또 다른 산화알루미늄층(Al2O3)일 수 있으나 이에 한정하지는 않는다.
산화알루미늄층(120)의 두께는 0.5㎛ 내지 40㎛일 수 있고, 산화알루미늄층(120)의 유전상수(K)는 9.2 내지 10.2, 손실계수(DF: @10㎓)는 0.0005 내지 0.001, 그리고 전기저항은 1011ohm 이상일 수 있다.
산화알루미늄층(120), 가령 전기절연을 갖는 유전체는 몸체(110)의 상면에 전기화학반응에 의해 형성될 수 있는데, 구체적으로 몸체(110)의 상면이 아노다이징(Ano-dizing) 처리되어 형성된다.
아노다이징 처리는 이미 잘 알려진 기술로 알루미늄 몸체(110)를 이루는 알루미늄 시트에 + 전극을 제공하여 형성하는 절연 피막으로 산화알루미늄층(120)의 두께는 아노다이징 처리 시간과 전류의 세기 및 화학약품의 농도 등을 조정하여 조정할 수 있다.
이러한 아노다이징 처리에 의해 몸체(110)와 산화알루미늄층(120)은 매우 신뢰성 있는 물리적 결합을 이루어 이후 제공되는 와이어 본딩 등의 외부 변화에 의해 신뢰성 있는 본래의 결합 특성을 유지하여 결과적으로 칩 커패시터(100)의 물리적 및 전기적 특성의 신뢰성이 안정된다.
이와 달리, 산화알루미늄층(120)은 스퍼터링(Sputtering) 등의 물리적 기상법 또는 화학 기상법에 의해 형성될 수 있다.
이와 같은 구조, 재료 및 제조 방법에 의해 산화알루미늄층(120)의 두께는 얇고, 유전상수(K)와 손실계수(DF)는 낮고, 전기저항은 높아 결과적으로 칩 커패시터(100)는 온도 및 주파수의 변화에 따라 커패시턴스의 변화가 적고, 고온 및 고주파에서 사용할 수 있으며 또한 얇은 두께에서의 내전압 성능이 좋다.
또한, 몸체(110)는 전기전도와 열전도가 좋으며 연신성이 있는 알루미늄 금속으로 되어 결과적으로 칩 커패시터(100)는 온도 및 주파수의 변화에 따라 커패시턴스의 변화가 적고, 고온 및 고주파에서 사용이 가능하며 또한 표면실장 전후와 와이어 본딩 등에서 크랙이 발생하지 않는다.
상부 전극(130)은 금속 와이어에 의한 와이어 본딩이 가능한 재질로 구성되는데, 상부 전극(130)을 이루는 금속이 포함된 재료를 스퍼터링 하여 형성할 수 있는데, 궁극적으로, 상부 전극(130)과 산화알루미늄층(120)은 전기접촉저항이 낮고 손실 계수가 최소화되도록 형성된다.
예를 들어, 상부 전극(130)은 니켈/크롬을 스퍼터링한 후 금을 도금하여 와이어 본딩이 가능하고 외부의 환경 변화에 신뢰성 있는 품질을 제공 할 수 있다. 이외에 상부 전극(130)의 최외곽층을 은 으로 구성하여 원가를 줄일 수 있다.
그러나 본 발명은 이에 한정하지 않고 인쇄 등의 통상적인 방법에 의해 상부 전극(130)을 형성할 수도 있다.
상부 전극(130)은 산화알루미늄층(120)의 전체 면 또는 상부 전극(130)의 가장자리를 따라 산화알루미늄층(120)이 외부로 노출되도록 산화알루미늄층(120)의 일부 면에 형성될 수 있다.
산화알루미늄층(120)의 노출 부분(122)은, 전기절연을 이루는 산화알루미늄층(120)의 두께가 얇기 때문에 그에 따른 상부 전극(130)과 몸체(110)와의 전기적 절연을 위한 것이다.
도 1을 보면, 하부 전극(140)은 솔더 크림에 의한 솔더링이 가능한 재질로 구성될 수 있고, 가령 하부 전극(140)을 이루는 금속이 포함된 재료를 스퍼터링 또는 인쇄 등에 의해 형성할 수 있다.
바람직하게, 하부 전극(140)은 상부 전극(130)과 같이 니켈/크롬을 스퍼터링한 후 금을 도금하여 와이어 본딩이 가능하고 외부의 환경 변화에 신뢰성 있는 품질을 제공할 수 있다.
하부 전극(140)은, 대기 중에서의 산화나 부식이 몸체(110)보다 덜 발생하는 재료로 구성될 수 있다.
하부 전극(140)은 몸체(110)의 하면 전체 면 또는 몸체(110)의 하면 가장자리를 따라 몸체(110)의 하면이 외부로 노출되도록 몸체(110)의 일부 면에 형성될 수 있다.
상부 전극(130)은 전기적으로 둘 이상으로 분리되게 형성되고, 산화알루미늄층(120)과 하부 전극(140)은 전기적으로 하나로 되거나 둘 이상으로 분리되어 형성될 수 있다.
이와 같이, 상부 전극(130)이 전기적으로 둘 이상으로 분리된 경우 하나의 몸체(110)에 하나 이상의 칩 커패시터를 제공할 수 있다는 이점이 있다.
이 실시 예에서, 몸체(110)는 알루미늄이고 그에 따라 산화알루미늄층(120)을 형성하는 것을 예로 들었으나, 이에 한정하지 않고 몸체(110)는 티타늄(Titanium) 재질로 구성하고 그 위에 이산화티타늄층(TiO2)을 형성할 수 있다.
산화금속층이 산화알루미늄층(Al2O3)인 경우 유전율이 비교적 낮아 비교적 낮은 커패시턴스를 제공하기 용이하고 산화금속층이 이산화티타늄인 경우 유전율이 비교적 높아 비교적 높은 커패시턴스를 제공하기 용이하다.
도 2는 표면실장형 칩 커패시터를 제조하는 방법을 보여주는 플로차트이고, 도 3은 공정도이다.
이하의 실시 예에서는, 하나의 시트에서 다수의 칩 커패시터를 제조하는 방법을 중심으로 설명하는데, 이는 하나의 시트에서 하나의 칩 커패시터를 제조하는 것을 당연히 포함한다.
먼저, 알루미늄 재질로 구성된 일정한 크기의 판상의 시트를 준비한다(단계 S21).
시트(110')는 0.10㎜ 내지 0.40㎜ 정도의 두께를 구비한 알루미늄 또는 기계적 강도가 높은 알루미늄 합금일 수 있다.
시트(110')의 상면을 전기화학반응으로 아노다이징 하여 산화알루미늄층(120)을 형성한다(단계 S22).
이어, 도 3(b)과 같이, 산화알루미늄층(120) 위에 다수의 상부 전극(130)을 서로 전기적으로 분리되도록 형성한다(단계 S23).
다시 말해, 상부 전극(130) 사이의 부분(121)에서 산화알루미늄층(120)이 외부로 노출되고, 산화알루미늄층(120)의 가장자리를 따라 위치하는 상부 전극(130)의 가장자리는 산화알루미늄층(120)의 가장자리로부터 안쪽으로 이격되어 그 사이의 부분(122)에서 산화알루미늄층(120)이 외부로 노출된다.
다음, 도 3(c)과 같이, 시트(110')의 하면에 하부 전극(140)을 형성한다(단계 S24).
여기서, 하부 전극(140)은 표면실장형 칩 커패시터(100)를 회로기판 등에 솔더 크림에 의한 솔더링을 할 경우 형성하는데, 그렇지 않은 경우 하부 전극(140)을 형성하지 않을 수 있으며, 이 경우 몸체(110) 자체가 하부 전극(140)의 역할을 한다.
또한, 몸체(110)의 하면이 부식되는 것을 방지하기 위한 목적으로 하부 전극(140)을 형성할 수 있다.
마지막으로, 도 3(d)과 같이, 시트(110')와 산화알루미늄층(120)을 두께 방향으로 절단하여 칩 커패시터(100)를 형성한다(단계 S25).
이때, 각 상부 전극(130)의 가장자리가 산화알루미늄층(120)의 가장자리로부터 안쪽으로 이격되어 해당 부분에서 산화알루미늄층(120)이 외부에 노출되도록 절단한다.
상기의 단계에서, 하부 전극(140)을 먼저 형성하고, 산화알루미늄층(120)과 상부 전극(130)을 연속하여 형성할 수 있음은 물론이다.
도 4는 본 발명의 다른 실시 예에 의한 표면실장형 칩 커패시터를 보여준다.
도 1의 일 실시 예와 달리, 몸체(110)의 하면에 산화알루미늄층(150)을 형성하고 그 위에 하부 전극(140)을 형성한다.
이러한 구조에 의하면, 상면 산화알루미늄층(120)과 하면 산화알루미늄층(150)을 유전체로 하여, 상부 전극(130) - 상면 산화알루미늄층(120) - 몸체(110)로 구성되는 단층 커패시터와, 몸체(110) - 하면 산화알루미늄층(150) - 하부 전극(140)으로 구성되는 단층 커패시터가 단일체로 적층된 커패시터가 형성될 수 있다.
이 실시 예의 칩 커패시터를 제조하는 과정에서, 하부 전극(140)은 전기적으로 분리되도록 상부 전극(130)에 대응하여 형성될 수 있다.
또한, 상면 산화알루미늄층(120)과 하면 산화알루미늄층(150)은 동일 제조공정에 의해 동시에 형성될 수 있다.
예를 들어, 몸체(110)를 이루는 알루미늄 시트를 아노다이징 처리하면 알루미늄 시트의 상하면에 산화알루미늄층(120, 150)이 동시에 이루어져 결과적으로 몸체(110)의 상하면에 산화알루미늄층(120, 150)을 갖는다.
이 경우, 결과적으로 칩 커패시터(100)의 유전체층 두께가 두꺼워지므로 칩 커패시터의 커패시턴스는 더욱 작아진다.
이상에서는 본 발명의 실시 예를 중심으로 설명하였지만, 당업자의 수준에서 다양한 변경을 가할 수 있음은 물론이다. 따라서, 본 발명의 권리범위는 상기한 실시 예에 한정되어 해석될 수 없으며, 이하에 기재되는 청구범위에 의해 해석되어야 한다.
100: 표면실장형 칩 커패시터
110: 몸체
120: 산화알루미늄층
130: 상부 전극
140: 하부 전극

Claims (23)

  1. 표면실장형 칩 커패시터(Chip Capacitor)로,
    알루미늄 또는 알루미늄 합금 재질로 구성된 판상의 몸체;
    상기 몸체의 상면에 형성된 산화알루미늄층(Al2O3); 및
    상기 산화알루미늄층의 적어도 일부분에 형성된 상부 전극으로 구성되며,
    상기 산화알루미늄층은 유전체이고, 상기 상부 전극 - 상기 산화알루미늄층 - 상기 몸체로 구성되는 단층 커패시터(Single Layer Capacitor)를 이루는 것을 특징으로 하는 표면실장형 칩 커패시터.
  2. 청구항 1에서,
    외부로 노출되는 상기 몸체의 측벽에 전기절연 코팅층이 형성된 것을 특징으로 하는 표면실장형 칩 커패시터.
  3. 청구항 2에서,
    상기 전기절연 코팅층은 다른 산화알루미늄층(Al2O3)인 것을 특징으로 하는 표면실장형 칩 커패시터.
  4. 청구항 1에서,
    상기 산화알루미늄층은, 상기 몸체의 상면에 아노다이징(Anodizing)을 포함하는 전기화학반응이 진행되어 형성되거나, 물리적 기상법 또는 화학 기상법에 의해 형성된 것을 특징으로 하는 표면실장형 칩 커패시터.
  5. 청구항 1에서,
    상기 상부 전극은 금속 와이어에 의한 와이어 본딩이 가능한 것을 특징으로 하는 표면실장형 칩 커패시터.
  6. 청구항 1에서,
    상기 상부 전극의 최외곽층은 금, 은 또는 주석 중 어느 하나로 된 것을 특징으로 하는 표면실장형 칩 커패시터.
  7. 청구항 1에서,
    상기 상부 전극은 상기 산화알루미늄층의 전체 면 또는 상기 상부 전극의 가장자리를 따라 상기 산화알루미늄층이 외부로 노출되도록 상기 산화알루미늄층의 일부 면에 형성되는 것을 특징으로 하는 표면실장형 칩 커패시터.
  8. 청구항 1에서,
    상기 몸체의 하면에 하부 전극이 더 형성되는 것을 특징으로 하는 표면실장형 칩 커패시터.
  9. 청구항 8에서,
    상기 하부 전극은 상기 몸체의 하면의 전체 면 또는 상기 하부 전극의 가장자리를 따라 상기 몸체의 하면의 일부가 외부로 노출되도록 상기 몸체의 하면의 일부 면에 형성되는 것을 특징으로 하는 표면실장형 칩 커패시터.
  10. 청구항 8에서,
    상기 하부 전극은, 대기 중에서의 산화나 부식이 상기 몸체보다 덜 발생하는 재료로 구성되는 것을 특징으로 하는 표면실장형 칩 커패시터.
  11. 청구항 8에서,
    상기 하부 전극은 솔더 크림에 의한 솔더링이 가능한 것을 특징으로 하는 표면실장형 칩 커패시터.
  12. 청구항 1 또는 8에서,
    상기 상부 전극은 전기적으로 둘 이상으로 분리 형성된 것을 특징으로 하는 표면실장형 칩 커패시터.
  13. 알루미늄 재질로 구성된 판상의 시트를 준비하는 단계;
    상기 시트의 상면을 전기화학반응으로 아노다이징하여 산화알루미늄층을 형성하는 단계; 및
    상기 산화알루미늄층 위에 상부 전극을 형성하는 단계를 포함하며,
    상기 상부 전극의 가장자리가 상기 산화알루미늄층의 가장자리로부터 안쪽으로 이격되어 해당 부분에서 상기 산화알루미늄층이 외부에 노출되도록 상기 상부 전극을 형성하는 것을 특징으로 하는 표면실장형 칩 커패시터의 제조 방법.
  14. 알루미늄 재질로 구성된 판상의 시트를 준비하는 단계;
    상기 시트의 상면을 전기화학반응으로 아노다이징하여 산화알루미늄층을 형성하는 단계; 및
    상기 산화알루미늄층 위에 전기적으로 서로 분리된 다수의 상부 전극을 형성하는 단계; 및
    상기 상부 전극의 가장자리가 상기 산화알루미늄층의 가장자리로부터 안쪽으로 이격되어 해당 부분에서 상기 산화알루미늄층이 외부에 노출되도록 상기 산화알루미늄층과 상기 시트를 절단하는 단계를 포함하는 것을 특징으로 하는 표면실장형 칩 커패시터의 제조 방법.
  15. 청구항 14 또는 15에서,
    상기 시트의 하면 전체에 하부 전극을 형성하는 단계를 더 포함하며,
    상기 절단시 상기 하부 전극을 포함하여 절단하는 것을 특징으로 하는 표면실장형 칩 커패시터의 제조 방법.
  16. 청구항 14 또는 15에서,
    상기 시트의 하면을 전기화학반응으로 아노다이징하여 다른 산화알루미늄층을 형성하는 단계; 및
    상기 다른 산화알루미늄층의 하면에 하부 전극을 형성하는 단계를 더 포함하고,
    상기 절단시 상기 다른 산화알루미늄층과 상기 하부 전극을 포함하여 절단하는 것을 특징으로 하는 표면실장형 칩 커패시터의 제조 방법.
  17. 청구항 16에서,
    상기 하부 전극은 전기적으로 분리되도록 상기 상부 전극에 대응하여 형성되고,
    상기 하부 전극의 가장자리가 상기 다른 산화알루미늄층의 가장자리로부터 안쪽으로 이격되어 해당 부분에서 상기 다른 산화알루미늄층이 외부에 노출되도록 절단되는 것을 특징으로 하는 표면실장형 칩 커패시터의 제조 방법.
  18. 표면실장형 칩 커패시터(Chip Capacitor)로,
    알루미늄 재질로 구성된 판상의 몸체;
    상기 몸체의 상면에 형성된 제1산화알루미늄층(Al2O3);
    상기 제1산화알루미늄층의 적어도 일부분에 형성된 상부 전극;
    상기 몸체의 하면에 형성된 제2산화알루미늄층(Al2O3); 및
    상기 제2산화알루미늄층의 적어도 일부분에 형성된 하부 전극으로 구성되며,
    상기 제1 및 제2산화알루미늄층은 유전체이고, 상기 상부 전극 - 상기 제1산화알루미늄층 - 상기 몸체로 구성되는 제1단층 커패시터와 상기 몸체 - 상기 제2산화알루미늄층 - 상기 하부 전극으로 구성되는 제2단층 커패시터가 단일체로 적층되어 구성되는 것을 특징으로 하는 표면실장형 칩 커패시터.
  19. 청구항 18에서,
    상기 제1산화알루미늄층과 상기 제2산화알루미늄층은 동일 제조공정에 의해 동시에 형성되는 것을 특징으로 하는 표면실장형 칩 커패시터.
  20. 표면실장형 칩 커패시터(Chip Capacitor)로,
    금속 재질로 구성된 판상의 몸체;
    상기 몸체의 상면에 형성된 산화금속층; 및
    상기 산화금속층의 적어도 일부분에 형성된 상부 전극으로 구성되며,
    상기 산화금속층은 유전체이고, 상기 상부 전극 - 상기 산화금속층 - 상기 몸체로 구성되는 단층 커패시터(Single Layer Capacitor)를 이루는 것을 특징으로 하는 표면실장형 칩 커패시터.
  21. 청구항 20에서,
    상기 몸체의 하면에 하부 전극을 더 포함하는 것을 특징으로 하는 표면실장형 칩 커패시터.
  22. 청구항 20 또는 21에서,
    상기 몸체는 알루미늄 또는 티타늄인 것을 특징으로 하는 표면실장형 칩 커패시터.
  23. 청구항 22에서,
    상기 산화금속층은 알루미나 또는 이산화티타늄인 것을 특징으로 하는 표면실장형 칩 커패시터.
KR1020200101216A 2020-08-12 2020-08-12 표면실장형(smd) 칩 커패시터 및 그 제조방법 KR20220020645A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020200101216A KR20220020645A (ko) 2020-08-12 2020-08-12 표면실장형(smd) 칩 커패시터 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200101216A KR20220020645A (ko) 2020-08-12 2020-08-12 표면실장형(smd) 칩 커패시터 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20220020645A true KR20220020645A (ko) 2022-02-21

Family

ID=80475122

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200101216A KR20220020645A (ko) 2020-08-12 2020-08-12 표면실장형(smd) 칩 커패시터 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR20220020645A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220068566A1 (en) * 2020-08-31 2022-03-03 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component and method for manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220068566A1 (en) * 2020-08-31 2022-03-03 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component and method for manufacturing the same
US11735366B2 (en) * 2020-08-31 2023-08-22 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component and method for manufacturing the same

Similar Documents

Publication Publication Date Title
US10269499B2 (en) Multilayer ceramic capacitor and board having the same
US9326381B2 (en) Multilayer ceramic capacitor and board having the same mounted thereon
US9502177B2 (en) Multilayer ceramic capacitor and board having the same mounted thereon
US10923282B2 (en) Electronic component
US20090116173A1 (en) Solid electrolytic capacitor
US9524825B2 (en) Multilayer ceramic capacitor and board for mounting thereof
US10136518B2 (en) Multilayer ceramic capacitor having three external electrodes and board having the same
US10141110B2 (en) Multilayer ceramic capacitor and board having the same
JPH0878283A (ja) 薄膜キャパシタ
CN114446660A (zh) 多层电容器
KR20220020645A (ko) 표면실장형(smd) 칩 커패시터 및 그 제조방법
US9336944B2 (en) Multilayer ceramic electronic component and board for mounting the same
US11721491B2 (en) Multilayer electronic component
US11562858B2 (en) Multilayer ceramic capacitor and board having the same mounted thereon
US11557438B2 (en) Multilayer capacitor
JP2000106320A (ja) 積層セラミックコンデンサ
US11133131B2 (en) Multilayer ceramic electronic component
KR101901708B1 (ko) 적층 세라믹 커패시터 및 그의 제조 방법
JP4412837B2 (ja) 積層型電子部品およびその製法
US20230253157A1 (en) Multilayer electronic component
US11715598B2 (en) Multilayer capacitor and board having the same
US20230260708A1 (en) Multilayer electronic component
US20230207218A1 (en) Multilayerr electronic component
JP2001126956A (ja) 貫通型コンデンサ
JP4875468B2 (ja) チップ状固体電解コンデンサ

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application