KR20220018012A - 평판형 광학기기 제작을 위한 포토레지스트 로딩 솔루션들 - Google Patents
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Abstract
본 개시내용의 실시예들은 광학 디바이스들을 제작하기 위한 방법들에 관한 것이다. 방법의 일 실시예는 기판의 표면 상에 구조 재료 층을 배치하는 단계 및 구조 재료 층 위에 패터닝된 포토레지스트를 배치하는 단계를 포함한다. 패터닝된 포토레지스트는 적어도 하나의 디바이스 부분 및 적어도 하나의 보조 부분을 갖는다. 각각의 디바이스 부분 및 각각의 보조 부분은 구조 재료 층의 마스킹되지 않은 부분들을 노출시킨다. 각각의 디바이스 부분 및 각각의 보조 부분에 대응하는 구조 재료 층의 마스킹되지 않은 부분들이 에칭된다. 마스킹되지 않은 부분들을 에칭하는 것은 적어도 하나의 디바이스 부분의 마스킹되지 않은 부분들에 대응하는 디바이스 구조들을 갖는 적어도 하나의 광학 디바이스 및 적어도 하나의 보조 부분의 마스킹되지 않은 부분들에 대응하는 보조 구조들을 갖는 적어도 하나의 보조 구역을 형성한다.
Description
[0001]
본 개시내용의 실시예들은 일반적으로, 광학 디바이스들에 관한 것이다. 더 구체적으로, 본원에서 설명되는 실시예들은 하나 이상의 광학 디바이스들의 제작을 제공한다.
[0002]
광의 전파를 조작하기 위해 광학 디바이스들이 사용될 수 있다. 광학 디바이스들의 일 예는 평판형 광학 디바이스들이다. 가시 스펙트럼 및 근적외선 스펙트럼의 평판형 광학 디바이스들은, 구조들, 이를테면, 나노구조들이 상부에 배치된 투명 기판들을 필요로 할 수 있다. 그러나, 광학 디바이스들을 형성하기 위해 투명 기판들을 프로세싱하는 것은 신흥 기술로서 복잡할 뿐만 아니라 까다롭다. 예컨대, 광학 디바이스들이 기판의 표면에 의해서만 둘러싸이도록, 인접한 광학 디바이스들 사이의 그리고 광학 디바이스들과 기판의 주변부 사이의 영역들에서 구조 재료의 큰 영역들이 에칭될 수 있다. 기판의 표면에 의해서만 광학 디바이스들을 둘러싸는 것은 에칭 프로세스들의 종료점(endpoint)을 결정할 수 없게 하며, 이는 구조들의 바람직하지 않은 임계 치수를 초래할 수 있다.
[0003]
따라서, 광학 디바이스들을 제작하기 위한 개선된 방법들이 당해 기술분야에서 필요하다.
[0004]
일 실시예에서, 방법이 제공된다. 방법은 기판의 표면 상에 구조 재료 층을 배치하는 단계 및 구조 재료 층 위에 패터닝된 포토레지스트를 배치하는 단계를 포함한다. 패터닝된 포토레지스트는 적어도 하나의 디바이스 부분 및 적어도 하나의 보조 부분을 갖는다. 각각의 디바이스 부분 및 각각의 보조 부분은 구조 재료 층의 마스킹되지 않은 부분들을 노출시킨다. 각각의 디바이스 부분 및 각각의 보조 부분에 대응하는 구조 재료 층의 마스킹되지 않은 부분들이 에칭된다. 마스킹되지 않은 부분들을 에칭하는 것은 적어도 하나의 디바이스 부분의 마스킹되지 않은 부분들에 대응하는 디바이스 구조들을 갖는 적어도 하나의 광학 디바이스 및 적어도 하나의 보조 부분의 마스킹되지 않은 부분들에 대응하는 보조 구조들을 갖는 적어도 하나의 보조 구역을 형성한다.
[0005]
다른 실시예에서, 방법이 제공된다. 방법은 기판의 표면 상에 구조 재료 층을 배치하는 단계 및 구조 재료 층 위에 패터닝된 포토레지스트를 배치하는 단계를 포함한다. 패터닝된 포토레지스트는 구조 재료 층의 마스킹되지 않은 디바이스 부분들을 노출시키는 적어도 하나의 디바이스 부분, 기판의 적어도 하나의 보조 구역을 마스킹하는 적어도 하나의 보조 부분 ― 보조 구역은 기판의 주변부 및 형성될 중간 구역에 의해 정의됨 ―, 및 각각의 디바이스 부분과 각각의 보조 부분 사이에서 구조 재료 층의 마스킹되지 않은 중간 부분들을 노출시키는 적어도 하나의 중간 부분을 갖는다. 각각의 디바이스 부분 및 각각의 중간 부분에 대응하는 구조 재료 층의 마스킹되지 않은 디바이스 부분들 및 마스킹되지 않은 중간 부분들이 에칭된다. 마스킹되지 않은 디바이스 부분들 및 마스킹되지 않은 중간 부분들을 에칭하는 것은, 기판의 표면을 노출시키는 각각의 광학 디바이스와 각각의 보조 구역 사이의 적어도 하나의 중간 구역 및 적어도 하나의 디바이스 부분의 마스킹되지 않은 부분들에 대응하는 디바이스 구조들을 갖는 적어도 하나의 광학 디바이스를 형성한다. 보조 구역은 각각의 보조 부분에 의해 마스킹된다.
[0006]
또 다른 실시예에서, 방법이 제공된다. 방법은 기판의 표면 상에 구조 재료 층을 배치하는 단계, 및 구조 재료 층 위에 패터닝된 포토레지스트를 배치하는 단계를 포함한다. 패터닝된 포토레지스트는 구조 재료 층의 마스킹되지 않은 디바이스 부분들을 노출시키는 적어도 하나의 디바이스 부분 및 기판의 적어도 하나의 보조 구역을 마스킹하는 적어도 하나의 보조 부분을 갖는다. 보조 구역은 기판의 주변부 및 형성될 중간 구역에 의해 정의되며, 적어도 하나의 중간 부분은 각각의 디바이스 부분과 각각의 보조 부분 사이에서 구조 재료 층의 마스킹되지 않은 중간 부분들을 노출시킨다. 각각의 디바이스 부분과 각각의 보조 부분 사이의 마스킹되지 않은 거리가 변화된다. 각각의 디바이스 부분 및 각각의 중간 부분에 대응하는 구조 재료 층의 마스킹되지 않은 디바이스 부분들 및 마스킹되지 않은 중간 부분들이 에칭된다. 마스킹되지 않은 디바이스 부분들 및 마스킹되지 않은 중간 부분들을 에칭하는 것은, 기판의 표면을 노출시키는 각각의 광학 디바이스와 각각의 보조 구역 사이의 적어도 하나의 중간 구역 및 적어도 하나의 디바이스 부분의 마스킹되지 않은 부분들에 대응하는 디바이스 구조들을 갖는 적어도 하나의 광학 디바이스를 형성한다. 보조 구역은 각각의 보조 부분에 의해 마스킹되고, 각각의 중간 구역과 각각의 보조 부분 사이의 노출된 거리가 변화된다.
[0007]
본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들만을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0008] 도 1은 실시예들에 따른 하나 이상의 광학 디바이스들을 제작하기 위한 방법의 동작들을 예시하는 흐름도이다.
[0009] 도 2a - 도 2c는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 평면도들이다.
[0010] 도 2d - 도 2f는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 단면도들이다.
[0011] 도 3a - 도 3c는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 평면도들이다.
[0012] 도 3d - 도 3f는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 단면도들이다.
[0013] 도 4는 실시예들에 따른 하나 이상의 광학 디바이스들을 제작하기 위한 방법의 동작들을 예시하는 흐름도이다.
[0014] 도 5a - 도 5c는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 평면도들이다.
[0015] 도 5d - 도 5f는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 단면도들이다.
[0016] 도 6a - 도 6c는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 평면도들이다.
[0017] 도 6d - 도 6f는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 단면도들이다.
[0008] 도 1은 실시예들에 따른 하나 이상의 광학 디바이스들을 제작하기 위한 방법의 동작들을 예시하는 흐름도이다.
[0009] 도 2a - 도 2c는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 평면도들이다.
[0010] 도 2d - 도 2f는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 단면도들이다.
[0011] 도 3a - 도 3c는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 평면도들이다.
[0012] 도 3d - 도 3f는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 단면도들이다.
[0013] 도 4는 실시예들에 따른 하나 이상의 광학 디바이스들을 제작하기 위한 방법의 동작들을 예시하는 흐름도이다.
[0014] 도 5a - 도 5c는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 평면도들이다.
[0015] 도 5d - 도 5f는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 단면도들이다.
[0016] 도 6a - 도 6c는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 평면도들이다.
[0017] 도 6d - 도 6f는 일 실시예에 따른 광학 디바이스들을 제작하기 위한 방법 동안의 기판의 개략적인 단면도들이다.
[0018]
본 개시내용의 실시예들은 광학 디바이스들을 제작하기 위한 방법들에 관한 것이다. 방법의 일 실시예는 기판의 표면 상에 구조 재료 층을 배치하는 단계 및 구조 재료 층 위에 패터닝된 포토레지스트를 배치하는 단계를 포함한다. 패터닝된 포토레지스트는 적어도 하나의 디바이스 부분 및 적어도 하나의 보조 부분을 갖는다. 각각의 디바이스 부분 및 각각의 보조 부분은 구조 재료 층의 마스킹되지 않은 부분들을 노출시킨다. 각각의 디바이스 부분 및 각각의 보조 부분에 대응하는 구조 재료 층의 마스킹되지 않은 부분들이 에칭된다. 마스킹되지 않은 부분들을 에칭하는 것은 적어도 하나의 디바이스 부분의 마스킹되지 않은 부분들에 대응하는 디바이스 구조들을 갖는 적어도 하나의 광학 디바이스 및 적어도 하나의 보조 부분의 마스킹되지 않은 부분들에 대응하는 보조 구조들을 갖는 적어도 하나의 보조 구역을 형성한다.
[0019]
도 1은 하나 이상의 광학 디바이스들(200, 300)을 제작하기 위한 방법(100)의 동작들을 예시하는 흐름도이다. 도 2a - 도 2c는 기판(201)의 개략적인 평면도들이고, 도 2d - 도 2f는 본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에 따른 광학 디바이스들(200)을 제작하기 위한 방법(100) 동안의 기판(201)의 개략적인 단면도들이다. 도 3a - 도 3c는 기판(201)의 개략적인 평면도들이고, 도 3d - 도 3f는 본원에서 설명되는 다른 실시예들과 조합될 수 있는 다른 실시예에 따른 광학 디바이스들(300)을 제작하기 위한 방법(100) 동안의 기판(201)의 개략적인 단면도들이다.
[0020]
동작(101)에서, 도 2a 및 도 2d, 그리고 도 3a 및 도 3d에 도시된 바와 같이, 구조 재료 층(202) 위에 포토레지스트 재료가 배치된다. 구조 재료 층(202)은 기판(201)의 표면(203) 위에 배치된다. 포토레지스트 재료는 패터닝된 포토레지스트(206, 306)를 형성하도록 현상된다. 포토레지스트 재료는 스핀-온 코팅 프로세스를 사용하여 구조 재료 층(202) 위에 배치될 수 있다. 패터닝된 포토레지스트(206, 306)는 감광성 폴리머 함유 재료들을 포함할 수 있다(그러나 이에 제한되지 않음). 포토레지스트 재료를 현상하는 것은, 리소그래피 프로세스, 이를테면, 포토리소그래피 및 디지털 리소그래피를 수행하는 것을 포함할 수 있다.
[0021]
기판(201)은 또한, 원하는 파장 또는 파장 범위, 이를테면, 약 100 내지 약 3000 나노미터의 하나 이상의 파장들의 적절한 양의 광을 투과시키도록 선택될 수 있다. 제한 없이, 일부 실시예들에서, 기판(201)은, 기판(201)이 광 스펙트럼의 IR 내지 UV 영역의 약 50%, 60%, 70%, 80%, 90%, 95%, 99% 이상을 투과시키도록 구성된다. 기판(201)이 원하는 파장 또는 파장 범위의 광을 적절히 투과시킬 수 있고, 광학 디바이스들에 대한 적절한 지지부로서의 역할을 할 수 있다면, 기판(201)은 임의의 적절한 재료로 형성될 수 있다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 일부 실시예들에서, 기판(201)의 재료는 구조 재료 층(202)의 굴절률과 비교하여 비교적 낮은 굴절률을 갖는다. 기판 선택은, 비정질(amorphous) 유전체들, 비-비정질(non-amorphous) 유전체들, 결정질 유전체들, 실리콘 산화물, 폴리머들, 및 이들의 조합들을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 재료의 기판들을 포함할 수 있다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 일부 실시예들에서, 기판(201)은 투명한 재료를 포함한다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에서, 기판(201)은 0.001보다 더 작은 흡수 계수로 투명하다. 적절한 예들은 산화물, 황화물, 인화물, 텔루륨화물 또는 이들의 조합들을 포함할 수 있다. 일 예에서, 기판(201)은 실리콘(Si), 실리콘 이산화물(SiO2), 사파이어, 및 고 굴절률 투명 재료 함유 재료들을 포함한다.
[0022]
구조 재료 층(202)은, 액체 재료 주입 주조 프로세스(liquid material pour casting process), 스핀-온 코팅 프로세스, 액체 스프레이 코팅 프로세스, 건식 분말 코팅 프로세스, 스크린 프린팅 프로세스, 닥터 블레이딩 프로세스, PVD(physical vapor deposition) 프로세스, CVD(chemical vapor deposition) 프로세스, PECVD(plasma-enhanced chemical vapor deposition) 프로세스, FCVD(flowable CVD) 프로세스, ALD(atomic layer deposition) 프로세스, 증발 프로세스, 또는 스퍼터링 프로세스를 사용하여 기판(201)의 표면(203) 위에 배치될 수 있다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에서, 구조 재료 층(202)은, 티타늄 이산화물(TiO2), 아연 산화물(ZnO), 주석 이산화물(SnO2), 알루미늄-도핑된 아연 산화물(AZO), 불소-도핑된 주석 산화물(FTO), 카드뮴 주석산염(주석 산화물)(CTO), 니오븀 산화물(Nb2O5), 및 아연 주석산염(주석 산화물)(SnZnO3) 함유 재료들로 제한되지 않는 금속-함유 유전체 재료들을 포함한다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 다른 실시예에서, 구조 재료는 비-전도성 비-결정질 재료들, 이를테면, 유전체 재료들을 포함한다. 유전체 재료들은 비정질 유전체들, 비-비정질 유전체들, 및 결정질 유전체들을 포함할 수 있다. 유전체 재료들의 예들은 Si 함유 재료들, 이를테면, 실리콘 질화물(Si3N4) 및 비정질 실리콘(a-Si)을 포함한다(그러나 이에 제한되지 않음).
[0023]
본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에서, 동작(101)에서, 패터닝된 포토레지스트(206, 306)는 구조 재료 층(202) 위에 배치된 하나 이상의 에칭 층들(204), 이를테면, 하드마스크들 또는 에칭 스톱 층(etch stop layer)들 위에 배치된다. 하드마스크들은, 액체 재료 주입 주조 프로세스, 스핀-온 코팅 프로세스, 액체 스프레이 코팅 프로세스, 건식 분말 코팅 프로세스, 스크린 프린팅 프로세스, 닥터 블레이딩 프로세스, PVD 프로세스, CVD 프로세스, PECVD 프로세스, FCVD 프로세스, ALD 프로세스, 증발 프로세스, 또는 스퍼터링 프로세스를 사용하여 구조 재료 층(202) 위에 배치될 수 있다. 일 실시예에서, 하드마스크들은, 하나 이상의 광학 디바이스들(200)이 형성된 후에 제거되는 불투명 하드마스크들이다. 다른 실시예에서, 하드마스크들은 투명 하드마스크들이다. 하드마스크들의 예들은, 크롬(Cr), 은(Ag), Si3N4, SiO2, TiN 및 탄소(C) 함유 재료들을 포함한다(그러나 이에 제한되지 않음).
[0024]
본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에서, 패터닝된 포토레지스트(206, 306)는 적어도 하나의 디바이스 부분(208, 308) 및 적어도 하나의 보조 부분(212, 312)을 포함한다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 다른 실시예에서, 패터닝된 포토레지스트(206, 306)는 적어도 하나의 디바이스 부분(208, 308), 적어도 하나의 중간 부분(210, 310), 및 적어도 하나의 보조 부분(212, 312)을 포함한다. 각각의 중간 부분(210, 310)은 디바이스 부분(208, 308)과 보조 부분(212, 312) 사이에 있다. 적어도 하나의 디바이스 부분(208, 308), 적어도 하나의 중간 부분(210, 310), 및 적어도 하나의 보조 부분(212, 312) 각각은 구조 재료 층(202)의 마스킹되지 않은 부분들(205, 305)을 노출시킨다. 도 2c 및 도 2f, 그리고 도 3c 및 도 3f에 도시된 바와 같이, 각각의 디바이스 부분(208, 308)은 기판(201)의 표면(203) 상에 형성된 또는 기판(201)의 표면(203)과 일체형인 디바이스 구조들(207)의 어레이들을 갖는 광학 디바이스들(200, 300) 중 하나에 대응한다. 각각의 중간 부분(210, 310)은 광학 디바이스들(200, 300)과 보조 구역(216, 316) 사이의 중간 구역(214, 314)에 대응한다. 각각의 보조 부분(212, 312)은, 기판(201)의 표면(203) 상에 형성된 또는 기판(201)의 표면(203)과 일체형인, 본원에서 상세히 설명되는 더미 구조들로서 또한 알려진 보조 구조들(209, 309)의 어레이들을 갖는 기판(201)의 보조 구역(216, 316)에 대응한다. 보조 구역(216, 316)은 기판(201)의 주변부와 각각의 중간 구역(214, 314)에 의해 정의된 공간에 의해 정의된다.
[0025]
동작(102)에서, 도 2b 및 도 2e, 그리고 도 3b 및 도 3e에 도시된 바와 같이, 구조 재료 층(202)의 마스킹되지 않은 부분들(205, 305)이 에칭된다. 구조 재료 층(202)의 마스킹되지 않은 부분들(205, 305)을 에칭하는 것은, 이온 주입, 이온 에칭, RIE(reactive ion etching), 지향성 RIE, 플라즈마 에칭, 및 습식 에칭 중 적어도 하나에 제한되지 않는 적어도 하나의 건식 에칭 프로세스를 포함한다. 마스킹되지 않은 부분들(205, 305)을 에칭하는 것은 광학 디바이스(200, 300)의 디바이스 구조들(207)을 형성하고, 중간 구역(214, 314)에서의 기판(201)의 표면(203) 및 보조 구역(216, 316)의 보조 구조들(209, 309)을 노출시킨다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에서, 하나 이상의 에칭 층들(204)의 마스킹되지 않은 부분들(211)은 구조 재료 층(202)의 마스킹되지 않은 부분들(205, 305) 이전에 에칭된다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에서, 에칭 층들(204) 중 적어도 하나는 구조 재료 층(202)보다 더 큰 에칭 선택도(etch selectivity)를 갖는다. 동작(103)에서, 도 2c 및 도 2f, 그리고 도 3c 및 도 3f에 도시된 바와 같이, 패터닝된 포토레지스트(206, 306)가 제거된다. 패터닝된 포토레지스트(206, 306)를 제거하는 것은 본원에서 설명되는 리소그래피 프로세스 또는 에칭 프로세스를 포함할 수 있다. 하나 이상의 에칭 층들(204)을 갖는 실시예들에서, 하나 이상의 에칭 층들(204)이 제거된다. 하나 이상의 에칭 층들(204)을 제거하는 것은 이온 에칭, RIE, 또는 선택적 습식 화학 에칭을 포함할 수 있다.
[0026]
본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에서, 디바이스 구조들(207)은 동일한 치수들, 이를테면, 높이 및 폭을 가질 수 있다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 다른 실시예에서, 디바이스 구조들(207) 중 적어도 하나는 디바이스 구조들(207)의 추가적인 구조들의 치수들과 적어도 하나의 상이한 치수, 이를테면, 높이 및 폭 중 하나를 가질 수 있다. 본원에서 설명되는 일부 실시예들에서, 디바이스 구조들(207) 각각의 폭은 임계 치수(213)이다. 본원에서 설명되는 일부 실시예들에서, 보조 구조들(209, 309) 각각의 폭은 임계 치수(221, 321)이다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에서, 디바이스 구조들(207)은 동일한 굴절률을 가질 수 있다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 다른 실시예에서, 디바이스 구조들(207) 중 적어도 하나는 디바이스 구조들(207)의 추가적인 구조들의 굴절률과 상이한 굴절률을 가질 수 있다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 일부 실시예들에서, 광학 디바이스들(200, 300)은 나노스케일 피처(feature)들의 형태의 나노구조들인 디바이스 구조들(207)을 갖는 메타표면들이다. 일 예에서, 나노구조들은 약 1000 nm 미만, 예컨대 약 500 nm 미만, 약 200 nm 미만, 약 100 nm 미만 또는 심지어 약 20 nm 미만의 임계 치수(213, 313)를 갖는다.
[0027]
디바이스 구조들(207)은 인접한 디바이스 구조들(207) 사이의 거리로서 정의된 디바이스 갭(218)을 갖는다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에서, 디바이스 구조들(207) 각각의 디바이스 갭(218)은 실질적으로 동일할 수 있다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 다른 실시예에서, 디바이스 구조들(207) 중 적어도 하나는 적어도 하나의 상이한 디바이스 갭(218)을 가질 수 있다. 보조 구조들(209, 309)은 인접한 보조 구조들(307, 309) 사이의 거리로서 정의된 보조 갭(219, 319)을 갖는다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에서, 보조 구조들(209, 309) 각각의 보조 갭(219, 319)은 실질적으로 동일할 수 있다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 다른 실시예에서, 보조 구조들(209, 309) 중 적어도 하나는 적어도 하나의 상이한 보조 갭(219, 319)을 가질 수 있다.
[0028]
방법(100)은 중간 구역(214)에 의해 보조 구역(216)으로부터 분리된 하나 이상의 광학 디바이스들(200)을 기판(201) 위에 형성한다. 광학 디바이스들(200)은 디바이스 구조들(207)의 임계 치수(213)와 보조 구조들(209)의 임계 치수(221) 사이의 관계를 갖는다. 실질적으로 동일한 디바이스 갭(218) 및 보조 갭(219)을 갖는 광학 디바이스들(200) 및 보조 구역(216)의 부분들에 대해, 디바이스 구조들(207)의 임계 치수(213) 및 보조 구조들(209)의 임계 치수(221)는 실질적으로 동일하다. 실질적으로 동일한 디바이스 갭(218) 및 보조 갭(219)을 갖는 부분들의 실질적으로 동일한 임계 치수(213) 및 임계 치수(221)는, 구조 재료 층(202)의 마스킹되지 않은 부분들(205)의 에칭 동안 로드 종속성(load dependence)의 제어를 제공한다. 로드 종속성은 패터닝된 포토레지스트(206, 306)의 로딩, 즉, 마스킹되지 않은 부분들(205)의 노출 영역과 구조 재료 층(202)의 에칭 레이트 사이의 관계를 나타낸다.
[0029]
디바이스 구조들(207)의 임계 치수(213) 및 보조 구조들(209)의 임계 치수(221)가 실질적으로 동일할 경우, 마스킹되지 않은 부분들(205)의 폭(223)은, 실질적으로 동일한 디바이스 갭(218) 및 보조 갭(219)을 갖는 광학 디바이스들(200) 및 보조 구역(216)의 부분들에 대응하는 디바이스 부분(208) 및 보조 부분(212) 둘 모두에 대해 실질적으로 동일하다. 마스킹되지 않은 부분들(205)의 실질적으로 동일한 폭(223)을 갖는 디바이스 부분(208) 및 보조 부분(212)은 패터닝된 포토레지스트(206)의 일정한 로딩을 제공한다. 일정한 로딩은 동작(102)의 에칭 동안 종료점 검출을 제공하고, 약 1000 nm 미만, 예컨대 약 500 nm 미만, 약 200 nm 미만, 약 100 nm 미만 또는 심지어 약 20 nm 미만의 디바이스 구조들(207)의 임계 치수(213)를 제공한다. 종료점 검출은, 디바이스 구조들(207)의 임계 치수(213) 및 측벽 프로파일이 유지되도록 디바이스 구조들(207)이 형성되자마자 동작(102)의 에칭을 종료하는 능력을 제공한다. 패터닝된 포토레지스트(206, 306)의 일정한 로딩의 결과로서, 임계 치수(213)는 디바이스 구조들(207) 및 보조 구조들(209)에 대해 실질적으로 동일하다. 임계 치수(213)는, 보조 구조들(209)이 기판 및 광학 디바이스들(200)과의 빔들의 광학적 상호작용을 감소시키거나 방해하도록 제어된다.
[0030]
방법(100)은 중간 구역(314)에 의해 보조 구역(316)으로부터 분리된 하나 이상의 광학 디바이스들(300)을 기판(201) 위에 형성한다. 광학 디바이스들(300)은 디바이스 구조들(207)의 임계 치수(213)와 보조 구조들(309)의 임계 치수(321) 사이의 관계를 갖는다. 실질적으로 동일한 디바이스 갭(218) 및 보조 갭(319)을 갖는 광학 디바이스들(300) 및 보조 구역(316)의 부분들에 대해, 디바이스 구조들(207)의 임계 치수(213)는 보조 구조들(309)의 임계 치수(321)보다 더 작다. 보조 구조들(309)의 임계 치수(321)보다 더 작은 디바이스 구조들(207)의 임계 치수(213)는 패터닝된 포토레지스트(306)의 실질적으로 일정한 로딩을 제공한다. 실질적으로 일정한 로딩은 동작(102)의 에칭 동안 종료점 검출을 제공하고, 약 1000 nm 미만, 예컨대 약 500 nm 미만, 약 200 nm 미만, 약 100 nm 미만 또는 심지어 약 20 nm 미만의 디바이스 구조들(207)의 임계 치수(213)를 제공한다. 패터닝된 포토레지스트(306)의 실질적으로 일정한 로딩의 결과로서, 디바이스 구조들(207)의 임계 치수(213)는 보조 구조들(309)의 임계 치수(315)보다 더 작고, 디바이스 구조들(207)의 측벽 프로파일이 유지된다. 임계 치수(315)는, 보조 구조들(309)이 기판 및 광학 디바이스들(300)과의 빔들의 광학적 상호작용을 감소시키거나 방해하도록 제어된다.
[0031]
도 4는 하나 이상의 광학 디바이스들(500, 600)을 제작하기 위한 방법(400)의 동작들을 예시하는 흐름도이다. 도 5a - 도 5c는 기판(201)의 개략적인 평면도들이고, 도 5d - 도 5f는 본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에 따른 광학 디바이스들(500)을 제작하기 위한 방법(400) 동안의 기판(201)의 개략적인 단면도들이다. 도 6a - 도 6c는 기판(201)의 개략적인 평면도들이고, 도 6d - 도 6f는 본원에서 설명되는 다른 실시예들과 조합될 수 있는 다른 실시예에 따른 광학 디바이스들(600)을 제작하기 위한 방법(400) 동안의 기판(201)의 개략적인 단면도들이다.
[0032]
동작(401)에서, 도 5a 및 도 5d, 그리고 도 6a 및 도 6d에 도시된 바와 같이, 구조 재료 층(202) 위에 포토레지스트 재료가 배치된다. 구조 재료 층(202)은 기판(201)의 표면(203) 위에 배치된다. 포토레지스트 재료는 패터닝된 포토레지스트(506, 606)를 형성하도록 현상된다. 포토레지스트 재료는 스핀-온 코팅 프로세스를 사용하여 구조 재료 층(202) 위에 배치될 수 있다. 포토레지스트 재료는 감광성 폴리머 함유 재료들을 포함할 수 있다(그러나 이에 제한되지 않음). 본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에서, 동작(401)에서, 패터닝된 포토레지스트(506, 606)는 구조 재료 층(202) 위에 배치된 하나 이상의 에칭 층들(204), 이를테면, 하드마스크들 또는 에칭 스톱 층들 위에 배치된다. 포토레지스트 재료를 현상하는 것은, 리소그래피 프로세스, 이를테면, 포토리소그래피 및 디지털 리소그래피를 수행하는 것을 포함할 수 있다.
[0033]
본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에서, 패터닝된 포토레지스트(506, 606)는 적어도 하나의 디바이스 부분(508, 608) 및 적어도 하나의 보조 부분(512, 612)을 포함한다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 다른 실시예에서, 패터닝된 포토레지스트(506, 606)는 적어도 하나의 디바이스 부분(508, 608), 적어도 하나의 중간 부분(510, 610), 및 적어도 하나의 보조 부분(512, 612)을 포함한다. 각각의 중간 부분(510, 610)은 디바이스 부분(508, 608)과 보조 부분(512, 612) 사이에 있다. 적어도 하나의 디바이스 부분(508, 608)은 구조 재료 층(202)의 마스킹되지 않은 디바이스 부분들(505)을 노출시킨다. 보조 부분(512, 612)은 구조 재료 층(202)을 마스킹, 즉, 커버한다. 적어도 하나의 중간 부분(510, 610)은 디바이스 부분(508, 608)과 보조 부분(512, 612) 사이에서 구조 재료 층(202)의 마스킹되지 않은 중간 부분들(511, 611)을 노출시킨다. 마스킹되지 않은 중간 부분들(511, 611) 각각은, 디바이스 부분(508, 608)으로부터 보조 부분(512, 612)까지 마스킹되지 않은 거리(517, 617)를 갖는다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에서, 각각의 디바이스 부분(508)과 각각의 보조 부분(512) 사이의 마스킹되지 않은 거리(517)는 일정하다. 본원에서 설명되는 다른 실시예들과 조합될 수 있는 다른 실시예에서, 각각의 디바이스 부분(608)과 각각의 보조 부분(612) 사이의 마스킹되지 않은 거리(617)는 변화된다.
[0034]
동작(402)에서, 도 5b 및 도 5e, 그리고 도 6b 및 도 6e에 도시된 바와 같이, 구조 재료 층(202)의 마스킹되지 않은 디바이스 부분들(505) 및 마스킹되지 않은 중간 부분들(511, 611)이 에칭된다. 구조 재료 층(202)의 마스킹되지 않은 디바이스 부분들(505) 및 마스킹되지 않은 중간 부분들(511, 611)을 에칭하는 것은, 이온 주입, 이온 에칭, RIE(reactive ion etching), 지향성 RIE, 플라즈마 에칭, 및 습식 에칭 중 적어도 하나에 제한되지 않는 적어도 하나의 건식 에칭 프로세스를 포함한다. 마스킹되지 않은 디바이스 부분들(505) 및 마스킹되지 않은 중간 부분들(511, 611)을 에칭하는 것은 광학 디바이스(500, 600)의 디바이스 구조들(207)을 형성하고, 중간 구역(514, 614)에서 기판(201)의 표면(203)을 노출시킨다. 패터닝된 포토레지스트(506, 606)의 보조 부분(512, 612)은 구조 재료 층(202) 위에 남아 있다.
[0035]
도 5c 및 도 5d, 그리고 도 6c 및 도 6f에 도시된 바와 같이, 각각의 디바이스 부분(508, 608)은 기판(201)의 표면(203) 상에 형성된 또는 기판(201)의 표면(203)과 일체형인 디바이스 구조들(207)의 어레이들을 갖는 광학 디바이스들(500, 600) 중 하나에 대응한다. 각각의 중간 부분(510, 610)은 광학 디바이스들(500, 600)과 보조 구역(516, 616) 사이의 중간 구역(514, 614)에 대응한다. 각각의 보조 부분(512, 612)은 기판(201)의 보조 구역(516, 616)에 대응한다. 보조 구역(516, 616)은 기판(201)의 주변부와 각각의 중간 구역(514, 614)에 의해 정의된 공간에 의해 정의된다. 패터닝된 포토레지스트(506, 606)의 보조 부분(512, 612)은 보조 부분(512, 612) 위의 암시야 마스크(dark-field mask)이다.
[0036]
본원에서 설명되는 다른 실시예들과 조합될 수 있는 일 실시예에서, 하나 이상의 에칭 층들(204)의 마스킹되지 않은 부분들(211)은 구조 재료 층(202)의 마스킹되지 않은 디바이스 부분들(505) 및 마스킹되지 않은 중간 부분들(511, 611) 이전에 에칭된다. 동작(403)에서, 도 5c 및 도 5d, 그리고 도 6c 및 도 6f에 도시된 바와 같이, 패터닝된 포토레지스트(506, 506)의 디바이스 부분(508, 608)이 제거된다. 디바이스 부분(508, 608)을 제거하는 것은 본원에서 설명된 리소그래피 프로세스 또는 에칭 프로세스를 포함할 수 있다. 하나 이상의 에칭 층들(204)을 갖는 실시예들에서, 하나 이상의 에칭 층들(204)이 제거된다.
[0037]
일정한, 각각의 디바이스 부분(508)과 각각의 보조 부분(512) 사이의 마스킹되지 않은 거리(517)는 패터닝된 포토레지스트(506)의 로딩을 제공한다. 로딩은 동작(402)의 에칭 동안 종료점 검출을 제공하고, 약 1000 nm 미만, 예컨대 약 500 nm 미만, 약 200 nm 미만, 약 100 nm 미만 또는 심지어 약 20 nm 미만의 디바이스 구조들(207)의 임계 치수(213)를 제공한다. 각각의 디바이스 부분(508)과 각각의 보조 부분(512) 사이의 마스킹되지 않은 거리(517)는, 일정한, 각각의 중간 구역(514)과 각각의 보조 부분(512) 사이의 표면(203)의 노출된 거리(521)에 대응한다. 일정한 노출된 거리(521)는 광학 디바이스들(500)에 입사되는 광과 보조 부분(512)의 광학적 상호작용의 제어를 제공한다. 변화되는, 각각의 디바이스 부분(608)과 각각의 보조 부분(612) 사이의 마스킹되지 않은 거리(617)는 패터닝된 포토레지스트(606)의 로딩을 제공한다. 로딩은 동작(402)의 에칭 동안 종료점 검출을 제공하고, 약 1000 nm 미만, 예컨대 약 500 nm 미만, 약 200 nm 미만, 약 100 nm 미만 또는 심지어 약 20 nm 미만의 디바이스 구조들(207)의 임계 치수(213)를 제공한다. 각각의 디바이스 부분(608)과 각각의 보조 부분(612) 사이의 마스킹되지 않은 거리(617)는, 변화되는, 각각의 중간 구역(614)과 각각의 보조 부분(612) 사이의 표면(203)의 노출된 거리(621)에 대응한다. 변화되는 노출된 거리(621)는 광학 디바이스들(600)에 입사되는 광과 보조 부분(612)의 광학적 상호작용의 제어를 제공한다. 보조 부분(512, 612) 위의 보조 부분(512, 612)의 암시야 마스크는, 광학 디바이스들(500, 600) 외부의 기판과 빔들의 광학적 상호작용을 방지함으로써, 빔들이 광학 디바이스들(500, 600)의 기능성 및 효율을 저하시키는 것을 방지하는 애퍼처들로서 기능한다.
[0038]
전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.
Claims (20)
- 기판의 표면 상에 배치된 또는 상기 기판의 표면과 일체형인 나노구조들의 하나 이상의 어레이들을 갖는 적어도 하나의 광학 디바이스 ― 상기 나노구조들 각각은,
상기 나노구조들의 폭에 의해 정의된 디바이스 임계 치수; 및
인접한 나노구조들 사이의 거리로서 정의된 디바이스 갭을 갖고,
상기 디바이스 임계 치수는 1000 나노미터(nm) 미만임 ―; 및
각각의 광학 디바이스의 주변부 주위에 배치된 중간 구역에 의해 정의된 보조 구역을 포함하며,
상기 보조 구역은 상기 기판의 표면 상에 배치된 또는 상기 기판의 표면과 일체형인 보조 구조들의 하나 이상의 어레이들을 갖고;
상기 보조 구조들 각각은,
상기 보조 구조들의 폭에 의해 정의된 보조 임계 치수; 및
인접한 보조 구조들 사이의 거리로서 정의되는 보조 갭을 갖는,
디바이스. - 제1 항에 있어서,
각각의 광학 디바이스 및 상기 보조 구역의 부분들은 서로에 대한 보조 임계 치수인 상기 디바이스 갭 및 상기 보조 갭을 갖는,
디바이스. - 제2 항에 있어서,
각각의 광학 디바이스 및 상기 보조 구역의 부분들은 상기 보조 임계 치수보다 더 작은 상기 디바이스 임계 치수를 갖는,
디바이스. - 제2 항에 있어서,
각각의 광학 디바이스 및 상기 보조 구역의 부분들은 상기 보조 임계 치수와 실질적으로 동일한 상기 디바이스 임계 치수를 갖는,
디바이스. - 제1 항에 있어서,
상기 나노구조들 또는 상기 보조 구조들 중 적어도 하나가, 티타늄 이산화물(TiO2), 아연 산화물(ZnO), 주석 이산화물(SnO2), 알루미늄-도핑된 아연 산화물(AZO), 불소-도핑된 주석 산화물(FTO), 카드뮴 주석산염(주석 산화물)(CTO), 아연 주석산염(주석 산화물)(SnZnO3), 실리콘 질화물(Si3N4), 니오븀 산화물(Nb2O5), 또는 실리콘 함유 재료들 중 하나 이상을 포함하는,
디바이스. - 제1 항에 있어서,
상기 나노구조들 및 상기 보조 구조들은 실질적으로 동일한 재료로 구성되는,
디바이스. - 기판의 표면 상에 배치된 또는 상기 기판의 표면과 일체형인 나노구조들의 하나 이상의 어레이들을 갖는 적어도 하나의 광학 디바이스 ― 상기 나노구조들 각각은,
상기 나노구조들의 폭에 의해 정의된 디바이스 임계 치수; 및
인접한 나노구조들 사이의 거리로서 정의된 디바이스 갭을 갖고,
상기 디바이스 임계 치수는 1000 나노미터(nm) 미만임 ―; 및
각각의 광학 디바이스를 둘러싸는 중간 구역을 포함하며,
상기 중간 구역은 상기 기판의 보조 구역과 각각의 광학 디바이스 사이의 노출된 거리에 대응하는, 상기 기판의 표면을 노출시키고, 상기 보조 구역은 상기 기판의 표면 상에 배치된 또는 상기 기판의 표면과 일체형인 암시야 마스크(dark-field mask)를 갖는,
디바이스. - 제7 항에 있어서,
상기 암시야 마스크는 상기 기판의 표면 상에 배치된 보조 구조 위에 배치된 포토레지스트 또는 하드마스크 중 적어도 하나인,
디바이스. - 제8 항에 있어서,
상기 하드마스크는, 크롬(Cr), 은(Ag), 실리콘 질화물(Si3N4), 실리콘 이산화물(SiO2), 티타늄 질화물(TiN), 또는 탄소(C) 함유 재료들 중 적어도 하나를 포함하는,
디바이스. - 제8 항에 있어서,
상기 나노구조들 및 상기 보조 구조는 실질적으로 동일한 재료로 구성되는,
디바이스. - 제7 항에 있어서,
상기 기판의 보조 구역과 각각의 광학 디바이스 사이의 노출된 거리는 일정한,
디바이스. - 제7 항에 있어서,
상기 기판의 보조 구역과 각각의 광학 디바이스 사이의 노출된 거리는 변화되는,
디바이스. - 제7 항에 있어서,
상기 나노구조들은, 티타늄 이산화물(TiO2), 아연 산화물(ZnO), 주석 이산화물(SnO2), 알루미늄-도핑된 아연 산화물(AZO), 불소-도핑된 주석 산화물(FTO), 카드뮴 주석산염(주석 산화물)(CTO), 아연 주석산염(주석 산화물)(SnZnO3), 실리콘 질화물(Si3N4), 니오븀 산화물(Nb2O5), 또는 실리콘 함유 재료들 중 하나 이상을 포함하는,
디바이스. - 기판의 표면 상에 구조 재료 층을 배치하는 단계;
상기 구조 재료 층 위에 패터닝된 포토레지스트를 배치하는 단계 ― 상기 패터닝된 포토레지스트는,
적어도 하나의 디바이스 부분; 및
적어도 하나의 보조 부분을 포함하고,
각각의 디바이스 부분 및 각각의 보조 부분은 상기 구조 재료 층의 마스킹되지 않은 부분들을 노출시킴 ―; 및
각각의 디바이스 부분 및 각각의 보조 부분에 대응하는 상기 구조 재료 층의 마스킹되지 않은 부분들을 에칭하는 단계를 포함하며,
상기 마스킹되지 않은 부분들을 에칭하는 단계는,
상기 적어도 하나의 디바이스 부분의 마스킹되지 않은 부분들에 대응하는 디바이스 구조들을 갖는 적어도 하나의 광학 디바이스; 및
상기 적어도 하나의 보조 부분의 마스킹되지 않은 부분들에 대응하는 보조 구조들을 갖는 적어도 하나의 보조 구역을 형성하는,
방법. - 제14 항에 있어서,
상기 마스킹되지 않은 부분들의 폭은 상기 적어도 하나의 디바이스 부분 및 상기 적어도 하나의 보조 부분 둘 모두에 대해 실질적으로 동일한,
방법. - 제15 항에 있어서,
상기 디바이스 구조들의 디바이스 임계 치수는 상기 보조 구조들의 보조 임계 치수와 실질적으로 동일한,
방법. - 제14 항에 있어서,
상기 보조 부분의 마스킹되지 않은 부분들의 폭은 상기 적어도 하나의 디바이스 부분의 마스킹되지 않은 부분들의 폭보다 더 큰,
방법. - 제17 항에 있어서,
상기 보조 구조들의 보조 임계 치수는 상기 디바이스 구조들의 디바이스 임계 치수보다 더 큰,
방법. - 제14 항에 있어서,
상기 구조 재료 층은, 하나 이상의 티타늄 이산화물(TiO2), 아연 산화물(ZnO), 주석 이산화물(SnO2), 알루미늄-도핑된 아연 산화물(AZO), 불소-도핑된 주석 산화물(FTO), 카드뮴 주석산염(주석 산화물)(CTO), 아연 주석산염(주석 산화물)(SnZnO3), 실리콘 질화물(Si3N4) 및 실리콘(a-Si) 함유 재료들을 포함하는,
방법. - 제14 항에 있어서,
상기 마스킹되지 않은 부분들을 에칭하는 단계는, 이온 주입, 이온 에칭, RIE(reactive ion etching), 지향성 RIE, 플라즈마 에칭, 및 습식 에칭 중 하나 이상을 포함하는,
방법.
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