KR20220016996A - 다수의 레이턴시 집합을 이용하는 메모리 디바이스 및 이의 작동 방법 - Google Patents

다수의 레이턴시 집합을 이용하는 메모리 디바이스 및 이의 작동 방법 Download PDF

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KR20220016996A
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슌이치 사이토
šœ이치 사이토
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마이크론 테크놀로지, 인크
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Abstract

다수의 레이턴시 집합을 이용하는 메모리 동작과 관련된 방법들, 시스템들 및 장치들이 개시된다. 메모리 디바이스 또는 메모리 디바이스를 포함하는 시스템은 하나의 또는 여러 레이턴시(예를 들어, 판독, 기록 또는 기록 복원 레이턴시들) 집합을 이용하여 작동 가능할 수 있고, 메모리 디바이스 또는 시스템은 메모리 디바이스의 어느 기능들이 활성화되는지에 따라 레이턴시 집합을 적용할 수 있다. 예를 들어, 제어 회로는 메모리 어레이에 관한 동작들 동안 하나 이상의 기능을 활성화하도록 구성될 수 있고, 제어 회로는 활성화되는 기능들의 수 또는 유형에 기초하여 레이턴시 값 집합을 적용할 수 있다. 레이턴시 값 집합들은 예를 들어, 다양한 제어 기능(예를 들어, 동적 전압 주파수 스케일링)이 활성화되는지 여부에 따를 수 있고, 디바이스는 다른 특성들(예를 들어, 모드 레지스터 값들) 또는 적용되는 레이턴시들에 관계없이 특정 주파수 범위들 내에서 작동될 수 있다.

Description

다수의 레이턴시 집합을 이용하는 메모리 디바이스 및 이의 작동 방법{MEMORY DEVICES WITH MULTIPLE SETS OF LATENCIES AND METHODS FOR OPERATING THE SAME}
본 개시는 개괄적으로 메모리 디바이스들, 보다 구체적으로는 다수의 레이턴시 집합을 이용하는 메모리 디바이스들 및 이의 작동 방법들에 관한 것이다.
메모리 디바이스들은 디지털 정보 저장을 위해 컴퓨팅 시스템들에 빈번하게 제공된다. 시간이 흐르면서 메모리 디바이스들이 개선됨에 따라, 보다 복잡한 동작들을 가능하게 하거나 특정 용례들에 메모리 디바이스들을 최적화할 수 있게 하는 추가 기능들을 제공할 수 있게 되었다. 예를 들어, 메모리 디바이스들은 다양한 가동 기능 이를테면 판독 링크 ECC(예를 들어, 패리티 정보가 그렇지 않으면 사용되지 않는 핀 상에 호스트로 다시 송신될 수 있는), 판독 데이터 버스 반전(종단 에너지를 줄이기 위해 데이터 버스를 통해 메모리 디바이스에 의해 전송될 때 논리 로우 비트들보다 논리 하이 비트들이 많은 데이터 프레임들이 반전되는), 바이트 모드(순차 어드레스 위치들의 고속 직렬 액세스가 제공되는) 등을 제공할 수 있다.
이러한 기능들이 메모리 디바이스에 추가 기능 또는 일부 성능 지표의 개선을 제공하는 이점을 갖지만, 그것들은 또한 비용 이를테면 부가 비용 및 복잡도를 초래할 수 있거나, 또는 메모리 디바이스가 보다 느리게 작동되게 할 수도 있다. 예를 들어, 앞에서의 기능들 중 하나 이상을 이용하는 메모리 디바이스는 그러한 기능들을 이용하지 않는 유사한 메모리 디바이스보다 느린 판독 및/또는 기록 레이턴시들을 필요로 할 수 있다. 따라서, 상이한 기능들의 이점들 및 성능 영향의 균형을 맞추기 위한 다양한 동작 모드를 수용하는 것이 바람직할 수 있다.
도 1은 본 기술의 일 실시 예에 따른 메모리 디바이스를 포함하는 메모리 시스템을 개략적으로 도시한다.
도 2는 본 기술의 일 실시 예에 따른 메모리 디바이스를 포함하는 메모리 시스템을 개략적으로 도시한다.
도 3은 본 기술의 일 실시예에 따른 메모리 디바이스의 동작을 도시하는 타이밍도이다.
도 4는 본 기술의 일 실시예에 따른 메모리 디바이스의 동작을 도시하는 타이밍도이다.
도 5는 본 기술의 일 실시예에 따른 메모리 디바이스 작동 방법을 도시하는 흐름도이다.
도 6은 본 기술의 일 실시예에 따른 메모리 디바이스 작동 방법을 도시하는 흐름도이다.
메모리 디바이스들은 하나 이상의 선택적인 기능으로 부가 기능을 제공할 수 있으며, 이 중 일부는 상이한 기능 집합을 이용하는 동작에 관해 더 큰 판독 및/또는 기록 레이턴시들을 이용하여 메모리 디바이스를 작동시키는 것을 필요로 할 수 있다. 그러나, 다양한 기능 구성을 가능하게 하기 위해 충분히 느린 판독 및/또는 기록 레이턴시 집합(예를 들어, 상이한 클록 속도들, 모드 레지스터들 등에 대응하여)을 이용하는 메모리 디바이스를 제공하는 것은 기능들이 비활성화되었을 때 바람직하지 않게 느린 성능을 제공할 수 있다. 그에 따라 선택적인 기능들이 활성화 또는 비활성화되는 다양한 용례에 대해 메모리 디바이스가 작동되는 레이턴시들을 조정하기 위한 방법을 제공하는 것이 바람직하다.
따라서, 본 기술의 여러 실시 예는 다수의 레이턴시 집합이 제공되고 활성화되는 기능들의 수량 또는 유형에 따라 적용될 수 있는 메모리 디바이스들, 메모리 디바이스들을 포함하는 시스템들 및 메모리 디바이스들의 작동 방법들에 관한 것이다. 일 실시 예에서, 메모리 디바이스는 메모리 어레이 및 메모리 동작 기능 집합으로부터 하나 이상의 메모리 동작 기능을 활성화하도록 그리고 복수의 레이턴시 값 집합으로부터, 활성화된 메모리 동작 기능들의 수에 적어도 부분적으로 기초하여 하나의 레이턴시 값 집합을 적용하도록 구성된 제어 회로를 포함한다.
도 1은 본 기술의 일 실시 예에 따른 메모리 디바이스(100)를 포함하는 메모리 시스템(101)을 개략적으로 도시한다. 메모리 디바이스(100)는 메모리 어레이(110) 및 메모리 어레이(110)에 작동 가능하게 연결되는 제어 회로(120)를 포함한다. 메모리 어레이(110)는 휘발성(예를 들어, DRAM, SRAM, 플로팅 바디 RAM 등) 및/또는 비휘발성(NAND, NOR, 3D XPoint™, PCM, MRAM, FeRAM 등) 셀들을 비롯한 메모리 셀들의 어레이를 포함할 수 있다. 메모리 어레이(110) 및 제어 회로(120)는 단일 반도체 다이 상에 위치될 수 있거나, 대안적으로 별개의 반도체 다이들 상에(예를 들어, 단일 메모리 모듈 상에) 위치될 수 있다. 제어 회로(120)는 도 1에서 단일 블록으로 개략적으로 도시되어 있지만, 단일 반도체 다이 상에 또는 다수의 반도체 다이에 걸쳐 제공될 수 있는 별개의 기능 블록으로 제공될 수도 있다.
메모리 시스템(101)은 메모리 버스(140)에 의해 메모리 디바이스(100)에 연결되는 호스트 디바이스(150)를 더 포함한다. 메모리 버스(140)는 메모리 액세스 동작들(예를 들어, 판독 및 기록) 동안 호스트 디바이스(150)로부터 명령/어드레스 신호들 및 데이터 신호들을 수신하고 그것로 데이터 신호들을 송신한다. 호스트 디바이스(150)는 정보의 일시 또는 영구 저장을 위해 메모리를 이용할 수 있는 다수의 전자 디바이스 또는 그 구성요소 중 어느 하나일 수 있다. 예를 들어, 호스트 디바이스(150)는 데스크탑 또는 휴대용 컴퓨터, 서버, 핸드헬드 디바이스(예를 들어, 모바일 폰, 태블릿, 디지털 리더기, 디지털 미디어 플레이어)와 같은 컴퓨팅 디바이스, 또는 그 일부 구성요소(예를 들어, 중앙 처리 장치, 보조 프로세서, 전용 메모리 제어기 등)일 수 있다. 호스트 디바이스(150)는 네트워킹 디바이스(예를 들어, 스위치, 라우터 등) 또는 디지털 이미지들, 오디오 및/또는 비디오의 레코더, 차량, 가전 제품, 장난감 또는 다수의 다른 제품일 수 있다. 일 실시 예에서, 호스트 디바이스(150)는 메모리 디바이스(100)에 직접 연결될 수 있지만, 다른 실시 예들에서, 호스트 디바이스(150)는 (예를 들어, 네트워크 연결 또는 중개 디바이스들을 통해) 메모리 디바이스(100)에 간접적으로 연결될 수도 있다.
제어 회로(120)는 다수의 선택적인 메모리 동작 기능을 제공하도록 구성될 수 있다. 예를 들어, 제어 회로(120)는 판독 링크 ECC 기능(예를 들어, 패리티 정보가 그렇지 않으면 사용되지 않는 핀 상에 호스트로 다시 송신될 수 있는), 판독 데이터 버스 반전 기능(예를 들어, 종단 에너지를 줄이기 위해 데이터 버스를 통해 메모리 디바이스에 의해 전송될 때 논리 로우 비트들보다 논리 하이 비트들이 많은 데이터 프레임들이 반전되는), 판독 데이터 복사 기능(예를 들어, 에너지를 절감하기 위해 규칙적 그리고/또는 반복 패턴(들)을 갖는 데이터가 감소된 수의 I/O 핀을 통해 송신될 수 있는), 바이트 모드 기능(예를 들어, 순차 어드레스 위치들의 고속 직렬 액세스가 제공되는), 또는 메모리 디바이스(100)를 작동시키기 위한 다수의 다른 선택적인 기능 중 임의의 기능을 제공할 수 있다. 일 실시 예에서, 이러한 기능들 중 하나 이상, 또는 다른 기능들이 메모리 버스(140)를 통해 호스트 디바이스(150)로부터 수신되는 명령에 응답하여 활성화될 수 있다. 대안적으로, 다른 실시 예들에서, 이러한 기능들 중 하나 이상, 또는 다른 기능들이 서 메모리 디바이스에 의한 결정에 응답하여(예를 들어, 외부에서 인가되는 신호 전압, 클록 신호 또는 다른 표시들에 응답하여, 또는 온도 등과 같은 환경 조건을 검출하는 것에 응답하여) 활성화할 수 있다.
제어 회로(120)는 활성화되는 선택적인 기능들의 수에 기초하여 레이턴시 값 집합을 적용하도록 더 구성될 수 있다. 본 기술의 일 실시 예에서, 제어 회로(120)는 복수의 레이턴시 집합을 유지하고(예를 들어, 제어 회로(120)의 레지스터, 또는 메모리 어레이(110)에), 현재 활성화된 선택적인 기능들의 수의 결정에 기초하여 메모리 디바이스(100)의 동작 동안 이용하기 위한 복수의 레이턴시 집합 중 하나를 선택할 수 있다. 결정은 기능들의 활성화를 나타내는 레지스터 플래그들(예를 들어, 명령에 응답하는)의 상태를 검사하는 것, 다른 외부 표시들(예를 들어, 인가되는 전압, 클록 신호 등)의 상태를 검사하는 것 등을 수반할 수 있다.
예를 들어, 표 1은 제어 회로(120)가 메모리 디바이스(100)에서 활성화되는 선택적인 메모리 동작 기능들의 수에 따라 세 개의 판독 레이턴시 집합 중 하나(예를 들어, 집합 A, 집합 B 또는 집합 C 중 하나) 를 적용하도록 구성되는 일 실시 예를 도시한다. 표 1에서, 판독 레이턴시 집합들은 메모리 디바이스(100)의 동적 전압 주파수 스케일링(DVFS, Dynamic Voltage Frequency Scaling) 코어(예를 들어, 제어 회로(120)의 일부로서 제공되거나 별개의 제어기로서 제공되는)가 비활성화되는(예를 들어, 또는 DVFS 코어가 제공되지 않는) 구성에 대응한다. 제어 회로(120)는 활성화되는 선택적인 메모리 동작 기능들의 수가 0인 것으로 결정될 때 판독 레이턴시 집합 A를 적용하도록, 활성화되는 선택적인 메모리 동작 기능들의 수가 1인 것으로 결정될 때 판독 레이턴시 집합 B를 적용하도록, 그리고 활성화되는 선택적인 메모리 작동 기능들의 수가 1보다 큰 것으로 결정될 때 판독 레이턴시 집합 C를 적용하도록 구성될 수 있다. 이와 관련하여, 둘보다 많은 선택적인 기능이 제공되는 메모리 디바이스는 둘보다 많지 않은 기능이 동시에 활성화되게 하도록 구성될 수 있다(예를 들어, 집합 C의 이용을 유발하는 조건이 두 개의 선택적인 메모리 동작 기능이 활성화되는 결정으로 다시 특징지어질 수 있도록). 대안적으로, 둘보다 많은 선택적인 기능이 제공되는 메모리 디바이스는 둘보다 많은(예를 들어, 전부 또는 둘보다 많지만 전부는 아닌 일부) 기능이 동시에 활성화되게 하도록 구성될 수 있다.
Figure pat00001
표 2는 제어 회로(120)가 메모리 디바이스(100)에서 활성화되는 것으로 결정되는 선택적인 메모리 동작 기능들의 수에 따라 세 개의 판독 레이턴시 집합 중 하나(예를 들어, 집합 A, 집합 B 또는 집합 C 중 하나) 를 적용하도록 구성되는 다른 실시 예를 도시한다. 표 2에서, 판독 레이턴시 집합들은 메모리 디바이스(100)의 동적 전압 주파수 스케일링(DVFS, Dynamic Voltage Frequency Scaling) 코어(예를 들어, 제어 회로(120)의 일부로서 제공되거나 별개의 제어기로서 제공되는)가 활성화되는 구성에 대응한다. 제어 회로(120)는 활성화되는 선택적인 메모리 동작 기능들의 수가 0인 것으로 결정될 때 판독 레이턴시 집합 A를 적용하도록, 활성화되는 선택적인 메모리 동작 기능들의 수가 1인 것으로 결정될 때 판독 레이턴시 집합 B를 적용하도록, 그리고 활성화되는 선택적인 메모리 작동 기능들의 수가 1보다 큰 것으로 결정될 때 판독 레이턴시 집합 C를 적용하도록 구성된다.
Figure pat00002
본 예의 실시 예에서, 세 개의 판독 레이턴시 집합 각각은 정수의 클록 사이클로 표현되는 복수의 판독 레이턴시 값을 포함하며, 여기서 각 판독 레이턴시 값은 모드 레지스터(예를 들어, MR2) 및/또는 클록 배수(예를 들어, WCK:CK 비)에 대응한다. 다른 실시 예들에서, 판독 레이턴시 집합에서의 복수의 판독 레이턴시 값은 다른 요인들, 이를테면 클록 속도, 데이터 레이트,인가 전압, 다른 레지스터 또는 명령, 환경 조건(예를 들어, 온도) 등에 대응할 수 있다.
앞에서의 예에서, 제어 회로(120)는 활성화되는 기능들의 수에 기초하여 다수의 판독 레이턴시 집합 중 하나를 이용하는 것으로 설명되었지만, 다른 실시 들예에서는, 표 1 및 표 2에 예로서 예시된 판독 레이턴시들에 더하여, 또는 대신에, 유사하게 다른 종류들의 레이턴시들도 최적화될 수 있다. 예를 들어, 다른 실시 예에서, 제어 회로(120)는 메모리 디바이스(100)에서 활성화되는 것으로 결정되는 선택적인 메모리 동작 기능들의 수에 따라 복수의 기록 레이턴시 집합 중 하나를, 그리고/또는 메모리 디바이스(100)에서 활성화되는 것으로 결정되는 선택적인 메모리 동작 기능들의 수에 따라 복수의 기록 복원 시간(tWR) 집합 중 하나를 적용하도록 구성될 수 있다. 관련 기술분야의 통상의 기술자에 의해 쉽게 이해될 바와 같이, 본 기술의 일 실시 예에 따른 메모리 디바이스는 유사하게 메모리 디바이스에서 활성화되는 것으로 결정되는 선택적인 메모리 동작 기능들의 수에 기초하여 복수의 임의의 종류의 레이턴시 집합 중 하나예를 들어, 다수의 클록 사이클에 의해 표시되는 임의의 지연)를 선택하도록 구성될 수 있다.
예를 들어, 표 3은 제어 회로(120)가 메모리 디바이스(100)에서 활성화되는 것으로 결정되는 선택적인 메모리 동작 기능들의 수에 따라 두 개의 기록 레이턴시 집합 중 하나(예를 들어, 집합 A 또는 집합 B 중 어느 하나) 를 적용하도록 구성되는 실시 예를 도시한다. 표 3에서, 기록 레이턴시 집합들은 메모리 디바이스(100)의 동적 전압 주파수 스케일링(DVFS, Dynamic Voltage Frequency Scaling) 코어(예를 들어, 제어 회로(120)의 일부로서 제공되거나 별개의 제어기로서 제공되는)가 비활성화되는(예를 들어, 또는 DVFS 코어가 제공되지 않는) 구성에 대응한다. 제어 회로(120)는 활성화되는 선택적인 메모리 동작 기능들의 수가 0인 것으로 결정될 때 기록 레이턴시 집합 A를 적용하도록, 그리고 활성화되는 선택적인 메모리 동작 기능들의 수가 0보다 큰 것으로 결정될 때 판독 레이턴시 집합 B를 적용하도록 구성될 수 있다.
Figure pat00003
본 예의 실시 예에서, 두 개의 기록 레이턴시 집합 각각은 정수의 클록 사이클로 표현되는 복수의 기록 레이턴시 값을 포함하며, 여기서 각 기록 레이턴시 값은 모드 레지스터(예를 들어, MR1) 및/또는 클록 배수(예를 들어, WCK:CK 비)에 대응한다. 다른 실시 예들에서, 기록 레이턴시 집합에서의 복수의 기록 레이턴시 값은 다른 요인들, 이를테면 클록 속도, 데이터 레이트, 인가 전압, 다른 레지스터 또는 명령, 환경 조건(예를 들어, 온도) 등에 대응할 수 있다.
앞에서의 표 1 내지 표 3의 예들에서, 두 개 또는 세 개의 레이턴시 집합 중 하나를 적용하는 실시 예들이 예시되어 있지만, 본 기술의 다른 실시 예들에서, 메모리 디바이스는 활성화되는 기능들의 수에 따라 적용될 두 개 또는 세 개보다 많은 레이턴시 집합을 포함할 수 있다(예를 들어, 4개의 레이턴시 집합, 5개의 집합, 8개의 집합, 10개의 집합, 16개의 집합 등). 또한, 앞에서의 예들에서, 사용될 레이턴시 집합의 선택은 활성화되는(예를 들어, 제어 회로에 의해 활성화되거나, 또는 예를 들어, 메모리 디바이스의 다른 부분에 의해 또는 연결된 호스트, 프로세서 또는 다른 외부 디바이스에 의해 활성화된 것으로 제어 회로에 의해 결정되는) 선택적인 기능들의 수에 따르는 것으로 설명되었지만, 다른 실시 예들에서, 사용될 레이턴시 집합의 선택은 다른 요인들(예를 들어, 핀 신호, 명령 프로토콜, 모드 레지스터 설정들 등에 의해 사용자가 선택 가능한, 클록 속도, 공급 전압 및/또는 온도와 같은 환경적 요인들과 같은 동작 파라미터에 의해 결정되는 등)에 따를 수 있다.
또한, 앞에서의 표 1 및 표 2의 예들에서, 보다 많은 수의 활성화되는 선택적인 메모리 동작 기능을 이용하여 사용하도록 구성된 레이턴시 집합은 보다 적은 수의 그러한 기능을 이용하여 사용하기 위한 집합에서의 대응하는 레이턴시 이상인 레이턴시들을 갖지만, 다른 실시 예들에서, 레이턴시 집합은 보다 적은 수의 활성화되는 선택적인 메모리 동작 기능을 이용하여 사용하기 위한 집합에서의 대응하는 레이턴시 미만인 레이턴시들을 가질 수도 있다. 예를 들어, 일부 메모리 동작 기능은 속도 이점을 제공할 수 있어서, 그 기능을 활성화하는 것은 적어도 일부 모드 레지스터 설정 및/또는 클록 비에 대해 레이턴시 값들이 보다 작아지게 한다.
다른 실시 예에서, (예를 들어, 제어 회로(120)의 레지스터, 또는 메모리 어레이(110), 또는 메모리 디바이스(100)의 다른 위치에) 미리 결정된 판독 레이턴시 집합을 저장하는 대신에, 제어 회로(120)는 활성화되는 선택적인 메모리 동작 기능의 결정되는 수에 기초하여 사용될 판독 레이턴시 집합에 대한 판독 레이턴시 값들을 계산하도록 구성될 수도 있다. 이와 관련하여, 제어 회로(120)는 현재 활성화된 선택적인 메모리 동작 기능들의 수 및 모드 레지스터 설정들, 클록 배수들 등과 같은 다양한 다른 입력, 레이턴시(예를 들어, 판독 레이턴시, 기록 레이턴시 및/또는 다른 레이턴시) 또는 메모리 디바이스(100)에 의한 이용을 위해 상술한 것들과 유사한 레이턴시 집합으로부터 계산하는 알고리즘으로 구성될 수 있다.
도 2는 본 기술의 일 실시 예에 따른 메모리 디바이스(200)를 포함하는 메모리 시스템(201)을 개략적으로 도시한다. 메모리 디바이스(200)는 메모리 어레이(210) 및 메모리 어레이(210)에 작동 가능하게 연결되는 제어 회로(220)를 포함한다. 메모리 어레이(210)는 휘발성(예를 들어, DRAM, SRAM, 플로팅 바디 RAM 등) 및/또는 비휘발성(NAND, NOR, 3D XPoint™, PCM, MRAM, FeRAM 등) 셀들을 비롯한 메모리 셀들의 어레이를 포함할 수 있다. 메모리 어레이(210) 및 제어 회로(220)는 단일 반도체 다이 상에 위치될 수 있거나, 대안적으로 별개의 반도체 다이들 상에(예를 들어, 단일 메모리 모듈 상에) 위치될 수 있다. 제어 회로(220)는 도 2에서 단일 블록으로 개략적으로 도시되어 있지만, 단일 반도체 다이 상에 또는 다수의 반도체 다이에 걸쳐 제공될 수 있는 별개의 기능 블록으로 제공될 수도 있다.
메모리 시스템(201)은 메모리 버스(240)에 의해 메모리 디바이스(200)에 연결되는 범용 프로세서(252), 기저대역 프로세서(254) 및 애플리케이션 프로세서(256)와 같은 하나 이상의 프로세서를 더 포함한다. 메모리 버스(240)는 메모리 액세스 동작들(예를 들어, 판독 및 기록) 동안 프로세서들 중 하나 이상의 프로세스로부터 명령/어드레스 신호들 및 데이터 신호들을 수신하고 그것로 데이터 신호들을 송신한다. 기저대역 프로세서(254)가 모델(255)에 추가로 연결될 수 있다(예를 들어, 셀룰러, Wi-Fi®, 블루투스®, 근거리 또는 다른 디바이스와 무선으로 통신하기 위한 일부 다른 기술 또는 프로토콜을 채용하여). 일 실시 예에서, 하나 이상의 프로세서는 메모리 디바이스(200)에 직접 연결될 수 있지만, 다른 실시 예들에서, 하나 이상의 프로세서는 (예를 들어, 네트워크 연결 또는 중개 디바이스들을 통해) 메모리 디바이스(200)에 간접적으로 연결될 수도 있다.
제어 회로(220)는 메모리 제어 구성요소(221)(예를 들어, 명령 및/또는 어드레스 디코딩, 입력/출력 기능증, 증폭 회로, 전원 및 제어 등을 제공라믐), 하나 이상의 모드 레지스터(222)(예를 들어, 제어 회로(220) 또는 메모리 디바이스(200)에 의해 사용하기 위한 정보의 일시 또는 영구 저장을 위한) 및 클록 회로(223)(예를 들어, 메모리 버스(240)를 통해 제공될 수 있는 CK, !CK, WCK, !WCK와 같은 하나 이상의 외부 클록 신호와 메모리 디바이스(200)의 다양한 구성요소의 동기화를 위한, 그리고/또는 클록 신호들의 내부 생성을 위한)를 비롯한 다수의 기능적 구성요소를 포함할 수 있다. 제어 회로(220)는 동적 전압 주파수 스케일링 코어(DVFSC, Dynamic Voltage Frequency Scaling Core)(224) 및 오류 정정 코더(ECC, error-correcting coder) 구성요소(225)를 더 포함할 수 있다.
제어 회로(220)는 다수의 선택적인 메모리 동작 기능을 제공하도록 구성될 수 있다. 예를 들어, 제어 회로(220)는 판독 링크 ECC 기능(예를 들어, 패리티 정보가 그렇지 않으면 사용되지 않는 핀 상에 호스트로 다시 송신될 수 있는), 판독 데이터 버스 반전 기능(예를 들어, 종단 에너지를 줄이기 위해 데이터 버스를 통해 메모리 디바이스에 의해 전송될 때 논리 로우 비트들보다 논리 하이 비트들이 많은 데이터 프레임들이 반전되는), 판독 데이터 복사 기능(예를 들어, 에너지를 절감하기 위해 규칙적 그리고/또는 반복 패턴(들)을 갖는 데이터가 감소된 수의 I/O 핀을 통해 송신될 수 있는), 바이트 모드 기능(예를 들어, 순차 어드레스 위치들의 고속 직렬 액세스가 제공되는), 또는 메모리 디바이스(200)를 작동시키기 위한 다수의 다른 선택적인 기능 중 임의의 기능을 제공할 수 있다. 일 실시 예에서, 이러한 기능들 중 하나 이상, 또는 다른 기능들이 메모리 버스(240)를 통해 호스트 디바이스(250)로부터 수신되는 명령에 응답하여 활성화될 수 있다. 대안적으로, 다른 실시 예들에서, 이러한 기능들 중 하나 이상, 또는 다른 기능들이 서 메모리 디바이스에 의한 결정에 응답하여(예를 들어, 외부에서 인가되는 신호 전압, 클록 신호 또는 다른 표시들에 응답하여, 또는 동작 모드, 레지스터 설정, 온도 등과 같은 환경 조건을 검출하는 것에 응답하여) 활성화할 수 있다.
제어 회로(220)는 활성화되는 선택적인 기능들의 수에 기초하여 레이턴시 값 집합을 적용하도록 더 구성될 수 있다. 본 기술의 일 실시 예에서, 제어 회로(220)는 복수의 레이턴시 집합을 유지하고(예를 들어, 모드 레지스터들(222)에, 또는 메모리 어레이(210)에), 현재 활성화된 선택적인 기능들의 수의 결정에 기초하여 메모리 디바이스(200)의 동작 동안 이용하기 위한 복수의 레이턴시 집합 중 하나를 선택할 수 있다. 결정은 기능들의 활성화를 나타내는 레지스터 플래그들(예를 들어, 명령에 응답하는)의 상태를 검사하는 것, 다른 외부 표시들(예를 들어, 인가되는 전압, 클록 신호 등)의 상태를 검사하는 것 등을 수반할 수 있다.
도 3은 본 기술의 일 실시예에 따른 메모리 디바이스의 동작을 도시하는 타이밍도(300)이다. 도 3을 참조하여 볼 수 있는 바와 같이, 판독 레이턴시 집합으로부터 메모리 디바이스에 적용되는 판독 레이턴시(RL)(301)(활성화되는 메모리 동작 기능들의 수에 적어도 부분적으로 기초하여)는 판독 명령(302)을 발행하는 것과 데이터 버스 상의 응답 데이터(303)의 송신 사이에 경과되는 클록 사이클들의 수에 대응할 수 있다. 도 3의 예시적인 실시 예에서, 판독 레이턴시는 시간 T0과 시간 Tb0 사이의 클록 사이클의 수에 대응한다.
도 4는 본 기술의 일 실시예에 따른 메모리 디바이스의 동작을 도시하는 타이밍도(400)이다. 도 4를 참조하여 볼 수 있는 바와 같이, 판독 레이턴시 집합으로부터 메모리 디바이스에 적용되는 기록 레이턴시(WL)(401)(활성화되는 메모리 동작 기능들의 수에 적어도 부분적으로 기초하여)는 기록 명령(402)을 발행하는 것과 데이터 버스 상의 응답 데이터(403)의 송신 사이에 경과되는 클록 사이클들의 수에 대응할 수 있다. 도 4의 예시적인 실시 예에서, 기록 레이턴시는 시간 T0과 시간 Ta2 사이의 클록 사이클의 수에 대응한다.
도 5는 본 기술의 일 실시예에 따른 메모리 디바이스 작동 방법을 도시하는 흐름도이다. 상기 방법은 메모리 동작 기능 집합으로부터 하나 이상의 메모리 동작 기능을 활성화하는 단계(박스 510)를 포함한다. 일 양태에 따르면, 적어도 하나의 선택 가능한 메모리 동작 기능은 바이트 모드 기능, 판독 데이터 버스 반전 기능 및 판독 데이터 복사 기능 및 판독 링크 오류 정정 기능(예를 들어, ECC 구성요소(225)와 같은 ECC 구성요소에 의해 제공되는) 중 하나 이상을 포함할 수 있다. 활성화하는 기능(박스 510)은 도 1에서 보다 상세하게 상술한 바와 같이, 제어 회로(120)로 구현될 수 있다. 상기 방법은 복수의 레이턴시 값 집합으로부터, 활성화된 메모리 동작 기능들의 수에 적어도 부분적으로 기초하여 하나의 레이턴시 값 집합을 적용하는 단계(박스 520)를 더 포함한다. 복수의 레이턴시 값 집합 각각은 복수의 모드 레지스터 설정(예를 들어, 모드 레지스터(222)와 같은 모드 레지스터에 저장된) 및/또는 복수의 클록 비(예를 들어, 클록 회로 구성요소(223)와 같은 클록 회로 구성요소에 의해 결정되는)에 대응하는 복수의 레이턴시 값을 포함할 수 있다. 복수의 레이턴시 값 집합은 복수의 판독 레이턴시 값 집합, 기록 레이턴시 값 집합 및/또는 기록 복원 시간 집합을 포함할 수 있다. 적용하는 기능(박스 520)은 도 1에서 보다 상세하게 상술한 바와 같이, 제어 회로(120)로 구현될 수 있다. 상기 방법은 활성화된 메모리 동작 기능들 및 레이턴시 값 집합에 적어도 부분적으로 기초하여 메모리 디바이스의 하나 이상의 셀에 대한 판독 명령 또는 기록 명령을 실행하는 단계(예를 들어, 상기한 도 1의 제어 회로(120)로, 또는 상기한 도 2의 메모리 제어 구성요소(221)로)(박스 530)를 더 포함한다.
상기 방법은 동적 전압 및 주파수 스케일링(예를 들어, DVFSC(224))이 비활성화되는지 활성화되는지 결정하는 단계를 더 포함할 수 있어, 복수의 레이턴시 값 집합이 DVFSC(224)가 비활성화되는지 활성화되는지에 적어도 부분적으로 기초할 수 있게 된다. 또한, 상기 방법은 클록 신호에 대한 하한 및 클록 신호에 대한 상한을 식별하는 단계, 및 메모리 디바이스의 복수의 모드 레지스터(예를 들어, 모드 레지스터들(222))로부터 하나의 모드 레지스터에 대한 설정을 결정하는 단계(예를 들어, 여기서 모드 레지스터에 대한 설정은 4-비트 값을 포함한다)를 더 포함할 수 있다. 그러한 실시 예에서, 상기 방법은 모드 레지스터에 대한 설정과 관계없이 클록 신호에 대한 하한 이상 클록 신호에 대한 상한 이하인 주파수로 메모리 디바이스를 작동시키는 단계를 포함할 수 있다.
도 6은 본 기술의 일 실시예에 따른 메모리 디바이스 작동 방법을 도시하는 흐름도이다. 상기 방법은 메모리 동작 기능 집합으로부터 하나 이상의 메모리 동작 기능을 활성화하는 단계(박스 610)를 포함한다. 일 양태에 따르면, 적어도 하나의 선택 가능한 메모리 동작 기능은 바이트 모드 기능, 판독 데이터 버스 반전 기능 및 판독 데이터 복사 기능 및 판독 링크 오류 정정 기능(예를 들어, ECC 구성요소(225)와 같은 ECC 구성요소에 의해 제공되는) 중 하나 이상을 포함할 수 있다. 활성화하는 기능(박스 610)은 도 1에서 보다 상세하게 상술한 바와 같이, 제어 회로(120)로 구현될 수 있다. 상기 방법은 선택된 메모리 동작 기능들의 수에 적어도 부분적으로 기초하여 하나의 레이턴시 값 집합을 계산하는 단계(박스 620)를 더 포함한다. 복수의 레이턴시 값 집합 각각은 복수의 모드 레지스터 설정(예를 들어, 모드 레지스터(222)와 같은 모드 레지스터에 저장된) 및/또는 복수의 클록 비(예를 들어, 클록 회로 구성요소(223)와 같은 클록 회로 구성요소에 의해 결정되는)에 대응하는 복수의 레이턴시 값을 포함할 수 있다. 복수의 레이턴시 값 집합은 복수의 판독 레이턴시 값 집합, 기록 레이턴시 값 집합 및/또는 기록 복원 시간 집합을 포함할 수 있다. 계산하는 기능(박스 620)은 도 1에서 보다 상세하게 상술한 바와 같이, 제어 회로(120)로 구현될 수 있다. 상기 방법은 활성화된 메모리 동작 기능들 및 레이턴시 값 집합에 적어도 부분적으로 기초하여 메모리 디바이스의 하나 이상의 셀에 대한 판독 명령 또는 기록 명령을 실행하는 단계(예를 들어, 상기한 도 1의 제어 회로(120)로, 또는 상기한 도 2의 메모리 제어 구성요소(221)로)(박스 630)를 더 포함한다.
상기 방법은 동적 전압 및 주파수 스케일링 제어(예를 들어, DVFSC(224))이 비활성화되는지 활성화되는지 결정하는 단계를 더 포함할 수 있어, 복수의 레이턴시 값 집합이 DVFSC(224)가 비활성화되는지 활성화되는지에 적어도 부분적으로 기초할 수 있게 된다. 또한, 상기 방법은 클록 신호에 대한 하한 및 클록 신호에 대한 상한을 식별하는 단계, 및 메모리 디바이스의 복수의 모드 레지스터(예를 들어, 모드 레지스터들(222))로부터 하나의 모드 레지스터에 대한 설정을 결정하는 단계(예를 들어, 여기서 모드 레지스터에 대한 설정은 4-비트 값을 포함한다)를 더 포함할 수 있다. 그러한 실시 예에서, 상기 방법은 모드 레지스터에 대한 설정과 관계없이 클록 신호에 대한 하한 이상 클록 신호에 대한 상한 이하인 주파수로 메모리 디바이스를 작동시키는 단계를 포함할 수 있다.
이것으로 미루어, 본 발명의 구체적인 실시 예들이 예시의 목적들을 위해 여기에 설명되었지만, 본 발명의 사상에서 벗어나지 않고 다양한 변형이 이루어질 수 있다는 것이 이해될 것이다. 더 정확히 말하면, 앞에서의 설명에서, 많은 구체적인 세부 사항은 본 기술의 실시 예들에 대한 상세하고 가능하게 하는 설명을 제공하기 위해 논의된다. 그러나, 관련 기술분야의 통상의 기술자는 본 개시가 구체적인 세부 사항들 중 하나 이상 없이도 실시될 수 있다는 것을 인식할 것이다. 다른 경우로, 보통 메모리 시스템들 및 디바이스들과 연관되는 주지의 구조들 또는 동작들은 본 기술의 다른 양태들을 모호하게 하는 것을 피하기 위해 상세하게 도시 또는 설명되지 않았다. 일반적으로, 여기에 개시된 그러한 구체적인 실시 예들에 더하여 다양한 다른 디바이스, 시스템 및 방법이 본 기술의 범위 내일 수 있다는 것이 이해되어야 한다.

Claims (27)

  1. 메모리 디바이스 작동 방법으로서,
    메모리 동작 기능 집합으로부터 활성화된 메모리 동작 기능의 개수를 결정하는 단계;
    상기 활성화된 상기 메모리 동작 기능의 개수가 0과 같을 때, 3개의 미리 정해진 레이턴시 값 집합의 제1 집합을 적용하는 단계;
    상기 활성화된 상기 메모리 동작 기능의 개수가 1과 같을 때, 상기 3개의 미리 정해진 레이턴시 값 집합의 상기 제1 집합과 상이한 제2 집합을 적용하는 단계;
    상기 활성화된 상기 메모리 동작 기능의 개수가 1보다 클 때, 상기 3개의 미리 정해진 레이턴시 값 집합의 상기 제1 집합 및 상기 제2 집합과 상이한 제3 집합을 적용하는 단계; 및
    상기 활성화된 메모리 동작 기능들 및 레이턴시 값의 상기 적용된 제1 집합, 제2 집합, 또는 제3 집합에 적어도 부분적으로 기초하여 상기 메모리 디바이스의 하나 이상의 셀에 대한 판독 명령 또는 기록 명령을 실행하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    클록 신호에 대한 하한 및 상기 클록 신호에 대한 상한을 식별하는 단계;
    상기 메모리 디바이스의 복수의 모드 레지스터로부터 하나의 모드 레지스터에 대한 설정을 결정하는 단계로서, 상기 모드 레지스터에 대한 상기 설정은 4-비트 값을 포함하는, 상기 모드 레지스터에 대한 설정을 결정하는 단계; 및
    상기 모드 레지스터에 대한 상기 설정과 관계없이 상기 클록 신호에 대한 상기 하한 이상 상기 클록 신호에 대한 상기 상한 이하인 주파수로 상기 메모리 디바이스를 작동시키는 단계를 더 포함하는, 방법.
  3. 청구항 1에 있어서,
    동적 전압 및 주파수 스케일링(DVFS, dynamic voltage and frequency scaling)이 비활성화되는지 활성화되는지 결정하는 단계를 더 포함하며, 상기 3개의 미리 정해진 레이턴시 값 집합이 DVFS가 비활성화되는지 활성화되는지에 적어도 부분적으로 기초하는, 방법.
  4. 청구항 1에 있어서, 상기 메모리 동작 기능 집합은 바이트 모드 기능, 판독 데이터 버스 반전 기능, 판독 데이터 복사 기능, 판독 링크 오류 정정 기능 또는 이들의 임의의 조합 중 적어도 하나를 포함하는, 방법.
  5. 청구항 1에 있어서, 상기 3개의 미리 정해진 레이턴시 값 집합의 각 레이턴시 값 집합은 상기 메모리 디바이스의 복수의 모드 레지스터 설정으로부터의 하나의 모드 레지스터 설정에 각각 대응하는 복수의 레이턴시 값을 포함하는, 방법.
  6. 청구항 1에 있어서, 상기 3개의 미리 정해진 레이턴시 값 집합의 각 레이턴시 값 집합은 상기 메모리 디바이스의 복수의 클록 비로부터의 하나의 클록 비에 각각 대응하는 복수의 레이턴시 값을 포함하는, 방법.
  7. 청구항 1에 있어서, 상기 3개의 미리 정해진 레이턴시 값 집합은 복수의 판독 레이턴시 값 집합을 포함하는, 방법.
  8. 청구항 1에 있어서, 상기 3개의 미리 정해진 레이턴시 값 집합은 복수의 기록 레이턴시 값 집합을 포함하는, 방법.
  9. 청구항 1에 있어서, 상기 3개의 미리 정해진 레이턴시 값 집합은 복수의 기록 복원 시간(write recovery time) 집합을 포함하는, 방법.
  10. 메모리 디바이스로서,
    메모리 어레이; 및
    제어 회로로서:
    메모리 동작 기능 집합으로부터 활성화된 메모리 동작 기능의 개수를 결정하도록;
    상기 활성화된 상기 메모리 동작 기능의 개수가 0과 같을 때, 3개의 미리 정해진 레이턴시 값 집합의 제1 집합을 적용하도록;
    상기 활성화된 상기 메모리 동작 기능의 개수가 1과 같을 때, 상기 3개의 미리 정해진 레이턴시 값 집합의 상기 제1 집합과 상이한 제2 집합을 적용하도록; 그리고
    상기 활성화된 상기 메모리 동작 기능의 개수가 1보다 클 때, 상기 3개의 미리 정해진 레이턴시 값 집합의 상기 제1 집합 및 상기 제2 집합과 상이한 제3 집합을 적용하도록 구성된, 상기 제어 회로를 포함하는, 메모리 디바이스.
  11. 청구항 10에 있어서, 상기 제어 회로는:
    상기 활성화된 메모리 동작 기능들 및 레이턴시 값의 상기 적용된 제1 집합, 제2 집합 또는 제3 집합에 적어도 부분적으로 기초하여 상기 메모리 디바이스의 하나 이상의 셀에 대한 판독 명령 또는 기록 명령을 실행하도록 더 구성되는, 메모리 디바이스.
  12. 청구항 10에 있어서, 상기 제어 회로는:
    클록 신호에 대한 하한 및 상기 클록 신호에 대한 상한을 식별하도록;
    상기 메모리 디바이스의 복수의 모드 레지스터로부터 하나의 모드 레지스터에 대한 설정을 결정하되, 상기 모드 레지스터에 대한 상기 설정은 4-비트 값을 포함하는, 상기 모드 레지스터에 대한 설정을 결정하도록; 그리고
    상기 모드 레지스터에 대한 상기 설정과 관계없이 상기 클록 신호에 대한 상기 하한 이상 상기 클록 신호에 대한 상기 상한 이하인 주파수로 상기 메모리 디바이스를 작동하도록 더 구성되는, 메모리 디바이스.
  13. 청구항 10에 있어서, 상기 제어 회로는:
    동적 전압 및 주파수 스케일링(DVFS)이 비활성화되는지 활성화되는지 결정하도록 더 구성되며, 상기 3개의 미리 정해진 레이턴시 값 집합이 DVFS가 비활성화되는지 활성화되는지에 적어도 부분적으로 기초하는, 메모리 디바이스.
  14. 청구항 10에 있어서, 상기 메모리 어레이 및 상기 제어 회로는 단일 반도체 다이 상에 위치되는, 메모리 디바이스.
  15. 청구항 10에 있어서, 상기 메모리 어레이 및 상기 제어 회로는 별개의 반도체 다이들 상에 위치되는, 메모리 디바이스.
  16. 청구항 15에 있어서, 상기 별개의 반도체 다이들은 단일인 메모리 모듈 상에 위치되는, 메모리 디바이스.
  17. 청구항 10에 있어서, 상기 메모리 동작 기능 집합은 바이트 모드 기능, 판독 데이터 버스 반전 기능, 판독 데이터 복사 기능, 판독 링크 오류 정정 기능 또는 이들의 임의의 조합 중 적어도 하나를 포함하는, 메모리 디바이스.
  18. 청구항 10에 있어서, 상기 3개의 미리 정해진 레이턴시 값 집합의 각 레이턴시 값 집합은 상기 메모리 디바이스의 복수의 모드 레지스터 설정으로부터의 하나의 모드 레지스터 설정에 각각 대응하는 복수의 레이턴시 값을 포함하는, 메모리 디바이스.
  19. 청구항 10에 있어서, 상기 3개의 미리 정해진 레이턴시 값 집합의 각 레이턴시 값 집합은 상기 메모리 디바이스의 복수의 클록 비로부터의 하나의 클록 비에 각각 대응하는 복수의 레이턴시 값을 포함하는, 메모리 디바이스.
  20. 청구항 10에 있어서, 상기 3개의 미리 정해진 레이턴시 값 집합은 복수의 판독 레이턴시 값 집합을 포함하는, 메모리 디바이스.
  21. 청구항 10에 있어서, 상기 3개의 미리 정해진 레이턴시 값 집합은 복수의 기록 레이턴시 값 집합을 포함하는, 메모리 디바이스.
  22. 청구항 10에 있어서, 상기 3개의 미리 정해진 레이턴시 값 집합은 복수의 기록 복원 시간 집합을 포함하는, 메모리 디바이스.
  23. 메모리 시스템으로서,
    범용 프로세서, 애플리케이션 프로세서, 기저대역 프로세서 또는 이들의 조합 중 적어도 하나의 프로세서; 및
    메모리 버스에 의해 상기 프로세서에 연결되는 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 메모리 어레이 및 상기 메모리 어레이에 연결되는 제어 회로를 포함하며, 상기 제어 회로는:
    메모리 동작 기능 집합으로부터 활성화된 메모리 동작 기능의 개수를 결정하도록;
    상기 활성화된 상기 메모리 동작 기능의 개수가 0과 같을 때, 3개의 미리 정해진 레이턴시 값 집합의 제1 집합을 적용하도록;
    상기 활성화된 상기 메모리 동작 기능의 개수가 1과 같을 때, 상기 3개의 미리 정해진 레이턴시 값 집합의 상기 제1 집합과 상이한 제2 집합을 적용하도록; 그리고
    상기 활성화된 상기 메모리 동작 기능의 개수가 1보다 클 때, 상기 3개의 미리 정해진 레이턴시 값 집합의 상기 제1 집합 및 상기 제2 집합과 상이한 제3 집합을 적용하도록 구성되는,
    메모리 시스템.
  24. 청구항 23에 있어서, 상기 제어 회로는:
    상기 활성화된 메모리 동작 기능들 및 레이턴시 값의 상기 적용된 제1 집합, 제2 집합 또는 제3 집합에 적어도 부분적으로 기초하여 상기 메모리 어레이의 하나 이상의 셀에 대한 판독 명령 또는 기록 명령을 실행하도록 더 구성되는, 메모리 시스템.
  25. 청구항 23에 있어서, 상기 제어 회로는 상기 범용 프로세서, 상기 애플리케이션 프로세서 또는 상기 기저대역 프로세서 중 어느 프로세서가 상기 메모리 디바이스에 상기 판독 명령 또는 상기 기록 명령을 전송하는지에 적어도 부분적으로 기초하여 상기 메모리 동작 기능을 활성화하도록 더 구성되는, 메모리 시스템.
  26. 청구항 25 있어서, 상기 제어 회로는 상기 범용 프로세서, 상기 애플리케이션 프로세서 또는 상기 기저대역 프로세서 중 하나에 대한 연결을 검출하는 것에 적어도 부분적으로 기초하여 상기 메모리 동작 기능을 활성화하도록 더 구성되는, 메모리 시스템.
  27. 청구항 23에 있어서, 상기 기저대역 프로세서에 연결되는 모뎀을 더 포함하는 무선 통신 디바이스인, 메모리 시스템.
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