CN117809704A - 具有多个时延集合的存储器装置及其操作方法 - Google Patents

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利穗吉郎
齐藤俊一
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Abstract

本发明涉及具有多个时延集合的存储器装置及其操作方法。本发明揭示与具有多个时延集合的存储器操作有关的方法、系统和设备。存储器装置或包含存储器装置的系统可以一个或几个时延集合(例如，读取、写入或写入恢复时延)来操作，且所述存储器装置或系统可取决于所述存储器装置的哪些特征经启用而应用时延集合。举例来说，控制电路可经配置以在存储器阵列上的操作期间启用一或多个特征，且所述控制电路可基于启用的特征的数目或类型而应用时延值集合。所述时延值集合可例如取决于各种控制特征(例如，动态电压频率缩放)是否经启用，且装置可在某些频率范围内操作，无论是否应用其它特性(例如，模式寄存器值)或时延。

Description

具有多个时延集合的存储器装置及其操作方法
分案申请的相关信息
本申请是申请日为2018年9月7日、申请号为201880065362.5、发明名称为“具有多个时延集合的存储器装置及其操作方法”的发明专利申请的分案申请。
技术领域
本发明大体上涉及存储器装置，且更确切地说，涉及具有多个时延集合的存储器装置及其操作方法。
背景技术
在计算系统中经常提供存储器装置用于数字信息的存储。由于存储器装置已随着时间改进，因此提供准许更复杂操作的额外特征或允许按特定使用情况优化存储器装置已经变为可能。举例来说，存储器装置可以提供各种操作特征，例如读取链路ECC(例如，其中奇偶校验信息可在原本未使用的引脚上发射回到主机)、读取数据总线反转(具有比逻辑低位更多的逻辑高位的数据帧当由存储器装置在数据总线上发送时经反转以减少终止能量)、字节模式(其中提供顺序地址位置的高速串行存取)及类似物。
虽然这些特征具有在一些性能度量方面为存储器装置提供额外功能性或改进的益处，但它们也可能带来例如额外费用和复杂性的成本，或甚至可能造成存储器装置更缓慢地操作。举例来说，利用前述特征中的一或多个的存储器装置可能需要比未利用那些特征的相似存储器装置更慢的读取和/或写入时延。因此，适应各种操作模式以平衡不同特征的益处和性能影响可为有益的。
发明内容
本发明一实施例提供了一种动态随机存取存储器DRAM存储器装置。该动态随机存取存储器DRAM存储器装置包括：一或多个存储器阵列以及与所述一或多个存储器阵列耦合的处理电路。该处理电路经配置以致使所述DRAM存储器装置以：确定从由所述DRAM存储器装置支持的多个操作特征启用的一定数量的操作特征，所述多个操作特征包括与所述DRAM存储器装置的操作相关联的字节模式特征、与所述DRAM存储器装置的操作相关联的读取数据复制特征、或其两者；至少部分基于启用所述字节模式特征或所述读取数据复制特征或其两者从多个时延值集合中选择时延值集合，其中所述多个时延值集合至少部分基于在所述DRAM存储器装置处是否禁用或启用动态电压频率缩放DVFS；至少部分基于模式寄存器的值从所述时延值集合选择时延值；以及至少部分基于所选择时延值执行读取命令。
本发明另一实施例提供了一种操作动态随机存取存储器DRAM存储器装置的方法。该方法包括：确定从由所述DRAM存储器装置支持的多个操作特征启用的一定数量的操作特征，所述多个操作特征包括与所述DRAM存储器装置的操作相关联的字节模式特征、与所述DRAM存储器装置的操作相关联的读取数据复制特征、或其两者；至少部分基于启用所述字节模式特征或所述读取数据复制特征或其两者从多个时延值集合中选择时延值集合，其中所述多个时延值集合至少部分基于在所述DRAM存储器装置处是否禁用或启用动态电压频率缩放DVFS；至少部分基于模式寄存器的值从所述时延值集合选择时延值；以及至少部分基于所选择时延值执行读取命令。
本发明又一实施例提供了一种存储代码的非易失性计算机可读介质。该代码包括可由一或多个处理器执行的指令：确定从由动态随机存取存储器DRAM存储器装置支持的多个操作特征启用的一定数量的操作特征，所述多个操作特征包括与所述DRAM存储器装置的操作相关联的字节模式特征、与所述DRAM存储器装置的操作相关联的读取数据复制特征、或其两者；至少部分基于启用所述字节模式特征或所述读取数据复制特征或其两者从多个时延值集合中选择时延值集合，其中所述多个时延值集合至少部分基于在所述DRAM存储器装置处是否禁用或启用动态电压频率缩放DVFS；至少部分基于模式寄存器的值从所述时延值集合选择时延值；以及至少部分基于所选择时延值执行读取命令。
附图说明
图1示意性地说明根据本发明技术的一实施例的包含存储器装置的存储器系统。
图2示意性地说明根据本发明技术的一实施例的包含存储器装置的存储器系统。
图3是说明根据本发明技术的一实施例的存储器装置的操作的时序图。
图4是说明根据本发明技术的一实施例的存储器装置的操作的时序图。
图5是说明根据本发明技术的一实施例的用于操作存储器装置的方法的流程图。
图6是说明根据本发明技术的一实施例的用于操作存储器装置的方法的流程图。
具体实施方式
存储器装置可借助于一或多个任选的特征提供额外功能性，所述任选特征中的一些可能需要相对于具有不同特征集合的操作以更大的读取和/或写入时延来操作存储器装置。然而，为存储器装置提供慢到足以准许各种特征配置的读取和/或写入时延(例如，对应于不同时钟速度、模式寄存器等)的集合可能在所述特征停用时提供不合需要地缓慢的性能。因此需要提供一种修整时延的方式，借此针对其中启用或停用任选特征的各种使用情况操作存储器装置。
因此，本发明技术的若干实施例是针对存储器装置、包含存储器装置的系统以及操作存储器装置的方法，其中提供多个时延集合且可取决于所启用特征的数量或类型而应用所述多个时延集合。在一个实施例中，存储器装置包括存储器阵列和控制电路，所述控制电路经配置以启用来自存储器操作特征集合的一或多个存储器操作特征，且至少部分地基于所启用存储器操作特征的数目从多个时延值集合中应用时延值集合。
图1示意性地说明根据本发明技术的一实施例的包含存储器装置100的存储器系统101。存储器装置100包含存储器阵列110和可操作地耦合到存储器阵列110的控制电路120。存储器阵列110可包含存储器单元阵列，包含易失性(例如，DRAM、SRAM、浮体RAM等)和/或非易失性(NAND、NOR、3D XPointTM、PCM、MRAM、FeRAM等)单元。存储器阵列110和控制电路120可位于单个半导体裸片上，或替代地可位于单独的半导体裸片上(例如，在单个存储器模块上)。控制电路120在图1中示意性地示出为单个块，但也可在单独功能块中提供，所述功能块可在单个半导体裸片上或跨越多个半导体裸片提供。
存储器系统101进一步包含通过存储器总线140耦合到存储器装置100的主机装置150。存储器总线140在存储器存取操作(例如，读取和写入)期间从主机装置150接收命令/地址信号和数据信号以及向所述主机装置发射数据信号。主机装置150可以是能够利用存储器用于临时或永久性存储信息的若干电子装置中的任一个，或其组件。举例来说，主机装置150可为计算装置，例如桌面或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)，或其某个组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置150可为联网装置(例如，交换机、路由器等)或数字图像的记录器、音频和/或视频、车辆、电器、玩具或若干其它产品中的任一者。在一个实施例中，主机装置150可直接连接到存储器装置100，但是在其它实施例中，主机装置150可间接连接到存储器装置100(例如，经由联网连接或通过中间装置)。
控制电路120可经配置以提供若干任选的存储器操作特征。举例来说，控制电路120可经配置以提供读取链路ECC特征(例如，其中奇偶校验信息可在原本未使用的引脚上发射回到主机)、读取数据总线反转特征(例如，其中当由存储器装置在数据总线上发送时具有比逻辑低位更多的逻辑高位的数据帧被反转以减少终止能量)、读取数据复制特征(例如，其中可在减少数目的I/O引脚上发射具有常规和/或重复模式的数据以节省能量)、字节模式特征(例如，其中提供顺序地址位置的高速串行存取)，或用于操作存储器装置100的若干其它任选的特征中的任一者。在一个实施例中，可响应于在存储器总线140上从主机装置150接收的命令而启用这些特征或其它特征中的一或多个。替代地，在其它实施例中，可响应于存储器装置的确定(例如，响应于外部施加的信号电压、时钟信号或其它标志，或响应于检测到例如温度等环境条件等)而启用这些特征或其它特征中的一或多个。
控制电路120可进一步经配置以基于启用的任选特征的数目而应用时延值集合。在本发明技术的一个实施例中，控制电路120可维持多个时延集合(例如，在控制电路120中的寄存器中，或在存储器阵列110中)，且基于当前启用任选特征的数目的确定而选择所述多个时延集合中的一个以在存储器装置100的操作期间使用。所述确定可涉及检查指示特征的启用(例如，响应于命令)的寄存器旗标的状态，检查其它外部标志(例如，施加的电压、时钟信号等)的状态及类似物。
举例来说，表1说明其中控制电路120经配置以取决于在存储器装置100中启用的任选存储器操作特征的数目而应用三个读取时延集合中的一个(例如，集合A、集合B或集合C中的一个)的实施例。在表1中，读取时延集合对应于其中存储器装置100的动态电压频率缩放(DVFS)核心(例如，作为控制电路120的一部分提供或作为单独控制器提供)被停用(例如，或其中未提供DVFS核心)的配置。控制电路120可经配置以当启用的任选存储器操作特征的数目经确定为零时应用读取时延集合A，当启用的任选存储器操作特征的数目经确定为一时应用读取时延集合B，且当启用的任选存储器操作特征的数目经确定为大于一时应用读取时延集合C。在此方面，其中提供多于两个任选特征的存储器装置可经配置以准许同时启用不多于两个特征(例如，以使得触发集合C的使用的条件可经重新表征为确定两个任选的存储器操作特征经启用)。替代地，其中提供多于两个任选特征的存储器装置可经配置以准许同时启用多于两个(例如，全部或大于二但少于全部的某个数目)特征。
表1
表2说明其中控制电路120经配置以取决于在存储器装置100中经确定为启用的任选存储器操作特征的数目而应用三个读取时延集合中的一个(例如，集合A、集合B或集合C中的一个)的另一实施例。在表2中，读取时延的集合对应于其中存储器装置100的动态电压频率缩放(DVFS)核心(例如，作为控制电路120的一部分提供或作为单独控制器提供)经启用的配置。控制电路120可经配置以当启用的任选存储器操作特征的数目经确定为零时应用读取时延集合A，当启用的任选存储器操作特征的数目经确定为一时应用读取时延集合B，且当启用的任选存储器操作特征的数目经确定为大于一时应用读取时延集合C。
表2
在本实例的实施例中，三个读取时延集合中的每一个包含以整数时钟循环数目表达的多个读取时延值，其中每一读取时延值对应于模式寄存器(例如，MR2)和/或时钟倍增器(例如，WCK:CK比率)。在其它实施例中，读取时延集合中的所述多个读取时延值可对应于其它因数，例如时钟速度、数据速率、施加的电压、其它寄存器或命令、环境条件(例如，温度)及类似物。
虽然在前述实例中，已将控制电路120描述为基于启用特征的数目利用若干读取时延集合中的一个，但在其它实施例中，除表1和2中举例说明的读取时延之外或作为代替，还可类似地优化不同种类的时延。举例来说，在另一实施例中，控制电路120可经配置以取决于在存储器装置100中经确定为启用的任选存储器操作特征的数目而应用多个写入时延集合中的一个，和/或取决于在存储器装置100中经确定为启用的任选存储器操作特征的数目而应用多个写入恢复时间(tWR)集合中的一个。如相关领域的技术人员将容易理解，根据本发明技术的一实施例的存储器装置可经配置以类似地基于在存储器装置中经确定为启用的任选存储器操作特征的数目而选择多个任何种类时延(例如，由时钟循环数目指示的任何延迟)的集合中的一个。
举例来说，表3说明其中控制电路120经配置以取决于在存储器装置100中经确定为启用的任选存储器操作特征的数目而应用两个写入时延集合中的一个(例如，集合A或集合B)的实施例。在表3中，写入时延集合对应于其中存储器装置100的动态电压频率缩放(DVFS)核心(例如，作为控制电路120的一部分提供或作为单独控制器提供)被停用(例如，或其中未提供DVFS核心)的配置。控制电路120可经配置以当启用的任选存储器操作特征的数目经确定为零时应用写入时延的集合A，且当启用的任选存储器操作特征的数目大于零时应用读取时延的集合B。
表3
在本实例的实施例中，两个写入时延集合中的每一个包含以整数时钟循环数目表达的多个写入时延值，其中每一写入时延值对应于模式寄存器(例如，MR1)和/或时钟倍增器(例如，WCK:CK比率)。在其它实施例中，写入时延集合中的所述多个写入时延值可对应于其它因数，例如时钟速度、数据速率、施加的电压、其它寄存器或命令、环境条件(例如，温度)及类似物。
虽然在表1至3的前述实例中，说明应用两个或三个时延集合中的一种的实施例，但在本发明技术的其它实施例中，存储器装置可包含取决于启用特征的数目而应用多于两个或三个时延集合(例如，四个时延集合、五个集合、八个集合、十个集合、十六个集合等)。此外，虽然在前述实例中已将待使用的时延集合的选择描述为取决于启用(例如，由控制电路启用，或由控制电路确定为已通过例如存储器装置的另一部分或通过连接的主机、处理器或其它外部装置启用)的任选特征的数目，但在其它实施例中，待使用的时延集合的选择可取决于其它因数(例如，通过引脚信号、命令协议、模式寄存器设定或类似物由用户可选，通过例如时钟速度、供应电压和/或例如温度等环境因素的操作参数确定等)。
此外，虽然在表1和2的前述实例中，经配置用于与较大数目的启用任选存储器操作特征一起使用的时延集合具有的时延等于或大于用于与较小数目的此类特征一起使用的集合中的对应时延，但在其它实施例中，时延集合可以具有的一些时延小于用于与较小数目的启用存储器操作特征一起使用的集合中的对应时延。举例来说，针对至少一些模式寄存器设定和/或时钟比率，一些存储器操作特征可提供速度优点，以使得启用特征准许较小的时延值。
在另一实施例中，并非存储读取时延的预定集合(例如，在控制电路120中的寄存器中，或在存储器阵列110中，或在存储器装置100中的另一位置中)，控制电路120可经配置以基于所确定启用任选存储器操作特征的数目而计算待使用的读取时延集合的读取时延值。在此方面，控制电路120可经配置有算法，所述算法从当前启用的任选存储器操作特征的数目和例如模式寄存器设定、时钟倍增器及类似物等各种其它输入计算时延(例如，读取时延、写入时延和/或其它时延)或类似于上述那些的时延集合以供存储器装置100使用。
图2示意性地说明根据本发明技术的一实施例的包含存储器装置200的存储器系统201。存储器装置200包含存储器阵列210和可操作地耦合到存储器阵列210的控制电路220。存储器阵列210可包含存储器单元阵列，包含易失性(例如，DRAM、SRAM、浮体RAM等)和/或非易失性(NAND、NOR、3D XPointTM、PCM、MRAM、FeRAM等)单元。存储器阵列210和控制电路220可位于单个半导体裸片上，或替代地可位于单独的半导体裸片上(例如，单个存储器模块上)。控制电路220在图2中示意性地示出为单个块，但也可在单独功能块中提供，所述功能块可在单个半导体裸片上或跨越多个半导体裸片提供。
存储器系统201进一步包含一或多个处理器，例如通用处理器252、基带处理器254和应用程序处理器256，其通过存储器总线240耦合到存储器装置200。存储器总线240在存储器存取操作(例如，读取和写入)期间从处理器中的一或多个接收命令/地址信号和数据信号以及向处理器中的一或多个发射数据信号。基带处理器254可进一步耦合到模型255(例如，采用蜂窝式、近场，或用于与另一装置无线通信的某一其它技术或协议)。在一个实施例中，所述一或多个处理器可直接连接到存储器装置200，但在其它实施例中，处理器中的一或多个可间接连接到存储器装置200(例如，通过联网连接或通过中间装置)。
控制电路220可包含若干功能组件，包含存储器控制组件221(例如，提供命令和/或地址解码、输入/输出功能、放大电路、电力供应和控制等)、一或多个模式寄存器222(例如，用于供控制电路220或存储器装置200使用的信息的临时或永久存储)，和时钟电路223(例如，用于存储器装置200的各种组件与可在存储器总线240上提供的例如CK、！CK、WCK、！WCK等一或多个外部时钟信号的同步，和/或用于时钟信号的内部生成)。控制电路220还可包含动态电压频率缩放核心(DVFSC)224和错误校正译码器(ECC)组件225。
控制电路220可经配置以提供若干任选的存储器操作特征。举例来说，控制电路220可经配置以提供读取链路ECC特征(例如，其中奇偶校验信息可在原本未使用的引脚上发射回到主机)、读取数据总线反转特征(例如，其中当由存储器装置在数据总线上发送时具有比逻辑低位更多的逻辑高位的数据帧被反转以减少终止能量)、读取数据复制特征(例如，其中可在减少数目的I/O引脚上发射具有常规和/或重复模式的数据以节省能量)、字节模式特征(例如，其中提供顺序地址位置的高速串行存取)，或用于操作存储器装置200的若干其它任选特征中的任一者。在一个实施例中，可响应于在存储器总线240上从主机装置250接收的命令而启用这些特征或其它特征中的一或多个。替代地，在其它实施例中，可响应于存储器装置的确定(例如，响应于外部施加的信号电压、时钟信号或其它标志，或响应于检测到操作模式、寄存器设定、例如温度等环境条件等)而启用这些特征或其它特征中的一或多个。
控制电路220可进一步经配置以基于启用的任选特征的数目而应用时延值集合。在本发明技术的一个实施例中，控制电路220可维持多个时延集合(例如，在模式寄存器222中，或在存储器阵列210中)，且基于当前启用任选特征的数目的确定而选择所述多个时延集合中的一个以在存储器装置200的操作期间使用。所述确定可涉及检查指示特征的启用(例如，响应于命令)的寄存器旗标的状态，检查其它外部标志(例如，施加的电压、时钟信号等)的状态及类似物。
图3是说明根据本发明技术的一实施例的存储器装置的操作的时序图300。如参考图3可见，(至少部分地基于启用存储器操作特征的数目)从读取时延集合应用于存储器装置的读取时延(RL)301可对应于在发出读取命令302与数据总线上的响应数据303的发射之间经过的时钟循环数目。在图3的实例实施例中，读取时延对应于时间T0与时间Tb0之间的时钟循环数目。
图4是说明根据本发明技术的一实施例的存储器装置的操作的时序图400。如参考图4可见，(至少部分地基于启用存储器操作特征的数目)从写入时延集合应用于存储器装置的写入时延(WL)401可对应于在发出写入命令402与数据总线上的写入数据403的发射之间经过的时钟循环数目。在图4的实例实施例中，写入时延对应于时间T0与时间Ta2之间的时钟循环数目。
图5是说明根据本发明技术的一实施例的操作存储器装置的方法的流程图。所述方法包含从存储器操作特征集合启用一或多个存储器操作特征(框510)。根据一个方面，所述至少一个可选存储器操作特征可包括字节模式特征、读取数据总线反转特征和读取数据复制特征以及读取链路错误校正特征(例如，由例如ECC组件225等ECC组件提供)中的一或多个。启用特征(框510)可以控制电路120实施，如上文在图1中较详细地说明。所述方法进一步包含至少部分地基于启用的存储器操作特征的数目从多个时延值集合应用时延值集合(框520)。所述多个时延值集合中的每一个可包含对应于多个模式寄存器设定(例如，存储于例如模式寄存器222等模式寄存器中)和/或多个时钟比率(例如，由例如时钟电路组件223等时钟电路组件确定)的多个时延值。所述多个时延值集合可包括读取时延值、写入时延值和/或写入恢复时间的多个集合。应用特征(框520)可以控制电路120实施，如上文在图1中较详细地说明。所述方法进一步包含至少部分地基于启用的存储器操作特征和时延值集合针对存储器装置的一或多个单元执行(例如，以上文的图1的控制电路120，或以上文的图2的存储器控制组件221)读取命令或写入命令(框530)。
所述方法可进一步包含确定动态电压频率缩放(例如，DVFSC 224)是经停用还是启用，以使得所述多个时延值集合可至少部分地基于DVFSC 224是经停用还是启用。此外，所述方法可进一步包含识别时钟信号的下限和时钟信号的上限，并确定用于来自存储器装置的多个模式寄存器的模式寄存器(例如，模式寄存器222)的设定(例如，其中用于模式寄存器的设定包括四位值)。在此类实施例中，所述方法可包含以不小于时钟信号的下限且不大于时钟信号的上限的频率操作存储器装置，无论用于模式寄存器的设定如何。
图6是说明根据本发明技术的一实施例的操作存储器装置的方法的流程图。所述方法包含从存储器操作特征集合启用一或多个存储器操作特征(框610)。根据一个方面，所述至少一个可选存储器操作特征可包括字节模式特征、读取数据总线反转特征和读取数据复制特征以及读取链路错误校正特征(例如，由例如ECC组件225等ECC组件提供)中的一或多个。启用特征(框610)可以控制电路120实施，如上文在图1中较详细地说明。所述方法进一步包含至少部分地基于选定存储器操作特征的数目计算时延值集合(框620)。所述多个时延值集合中的每一个可包含对应于多个模式寄存器设定(例如，存储于例如模式寄存器222等模式寄存器中)和/或多个时钟比率(例如，由例如时钟电路组件223等时钟电路组件确定)的多个时延值。所述多个时延值集合可包括读取时延值、写入时延值和/或写入恢复时间的多个集合。计算特征(框620)可以控制电路120实施，如上文在图1中较详细地说明。所述方法进一步包含至少部分地基于启用的存储器操作特征和时延值集合针对存储器装置的一或多个单元执行(例如，以上文的图1的控制电路120，或以上文的图2的存储器控制组件221)读取命令或写入命令(框630)。
所述方法可进一步包含确定动态电压频率缩放控制(例如，DVFSC 224)是经停用还是启用，以使得所述多个时延值集合可至少部分地基于DVFSC 224是经停用还是启用。此外，所述方法可进一步包含识别时钟信号的下限和时钟信号的上限，并确定用于来自存储器装置的多个模式寄存器的模式寄存器(例如，模式寄存器222)的设定(例如，其中用于模式寄存器的设定包括四位值)。在此类实施例中，所述方法可包含以不小于时钟信号的下限且不大于时钟信号的上限的频率操作存储器装置，无论用于模式寄存器的设定如何。
从上文中将了解，本文中已经出于说明的目的描述了本发明的具体实施例，但是可以在不偏离本发明的精神和范围的情况下进行各种修改。确切地说，在以上描述中，论述了众多具体细节以提供对本发明技术的实施例的透彻且启发性描述。然而，相关领域的技术人员将认识到，可在并无具体细节中的一或多个的情况下实践本发明。在其它情况下，通常与存储器系统和装置相关联的众所周知的结构或操作未经展示，或未经详细描述，以避免混淆所述技术的其它方面。一般来说，应理解，除了本文中所揭示的那些具体实施例之外的各种其它装置、系统和方法可在本发明技术的范围内。

Claims (20)

1.一种动态随机存取存储器DRAM存储器装置，其包括：
一或多个存储器阵列；以及
处理电路，其与所述一或多个存储器阵列耦合且经配置以致使所述DRAM存储器装置以：
确定从由所述DRAM存储器装置支持的多个操作特征启用的一定数量的操作特征，所述多个操作特征包括与所述DRAM存储器装置的操作相关联的字节模式特征、与所述DRAM存储器装置的操作相关联的读取数据复制特征、或其两者；
至少部分基于启用所述字节模式特征或所述读取数据复制特征或其两者从多个时延值集合中选择时延值集合，其中所述多个时延值集合至少部分基于在所述DRAM存储器装置处是否禁用或启用动态电压频率缩放DVFS；
至少部分基于模式寄存器的值从所述时延值集合选择时延值；以及
至少部分基于所选择时延值执行读取命令。
2.根据权利要求1所述的DRAM存储器装置，其中：
所述多个时延值集合包括至少部分基于启用所述DVFS的多个第一值；
所述多个时延值集合包括至少部分基于禁用所述DVFS的不同于所述多个第一值的多个第二值。
3.根据权利要求1所述的DRAM存储器装置，其中所述模式寄存器的所述值包括指示来自所述时延值集合的所述时延值的四位值。
4.根据权利要求1所述的DRAM存储器装置，其中所述时延值集合包括多个时延值，所述多个时延值各自对应于来自所述DRAM存储器装置的多个模式寄存器设定的相应模式寄存器设定。
5.根据权利要求1所述的DRAM存储器装置，其中所述模式寄存器的所述值与时钟信号的下限和所述时钟信号的上限相关联。
6.根据权利要求5所述的DRAM存储器装置，其中所述处理电路进一步经配置以致使所述DRAM存储器装置以：
以大于或等于所述时钟信号的所述下限且小于或等于所述时钟信号的所述上限的频率操作所述DRAM存储器装置。
7.根据权利要求5所述的DRAM存储器装置，其中所述处理电路进一步经配置以致使所述DRAM存储器装置以：
至少部分基于所述时钟信号的所述下限和所述时钟信号的所述上线设置所述模式寄存器的所述值。
8.根据权利要求1所述的DRAM存储器装置，其中所述时延值集合包含多个时延值，所述多个时延值各自对应于来自所述DRAM存储器装置的多个时钟比率的时钟比率。
9.一种操作动态随机存取存储器DRAM存储器装置的方法，其包括：
确定从由所述DRAM存储器装置支持的多个操作特征启用的一定数量的操作特征，所述多个操作特征包括与所述DRAM存储器装置的操作相关联的字节模式特征、与所述DRAM存储器装置的操作相关联的读取数据复制特征、或其两者；
至少部分基于启用所述字节模式特征或所述读取数据复制特征或其两者从多个时延值集合中选择时延值集合，其中所述多个时延值集合至少部分基于在所述DRAM存储器装置处是否禁用或启用动态电压频率缩放DVFS；
至少部分基于模式寄存器的值从所述时延值集合选择时延值；以及
至少部分基于所选择时延值执行读取命令。
10.根据权利要求10所述的方法，其中：
所述多个时延值集合包括至少部分基于启用所述DVFS的多个第一值；
所述多个时延值集合包括至少部分基于禁用所述DVFS的不同于所述多个第一值的多个第二值。
11.根据权利要求9所述的方法，其中所述模式寄存器的所述值包括指示来自所述时延值集合的所述时延值的四位值。
12.根据权利要求9所述的方法，其中所述时延值集合包括多个时延值，所述多个时延值各自对应于来自所述DRAM存储器装置的多个模式寄存器设定的相应模式寄存器设定。
13.根据权利要求9所述的方法，其中所述模式寄存器的所述值与时钟信号的下限和所述时钟信号的上限相关联。
14.根据权利要求13所述的方法，其进一步包括：
以大于或等于所述时钟信号的所述下限且小于或等于所述时钟信号的所述上限的频率操作所述DRAM存储器装置。
15.根据权利要求13所述的方法，其进一步包括：
至少部分基于所述时钟信号的所述下限和所述时钟信号的所述上线设置所述模式寄存器的所述值。
16.根据权利要求9所述的方法，其中所述时延值集合包含多个时延值，所述多个时延值各自对应于来自所述DRAM存储器装置的多个时钟比率的时钟比率。
17.一种非易失性计算机可读介质，其存储代码，所述代码包括可由一或多个处理器执行的指令：
确定从由动态随机存取存储器DRAM存储器装置支持的多个操作特征启用的一定数量的操作特征，所述多个操作特征包括与所述DRAM存储器装置的操作相关联的字节模式特征、与所述DRAM存储器装置的操作相关联的读取数据复制特征、或其两者；
至少部分基于启用所述字节模式特征或所述读取数据复制特征或其两者从多个时延值集合中选择时延值集合，其中所述多个时延值集合至少部分基于在所述DRAM存储器装置处是否禁用或启用动态电压频率缩放DVFS；
至少部分基于模式寄存器的值从所述时延值集合选择时延值；以及
至少部分基于所选择时延值执行读取命令。
18.根据权利要求17所述的非易失性计算机可读介质，其中：
所述多个时延值集合包括至少部分基于启用所述DVFS的多个第一值；
所述多个时延值集合包括至少部分基于禁用所述DVFS的不同于所述多个第一值的多个第二值。
19.根据权利要求17所述的非易失性计算机可读介质，其中所述模式寄存器的所述值包括指示来自所述时延值集合的所述时延值的四位值。
20.根据权利要求17所述的非易失性计算机可读介质，其中所述时延值集合包括多个时延值，所述多个时延值各自对应于来自所述DRAM存储器装置的多个模式寄存器设定的相应模式寄存器设定。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10481819B2 (en) 2017-10-30 2019-11-19 Micron Technology, Inc. Memory devices with multiple sets of latencies and methods for operating the same
KR102491068B1 (ko) * 2017-11-17 2023-01-19 에스케이하이닉스 주식회사 메모리 장치에 대한 태스크들을 스케줄링하는 반도체 장치 및 이를 포함하는 시스템
US11403172B2 (en) * 2019-08-05 2022-08-02 Cypress Semiconductor Corporation Methods for error detection and correction and corresponding systems and devices for the same
US20230154509A1 (en) * 2021-11-16 2023-05-18 Samsung Electronics Co., Ltd. Memory device, method of driving the memory device, and method of driving host device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6215725B1 (en) * 1997-07-23 2001-04-10 Sharp Kabushiki Kaisha Clock-synchronized memory
US20020083432A1 (en) * 2000-08-22 2002-06-27 Souissi Slim Salah Over the air RF wireless data modem programming
US7234099B2 (en) * 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus
KR100716730B1 (ko) * 2004-06-11 2007-05-14 삼성전자주식회사 중앙 처리 장치의 아이들 상태에서의 시스템 전력 소모절감을 위한 방법 및 그 방법을 적용한 모바일 장치
US20060019078A1 (en) * 2004-07-21 2006-01-26 American Made Llc. Multi-layer fiber reinforced thermoplastic and method for making the same
US20060248305A1 (en) * 2005-04-13 2006-11-02 Wayne Fang Memory device having width-dependent output latency
US7184327B2 (en) * 2005-04-14 2007-02-27 Micron Technology, Inc. System and method for enhanced mode register definitions
JP2007156567A (ja) * 2005-11-30 2007-06-21 Toshiba Corp 情報処理装置、およびメモリ制御方法
US8289760B2 (en) * 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
US7929356B2 (en) 2008-09-05 2011-04-19 Atmel Corporation Method and system to access memory
US8028181B2 (en) 2008-09-19 2011-09-27 Intel Corporation Processor power consumption control and voltage drop via micro-architectural bandwidth throttling
US20100094572A1 (en) * 2008-10-15 2010-04-15 International Business Machines Corporation Dynamic Frequency And Voltage Scaling For A Computer Processor
US9338057B2 (en) * 2013-10-30 2016-05-10 Netapp, Inc. Techniques for searching data associated with devices in a heterogeneous data center
KR20160148788A (ko) 2015-06-16 2016-12-27 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US9959935B2 (en) 2016-04-12 2018-05-01 Samsung Electronics Co., Ltd. Input-output circuit for supporting multiple-input shift register (MISR) function and memory device including the same
US20180095522A1 (en) * 2016-10-04 2018-04-05 Mediatek Inc. Scenario-Based Policy For Performance And Power Management In Electronic Apparatus
US10481819B2 (en) 2017-10-30 2019-11-19 Micron Technology, Inc. Memory devices with multiple sets of latencies and methods for operating the same

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