KR20220007022A - 전력 트랜지스터 및 dc 피드 경로를 포함하는 디바이스 및 방법 - Google Patents

전력 트랜지스터 및 dc 피드 경로를 포함하는 디바이스 및 방법 Download PDF

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인피니언 테크놀로지스 아게
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Abstract

전력 트랜지스터 및 DC 피드 경로를 포함하는 디바이스 및 방법
전력 트랜지스터(10)의 부하 단자에 연결된 출력 노드(12)에서의 전력 트랜지스터(11)를 포함하는 디바이스(10)가 제공된다. DC 피드 경로(17)도 제공된다. DC 피드 경로와 기준 전위 사이에 하나 이상의 개별 캐패시터(14, 15)가 연결된다. 하나 이상의 개별 캐패시터(14, 15) 중 출력 노드에 가장 가까운 제1 캐패시터(14)는 트렌치 캐패시터 디바이스이다.

Description

전력 트랜지스터 및 DC 피드 경로를 포함하는 디바이스 및 방법{DEVICE INCLUDING POWER TRANSISTOR AND DC FEED PATH AND METHOD}
본 발명은 전력 트랜지스터 및 DC 피드 경로를 포함하는 디바이스 및 대응하는 방법에 관한 것이다.
예를 들어, 무선 인프라구조 응용례를 위한 무선 주파수(RF) 전력 증폭기 회로는 엄격한 선형성 요구사항을 충족시켜야 한다. 이러한 요구사항은 신호가 엄격하게 제어되는 주파수 범위에서만 회로에서 전파되도록 허용된다는 것을 의미할 수 있다.
전력 증폭기는 하나 이상의 전력 트랜지스터에 기초한다. 많은 구현에서, 이러한 트랜지스터의 출력 단자는 전력 증폭기 또는 전력 증폭기의 각각의 스테이지의 출력 노드에 연결된다. 또한, 많은 응용례에서, DC(직류) 피드 경로가 이 출력 노드에 연결된다.
앞에서 언급된 요구사항을 충족시키기 위해, 이상적으로는 DC(주파수 0 Hz) 및 관심 있는 무선 주파수 대역, 예를 들어, 신호가 증폭될 대역 이외의 모든 주파수에서 트랜지스터에 단락 회로를 제공하는(따라서 출력 노드에서 전압 스윙을 허용하지 않는) 필터 컴포넌트가 구현된다.
이러한 필터링의 정확도 또는 품질은 이용가능한 영역 및 성능에 대해 균형을 이루어야 한다.
예를 들어, 몇몇 종래의 솔루션은 증폭을 위한 큰 고전력 트랜지스터 및 필터링을 위한 큰 외부 고전압 캐패시터를 사용한다. 이러한 캐패시터는 항상 이용가능한 것은 아닐 수 있는 대응하는 공간을 필요로 한다. 공간 제약(예를 들어, 1.5 mm보다 작은 전체 모듈의 높이)을 받는 5G(5세대 이동 통신) 아날로그 프런트-엔드 모듈에 대한 더 새로운 접근법에서, 인쇄 회로 보드(PCB) 상의 이러한 캐패시터의 크기는 제한된다. 따라서, 더 작은 캐패시터가 사용될 필요가 있을 수 있지만, 이는 필터링의 품질에 악영향을 미칠 수 있다.
제1항에 정의된 디바이스 및 제13항에 정의된 방법이 제공된다. 종속항은 추가 실시예를 정의한다.
일 실시예에 따르면, 디바이스가 제공되는데, 디바이스는,
전력 트랜지스터와,
전력 트랜지스터의 부하 단자에 연결된 출력 노드와,
DC 피드 노드와 출력 노드 사이에 연결된 DC 피드 경로와,
DC 피드 경로와 기준 전위 사이에 연결된 하나 이상의 개별 캐패시터를 포함하되, 하나 이상의 개별 캐패시터 중 출력 노드에 가장 가까운 제1 캐패시터는 트렌치 캐패시터 디바이스이다.
다른 실시예에 따르면, 방법이 제공되는데, 방법은,
전력 트랜지스터를 제어함으로써 출력 노드에서 출력 신호를 제공하는 단계와,
DC 피드 경로를 통해 출력 노드에 DC 피드를 제공하는 단계와,
DC 피드를 제공하는 DC 피드 경로와 기준 전위 사이에 연결된 하나 이상의 개별 캐패시터를 사용하여 필터링을 수행하는 단계를 포함하되, 하나 이상의 개별 캐패시터 중 출력 노드에 가장 가까운 제1 캐패시터는 트렌치 캐패시터 디바이스이다.
위의 요약은 몇몇 실시예의 몇몇 특징에 대한 간략한 개요일 뿐이며, 다른 실시예가 위에 명시적으로 제공된 것 이외의 다른 특징을 포함할 수 있으므로 어떤 식으로든 제한하는 것으로 해석되어서는 안 된다.
도 1은 일 실시예에 따른 디바이스의 회로도이다.
도 2는 몇몇 실시예에서 사용가능한 트렌치 캐패시터 디바이스의 개략적인 사시도이다.
도 3은 일 실시예에 따른 디바이스를 나타내는 회로도이다.
도 4는 종래의 디바이스에 대한 시뮬레이션 결과와 함께 도 3의 디바이스의 예시적인 구현에 대한 시뮬레이션 결과를 도시한다.
도 5는 일 실시예에 따른 디바이스를 도시하는 회로도이다.
도 6 및 도 7은 종래의 디바이스에 대한 시뮬레이션 결과와 함께 도 5의 디바이스 구현에 대한 시뮬레이션 결과를 도시한다.
도 8은 몇몇 실시예에 따른 방법을 도시하는 흐름도이다.
이하, 다양한 실시예가 첨부 도면을 참조하여 상세히 설명될 것이다. 이들 실시예는 예로서만 주어진 것이며 본 출원의 범위를 제한하는 것으로 해석되어서는 안 된다. 예를 들어, 실시예가 복수의 특징(컴포넌트, 회로 요소, 방법 동작 또는 이벤트 등)을 포함하는 것으로 설명될 수 있지만, 다른 실시예에서 이들 특징 중 일부는 생략될 수 있거나 다른 특징으로 대체될 수 있다. 명시적으로 도시되고 설명된 특징 이외에, 다른 특징, 예를 들어, 종래의 무선 주파수 전력 증폭기에서 사용되는 특징 및 이를 동작시키기 위한 방법이 제공될 수 있다. 이러한 특징들은 통상적이므로, 이들은 본 명세서에서 명시적으로 설명되지 않을 것이다.
상이한 실시예로부터의 특징은 달리 언급되지 않는 한 조합될 수 있다. 실시예 중 하나에 대해 설명된 수정 또는 변형은 다른 실시예에도 적용될 수 있고, 따라서 반복적으로 설명되지 않을 것이다.
본 명세서에 설명된 접속 및 연결은 달리 언급되지 않는 한 전기 접속 또는 연결을 지칭한다. 이러한 접속 또는 연결은, 예를 들어, 신호를 송신하거나 필터링을 제공하기 위한 접속 또는 연결의 일반적인 기능이 본질적으로 유지되는 한, 예컨대, 추가적인 요소를 추가하거나 요소를 제거함으로써 수정될 수 있다.
몇몇 실시예에서, 트랜지스터, 특히, 전력 트랜지스터가 사용된다. 전력 트랜지스터는 비교적 높은 전압 또는 전류와 함께 사용될 수 있고 예를 들어, 전력 증폭기에서 사용될 수 있는 트랜지스터이다. 이러한 트랜지스터는 복수의 트랜지스터 셀을 포함할 수 있다. 트랜지스터는 제어 단자 및 2개의 부하 단자를 포함하는 것으로 본 명세서에서 설명될 것이다. MOSFET와 같은 전계 효과 트랜지스터(FET)의 경우, 제어 단자는 게이트 단자이고, 부하 단자는 소스 및 드레인 단자이다. 바이폴라 접합 트랜지스터(BJT)의 경우, 제어 단자는 베이스 단자이고, 부하 단자는 이미터 및 컬렉터 단자이다. 절연 게이트 바이폴라 트랜지스터(IGBT)의 경우, 제어 단자는 게이트 단자이고, 부하 단자는 컬렉터 및 이미터 단자이다. 전계 효과 트랜지스터가 아래에서 논의되는 실시예 중 일부에서 사용될 것이지만, 다른 실시예에서는 다른 종류의 트랜지스터도 사용될 수 있다.
본 명세서의 실시예는 트렌치 캐패시터 디바이스를 사용한다. 트렌치 캐패시터 디바이스는 하나 이상의 트렌치에 형성되는 캐패시터이다. 트렌치는 일반적으로 기판, 특히 반도체 기판 내의 리세스이다. 이러한 트렌치는 반도체 디바이스 제조에서 다양한 목적을 위해, 예를 들어, 칩 상의 영역들 사이에 절연부를 형성하기 위해, 또는 트렌치 내에 디바이스를 형성하기 위해 사용된다. 트렌치는 전형적으로 세장형(폭보다 큰 길이)을 가지며 다양한 에칭 기법에 의해 형성될 수 있다. 트렌치 캐패시터에서, 도 2에 대해 아래에서 더 상세히 설명될 바와 같이, 캐패시터의 2개의 전극은 유전체 재료에 의해 분리되어 형성된다. 하나 이상의 트렌치에 캐패시터를 형성함으로써, 비교적 작은 영역에서 높은 캐패시턴스 값이 획득될 수 있다. 2개 이상의 트렌치가 서로 인접하여 형성되어 트렌치 캐패시터 디바이스를 형성할 수 있다. 트렌치들을 서로 가깝게 형성함으로써, 낮은 등가 직렬 인덕턴스(ESL), 예를 들어, 75 pH 미만, 30 pH 미만, 15 pH 미만 또는 심지어 그 미만을 갖는 트렌치 캐패시터 디바이스가 형성될 수 있고/있거나 이에 대응하여 낮은 등가 직렬 저항(ESR)을 갖는 트렌치 캐패시터 디바이스가 형성될 수 있다. 트렌치 사이의 접속은 10 pH 미만의 인덕턴스를 가질 수 있다. 트렌치 사이의 거리는 구현에 의존할 수 있고, 예를 들어, 사용된 금속화의 유형(두꺼운 금속화, 얇은 금속화)에 의존할 수 있다.
본 명세서에서 사용되는 바와 같이, 개별 캐패시터는 소정의 캐패시턴스 값을 제공하기 위한 설계에 의해 의도적으로 형성되는 캐패시터이다. 그것은 예를 들어, 트렌치 캐패시터 디바이스로서 집적 칩에 집적될 수 있거나, 또는 별개의 요소로서 형성될 수 있다. 이는 회로에서 발생하는 기생 캐패시턴스, 예를 들어, 의도적으로 캐패시터로서 형성되지 않지만 트랜지스터 설계에 고유한 전계-효과 트랜지스터의 드레인 소스 캐패시턴스와 같은 트랜지스터에 고유한 캐패시턴스와 구별되어야 한다.
이제 도면을 참조하면, 도 1은 일 실시예에 따른 디바이스(10)의 회로도이다. 디바이스(10)는 전력 증폭기에 포함되거나, 전력 증폭기를 형성하거나, 전력 증폭기의 스테이지를 형성할 수 있다.
디바이스(10)는 전력 트랜지스터(11)를 포함한다. 전력 트랜지스터(11)의 제1 부하 단자, 예를 들어, 드레인 단자는 출력 노드(12)에 연결되고, 각각의 다른 부하 단자(예를 들어, 소스)는 접지 또는 VSS(도 1에 도시되지 않음)와 같은 기준 전위에 연결될 수 있다. 전력 증폭기 응용례에서, 증폭될 신호, 예를 들어, 무선 주파수 신호는 그 후 제어 단자(예를 들어, 게이트 단자)와 예를 들어, 게이트 소스 전압으로서 기준 전위에 연결되는 부하 단자 사이에 인가되어, 증폭된 신호가 출력 노드(12)에 제공되게 할 수 있다. 그러나, 이것은 단순한 예일 뿐이며, 전력 트랜지스터(11)는 예를 들어, 임의의 종래의 전력 증폭기 레이아웃에서 또는 다른 응용례에서도 사용될 수 있다. 통신 응용례에서, 출력 노드(12)는 예를 들어, 안테나에 연결될 수 있다.
DC 피드 경로(17)는 출력 노드(12)에 연결된다. DC 전압은 DC 피드 노드(13)에 인가될 수 있다.
DC 피드 경로(17)는 정합 임피던스(16), 전형적으로 소정 길이의 전도성 경로에 의해 형성될 수 있는 인덕터를 포함하며, 이는 전력 트랜지스터(11)의 부하 단자 사이의 캐패시턴스(예를 들어, 전력 트랜지스터(11)의 드레인 소스 캐패시턴스)를 공진시키도록(보상 또는 흡수로도 지칭됨) 치수화된다.
DC 피드 노드(13)와 출력 노드(12) 사이에, 그리고 도 1의 실시예에서 더 정확하게는, DC 피드 노드(13)와 정합 임피던스(16) 사이에, 하나 이상의 캐패시터(14, 15)가 DC 피드 경로(17)와 기준 전위, 예컨대 접지 사이에 연결된다. 출력 노드(12)에 가장 가깝고, 도 1의 실시예에서 정합 임피던스(16)에 가장 가까운 제1 캐패시터(14)는 트렌치 캐패시터 디바이스이다. 도 3 내지 도 7을 참조하여 예를 사용하여 아래에서 추가로 설명될 바와 같이, 트렌치 캐패시터의 사용을 통해, 공간을 적게 차지하고 작은 등가 직렬 인덕턴스를 제공하면서 높은 커패시턴스 값이 획득될 수 있고, 이는 DC 외부의 신호를 억제하기 위한 사양 및 디바이스(10)가 사용되도록 의도되는 무선 주파수 대역(예를 들어, 신호가 증폭될 주파수 대역)을 충족시키는 것을 도울 수 있다. 캐패시터(15)와 같은 하나 이상의 제2 캐패시터가 선택적으로 제공되어 필터링 특성을 향상시킬 수 있다. 캐패시터(15)는 트렌치 캐패시터 디바이스로서 구현될 수 있지만, 임의의 종래의 방식으로 개별 캐패시터로서 구현될 수도 있다.
도 2는 본 명세서에서 논의된 실시예에서, 예를 들어, 도 1의 제1 캐패시터(14)로서 사용가능한 트렌치 캐패시터 디바이스의 예시적인 구현을 도시한다. 도 2의 트렌치 캐패시터 디바이스는 반도체 기판(25)에 형성된 복수의 트렌치(27)에 형성된다. 몇몇 구현에서, 반도체 기판(25)은 저농도로 N-도핑된(N-) 실리콘 기판일 수 있다.
제1 전극(24)은 도시된 바와 같이 기판(25) 상에 및 트렌치(27) 내에 형성된다. 몇몇 구현에서, 제1 전극(24)은 고농도로 N-도핑된 실리콘 층일 수 있다. 유전체 층(23)이 제1 전극(24)의 상부에 형성된다. 유전체 층(23)은 실리콘 이산화물 층 또는 실리콘 질화물 층일 수 있다. 이들 유전체는 표준 실리콘 공정에서 사용되며, 따라서 이러한 층은 표준 공정을 사용하여 형성될 수 있다. 유전체 재료로서 알루미늄 산화물(Al2O3)을 이용하는 몇몇 종래의 접근법에서 사용되는 세라믹 캐패시터에 비해, 실리콘 이산화물은 상당히 더 높은 항복 강도(SiO2(실리콘 이산화물)에 대해 약 500 kV/mm, Al2O3에 대해서는 약 15 kV/ mm)를 갖는다. 이는 캐패시턴스 값(C)이
Figure pat00001
의해 주어지므로, 더 높은 커패시턴스들의 획득을 가능하게 하며,
Figure pat00002
는 유전 상수이고,
Figure pat00003
는 캐패시터의 면적이며,
Figure pat00004
는 캐패시터 전극들 사이의 거리이다. 사용된 재료의 항복 강도가 높으면, 거리
Figure pat00005
는 동일한 전압 및 영역에 대해 감소될 수 있고, 따라서 C를 증가시킨다.
유전체 재료(23) 상에, 예를 들어, 고농도로 N-도핑된(N+) 폴리실리콘의 제2 전극(22)이 제공된다. 절연 재료(26), 예를 들어, 다시 유전체가 분리를 위해 트렌치에 제공된다. 제2 전극(22)은 제1 금속 상부 전극(20)에 의해 접촉된다. 제1 전극(24)은 도시된 바와 같이 제2 금속 상부 전극(21)에 의해 접촉된다.
이러한 구성에서, 트렌치(27) 사이의 작은 거리가 획득되어, 높은 캐패시턴스 값 및 낮은 등가 직렬 인덕턴스(ESI) 및 낮은 등가 직렬 저항(ESR)을 갖는 캐패시터 디바이스가 제공될 수 있다. 예를 들어, 1 nF 이상, 예를 들어, 5 nF 초과 또는 10 nF 초과의 캐패시턴스 값이 획득될 수 있는 한편, 등가 직렬 인덕턴스(ESL)는 30 pH 미만, 예컨대, 20 pH 미만 또는 10 pH 미만이고, 등가 직렬 저항도 낮다. 이러한 값은 세라믹 캐패시터와 같은 종래의 캐패시터에 의해 작은 공간에서 획득될 수 없다. 트렌치간 캐패시턴스로도 지칭되는 트렌치 사이의 캐패시턴스는 10 pH 미만일 수 있다.
이러한 트렌치 캐패시터 디바이스를 사용하는 다른 실시예 및 효과가 도 3 내지 도 7을 참조하여 이제 설명될 것이다.
반복을 피하기 위해, 도 3 내지 도 7의 실시예가 도 1 및 도 2에 대해 이미 이루어진 설명을 참조하여 설명될 것이다.
도 3은 다른 실시예에 따른 디바이스를 도시하는 회로도이다. 도 3은 도 1의 전력 트랜지스터(11)와 같은 전력 트랜지스터에 연결된 네트워크를 나타낸다. 전력 트랜지스터 자체는 도 3에 도시되지 않지만, 저항기와 캐패시터의 직렬 접속(35)은 대응하는 저항과 함께 전력 트랜지스터의 드레인 소스 캐패시턴스를 나타낸다. 도 3의 디바이스의 트랜지스터 측에서 접지로의 종단(34)은 시뮬레이션 목적을 제공한다. 저항기와 인덕터의 직렬 접속(33)은 전력 트랜지스터의 기생 패키지 인덕턴스 및 기생 드레인 인덕턴스를 나타낸다. 출력 노드에서의 종단(36)은 다시 시뮬레이션 목적을 제공한다.
또한, 도 1의 DC 피드 경로(17)에 대응하는 DC 피드 경로(37)가 제공된다. DC 피드 노드 단부에서, 시뮬레이션 목적을 위해, DC 피드 경로(37)는 38에서 접지에 연결된다. 저항기와 인덕터의 직렬 접속(30)은 DC 공급을 위한 케이블 또는 인쇄 회로 보드 트레이스의 간단한 모델이며, 이로부터 DC 피드 전압이 공급된다. 저항기, 인덕터 및 캐패시터의 직렬 접속(31)은 DC 피드 라인(37)과 접지 사이에 연결된 트렌치 캐패시터 디바이스를 나타낸다. 직렬 접속(31)의 캐패시턴스는 트렌치 캐패시터 디바이스의 캐패시턴스에 대응하고, 저항은 트렌치 캐패시터 디바이스의 등가 직렬 저항에 대응하며, 인덕턴스는 트렌치 캐패시턴스 디바이스의 등가 직렬 인덕턴스에 대응한다. 따라서, 도 3의 실시예에서, 단일 캐패시터(도 1의 캐패시터(14)에만 대응함)가 제공된다. 저항기와 인덕터의 직렬 접속(32)은, 도 1의 정합 임피던스(16)에 대응하는, 전력 트랜지스터의 드레인 소스 캐패시턴스를 공진시키기 위한 정합 임피던스를 제공한다.
도 3의 실시예는 특정 값에 대해 시뮬레이션되었다. 시뮬레이션의 결과는 도 4에 도시된다. 이하의 값을 시뮬레이션에 사용하였다. 직렬 접속(30)의 경우, 저항(R) = 500 mΩ이고, 인덕턴스(L) = 2 μH이며, 직렬 접속(32)의 경우, R = 150 mΩ이고 L은 트랜지스터의 드레인 소스 캐패시턴스를 공진시키도록 선택되고, 직렬 접속의 경우(33), R = 150 mΩ이고 L = 150 pH이며, 직렬 접속(35)의 경우, R= 50 mΩ이고 C는 트랜지스터의 드레인 소스 캐패시턴스에 대응한다.
Figure pat00006
), 여기서
Figure pat00007
는 드레인 소스 캐패시턴스이다. 시뮬레이션을 위해, 드레인 소스 캐패시턴스는 4 pF로 설정되었고, 공진 각주파수
Figure pat00008
는
Figure pat00009
로 설정되었고, 공진 주파수
Figure pat00010
는 3.5 GHz이다. 직렬 접속(31)의 경우, 등가 직렬 인덕턴스는 6.6 pH로 설정되었고, 등가 직렬 저항은 10 mΩ으로 설정되었다. 이들 값은 몇몇 실시예의 특성의 효과를 제공하도록 선택되었지만, 구현 및 요구사항에 따라 이들 값이 변할 수 있기 때문에 제한하는 것으로 해석되어서는 안 된다는 것을 이해해야 한다.
시뮬레이션 결과는 도 4에 도시된다. 도 4는 주파수에 대한 전력 트랜지스터에서 본 임피던스를 도시한다. 곡선(40)은 0.1 nF의 트렌치 캐패시턴스(직렬 접속(31)의 캐패시턴스)에 대한 시뮬레이션 결과를 도시하고, 곡선(41)은 1 nF의 트렌치 캐패시턴스에 대한 결과를 도시하며, 곡선(42)은 10 nF의 트렌치 캐패시턴스에 대한 결과를 도시한다. 이러한 커패시턴스는 종래의 솔루션에 비해 비교적 작은 공간 요구사항 및 낮은 등가 직렬 인덕턴스 및 저항을 갖는 트렌치 캐패시터 디바이스를 사용하여 실현될 수 있다.
비교를 위해, 2개의 종래의 캐패시터를 사용하는 종래의 디바이스가 시뮬레이션되었으며, 그 결과가 곡선(43)으로 도시되어 있다. 종래의 디바이스의 경우, 캐패시턴스 값이 100 nF, 등가 직렬 인덕턴스가 350 pH 및 등가 직렬 저항이 350 mΩ인 저주파수에서 동작 개선을 위한 캐패시터(CBB 캐패시터라고도 함)가 캐패시턴스 값이 20 pF이고 등가 직렬 인덕턴스가 14 pH인 고주파수 동작을 위한 캐패시터와 함께 제공되었다. 이러한 제2 캐패시터의 경우, 종래의 구현 기법으로 인해, 트렌치 캐패시터와 같이 상당히 더 낮은 캐패시턴스에 대해서도, 더 높은 등가 직렬 인덕턴스가 발생한다. 이는 예를 들어, 도 4의 44에서 공진 피크를 초래하며, 이는 바람직하지 않은 동작을 초래할 수 있다.
알 수 있는 바와 같이, 트렌치 캐패시터의 모든 커패시턴스 값에 대해, 이 공진 피크(44)는 사라진다. 또한, 특히 1 nF의 캐패시턴스 값(곡선 41)에 대해 그리고 심지어 10 nF(곡선 42)의 캐패시턴스 값에 대해, 중간 주파수(약 1*108 Hz 및 약간 위)에서의 동작이 종래의 솔루션에 비해 개선되어, 더 낮은 임피던스를 초래하며, 이는 중간 주파수에 대한 위에서 언급된 단락 회로에 대응한다.
몇몇 실시예에서, 개선된 저주파수 동작을 위해, 하나 이상의 추가적인 제2 캐패시터가 사용될 수 있다. 대응하는 실시예가 도 5에 도시되어 있다. 도 5의 실시예는 도 3의 실시예의 수정이고, 도 3의 실시예에 이미 존재하는 컴포넌트는 다시 상세히 설명되지 않을 것이다.
도 3을 참조하여 이미 설명된 컴포넌트에 부가하여, 제2 캐패시터(예를 들어, 도 1의 제2 캐패시터(15))를 나타내는 직렬 접속(50)이 제공된다. 이 캐패시터는 종래의 방식으로, 예를 들어, 외부 세라믹 캐패시터로서 구현될 수 있다. 직렬 접속(50)은 캐패시턴스를 나타내는 캐패시터, 제2 캐패시터의 등가 직렬 인덕턴스를 나타내는 인덕턴스 및 등가 직렬 저항을 나타내는 저항을 포함한다. 도 5에서 알 수 있는 바와 같이, 직렬 접속(31)에 의해 표현되는 트렌치 캐패시터는 직렬 접속(50)에 의해 표현된 제2 캐패시터보다 출력 노드에 더 가깝고 직렬 접속(32)에 더 가깝다. 임피던스(51)는 도시된 바와 같이 직렬 접속(50 및 31) 사이에 표현되고, 이는 직렬 접속(50, 31) 사이의 DC 피드 경로(37)의 임피던스를 나타내고, 인쇄 회로 보드 상에 순차적으로 배치된 2개의 트레이스 사이의 최소 트레이스에 의한 임피던스에 대응할 수 있다. 제2 캐패시터는 종래의 경우에 대해 전술한 CBB 캐패시터에 대응한다.
도 6 및 도 7은 도 5의 디바이스에 대한 시뮬레이션 결과를 도시한다. 도 3에 이미 존재하는 컴포넌트에 대해, 동일한 값이 시뮬레이션에 사용되었다. 직렬 접속(50), 즉, 제2 캐패시터에 대해, 도 4를 참조하여 논의된 종래의 경우와 유사하게, 100 nF의 캐패시턴스 값, 350 pH의 등가 직렬 인덕턴스 및 350 mΩ의 등가 직렬로 저항이 사용되었다. 캐패시턴스 값은 직렬 접속(31)에 의해 표현된 트렌치 캐패시터 디바이스에 대한 것보다 더 높지만, 등가 직렬 저항 및 등가 직렬 인덕턴스도 상당히 더 높다. 트렌치 캐패시터의 감소된 공간 요구사항으로 인해, 추가적인 공간을 요구하지 않고 2개의 종래의 캐패시터를 갖는 종래의 경우에 비해 높은 캐패시턴스가 직렬 접속(31)에 제공될 수 있다는 것에 유의해야 한다. 다른 실시예에서 직렬 접속(50)의 캐패시턴스는 마이크로패럿 범위로 확장될 수 있다. 임피던스(51)의 저항은 1 GHz에서 20 Ω으로 설정되었다.
도 6은 (도 4의 시뮬레이션과 유사한) 트랜지스터에서 보이는 임피던스에 대한 시뮬레이션 결과를 도시하고, 도 7은 트랜지스터로부터 출력 노드, 예를 들어, 출력 노드에 연결된 안테나로의 송신에 대한 시뮬레이션 결과를 도시한다.
도 6에서, 곡선(43)은 다시 종래의 경우를 도시한다. 곡선(60)은 0.1 nF의 트렌치 캐패시턴스 값에 대한 결과를 도시하고, 곡선(61)은 1 nF의 트렌치 캐패시턴스에 대한 결과를 도시하며, 곡선(62)은 10 nF의 트렌치 캐패시턴스에 대한 결과를 도시한다. 알 수 있는 바와 같이, 저주파수에 대한 동작은 제공된 제2 캐패시터로 인해 모든 경우에 대해 유사하지만, 고주파수에 관한 동작은 특히 공진이 사라지는 10 nF의 경우에 높은 캐패시턴스 값 및 낮은 등가 직렬 인덕턴스 및 저항을 갖는 트렌치 캐패시터 디바이스의 사용을 통해 종래의 피크에 비해 개선된다. 낮은 주파수의 경우, 이 공진은 적어도 감소되고 더 낮은 주파수로 시프트된다. 또한, 몇몇 중간 주파수에 대해 더 낮은 임피던스가 획득될 수 있다.
유사한 방식으로, 도 7에서, 곡선(70)은 0.1 nF의 트렌치 캐패시턴스에 대한 결과, 1 nF에 대한 곡선(71), 10 nF에 대해 곡선(72) 및 종래의 경우에 대한 곡선(73)을 도시한다. 또한 여기서, 낮은 주파수에서의 동작은 본질적으로 동일하고, 높은 주파수 동작은 특별히, 특히 곡선(72)에 대해 관심 있는 주파수 대역에서 곡선(73)에서 보여지는 송신에서의 딥(dip) 없이 개선될 수 있다. 이미 1 nF의 트렌치 캐패시턴스(곡선(61))에 대해, 예를 들어, 1x109 Hz 초과일 수 있는 디바이스에 대한 사용 주파수 대역으로부터 송신에서의 딥을 시프트하는 상당한 개선이 보여질 수 있다.
특정 값 및 시뮬레이션 결과는 예시 목적으로만 제공되고, 다른 실시예에 대해 다른 값이 적용될 수 있다는 것을 다시 강조한다.
도 8은 일 실시예에 따른 방법을 도시하는 흐름도이다. 도 1의 방법은 도 1 내지 도 7을 참조하여 앞에서 논의된 디바이스를 동작시킴으로써 실행될 수 있고, 반복을 피하기 위해, 방법은 이전의 설명을 참조하여 설명될 것이다. 그러나, 방법은 도시된 특정 디바이스 구현과 독립적으로 구현될 수도 있다는 것을 이해해야 한다.
80에서, 방법은 전력 트랜지스터를 제어함으로써 출력 노드에서, 예를 들어 안테나에 출력 신호를 제공하는 단계를 포함한다. 예를 들어, 도 1의 전력 트랜지스터(11)의 게이트 단자에 대응하는 제어 신호(예를 들어, 증폭될 신호)를 제공함으로써, 출력 노드(12)에서의 대응하는 출력 신호가 생성될 수 있다.
81에서, 방법은, 예를 들어, 앞에서 논의된 DC 피드 경로(17 또는 37)에 의해 출력 노드에 DC 피드를 제공하는 단계를 포함한다.
82에서, 방법은 선택적으로 존재하는 추가 캐패시터 디바이스, 예를 들어, 도 1의 캐패시터 디바이스(14) 또는 도 3 및 도 5의 직렬 접속(31)에 의해 표현된 캐패시터 디바이스에 비해 출력 노드에 가장 가까운 DC 피드 경로에 연결된 트렌치 캐패시터 디바이스를 사용하여 필터링을 제공하는 단계를 포함한다. 선택적으로, 필터링은 도 1의 정합 임피던스(16) 또는 도 5의 직렬 접속(32)에 의해 임피던스를 정합시킴으로써 및 도 1의 캐패시터(15) 또는 도 5의 직렬 접속(50)에 의해 표현되는 제2 캐패시터와 같은 추가 캐패시터의 사용을 포함할 수 있다.
일부 실시예는 하기 예에 의해 정의된다.
예 1. 디바이스로서,
전력 트랜지스터와,
전력 트랜지스터의 부하 단자에 연결된 출력 노드와,
DC 피드 노드와 출력 노드 사이에 연결된 DC 피드 경로와,
DC 피드 경로와 기준 전위 사이에 연결된 하나 이상의 개별 캐패시터를 포함하되, 하나 이상의 개별 캐패시터 중 출력 노드에 가장 가까운 제1 캐패시터는 트렌치 캐패시터 디바이스인, 디바이스.
예 2. 예 1에 있어서, 제1 캐패시터는 실리콘 질화물 또는 실리콘 산화물을 포함하는 그룹으로부터 선택된 유전체 재료를 포함하는, 디바이스.
예 3. 예1 또는 예2에 있어서, 제1 캐패시터는 적어도 500 pF, 예컨대, 적어도 1 nF, 예컨대, 적어도 5 nF의 총 캐패시턴스 값을 갖는, 디바이스.
예 4. 예1 내지 예3 중 어느 한 예에 있어서, 제1 캐패시터는 75 pH 미만, 예컨대, 30 pH 미만 또는 15 pH 미만의 등가 직렬 인덕턴스를 갖는, 디바이스.
예 5. 예1 내지 예4 중 어느 한 예에 있어서, 10 pH 미만의 인접한 트렌치들 간의 캐패시턴스를 갖는 제1 캐패시터가 복수의 트렌치에 제공되는, 디바이스.
예 6. 예1 내지 예5 중 어느 한 예에 있어서, DC 피드 경로는 제1 캐패시터와 출력 노드 사이의 정합 임피던스를 더 포함하고, 정합 임피던스는 전력 트랜지스터의 부하 단자와 추가 부하 단자 사이의 전력 트랜지스터의 캐패시턴스를 공진시키도록 구성되는, 디바이스.
예 7. 예1 내지 예6 중 어느 한 예에 있어서, 제1 캐패시터는 DC 피드 경로를 접지에 연결하는 유일한 개별 캐패시터인, 디바이스.
예 8. 예1 내지 예6 중 어느 한 예에 있어서, 하나 이상의 개별 캐패시터는 적어도 하나의 제2 캐패시터를 포함하는, 디바이스.
예 9. 예8에 있어서, 적어도 하나의 제2 캐패시터는 제1 캐패시터의 캐패시턴스 값 이상의 캐패시턴스 값을 갖는, 디바이스.
예 10. 예8 또는 예9에 있어서, 제1 캐패시터와 제2 캐패시터 사이의 임피던스를 더 포함하는, 디바이스.
예 11. 예1 내지 예10 중 어느 한 예에 있어서, 트렌치 캐패시터 디바이스는 복수의 트렌치 캐패시터 요소를 포함하는, 디바이스.
예 12. 예11에 있어서, 인접한 트렌치 캐패시터 요소들 사이의 인덕턴스는 10 pH 미만인, 디바이스.
예 13. 예1 내지 예12 중 어느 한 예의 디바이스를 포함하는 무선 주파수 증폭기 디바이스.
예 14. 방법으로서, 전력 트랜지스터를 제어함으로써 출력 노드에서 출력 신호를 제공하는 단계와, DC 피드 경로를 통해 출력 노드에 DC 피드를 제공하는 단계와, DC 피드 경로와 기준 전위 사이에 연결된 하나 이상의 개별 캐패시터를 사용하여 필터링을 수행하는 단계를 포함하되, 하나 이상의 개별 캐패시터 중 출력 노드에 가장 가까운 제1 캐패시터는 트렌치 캐패시터 디바이스인, 방법.
예 15. 예14에 있어서, 하나 이상의 개별 캐패시터는 적어도 하나의 제2 캐패시터를 포함하는, 방법.
예 16. 예14 또는 예15에 있어서, 방법은 예1 내지 예12 중 어느 한 예의 디바이스를 사용하여 수행되는, 방법.
본 명세서에서는 특정 실시예가 예시되고 설명되었지만, 본 발명의 범위를 벗어나지 않으면서 도시되고 설명된 특정 실시예에 대해 다양한 대안 및/또는 동등한 구현이 대체될 수 있음을 당업자는 이해할 것이다. 본 출원은 본 명세서에서 논의된 특정 실시예의 임의의 개조 또는 변형을 포함하도록 의도된다. 따라서, 본 발명은 청구범위 및 그 균등물에 의해서만 제한되는 것으로 의도된다.

Claims (15)

  1. 디바이스(10)로서,
    전력 트랜지스터(11)와,
    상기 전력 트랜지스터(10)의 부하 단자에 연결된 출력 노드(12)와,
    DC 피드 노드(13)와 상기 출력 노드(12) 사이에 연결된 DC 피드 경로(17; 37)와,
    상기 DC 피드 경로(17; 37)와 기준 전위 사이에 연결된 하나 이상의 개별 캐패시터(14, 15; 31, 50)를 포함하되,
    상기 하나 이상의 개별 캐패시터(14, 15; 31, 50) 중 상기 출력 노드에 가장 가까운 제1 캐패시터(14; 31)는 트렌치 캐패시터 디바이스인
    디바이스(10).
  2. 제1항에 있어서,
    상기 제1 캐패시터(14; 31)는 실리콘 질화물 또는 실리콘 산화물을 포함하는 그룹으로부터 선택된 유전체 재료를 포함하는
    디바이스(10).
  3. 제1항 또는 제2항에 있어서,
    상기 제1 캐패시터(14; 31)는 적어도 500 pF의 총 캐패시턴스 값을 갖는
    디바이스(10).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 캐패시터는 75 pH 미만의 등가 직렬 인덕턴스를 갖는
    디바이스(10).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 DC 피드 경로(17; 37)는 상기 제1 캐패시터(14; 31)와 상기 출력 노드(12) 사이의 정합 임피던스(16; 32)를 더 포함하고, 상기 정합 임피던스(16; 32)는 상기 전력 트랜지스터(11)의 상기 부하 단자와 추가 부하 단자 사이의 상기 전력 트랜지스터(11)의 캐패시턴스를 공진시키도록 구성되는
    디바이스(10).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 캐패시터(14; 31)는 상기 DC 피드 경로(17; 37)를 접지에 연결하는 유일한 개별 캐패시터인
    디바이스(10).
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 하나 이상의 개별 캐패시터(14, 15; 31, 50)는 적어도 하나의 제2 캐패시터(15; 50)를 포함하는
    디바이스(10).
  8. 제7항에 있어서,
    상기 적어도 하나의 제2 캐패시터(15; 50)는 상기 제1 캐패시터(14; 31)의 캐패시턴스 값 이상의 캐패시턴스 값을 갖는
    디바이스(10).
  9. 제7항 또는 제8항에 있어서,
    상기 제1 캐패시터(14; 31)와 상기 제2 캐패시터(15; 50) 사이의 임피던스(51)를 더 포함하는
    디바이스(10).
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 트렌치 캐패시터 디바이스는 복수의 트렌치 캐패시터 요소를 포함하는
    디바이스.
  11. 제10항에 있어서,
    인접한 트렌치 캐패시터 요소들 사이의 인덕턴스는 10 pH 미만인
    디바이스.
  12. 제1항 내지 제11항 중 어느 한 항의 디바이스를 포함하는 무선 주파수 증폭기 디바이스.
  13. 방법으로서,
    전력 트랜지스터(11)를 제어함으로써 출력 노드(12)에서 출력 신호를 제공하는 단계와,
    DC 피드 경로(17; 37)를 통해 상기 출력 노드(12)에 DC 피드를 제공하는 단계와,
    상기 DC 피드 경로(17; 37)와 기준 전위 사이에 연결된 하나 이상의 개별 캐패시터(14, 15; 31, 50)를 사용하여 필터링을 수행하는 단계를 포함하되,
    상기 하나 이상의 개별 캐패시터(14, 15; 31, 50) 중 상기 출력 노드에 가장 가까운 제1 캐패시터(14; 31)는 트렌치 캐패시터 디바이스인
    방법.
  14. 제13항에 있어서,
    상기 하나 이상의 개별 캐패시터(14, 15; 31, 50)는 적어도 하나의 제2 캐패시터(15; 50)를 포함하는
    방법.
  15. 제13항 또는 제14항에 있어서,
    상기 방법은 제1항 내지 제11항 중 어느 한 항의 디바이스(10)를 사용하여 수행되는
    방법.
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Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734728B1 (en) * 2002-12-19 2004-05-11 Infineon Technologies North America Corp. RF power transistor with internal bias feed
US7564303B2 (en) * 2005-07-26 2009-07-21 Infineon Technologies Ag Semiconductor power device and RF signal amplifier
KR101363174B1 (ko) * 2009-08-14 2014-02-13 한국전자통신연구원 공핍 모드 고전자 이동도 트랜지스터를 포함하는 전력 증폭기
US20110309872A1 (en) * 2010-06-17 2011-12-22 Cynthia Blair Voltage Spike Protection for Power DMOS Devices
US9793341B1 (en) * 2016-06-01 2017-10-17 Globalfoundries Inc. Deep trench capacitor with metal plate
NL2017206B1 (en) * 2016-07-21 2018-01-30 Ampleon Netherlands Bv Integrated passive device for RF power amplifier package
NL2017349B1 (en) * 2016-08-23 2018-03-06 Ampleon Netherlands Bv Packaged RF power amplifier having a high power density
US10541653B2 (en) * 2018-05-18 2020-01-21 Nxp Usa, Inc. Broadband power transistor devices and amplifiers with input-side harmonic termination circuits and methods of manufacture

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