KR20220004792A - 이중 포어 센서들 - Google Patents

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KR20220004792A
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조셉 알. 존슨
로저 쿠온
아르카나 쿠마르
라이언 스콧 스미스
제레미아 헵딩
라가브 스리니바산
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본 개시내용의 실시예들은 생체 고분자 시퀀싱에 사용될 수 있는 고체 상태 이중 포어 센서들 및 그로부터 형성된 이중 포어 센서들을 형성하는 방법들을 제공한다. 일 실시예에서, 이중 포어 센서는, 디바이더 벽에 의해 이격된 2개의 리세스된 구역들을 포함하는 패터닝된 표면을 갖는 기판, 및 패터닝된 표면 상에 배치된 멤브레인 층을 특징으로 한다. 멤브레인 층, 디바이더 벽, 및 2개의 리세스된 구역들 각각의 하나 이상의 표면들은 집합적으로 제1 유체 저장소 및 제2 유체 저장소를 한정한다. 제1 나노포어는 제1 유체 저장소 위에 배치된 멤브레인 층의 일부를 관통하여 배치되고, 제2 나노포어는 제2 유체 저장소 위에 배치된 멤브레인 층의 일부를 관통하여 배치된다. 본 명세서에서, 디바이더 벽의 대향 표면들은 멤브레인 층의 개개의 저장소 대면 표면과 90° 미만의 각도를 각각 형성하도록 경사진다.

Description

이중 포어 센서들
[0001] 본 명세서의 실시예들은 고체 상태 나노포어(solid-state nanopore) 센서들과 함께 사용될 유동 셀들 및 이들의 제조 방법들에 관한 것이다.
[0002] 고체 상태 나노포어 센서들은 저렴한 비용으로 쉽게 운반할 수 있으며, 신속하게 프로세싱하는 생체 고분자, 예컨대 DNA 또는 RNA 시퀀싱(sequencing) 기술로서 부상하였다. 생체 고분자 스트랜드(strand)의 고체 상태 나노포어 시퀀싱은 통상적으로, 약 0.1㎚ 내지 약 100㎚의 직경을 각각 갖는 하나 이상의 나노스케일 크기의 개구들, 즉 나노포어를 통해 생체 고분자 스트랜드를 전좌(translocate)시키는 것을 포함한다. 단일 포어 센서에서는, 2개의 전도성 유체 저장소들을 분리하는 멤브레인(membrane) 층을 관통하여 나노포어가 배치된다. 시퀀싱될 생체 고분자 스트랜드, 예컨대 특징적으로 음으로 하전된 DNA 또는 RNA 스트랜드가 2개의 전도성 유체 저장소들 중 하나에 끼워진 다음, 유체 저장소들 사이에 전위를 제공함으로써 나노포어를 통해 인출(draw)된다. 생체 고분자 스트랜드가 나노포어를 통해 이동함에 따라, 나노포어의 상이한 단량체 단위들, 예컨대 DNA 또는 RNA 스트랜드의 단백질 염기들이 상이한 퍼센티지들의 나노포어를 폐색(occlude)하여, 나노포어를 통한 이온 전류 흐름을 변화시킨다. 결과적인 전류 신호 패턴은 생체 고분자 스트랜드에서 단량체 단위들의 시퀀스, 이를테면 DNA 또는 RNA 스트랜드의 단백질들의 시퀀스를 결정하는 데 사용될 수 있다. 일반적으로, 단일 포어 센서들은, 결과적인 전류 신호 패턴에서 신호대 잡음비를 최적화하도록 2개의 저장소들 사이에 여전히 충분한 전위를 제공하면서, 나노포어를 통한 생체 고분자 스트랜드의 전좌 속도를 늦추기 위한 메커니즘이 없다.
[0003] 유리하게, 이중 포어 센서들은 2개의 나노포어들에서 생체 고분자 스트랜드를 공동 포획(co-capture)함으로써 생체 고분자 스트랜드의 전좌 속도를 제어하기 위한 메커니즘을 제공한다. 통상적인 이중 포어 센서는 벽에 의해 분리된 2개의 유체 저장소들, 공통 유체 챔버, 및 공통 유체 챔버를 유체 저장소들 각각으로부터 분리시키는 멤브레인 층을 특징으로 하며, 멤브레인 층은 멤브레인 층을 관통하여 배치된 2개의 나노포어들을 갖는다. 시퀀싱될 생체 고분자 스트랜드는 제2 나노포어를 통해 제1 유체 저장소로부터 공통 챔버로 그리고 공통 챔버로부터 제2 유체 저장소로 이동한다. 바람직하게는, 2개의 나노포어들은 생체 고분자 스트랜드의 공동 포획을 가능하게 하기에 충분히 서로 근접하게 포지셔닝된다. 생체 고분자 스트랜드가 두 나노포어들 모두에 의해 공동 포획될 때, 경쟁 전위들이 나노포어들 각각에 걸쳐 인가되어, 생체 고분자 스트랜드의 대향 단부들이 반대 이동 방향들로 당겨지는 "줄다리기(tug-of-war)"를 생성한다. 유리하게, 경쟁 전위들 간의 차이는 나노포어들을 통한 생체 고분자 스트랜드의 전좌 속도, 그리고 이에 따라, 그러한 전좌 속도로부터 야기되는 전기 신호 전류 신호 패턴 또는 패턴들의 해상도를 제어하도록 조정될 수 있다.
[0004] 흔히, 이중 나노포어 센서들은 2개의 기판들을 사용하여 형성된다. 통상적으로, 제1 기판은 비정질 비-단결정질 재료, 이를테면 유리로 형성되며, 그 비정질 비-단결정질 재료는 벽이 사이에 배치된 제1 유체 저장소와 제2 유체 저장소를 형성하도록 패터닝된다. 제2 기판은 단결정 실리콘으로 형성되고, 멤브레인 층을 포함하는 다층 스택이 제2 기판의 표면 상에 형성된다. 이어서, 제2 기판의 멤브레인 층이 제1 기판의 패터닝된 표면에 양극 접합(anodically bond)되고, 실리콘 기판이 다층 스택으로부터 제거되며, 다층 스택 내에 개구가 에칭되어 공통 챔버를 형성한다. 그 다음, FIB(focused ion beam) 천공 프로세스를 사용하여 벽의 양측에 배치된 멤브레인 층의 개개의 부분들을 관통하여 나노포어들이 형성된다.
[0005] 공교롭게도, 위에서 설명된 제조 방법들은 일반적으로, R&D 실험실에서 공공 시장으로 이중 포어 센서들을 이동시키는 데 필요한 대량 제조, 품질, 반복성 및 비용 요건들과 양립할 수 없다. 추가로, 위에서 설명된 제조 방법들은 일반적으로, 2개의 나노포어들 사이의 최소 간격을 약 550㎚로 제한하며, 따라서 그로부터 형성된 이중 포어 센서들의 능력이 비교적 더 짧은 생체 고분자 스트랜드들을 시퀀싱하는 것으로 제한된다.
[0006] 이에 따라, 당해 기술분야에서는 이중 포어 센서들을 형성하는 개선된 방법들 및 그로부터 형성된 개선된 이중 포어 센서들이 필요하다.
[0007] 본 개시내용의 실시예들은 생체 고분자 시퀀싱에 사용될 수 있는 고체 상태 이중 포어 센서들, 및 이를 제조하는 방법들을 제공한다.
[0008] 일 실시예에서, 이중 포어 센서를 형성하는 방법은 기판의 표면에 패턴을 제공하는 단계를 포함한다. 일반적으로, 패턴은 디바이더(divider) 벽에 의해 분리된 2개의 유체 저장소들을 특징으로 한다. 이 방법은, 2개의 유체 저장소들 내에 희생 재료 층을 증착하는 단계, 멤브레인 층을 증착하는 단계, 멤브레인 층을 관통하여 2개의 나노포어들을 패터닝하는 단계, 2개의 유체 저장소들로부터 희생 재료를 제거하는 단계, 및 하나 이상의 유체 포트들 및 공통 챔버를 패터닝하는 단계를 더 포함한다.
[0009] 다른 실시예에서, 이중 포어 센서는, 디바이더 벽에 의해 이격된 2개의 리세스된 구역들을 포함하는 패터닝된 표면을 갖는 기판, 및 패터닝된 표면 상에 배치된 멤브레인 층을 특징으로 한다. 멤브레인 층, 디바이더 벽, 및 2개의 리세스된 구역들 각각의 하나 이상의 표면들은 집합적으로 제1 유체 저장소 및 제2 유체 저장소를 한정한다. 제1 나노포어는 제1 유체 저장소 위에 배치된 멤브레인 층의 일부를 관통하여 배치되고, 제2 나노포어는 제2 유체 저장소 위에 배치된 멤브레인 층의 일부를 관통하여 배치된다. 본 명세서에서, 디바이더 벽의 대향 표면들은 멤브레인 층의 개개의 저장소 대면 표면과 90° 미만의 각도를 각각 형성하도록 경사진다.
[0010] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1a는 본 명세서에서 설명되는 실시예들 중 하나 또는 이들의 조합을 사용하여 형성된 이중 포어 센서의 일부를 개략적으로 예시하는 확대 단면도이다.
[0012] 도 1b는 실리콘 기판의 이방성 에칭된 표면을 개략적으로 예시한다.
[0013] 도 2는 하나 이상의 실시예들에 따른, 이중 포어 센서를 형성하는 방법을 제시하는 흐름도이다.
[0014] 도 3a - 도 3k는 도 2에 제시된 방법의 결과들의 다양한 양상들을 개략적으로 예시한다.
[0015] 도 3l은 도 2에 제시된 방법의 대안적인 실시예의 결과들의 양상을 개략적으로 예시한다.
[0016] 도 4a - 도 4b는 도 2에 제시된 방법의 대안적인 실시예의 결과들의 다양한 양상들을 개략적으로 예시한다.
[0017] 도 5는 일 실시예에 따른, 복수의 이중 포어 센서들이 상부에 형성된 기판의 평면도이다.
[0018] 본 개시내용의 실시예들은 생체 고분자 시퀀싱에 사용될 수 있는 고체 상태 이중 포어 센서들, 및 이를 제조하는 방법들을 제공한다.
[0019] 일반적으로, 본 명세서에서 설명되는 이중 포어 센서들은, 사이에 배치된 디바이더 벽에 의해 서로 분리되는 적어도 2개의 유체 저장소들을 형성하기 위해, 단결정 실리콘 기판 또는 단결정 실리콘 기판 표면에 개구들을 이방성 에칭함으로써 형성된다. 배리어 벽의 폭은 이중 포어 센서들의 2개의 나노포어들이 서로 얼마나 이격될 수 있는지를 제한하고, 따라서 나노포어들 사이에 공동 포획될 수 있는 생체 고분자 스트랜드의 최소 길이를 결정한다.
[0020] 통상적으로, 2개의 유체 저장소들을 이방성 에칭하는 것은, 삼각형 또는 사다리꼴 단면 형상을 갖는 디바이더 벽을 형성하는데, 예컨대 도 3d에 도시된 디바이더 벽(314)의 사다리꼴 형상의 단면을 참조하며, 여기서 디바이더 벽의 베이스는 디바이더 벽의 필드(상부) 표면보다 더 넓다. 다시 말해서, 디바이더 벽의 대향 표면들은 기판의 필드 표면의 평면과 90° 미만의 각도를 형성하도록 경사진다. 디바이더 벽의 대향 면들 상의 경사진 표면들은 센서의 제조 중에 디바이더 벽의 안정성을 바람직하게 증가시킨다. 추가된 안정성은 유리 기판으로 형성된 센서와 비교할 때, 디바이더 벽의 필드 표면의 폭이 더 좁아지게 하고, 유체 저장소들이 더 깊어지게 한다. 이는 종래의 방법들을 사용하여 유리 기판에 형성된 디바이더 벽이 그 벽의 높이의 적어도 일부를 따라 수직 면들(즉, 동일한 벽 두께)을 가질 것이기 때문이다. 따라서 종래의 방법들을 사용하여 형성된 좁은 디바이더 벽은, 그 벽의 종횡비(높이 대 폭 비율)가 증가됨에 따라 바람직하지 않게 찌그러지고 파손될 것이며, 이는 더 좁은 벽들 및 더 깊은 저장소들을 형성하는 제조 능력을 제한한다.
[0021] 유리하게, 본 명세서에 제시된 방법들에 의해 가능하게 되는 디바이더 벽들의 더 좁은 필드 표면은 2개의 나노포어들의 더 가까운 간격을 가능하게 하고, 그에 따라 더 짧은 생체 고분자 스트랜드들의 시퀀싱을 가능하게 한다. 추가로, 본 명세서에 제시된 방법들에 의해 가능하게 되는 더 깊은 저장소들은 이들을 통한 이온 전류 흐름에 대해 더 큰 단면적을 제공하고, 그에 따라 바람직하게는 더 적은 저항을 제공한다.
[0022] 본 명세서에서 이중 포어 센서들을 형성하는 데 사용될 수 있는 적절한 기판들의 예들은 반도체 디바이스 제조에서 일반적으로 사용되는 기판들, 이를테면 N-형 또는 P-형 도핑된 단결정 실리콘 웨이퍼들, 또는 도핑되지 않은 단결정 실리콘, 즉 진성 단결정 실리콘 웨이퍼들로 형성된 기판들을 포함한다. 일부 실시예들에서, 기판은 도핑되지 않은 단결정 실리콘의 에피택셜 층이 상부에 형성된, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼이다. 일부 실시예들에서, 기판은 실리콘, 전기 절연 재료, 이를테면 사파이어 또는 실리콘 산화물, 그리고 SOI(silicon-on-insulator) 기판 또는 SOI 웨이퍼로 일반적으로 알려진 실리콘의 층상 스택(layered stack)을 특징으로 한다. 사용 시에는, 도핑된 실리콘 기판으로 형성된 센서와 비교하면, 도핑되지 않은 실리콘 기판들, 도핑되지 않은 실리콘 에피택셜 층들, 및 SOI 기판들은 이러한 기판들로 형성된 이중 포어 센서에서 바람직하지 않은 기생 용량을 유리하게 감소시킨다.
[0023] 도 1a는 본 명세서에서 설명되는 실시예들에 따라 형성되며, 생체 고분자 스트랜드를 시퀀싱하는 데 사용될 수 있는 이중 포어 센서의 일부를 개략적으로 예시하는 확대 단면도이다. 여기서, 이중 포어 센서(100)는 2개의 유체 저장소들(102a, 102b) 및 공통 챔버(104)를 특징으로 하며, 이들 각각에는 사용 시에 전해액과 같은 전도성 유체가 내부에 배치된다. 2개의 유체 저장소들(102a, 102b)은 이들 사이에 배치된 디바이더 벽(105)에 의해 서로 유체 격리된다. 여기서 디바이더 벽(105)은, 산화된 표면 층(108) 및 산화된 표면 층(108) 상에 배치된 실리콘 질화물 층(110)을 더 포함하는, 하부 단결정 실리콘 기판(106) 또는 단결정 기판 표면의 연속적인 부분으로 형성된다. 통상적으로, 하부 단결정 실리콘 기판(106)을 패터닝하는 것은, 삼각형 또는 사다리꼴 단면 형상, 이를테면 도 3에 도시된 디바이더 벽(314)의 사다리꼴 형상의 단면을 형성한다. 본 명세서에서, 산화된 표면 층(108)을 형성하도록 표면을 산화하는 것은 단결정 실리콘 기판으로부터 실리콘의 적어도 일부를 소비한다. 따라서 디바이더 벽이 사다리꼴 단면 형상을 갖도록 형성되는 실시예들에서, 단결정 실리콘 표면을 산화하는 것은 도 1a에 도시된 하부 단결정 실리콘 기판(106)의 연속 부분의 삼각형 단면 형상을 야기할 수 있다. 일부 실시예들에서, 산화된 표면 층(108)은 삼각형 단면 형상을 형성하기에 충분히 멀리 단결정 실리콘 표면 내로 침투하지 않는다. 일부 실시예들에서, 단결정 실리콘 표면은 열적으로 산화되지 않지만, 일부 자연 산화물이 그 표면 상에 형성될 수 있다.
[0024] 공통 챔버(104)는, 2개의 나노스케일 개구들, 여기서는 제1 나노포어(114a) 및 제2 나노포어(114b)가 관통하여 형성된 멤브레인 층(112)에 의해 2개의 저장소들(102a, 102b)로부터 분리된다. 제1 나노포어(114a)는 제1 저장소(102a)를 공통 챔버(104)로부터 분리하는 멤브레인 층(112)의 일부를 관통하여 배치된다. 제2 나노포어(114b)는 제2 저장소(102b)를 공통 챔버(104)로부터 분리하는 멤브레인 층(112)의 부분을 관통하여 배치되고, 디바이더 벽은 제1 저장소(102a)와 제2 저장소(102b)를 서로 분리한다.
[0025] 유체 저장소들(102a, 102b) 각각에 각각 배치된 소스 전극들(116a, 116b) 및 공통 챔버(104)에 배치된 공통 접지 전극(118)은 단일 생체 고분자 스트랜드(120)의 공동 포획을 가능하게 하도록, 공통 챔버의 접지 전위와 비교하여 독립적인 전압 전위들(V1, V2)을 유체 저장소들(102a, 102b) 각각에 인가하는 데 사용된다. 일단 제1 나노포어(114a) 및 제2 나노포어(114b)에 의해 생체 고분자 스트랜드(120)의 공동 포획이 이루어지면, 제1 나노포어(114a) 및 제2 나노포어(114b)에 걸쳐, 즉 이들의 전극들(116a, 116b)과 공통 접지 전극(118) 사이에 각각 경쟁 전압들을 인가하는 것은, 생체 고분자 스트랜드가 제1 저장소(102a)로부터 제2 저장소(102b)로 이동할 때 생체 고분자 스트랜드에 줄다리기를 생성하는 데 사용된다. 이온 전류 흐름들은 나노포어들(114a, 114b) 각각을 통해 독립적으로 측정되고, 결과적인 전류 신호 패턴들은 생체 고분자 스트랜드의 단량체 단위들의 시퀀스를 결정하는 데 사용될 수 있다.
[0026] 도 1b는 단결정 실리콘 기판(122)에, 그 기판의 표면 상에 배치된 패터닝된 마스크 층(128) 및 이방성 에칭 프로세스를 사용하여 형성된 사다리꼴 단면 형상 개구들(121)을 개략적으로 예시한다. 이방성 에칭 프로세스는, 이방성 에천트에 노출될 때 기판의 실리콘 재료에 대해 기판의 {100} 평면 표면들(124) 내지 {111} 평면 표면들(126)로서 본질적으로 상이한 에칭률들을 사용한다. {100} 평면 표면들(124) 내지 {111} 평면 표면들(126)로 실리콘 기판(122)의 실제 상이한 에칭률들은 수용액 내의 에천트의 농도, 수용액의 온도, 및 (존재한다면) 기판 내 도펀트의 농도에 의존한다.
[0027] 일부 실시예들에서, 에칭 프로세스는, {111} 평면 표면들(126) 및 {100} 평면 표면들의 에칭률들이 약 1:10 내지 약 1:200, 이를테면 약 1:10 내지 약 1:100, 예를 들어 약 1:10 내지 1:50 또는 약 1:25 내지 1:75의 비를 갖는 경우로 제어된다. 본 명세서에서 적절한 이방성 습식 에천트들의 예들은 수산화칼륨(KOH), 에틸렌 디아민 및 피로 카테콜(EPD), 수산화암모늄(HN4OH), 히드라진(N2H4) 또는 테트라 메틸 암모늄 수산화물(TMAH)의 수용액들을 포함한다.
[0028] 통상적으로, 단결정 실리콘 기판의 표면에서의 {100} 평면은 기판의 벌크에서 {111} 평면과 만나 54.74°의 각도(α)를 형성할 것이다. 따라서 본 명세서에서 제시되는 실시예들에서, 단결정 실리콘 기판에 이방성 에칭된 개구들을 한정하는 측벽들은 기판의 필드 표면의 평면과 약 54.74°의 각도를 형성할 것이다.
[0029] 도 2는 일 실시예에 따른, 이중 포어 센서를 형성하는 방법을 제시하는 흐름도이다. 도 3a - 도 3l은 하나 이상의 실시예들에 따른 방법(200)의 다양한 활동들을 개략적으로 예시한다.
[0030] 활동(201)에서, 이 방법(200)은 기판의 표면에 패턴을 제공하는 단계를 포함한다. 여기서 패턴은 표면의 필드로부터 리세스된 2개의 유체 저장소들을 특징으로 하는데, 2개의 유체 저장소들은 기판의 리세스되지 않은 또는 부분적으로 리세스된 부분으로 형성된 배리어 벽에 의해 분리된다. 일 실시예에서, 기판 표면의 표면에 패턴을 제공하는 단계는 기판의 표면 상에 패터닝된 마스크 층을 형성하는 단계, 및 이방성 에칭 프로세스를 사용하여 에칭 마스크의 패턴을 하부 기판 표면에 전사하는 단계를 포함한다. 도 3a 및 도 3b는 패터닝된 마스크 층(304)이 상부에 배치된 기판(302)을 예시한다. 도 3a는 기판 및 그 위의 마스크의 개략적인 평면도이다. 도 3b는 A-A 라인을 따라 취해진 도 3a의 일부의 단면도이다.
[0031] 여기서, 패터닝된 마스크 층(304)은 하부 단결정 실리콘 기판과 비교하여 이방성 에칭에 대해 선택적인 재료로 형성된다. 적절한 마스크 재료들의 예들은 실리콘 산화물(SixOy) 또는 실리콘 질화물(SixNy)을 포함한다. 본 명세서에서, 마스크 층(304)은 약 100㎚ 이하, 이를테면 약 50㎚ 이하, 또는 약 30㎚ 이하의 두께를 갖는다. 여기서 마스크 층(304) 재료는 리소그래피 및 재료 에칭 패터닝 방법들의 임의의 적절한 조합을 사용하여 패터닝된다. 패턴은 마스크 층(304)을 관통하여 배치된 제1 개구(306a) 및 제2 개구(306b)를 특징으로 하며, 이러한 개구들은 그 개구들 사이에 배치된 마스크 벽(308)을 한정하도록 서로 이격된다. 여기서, 개구들(306a, 306b)은, 일반적으로 마스킹 재료로 둘러싸이고 마스크 벽(308)에 의해 분할되는 리세스된 패턴의 2개의 면들, 및 개개의 리세스에 산재된 마스크 재료의 개별적인, 일반적으로 원형의 원통형 아일랜드(island)들(310)을 한정한다.
[0032] 도 3a에서, 2개의 개구들(306a, 306b)은 마스크 벽(308)에 의해 두 부분으로 나뉘는, 일반적으로 대칭인 "H" 형상 패턴을 형성한다. 다른 실시예들에서, 패턴은 임의의 적절한 대칭 또는 비대칭 형상, 예를 들어, "X" 형상 패턴, "+" 형상 패턴, "K" 형상 패턴, 또는 임의의 다른 원하는 패턴일 수 있는데, 여기서는 형성될 저장소들이 원하는 폭을 갖는 디바이더 벽을 형성하도록 매우 근접해질 것이다.
[0033] 도 3b에서, 아일랜드들(310a)은 A-A 라인에 의해 양분되어 단면이 도시되고, 아일랜드들(310b)은 A-A 라인에 의해 한정된 섹션 뒤에 있다. 기판(302)의 필드(상부) 표면에서의 마스크 벽(308)의 폭(X1) 및 후속 이방성 에칭 프로세스 동안 111 평면으로부터 제거된 재료의 양은 이중 나노포어 센서의 2개의 나노포어들 사이의 최소 간격을 결정한다. 여기서 폭(X1)은 약 300㎚ 미만, 이를테면 약 250㎚ 미만, 약 200㎚ 미만, 또는 예를 들어 약 180㎚ 미만이다. 마스크 층(304)은, 개구들(306a, 306b) 각각의 벽들에 의해 한정된 경계들 내에 분포된 마스크 재료의 개별 메사(mesa)들 또는 아일랜드들(310)로서 복수의 불연속 피처들을 더 포함한다.
[0034] 기판(302)의 표면에 마스크 패턴을 전사하는 것은 통상적으로, 마스크 층(304)의 개구들(306a, 306b)을 통해 에천트에 기판의 필드 표면을 노출시킴으로써 기판의 단결정 실리콘을 이방성 에칭하는 것을 포함한다. 일 실시예에서, 기판(302)을 이방성 에칭하는 것은, 기판 표면을 이방성 습식 에천트에 노출시켜, 기판의 필드 표면에서부터 원하는 깊이(D)로 리세스되는 베이스 표면을 각각 갖는 (도 3c - 도 3d에 도시된) 제1 저장소(312a) 및 제2 저장소(312b)를 형성하는 것을 포함한다. 여기서, 제1 저장소(312a) 및 제2 저장소(312b) 각각은 결과적인 이중 나노포어 센서에서 개개의 유체 연결된 볼륨을 형성할 것이다. 기판 표면이 패터닝된 후에, 마스크 층(304)은 임의의 적절한 방법을 사용하여, 이를테면 인산 수용액에 대한 노출에 의해 기판 표면으로부터 제거될 수 있다.
[0035] 도 3c는 마스크 층(304)이 제거된 기판(302)의 패터닝된 표면의 개략적인 평면도이다. 도 3d는 B-B 라인을 따라 취해진 도 3c의 개략적인 단면도이다. 여기서, 기판(302)의 패터닝된 표면은 디바이더 벽(314)에 의해 서로 이격되는 2개의 유체 저장소들(312a, 312b)을 특징으로 한다. 유체 저장소들(312a, 312b)은 각각, 기판(302)의 필드 표면에 직교하는 방향으로 측정된 최대 깊이(D1)를 갖는다. 통상적으로, 최대 깊이(D1)는 0.1㎛ 초과, 이를테면 0.5㎛ 초과, 또는 약 1㎛ 초과, 예를 들어 약 0.5㎛ 내지 약 2㎛이다. 여기서, 패터닝된 표면은 위에서 설명된 복수의 아일랜드들(310)의 위치들에 대응하는 복수의 지지 구조들(316)을 더 포함한다. 복수의 지지 구조들(316) 각각은 사다리꼴 단면 형상을 형성하는 잘린 원뿔 또는 피라미드 형상을 갖는데, 여기서 지지 구조들(316)의 필드 표면들은 지지 구조들의 베이스들보다 더 좁다. 여기서, 개별 지지 구조들(316)의 이들 필드 표면들에서의 폭들(W2)은 약 0.1㎛ 내지 약 5㎛, 이를테면 약 0.5㎛ 내지 약 2.5㎛의 범위 이내이다. 형성될 멤브레인 층의 부분들을 지지하기에 적합한 거리만큼 제1 개구(306a) 및 제2 개구(306b)의 벽들로부터 그리고 서로 이격된 복수의 지지 구조들(316) 중 개별 지지 구조들이 저장소들(312)에 걸치게 될 것이다. 일부 실시예들에서, 지지 구조들은 10㎛ 이하, 이를테면 약 7.5㎛ 이하, 또는 예컨대 약 5㎛ 이하의 중심들 간 간격을 갖는다.
[0036] 여기서, 디바이더 벽(314)은 그 벽의 대향 표면들이 패터닝된 기판(302)의 필드 표면의 평면과 54.74°의 각도(α)를 형성하게 경사지도록 사다리꼴 단면 형상을 갖는다. 기판(302)의 필드 표면에서의 디바이더 벽(314)의 폭(W1)은 약 200㎚ 이하, 이를테면 180㎚ 이하, 약 160㎚ 이하, 약 140㎚ 이하, 약 120㎚ 이하, 또는 약 100㎚ 이하이다. 일부 실시예들에서, 폭(W1)은 약 60㎚ 내지 약 140㎚, 이를테면 약 80㎚ 내지 약 120㎚의 범위 이내이다. 다른 실시예들에서, 유체 저장소들(312a, 312b)을 형성하는 개구들은, 디바이더 벽(314)이 삼각형 단면 형상을 가질 때까지 에칭된다.
[0037] 여기서, 이 방법(200)은, 단결정 실리콘 표면을 열적으로 산화하는 것 또는 그 표면 위에 유전체 재료를 증착하는 것 중 하나 또는 둘 다에 의해, 기판(302)의 패터닝된 표면 상에 유전체 층을 형성하는 단계를 더 포함한다. 예를 들어, 일부 실시예들에서, 이 방법(200)은 산화물 층, 본 명세서에서는 (도 3e에 도시된) 제1 유전체 층(318)을 형성하도록 기판의 표면을 열적으로 산화하는 단계를 더 포함한다. 일부 실시예들에서, 실리콘 표면은, 약 5㎚ 초과, 이를테면 약 10㎚ 초과, 약 20㎚ 초과, 또는 약 30㎚ 초과의 두께를 갖는 제1 유전체 층(318)을 제공하도록 산화된다. 일부 실시예들에서, 실리콘 표면은 약 20㎚ 내지 약 80㎚의 두께를 갖는 제1 유전체 층(318)을 제공하도록 산화된다. 통상적으로, 열 산화는 약 800℃ 내지 약 1200℃의 온도로 노(furnace)에서 증기 또는 분자 산소(O2)에 기판(302)을 노출시키는 것을 포함한다. 열 산화물은 기판(302)으로부터 소비된 실리콘을 공급된 산소와 통합하기 때문에, 제1 유전체 층(318)의 두께의 약 44%는 원래의 실리콘 표면 아래에 놓일 것이고, 제1 유전체 층(318)의 두께의 약 56%는 그 표면 위로 확장될 것이다. 따라서 제1 유전체 층(318)을 형성하도록 실리콘 표면을 열적으로 산화하는 것은 결과적인 열 산화물의 두께의 약 1.12배 초과만큼 벽의 폭을 증가시킬 것이다. 일부 실시예들에서, 실리콘 표면은, 디바이더 벽을 형성하는 부분이 삼각형 단면 형상을 갖는 깊이까지 열적으로 산화된다. 일부 실시예들에서, 실리콘 표면은, 디바이더 벽을 형성하는 부분이 그 사다리꼴 단면 형상을 유지하는 깊이까지 열적으로 산화된다.
[0038] 일부 실시예들에서, 이 방법(200)은 2개의 유체 저장소들(312a, 312b)의 표면들 및 필드를 덮고 그에 따라 라이닝(line)하도록, 패터닝된 표면 상에 제2 유전체 층(320)(도 3e)과 같은 유전체 재료를 증착하는 단계를 포함한다. 여기서, 제2 유전체 층(320)은 실리콘 산화물(SixOy), 실리콘 질화물(SixNy), 실리콘 산질화물(SiOxNy), 또는 Ⅲ족, Ⅳ족, 란타넘족 계열 원소들, 이들의 조합들의 산화물, 질화물 또는 산질화물, 또는 이들 중 2개 이상의 층상 스택들과 같은 임의의 적절한 유전체 재료를 포함한다. 예를 들어 일부 실시예들에서, 제2 유전체 층(320)은 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 티타늄 산화물(TiO), 티타늄 질화물(TiN), 탄탈륨 산화물(Ta2O5), 탄탈륨 질화물(TaN), 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 제2 유전체 층(320)은 비정질 실리콘을 포함한다.
[0039] 유리하게, 제2 유전체 층(320)은 고주파 뉴클레오티드 검출 중에 단결정 실리콘 기판(302)에 전하들이 축적되는 것을 방지하거나 또는 실질적으로 감소시킨다. 따라서 제2 유전체 층(320)은 바람직하지 않은 배경 잡음을 실질적으로 감소시켜 이중 포어 센서의 검출 분해능을 개선한다. 여기서, 제2 유전체 층(320)은 약 100㎚ 미만, 이를테면 약 80㎚ 미만, 약 60㎚ 미만, 또는 예를 들어 약 20㎚ 내지 약 100㎚의 두께로 증착된다. 제2 유전체 층(320)을 증착하는 것은 제2 유전체 층(320)의 두께의 약 2배 초과만큼 벽의 폭을 증가시킨다.
[0040] 통상적으로, 디바이더 벽(314)의 대향 면들 상에 배치된 제1 유전체 층(318) 또는 제2 유전체 층(320)의 경사진 표면들은 유전체 층(318, 320) 중 하나 또는 둘 다가 상부에 배치된 기판(302)의 필드 표면의 평면과 각도(θ)를 형성할 것이다. 여기서, 각도(θ)는 약 54.74°의 각도(α)와 동일할 수 있거나, 제1 유전체 층(318)을 형성하기 위한 기판(302)의 불균일 산화, 및/또는 제2 유전체 층(320)의 비-등각 증착을 고려하여 변할 수 있다. 예를 들어, 일부 실시예들에서, 제1 유전체 층(318) 또는 제2 유전체 층(320)의 경사진 표면들은 약 54.74° +/- 5°, 또는 약 54.74° +/- 2.5°, 또는 약 54.74° +/- 1°의 범위 내의 각도(θ)를 형성한다.
[0041] 제2 유전체 층(320)은 후속 평탄화 동작들에서 CMP 정지 층으로서 기능할 수 있고, 그리고/또는 유체 저장소들(312a, 312b) 내의 전도성 유체를 그 아래에 배치된 단결정 실리콘 기판(302)으로부터 전기적으로 절연시킬 수 있다. 일부 실시예들에서, 이 방법(200)은 제1 유전체 층(318)을 형성하도록 기판(302)의 패터닝된 표면을 산화하는 단계, 또는 제2 유전체 층(320)을 증착하는 단계 중 둘 다는 아닌 하나를 포함한다. 예를 들어, 일부 실시예들에서, 단결정 실리콘 기판(302)의 패터닝된 표면은 제2 유전체 층(320)이 그 표면 위에 증착되기 전에 열적으로 산화되지 않지만, 적어도 일부 자연 산화물 성장이 예상될 것이다. 제2 유전체 층(320)을 증착하는 것을 포함하지 않는 실시예들에서, 제1 유전체 층(318)은 후속 평탄화 동작에서 CMP 정지 층으로서 기능할 수 있다.
[0042] 활동(202)에서, 이 방법(200)은 2개의 유체 저장소들(312a, 312b)을 희생 재료(322)로 충전하는 단계를 포함한다. 일부 실시예들에서, 2개의 유체 저장소들(312a, 312b)을 희생 재료(322)로 충전하는 것은, 패터닝된 기판(302) 상에, 예컨대 제1 유전체 층(318) 또는 제2 유전체 층(320) 상에 희생 재료(322)의 층을 증착하는 것을 포함한다(도 3f). 그러한 실시예들에서, 이 방법은 제2 유전체 층(320)의 필드 표면 위로부터 희생 재료(322)를 제거하여(도 3g), 분할 벽들 각각 위의 제2 유전체 층(320)의 부분들을 노출되게 하는 단계를 더 포함한다. 통상적으로, 제2 유전체 층(320)의 필드 표면으로부터 희생 재료(322)를 제거하는 것은 CMP(chemical mechanical planarization) 프로세스를 사용하여 기판의 표면을 평탄화하는 것을 포함한다. (도 3e에 도시된) 유체 저장소들(312a, 312b)에 배치된 희생 재료(322)의 평탄화된 표면들을 포함하는 기판의 평탄화된 표면은 후속하여 증착되는 멤브레인 층에 대한 구조적 지지를 제공할 것이다. 적절한 희생 재료는 하부 제2 유전체 층(320)에 대한 높은 에칭률 및 CMP 제거율 선택성, 및 제2 유전체 층(320) 위에 형성될 멤브레인 층(112)의 재료에 대한 높은 에칭률 선택성을 가질 것이다. 적절한 희생 재료들의 예들은 PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), 폴리실리콘, 비정질 Si, 알루미늄, 탄소계 막들, 및 폴리이미드와 같은 고분자들을 포함한다.
[0043] 활동(203)에서, 이 방법(200)은 멤브레인 층(324)을 증착하는 단계를 포함한다. 여기서, 멤브레인 층(324)은 제2 유전체 층(320)의 필드 표면 상에 그리고 유체 저장소들(312a, 312b)에 배치된 평탄화된 희생 재료(322) 상에 증착된다. 일부 실시예들에서, 멤브레인 층(324)은 실리콘 질화물로 형성된다. 다른 실시예들에서, 멤브레인 층은 제2 유전체 층(320)에 적합한 것으로 위에서 제시된 재료들 중 임의의 재료와 같은 다른 적절한 유전체 재료로 형성된다. 통상적으로, 멤브레인 층(324)은 약 200㎚ 미만, 이를테면 약 100㎚ 미만, 약 60㎚ 미만, 예를 들어 약 50㎚ 미만, 또는 약 10㎚ 내지 약 50㎚, 이를테면 약 20㎚ 내지 약 40㎚의 두께로 증착된다.
[0044] 활동(204)에서, 이 방법(200)은 2개의 유체 저장소들(312a, 312b)로부터 희생 재료(322)를 제거하는 단계를 포함한다. 일 실시예에서, 희생 재료(322)를 제거하는 단계는, 멤브레인 층(324)을 관통하는 복수의 배출 개구들(326)을 형성하도록 멤브레인 층(324)을 패터닝하고 복수의 배출 개구들(326)을 통해 희생 재료(322)를 제거하는 단계를 포함한다. 멤브레인 층(324)은, 이를테면, 멤브레인 층(324) 위에 패터닝 가능한 마스크 층을 형성하고, 포토리소그래피 기법들을 사용하여 배출 개구들(326)의 위치들에 크기 및 위치가 대응하는 개구들을 형성하도록 마스크 층을 패터닝한 다음, 멤브레인 층(324)을 관통하는 배출 개구들(326)을 형성하도록 마스크 층을 통해 개구들에 의해 노출된 멤브레인 층(324)의 부분들을 에칭하는, 리소그래피 및 재료 에칭 패터닝 방법들의 임의의 적절한 조합을 사용하여 패터닝될 수 있다.
[0045] 여기서, 복수의 배출 개구들(326) 중 개별 배출 개구들은 약 500㎚ 미만, 약 100㎚ 미만, 또는 예를 들어 약 50㎚ 미만의 직경을 갖는다. 일부 실시예들에서, 복수의 배출 개구들(326) 중 개별 배출 개구들은 약 1㎚ 내지 약 500㎚, 이를테면 약 1㎚ 내지 약 100㎚, 약 1㎚ 내지 약 50㎚, 또는 예를 들어 약 10㎚ 내지 약 40㎚의 직경을 갖는다. 일부 실시예들에서, 복수의 배출 개구들(326) 중 개별 배출 개구들은 이들에 인접하게 배치된 배출 개구(326)로부터 약 500㎚ 미만, 이를테면 약 300㎚ 미만, 또는 약 100㎚ 미만의 중심들 간 간격을 갖는다. 복수의 배출 개구들(326)은, 후속 희생 재료 제거 단계에서 유체 저장소들(312a, 312b)에 배치된 휘발성 또는 용해성 희생 재료(322)를 배출하는 데 적합한, 도 3h에 도시된 불규칙하게 이격된 패턴을 포함하는, 임의의 바람직한 패턴을 형성할 수 있다.
[0046] 일 실시예에서, 희생 재료(322)는 플라즈마 기반 건식 에칭 프로세스를 사용하여 배출 개구들(326)을 통해 제거된다. 예를 들어, 일 실시예에서, 희생 재료(322)는 복수의 배출 개구들(326)을 통해, 적절한 에천트의 플라즈마 활성화 라디칼 종, 이를테면 할로겐계 가스, 예컨대 불소계 또는 염소계 가스의 라디칼 종에 노출된다. 유체 저장소들(312a, 312b)로부터 희생 재료(322)를 제거하기 위해 사용될 수 있는 예시적인 시스템은 California, Santa Clara 소재의 Applied Materials, Inc.로부터 상업적으로 입수 가능한 Producer® Selectra™ Etch 시스템뿐만 아니라, 다른 제조업체들로부터의 적절한 시스템들이다.
[0047] 다른 실시예에서, 희생 재료(322)를 제거하는 단계는, 제2 유전체 층(320) 및 멤브레인 층(324)을 형성하는 데 사용되는 재료 또는 재료들에 대한 비교적 높은 에칭 선택성을 갖는 에천트에, 배출 개구들(326)을 통해 희생 재료(322)를 노출시키는 단계를 포함한다. 적절한 에천트들의 예들은 TMAH, NH4OH, 수용성 HF 용액들, 및 완충 수용성 HF 용액들, 이를테면 HF 및 NH4F의 수용액, 및 무수 HF를 포함한다. 이어서, 기판을 린스하고 건조시킴으로써, 유체 저장소들(322a, 322b)로부터 에칭 부산물들이 제거된다. 일부 실시예들에서, N2 가스 또는 이소프로필 알코올(IPA) 및 N2 가스 혼합물을 사용하여 기판을 건조하기 전에 탈이온수로 기판을 린스함으로써 에칭 부산물들이 제거된다. 다른 실시예들에서, 이를테면, 무수 HF를 사용하는 실시예들에서, 나머지 에칭 부산물들을 제거하는 것은 약 40Torr 미만의 진공 환경에서 약 100℃ 초과의 온도로 기판을 가열하는 것을 포함한다.
[0048] 활동(205)에서, 이 방법(200)은 멤브레인 층(324)을 관통하여 2개의 나노포어들(328a, 328b)을 패터닝하는 단계를 포함한다. 나노포어들(328a, 328b)은 임의의 적절한 방법을 사용하여 패터닝될 수 있다. 일 실시예에서, 나노포어들(328a, 328b)은 위에서 설명된 바와 같이 배출 개구들(326)을 형성하는 데 사용된 프로세스와 동일한 또는 유사한 프로세스를 사용하여 패터닝된다. 예를 들어, 일부 실시예들에서, 배출 개구들(326) 및 나노포어들(328a, 328b)은 동일한 리소그래피 및 재료 에칭 시퀀스로 형성된다. 다른 실시예들에서, 배출 개구들(326) 및 나노포어들(328a, 328b)은 임의의 순서의 순차적인 리소그래피 및 재료 에칭 시퀀스들로 형성된다. 다른 실시예들에서, 나노포어들(328a, 328b)은, 다른 프로세싱 동작에 의해 배출 개구들(326)을 형성하는 데 사용되는 리소그래피 및 재료 에칭 시퀀스로부터 분리되는 리소그래피 및 재료 에칭 시퀀스로 형성된다. 예를 들어, 일부 실시예들에서는, 아래의 활동(206)에서 설명되는 바와 같이, 배출 개구들(326)을 통해 희생 재료(322)가 제거된 후에 또는 공통 챔버가 패터닝된 후에 나노포어들(328a, 328b)이 형성된다.
[0049] 여기서, 2개의 나노포어들(328a, 328b)은 유체 저장소들(312a, 312b) 각각의 상부에 배치된 멤브레인 층(324)의 개개의 부분들을 관통하여 형성되고, 따라서 그들에 근접한 디바이더 벽(314)의 양측에 포지셔닝된다. 통상적으로, 나노포어들(328a, 328b) 각각은 약 100㎚ 미만, 이를테면 약 50㎚ 미만, 약 0.1㎚ 내지 약 100㎚, 또는 약 0.1㎚ 내지 약 50㎚의 직경을 갖는다. 여기서, 나노포어들(328a, 328b)은 약 600㎚ 미만, 이를테면 약 550㎚ 미만, 약 500㎚ 미만, 약 450㎚ 미만, 약 400㎚ 미만, 또는 일부 실시예들에서는, 약 300㎚ 미만의 거리(X2)만큼 서로 이격된다.
[0050] 활동(206)에서, 이 방법(200)은 하나 이상의 유체 포트들(338) 및 공통 챔버(334)(도 3j)를 패터닝하는 단계를 포함한다. 일 실시예에서, 하나 이상의 유체 포트들(338) 및 공통 챔버(334)를 패터닝하는 단계는, 패터닝된 멤브레인 층(324) 상에 배치된 오버코트(overcoat) 층(330)에 개구들을 형성하는 단계를 포함한다. 여기서, 오버코트 층(330)은 멤브레인 층(324)의 배출 개구들(326)을 밀봉하는데, 오버코트 층(330) 아래에 배치된 저장소들(332a, 332b)로의 유체 접근은 바람직하지 않다. 하나 이상의 유체 포트들(338)은 유체 저장소들(332a, 332b)로의 유체 접근을 제공하여, 유체 저장소들 내부로의 전해질 유체 및 생체 고분자 샘플들의 유입을 가능하게 한다. 오버코트 층(330)은, 배출 개구들(326) 내로의 오버코트 재료의 침투를 최소화하는 임의의 적절한 재료 및 방법을 사용하여 형성될 수 있다. 따라서 오버코트 층(330)을 증착하도록 선택된 재료 및 방법은 이들과 함께 배출 개구들(326)을 통한 유체 저장소들(332a, 332b)의 바람직하지 않은 충전을 막아야 한다.
[0051] 일 실시예에서, 오버코트 층(330)은 패터닝된 멤브레인 층(324) 상에 고분자 전구체를 스핀 코팅하고 열 또는 전자기 방사선에 대한 노출에 의해 고분자 전구체를 경화함으로써 형성된다. 일부 실시예들에서는, 다음에 유체 포트들(338) 및 공통 챔버(334) 영역들이 리소그래피-에칭 프로세싱 시퀀스를 사용하여, 경화된 고분자를 통해 에칭된다. 다른 실시예들에서, 고분자 전구체는 감광성, 이를테면 감광성 폴리이미드 전구체 또는 벤조시클로부텐(BCB)이며, 원하는 패턴이 고분자 전구체 위에 직접 노출된다. 그 다음, 노출되지 않은 감광성 고분자 전구체가 기판으로부터 제거되어 유체 포트들(338) 및 공통 챔버(334) 영역들을 형성한다. 본 명세서에서, 유체 포트(338) 및 공통 챔버(334) 영역들은 동시에, 순차적으로, 또는 프로세싱 활동들을 개입시킴으로써 분리된 프로세싱 동작들로 형성될 수 있다.
[0052] 다른 실시예에서, 오버코트 층(330)은, 멤브레인 층(324)을 관통하여 유체 포트(338) 및 공통 챔버(334) 영역들이 형성(패터닝)되기 전에 또는 후에 멤브레인 층(324)의 표면 상에 적층되는 고분자 막 층, 이를테면 폴리이미드 막을 포함한다.
[0053] 도 3j는 본 명세서에서 설명되는 실시예들에 따라 형성되며, 도 1a에서 설명된 이중 포어 센서(100) 대신에 사용될 수 있는 이중 포어 센서(300)의 개략적인 평면도이다. 도 3k는 D-D 라인을 따라 취해진 도 3j의 일부의 단면도이다. 여기서, 이중 포어 센서(300)는 패터닝된 기판(301) 및 패터닝된 기판(301) 상에 배치된 멤브레인 층(324)을 특징으로 한다. 패턴은 디바이더 벽(314)에 의해 분리된 2개의 리세스된 구역들을 포함한다. 2개의 리세스된 구역들 각각은 패터닝된 기판(301)의 필드(상부) 표면의 평면에 실질적으로 평행한 하나 이상의 베이스 표면들(303)을 갖는다. (도 3j에서 가상선(phantom)으로 도시된) 리세스된 구역들 각각의 베이스 표면들(303) 및 하나 이상의 측벽들(305), 멤브레인 층(324), 및 (하나 또는 2개의 유전체 층들(318, 320)이 상부에 배치된) 디바이더 벽(314)은 집합적으로 제1 유체 저장소(332a) 및 제2 유체 저장소(332b)를 각각 한정한다.
[0054] 여기서, 멤브레인 층(324)은 리세스된 구역들의 하나 이상의 베이스 표면들(303)로부터 약 0.5 ㎛ 초과, 이를테면 약 1㎛ 초과, 약 1.5 ㎛ 초과, 또는 약 2㎛ 초과의 거리(D2)만큼 이격된다. 리세스된 구역들 및 디바이더 벽(314)의 표면들은 제1 유전체 층(318) 또는 제2 유전체 층(320) 중 하나 또는 둘 다로 라이닝된다. 제1 나노포어(328a)는 제1 유체 저장소(332a) 위에 배치된 멤브레인 층(324)의 일부를 관통하여 배치되고, 제2 나노포어(328b)는 제2 유체 저장소(332b) 위에 배치된 멤브레인 층(324)의 일부를 관통하여 배치된다. 일부 실시예들에서, 멤브레인 층(324)에는 복수의 배출 개구들(326)이 멤브레인 층(324)을 관통하여 형성되는데, 이러한 배출 개구들은 그 위에 배치된 오버코트 층(330)으로 밀봉된다. 오버코트 층(330)은, 개개의 유체 저장소들(332a, 332b) 각각의 위에 배치된 하나 이상의 유체 포트들(338) 및 공통 챔버(334)를 한정하도록 오버코트 층(330)을 관통하여 배치된 개구들을 포함한다. 공통 챔버(334)는 개개의 나노포어들(328a, 328b)을 통해 유체 저장소들(332a, 332b) 각각과 유체 연통한다.
[0055] 여기서, 멤브레인 층(324)의 저장소 대면 표면은 실질적으로 평탄하고, 패터닝된 기판(301)의 필드 표면에 평행하다. 일부 실시예들에서, 멤브레인 층(324)은 리세스된 구역들의 베이스 표면들(303)로부터 복수의 지지 구조들(316)(및 그 위에 배치된 유전체 라이너)에 의해 이격된다. 통상적으로, 복수의 지지 구조들(316) 중 개별 지지 구조들은 사다리꼴 단면 형상을 갖는다. 예를 들어, 본 명세서에서 복수의 지지 구조들(316) 및 디바이더 벽(314) 중 하나 또는 둘 다의 표면들은 멤브레인 층(324)의 저장소(332a, 332b) 대면 표면과 90° 미만, 이를테면 약 60° 미만의, 또는 약 54.74° +/- 5°, 또는 약 54.74° +/- 2.5°, 또는 54.74° +/- 1°의 범위, 예를 들어 약 54.74°의 각도(θ)를 형성하도록 경사진다.
[0056] 일부 실시예들에서, (도 3i에서 설명되는) 리세스된 구역들의 깊이(D2) 대 나노포어 간격(X2)의 비는 약 1:1 초과, 이를테면 약 2:1 초과, 약 3:1 초과, 약 4:1 초과, 또는 예를 들어 약 5:1 초과이다. 여기서 깊이(D2)는 패터닝된 기판(301)의 필드 표면의 평면에서부터 유체 저장소들(312a, 312b)의 베이스 표면들(303)까지, 즉 멤브레인 층(324)의 저장소 대면 표면들과 베이스 표면들(303) 사이의 거리가 측정된다. 일부 실시예들에서, 이중 포어 센서(300)는 유체 저장소들(332a, 332b) 및 공통 챔버(334) 각각에 배치된 전극들, 이를테면 도 1a에서 설명된 전극들(116a, 116b, 118)을 더 포함한다.
[0057] 일부 실시예들에서, 이 방법(200)은 활동(208)에서, 유체 저장소들로부터 희생 재료(322)를 제거하기 전에 멤브레인 층(324) 상에 (도 3l에 도시된) 배출 개구 연장 층(332)을 형성하는 단계를 더 포함한다. 희생 재료(322)를 제거하기 전에 배출 개구 연장 층(332)을 형성하는 단계는, 오버코트 층(330)이 상부에 형성될 때, 부서지기 쉬운 하부 멤브레인 층(324)에 대한 손상, 예를 들어 붕괴를 막을 수 있다. 그러한 실시예들에서, 배출 개구 연장 층(332)은 후속 오버코트 층(330)을 형성하기에 적합하며 활동(208)의 설명에서 제시되는 동일한 재료 및 방법들로 형성될 수 있다. 일단 배출 개구 연장 층(332)이 멤브레인 층 상에 증착되면, 멤브레인 층을 관통하여 복수의 개구들(340)이 형성된다. 복수의 개구들(340) 각각은 멤브레인 층(324) 내의 대응하는 배출 개구 연장 층(332)과 동축으로 그리고/또는 유체 정합하여 배치된다. 복수의 개구들(340)을 형성하는 적절한 방법들의 예들은, 그러한 개구들로부터 개구 연장 층(332)이 형성되는 실시예들에서, 리소그래피-에칭 프로세싱 시퀀스들 및 감광성 고분자 전구체의 직접적인 노출을 포함한다. 배출 개구 연장 층(332)을 포함하는 실시예들에서, 유체 포트들 및 공통 챔버 개구 중 하나 또는 둘 다는 이들 아래에 배치된 멤브레인 층을 노출시키도록 배출 개구 연장 층을 관통하여 추가로 형성된다.
[0058] 일부 실시예들에서, 도 3j - 도 3k에서 설명된 이중 포어 센서(300)는 도 3l에서 위에서 설명된 배출 개구 연장 층(332)을 더 포함한다.
[0059] 다른 실시예에서, 기판은 제1 (단결정) 실리콘 층(402a) 및 제2 (단결정) 실리콘 층(402c), 그리고 이들 사이에 개재된 전기 절연체 층(402b), 이를테면 사파이어 층 또는 실리콘 산화물 층(SixOy)을 특징으로 하는 (도 4a에 도시된) SOI(silicon on insulator) 기판(402)이다. 이 실시예에서, 기판(402)의 표면, 즉 제2 실리콘 층(402c)은 위에서 제시된 방법(200)의 실시예들 중 하나 또는 실시예들의 조합을 사용하여 패터닝되어, 패터닝된 기판(405)(도 4b)을 형성한다. 패턴은 2개의 유체 저장소들(412a, 412b), 이들의 필드 표면에 폭(W4)을 갖는 디바이더 벽(414), 및 제2 실리콘 층(402c)에 형성된 복수의 구조적 지지부들(416)을 포함한다. 패터닝된 제2 실리콘 층(402c)은 그 아래에 배치된 전기 절연체 층(402b)의 깊이까지 열적으로 산화되고, 그로부터 이중 포어 센서가 방법(200)의 활동들(202-208) 또는 이들의 대안적인 실시예들을 사용하여 형성될 수 있다.
[0060] 일부 실시예들에서, 위의 방법(200)은 제2 실리콘 층(402c)에 패턴을 형성하는 단계, 및 제2 실리콘 층(402c)을 전기 절연체 층(402b)의 깊이까지 열적으로 산화하는 단계를 포함한다. 일부 실시예들에서, 패터닝된 제2 실리콘 층(402c)은 전기 절연체 층(402b)의 깊이까지 산화되지 않는다. 예를 들어, 일부 실시예들에서, 패터닝된 제2 실리콘 층(402c)은 약 100㎛ 미만, 이를테면 약 50㎛ 미만, 25㎛ 미만, 또는 예를 들어 약 10㎛ 미만의 깊이로 열적으로 산화된다.
[0061] 일부 실시예들에서, 도 3j - 도 3k에서 설명된 이중 포어 센서(300)는 패터닝된 기판(301) 대신 패터닝된 기판(405), 그리고 배출 개구 연장 층(332) 중 하나 또는 둘 다를 특징으로 한다. 일부 실시예들에서, 패터닝된 기판(405)은 그 위에 증착된 유전체 라이너, 이를테면 위에서 설명된 제2 유전체(320)를 더 포함한다.
[0062] 통상적으로, 본 명세서에서 제공되는 방법들은 단일 기판, 이를테면 도 5에 도시된 단일 웨이퍼 기판(500) 상에 복수의 이중 포어 센서들을 동시에 제조하는 데 사용된다. 이어서, 웨이퍼 기판(500)은 복수의 이중 포어 센서들(300)을 제공하도록 개별 다이들로 싱귤레이팅(singulate)된다.
[0063] 본 명세서에서 제시된 방법들을 사용하여 형성된 센서(300)의 예시적인 치수들은 면당 약 20㎜ 미만, 이를테면 약 15㎜ 미만, 또는 약 10㎜ 미만, 또는 예를 들어 약 1㎜ 내지 약 20㎜이다. 일부 실시예들에서, 본 명세서에서 제시된 실시예들을 사용하여 형성된 싱귤레이팅된 센서의 폭은 약 1㎜ 내지 약 100㎜이다.
[0064] 본 명세서에서 제공되는 이중 포어 센서들은, 이들의 대안적인 실시예들을 포함하여, 앞서 도 1a, 도 3j - 도 3k, 도 3l 및 도 4b에서 설명된 특징들 중 임의의 하나 또는 조합을 포함할 수 있다. 본 명세서에서 제공되는 이중 포어 센서들은 싱귤레이팅될 수 있거나, 도 5에서 설명된 단일 웨이퍼 기판(500)과 같은 단일 웨이퍼 기판 상에 형성된 복수의 이중 포어 센서들 중 하나를 포함할 수 있다.
[0065] 유리하게, 본 명세서에서 설명되는 방법들은 이중 포어 센서의 대량 제조, 및 개선된 품질, 반복성 및 제조 비용들을 가능하게 한다. 추가로, 설명된 제조 방법들은, 이중 포어 센서를 사용하여 시퀀싱될 수 있는 비교적 더 짧은 생체 고분자 스트랜드들의 수를 유리하게 증가시키도록 300㎚ 이하의 포어 간 간격을 가능하게 한다.
[0066] 전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 기본 범위를 벗어나지 않으면서 본 개시내용의 다른 실시예들 및 추가 실시예들이 안출될 수 있으며, 본 개시내용의 범위는 하기의 청구항들에 의해 결정된다.

Claims (15)

  1. 디바이더(divider) 벽에 의해 이격된 2개의 리세스된 구역들을 포함하는 패터닝된 표면을 갖는 기판; 및
    상기 패터닝된 표면 상에 배치된 멤브레인(membrane) 층을 포함하며,
    상기 멤브레인 층, 상기 디바이더 벽, 및 상기 2개의 리세스된 구역들 각각의 하나 이상의 표면들은 집합적으로 제1 유체 저장소 및 제2 유체 저장소를 한정하고,
    상기 제1 유체 저장소 위에 배치된 상기 멤브레인 층의 일부를 관통하여 제1 나노포어(nanopore)가 배치되고,
    상기 제2 유체 저장소 위에 배치된 상기 멤브레인 층의 일부를 관통하여 제2 나노포어가 배치되며, 그리고
    상기 디바이더 벽의 대향 표면들은 상기 멤브레인 층의 개개의 저장소 대면 표면과 90° 미만의 각도를 각각 형성하도록 경사지는,
    이중 포어 센서.
  2. 제1 항에 있어서,
    상기 2개의 리세스된 구역들의 저장소 대면 표면들 및 상기 디바이더 벽의 대향 표면들은 유전체 재료를 포함하는,
    이중 포어 센서.
  3. 제1 항에 있어서,
    상기 제1 나노포어와 상기 제2 나노포어는 약 600㎚ 미만의 거리만큼 서로 이격되는,
    이중 포어 센서.
  4. 제1 항에 있어서,
    상기 리세스된 구역들의 깊이 대 상기 제1 나노포어와 상기 제2 나노포어의 간격의 비는 약 2:1 초과인,
    이중 포어 센서.
  5. 제1 항에 있어서,
    상기 기판은 단결정 실리콘을 포함하는,
    이중 포어 센서.
  6. 제1 항에 있어서,
    상기 기판은 열적으로 산화된 단결정 실리콘을 포함하는,
    이중 포어 센서.
  7. 제1 항에 있어서,
    상기 멤브레인 층은 실리콘 질화물로 형성되고, 약 100㎚ 미만의 두께를 갖는,
    이중 포어 센서.
  8. 제1 항에 있어서,
    상기 멤브레인 층은 상기 리세스된 구역들의 하나 이상의 개개의 표면들로부터 복수의 지지 구조들에 의해 이격되고, 그리고
    상기 지지 구조들의 하나 이상의 표면들은 상기 멤브레인 층의 저장소 대면 표면과 90° 미만의 각도를 각각 형성하도록 경사지는,
    이중 포어 센서.
  9. 제8 항에 있어서,
    상기 디바이더 벽의 대향 표면들은 상기 멤브레인 층의 개개의 저장소 대면 표면들과 60° 미만의 각도를 각각 형성하는,
    이중 포어 센서.
  10. 제1 항에 있어서,
    상기 멤브레인 층 상에 배치된 오버코트(overcoat) 층을 더 포함하며,
    상기 오버코트 층은 공통 챔버를 형성하도록 상기 오버코트 층을 관통하여 배치된 개구를 갖고, 그리고
    상기 공통 챔버는, 각각 상기 제1 나노포어 및 상기 제2 나노포어를 통해 상기 제1 유체 저장소 및 상기 제2 유체 저장소 각각과 유체 연통하는,
    이중 포어 센서.
  11. 제10 항에 있어서,
    하나 이상의 전극들을 더 포함하는,
    이중 포어 센서.
  12. 디바이더 벽에 의해 이격된 2개의 리세스된 구역들을 포함하는 패터닝된 표면을 갖는 기판; 및
    상기 패터닝된 표면 상에 배치된 멤브레인 층을 포함하며,
    상기 멤브레인 층은 실리콘 질화물을 포함하고,
    상기 멤브레인 층, 상기 디바이더 벽, 및 상기 2개의 개개의 리세스된 구역들 각각의 하나 이상의 표면들은 제1 유체 저장소 및 제2 유체 저장소를 한정하고,
    상기 제1 유체 저장소 위에 배치된 상기 멤브레인 층의 일부를 관통하여 제1 나노포어가 배치되고,
    상기 제2 유체 저장소 위에 배치된 상기 멤브레인 층의 일부를 관통하여 제2 나노포어가 배치되며,
    상기 제1 나노포어는 상기 제2 나노포어로부터 600㎚ 미만의 거리만큼 이격되고, 그리고
    상기 디바이더 벽의 대향 표면들은 상기 멤브레인 층의 개개의 저장소 대면 표면과 60° 미만의 각도를 각각 형성하도록 경사지는,
    이중 포어 센서.
  13. 제12 항에 있어서,
    상기 2개의 리세스된 구역들의 저장소 대면 표면들 및 상기 디바이더 벽의 대향 표면들은 유전체 재료를 포함하는,
    이중 포어 센서.
  14. 제12 항에 있어서,
    상기 멤브레인 층 상에 배치된 오버코트 층을 더 포함하며,
    상기 오버코트 층은 공통 챔버를 형성하도록 상기 오버코트 층을 관통하여 배치된 개구를 갖고,
    상기 공통 챔버는, 각각 상기 제1 나노포어 및 상기 제2 나노포어를 통해 상기 제1 유체 저장소 및 상기 제2 유체 저장소 각각과 유체 연통하는,
    이중 포어 센서.
  15. 디바이더 벽에 의해 이격된 2개의 리세스된 구역들을 포함하는 패터닝된 표면을 갖는 기판;
    상기 패터닝된 표면 상에 배치된 멤브레인 층 ― 상기 멤브레인 층은 실리콘 질화물을 포함하고,
    상기 멤브레인 층, 상기 디바이더 벽, 및 상기 2개의 리세스된 구역들 각각의 하나 이상의 표면들은 집합적으로 각각 제1 유체 저장소 및 제2 유체 저장소를 한정하고,
    상기 제1 유체 저장소 위에 배치된 상기 멤브레인 층의 일부를 관통하여 제1 나노포어가 배치되고,
    상기 제2 유체 저장소 위에 배치된 상기 멤브레인 층의 일부를 관통하여 제2 나노포어가 배치되며,
    상기 제1 나노포어는 상기 제2 나노포어로부터 600㎚ 미만의 거리만큼 이격되고, 그리고
    상기 디바이더 벽의 대향 표면들은 상기 멤브레인 층의 개개의 저장소 대면 표면과 60° 미만의 각도를 각각 형성하도록 경사짐 ―; 및
    상기 멤브레인 층 상에 배치된 오버코트 층을 포함하며, 상기 오버코트 층은 공통 챔버를 형성하도록 상기 오버코트 층을 관통하여 배치된 개구를 갖고,
    상기 공통 챔버는, 각각 상기 제1 나노포어 및 상기 제2 나노포어를 통해 상기 제1 유체 저장소 및 상기 제2 유체 저장소 각각과 유체 연통하는,
    이중 포어 센서.
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