KR20220003580A - 저항성 랜덤 액세스 메모리 디바이스의 형성 전압을 제어하는 방법 - Google Patents

저항성 랜덤 액세스 메모리 디바이스의 형성 전압을 제어하는 방법 Download PDF

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코리 바이다
칸다바라 타필리
다카아키 츠노무라
다카시 안도
폴 제이미슨
에두아르드 알베르트 카르티에
비제이 나라야난
피. 홉스타켄 마리누스 제이.
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도쿄엘렉트론가부시키가이샤
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Abstract

저항성 랜덤 액세스 메모리(ReRAM) 디바이스에서 유전체 막의 형성 전압을 제어하는 방법. 본 방법은 기판 상에 고유 결함을 포함하는 유전체 막을 증착하는 단계; H2 가스를 포함하는 플라즈마 여기 처리 가스를 형성하는 단계; 및 유전체 막을 플라즈마 여기 처리 가스에 노출시켜, 유전체 막의 물리적인 두께를 상당히 변화시키지 않으면서 유전체 막에 추가 결함을 생성하는 단계를 포함하고, 여기서 추가 결함은 유전체 막에 걸쳐 전기 전도성 필라멘트를 생성하는 데 필요한 형성 전압을 낮춘다. 유전체 막은 금속 산화물 막을 포함할 수 있고, 플라즈마 여기 처리 가스는 마이크로파 플라즈마 소스를 사용하여 형성될 수 있다.

Description

저항성 랜덤 액세스 메모리 디바이스의 형성 전압을 제어하는 방법
관련 출원 데이터에 대한 상호 참조
본 출원은 미국 특허 출원 번호 16/428,554(발명의 명칭: "METHOD FOR CONTROLLING THE FORMING VOLTAGE IN RESISTIVE RANDOM ACCESS MEMORY DEVICES", 출원일: 2019년 5월 31일, 전체 내용이 본 명세서에 참고로 병합됨)의 우선권을 주장한다.
기술 분야
본 발명은 반도체 처리 및 반도체 디바이스에 관한 것으로, 보다 상세하게는 저항성 랜덤 액세스 메모리(ReRAM; Resistive Random Access Memory) 디바이스 및 이를 제조하는 방법에 관한 것이다.
ReRAM 디바이스는 고밀도/저비용/저에너지 비휘발성 메모리를 향한 잠재적인 지불금으로 인해 많은 관심을 받고 있는 저장 메모리 디바이스의 유형이다. ReRAM 디바이스의 기본 아이디어는 일반적으로 절연성인 유전체 막의 두께에 걸쳐 형성 전압으로 알려진 충분히 높은 전압을 인가한 후 형성된 필라멘트 또는 전도성 경로를 통해 유전체 막이 전류를 전도하도록 만들어질 수 있다는 것이다. 전도성 경로는 결손(vacancy) 또는 금속 결함의 이동을 포함하여 다양한 메커니즘으로 발생할 수 있다. 일반적으로, 유전체 막의 두께를 줄임으로써 형성 전압을 선형적으로 감소시킬 수 있으나 유전체 막의 두께를 변화시키지 않고는 형성 전압을 조절하는 것이 어렵다. 또한, 유전체 막의 두께가 변하면 다른 디바이스의 성능에 문제가 발생하거나 또는 다른 유전체 물질로 스위칭하는 것이 요구될 수도 있다. 따라서, 유전체 막의 두께에 상당히 영향을 미치지 않으면서 형성 전압을 조정하는 방법이 필요하다.
본 발명의 실시형태는 유전체 막을 증착후 처리하는 것에 의해 유전체 막의 형성 전압을 제어하는 방법을 제공한다. 유전체 막은 예를 들어 ReRAM 디바이스의 일부를 형성할 수 있다.
일 실시형태에 따르면, ReRAM 디바이스를 형성하는 방법은 기판 상에 고유 결함(intrinsic defect)을 포함하는 유전체 막을 증착하는 단계; H2 가스를 포함하는 플라즈마 여기 처리 가스를 형성하는 단계; 및 유전체 막을 플라즈마 여기 처리 가스에 노출시켜, 유전체 막의 물리적인 두께를 상당히 변화시키지 않으면서 유전체 막에 추가 결함을 생성하는 단계를 포함하고, 추가 결함은 유전체 막에 걸쳐 전기 전도성 필라멘트를 생성하는 데 필요한 형성 전압을 낮춘다. 일례에서, 유전체 막은 금속 산화물 유전체 막을 포함하고, 노출은 마이크로파 플라즈마 소스를 사용하여 처리 가스를 여기시키는 것을 포함한다. 일부 예에서, 처리 가스는 H2 가스, 또는 H2 가스와 Ar 가스로 구성된다.
다른 실시형태에 따르면, ReRAM 디바이스가 설명되고, ReRAM 디바이스는 고유 결함을 포함하는 유전체 막; 및 유전체 막을 H2 가스를 포함하는 플라즈마 여기 처리 가스에 노출시켜 생성된 추가 결함을 포함하고, 유전체 막의 추가 결함은 유전체 막의 물리적인 두께를 상당히 변화시키지 않고 생성되고, 추가 결함은 유전체 막에 걸쳐 전기 전도성 필라멘트를 생성하는 데 필요한 형성 전압을 낮춘다. 일례에서, 유전체 막은 HfO2, ZrO2, TiO2, NiO, Al2O3, Ta2O5 및 이들의 적층막(laminate film)으로 이루어진 군 중에서 선택될 수 있는 금속 산화물 막을 포함한다.
본 명세서에 통합되고 본 명세서의 일부를 구성하는 첨부 도면은 본 발명의 실시형태를 예시하고, 위에서 주어진 본 발명의 일반적인 설명 및 아래에 주어진 상세한 설명과 함께 본 발명을 설명하는 역할을 한다.
도 1a 및 도 1b는 본 발명의 일 실시형태에 따라 막 구조물의 형성 전압을 제어하는 방법을 개략적으로 도시한다.
도 2a 내지 도 2c는 본 발명의 다른 실시형태에 따라 막 구조물의 형성 전압을 제어하는 방법을 개략적으로 도시한다.
도 3a 및 도 3b는 본 발명의 실시형태에 따라 ReRAM 디바이스를 위한 형성 단계, 리셋 단계 및 설정 단계를 도시한다.
도 4는 본 발명의 실시형태에 따라 플라즈마 처리에 의해 개질된 면적 10 x 10 미크론의 금속-절연체-금속 커패시터의 HfO2 유전체 막에 대해 측정된 형성 전압을 도시한다.
도 5 내지 도 7은 RLSATM 플라즈마 소스를 포함하는 마이크로파 플라즈마 처리 시스템의 개략도이다.
도 8은 마이크로파 플라즈마 처리 시스템에 대한 전자 온도 대 갭 거리를 도시한다.
도 9는 마이크로파 플라즈마 처리 시스템에 대한 전자 밀도 대 갭 거리를 도시한다.
본 발명의 실시형태는 유전체 막을 증착후 처리하는 것에 의해 유전체 막의 형성 전압을 제어하는 방법을 제공한다. 유전체 막은, 예를 들어, 제1 전극 막(예를 들어, TiN), 유전체 막, 및 제2 전극 막(예를 들어, TiN)의 적층체를 포함하는 ReRAM 디바이스의 일부를 형성할 수 있다. 증착후 처리는 유전체 막을 플라즈마 처리하는 것을 포함하고, 플라즈마 처리는 유전체 막의 두께를 크게 감소시키지 않으면서 또는 다른 중요한 유전체 파라미터를 변경시키지 않으면서 형성 전압을 고도로 제어 가능하게 제어한다. ReRAM 디바이스에서, 저항성 스위칭은 유전체 막에 전도성 필라멘트를 형성하고 용해하는 것에 의해 제어된다. 금속 산화물 유전체 막의 경우, 스위칭 메커니즘은 국소 도핑제로 작용하는 대전된 산소 결손이 이동하는 것에 기인한다.
일 실시형태에 따르면, ReRAM 디바이스를 형성하기 위한 방법이 설명되고, 방법은 고유 결함을 포함하는 유전체 막을 기판 상에 증착하는 단계; H2 가스를 포함하는 플라즈마 여기 처리 가스를 형성하는 단계; 및 유전체 막을 플라즈마 여기 처리 가스에 노출시켜 유전체 막에 추가 결함을 생성하는 단계를 포함하고, 추가 결함은 유전체 막에 걸쳐 전기 전도성 필라멘트를 생성하는 데 필요한 형성 전압을 낮춘다.
다른 실시형태에 따르면, 방법은 고유 결함을 포함하는 유전체 막을 기판 상에 증착하는 단계; H2 가스를 포함하는 플라즈마 여기 처리 가스를 형성하는 단계; 유전체 막을 플라즈마 여기 처리 가스에 노출시켜 유전체 막에 추가 결함을 생성하는 단계; 및 유전체 막에 걸쳐 전기 전도성 필라멘트를 생성하기 위한 형성 전압을 인가하는 단계를 포함하고, 추가 결함은 전기 전도성 필라멘트를 생성하는 데 필요한 형성 전압을 낮춘다.
도 1a 및 도 1b는 본 발명의 일 실시형태에 따라 막 구조물의 형성 전압을 제어하는 방법을 개략적으로 도시한다. 도 1a는 기판(100)과, 이 기판(100) 상에 유전체 막(102)을 포함하는 막 구조물(1)을 도시한다. 기판(100)은 베이스 물질(예를 들어, 층간 유전체 막) 상에 제1 전극 막(예를 들어, TiN)을 포함할 수 있다. 유전체 막(102)은 기상 증착, 예를 들어, 원자층 증착(ALD) 또는 화학 기상 증착(CVD)에 의해 증착될 수 있다. 유전체 막(102)은 유전체 막(102)을 증착 또는 형성하는 동안 형성된 이온 전위(ion dislocation) 및/또는 이온 결손에 의해 야기될 수 있는 화학량론적 결함으로도 알려진 고유 결함(104)을 포함한다. 일례에서, 증착된 금속 산화물 유전체 막은 산소 결손, 산소 전위, 또는 이 둘 다와 같은 고유 결함을 포함할 수 있다. 유전체 막(102)은, 예를 들어, HfO2, ZrO2, TiO2, NiO, Al2O3, Ta2O5 및 이들의 적층막으로 이루어진 군 중에서 선택되는 금속 산화물 막을 포함할 수 있다. 일부 예에서, 유전체 막(102)의 두께는 약 2nm 내지 약 20nm, 약 2nm 내지 약 10nm, 약 2nm 내지 약 5nm, 약 5nm 내지 약 20nm, 또는 약 10nm 내지 약 20nm일 수 있다.
도 1b는 플라즈마 여기 처리 가스에 가스를 노출시키는 동안의 막 구조물(1)을 도시한다. 일부 예에서, 처리 가스(106)는 H2 가스, 또는 H2 가스와 희가스(예를 들어, Ar)를 포함하거나 이들로 구성될 수 있다. 플라즈마 노출은 유전체 막(102)의 물리적인 두께를 크게 변화시키지 않으면서 유전체 막(102)에 추가 결함(108)을 도입한다. 그 결과 형성된 유전체 막(102)은 고유 결함(104) 및 추가 결함(108)을 포함한다. 또한, H2 가스만을 사용하는 경우, 또는 H2 가스와 Ar 가스를 사용하는 경우, H2(또는 H)만 또는 H2(또는 H)와 Ar이 플라즈마 노출에 의해 유전체 막(102)에 도입된다. 플라즈마 노출 및 형성 전압의 낮아짐은 고도로 제어 가능하고, 처리 조건(예를 들어, 플라즈마 소스 전력, 노출 시간 및 기판 온도)은 제어된 개수의 추가 결함(108)이 유전체 막(102)에 도입되도록 선택될 수 있다. 일 실시형태에 따르면, 마이크로파 플라즈마 소스가 플라즈마 여기를 위해 사용될 수 있다. 예시적인 마이크로파 플라즈마 소스가 도 5 내지 도 7에 설명되어 있다. 마이크로파 플라즈마 소스는 유전체 막(102)의 두께를 상당히 변화시키지 않으면서 또는 유전체 막(102)을 심각하게 손상시키지 않으면서 유전체 막(102)에 추가 결함(108)을 효과적으로 도입하기 위해 낮은 전자 온도 및 높은 전자 밀도를 갖는 플라즈마를 생성한다. 따라서, 마이크로파 플라즈마는 유전체 막(102)에 추가 결함(108)을 고도로 제어 가능하게 도입하기에 매우 적합하다. 다른 실시형태에 따르면, 용량성으로 결합된 플라즈마(CCP) 소스 또는 유도성으로 결합된 플라즈마(ICP) 소스가 플라즈마 여기를 위해 사용될 수 있다.
일부 예에서, 유전체 막(102)의 플라즈마 노출은 약 200℃ 이상, 예를 들어, 약 200℃ 내지 약 500℃, 약 200℃ 내지 약 300℃, 약 300℃ 내지 약 400℃, 약 300℃ 내지 약 500℃, 약 400℃ 내지 약 500℃의 기판 온도에서 수행될 수 있다. 일례에서, 기판 온도는 약 400℃일 수 있다.
일 실시형태에 따르면, 플라즈마 노출 동안의 처리 조건은 약 400℃의 기판 온도, 약 0.95 토르(Torr)의 공정 챔버 압력, 및 약 1700W의 마이크로파 전력을 포함할 수 있다.
일 실시형태에 따르면, 유전체 막을 증착하고 증착후 처리하는 것은 유전체 막의 증착을 적어도 1회 중단하고 유전체 막의 증착을 계속하기 전에 플라즈마 노출을 수행함으로써 수행될 수 있다. 이것은 도 2a 내지 도 2c에 개략적으로 도시되어 있다.
도 2a 내지 도 2c는 본 발명의 일 실시형태에 따라 막 구조물의 형성 전압을 제어하는 방법을 개략적으로 도시한다. 막 구조물(2)은 도 1a의 막 구조물(1)과 유사하고, 기판(200)과, 이 기판(200) 상에 증착되거나 형성된 유전체 막(202)을 포함한다. 기판(200)은 베이스 물질(예를 들어, 층간 절연막) 상에 제1 전극 막(예를 들어, TiN)을 포함할 수 있다. 유전체 막(202)은 도 1a의 유전체 막(102)보다 얇을 수 있고, 고유 결함(204)을 포함한다. 유전체 막(202)은, 예를 들어, HfO2, ZrO2, TiO2, NiO, Al2O3, Ta2O5 및 이들의 적층막으로 이루어진 군 중에서 선택된 높은-k 금속 산화물을 포함할 수 있다. 일부 예에서, 유전체 막(202)의 두께는 약 1nm 내지 약 10nm, 약 2nm 내지 약 10nm, 약 2nm 내지 약 5nm, 약 5nm 내지 약 10nm, 또는 약 5nm 내지 약 20nm일 수 있다.
도 2b는 플라즈마 여기 처리 가스(206)에 가스를 노출시키는 동안의 막 구조물(2)을 도시한다. 일부 예에서, 처리 가스(206)는 H2 가스, 또는 H2 가스와 희가스(예를 들어, Ar)를 포함하거나 이들로 구성될 수 있다. 플라즈마 노출은 유전체 막(202)의 물리적인 두께를 크게 변화시키지 않으면서 유전체 막(202)에 추가 결함(208)을 도입한다. 그 결과 형성된 유전체 막(202)은 고유 결함(204) 및 추가 결함(208)을 포함한다. 또한, H2 가스만을 사용하는 경우, 또는 H2 가스와 Ar 가스를 사용하는 경우, H2(또는 H)만 또는 H2(또는 H)와 Ar이 플라즈마 노출에 의해 유전체 막(102)에 도입된다. 플라즈마 노출 및 형성 전압을 감소시키는 것은 고도로 제어 가능하고, 처리 조건(예를 들어, 플라즈마 소스 전력, 노출 시간 및 기판 온도)은 제어된 개수의 추가 결함(208)이 유전체 막(202)에 도입되도록 선택될 수 있다. 일 실시형태에 따르면, 플라즈마 여기를 위해 마이크로파 플라즈마 소스를 사용할 수 있다. 다른 실시형태에 따르면, 플라즈마 여기를 위해 CCP 소스 또는 ICP 소스를 사용할 수 있다.
도 2c는 유전체 막(202) 상에 추가 유전체 막(210)을 증착한 후의 막 구조물(2)을 도시하고, 여기서 추가 유전체 막(210)은 고유 결함(212)을 포함한다. 일례에서, 추가 유전체 막(210)은 유전체 막(202)과 동일한 유전체 물질을 포함할 수 있다. 다른 예에서, 추가 유전체 막(210)은 유전체 막(202)과 다른 유전체 물질을 포함할 수 있다. 일 실시형태에 따르면, 추가 유전체 막(210)에 다른 추가 결함을 도입하기 위해 추가 유전체 막(210)에 추가 플라즈마 노출이 수행된다.
도 3a 및 도 3b는 본 발명의 실시형태에 따라 ReRAM 디바이스를 위한 형성 단계, 리셋 단계 및 설정 단계를 도시한다. 도 3a는 ReRAM 디바이스를 위한 유전체 막에 전류 전도성 필라멘트를 형성하기 위한 실험 결과를 도시한다. 형성 단계 동안, ReRAM 스택을 통한 초기 누설 전류는 낮지만 유전체 막에 걸쳐 인가된 바이어스 전압이 증가함에 따라 누설 전류의 급격한 증가가 발생한다. 누설 전류는 트랜지스터와 같은 외부 디바이스에 의해 설정된 컴플라이언스 전류(compliance current)에 도달한다. 도 3a의 예에서, 컴플라이언스 전류는 약 100㎂이다.
도 3b는 ReRAM 디바이스를 위한 재설정 단계와 설정 단계에 대한 실험 결과를 도시한다. 도 3a의 형성 단계에서, 전류 전도성 필라멘트가 형성되었고, 디바이스는 낮은 저항 상태로 설정되었다. 이후 반대 극성을 향해 전압을 스위핑(sweep)하는 동안, 도 3b에 도시된 바와 같이 특정 임계 전압에서 고저항 상태로 전이가 발생한다. 이 동작은 리셋이라고 지칭되고, 이는 필라멘트를 끊는다. 그런 다음, 리셋으로부터 반대 극성을 향해 전압을 스위핑함으로써 디바이스 저항은 낮은 저항 상태로 되설정될 수 있다. 이 동작은 설정이라고 지칭된다. 형성 단계에서보다 설정 단계에서는 더 적은 바이어스 전압의 인가가 필요한 데, 이는 설정 단계가 전체 필라멘트를 성장시킬 필요 없이 연결을 재수립하기만 하면 되기 때문이다.
도 4는 본 발명의 실시형태에 따라 플라즈마 처리에 의해 개질된 HfO2 유전체 막에 대해 측정된 형성 전압을 도시한다. HfO2 유전체 막은 모두 약 5nm의 두께를 갖고, 금속-절연체-금속 커패시터 영역은 10 x 10 미크론이었다. HfO2 유전체 막의 경우, 고유 결함과, 증착후 처리에 의해 도입된 추가 결함은 HfO2 유전체 막에 걸쳐 산소 결손이 정렬될 때 전도성 필라멘트를 형성하고, 형성 전압은 고유 결함과 추가 결함의 총 수에 의해 크게 영향을 받는다.
도 4에서, HfO2 유전체 막(102, 104, 106 및 108)은 도 1a 및 도 1b의 방법에 의해 설명된 바와 같이 처리되었고, HfO2 유전체 막(101 및 103)은 도 2a 내지 도 2c의 방법에 의해 설명된 바와 같이 처리되었다. HfO2 유전체 막은 약 300℃의 기판 온도에서 열 ALD 공정으로 Hf(NEtMe)4 및 H2O 가스를 교번하여 노출시켜 증착되었다.
HfO2 유전체 막(100)은, 증착후 처리되지 않고 약 3.4V로 측정된 형성 전압을 갖는 증착된 기준 샘플이었다. HfO2 유전체 막(102 내지 108)은 H2 가스와 Ar 가스로 구성된 마이크로파 플라즈마 여기 처리 가스에 노출되었다. HfO2 유전체 막(102, 104, 106 및 108)을 플라즈마에 노출시키는 것은 각각 30초, 40초, 50초, 60초 동안 수행되었다. HfO2 유전체 막(102 내지 108)에 대해 측정된 형성 전압은 약 3.1V에서부터 약 2.85V로 단조 함수로 감소하였다.
HfO2 유전체 막(101)은, 기판 상에 4nm의 제1 HfO2 유전체 막을 증착하고, H2 가스와 Ar 가스로 구성된 마이크로파 플라즈마 여기 처리 가스에 제1 HfO2 유전체 막을 30초 동안 노출시키고, 이후, 제1 HfO2 유전체 막 상에 추가 1nm의 제2 HfO2 유전체 막을 증착하는 것에 의해 준비되었다. HfO2 유전체 막(103)은, 기판 상에 2nm의 제1 HfO2 유전체 막을 증착하고, H2 가스와 Ar 가스로 구성된 마이크로파 플라즈마 여기 처리 가스에 제1 유전체 HfO2 물질을 30초 동안 노출시키고, 이후, 제1 HfO2 유전체 막 상에 추가 3nm의 제2 HfO2 유전체 막을 증착하는 것에 의해 준비되었다. 플라즈마 처리 및 제2 HfO2 유전체 막의 증착 후에 HfO2 유전체 막(101 및 103)에 대해 측정된 형성 전압은 각각 약 3.0V와 약 2.8V였다.
도 4의 실험 결과는 5nm 두께의 HfO2 유전체 막에 대한 형성 전압이 30초 내지 60초의 플라즈마 노출을 사용하여 약 3.4V에서 약 2.8V로 제어 가능하게 낮아졌다는 것을 보여준다. 또한, 형성 전압은, 제1 HfO2 유전체 막이 초기 두께에 도달했을 때 HfO2 유전체 물질의 증착을 중단시키고, 제1 HfO2 유전체 막에 플라즈마 노출을 수행하고, 원하는 두께(즉, 5nm)에 도달할 때까지 제2 HfO2 유전체 막을 증착함으로써 보다 효과적으로 낮아졌다. 제1 HfO2 유전체 막 두께가 얇을수록 형성 전압이 보다 효과적으로 낮아진 것으로 관찰되었다.
플라즈마 처리된 HfO2 유전체 막의 2차 이온 질량 분석기(SIMS)의 깊이 프로파일은 기준 샘플과 비교할 때 수소(H) 농도가 명확히 증가한 것을 보여주었다.
플라즈마 처리 동안 기판 온도의 영향은 약 300℃보다 높은 기판 온도가 약 300℃ 이하의 온도보다 HfO2 유전체 막의 형성 전압을 낮추는 데 보다 효과적인 것을 보여주었다. 예를 들어, 약 350℃의 기판 온도는 약 300℃의 기판 온도보다 더 효과적이었고, 약 400℃의 기판 온도는 약 350℃의 기판 온도보다 더 효과적이었다.
도 5 내지 도 7은 일본 아카사카에 소재하는 도쿄 일렉트론사(Tokyo Electron Limited)로부터 입수 가능한 RLSATM 플라즈마 소스를 포함하는 마이크로파 플라즈마 처리 시스템의 개략도이다. 도 5에 도시된 바와 같이, 플라즈마 처리 시스템(10)은 플라즈마 처리 챔버(20)(진공 챔버), 안테나 유닛(50), 및 기판 홀더(21)를 포함한다. 플라즈마 처리 챔버(20)의 내부는, 플라즈마 가스 공급 유닛(30)의 아래에 위치된 플라즈마 생성 영역(R1)과, 기판 홀더(21)의 위에 있는 플라즈마 확산 영역(R2)으로 대략 구분된다. 플라즈마 생성 영역(R1)에서 생성된 플라즈마는 수 전자 볼트(eV)의 전자 온도를 가질 수 있다. 막 처리가 수행되는 플라즈마 확산 영역(R2)으로 플라즈마가 확산될 때, 기판 홀더(21) 부근에서 플라즈마의 전자 온도는 약 1eV 내지 약 2eV의 값으로 강하할 수 있다. 이 낮은 전자 온도는 공정 가스 공급 유닛(40)과 기판 홀더(21) 사이의 갭 거리의 함수로서 도 8에 도시되어 있다. 또한, 도 9에 도시된 바와 같이, 플라즈마 확산 영역(R2)에서의 전자 밀도는 약 70mm 미만의 갭 거리에 대해 약 1.0E+12cm-1보다 클 수 있다.
기판 홀더(21)는 플라즈마 처리 챔버(20)의 하부 부분의 중심에 위치되고, 기판(W)을 지지하는 기판 홀더로서 기능한다. 기판 홀더(21)의 내부에는 절연 부재(21a), 냉각 재킷(21b), 및 기판 온도를 제어하기 위한 온도 제어 유닛(도시되지 않음)이 제공된다.
플라즈마 처리 챔버(20)의 상부 부분은 개방형이다. 플라즈마 가스 공급 유닛(30)은 기판 홀더(21)와 대향하여 놓이고, O링(도시하지 않음)과 같은 밀봉 부재를 통해 플라즈마 처리 챔버(20)의 상부 부분에 부착된다. 유전체 창으로 기능할 수도 있는 플라즈마 가스 공급 유닛(30)은 산화알루미늄 또는 석영과 같은 물질로 만들어질 수 있고, 평면 표면을 갖는다. 플라즈마 가스 공급 유닛(30)의 평면 표면에는 기판 홀더(21)와 대향하여 복수의 가스 공급 구멍(31)이 제공된다. 복수의 가스 공급 구멍(31)은 가스 흐름 채널(32)을 통해 플라즈마 가스 공급 포트(33)와 연통한다. 플라즈마 가스 공급원(34)은 플라즈마 가스, 예를 들어, 아르곤 Ar 가스, H2 가스, 또는 Ar과 H2 모두, 또는 다른 가스를 플라즈마 가스 공급 포트(33)에 제공한다. 그런 다음 플라즈마 가스는 복수의 가스 공급 구멍(31)을 통해 플라즈마 생성 영역(R1)에 균일하게 공급된다.
플라즈마 처리 시스템(10)은 플라즈마 생성 영역(R1)과 플라즈마 확산 영역(R2) 사이의 플라즈마 처리 챔버(20)의 중심에 있는 공정 가스 공급 유닛(40)을 더 포함한다. 공정 가스 공급 유닛(40)은 전도성 물질, 예를 들어, 마그네슘(Mg)을 포함하는 알루미늄 합금 또는 스테인리스강으로 만들어질 수 있다. 플라즈마 가스 공급 유닛(30)과 유사하게, 공정 가스 공급 유닛(40)의 평면 표면에는 복수의 가스 공급 구멍(41)이 형성된다. 공정 가스 공급 유닛(40)의 평면 표면은 기판 홀더(21)와 대향하여 위치된다.
플라즈마 처리 챔버(20)는 플라즈마 처리 챔버(20)의 하부 부분에 연결된 배기 라인(26), 및 배기 라인(26)을 압력 제어기 밸브(28)에 그리고 진공 펌프(29)에 연결하는 진공 라인(27)을 더 포함한다. 압력 제어기 밸브(28)는 플라즈마 처리 챔버(20)에 원하는 가스 압력을 달성하는 데 사용될 수 있다.
공정 가스 공급 유닛(40)의 평면도가 도 6에 도시되어 있다. 이 도면에 도시된 바와 같이, 공정 가스 공급 유닛(40) 내에는 격자형 가스 흐름 채널(42)이 형성된다. 격자형 가스 흐름 채널(42)은 수직 방향으로 형성된 복수의 가스 공급 구멍(41)의 상위 단부와 연통된다. 복수의 가스 공급 구멍(41)의 하위 부분은 기판 홀더(21)를 향하는 개구이다. 복수의 가스 공급 구멍(41)은 격자 패턴의 가스 흐름 채널(42)을 통해 공정 가스 공급 포트(43)와 연통한다.
또한, 복수의 개구(44)가 수직 방향으로 공정 가스 공급 유닛(40)을 통과하도록 공정 가스 공급 유닛(40)에는 복수의 개구(44)가 형성된다. 복수의 개구(44)는 플라즈마 가스, 예를 들어, Ar, H2, 또는 다른 가스를 기판 홀더(21) 위의 플라즈마 확산 영역(R2)으로 도입한다. 도 6에 도시된 바와 같이, 복수의 개구(44)는 인접한 가스 흐름 채널(42)들 사이에 형성된다. 공정 가스는 3개의 별개의 공정 가스 공급원(45 내지 47)으로부터 공정 가스 공급 포트(43)로 공급될 수 있다. 공정 가스 공급원(45 내지 47)은 H2 가스, N2 가스 및 Ar 가스를 공급할 수 있다.
공정 가스는 격자형 가스 흐름 채널(42)을 통해 흐르고, 복수의 가스 공급 구멍(41)을 통해 플라즈마 확산 영역(R2)으로 균일하게 공급된다. 플라즈마 처리 시스템(10)은 공정 가스의 공급을 제어하기 위해 4개의 밸브(V1 내지 V4) 및 4개의 질량 유량 제어기(MFC1 내지 MFC4)를 더 포함한다.
외부 마이크로파 생성기(55)는 미리 결정된 주파수의 마이크로파를 동축 도파로(54)를 통해 안테나 유닛(50)에 제공한다. 동축 도파로(54)는 내부 전도체(54B) 및 외부 전도체(54A)를 포함할 수 있다. 마이크로파 생성기(55)로부터의 마이크로파는 플라즈마 생성 영역(R1)의 플라즈마 가스 공급 유닛(30) 바로 아래에 전계를 생성하고, 이 전계는 플라즈마 처리 챔버(20) 내의 공정 가스를 여기시킨다. 마이크로파 전력은 예를 들어 약 0.5 W/cm2 내지 약 4 W/cm2일 수 있다. 대안적으로, 마이크로파 전력은 약 0.5 W/cm2 내지 약 3 W/cm2일 수 있다. 마이크로파 조사는 약 300MHz 내지 약 10GHz, 예를 들어, 약 2.45GHz의 마이크로파 주파수를 포함할 수 있다.
도 7은 안테나 유닛(50)의 부분 단면도를 예시한다. 이 도면에 도시된 바와 같이, 안테나 유닛(50)은 편평한 안테나 본체(51), 반경 라인 슬롯 판(52), 및 마이크로파의 파장을 단축시키기 위한 유전체 판(53)을 포함할 수 있다. 편평한 안테나 본체(51)는 개방된 하부 표면을 갖는 원형 형상을 가질 수 있다. 편평한 안테나 본체(51) 및 반경 라인 슬롯 판(52)은 전도성 물질로 만들어질 수 있다.
반경 라인 슬롯 판(52)에는 원편파를 생성하기 위해 복수의 슬롯(56)이 제공된다. 복수의 슬롯(56)은 각각의 슬롯 사이에 작은 갭을 갖는 거의 T자 형태로 배치된다. 복수의 슬롯(56)은 원주 방향을 따라 동심원 패턴 또는 나선형 패턴으로 배치된다. 슬롯(56a 및 56b)은 서로 수직이기 때문에, 반경 라인 슬롯 판(52)으로부터 2개의 직교 편광 성분을 포함하는 원편파가 평면파로 방사된다.
유전체 판(53)은 반경 라인 슬롯 판(52)과 편평한 안테나 본체(51) 사이에 위치된 산화알루미늄(Al2O3) 또는 질화규소(Si3N4)와 같은 저손실 유전체 막으로 만들어질 수 있다. 반경 라인 슬롯 판(52)은 반경 라인 슬롯 판(52)이 커버 판(23)에 밀착해서 접촉하도록 밀봉 부재(도시되지 않음)를 사용하여 플라즈마 처리 챔버(20)에 장착될 수 있다. 커버 판(23)은 플라즈마 가스 공급 유닛(30)의 상위 표면에 위치되고, 산화알루미늄(Al2O3)과 같은 마이크로파 투과성 유전체 막으로 형성된다.
외부 고주파 전력 공급원(22)은 정합 네트워크(25)를 통해 기판 홀더(21)에 전기적으로 연결된다. 외부 고주파 전력 공급원(22)은, 기판(W)으로 당겨지는 플라즈마의 이온 에너지를 제어하기 위해 미리 결정된 주파수, 예를 들어, 13.56MHz의 RF 바이어스 전력을 생성한다. 전력 공급원(22)은 RF 바이어스 전력의 펄스를 선택적으로 제공하도록 추가로 구성된다. 펄스 주파수는 1Hz보다 클 수 있으며, 예를 들어, 2Hz, 4Hz, 6Hz, 8Hz, 10Hz, 20Hz, 30Hz, 50Hz 이상일 수 있다. 전력 공급원(22)은 0W 내지 100W, 100W 내지 200W, 200W 내지 300W, 300W 내지 400W, 또는 400W 내지 500W의 RF 바이어스 전력을 공급하도록 구성된다. 이 기술 분야에 통상의 지식을 가진 자라면 전력 공급원(22)의 전력 레벨은 처리되는 기판의 크기와 관련된다는 것을 이해할 수 있을 것이다. 예를 들어, 300mm Si 웨이퍼는 처리 동안 200mm 웨이퍼보다 더 많은 전력 소비를 필요로 한다. 플라즈마 처리 시스템(10)은 기판 홀더(21)에 -5kV 내지 +5kV의 DC 전압 바이어스를 공급할 수 있는 DC 전압 생성기(35)를 더 포함한다.
처리 가스에 플라즈마를 노출시키는 것에 의해 ReRAM 디바이스의 형성 전압을 제어하기 위한 복수의 실시형태를 설명하였다. 본 발명의 실시형태에 대한 전술한 설명은 예시 및 설명의 목적으로 제시되었다. 이것은 모든 실시형태를 개시하려고 의도된 것도 아니고 본 발명을 개시된 정확한 형태로 제한하려고 의도된 것도 아니다. 본 설명 및 이후의 청구 범위는 단지 설명을 위한 목적으로 사용된 용어를 포함하는 것이므로, 본 발명을 제한하는 것으로 해석되어서는 안 된다. 관련 기술 분야에 통상의 기술자라면 상기 내용에 비추어 많은 수정 및 변형이 가능하다는 것을 이해할 수 있을 것이다. 이 기술 분야에 통상의 지식을 가진 자라면 도면에 도시된 다양한 구성요소에 대한 다양한 등가의 조합 및 대체를 인식할 수 있을 것이다. 따라서 본 발명의 범위는 이러한 상세한 설명이 아니라 본 명세서에 첨부된 청구범위에 의해 제한되는 것으로 의도된다.

Claims (20)

  1. 저항성 랜덤 액세스 메모리(ReRAM) 디바이스를 형성하는 방법으로서,
    기판 상에 고유 결함을 포함하는 유전체 막을 증착하는 단계;
    H2 가스를 포함하는 플라즈마 여기 처리 가스를 형성하는 단계; 및
    상기 유전체 막을 상기 플라즈마 여기 처리 가스에 노출시켜 상기 유전체 막에 추가 결함을 생성하는 단계를 포함하고, 상기 추가 결함은 상기 유전체 막에 걸쳐 전기 전도성 필라멘트를 생성하는 데 필요한 형성 전압을 낮추는, 방법.
  2. 제1항에 있어서, 상기 유전체 막을 상기 플라즈마 여기 처리 가스에 노출시키는 것은 상기 유전체 막의 물리적인 두께를 상당히 변화시키지 않는, 방법.
  3. 제1항에 있어서, 상기 유전체 막은 HfO2, ZrO2, TiO2, NiO, Al2O3, Ta2O5 및 이들의 적층막으로 이루어진 군 중에서 선택되는 금속 산화물 막을 포함하는, 방법.
  4. 제1항에 있어서, 플라즈마 여기 처리 가스를 형성하는 것은 마이크로파 플라즈마 소스를 사용하여 상기 처리 가스를 여기시키는 것을 포함하는, 방법.
  5. 제1항에 있어서, 상기 처리 가스는 H2 가스, 또는 H2 가스와 Ar 가스로 구성된, 방법.
  6. 제1항에 있어서,
    상기 유전체 막을 상기 플라즈마 여기 처리 가스에 노출시킨 후, 상기 유전체 막에 추가 유전체 막을 증착하는 단계를 더 포함하는, 방법.
  7. 제6항에 있어서,
    H2 가스를 포함하는 추가 플라즈마 여기 처리 가스에 상기 추가 유전체 막을 노출시켜 상기 추가 유전체 막에 추가 결함을 생성하는 단계를 더 포함하는, 방법.
  8. 저항성 랜덤 액세스 메모리(ReRAM) 디바이스를 형성하는 방법으로서,
    산소 결손을 포함하는 고유 결함을 포함하는 금속 산화물 유전체 막을 기판에 증착하는 단계;
    H2 가스를 포함하는 플라즈마 여기 처리 가스를 형성하는 단계로서, 상기 형성하는 것은 마이크로파 플라즈마 소스를 사용하여 상기 처리 가스를 여기시키는 것을 포함하는, 상기 플라즈마 여기 처리 가스를 형성하는 단계; 및
    상기 금속 산화물 유전체 막을 상기 플라즈마 여기 처리 가스에 노출시켜, 상기 금속 산화물 유전체 막의 물리적인 두께를 상당히 변화시키지 않으면서 상기 금속 산화물 유전체 막에 추가 결함을 생성하는 단계를 포함하고, 상기 추가 결함은 상기 금속 산화물 유전체 막에 걸쳐 전기 전도성 필라멘트를 생성하는 데 필요한 형성 전압을 낮추는, 방법.
  9. 제8항에 있어서, 상기 금속 산화물 막은 HfO2, ZrO2, TiO2, NiO, Al2O3, Ta2O5 및 이들의 적층막으로 이루어진 군 중에서 선택되는, 방법.
  10. 제8항에 있어서, 상기 처리 가스는 H2, 또는 H2와 Ar로 구성된, 방법.
  11. 제8항에 있어서, 상기 기판은 베이스 물질 상에 제1 전극 막을 포함하고, 상기 방법은,
    상기 금속 산화물 유전체 막 상에 제2 전극 막을 형성하는 단계를 더 포함하는, 방법.
  12. 제8항에 있어서,
    상기 금속 산화물 유전체 막을 상기 플라즈마 여기 처리 가스에 노출시킨 후, 상기 금속 산화물 유전체 막 상에 추가 금속 산화물 유전체 막을 증착하는 단계를 더 포함하는, 방법.
  13. 제12항에 있어서,
    H2 가스를 포함하는 추가 플라즈마 여기 처리 가스에 상기 추가 금속 산화물 유전체 막을 노출시켜 상기 추가 금속 산화물 유전체 막에 추가 결함을 생성하는 단계를 더 포함하는, 방법.
  14. 저항성 랜덤 액세스 메모리(ReRAM) 디바이스로서,
    기판 상에 유전체 막을 포함하고, 상기 유전체 막은 고유 결함, 및 상기 유전체 막을 H2 가스를 포함하는 플라즈마 여기 처리 가스에 노출시킴으로써 생성된 추가 결함을 포함하고, 상기 유전체 막의 추가 결함은 상기 유전체 막의 물리적인 두께를 상당히 변화시키지 않으면서 생성되고, 상기 추가 결함은 상기 유전체 막에 걸쳐 전기 전도성 필라멘트를 생성하는 데 필요한 형성 전압을 낮추는, 저항성 랜덤 액세스 메모리(ReRAM) 디바이스.
  15. 제12항에 있어서, 상기 유전체 막은 HfO2, ZrO2, TiO2, NiO, Al2O3, Ta2O5 및 이들의 적층막으로 이루어진 군 중에서 선택된 금속 산화물 막을 포함하는, 디바이스.
  16. 제12항에 있어서, 상기 처리 가스는 H2 가스, 또는 H2 가스와 Ar 가스로 구성된, 디바이스.
  17. 제12항에 있어서, 상기 기판은 베이스 물질 상에 제1 전극 막을 포함하고, 상기 디바이스는 상기 유전체 막 상에 제2 전극 막을 더 포함하는, 디바이스.
  18. 제12항에 있어서, 상기 플라즈마 여기 처리 가스는 마이크로파 플라즈마 소스를 사용하여 여기되는, 디바이스.
  19. 제12항에 있어서,
    상기 금속 산화물 유전체 막 상에 추가 금속 산화물 유전체 막을 더 포함하는, 디바이스.
  20. 제19항에 있어서, 상기 추가 금속 산화물 막은 고유 결함, 및 H2 가스를 포함하는 추가 플라즈마 여기 처리 가스에 상기 추가 금속 산화물 유전체 막을 노출시킴으로써 생성된 추가 결함을 포함하는, 디바이스.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11430951B2 (en) 2020-04-24 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory cell with switching layer comprising one or more dopants
US11844290B2 (en) * 2021-06-03 2023-12-12 Tokyo Electron Limited Plasma co-doping to reduce the forming voltage in resistive random access memory (ReRAM) devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8420478B2 (en) 2009-03-31 2013-04-16 Intermolecular, Inc. Controlled localized defect paths for resistive memories
US8298891B1 (en) 2009-08-14 2012-10-30 Intermolecular, Inc. Resistive-switching memory element
KR20110030162A (ko) 2009-09-17 2011-03-23 주식회사 하이닉스반도체 저항성 메모리 장치 제조방법
US8927331B2 (en) 2011-03-10 2015-01-06 Panasonic Corporation Method of manufacturing nonvolatile memory device
KR101925448B1 (ko) * 2012-12-17 2018-12-05 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
US20140264224A1 (en) 2013-03-14 2014-09-18 Intermolecular, Inc. Performance Enhancement of Forming-Free ReRAM Devices Using 3D Nanoparticles

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