KR20220003231A - 반도체 장치 및 반도체 장치의 구동 방법 - Google Patents

Abstract

반도체 장치는 전압 비교 회로와 캘리브레이션 제어 회로를 포함할 수 있다. 전압 비교 회로는 테스트 기준 전압을 비교하여 비교 결과 신호를 생성할 수 있다. 캘리브레이션 제어 회로는 전압 비교 회로의 오프셋 값을 제어할 수 있다.

Description

반도체 장치 및 반도체 장치의 구동 방법{SEMICONDUCTOR DEVICE AND OPERATION METHOD OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치 및 반도체 장치의 구동 방법에 관한 것으로, 특히 빌트 인 셀프 테스트(built in self test)가 가능한 반도체 장치 및 반도체 장치의 구동 방법에 관한 것이다.

일반적으로, 반도체 장치는 시장에 출고되기 이전에 다양한 테스트 동작이 선행된다. 반도체 장치는 테스트 동작을 통해 노말 동작시 보다 안정적이고 정확한 동작을 보장받을 수 있다. 기존의 테스트 동작은 자동 테스트 장비(Automatic Test Equipment, ATE)를 사용하였다. 하지만, 시간의 흐름에 따라 반도체 장치는 점점 복잡한 동작을 수행하도록 설계되고 있는 실정이다. 따라서, 자동 테스트 장비가 수행해야할 테스트의 양은 점점 방대해지고 있다. 테스트의 양이 많다는 것은 테스트 장비의 사용 시간이 길어진다는 것을 의미하며, 테스트 장비의 사용 시간이 길어진다는 것은 곧 반도체 장치의 출고 단가가 높아진다는 것을 뜻한다.

이러한 문제점을 해결하기 위한 방안으로서 요즈음 내장형 자체　테스트　회로(built in self test)에 대한 관심이 높아지고 있다. 내장형 자체 테스트 회로는 반도체 장치 내부에 탑재되어 자동 테스트 장비의 테스트 동작을 일부 대신 수행하는 것이 가능하다. 따라서, 내장형 자체 테스트 회로를 이용하게 되면 자동 테스트 장비의 사용 시간을 줄일 수 있기 때문에 반도체 장치의 출고 단가를 낮춰 줄 수 있다.

하지만, 내장형 자체 테스트 회로는 일반적으로 회로의 구성이 복잡하고 회로가 차지하는 면적이 크다. 회로의 구성이 복잡하다는 것은 그만큼 노이즈에 의한 영향으로 인하여 테스트 결과 값에 오류가 발생할 수 있다는 것을 의미한다. 그리고 회로가 차지하는 면적이 크다는 것은 반도체 장치를 설계하는 입장에서 내장형 자체 테스트 회로를 반도체 장치 내부에 탑재하는 것이 매우 부담스럽다는 것을 의미한다.

본 발명의 일 실시예는 전압 비교 회로의 오프셋 값을 최소한의 구성을 통해 제어할 수 있는 반도체 장치를 제공하는데 목적이 있다.

본 발명의 일 실시예는 테스트 동작시 수행되는 캘리브레이션 동작과 셋업 동작을 통해 내부 전압을 설정 및 재설정할 수 있는 반도체 장치 및 반도체 장치의 구동 방법을 제공하는데 목적이 있다.

본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따르면, 제1 입력단 및 제2 입력단 각각을 통해 입력되는 테스트 기준 전압을 비교하여 비교 결과 신호를 생성하는 전압 비교 회로; 및 캘리브레이션 동작시 상기 전압 비교 회로의 오프셋 값을 제어하기 위한 캘리브레이션 코드를 생성하여 상기 전압 비교 회로에 제공하는 캘리브레이션 제어 회로를 포함하는 반도체 장치가 제공될 수 있다.

본 발명의 일 실시예에 따르면, 테스트 동작을 통해 내부 전압을 설정하는 전압 비교 회로를 포함하는 반도체 장치에 있어서, 테스트 기준 전압을 상기 전압 비교 회로에 입력하는 단계; 상기 테스트 기준 전압을 입력받아 상기 전압 비교 회로의 캘리브레이션 동작을 수행하는 단계; 상기 전압 비교 회로에 입력되는 상기 테스트 기준 전압과 테스트 내부 전압을 비교하여 셋업 동작을 수행하는 단계를 포함하는 반도체 장치의 구동 방법이 제공될 수 있다.

본 발명의 일 실시예는 전압 비교 회로의 오프셋 값을 제어하기 위한 구성 및 동작을 최소화하여 반도체 장치의 동작 속도를 높일 수 있고 면적을 줄일 수 있는 효과가 있다.

본 발명의 일 실시예는 내부 전압을 설정 및 재설정하는데 소요되는 시간을 줄여줄 수 있는 효과가 있다.

본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 보여주기 위한 블록도이다.
도 2 는 도 1 의 전압 비교 회로의 구성을 보여주기 위한 회로도이다.
도 3 은 도 1 의 입력 제어 회로의 구성을 보여주기 위한 회로도이다.
도 4 는 도 1 의 셋업 설정 회로의 구성을 보여주기 위한 블록도이다.
도 5 는 도 1 의 반도체 장치의 내부 동작을 보여주기 위한 타이밍도이다.
도 6 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 보여주기 위한 블록도이다.
도 7 은 도 1 및 도 6 의 반도체 장치의 구동 방법을 보여주기 위한 순서도이다.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.

도 1 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 보여주기 위한 블록도이다.

도 1 을 참조하면, 반도체 장치는 전압 비교 회로(100)와, 캘리브레이션 제어 회로(200)를 포함할 수 있다.

우선, 전압 비교 회로(100)는 제1 입력단(IN1) 및 제2 입력단(IN2) 각각을 통해 입력되는 테스트 기준 전압(V_TR)을 비교하여 비교 결과 신호(R_CM)를 생성하기 위한 구성일 수 있다. 이후, 다시 설명하겠지만, 전압 비교 회로(100)의 제1 입력단(IN1)과 제2 입력단(IN2)의 전단에는 입력 제어 회로(300)를 구비할 수 있다. 그리고 입력 제어 회로(100)는 동작 모드 신호(MD)에 기초하여 제1 입력단(IN1)과 제2 입력단(IN2)으로 전달되는 신호의 입력 경로를 제어할 수 있다. 따라서, 전압 비교 회로(100)는 캘리브레이션 동작시 테스트 기준 전압(V_TR)을 제1 입력단(IN1)과 제2 입력단(IN2)으로 입력받을 수 있다.

도 2 는 도 1 의 전압 비교 회로(100)의 구성을 보여주기 위한 회로도이다.

도 2 를 참조하면, 전압 비교 회로(100)는 입력 회로(110)와, 조절 회로(120), 및 출력 회로(130)를 포함할 수 있다.

우선, 입력 회로(110)는 제1 입력단(IN1)과 제2 입력단(IN2)을 통해 전달되는 입력 신호를 입력받기 위한 구성일 수 있다. 보다 자세히 설명하면, 입력 회로(110)는 제1 차동 입력 회로(111)와, 제2 차동 입력 회로(112), 및 전류 구동 회로(113)를 포함할 수 있다.

여기서, 제1 차동 입력 회로(111)는 제1 입력단(IN1)과 제2 입력단(IN2)을 통해 전달되는 입력 신호를 차동으로 입력받아 소싱 전류를 생성하기 위한 구성일 수 있다. 제1 차동 입력 회로(111)는 제1 NMOS 트랜지스터(N1)와, 제2 NMOS 트랜지스터(N2), 및 제1 전류원(I1)을 포함할 수 있다. 여기서, 제1 NMOS 트랜지스터(N1)는 제1 노드(ND1)와 제1 전류원(I1) 사이에 드레인-소스가 연결될 수 있으며, 이후 설명될 제1 필터 회로(114)의 출력이 게이트에 연결될 수 있다. 그리고 제2 NMOS 트랜지스터(N2)는 제2 노드(ND2)와 제1 전류원(I1) 사이에 드레인-소스가 연결될 수 있으며, 이후 설명될 제2 필터 회로(115)의 출력이 게이트에 연결될 수 있다.

다음으로, 제2 차동 입력 회로(112)는 제1 입력단(IN1)과 제2 입력단(IN2)을 통해 전달되는 입력 신호를 차동으로 입력받아 싱킹 전류를 생성하기 위한 구성일 수 있다. 제2 차동 입력 회로(112)는 제1 PMOS 트랜지스터(P1)와, 제2 PMOS 트랜지스터(P2), 및 제2 전류원(I2)을 포함할 수 있다. 여기서, 제1 PMOS 트랜지스터(P1)는 제2 전류원(I2)과 제3 노드(ND3) 사이에 소스-드레인이 연결될 수 있으며, 제1 필터 회로(114)의 출력이 게이트에 연결될 수 있다. 그리고 제2 PMOS 트랜지스터(P2)는 제2 전류원(I2)과 제4 노드(ND4) 사이에 소스-드레인이 연결될 수 있으며, 제2 필터 회로(115)의 출력이 게이트에 연결될 수 있다.

다음으로, 전류 구동 회로(113)는 제1 차동 입력 회로(111)에서 생성되는 소싱 전류와 제2 차동 입력 회로(112)에서 생성되는 싱킹 전류를 기초로 구동하는 구성일 수 있다. 전류 구동 회로(113)는 공급 전원 전압단(VDD)과 접지 전원 전압단(VSS) 사이에 직렬 연결되는 제3 PMOS 트랜지스터(P3)와, 제4 PMOS 트랜지스터(P4)와, 제3 NMOS 트랜지스터(N3), 및 제4 NMOS 트랜지스터(N4)를 포함할 수 있다. 그리고 공급 전원 전압단(VDD)과 접지 전원 전압단(VSS) 사이에 직렬 연결되는 제5 PMOS 트랜지스터(P5)와, 제6 PMOS 트랜지스터(P6)와, 제5 NMOS 트랜지스터(N5), 및 제6 NMOS 트랜지스터(N6)를 포함할 수 있다.

여기서, 제3 PMOS 트랜지스터(P3)와 제5 PMOS 트랜지스터(P5)는 게이트가 공통으로 연결되어 제1 구동 노드(DN1)를 형성할 수 있다. 그리고 제4 PMOS 트랜지스터(P4)와 제6 PMOS 트랜지스터(P6)는 게이트가 공통으로 연결될 수 있다. 제3 PMOS 트랜지스터(P3)와 제4 PMOS 트랜지스터(P4) 사이에는 제2 노드(ND2)가 공통으로 연결될 수 있고, 제5 PMOS 트랜지스터(P5)와 제6 PMOS 트랜지스터(P6) 사이에는 제1 노드(ND1)가 공통으로 연결될 수 있다. 그리고 제3 NMOS 트랜지스터(N3)와 제5 NMOS 트랜지스터(N5)의 게이트는 공통으로 연결될 수 있고, 제4 NMOS 트랜지스터(N4)와 제6 NMOS 트랜지스터(N6)의 게이트와 제5 NMOS 트랜지스터(N5)의 드레인은 공통으로 연결될 수 있다. 제3 NMOS 트랜지스터(N3)와 제4 NMOS 트랜지스터(N4) 사이에는 제4 노드(ND4)가 공통으로 연결될 수 있고, 제5 NMOS 트랜지스터(N5)와 제6 NMOS 트랜지스터(N6) 사이에는 제3 노드(ND3)가 공통으로 연결될 수 있다. 그리고 제2 구동 노드(DN2)는 제4 PMOS 트랜지스터(P4)와 제3 NMOS 트랜지스터(N3) 사이에 형성될 수 있다. 그래서 전류 구동 회로(113)는 제1 차동 입력 회로(111)와 연결되는 제1 및 제2 노드(ND1, ND2)에 소싱 전류를 생성할 수 있고, 제2 차동 입력 회로(112)와 연결되는 제3 및 제4 노드(ND3, ND4)에 싱킹 전류를 생성할 수 있다.

다음으로, 조절 회로(120)는 캘리브레이션 코드(CL_CD)에 기초하여 입력 회로(110)의 구동 전류를 조절하기 위한 구성일 수 있다. 여기서, 캘리브레이션 코드(CL_CD)는 6개인 제1 내지 제6 캘리브레이션 코드(CL_CD<0:5>)를 일례로 할 수 있다. 보다 자세히 설명하면, 조절 회로(120)는 제1 내지 제6 캘리브레이션 코드(CL_CD<0:5>) 각각에 기초하여 활성화되며 서로 다른 로딩 값에 대응하는 전류를 출력하는 복수의 로딩 회로인 제1 내지 제6 로딩 회로(121, 122, 123, 24, 125, 126)를 포함할 수 있다.

여기서, 제1 로딩 회로(121)는 공급 전원 전압단(VDD)과 접지 전원 전압단(VSS) 사이에 직렬 연결되는 제7 PMOS 트랜지스터(P7)와 제8 PMOS 트랜지스터(P8)를 포함할 수 있다. 여기서, 제7 PMOS 트랜지스터(P7)의 게이트는 제1 구동 노드(DN1)에 연결될 수 있고, 제8 PMOS 트랜지스터(P8)의 게이트는 제1 캘리브레이션 코드(CL_CD<0>)를 입력받을 수 있다. 그래서 제1 로딩 회로(121)는 제1 캘리브레이션 코드(CL_CD<0>)에 기초하여 활성화되며, 제7 PMOS 트랜지스터(P7)와 제8 PMOS 트랜지스터(P8)의 로딩 값에 대응하는 전류를 제2 노드(ND2)로 출력할 수 있다.

다음으로, 제2 내지 제6 로딩 회로(122, 123, 124, 125, 126)는 제1 로딩 회로(121)와 동일한 구조를 가질 수 있다. 따라서, 제2 로딩 회로(122)는 제2 캘리브레이션 코드(CL_CD<1>)에 기초하여 제9 PMOS 트랜지스터(P9)와 제10 PMOS 트랜지스터(P10)의 로딩 값에 대응하는 전류를 제2 노드(ND2)로 출력할 수 있다. 그리고, 제3 로딩 회로(123)는 제3 캘리브레이션 코드(CL_CD<2>)에 기초하여 제11 PMOS 트랜지스터(P11)와 제12 PMOS 트랜지스터(P12)의 로딩 값에 대응하는 전류를 제2 노드(ND2)로 출력할 수 있다. 마찬가지로, 제4 내지 제6 로딩 회로(124, 125, 126) 각각 역시 제4 내지 제6 캘리브레이션 코드(CL_CD<3:6>) 각각에 기초하여 해당하는 트랜지스터의 로딩 값에 대응하는 전류를 제2 노드(ND2)로 출력할 수 있다.

다음으로, 출력 회로(130)는 구동 전류가 반영된 입력 회로(110)의 출력 신호를 비교하여 비교 결과 신호(R_CM)를 출력하기 위한 구성일 수 있다. 여기서, 구동 전류는 제1 내지 제6 로딩 회로(121, 122, 123, 124, 125, 126)에서 출력되는 전류에 의해 입력 회로(110)에 반영되는 전류를 의미한다. 출력 회로(130)는 제1 출력 회로(131)와, 제2 출력 회로(132), 및 제3 출력 회로(133)를 포함할 수 있다. 제1 출력 회로(131)는 입력 회로(110)의 제1 및 제2 구동 노드(DR1, DR2)에서 출력되는 신호를 비교할 수 있고, 제3 출력 회로(133)는 비교 결과 신호(R_CM)를 출력할 수 있다.

우선, 제1 출력 회로(131)는 공급 전원 전압단(VDD)과 접지 전원 전압단(VSS) 사이에 직렬 연결되는 제19 PMOS 트랜지스터(P19)와 제7 NMOS 트랜지스터(N7)를 포함할 수 있다. 제19 PMOS 트랜지스터(P19)의 게이트는 제1 구동 노드(DN1)에 연결될 수 있고, 제 7 NMOS 트랜지스터(N7)의 게이트는 제2 구동 노드(DN2)에 연결될 수 있다. 그리고 제2 출력 회로(132)는 제1 출력 회로(131)의 출력 신호를 입력받아 출력하는 구성일 수 있다. 그리고 제3 출력 회로(133)는 제2 출력 회로(132)의 출력 신호를 입력받아 비교 결과 신호(R_CM)로 출력하는 구성일 수 있다. 제2 출력 회로(132)와 제3 출력 회로(133) 각각은 입력 신호를 반전하여 출력하는 인버터로 구성될 수 있다.

본 발명의 일 실시예에 따른 반도체 장치는 전압 비교 회로(100) 내부에 조절 회로(120)를 포함할 수 있다. 그리고 조절 회로(120)는 제1 내지 제6 캘리브레이션 코드(CL_CD<0:5>)에 기초하여 구동 전류를 조절할 수 있다. 따라서, 전압 비교 회로(100)는 제1 내지 제6 캘리브레이션 코드(CL_CD<0:5>)에 기초하여 오프셋 값을 제어할 수 있다.

한편, 제1 입력단(IN1)은 제1 필터 회로(114)가 연결될 수 있다. 제1 필터 회로(114)는 제1 입력단(IN1)을 통해 전달되는 입력 신호를 필터링하기 위한 구성일 수 있다. 제1 필터 회로(114)는 제1 저항(R1)과 제1 커패시터(C1)로 구성될 수 있다. 그리고 제2 입력단(IN2)은 제2 필터 회로(115)가 연결될 수 있다. 제2 필터 회로(115)는 제2 입력단(IN2)을 통해 전달되는 입력 신호를 필터링하기 위한 구성일 수 있다. 제2 필터 회로(115)는 제2 저항(R2)과 제2 커패시터(C2)로 구성될 수 있다. 그리고 출력 회로(130)의 입력단인 제7 NMOS 트랜지스터(N7)의 게이트는 제3 필터 회로(134)가 연결될 수 있다. 제3 필터 회로(134)는 제7 NMOS 트랜지스터(N7)의 게이트로 전달되는 입력 신호를 필터링하기 위한 구성일 수 있다.

다시 도 1 을 참조하면, 캘리브레이션 제어 회로(200)는 캘리브레이션 동작시 전압 비교 회로(100)의 오프셋 값을 제어하기 위한 캘리브레이션 코드(CL_CD)를 생성하여 전압 비교 회로(100)에 제공하기 위한 구성일 수 있다. 위에서 설명하였듯이, 전압 비교 회로(100)는 캘리브레이션 코드(CL_CD)에 기초하여 오프셋 값이 제어될 수 있다.

본 발명의 일 실시예에 따른 반도체 장치는 캘리브레이션 동작시 제1 입력단(IN1)과 제2 입력단(IN2)으로 테스트 기준 전압(V_TR)을 입력받을 수 있다. 그리고 반도체 장치는 전압 비교 회로(100)의 제1 입력단(IN1)과 제2 입력단(IN2)으로 테스트 기준 전압(V_TR)이 입력되는 상태에서 캘리브레이션 코드(CL_CD)에 기초하여 전압 비교 회로(100)의 오프셋 값을 제어할 수 있다.

다음으로, 본 발명의 일 실시예에 따른 반도체 장치는 입력 제어 회로(300)를 포함할 수 있다.

입력 제어 회로(300)는 동작 모드 신호(MD)에 기초하여 제1 입력단(IN1)과 제2 입력단(IN2)으로 입력되는 신호인 테스트 기준 전압(V_TR)과 테스트 내부 전압(V_TI)의 입력 경로를 제어하기 위한 구성일 수 있다. 여기서, 동작 모드 신호(MD)는 테스트 동작시 수행되는 캘리브레이션 동작과 셋업 동작을 구분하기 위한 신호일 수 있다.

보다 자세히 설명하면, 입력 제어 회로(300)는 동작 모드 신호(MD)에 기초하여 캘리브레이션 동작시 테스트 기준 전압(V_TR)을 제1 입력단(IN1)과 제2 입력단(IN2)으로 전달할 수 있다. 그리고 입력 제어 회로(300)는 동작 모드 신호(MD)에 기초하여 셋업 동작시 테스트 기준 전압(V_TR)을 제1 입력단(IN1)으로 전달할 수 있고 테스트 내부 전압(V_TI)을 제2 입력단(IN2)으로 전달할 수 있다.

도 3 은 도 1 의 입력 제어 회로(300)의 구성을 보여주기 위한 회로도이다. 도 3 은 입력 제어 회로(300)의 (A) 실시예와 (B) 실시예를 보여줄 수 있다.

도 3 의 (A) 실시예를 참조하면, 입력 제어 회로(300)는 제1 입력단(IN1)과 제2 입력단(IN2) 사이에 연결되는 제1 스위칭 회로(310A)를 포함할 수 있다. 제1 스위칭 회로(310A)는 동작 모드 신호(MD)에 기초하여 턴 온/오프 동작을 수행할 수 있다. 스위칭 회로(310A)는 동작 모드 신호(MD)를 게이트로 입력받는 MOS 트랜지스터로 구성될 수 있다. 따라서, 제1 스위칭 회로(310A)는 동작 모드 신호(MD)에 기초하여 캘리브레이션 동작시 턴 온될 수 있다. 그래서 테스트 기준 전압(V_TR)은 제1 입력단(IN1)과 제2 입력단(IN2)으로 전달될 수 있다. 그리고 제1 스위칭 회로(310A)는 동작 모드 신호(MD)에 기초하여 셋업 동작시 턴 오프될 수 있다. 그래서 테스트 기준 전압(V_TR)은 제1 입력단(IN1)으로 전달될 수 있고 테스트 내부 전압(V_TI)은 제2 입력단(IN2)으로 전달될 수 있다.

도 3 의 (B) 실시예를 참조하면, 입력 제어 회로(300)는 제2 입력단(IN2)에 연결되는 제2 스위칭 회로(310B)를 포함할 수 있다. 제2 스위칭 회로(310B)는 동작 모드 신호(MD)에 기초하여 테스트 기준 전압(V_TR) 또는 테스트 내부 전압(V_TI)을 입력받을 수 있다. 따라서, 제2 스위칭 회로(310B)는 동작 모드 신호(MD)에 기초하여 캘리브레이션 동작시 테스트 기준 전압(V_TR)을 입력받을 수 있다. 그래서 테스트 기준 전압(V_TR)은 제1 입력단(IN1)과 제2 입력단(IN2)으로 전달될 수 있다. 그리고 제1 스위칭 회로(310A)는 동작 모드 신호(MD)에 기초하여 셋업 동작시 테스트 내부 전압(V_TI)을 입력받을 수 있다. 그래서 테스트 기준 전압(V_TR)은 제1 입력단(IN1)으로 전달될 수 있고 테스트 내부 전압(V_TI)은 제2 입력단(IN2)으로 전달될 수 있다.

다시 도 1 을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 셋업 설정 회로(400)를 포함할 수 있다. 셋업 설정 회로(400)는 셋업 동작시 비교 결과 신호(R_CM)에 기초하여 전압 레벨이 조절되는 테스트 내부 전압(V_TI)을 생성하기 위한 구성일 수 있다.

도 4 는 도 1 의 셋업 설정 회로(400)의 구성을 보여주기 위한 블록도이다.

도 4 를 참조하면, 셋업 설정 회로(400)는 셋업 제어 회로(410)와 전압 생성 회로(420)를 포함할 수 있다.

우선, 셋업 제어 회로(410)는 비교 결과 신호(R_CM)에 기초하여 셋업 코드(ST_CD)를 생성하기 위한 구성일 수 있다. 이후 도 5 에서 다시 설명하겠지만, 셋업 코드(ST_CD)는 예컨대, 3비트의 코드 신호로서 '000', '001', … '111'을 포함할 수 있다. 다음으로, 전압 생성 회로(420)는 셋업 코드(ST_CD)에 대응하는 전압 레벨을 가지는 테스트 내부 전압(V_TI)을 생성하기 위한 구성일 수 있다. 전압 생성 회로(420)는 셋업 동작을 통해 최종적으로 생성하기 위한 전압 레벨을 가지는 테스트 내부 전압(V_TI)을 생성할 수 있다. 그리고 최종적으로 생성된 테스트 내부 전압(V_TI)이 바로 반도체 장치의 내부 전압이 될 수 있다.

도 5 는 도 1 의 반도체 장치의 내부 동작을 보여주기 위한 타이밍도이다. 이하, 도 1 내지 도 5 를 참조하여 캘리브레이션 동작과 셋업 동작을 통해 최종 내부 전압을 생성하는 과정을 알아보기로 한다.

우선, 캘리브레이션 동작시 도 1 의 전압 비교 회로(100)는 최종 내부 전압에 대응하는 전압 베렐을 가지는 테스트 기준 전압(V_TR)을 제1 입력단(IN1)과 제2 입력단(IN2)으로 입력받을 수 있다. 여기서, 테스트 기준 전압(V_TR)은 7V 인 것을 일례로 할 수 있다. 이때, 전압 비교 회로(100)는 입력되는 테스트 기준 전압(V_TR)에 따라 오프 셋이 달라질 수 있다. 즉, 전압 비교 회로(100)는 제1 입력단(IN1)과 제2 입력단(IN2)을 통해 동일한 테스트 기준 전압(V_TR)을 입력받더라도 오프 셋에 의해 서로 다른 전압이 입력된 것으로 간주할 수 있다. 본 발명의 일 실시예에 따른 반도체 장치는 도 1 의 캘리브레이션 제어 회로(200)에서 캘리브레이션 코드(CL_CD)를 생성하여 전압 비교 회로(100)의 오프셋 값을 제어할 수 있다.

도 5 에서 볼 수 있듯이, 전압 비교 회로(100)는 <0>, <1>의 캘리브레이션 코드(CL_CD)가 활성화되었을 때 논리'로우'의 비교 결과 신호(R_CM)를 출력할 수 있고, <2>의 캘리브레이션 코드(CL_CD)가 활성화되었을 때 논리'하이'의 비교 결과 신호(R_CM)를 출력할 수 있다. 비교 결과 신호(R_CM)가 논리'하이'로 활성화되었다는 것은 전압 비교 회로(100)의 제1 입력단(IN1)과 제2 입력단(IN2)에 인가되는 테스트 기준 전압(V_TR)의 전압 레벨이 서로 동일하다는 것을 의미할 수 있다. 즉, 도 2 의 조절 회로(120)는 <2>의 캘리브레이션 코드(CL_CD)가 활성화되면 제13 PMOS 트랜지스터(P13)와 제14 PMOS 트랜지스터(P14)에 대응하는 구동 전류를 출력할 수 있다. 이때, 전압 비교 회로(100)의 제1 입력단(IN1)과 제2 입력단(IN2)으로 입력되는 테스트 기준 전압(V_TR)은 구동 전류에 의해서 오프 셋에 영향을 받지 않는 상태가 될 수 있다. 여기서, 캘리브레이션 코드(CL_CD)가 활성화되는 시점부터 비교 결과 신호(R_CM)가 논리'하이'에서 논리'로우'로 비활성화되는 시점까지를 캘리브레이션 동작 구간(T1)이라고 정의할 수 있다.

다음으로, 셋업 동작시 도 1 의 전압 비교 회로(100)는 테스트 기준 전압(V_TR)을 제1 입력단(IN1)으로 입력받을 수 있고, 테스트 내부 전압(V_TI)을 제2 입력단(IN2)으로 입력받을 수 있다. 전압 비교 회로(100)는 테스트 기준 전압(V_TR)과 테스트 내부 전압(V_TI)을 비교하여 비교 결과 신호(R_CM)를 생성할 수 있다. 위에서 설명하였듯이, 전압 비교 회로(100)는 캘리브레이션 동작을 통해 7V에 대한 오프 셋이 안정적으로 설정된 상태이기 때문에 전압 비교 회로(100)는 테스트 기준 전압(V_TR)과 테스트 내부 전압(V_TI)에 대한 보다 정확한 비교 결과를 확보할 수 있다. 이어서, 셋업 코드(ST_CD)가 '000', '001', … '101'로 변화함에 따라 테스트 내부 전압(V_TI)의 전압 레벨은 점점 증가할 수 있다. 도면에서 볼 수 있듯이, 셋업 코드(ST_CD)가 '101'이 되었을 때 테스트 내부 전압(V_TI)이 테스트 기준 전압(V_TR)의 전압 레벨보다 높아질 수 있다. 그리고 전압 비교 회로(100)는 비교 결과 신호(R_CM)를 논리'로우'에서 논리'하이'로 활성화시킬 수 있다. 비교 결과 신호(R_CM)가 논리'하이'로 활성화될 때는 '101' 셋업 코드(ST_CD)는 최종 내부 전압을 생성하기 위한 정보로 저장될 수 있다. 여기서, 셋업 코드(ST_CD)가 활성화되는 시점부터 비교 결과 신호(R_CM)가 논리'하이'에서 논리'로우'로 비활성화되는 시점까지를 셋업 동작 구간(T2)이라고 정의할 수 있다.

본 발명의 일 실시예에 따른 반도체 장치는 캘리브레이션 동작을 통해 전압 비교 회로(100)의 오프 셋을 제어할 수 있고, 셋업 동작을 통해 테스트 내부 전압(V_TI)을 정확하게 설정할 수 있다.

도 6 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 보여주기 위한 블록도이다.

도 6 을 참조하면, 반도체 장치는 전압 비교 회로(100A)와, 캘리브레이션 제어 회로(200A)와, 입력 제어 회로(300A)와, 셋업 설정 회로(400A), 및 코드 저장 회로(500A)를 포함할 수 있다. 도 6 의 일 실시예에 따른 반도체 장치는 도 1 일 실시예에 따른 반도체 장치와 비교하여 코드 저장 회로(500A)를 더 포함할 수 있다. 전압 비교 회로(100A)와 캘리브레이션 제어 회로(200A)와, 입력 제어 회로(300A), 및 셋업 설정 회로(400A) 각각은 도 1 의 전압 비교 회로(100)와 캘리브레이션 제어 회로(200)와, 입력 제어 회로(300), 및 셋업 설정 회로(400A) 각각에 대응하는 구성이기 때문에 자세한 구성 및 동작은 생략할 수 있다.

여기서, 코드 저장 회로(500A)는 캘리브레이션 동작이 완료된 상태에서 캘리브레이션 코드(CL_CD)를 저장하기 위한 구성일 수 있다. 도 5 에서 볼 수 있듯이, 캘리브레이션 동작이 완료된 상태의 캘리브레이션 코드(CL_CD)는 '<2>'가 될 수 있다. 따라서, 코드 저장 회로(500A)는 '<2>'의 캘리브레이션 코드(CL_CD)를 저장할 수 있다. 그리고, 코드 저장 회로(500A)는 다음 캘리브레이션 동작시 저장된 캘리브레이션 코드(S_CD)를 캘리브레이션 제어 회로(200A)에 제공할 수 있다. 그래서 캘리브레이션 회로(200A)는 다음 캘리브레이션 동작시 저장된 캘리브레이션 코드(S_CD)인 '<2>' 캘리브레이션 코드(CL_CD)를 기준으로 캘리브레이션 동작을 수행할 수 있다. 따라서, 다음 캘리브레이션 동작은 캘리브레이션 동작 구간(T1)을 보다 줄여줄 수 있다.

도 7 은 도 1 및 도 6 의 반도체 장치의 구동 방법을 보여주기 위한 순서도이다.

우선, 도 1 및 도 7 을 참조하면, 반도체 장치의 구동 방법은 테스트 기준 전압 입력 단계(S710)와, 제1 캘리브레이션 동작 단계(S720), 및 제2 셋업 동작 단계(S730)를 포함할 수 있다.

우선, 테스트 기준 전압 입력 단계(S710)는 테스트 기준 전압(V_TR)을 전압 비교 회로(100)의 제1 입력단(IN1)과 제2 입력단(IN2)으로 입력하는 단계일 수 있다. 그리고, 제1 캘리브레이션 동작 단계(S720)는 테스트 기준 전압(V_TR)을 입력받아 전압 비교 회로(100)의 캘리브레이션 동작을 수행하기 위한 단계일 수 있다. 그리고, 제2 셋업 동작 단계(S730)는 전압 비교 회로(100)에 입력되는 테스트 기준 전압(V_TR)과 테스트 내부 전압(V_TI)을 비교하여 셋업 동작을 수행하는 단계일 수 있다. 기준 전압 입력 단계(S710)와, 제1 캘리브레이션 동작 단계(S720), 및 제2 셋업 동작 단계(S730)는 도 1 내지 도 5 에서 설명하였기 때문에 자세한 설명은 생략할 수 있다. 위에서 이미 설명하였지만, 제2 셋업 동작 단계(S730) 이후에는 테스트 내부 전압(V_TI)에 대한 셋업 동작이 완료된 상태이기 때문에 노말 동작시 테스트 내부 전압(V_TI)에 대응하는 최종 내부 전압을 생성할 수 있다.

한편, 반도체 장치를 장기적으로 사용하게 되면 반도체 장치의 내부 회로는 열화될 수 있다. 내부 회로가 열화되는 경우 내부 전압의 전압 레벨은 셋업 동작을 통해 설정된 전압 레벨과 달라질 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 장치는 제1 캘리브레이션 동작 단계(S720)와 제1 셋업 동작 단계(S730)를 통해 설정된 내부 전압을 사용하는 노말 동작 이후 다시 캘리브레이션 동작과 리셋 동작을 통해 내부 전압을 재설정할 수 있다. 내부 전압을 재설정하는 동작은 도 6 및 도 7 을 통해 설명하기로 한다.

도 6 및 도 7 을 참조하여 제1 셋업 동작 단계(S730) 이후 재설정 단계(S740)를 포함할 수 있다. 재설정 단계(S740)는 제1 셋업 동작 단계(S730)가 완료된 이후 테스트 내부 전압(V_TI)을 재설정하기 위한 단계일 수 있다. 재설정 단계(S740)는 코드 저장 단계(S741)와, 제2 캘리브레이션 동작 단계(S742), 및 제2 셋업 동작 단계(S743)를 포함할 수 있다.

우선, 코드 저장 단계(S741)는 캘리브레이션 제어 회로(200A)에서 제1 캘리브레이션 동작 단계(S720)가 완료된 상태에서의 캘리브레이션 코드(CL_CD)를 코드 저장 회로(500A)에 저장하기 위한 단계일 수 있다. 제2 캘리브레이션 동작 단계(S742)는 코드 저장 회로(500A)에서 제공되는 저장된 캘리브레이션 코드(S_CD)를 이용하여 캘리브레이션 동작을 수행하기 위한 단계일 수 있다. 위에서 설명하였듯이, 저장된 캘리브레이션 코드(S_CD)에 기초하여 캘리브레이션 동작을 수행하는 경우 캘리브레이션 동작 구간(T1)을 줄여줄 수 있다. 즉, 제1 캘리브레이션 동작 단계(S720)의 캘리브레이션 동작 구간(T1) 대비 제2 캘리브레이션 동작 단계(S742)의 캘리브레이션 동작 구간(T1)은 더 짧을 수 있다.

다음으로, 제2 셋업 동작 단계(S743)는 제2 캘리브레이션 동작 이후 전압 비교 회로(100A)에 입력되는 테스트 기준 전압(V_TR)과 테스트 내부 전압(V_TI)을 비교하여 셋업 동작을 수행하는 단계일 수 있다. 따라서, 제2 셋업 동작 단계(S743)를 통해 테스트 내부 전압(V_TI)에 대한 재설정이 가능할 수 있다.

본 발명의 일 실시예에 따른 반도체 장치는 제1 캘리브레이션 동작을 통해 생성되는 캘리브레이션 코드(CL_CD)를 저장할 수 있다. 그리고 저장된 캘리브레이션 코드(S_CD)를 이용하여 보다 빠른 제2 캘리브레이션 동작을 수행할 수 있다. 따라서, 제2 캘리브레이션 동작과 제2 셋업 동작을 통해 내부 전압을 보다 빠르게 재설정 할 수 있다.

본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100 : 전압 비교 회로 200 : 캘리브레이션 제어 회로
300 : 입력 제어 회로 400 : 셋업 설정 회로

Claims (14)

1. 제1 입력단 및 제2 입력단 각각을 통해 입력되는 테스트 기준 전압을 비교하여 비교 결과 신호를 생성하는 전압 비교 회로; 및
   캘리브레이션 동작시 상기 전압 비교 회로의 오프셋 값을 제어하기 위한 캘리브레이션 코드를 생성하여 상기 전압 비교 회로에 제공하는 캘리브레이션 제어 회로를 포함하는
   반도체 장치.
2. 제1항에 있어서,
   상기 전압 비교 회로는
   상기 제1 입력단 및 상기 제2 입력단을 통해 전달되는 입력 신호를 입력받는 입력 회로;
   상기 캘리브레이션 코드에 기초하여 상기 입력 회로의 구동 전류를 조절하는 조절 회로; 및
   상기 구동 전류가 반영된 상기 입력 회로의 출력 신호를 비교하여 상기 비교 결과 신호를 출력하는 출력 회로를 포함하는
   반도체 장치.
3. 제2항에 있어서,
   상기 입력 회로는
   상기 입력 신호를 차동으로 입력받아 소싱 전류와 싱킹 전류를 각각 생성하는 제1 및 제2 차동 입력 회로; 및
   상기 소싱 전류와 싱킹 전류에 기초하여 구동하는 전류 구동 회로를 포함하는
   반도체 장치.
4. 제2항에 있어서,
   상기 조절 회로는
   상기 캘리브레이션 코드 각각에 기초하여 활성화되며 서로 다른 로딩 값에 대응하는 전류를 출력하는 복수의 로딩 회로를 포함하는
   반도체 장치.
5. 제1항에 있어서,
   상기 제1 입력단에 연결되며 상기 입력 신호를 필터링 하는 제1 필터 회로; 및
   상기 제2 입력단에 연결되며 상기 입력 신호를 필터링 하는 제2 필터 회로를 더 포함하는
   반도체 장치.
6. 제2항에 있어서,
   상기 출력 회로의 입력단에 연결되며 상기 출력 회로로 입력되는 신호를 필터링 하는 제3 필터 회로를 더 포함하는
   반도체 장치.
7. 제1항에 있어서,
   상기 캘리브레이션 동작시 상기 제1 입력단과 상기 제2 입력단으로 입력되는 신호의 입력 경로를 제어하는 입력 제어 회로를 더 포함하는 반도체 장치.
8. 제7항에 있어서,
   상기 입력 제어 회로는 상기 캘리브레이션 동작시 상기 테스트 기준 전압을 상기 제1 및 제2 입력단으로 전달하고, 셋업 동작시 상기 테스트 기준 전압을 상기 제1 입력단으로 전달하고 테스트 내부 전압을 상기 제2 입력단으로 전달하는 것을 특징으로 하는 반도체 장치.
9. 제1항에 있어서,
   셋업 동작시 상기 비교 결과 신호에 기초하여 전압 레벨이 조절되는 테스트 내부 전압을 생성하는 셋업 설정 회로를 더 포함하는
   반도체 장치.
10. 제9항에 있어서,
    상기 셋업 설정 회로는
    상기 비교 결과 신호에 기초하여 셋업 코드를 생성하는 셋업 제어 회로; 및
    상기 셋업 코드에 대응하는 전압 레벨을 가지는 상기 테스트 내부 전압을 생성하는 전압 생성 회로를 포함하는
    반도체 장치.
11. 제1항에 있어서,
    상기 캘리브레이션 동작이 완료된 상태에서 상기 캘리브레이션 코드를 저장하고 다음 캘리브레이션 동작시 저장된 캘리브레이션 코드를 상기 캘리브레이션 제어 회로에 제공하는 것을 특징으로 하는 반도체 장치.
12. 테스트 동작을 통해 내부 전압을 설정하는 전압 비교 회로를 포함하는 반도체 장치에 있어서,
    테스트 기준 전압을 상기 전압 비교 회로에 입력하는 단계;
    상기 테스트 기준 전압을 입력받아 상기 전압 비교 회로의 캘리브레이션 동작을 수행하는 단계;
    상기 전압 비교 회로에 입력되는 상기 테스트 기준 전압과 테스트 내부 전압을 비교하여 셋업 동작을 수행하는 단계를 포함하는
    반도체 장치의 구동 방법.
13. 제12항에 있어서,
    상기 셋업 동작이 완료된 이후 상기 테스트 내부 전압을 재설정하는 단계를 더 포함하는
    반도체 장치의 구동 방법.
14. 제13항에 있어서,
    상기 재설정하는 단계는
    상기 캘리브레이션 동작을 수행하는 단계가 완료된 상태에서의 캘리브레이션 코드를 저장하는 단계;
    상기 저장하는 단계에서 저장된 캘리브레이션 코드를 이용하여 다음 캘리브레이션 동작을 수행하는 단계; 및
    상기 전압 비교 회로에 입력되는 상기 테스트 기준 전압과 상기 테스트 내부 전압을 비교하여 다음 셋업 동작을 수행하는 단계를 포함하는
    반도체 장치의 구동 방법.

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