KR20210158797A

KR20210158797A - MCT device having uniform turn-off characteristics and method for manufacturing the same

Info

Publication number: KR20210158797A
Application number: KR1020210078878A
Authority: KR
Inventors: 박건식; 원종일; 조두형; 장현규; 정동윤
Original assignee: 한국전자통신연구원
Priority date: 2020-06-24
Filing date: 2021-06-17
Publication date: 2021-12-31
Also published as: KR102509083B1

Abstract

The present invention may improve the current driving capability of an off-FET and the uniformity of a device operation by forming an off-FET channel of a uniform and short length using a self-aligning process of a spacer formation and recession method. According to the present invention, it is possible to manufacture an MCT device that is turned off at a low gate voltage or a gate voltage of 0V.

Description

MCT device having uniform turn-off characteristics and method for manufacturing the same

본 발명은 전력 반도체 소자(Power semiconductor device)에 관한 것으로, 특히, MCT(MOS-controlled thyristor) 소자에 관한 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power semiconductor device, and more particularly, to a technology for a MOS-controlled thyristor (MCT) device.

MCT(MOS controlled thyristor)는 PNPN 접합 구조의 사이리스터(thyristor)에 MOS(Metal-Oxide-Semiconductor) 게이트(gate)를 집적하여 게이트 전압으로 사이리스터(thyristor)의 턴온과 턴오프를 제어하는 소자이다.A MOS controlled thyristor (MCT) is a device that integrates a MOS (Metal-Oxide-Semiconductor) gate into a thyristor of a PNPN junction structure and controls the turn-on and turn-off of the thyristor with the gate voltage.

MCT는 MOSFET(Metal-Oxide-Semiconductor field-effect transistor), BJT(bipolar junction transistor), IGBT(insulated-gated bipolar transistor) 등의 다른 전력 반도체 소자에 비하여 높은 전류 구동 능력(current driving capability)과 낮은 온-상태 전압 손실 등 우수한 전기적 특성을 갖는다.Compared to other power semiconductor devices such as metal-oxide-semiconductor field-effect transistor (MOSFET), bipolar junction transistor (BJT), and insulated-gated bipolar transistor (IGBT), MCT has high current driving capability and low ON-state. - It has excellent electrical properties such as state voltage loss.

또한, MCT는 높은 임피던스를 갖는 MOS 게이트에 전압을 인가하여 온-오프를 구동하기 때문에, 기존의 전류로 온-오프를 구동하는 GTO (gate turn-off thyristor) 보다 전력손실이 매우 작고 스위칭 손실이 작으며, 구동회로 구현이 쉽다는 장점이 있다. In addition, since the MCT drives on-off by applying a voltage to the MOS gate having a high impedance, the power loss is very small and the switching loss is much smaller than that of the GTO (gate turn-off thyristor) that drives on-off with the existing current. It is small and has the advantage of being easy to implement a driving circuit.

또한, MCT는 고에너지 기폭장치, 전자기력 추진장치 등의 펄스파워 전원시스템에 있어서 기존에 스위치로 사용되던 스파크 갭(spark gap)에 비해서 우수한 timing accuracy를 가지며, 간단한 triggering 뿐만 아니라 펄스 회수(pulse-life)에 제한이 없고, 안정성과 내구성이 뛰어나며, 소형/경량화 및 낮은 비용의 장점이 있다.In addition, MCT has excellent timing accuracy compared to the spark gap used as a switch in the pulse power power supply system such as high energy detonator and electromagnetic propulsion device, and not only simple triggering but also pulse-life ), has excellent stability and durability, and has the advantages of small size/light weight and low cost.

한편, MCT는 온-상태에서 사이리스터 내부의 PNP BJT와 NPN BJT의 회생동작(regenerative action)에 의하여 게이트 전원을 단락시켜도 온-상태가 유지되기 때문에 턴-오프 성능이 소자의 전류 구동 능력을 결정한다.On the other hand, since the on-state of the MCT is maintained even when the gate power is short-circuited by the regenerative action of the PNP BJT and NPN BJT inside the thyristor in the on-state, the turn-off performance determines the current driving capability of the device. .

MCT 소자는 PNPN 사이리스터 구조에 MOS Gate를 집적하여 on-FET의 턴-온으로 사이리스터를 턴-온 시키고, off-FET의 턴-온으로 사이리스터를 턴-오프 시키며, 턴-오프 성능이 MCT 소자의 전류 구동능력을 결정하기 때문에, 짧은 채널 길이의 off-FET가 형성되어야 한다. The MCT device integrates a MOS gate in the PNPN thyristor structure to turn on the thyristor by turning on the on-FET and turn off the thyristor by turning on the off-FET, and the turn-off performance of the MCT device is Because it determines the current driving capability, an off-FET with a short channel length must be formed.

또한, 턴-오프 시, 소자 파손을 방지하기 위해서는 MCT 소자 전체에서 off-FET가 균일한 특성을 가져야 하며, 이를 위해서는 균일한 채널 길이의 off-FET 형성이 요구된다.In addition, in order to prevent device damage during turn-off, the off-FET should have uniform characteristics throughout the MCT device, and for this, an off-FET having a uniform channel length is required.

또한, MCT소자의 제작에 있어서, 사이리스터의 높은 항복전압(breakdown voltage) 특성과 높은 에미터 주입 특성(emitter Injection Characteristics)을 갖기 위해서는, 상부 base (n-MCT의 경우 P-base)의 높은 농도와 상부 emitter (n-MCT의 경우 N-emitter)의 높은 농도가 요구된다. In addition, in the manufacture of the MCT device, in order to have the high breakdown voltage and high emitter injection characteristics of the thyristor, a high concentration of the upper base (P-base in the case of n-MCT) and A high concentration of the upper emitter (N-emitter for n-MCT) is required.

그러나 이러한 P-base 및 N-emitter의 높은 농도는 on-FET의 문턱전압(Vth)을 양(+)의 값을 갖게 하고, off-FET의 문턱전압(Vth)을 음(-)의 방향으로 크게 이동시켜 MCT의 턴-오프 성능을 저하시킬 뿐만 아니라 게이트 구동회로를 복잡하게 한다.However, these high concentrations of P-base and N-emitter make the threshold voltage (Vth) of the on-FET have a positive (+) value and shift the threshold voltage (Vth) of the off-FET in a negative (-) direction. The large shift not only degrades the turn-off performance of the MCT, but also complicates the gate driving circuit.

상술한 문제점을 해결하기 위한 본 발명의 목적은 전류 구동 능력, 소자 동작의 균일도(uniformity) 및 턴-오프 성능을 향상시키기 위해 균일하고 짧은 길이로 형성된 off-FET 채널을 갖는 MCT 소자 및 그 제조 방법을 제공하는 데 있다. 또한 본 발명의 다른 목적은 낮은 게이트 전압 또는 0V의 게이트 전압에서 턴-오프 되는 MCT 소자 및 그 제조 방법을 제공하는 데 있다. An object of the present invention for solving the above-mentioned problems is an MCT device having an off-FET channel formed in a uniform and short length in order to improve current driving capability, uniformity of device operation, and turn-off performance, and a method for manufacturing the same is to provide Another object of the present invention is to provide an MCT device that is turned off at a low gate voltage or a gate voltage of 0V, and a method for manufacturing the same.

본 발명의 전술한 목적 및 그 이외의 목적과 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부된 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.The above and other objects, advantages and features of the present invention, and a method for achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings.

상술한 목적을 달성하기 위한 본 발명의 일면에 따른 MCT 소자의 제조 방법은, 기판 내에 제1 도전형의 불순물로 도핑된 제1 도전형의 베이스 영역과 상기 제1 도전형의 베이스 영역 내에서 제2 도전형의 불순물로 도핑된 제2 도전형의 에미터 영역을 형성하는 단계; 상기 기판 상에 형성된 산화막으로서, 상기 제2 도전형의 에미터 영역을 상부로 노출시키는 상기 산화막의 측면에 스페이서를 형성하는 단계; 상기 스페이서에 의해 상부로 노출되는 상기 제2 도전형의 에미터 영역에 상기 제1 도전형의 불순물을 이온-주입하여 off-FET의 제1 도전형의 드레인 영역을 형성하여, 상기 제2 도전형의 에미터 영역의 접합면과 상기 제1 도전형의 드레인 영역의 접합면 사이에 정의되는 off-FET의 채널 영역을 형성하는 단계; 상기 스페이서의 제거에 따라, 상부로 노출되는 상기 off-FET의 채널 영역에 상기 제1 도전형의 불순물을 이온-주입하는 단계; 상기 산화막을 제거한 후, 상기 제1 도전형의 드레인 영역과 상기 제2 도전형의 에미터 영역을 상부로 노출시키는 게이트 전극층을 상기 기판 상에 형성하는 단계; 상기 게이트 전극층에 의해 상부로 노출된 상기 제2 도전형의 에미터 영역에 상기 제2 도전형의 불순물을 이온-주입하여 제2 도전형의 도핑 영역을 형성하는 단계; 및 상기 게이트 전극층, 상기 제1 도전형의 드레인 영역 및 상기 제2 도전형의 도핑 영역 상에 캐소드 전극으로 사용되는 상부 메탈층과 상기 기판의 하부면 상에 어노드 전극으로 사용되는 하부 메탈층을 형성하는 단계를 포함할 수 있다.In a method for manufacturing an MCT device according to an aspect of the present invention for achieving the above object, a first conductivity type base region doped with an impurity of a first conductivity type in a substrate and a first conductivity type base region in the first conductivity type base region forming an emitter region of a second conductivity type doped with impurities of the second conductivity type; forming a spacer on a side surface of the oxide film formed on the substrate and exposing an emitter region of the second conductivity type upward; Impurities of the first conductivity type are ion-implanted into the emitter region of the second conductivity type exposed upward by the spacer to form a drain region of the first conductivity type of the off-FET, and the second conductivity type forming a channel region of an off-FET defined between the junction surface of the emitter region of ion-implanting the impurity of the first conductivity type into the channel region of the off-FET exposed to the upper portion according to the removal of the spacer; after removing the oxide layer, forming a gate electrode layer on the substrate exposing the drain region of the first conductivity type and the emitter region of the second conductivity type on the substrate; forming a doped region of a second conductivity type by ion-implanting impurities of the second conductivity type into the emitter region of the second conductivity type exposed upwardly by the gate electrode layer; and an upper metal layer used as a cathode on the gate electrode layer, the drain region of the first conductivity type, and the doped region of the second conductivity type, and a lower metal layer used as an anode electrode on the lower surface of the substrate. It may include the step of forming.

실시 예에서, 상기 off-FET의 채널 영역을 형성하는 단계는, 상기 스페이서와 상기 스페이서에 의해 상부로 노출되는 상기 제2 도전형의 에미터 영역 상에 형성된 포토레지스트 패턴을 이온 주입용 마스크로 이용하여, 상기 스페이서와 상기 포토레지스트 패턴에 의해 상부로 노출된 제2 도전형의 에미터 영역에 상기 제1 도전형의 불순물을 주입하는 이온 주입 공정을 진행하는 단계일 수 있다.In an embodiment, the forming of the channel region of the off-FET may include using the spacer and the photoresist pattern formed on the emitter region of the second conductivity type exposed upward by the spacer as an ion implantation mask. Thus, the ion implantation process of implanting the impurities of the first conductivity type into the emitter region of the second conductivity type exposed upward by the spacer and the photoresist pattern may be performed.

실시 예에서, 상기 off-FET의 채널 영역은, 상기 스페이서의 아래에서, 상기 제2 도전형의 에미터 영역의 접합면과 상기 제1 도전형의 드레인 영역의 접합면 사이의 측면 방향으로 형성된 것일 수 있다.In an embodiment, the channel region of the off-FET is formed in a lateral direction between the junction surface of the emitter region of the second conductivity type and the junction surface of the drain region of the first conductivity type under the spacer can

실시 예에서, 상기 off-FET의 채널 영역에 상기 제1 도전형의 불순물을 이온-주입하는 단계는, 등방성 식각 공정을 이용하여, 상기 스페이서를 제거하는 단계; 및 상기 등방성 식각 공정에 의해, 상부로 노출된 상기 off-FET의 채널 영역에 상기 제1 도전형의 불순물을 이온-주입하여, 상기 off-FET의 턴온 전압을 조절하는 단계를 포함할 수 있다.In an embodiment, the ion-implanting of the impurities of the first conductivity type into the channel region of the off-FET may include removing the spacers using an isotropic etching process; and adjusting a turn-on voltage of the off-FET by ion-implanting the impurities of the first conductivity type into the channel region of the off-FET exposed upward by the isotropic etching process.

실시 예에서, 상기 off-FET의 채널 영역에 이온-주입되는 상기 제1 도전형의 불순물은, 제1 도전형의 불순물이고, 상기 제1 도전형의 불순물의 이온 주입량은 1×10¹¹ 내지 1×10¹³ cm^-2인 것일 수 있다.In an embodiment, the first conductivity type impurity ion-implanted into the channel region of the off-FET is a first conductivity type impurity, and the ion implantation amount of the first conductivity type impurity is 1×10 ¹¹ to 1 ×10 ¹³ cm ^-2 may be.

실시 예에서, 상기 off-FET의 채널 영역에 상기 제1 도전형의 불순물을 이온-주입하는 단계는, 식각 공정을 이용하여, 상기 스페이서와 상기 산화막을 더 제거하는 단계; 상기 스페이서와 상기 산화막의 제거에 따라, 상부로 노출되는 기판의 표면에 다른 산화막을 형성하는 단계; 상기 다른 산화막 상에 형성된 다른 포토레지스트 패턴으로서, 상기 제1 도전형의 베이스 영역과 상기 제1 도전형의 베이스 영역에 인접한 다른 제1 도전형의 베이스 영역 사이에 상기 다른 포토레지스트 패턴을 형성하는 단계; 및 상기 다른 포토레지스트 패턴을 이온 주입용 마스크로 이용하여, 상기 off-FET의 채널 영역과 상기 off-FET의 채널 영역에 인접한 on-FET의 채널 영역에 제1 도전형의 불순물을 이온-주입하는 이온 주입 공정을 진행하는 단계를 포함할 수 있다.In an embodiment, the ion-implanting of the impurity of the first conductivity type into the channel region of the off-FET may include: further removing the spacer and the oxide layer using an etching process; forming another oxide film on the surface of the substrate exposed upwardly according to the removal of the spacer and the oxide film; forming the other photoresist pattern between the base region of the first conductivity type and the base region of the other first conductivity type adjacent to the base region of the first conductivity type as another photoresist pattern formed on the other oxide layer; ; and ion-implanting an impurity of the first conductivity type into the channel region of the off-FET and the channel region of the on-FET adjacent to the channel region of the off-FET by using the other photoresist pattern as an ion implantation mask. It may include performing an ion implantation process.

실시 예에서, 상기 on-FET의 채널 영역은 상기 제1 도전형의 베이스 영역의 표면 아래 영역일 수 있다.In an embodiment, the channel region of the on-FET may be a sub-surface region of the base region of the first conductivity type.

실시 예에서, 상기 off-FET의 채널 영역에 상기 제1 도전형의 불순물을 이온-주입하는 단계는, 식각 공정을 이용하여, 상기 산화막과 상기 스페이서를 더 제거하는 단계; 상기 산화막과 상기 스페이서의 제거에 따라, 상부로 노출되는 상기 기판의 전면에 다른 산화막을 형성하는 단계; 및 상기 off-FET의 채널 영역과 상기 off-FET의 채널 영역에 인접한 on-FET의 채널 영역에 제1 도전형의 불순물을 이온-주입하여, 상기 기판의 전면에 문턱전압 조절층을 형성하는 단계를 포함할 수 있다.In an embodiment, the ion-implanting of the impurity of the first conductivity type into the channel region of the off-FET may include: further removing the oxide layer and the spacer using an etching process; forming another oxide layer on the entire surface of the substrate exposed upwardly according to the removal of the oxide layer and the spacer; and forming a threshold voltage control layer on the entire surface of the substrate by ion-implanting impurities of the first conductivity type into the channel region of the off-FET and the channel region of the on-FET adjacent to the channel region of the off-FET. may include

실시 예에서, 상기 제1 도전형의 불순물이 p형의 불순물인 경우, 상기 제2 도전형의 불순물은 n형 불순물이고, 상기 제1 도전형의 불순물이 n형 불순물인 경우, 상기 제2 도전형의 불순물은 p형의 불순물일 수 있다.In an embodiment, when the impurity of the first conductivity type is a p-type impurity, the impurity of the second conductivity type is an n-type impurity, and when the impurity of the first conductivity type is an n-type impurity, the second conductivity The type impurity may be a p type impurity.

본 발명의 다른 일면에 따른 MCT 소자는, 제1 도전형의 불순물로 도핑된 제1 도전형의 에미터층 및 상기 제1 도전형의 에미터층 상에 배치된 상기 제2 도전형의 불순물로 도핑된 제2 도전형 베이스층을 포함하는 기판; 상기 제2 도전형 베이스층 내에 배치된 제1 도전형의 베이스 영역; 상기 제1 도전형의 베이스 영역 내에 배치된 제2 도전형의 에미터 영역; 상기 제2 도전형의 에미터 영역 내에 배치된 제2 도전형의 도핑 영역과 상기 제2 도전형의 도핑 영역을 둘러싸는 off-FET의 제1 도전형의 드레인 영역; 상기 제2 도전형의 에미터 영역 내에서 상기 제1 도전형의 드레인 영역의 접합면과 상기 제2 도전형의 에미터 영역의 접합면 사이에 배치되고, 상기 제1 도전형의 불순물이 도핑된 off-FET의 채널 영역; 상기 제1 도전형의 베이스 영역 내에서 상기 off-FET의 채널 영역에 인접하도록 상기 제2 도전형의 에미터 영역의 접합면과 상기 제1 도전형의 베이스 영역의 접합면 사이에 배치되는 on-FET의 채널 영역; 상기 기판의 전면 상에 배치되고, 상기 제2 도전형 도핑 영역과 상기 제1 도전형의 드레인 영역을 상부로 노출시키는 개구부를 구비한 게이트 전극층; 층간 절연막을 사이에 두고, 상기 게이트 전극 층과 상기 개구부에 의해 상기 상부로 노출되는 제2 도전형의 도핑 영역과 제1 도전형의 드레인 영역 상에 배치된 캐소드 전극층; 및 상기 기판의 하부면 상에 배치된 어노드 전극층을 포함할 수 있다.The MCT device according to another aspect of the present invention includes an emitter layer of a first conductivity type doped with impurities of a first conductivity type and doped with impurities of the second conductivity type disposed on the emitter layer of the first conductivity type. a substrate including a second conductivity-type base layer; a base region of a first conductivity type disposed in the second conductivity type base layer; an emitter region of a second conductivity type disposed within the base region of the first conductivity type; a doped region of a second conductivity type disposed in an emitter region of the second conductivity type and a drain region of a first conductivity type of an off-FET surrounding the doped region of the second conductivity type; Within the emitter region of the second conductivity type the first is disposed between the joint surfaces of the joint surface and the emitter region of the second conductivity type in the drain region of the conductivity type, the impurity of the first conductivity type doping off-FET's channel region; on-, disposed between the junction surface of the emitter region of the second conductivity type and the junction surface of the base region of the first conductivity type so as to be adjacent to the channel region of the off-FET in the base region of the first conductivity type the channel region of the FET; a gate electrode layer disposed on the entire surface of the substrate and having an opening exposing the second conductivity-type doping region and the first conductivity-type drain region thereon; a cathode electrode layer disposed on the doped region of the second conductivity type and the drain region of the first conductivity type exposed to the upper portion by the gate electrode layer and the opening, with an interlayer insulating layer interposed therebetween; and an anode electrode layer disposed on the lower surface of the substrate.

실시 예에서, 상기 off-FET와 상기 on-FET의 전기적 특성을 향상시키기 위해, 상기 off-FET의 채널 영역과 상기 on-FET의 채널 영역의 전체 또는 일부에 상기 제1 도전형의 불순물이 도핑될 수 있다.In an embodiment, in order to improve the electrical characteristics of the off-FET and the on-FET, all or part of the channel region of the off-FET and the channel region of the on-FET are doped with impurities of the first conductivity type can be

실시 예에서, 상기 off-FET의 채널 영역은, 상기 제2 도전형의 베이스층 상에 형성된 산화막으로서, 상기 산화막의 측면에 형성된 스페이서와 상기 제2 도전형의 에미터 영역 상에 형성된 포토레지스트 패턴을 이용하는 자기 정렬 공정에 의해 형성될 수 있다.In an embodiment, the channel region of the off-FET is an oxide film formed on the base layer of the second conductivity type, and a spacer formed on a side surface of the oxide film and a photoresist pattern formed on the emitter region of the second conductivity type It can be formed by a self-aligning process using

실시 예에서, 상기 제2 도전형의 도핑 영역, 상기 제1 도전형의 드레인 영역, off-FET의 채널 영역 및 상기 on-FET의 채널 영역은, 상기 기판을 위에서 바라볼 때, 라인 형태로 연장되며, 상기 게이트 전극층의 개구부는, 상기 기판을 위에서 바라볼 때, 상기 라인 형태로 연장되는 상기 제2 도전형의 도핑 영역과 상기 제1 도전형의 드레인 영역의 일부를 상부로 노출하도록 라인 형태를 가질 수 있다.In an embodiment, the doped region of the second conductivity type, the drain region of the first conductivity type, the off-FET channel region and the on-FET channel region extend in a line shape when the substrate is viewed from above. and the opening of the gate electrode layer has a line shape to expose a portion of the doped region of the second conductivity type and the drain region of the first conductivity type extending in the line shape when the substrate is viewed from above. can have

실시 예에서, 상기 기판을 위에서 바라볼 때, 상기 제2 도전형 에미터 영역은 원형이고, 상기 제1 도전형의 off-FET 채널 영역은 상기 제2 도전형 에미터 영역의 끝 부분에서 원띠 형상을 가지고, 상기 제2 도전형 도핑 영역은 상기 off-FET 채널 영역을 사이에 두고 상기 on-FET 채널 영역과 이격되고, 상기 기판의 표면으로 노출된 상기 제2 도전형의 베이스 영역은 상기 on-FET 채널 영역을 사이에 두고 상기 off-FET 채널 영역과 일정한 거리로 이격되고, 상기 게이트 전극층의 개구부는, 상기 기판을 위에서 바라볼 때, 상기 제2 도전형의 도핑 영역과 상기 제1 도전형의 드레인 영역의 일부를 상부로 노출시키는 원형일 수 있다.In an embodiment, when the substrate is viewed from above, the emitter region of the second conductivity type is circular, and the off-FET channel region of the first conductivity type has a circular band shape at the end of the emitter region of the second conductivity type The second conductivity type doped region is spaced apart from the on-FET channel region with the off-FET channel region interposed therebetween, and the base region of the second conductivity type exposed to the surface of the substrate is the on-FET channel region. It is spaced apart from the off-FET channel region by a predetermined distance with a FET channel region interposed therebetween, and the opening of the gate electrode layer is formed of the doped region of the second conductivity type and the doped region of the first conductivity type when the substrate is viewed from above. It may be a circular shape exposing a portion of the drain region upward.

실시 예에서, 상기 기판을 위에서 바라볼 때, 상기 기판의 표면으로 노출되는 상기 제2 도전형 베이스층은 원형이고, 상기 기판의 표면으로 노출되는 상기 on-FET의 채널 영역은 상기 기판의 표면으로 노출되는 상기 제2 도전형 베이스층을 둘러싸는 원띠 형상을 가지고, 상기 off-FET의 채널 영역은 on-FET 채널 영역을 둘러싸는 원띠 형상을 가지며, 상기 제1 도전형의 드레인 영역은 상기 off-FET의 채널 영역을 둘러싸고, 상기 게이트 전극층의 개구부는,In an embodiment, when the substrate is viewed from above, the second conductivity type base layer exposed to the surface of the substrate is circular, and the channel region of the on-FET exposed to the surface of the substrate is the surface of the substrate. has a circular band shape surrounding the exposed second conductivity type base layer, the channel region of the off-FET has a circular band shape surrounding the on-FET channel region, and the drain region of the first conductivity type is the off-FET Surrounding the channel region of the FET, the opening of the gate electrode layer,

상기 기판 위에서 바라볼 때, 상기 제2 도전형의 도핑 영역과 상기 제1 도전형의 드레인 영역의 일부를 상부로 노출시키는 것일 수 있다.When viewed from above the substrate, a portion of the doped region of the second conductivity type and the drain region of the first conductivity type may be exposed upwardly.

실시 예에서, 상기 기판을 위에서 바라볼 때, 상기 제2 도전형의 에미터 영역은 팔각 형상이고, 상기 제1 도전형의 off-FET 채널 영역은 상기 제2 도전형의 에미터 영역의 끝 부분에서 팔각 띠 형상을 가지고, 상기 제2 도전형의 도핑 영역은 상기 off-FET 채널 영역을 사이에 두고 상기 on-FET 채널 영역과 이격되고, 상기 기판의 표면으로 노출된 제2 도전형 베이스 영역은 상기 on-FET 채널 영역을 사이에 두고 상기 off-FET 채널 영역과 일정한 거리로 이격되고, 상기 게이트 전극층의 개구부는, 상기 기판 위에서 바라볼 때, 상기 제2 도전형의 도핑 영역과 상기 제1 도전형의 드레인 영역의 일부를 상부로 노출시키는 것일 수 있다.In an embodiment, when the substrate is viewed from above, the emitter region of the second conductivity type has an octagonal shape, and the off-FET channel region of the first conductivity type is an end portion of the emitter region of the second conductivity type has an octagonal band shape, the second conductivity type doped region is spaced apart from the on-FET channel region with the off-FET channel region interposed therebetween, and the second conductivity type base region exposed to the surface of the substrate includes: The on-FET channel region is interposed therebetween and spaced apart from the off-FET channel region by a predetermined distance, and the opening of the gate electrode layer, when viewed from the substrate, includes the doped region of the second conductivity type and the first conductivity It may be to expose a part of the drain region of the mold to the top.

실시 예에서, 상기 기판의 표면으로 노출되는 제2 도전형의 베이스 영역은 원형의 형상이고, 상기 팔각 형상의 제2 도전형의 에미터 영역과 상기 팔각 띠 형상의 상기 off-FET 채널 영역은 상기 제2 도전형의 베이스 영역과 인접한 부분에서 오목한 변을 갖는 것일 수 있다.In an embodiment, the base region of the second conductivity type exposed to the surface of the substrate has a circular shape, and the emitter region of the second conductivity type of the octagonal shape and the off-FET channel region of the octagonal band shape are the It may have a concave side in a portion adjacent to the second conductivity type base region.

본 발명의 MCT소자의 제작 공정에서, 스페이서 형성과 제거(spacer formation and recession) 방법의 자기-정렬(self-align) 공정을 이용하여 균일하고 짧은 길이의 off-FET 채널이 형성됨으로써, off-FET의 전류 구동 능력과 소자 동작의 균일도(uniformity)를 향상시킬 수 있다.In the manufacturing process of the MCT device of the present invention, an off-FET channel of a uniform and short length is formed using a self-aligning process of a spacer formation and recession method. It is possible to improve the current driving ability of the device and the uniformity of the device operation.

또한 본 발명은 off-FET의 채널 영역에 선택적으로 채널 이온 주입(channel ion implantation)을 진행함으로써, 낮은 게이트 전압에서 off-FET를 턴-온시켜 MCT의 턴-오프 성능을 향상시킬 수 있을 뿐만 아니라, 공핍형(depletion mode)의 off-FET 채널을 형성함으로써 0V의 게이트 전압에서 MCT 소자를 턴오프시킬 수 있다.In addition, the present invention can not only improve the turn-off performance of the MCT by turning on the off-FET at a low gate voltage by selectively performing channel ion implantation into the channel region of the off-FET, but also , it is possible to turn off the MCT device at a gate voltage of 0V by forming an off-FET channel of a depletion mode.

또한 본 발명은 MCT 소자의 모든 단위 셀에 off-FET과 on-FET가 배치되며, 평면에서 바라볼 때 off-FET의 채널 길이가 균일하게 형성됨으로써, 자기-정렬 공정(self-align)에서 균일한 성능을 갖는 MCT 소자를 제작할 수 있다.In addition, in the present invention, an off-FET and an on-FET are disposed in all unit cells of the MCT device, and the channel length of the off-FET is uniformly formed when viewed from a plane, so that it is uniform in the self-alignment process (self-alignment). It is possible to fabricate an MCT device with a single performance.

도 1a는 일반적인 n형 MCT 소자의 단위 셀에 대한 단면 구조를 도시한 모식도이다.
도 1b는 도 1a에 도시한 MCT 소자의 등가 회로를 도시한 도면이다.
도 2 내지 11은 본 발명의 실시 예에 따른 MCT 소자의 제조 공정을 설명하기 위한 단면도들이다.
도 12 및 13은 도 7 및 8에서 off-FET 채널 영역에 p형 불순물을 이온-주입하기 위한 공정의 다른 실시 예를 설명하기 위한 단면도들이다.
도 14는 본 발명의 제1 실시 예에 따라 제조된 MCT 소자를 게이트 절연막, 층간 절연막 및 상부 메탈층을 제거한 상태에서 위에서 바라본 평면도이다.
도 15는 도 14에 도시한 절단선 D-D'를 따라 절단한 MCT 소자의 입체 단면도이다.
도 16은 본 발명의 제2 실시 예에 따른 게이트 전극층을 위에서 바라본 평면도이다.
도 17은 도 16에 도시된 게이트 전극층의 아래에 배치되는 게이트 절연막과 상기 게이트 전극층의 상부에 배치되는 층간 절연막과 상부 메탈층을 제거한 상태에서 MCT 소자를 위에서 바라본 평면도이다.
도 18은 도 16에 도시된 게이트 전극층을 제거한 상태에서 도 17에 도시된 절단선 A-A'를 따라 절단된 MCT 소자의 입체 단면도이다.
도 19는 본 발명의 제3 실시 예에 따른 게이트 전극층을 위에서 바라본 평면도이다.
도 20은 도 19에 도시된 게이트 전극층의 하부에 배치된 게이트 절연막과 상부에 배치된 층간 절연막 및 캐소드로 사용되는 상부 메탈층을 제거한 상태에서 MCT 소자를 위에서 바라본 평면도이다.
도 21은 도 20에 도시한 절단선 B-B'를 따라 절단한 MCT 소자의 입체 단면도이다.
도 22는 본 발명의 제4 실시 예에 따른 게이트 전극층을 위에서 바라본 평면도이다.
도 23은 도 22에 도시된 게이트 전극층의 아래에 배치되는 게이트 절연막과 위에 배치되는 층간 절연막 및 캐소드로 사용되는 상부 메탈층을 제거한 상태에서 MCT 소자를 위에서 바라본 평면도이다.
도 24는 도 23에 도시된 절단선 C-C'를 따라 절단한 MCT 소자의 입체 단면도이다.1A is a schematic diagram illustrating a cross-sectional structure of a unit cell of a general n-type MCT device.
1B is a diagram showing an equivalent circuit of the MCT device shown in FIG. 1A.
2 to 11 are cross-sectional views for explaining the manufacturing process of the MCT device according to an embodiment of the present invention.
12 and 13 are cross-sectional views for explaining another embodiment of a process for ion-implanting a p-type impurity into an off-FET channel region in FIGS. 7 and 8 .
14 is a plan view of the MCT device manufactured according to the first embodiment of the present invention as viewed from above in a state in which the gate insulating film, the interlayer insulating film, and the upper metal layer are removed.
15 is a three-dimensional cross-sectional view of the MCT device taken along the cutting line D-D' shown in FIG. 14 .
16 is a top plan view of a gate electrode layer according to a second exemplary embodiment of the present invention.
17 is a plan view of the MCT device viewed from above in a state in which the gate insulating layer disposed under the gate electrode layer shown in FIG. 16, the interlayer insulating layer disposed on the gate electrode layer, and the upper metal layer are removed.
18 is a three-dimensional cross-sectional view of the MCT device taken along the cutting line A-A' shown in FIG. 17 in a state in which the gate electrode layer shown in FIG. 16 is removed.
19 is a top plan view of a gate electrode layer according to a third exemplary embodiment of the present invention.
20 is a plan view of the MCT device viewed from above in a state in which the gate insulating film disposed under the gate electrode layer shown in FIG. 19, the interlayer insulating film disposed thereon, and the upper metal layer used as the cathode are removed.
21 is a three-dimensional cross-sectional view of the MCT device taken along the cutting line B-B' shown in FIG.
22 is a top plan view of a gate electrode layer according to a fourth exemplary embodiment of the present invention.
23 is a plan view of the MCT device viewed from above in a state in which the gate insulating layer disposed under the gate electrode layer shown in FIG. 22, the interlayer insulating layer disposed thereon, and the upper metal layer used as the cathode are removed.
24 is a three-dimensional cross-sectional view of the MCT device taken along the cutting line C-C' shown in FIG.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 MCT 소자 및 그 제조 방법에 대해 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 발명의 이해를 돕기 위해 다소 과장되게 도시되고, 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성 요소로 해석한다.Hereinafter, an MCT device and a manufacturing method thereof according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. Widths and thicknesses of layers or regions shown in the accompanying drawings are exaggerated to help understand the invention, and like reference numerals are interpreted as like elements throughout the detailed description.

우선, 본 발명의 이해를 돕기 위해, 도 1a 및 1b를 참조하여 일반적인 MCT 소자를 간략히 설명한 후, 본 발명의 실시 예에 따른 MCT 소자에 대해 상세히 설명하기로 한다.First, in order to facilitate understanding of the present invention, a general MCT device will be briefly described with reference to FIGS. 1A and 1B, and then, an MCT device according to an embodiment of the present invention will be described in detail.

도 1a는 일반적인 n형 MCT 소자의 단위 셀에 대한 단면 구조를 도시한 모식도이고, 도 1b는 도 1a에 도시한 MCT 소자의 등가 회로이다.1A is a schematic diagram showing a cross-sectional structure of a unit cell of a general n-type MCT device, and FIG. 1B is an equivalent circuit of the MCT device shown in FIG. 1A.

도 1a 및 1b를 참조하면, MCT의 소자구조는 IGBT와 유사하지만 n-MOSFET(on-FET) 이외에 p-MOSFET(off-FET)를 더 포함하는 삼중 확산 구조(triple diffusion structure)를 갖는다.1A and 1B , the device structure of the MCT is similar to that of the IGBT, but has a triple diffusion structure that further includes a p-MOSFET (off-FET) in addition to an n-MOSFET (on-FET).

MCT의 턴-온(turn-on) 과정MCT's turn-on process

MCT의 턴-온(turn-on) 과정은 다음과 같다. The turn-on process of the MCT is as follows.

어노드(anode)에 (+)전압이 인가된 상태에서 게이트에 on-FET의 문턱전압(Vth) 이상의 전압을 인가하면, P-base 영역의 표면 바로 아래에 채널이 형성되어 on-FET가 턴-온 된다. When a voltage higher than the threshold voltage (Vth) of the on-FET is applied to the gate while a (+) voltage is applied to the anode, a channel is formed just below the surface of the P-base region and the on-FET is turned on. - come

채널을 통해 흐르는 전자 전류(electron current)는 PNP BJT (P+/N-base/P-base)의 N-베이스에 유입되어 P+층과 N-베이스 사이의 접합(J1)의 전위장벽을 낮추고 하부 이미터(하부 P+)에서 정공들이 유입되어 PNP 트랜지스터를 턴-온 시킨다. Electron current flowing through the channel flows into the N-base of the PNP BJT (P+/N-base/P-base) to lower the potential barrier of the junction (J1) between the P+ layer and the N-base, and Holes flow in from the transistor (lower P+) to turn on the PNP transistor.

PNP 트랜지스터의 정공 전류(hole current)는 NPN BJT(N-emitter/P-base/N-base)에 유입되어 N-emitter(N-well)와 P-베이스 간의 접합면(J3)의 전위장벽을 낮추고, 상부 이미터(N-emitter, 즉 N-well)에서 전자들이 유입되어 NPN BJT를 턴-온 시킨다. The hole current of the PNP transistor flows into the NPN BJT (N-emitter/P-base/N-base) and breaks the potential barrier of the junction (J3) between the N-emitter (N-well) and the P-base. down, electrons are introduced from the upper emitter (N-emitter, that is, N-well) to turn on the NPN BJT.

이 전자 전류는 다시 PNP BJT의 베이스에 유입되어 PNPN 사이리스터가 턴-온 된다. 위에서 설명한 사이리스터의 턴-온 과정을 "회생동작(regenerative action)"이라고 한다.This electron current flows into the base of the PNP BJT again, and the PNPN thyristor is turned on. The turn-on process of the thyristor described above is called "regenerative action".

MCT의 턴-오프(turn-off) 과정MCT turn-off process

MCT의 턴-오프(turn-off) 과정은 다음과 같다. The turn-off process of the MCT is as follows.

MCT가 온-상태일 때 게이트에 off-FET의 문턱전압보다 큰 음의 전압을 인가하면 off-FET가 턴-온되고, 이로 인해 정공이 흐르는 다른 경로가 형성되어 P-베이스(P-base)의 정공이 소거된다. If a negative voltage greater than the threshold voltage of the off-FET is applied to the gate when the MCT is in the on-state, the off-FET is turned on. of holes are eliminated.

이로 인하여 접합면(J3)의 전위장벽이 높아져 N-emitter(N-well)로부터의 전자 주입(electron injection)이 멈추고, NPN BJT가 턴-오프 되어 사이리스터의 회생 동작이 멈추게 된다. N-베이스(N-base)에 남아있는 전자들은 재결합에 의하여 소멸됨으로써, MCT는 턴-오프 된다.Due to this, the potential barrier of the junction surface J3 is increased, so electron injection from the N-emitter (N-well) is stopped, and the NPN BJT is turned off to stop the regenerative operation of the thyristor. Electrons remaining in the N-base are annihilated by recombination, so that the MCT is turned off.

이상에서 설명한 MCT 소자는 턴-오프 성능이 소자의 전류 구동 능력(Current driving capability)을 결정하며, 이를 위해서는 짧은 채널 길이의 off-FET을 형성하여야 한다. In the MCT device described above, the turn-off performance determines the current driving capability of the device, and for this, an off-FET having a short channel length must be formed.

또한 턴-오프시의 소자 파손을 방지하기 위해서는 MCT 소자 전체에 걸쳐 off-FET이 균일한 특성을 가져야 하며, 이를 위해서는 균일한 채널 길이의 off-FET 형성이 요구된다. In addition, in order to prevent device damage during turn-off, the off-FET must have uniform characteristics throughout the MCT device, and for this, an off-FET having a uniform channel length is required.

본 발명은 MCT 소자의 전류 구동 능력을 결정하는 짧은 채널 길이의 off-FET을 MCT 소자의 모든 영역에서 동일한 환경을 갖도록 디자인하고, 스페이서 형성과 제거(spacer formation and recession) 방법의 자기 정렬 공정을 이용하여 off-FET의 채널 영역을 형성함으로써 전류 구동 능력과 소자 동작의 균일도(uniformity)를 향상시킨다.In the present invention, an off-FET with a short channel length, which determines the current driving capability of the MCT device, is designed to have the same environment in all regions of the MCT device, and the self-alignment process of spacer formation and recession is used. Thus, the channel region of the off-FET is formed to improve current driving capability and uniformity of device operation.

또한 본 발명은 off-FET의 채널영역에 채널 이온 주입을 선택적으로 진행할 수 있기 때문에, 낮은 게이트 전압에서 off-FET을 턴-온시켜 MCT의 턴-오프 성능을 향상시킬 수 있고, 동시에 0V의 게이트 전압에서도 턴오프가 가능하다. In addition, since the present invention can selectively implant channel ions into the channel region of the off-FET, it is possible to turn on the off-FET at a low gate voltage to improve the turn-off performance of the MCT, and at the same time to improve the turn-off performance of the 0V gate. It can also be turned off by voltage.

MCT 소자의 제조 방법의 실시 예1Example 1 of a method for manufacturing an MCT device

아래 설명에서는 하부-베이스(N-base)가 n형의 n-MCT를 예로 들어 설명하지만, 모든 불순물(impurity 또는 dopant)의 타입(type)을 반대로 할 경우 p-MCT 소자가 된다. 즉, 제1 도전형의 불순물이 p형의 불순물인 경우, 제2 도전형의 불순물은 n형 불순물이고, 상기 제1 도전형의 불순물이 n형의 불순물인 경우, 상기 제2 도전형의 불순물은 p형의 불순물이다.In the following description, an n-type n-MCT as an n-base is described as an example, but when the types of all impurities (impurity or dopant) are reversed, it becomes a p-MCT device. That is, when the first conductivity type impurity is a p-type impurity, the second conductivity type impurity is an n-type impurity, and when the first conductivity type impurity is an n-type impurity, the second conductivity type impurity is a p-type impurity.

도 2 내지 11은 본 발명의 실시 예에 따른 MCT 소자의 제조 공정을 설명하기 위한 단면도들이다.2 to 11 are cross-sectional views for explaining the manufacturing process of the MCT device according to an embodiment of the present invention.

먼저, 도 2를 참조하면, 기판(substrate, 100)이 준비된다.First, referring to FIG. 2 , a substrate 100 is prepared.

기판(100)은 p형 불순물이 고농도(p++)로 도핑된 p형 에미터층(101, p emitter layer, 하부 에미터), 상기 p형 에미터층(101) 상에 형성되는 n형 버퍼층(102, n buffer layer) 및 상기 n형 버퍼층(102) 상에 형성된 n형 베이스층(103, n-base layer, 하부 베이스)을 포함할 수 있다. 이때, n형 베이스층(103)은 n형 불순물이 저농도(n--)로 도핑된 층일 수 있다.The substrate 100 includes a p-type emitter layer 101 doped with a high concentration (p++) of p-type impurities, a p emitter layer, a lower emitter, an n-type buffer layer 102 formed on the p-type emitter layer 101, n buffer layer) and an n-type base layer 103 (n-base layer, lower base) formed on the n-type buffer layer 102 . In this case, the n-type base layer 103 may be a layer doped with an n-type impurity at a low concentration (n−−).

이처럼 p형 에미터층(101), n형 버퍼층(102) 및 n형 베이스층(103)이 순차적으로 성장된 웨이퍼가 MCT 소자를 제작하기 위한 기판(substrate, 100)으로 사용된다. As such, a wafer on which the p-type emitter layer 101, the n-type buffer layer 102, and the n-type base layer 103 are sequentially grown is used as a substrate 100 for manufacturing the MCT device.

다른 예로, n형 불순물이 저농도(n--)로 도핑된 웨이퍼를 기판으로 사용하여 그 웨이퍼의 후면에 n형 버퍼층과 p형 에미터층이 별도로 형성될 수도 있다.As another example, an n-type buffer layer and a p-type emitter layer may be separately formed on the rear surface of the wafer by using a wafer doped with a low concentration (n--) of n-type impurities as a substrate.

p형 에미터층(101)에 도핑되는 p형 불순물은, 예를 들면, 보론(B, Boron, 붕소), 알루미늄(Al) 등과 같은 3족 원소일 수 있으며, 그 p형 불순물의 도핑 농도(doping concentration)는, 예를 들면, 대략 1×10¹⁸ cm^-3 또는 그 이상일 수 있다.The p-type impurity doped into the p-type emitter layer 101 may be, for example, a group III element such as boron (B, boron, boron) or aluminum (Al), and the doping concentration of the p-type impurity (doping). concentration) may be, for example, approximately 1×10 ¹⁸ cm ⁻³ or more.

n형 버퍼층(102)에 도핑되는 n형 불순물은, 예를 들면, 인(P), 비소(As) 등과 같은 5족 원소일 수 있으며, 그 n형 불순물의 도핑 농도는, 예를 들면, 대략 1×10¹⁶ 내지 대략 1×10¹⁸ cm^-3일 수 있다. n형 버퍼층(102)의 두께는, 예를 들면, 대략 1 ~ 대략 10㎛일 수 있다.The n-type impurity doped into the n-type buffer layer 102 may be, for example, a Group 5 element such as phosphorus (P) or arsenic (As), and the doping concentration of the n-type impurity is, for example, approximately 1×10 ¹⁶ to about 1×10 ¹⁸ cm ^-3 . The thickness of the n-type buffer layer 102 may be, for example, about 1 to about 10 μm.

n형 베이스층(103)에 도핑되는 n형 불순물의 도핑 농도와 두께는 제작하고자 하는 반도체 소자의 내전압(blocking voltage 또는 breakdown voltage)에 따라 결정될 수 있다.The doping concentration and thickness of the n-type impurity doped into the n-type base layer 103 may be determined according to a blocking voltage or breakdown voltage of a semiconductor device to be manufactured.

실리콘 전력 반도체소자의 경우, n형 베이스층(103)에 도핑되는 n형 불순물은, 예를 들면, 인(P), 비소(As) 등과 같은 5족 원소일 수 있으며, 그 n형 불순물의 도핑 농도는, 예를 들면, 1×10¹⁶ cm^-3 또는 그 이하일 수 있다. n형 베이스층(103)의 두께는, 예를 들면, 대략 ~10㎛ 또는 그 이상일 수 있다.In the case of a silicon power semiconductor device, the n-type impurity doped into the n-type base layer 103 may be, for example, a group 5 element such as phosphorus (P) or arsenic (As), and doping the n-type impurity The concentration may be, for example, 1×10 ¹⁶ cm ⁻³ or less. The thickness of the n-type base layer 103 may be, for example, approximately ˜10 μm or more.

상기 기판(100)이 준비되면, 상기 기판(100)의 표면(n형 베이스층(103)의 표면) 상에 제1 산화막(204)을 형성(또는 성장)시키는 공정이 진행된다. When the substrate 100 is prepared, a process of forming (or growing) the first oxide film 204 on the surface of the substrate 100 (the surface of the n-type base layer 103 ) is performed.

제1 산화막(204)은, 예를 들면, 산화 공정(oxidation process)에 의해 형성될 수 있다. 여기서, 제1 산화막(204)은 '희생 산화막(sacrificial oxide layer)'으로 불릴 수도 있다. 제1 산화막(204)의 두께는, 예를 들면, 대략 0.5 ㎛ 또는 그 이상일 수 있다.The first oxide layer 204 may be formed by, for example, an oxidation process. Here, the first oxide layer 204 may be referred to as a 'sacrificial oxide layer'. The thickness of the first oxide layer 204 may be, for example, about 0.5 μm or more.

이어, 상기 기판(100)의 표면 일부를 상부로 노출시키기 위해, 포토리소그래피 공정(Photolithography process)과 식각 공정(etching process)을 이용하여, n형 베이스층(103) 상에 형성된 제1 산화막(204)의 일부를 제거하는 공정이 수행된다.Next, the first oxide layer 204 formed on the n-type base layer 103 using a photolithography process and an etching process to expose a portion of the surface of the substrate 100 upward. ) to remove a portion of the process is carried out.

상기 n형 베이스층(103) 내에서 형성될(to be formed) p형 베이스 영역(p-base, 상부 베이스)이 정의되며, 이러한 p형 베이스 영역(104)은 도3에 도시된다.A p-type base region (p-base, upper base) to be formed in the n-type base layer 103 is defined, and this p-type base region 104 is shown in FIG.

이어, 상기 제1 산화막(204)의 제거에 의해 상부로 노출되는 n형 베이스층(103)의 표면에 제2 산화막(205)을 형성(또는 성장)하는 공정이 수행될 수 있다. Next, a process of forming (or growing) the second oxide film 205 on the surface of the n-type base layer 103 exposed upward by the removal of the first oxide film 204 may be performed.

상기 제2 산화막(205)은 후속 공정에서 진행되는 이온 주입 공정(ion implantation process) 또는 진공 플라즈마 도핑 공정(vacuum plasma doping)으로부터 기판(100)의 표면(또는 n형 베이스층(103)의 표면)을 보호하는 역할을 한다. 상기 제2 산화막(205)의 두께는, 예를 들면, 대략 10 ~ 100nm일 수 있다.The second oxide layer 205 is formed on the surface of the substrate 100 (or the surface of the n-type base layer 103) from an ion implantation process or a vacuum plasma doping process performed in a subsequent process. plays a role in protecting The thickness of the second oxide layer 205 may be, for example, approximately 10 to 100 nm.

이어, 상기 이온 주입 공정(또는 진공 플라즈마 도핑 공정)을 이용하여, 상기 상부로 노출되는 n형 베이스층(103)의 표면을 통해 상기 n형 베이스층(103) 내부에 p형 베이스 영역(도 3의 104)을 형성하기 위한 p형 불순물(206)을 주입하는 공정이 진행된다. Then, by using the ion implantation process (or vacuum plasma doping process), the p-type base region (FIG. 3) through the surface of the n-type base layer 103 exposed to the top inside the n-type base layer 103 A process of implanting the p-type impurity 206 to form the 104 of FIG.

상기 n형 베이스층(103) 내부에 주입되는 상기 p형 불순물은, 예를 들면, 보론(B, Boron), 알루미늄(Al) 등과 같은 3족 원소일 수 있으며, 이러한 p형 불순물의 이온 주입량(ion dose)은, 예를 들면, 대략 1×10¹³ ~ 1×10¹⁴ cm^-2 일 수 있다. The p-type impurity implanted into the n-type base layer 103 may be, for example, a group III element such as boron (B, boron) and aluminum (Al), and the amount of ion implantation of the p-type impurity ( ion dose) may be, for example, approximately 1×10 ¹³ to 1×10 ¹⁴ cm ⁻² .

이어, 도 3을 참조하면, 상기 n형 베이스층(103)의 내부에 이온-주입된(ion-implanted) 상기 p 형 불순물을 상기 n형 베이스층(103)의 내부로 확산시키는 확산 공정(diffusion process)이 진행된다.Next, referring to FIG. 3 , a diffusion process for diffusing the p-type impurities ion-implanted into the n-type base layer 103 into the n-type base layer 103 . process) proceeds.

상기 확산 공정은, 예를 들면, 고온 열처리 공정(high temperature annealing process)일 수 있다. 상기 p 형 불순물의 확산 깊이(doping depth 또는 junction depth)는, 예를 들면, 대략 5 ~ 10㎛일 수 있다.The diffusion process may be, for example, a high temperature annealing process. A doping depth or junction depth of the p-type impurity may be, for example, approximately 5 to 10 μm.

이어, 후술하는 도 4의 n형 에미터 영역(105, n-emitter, 상부 에미터)을 형성하기 위해, p형 베이스 영역(104)의 표면 아래에 n형 불순물(208: 예, P, As 등)을 주입하는(implanting) 이온 주입 공정이 진행된다. 이때, 제1 산화막(204)은 n형 에미터 영역(105)을 형성하기 위한 n형 불순물의 이온 주입 공정에서 이온 주입용 마스크로 역할을 한다.Next, in order to form an n-type emitter region 105 (n-emitter, upper emitter) of FIG. 4 which will be described later, n-type impurities 208 (eg, P, As) under the surface of the p-type base region 104 are formed. etc.), an ion implantation process is performed. In this case, the first oxide layer 204 serves as an ion implantation mask in the n-type impurity ion implantation process for forming the n-type emitter region 105 .

상기 n형 에미터 영역(도 4의 105)을 형성하기 위한 상기 n형 불순물(208)은, 예를 들면, P(phosphorus), As 등일 수 있으며, 상기 n형 불순물(208)의 이온 주입량(ion dose)은, 예를 들면, 1×10¹³ ~ 1×10¹⁴ cm^-2 일 수 있다.The n-type impurity 208 for forming the n-type emitter region 105 in FIG. 4 may be, for example, P (phosphorus) or As, and the ion implantation amount ( ion dose) may be, for example, 1×10 ¹³ to 1×10 ¹⁴ cm ^-2 .

이어, 도 4를 참조하면, p형 베이스 영역(104)의 표면 아래에 이온-주입된(ion-implanted) n형 불순물(208)을 p형 베이스 영역(104)의 내부로 확산시키는 확산 공정이 진행된다. 이러한 확산 공정에 의해 p형 베이스 영역(104) 내에 n형 에미터 영역(105, n-emitter)이 형성된다. Next, referring to FIG. 4 , a diffusion process for diffusing an n-type impurity 208 ion-implanted under the surface of the p-type base region 104 into the inside of the p-type base region 104 is performed. proceeds An n-type emitter region 105 (n-emitter) is formed in the p-type base region 104 by this diffusion process.

상기 확산 공정(diffusion process)은, 예를 들면, 고온 열처리 공정일 수 있다. 이러한 확산 공정에 의해 상기 p형 베이스 영역(104)의 내부로 확산되는 상기 n형 불순물(208)의 확산 깊이(doping depth 또는 junction depth)는, 예를 들면, 1~5㎛일수 있다.The diffusion process may be, for example, a high-temperature heat treatment process. A doping depth or junction depth of the n-type impurity 208 diffused into the p-type base region 104 by the diffusion process may be, for example, 1 to 5 μm.

p형 베이스 영역(104)을 형성하기 위한 p형 불순물(도 2의 206)의 확산 공정에서는, p형 불순물(도 2의 206)이 측면 방향으로 깊게 확산(diffuse)되어 p형 베이스 영역(104)과 n형 베이스층(103)의 접합면이 측면방향으로 깊게 확장(expands)된다.In the diffusion process of the p-type impurity (206 in FIG. 2) for forming the p-type base region 104, the p-type impurity (206 in FIG. 2) diffuses deeply in the lateral direction to diffuse the p-type base region 104 ) and the n-type base layer 103 deeply expands in the lateral direction.

이에 반해, 도 4의 n형 에미터 영역(105)을 형성하기 위한 n형 불순물(도 3의 208)의 확산 공정에서는, 먼저 형성된 p형 불순물(도 2의 206)로 인해 n형 에미터 영역(105, n-emitter)과 p형 베이스 영역(104)의 접합면(junction surface)은 측면방향으로 깊게 확장되지 않는다.On the other hand, in the diffusion process of the n-type impurity (208 in FIG. 3) for forming the n-type emitter region 105 of FIG. 4, the n-type emitter region due to the p-type impurity (206 in FIG. 2) formed earlier The junction surface of (105, n-emitter) and the p-type base region 104 does not extend deeply in the lateral direction.

물론 n형 불순물(도 3의 208)의 이온 주입량을 높이면, n형 에미터 영역(105)의 접합면(junction surface)이 측면방향으로 깊이 확장될 수 있다. 그러나 이 경우 off-FET의 채널을 형성하는 n형 에미터 영역(105)의 표면 농도(surface density)가 증가하기 때문에, off-FET의 문턱 전압이 매우 큰 음의 값을 갖게 되고, 이는 off-FET의 전류 구동 능력을 저하시킨다.Of course, if the ion implantation amount of the n-type impurity (208 in FIG. 3) is increased, the junction surface of the n-type emitter region 105 may be extended in depth in the lateral direction. However, in this case, since the surface density of the n-type emitter region 105 forming the channel of the off-FET increases, the threshold voltage of the off-FET has a very large negative value, which is It lowers the current driving ability of the FET.

한편, p형 베이스 영역(104)의 표면 아래 영역에는 on-FET의 채널 영역(112)이 형성된다. 여기서, on-FET의 채널 영역(112)은 p형 베이스 영역(104)의 표면 아래 영역에서 n형 베이스 영역(103)과 p형 베이스 영역(104)의 접합면과 p형 베이스 영역(104)과 n형 에미터 영역(105)의 접합면 사이의 영역일 수 있다.On the other hand, a channel region 112 of the on-FET is formed in the region below the surface of the p-type base region 104 . Here, the channel region 112 of the on-FET is the junction surface of the n-type base region 103 and the p-type base region 104 and the p-type base region 104 in the subsurface region of the p-type base region 104 . and the junction surface of the n-type emitter region 105 .

한편, 도면에 표시하지 않았지만, 상기 n형 에미터 영역(105)은 도 3에서 설명한 p형 베이스 영역(104)의 확산 공정 후, 상기 제1 산화막(204)과 상기 제2 산화막(205)을 모두 제거하고, 별도의 산화막을 성장한 후, n형 에미터 영역(105)을 패터닝 하고, 상술한 n형 불순물(도 3의 208)의 이온주입과 확산 공정(diffusion process)을 수행하여 형성할 수도 있다.Meanwhile, although not shown in the drawing, the n-type emitter region 105 is formed by forming the first oxide film 204 and the second oxide film 205 after the diffusion process of the p-type base region 104 described in FIG. 3 . It can also be formed by removing all and growing a separate oxide layer, patterning the n-type emitter region 105, and performing the ion implantation and diffusion process of the n-type impurity (208 in FIG. 3) described above. have.

이어, 도 5를 참조하면, 도 6에서 설명될 짧고 균일한 길이의 off-FET의 채널 영역(110)을 확보하기 위해, 증착 공정과 에치-백 공정(etch-back)을 진행하여 제1 산화막의 측면에 스페이서(211)를 형성하는 공정이 진행된다.Next, referring to FIG. 5 , in order to secure the channel region 110 of the off-FET having a short and uniform length to be described in FIG. 6 , a deposition process and an etch-back process are performed to proceed with the first oxide film. A process of forming the spacer 211 on the side of the

상기 증착 공정에서는 제1 산화막(204)의 전면에 스페이서(spacer) 물질층이 증착된다. 상기 에치-백(etch-back) 공정에서는 상기 스페이서 물질층을 에칭하여 제1산화막(204)의 측면을 따라 스페이서(211, spacer)가 형성된다. 여기서, 에치-백 공정은, 예를 들면, 플라즈마 에칭 공정일 수 있다.In the deposition process, a spacer material layer is deposited on the entire surface of the first oxide layer 204 . In the etch-back process, spacers 211 are formed along side surfaces of the first oxide layer 204 by etching the spacer material layer. Here, the etch-back process may be, for example, a plasma etching process.

이어 후속 공정에서 진행될 이온 주입 공정으로부터 기판 표면을 보호하기 위한 제3 산화막(212)이 추가로 성장될 수 있다. 제3 산화막(212)의 두께는, 예를 들면, 대략 10 ~ 100nm일 수 있다.Subsequently, a third oxide layer 212 for protecting the substrate surface from an ion implantation process to be performed in a subsequent process may be additionally grown. The thickness of the third oxide layer 212 may be, for example, approximately 10 to 100 nm.

상기 스페이서(211)는, 예를 들면, 산화막 또는 질화막 등일 수 있다. 스페이서(211)의 두께는, 예를 들면, 대략 200nm 또는 그 이상일 수 있다. The spacer 211 may be, for example, an oxide film or a nitride film. The thickness of the spacer 211 may be, for example, approximately 200 nm or more.

전술한 바와 같이, MCT 소자의 경우, 턴오프 성능이 소자의 전류 구동 능력을 결정하기 때문에 off-FET의 전류 구동 능력을 향상시키기 위해, off-FET의 채널 영역(110)의 채널 길이는 짧게 형성되어야 하고, 하나의 웨이퍼 상에서 집적되는 모든 MCT 소자들이 균일한 채널 길이를 가져야 한다.As described above, in the case of an MCT device, the channel length of the channel region 110 of the off-FET is shortened in order to improve the current driving ability of the off-FET because the turn-off performance determines the current driving ability of the device. and all MCT devices integrated on one wafer should have a uniform channel length.

이어, 도 6을 참조하면, off-FET의 드레인(drain) 역할을 위한 p형 드레인 영역(106, p+)를 형성하기 위해, 스페이서(211)와 일정 간격을 두고, n형 에미터 영역(105)의 상부에 포토레지스트(photoresist) 패턴(214)을 형성하는 포토리소그래피 공정(photolithography process)이 진행될 수 있다.Next, referring to FIG. 6 , to form a p-type drain region 106 (p+) serving as a drain of the off-FET, the n-type emitter region 105 is spaced apart from the spacer 211 . ), a photolithography process of forming a photoresist pattern 214 on the upper portion may be performed.

이후, 상기 스페이서(211)와 상기 포토레지스트(photoresist) 패턴(214)을 이온 주입용 마스크로 이용하여 상기 n형 에미터 영역(105)에 p형 불순물(B, Al 등)을 이온-주입하여 off-FET의 p형 드레인 영역(106)을 형성하는 공정이 진행된다. p형 불순물의 이온 주입량(ion dose)은, 예를 들면, 대략 1×10¹⁵ cm^-2 또는 그 이상일 수 있다. Thereafter, p-type impurities (B, Al, etc.) are ion-implanted into the n-type emitter region 105 using the spacer 211 and the photoresist pattern 214 as an ion implantation mask. The process of forming the p-type drain region 106 of the off-FET proceeds. The ion dose of the p-type impurity may be, for example, approximately 1×10 ¹⁵ cm ⁻² or more.

이상의 공정을 통해, 상기 n형 에미터 영역(105)의 끝부분(접합면)과 상기 off-FET의 p형 드레인 영역(106)의 끝부분(접합면) 사이 또는 스페이서(211)의 아래에서 측면 방향으로 상기 off-FET 채널 영역(110)이 형성된다. Through the above process, between the end (junction surface) of the n-type emitter region 105 and the end portion (junction surface) of the p-type drain region 106 of the off-FET or under the spacer 211 . The off-FET channel region 110 is formed in a lateral direction.

이처럼 스페이서(spacer) 형성을 이용한 자기 정렬(self-align) 공정과 p+ 이온 주입 공정을 통해, 채널 길이가 짧으면서도 균일한 길이의 off-FET 채널 영역(110)이 형성될 수 있다.As described above, the off-FET channel region 110 having a short and uniform length may be formed through a self-alignment process using spacer formation and a p+ ion implantation process.

이어, 도 7을 참조하면, off-FET의 p형 드레인 영역(106)을 형성한 후, 이온 주입용 마스크로 사용된 포토레지스트 패턴(214)을 제거하는 공정이 진행된다. Next, referring to FIG. 7 , after the p-type drain region 106 of the off-FET is formed, a process of removing the photoresist pattern 214 used as an ion implantation mask is performed.

이어, off-FET 채널 영역(110) 또는 off-FET 채널 영역(110)의 일부가 상부로 노출되도록 스페이서(211)와 제1 산화막(204)의 일부를 제거하는 식각 공정이 진행된다. 여기서, 제1 산화막(204)의 일부와 스페이서(211)를 제거하는 식각 공정은, 예를 들면, 등방성 식각 공정일 수 있다. Next, an etching process of removing a portion of the spacer 211 and the first oxide layer 204 is performed so that the off-FET channel region 110 or a portion of the off-FET channel region 110 is exposed upward. Here, the etching process of removing a portion of the first oxide layer 204 and the spacer 211 may be, for example, an isotropic etching process.

상기 등방성 식각 공정(isotropic etching process)은, 예를 들면, 습식 식각(wet etching)일 수 있다. 이 경우, 스페이서(211)가 산화물(oxide)인 경우, 습식 식각 공정에서 제1 산화막(204)보다 빠른 속도로 식각될 수 있다. The isotropic etching process may be, for example, wet etching. In this case, when the spacer 211 is an oxide, it may be etched faster than the first oxide layer 204 in the wet etching process.

스페이서(211)가 산화물인 경우, 스페이서(211)는, 예를 들면, 화학 기상 증착(CVD: Chemical Vapor Deposition)으로 성장한 산화막이고, 제1 산화막(204)은 열 산화(Thermal Oxidation) 공정에 따라 성장된 산화막일 수 있다.When the spacer 211 is an oxide, the spacer 211 is, for example, an oxide film grown by chemical vapor deposition (CVD), and the first oxide film 204 is formed by a thermal oxidation process. It may be a grown oxide film.

이어, 도 8을 참조하면, off-FET의 채널 영역(110)에 p형 불순물(B, Al)을 주입하기 위한(implanting) 이온 주입 공정이 진행된다. 이때, off-FET 채널 영역(110)에 이온-주입된 p형 불순물(ion-implanted p-type impurities)의 이온 주입량(dose)은, 예를 들면, 1×10¹¹ ~1×10¹³ cm^-2 일 수 있다. Next, referring to FIG. 8 , an ion implantation process for implanting p-type impurities (B, Al) into the channel region 110 of the off-FET is performed. At this time, the dose of ion-implanted p-type impurities in the off-FET channel region 110 is, for example, 1 × 10 ¹¹ ~ 1 × 10 ¹³ cm ^{- It} can be two.

상기 off-FET 채널 영역(110)의 이온 주입은 off-FET의 턴온 전압을 조절하여 off-FET 특성을 향상시킬 수 있다. 또한 off-FET의 채널 영역(110)은 공핍형 모드(depletion mode)의 pMOS 채널을 형성하여 0V의 게이트 전압에서 off-FET가 턴온되도록 함으로써 MCT 소자를 턴오프 시킬 수 있다.Ion implantation into the off-FET channel region 110 may improve off-FET characteristics by adjusting a turn-on voltage of the off-FET. In addition, the channel region 110 of the off-FET forms a pMOS channel of a depletion mode so that the off-FET is turned on at a gate voltage of 0V, thereby turning off the MCT device.

이어, 도 9를 참조하면, 식각 공정을 이용하여 제1 산화막(204)과 이온 주입 공정에서 기판(100) 표면을 보호하기 위해 형성된 산화막들을 제거한 후, 기판(100) 전면에 게이트 절연막(108)과 게이트 전극층(109)을 순차적으로 성장시키는 공정이 진행된다. Next, referring to FIG. 9 , after removing the first oxide film 204 and the oxide films formed to protect the surface of the substrate 100 in the ion implantation process using an etching process, the gate insulating film 108 is formed on the entire surface of the substrate 100 . and a process of sequentially growing the gate electrode layer 109 is performed.

이어, 아래에서 설명될 n형(n+) 도핑 영역(107, n+)과 상기 n형 도핑 영역(107)을 둘러싸는 off-FET의 p형 드레인 영역(106)의 일부 상의 게이트 절연막(108)을 상부로 노출시키는 개구부(OP)을 갖도록, 게이트 전극층(109)을 식각하는 공정이 진행된다. 개구부(OP)를 형성하기 위해, 포토리소그래피 공정이 더 이용될 수 있다.Next, a gate insulating film 108 on a part of the p-type drain region 106 of the off-FET surrounding the n-type (n+) doped region 107, n+, and the n-type doped region 107, which will be described below, is formed. A process of etching the gate electrode layer 109 is performed so as to have the opening OP exposed upward. To form the opening OP, a photolithography process may be further used.

이어, n형 에미터 영역(105)의 오믹 접촉(ohmic contact) 특성 및 전자 주입(electron injection) 특성을 향상시키기 위하여 off-FET의 p형 드레인 영역(106)에 의해 둘러싸여지는 n형 도핑 영역(107)을 형성하는 공정이 수행된다. Next, in order to improve the ohmic contact and electron injection characteristics of the n-type emitter region 105, an n-type doped region ( 107) is carried out.

n형 도핑 영역(107)은, 예를 들면, 포토레지스트 패턴(도시하지 않음)을 이온 주입용 마스크로 이용하여 off-FET의 p형 드레인 영역(106)의 사이에 n형 불순물(P, As)의 이온을 주입함으로써, 형성될 수 있다. 여기서, n형 불순물의 이온 주입량은 대략 1×10¹⁵ cm^-2 또는 그 이상일 수 있다.The n-type doped region 107 is formed with, for example, n-type impurities (P, As) between the p-type drain region 106 of the off-FET using a photoresist pattern (not shown) as an ion implantation mask. ) can be formed by implanting ions of Here, the ion implantation amount of the n-type impurity may be approximately 1×10 ¹⁵ cm ⁻² or more.

이어, 도 10을 참조하면, 게이트 전극층(109) 및 상기 개구부(OP)에 의해 상부로 노출되는 게이트 절연막(108) 상에 층간 절연막(113)을 증착하는 공정이 진행된다. Next, referring to FIG. 10 , a process of depositing the interlayer insulating layer 113 on the gate electrode layer 109 and the gate insulating layer 108 exposed upward by the opening OP is performed.

이후, 포토리소그래피 공정 및 식각 공정을 이용하여 off-FET의 p형 드레인 영역(106)의 일부와 n+ 도핑 영역(107)을 상부로 노출시키는 컨택홀(contact hole)를 형성하도록, 상기 게이트 절연막(108)과 상기 층간 절연막(113)을 제거한다. Thereafter, by using a photolithography process and an etching process, the gate insulating film ( 108) and the interlayer insulating film 113 are removed.

이어, 도 11을 참조하면, 상기 층간 절연막(113)과 상기 상부로 노출되는 off-FET의 p형 드레인 영역(106)의 일부와 n+ 도핑 영역(107) 상에 캐소드(cathode) 전극으로 사용될 상부 메탈층(114)을 형성(또는 증착 및 식각)하는 공정이 진행된다. Next, referring to FIG. 11 , the interlayer insulating layer 113 and a portion of the p-type drain region 106 of the off-FET exposed to the upper portion and the n+ doped region 107 on the upper portion to be used as a cathode electrode A process of forming (or depositing and etching) the metal layer 114 is performed.

그리고, p형 에미터층(101)의 하부면 상에 어노드(anode) 전극으로 사용될 하부 메탈층(115)을 형성(증착)하는 공정이 진행된다. Then, a process of forming (depositioning) the lower metal layer 115 to be used as an anode electrode on the lower surface of the p-type emitter layer 101 is performed.

상기 상부 및 하부 메탈층(114, 115)의 형성에 의해, MCT 소자 제작이 완료된다.By the formation of the upper and lower metal layers 114 and 115, the fabrication of the MCT device is completed.

이상에서 설명한 MCT 제작 공정은 스페이서 형성과 제거(spacer formation and recession) 방법의 자기 정렬 공정을 이용하여 균일하고 짧은 길이의 off-FET 채널을 형성함으로써 off-FET의 전류 구동 능력과 소자 동작의 균일도(uniformity)를 향상시킬 수 있다. The MCT manufacturing process described above uses the self-alignment process of the spacer formation and recession method to form an off-FET channel of a uniform and short length, so that the off-FET current driving ability and device operation uniformity ( uniformity) can be improved.

또한 off-FET 채널 영역에 선택적으로 채널 이온 주입(Channel ion implantation)을 진행할 수 있어 낮은 게이트 전압에서 off-FET을 턴-온시켜 MCT의 턴-오프 성능을 향상시킬 수 있을 뿐만 아니라, 0V의 게이트 전압에서 MCT 소자를 턴오프 시킬 수 있다.In addition, it is possible to selectively perform channel ion implantation into the off-FET channel region, so that the off-FET is turned on at a low gate voltage to improve the turn-off performance of the MCT, as well as to improve the turn-off performance of the 0V gate. The voltage can turn off the MCT device.

MCT 소자의 제조 방법의 실시 예2Example 2 of a method for manufacturing an MCT device

한편, 도 2 내지 도 11의 MCT 소자의 제조 공정에 있어서 off-FET 채널 영역(110)의 이온 주입 공정은 도 7과 도 8에서 설명한 방법 대신 다음의 공정으로 진행될 수 있다.Meanwhile, in the manufacturing process of the MCT device of FIGS. 2 to 11 , the ion implantation process of the off-FET channel region 110 may be performed as the following process instead of the method described with reference to FIGS. 7 and 8 .

도 12 및 13은 도 7 및 8에서 off-FET 채널 영역에 p형 불순물을 이온-주입하기 위한 공정의 다른 실시 예를 설명하기 위한 단면도들이다.12 and 13 are cross-sectional views for explaining another embodiment of a process for ion-implanting a p-type impurity into an off-FET channel region in FIGS. 7 and 8 .

먼저 도 12을 참조하면, 도 6의 공정에 따라 p형 드레인 영역(106)을 형성한 후, 식각 공정을 이용하여, 포토레지스트 패턴(214), 스페이서(211), 제1 산화막(204) 및 제3 산화막(도 6의 212)을 제거하는 공정이 진행될 수 있다.Referring first to FIG. 12 , after the p-type drain region 106 is formed according to the process of FIG. 6 , the photoresist pattern 214 , the spacer 211 , the first oxide layer 204 and the etching process are used. A process of removing the third oxide layer ( 212 in FIG. 6 ) may be performed.

이어, 제1 산화막(204) 및 제3 산화막(도 6의 212)의 제거에 의해 상부로 노출되는 기판(100)의 표면에 제5 산화막(237)이 성장된 산화 공정(oxidation process)이 진행될 수 있다. 이때, 제5 산화막(237)의 두께는, 예를 들면, 대략 10 ~ 100 nm일 수 있다.Next, an oxidation process in which the fifth oxide film 237 is grown on the surface of the substrate 100 exposed upward by the removal of the first oxide film 204 and the third oxide film 212 (in FIG. 6 ) is performed. can In this case, the thickness of the fifth oxide layer 237 may be, for example, approximately 10 to 100 nm.

이어, 도 13을 참조하면, 제5 산화막(237) 상에 포토레지스트 패턴(238)을 형성하는 포토리소그래피 공정이 진행된다. 포토레지스트 패턴(238)은 p형 베이스 영역(104)과 상기 p형 베이스 영역(104)에 인접한 다른 p형 베이스 영역(104') 사이에 형성될 수 있다.Next, referring to FIG. 13 , a photolithography process of forming a photoresist pattern 238 on the fifth oxide layer 237 is performed. The photoresist pattern 238 may be formed between the p-type base region 104 and another p-type base region 104 ′ adjacent to the p-type base region 104 .

이러한 포토레지스트 패턴(238)은 이온 주입용 마스크로 이용하여, 상기 off-FET의 채널 영역(110)과 상기 off-FET의 채널 영역(110)에 인접한 상기 on-FET의 채널 영역(112)의 일부 영역(또는 전체 영역)에 p형 불순물(B, Al)을 주입하는 이온 주입 공정이 진행된다.This photoresist pattern 238 is used as a mask for ion implantation, so that the channel region 110 of the off-FET and the channel region 112 of the on-FET adjacent to the channel region 110 of the off-FET are formed. An ion implantation process of implanting p-type impurities (B, Al) into a partial region (or the entire region) is performed.

이러한 이온 주입 공정에 따라 문턱전압 조절층(239, threshold voltage adjustment layer)이 형성된다.A threshold voltage adjustment layer 239 is formed according to the ion implantation process.

또 한편, 도면에 도시하지 않았으나, 상기 문턱전압 조절층(239)은 포토레지스트 패턴(238)을 형성하지 않고 기판(100)의 전면에 형성될 수 있다.Meanwhile, although not shown in the drawings, the threshold voltage control layer 239 may be formed on the entire surface of the substrate 100 without forming the photoresist pattern 238 .

상기 문턱전압 조절층(239)의 이온 주입량(dose)은, 예를 들면, 1Х10¹¹ ~1Х10¹³ cm^-2 일 수 있다. 상기 문턱전압 조절층(239)은 off-FET 채널 영역(110)과 on-FET 채널 영역(112)에서 동시에 진행되는 이온 주입 공정에 의해 형성될 수 있다.An ion implantation dose of the threshold voltage control layer 239 may be, for example, 1Х10 ¹¹ to 1Х10 ¹³ cm ^-2 . The threshold voltage control layer 239 may be formed by an ion implantation process simultaneously performed in the off-FET channel region 110 and the on-FET channel region 112 .

off-FET 채널 영역(110)의 이온주입으로 off-FET의 턴온 전압이 조절되어 off-FET의 전기적 특성이 향상될 수 있고, 동시에 on-FET 채널 영역(112)의 이온주입으로 on-FET의 문턱 전압을 안정적인 값으로 증가시킬 수 있다. By ion implantation of the off-FET channel region 110 , the turn-on voltage of the off-FET can be adjusted, so that the electrical characteristics of the off-FET can be improved. The threshold voltage can be increased to a stable value.

또한 off-FET 채널(110)은 공핍형 모드(depletion mode)의 pMOS 채널을 형성하여 0V의 게이트 전압에서 off-FET이 턴온 되도록 함으로써 MCT 소자를 턴오프 시킬 수 있다.In addition, the off-FET channel 110 can turn off the MCT device by forming a pMOS channel of a depletion mode so that the off-FET is turned on at a gate voltage of 0V.

이어, 포토레지스트 패턴(238)과 제5산화막(237)을 제거한 후, 도 9 ~ 도 11의 공정을 통해, MCT 소자의 제작이 완료될 수 있다.Next, after the photoresist pattern 238 and the fifth oxide layer 237 are removed, the fabrication of the MCT device may be completed through the processes of FIGS. 9 to 11 .

도 7 및 도 8과 도 12 및 13에서 설명한 문턱전압 조절층(239)의 형성은 이하에서 설명될 제1 내지 제4 실시예 모두에 적용될 수 있다.The formation of the threshold voltage adjustment layer 239 described with reference to FIGS. 7 and 8 and FIGS. 12 and 13 may be applied to all of the first to fourth embodiments to be described below.

이하, 도 2 내지 13의 제조 공정에 따라 제조된 n 타입의 n-MCT 소자에서 게이트 전극층(109)에 따른 구조적 특징에 대해 설명하기로 한다.Hereinafter, structural features according to the gate electrode layer 109 in the n-type n-MCT device manufactured according to the manufacturing process of FIGS. 2 to 13 will be described.

제1 실시 예first embodiment

도 14는 본 발명의 제1 실시 예에 따라 제조된 MCT 소자를 게이트 절연막, 층간 절연막 및 상부 메탈층을 제거한 상태에서 위에서 바라본 평면도이고, 도 15는 도 14에 도시한 절단선 D-D'를 따라 절단한 MCT 소자의 입체 단면도이다.14 is a plan view of the MCT device manufactured according to the first embodiment of the present invention, viewed from above with the gate insulating film, the interlayer insulating film, and the upper metal layer removed, and FIG. 15 is the cutting line D-D' shown in FIG. It is a three-dimensional cross-sectional view of the MCT device cut along the line.

도 14 및 15를 참조하면, 고농도의 P형 에미터층(101)의 상부에 n형 버퍼층(102)이 배치될 수 있다. n형 buffer층(102)의 상부에 PNPN 사이리스터의 하부-베이스(n-base) 역할을 하는 n형 베이스층(103)이 배치된다.14 and 15 , the n-type buffer layer 102 may be disposed on the high-concentration P-type emitter layer 101 . An n-type base layer 103 serving as an n-base of the PNPN thyristor is disposed on the n-type buffer layer 102 .

상기 n형 베이스층(103)에는 p형 불순물의 이온 주입 공정에 따라 상기 n형 베이스층(103)의 내부로 확산되는 상부 베이스, 즉, p형 베이스 영역(104)이 배치된다.On the n-type base layer 103 , an upper base that diffuses into the n-type base layer 103 according to an ion implantation process of a p-type impurity, that is, the p-type base region 104 is disposed.

상기 p형 베이스 영역(104)의 내부에는 n형 불순물의 이온주입에 따라 상기 p형 베이스 영역(104)의 내부로 확산되어 형성된 n형 에미터 영역(105)이 배치된다. 이때, 상기 p형 베이스 영역(104)의 상부 표면 아래는 on-FET의 채널 역할을 하는 on-FET 채널 영역(112)이 된다.An n-type emitter region 105 formed by diffusion into the p-type base region 104 according to ion implantation of the n-type impurity is disposed inside the p-type base region 104 . At this time, under the upper surface of the p-type base region 104 becomes the on-FET channel region 112 serving as the channel of the on-FET.

상기 n-에미터 영역(105)의 내부에는 n형 도핑 영역(107)과 p형 드레인 영역(106)이 배치된다. 이때 p형 드레인 영역(106)은 off-FET의 드레인(drain)으로 역할 한다. An n-type doped region 107 and a p-type drain region 106 are disposed inside the n-emitter region 105 . At this time, the p-type drain region 106 serves as a drain of the off-FET.

상기 n형 도핑 영역(107)은 n형 에미터 영역(105)과 접촉하여 n형 에미터 영역(105)의 오믹 접촉 특성을 향상시키고, 상부 NPN BJT의 에미터 주입 효율(emitter injection efficiency)을 향상시킨다.The n-type doped region 107 comes into contact with the n-type emitter region 105 to improve the ohmic contact characteristic of the n-type emitter region 105 and to increase the emitter injection efficiency of the upper NPN BJT. improve

상기 n형 에미터 영역(105)의 상부 표면의 바로 아래 영역은 off-FET의 채널 영역(110)이 된다. 동시에 off-FET의 채널 영역(110)은 on-FET의 소스 전류가 흐르는 통로 역할을 한다. The region immediately below the upper surface of the n-type emitter region 105 becomes the channel region 110 of the off-FET. At the same time, the channel region 110 of the off-FET serves as a path through which the source current of the on-FET flows.

상기 off-FET의 채널 영역(110)의 이온 주입은 off-FET의 턴온 전압을 조절하여 off-FET 특성을 향상시킬 수다. 또한, 상기 off-FET의 채널 영역(110)은 공핍형 모드(depletion mode)의 pMOS 채널을 형성하여 0V의 게이트 전압에서 off-FET가 턴온 되도록 함으로써, MCT 소자를 턴오프 시킬 수 있다. Ion implantation into the channel region 110 of the off-FET may improve off-FET characteristics by adjusting the turn-on voltage of the off-FET. In addition, the channel region 110 of the off-FET forms a pMOS channel of a depletion mode so that the off-FET is turned on at a gate voltage of 0V, thereby turning off the MCT device.

이후 형성되는 게이트 절연막(108), 게이트 전극층(109), 층간 절연막(113), 상부 메탈층(114) 및 하부 메탈층(115)은 전술한 도 9 내지 11에서 설명한 제조 공정에 따라 형성된다.The gate insulating layer 108 , the gate electrode layer 109 , the interlayer insulating layer 113 , the upper metal layer 114 , and the lower metal layer 115 formed thereafter are formed according to the manufacturing process described with reference to FIGS. 9 to 11 .

게이트 전극층(109)은, 도 14에 도시된 바와 같이, 하나의 MCT 소자에 포함된 상기 n형 도핑 영역(107)과 상기 n형 도핑 영역(107)을 둘러싸는 p형 드레인 영역(106)의 일부를 상부로 노출시키는 다수의 개구부(OP)를 갖는다. 이때, 상기 게이트 전극층(109)은 라인(line) 형태로 배열될 수 있다. 각 개구부(OP)들 역시 라인 형태로 배열될 수 있다.14, the gate electrode layer 109 includes the n-type doped region 107 included in one MCT device and the p-type drain region 106 surrounding the n-type doped region 107. It has a plurality of openings OP partially exposing the upper portion. In this case, the gate electrode layer 109 may be arranged in a line shape. Each of the openings OP may also be arranged in a line shape.

하나의 MCT 소자는 하나의 웨이퍼 상에서 라인(line) 형태로 배열되며, 웨이퍼 상에 배열된 MCT 소자들은 동일한 구조이다.One MCT element is arranged in a line form on one wafer, and the MCT elements arranged on the wafer have the same structure.

한편, 도 14 및 15에 도시된 바와 같이, 게이트 전극층(109)에 형성된 라인 형태의 개구부(OP)에 의해 상부로 노출되는 n형 도핑 영역(107)과 상기 n형 도핑 영역(107)를 둘러싸는 p형 드레인 영역(106)은 라인 형태의 개구부(OP)와 마찬가지로, 위에서 바라볼 때 라인의 형상으로 연장될 수 있다. Meanwhile, as shown in FIGS. 14 and 15 , the n-type doped region 107 exposed upward by the line-shaped opening OP formed in the gate electrode layer 109 and the n-type doped region 107 surround the Like the line-shaped opening OP, the p-type drain region 106 may extend in the shape of a line when viewed from above.

또한, n형 에미터 영역(105) 역시 위에서 바라볼 때, 라인의 형상으로 연장된다.In addition, the n-type emitter region 105 also extends in the shape of a line when viewed from above.

따라서, n형 에미터 영역(105)과 p형 베이스 영역(104)의 접합면(contact surface)과 p형 드레인 영역(106) 사이에 형성되는 off-FET의 채널 영역(110, on-FET 소스 전류가 흐르는 통로) 역시, 위에서 바라볼 때, 라인 형상을 갖는다. Accordingly, the channel region 110 of the off-FET, the on-FET source, is formed between the p-type drain region 106 and the contact surface of the n-type emitter region 105 and the p-type base region 104 . A path through which current flows) also has a line shape when viewed from above.

또한 하부 베이스로 역할 하는 n형 베이스층(103)의 표면 역시 위에서 바라볼 때 라인 형상으로 보일 수 있다.In addition, the surface of the n-type base layer 103 serving as a lower base may also be viewed as a line shape when viewed from above.

라인 형상을 갖는 off-FET 채널 영역(110)과 on-FET 채널 영역(112)은 도 5 및 6에 도시된 스페이서(211)를 이온 주입용 마스크로 이용하는 이온 주입 공정에 따라 MCT 소자의 모든 위치에서 동일한 폭을 가지며, 이로 인해, 균일한 특성의 off-FET 및 on-FET의 형성이 가능하다.The off-FET channel region 110 and the on-FET channel region 112 having a line shape are all positions of the MCT device according to the ion implantation process using the spacer 211 shown in FIGS. 5 and 6 as an ion implantation mask. has the same width, and thus, it is possible to form an off-FET and an on-FET having uniform characteristics.

이상 설명한 바와 같이, 라인 형태로 배열된 게이트 전극층(109)을 갖는 MCT 소자에서는, off-FET 채널 영역(110)과 on-FET 채널 영역(112)이 MCT소자 단위 셀의 게이트 전극층(109)의 끝부분에 모두 위치하며, MCT 소자의 턴온 및 턴오프 특성이 모든 셀들에서 균일하게 유지될 수 있다.As described above, in the MCT device having the gate electrode layers 109 arranged in a line form, the off-FET channel region 110 and the on-FET channel region 112 are the gate electrode layers 109 of the MCT device unit cell. They are all located at the ends, and the turn-on and turn-off characteristics of the MCT device can be uniformly maintained in all cells.

또한 off-FET의 채널 영역(110)에 채널 이온 주입을 선택적으로 진행할 수 있어서, 낮은 게이트 전압에서 off-FET을 턴-온시켜 MCT의 턴-오프 성능이 향상될 수 있다.In addition, since channel ion implantation can be selectively performed into the channel region 110 of the off-FET, the turn-off performance of the MCT can be improved by turning on the off-FET at a low gate voltage.

뿐만 아니라, 공핍 모드(depletion mode)에서 동작하도록 p형 불순물의 이온주입을 통해 off-FET 채널 영역(110)이 형성됨으로써 0V의 게이트 전압에서 MCT 소자를 턴오프시킬 수 있다. In addition, the off-FET channel region 110 is formed through ion implantation of a p-type impurity to operate in a depletion mode, so that the MCT device can be turned off at a gate voltage of 0V.

제2 실시 예second embodiment

도 16은 본 발명의 제2 실시 예에 따른 게이트 전극층을 위에서 바라본 평면도이고, 도 17은 도 16에 도시된 게이트 전극층의 아래에 배치되는 게이트 절연막과 상기 게이트 전극층의 상부에 배치되는 층간 절연막과 상부 메탈층을 제거한 상태에서 MCT 소자를 위에서 바라본 평면도이고, 도 18은 도 16에 도시된 게이트 전극층을 제거한 상태에서 도 17에 도시된 절단선 A-A'를 따라 절단된 MCT 소자의 입체 단면도이다. 단, 도 17에서 게이트 전극층(109)은 생략된다.16 is a plan view of a gate electrode layer according to a second embodiment of the present invention, as viewed from above, and FIG. 17 is a gate insulating layer disposed under the gate electrode layer shown in FIG. 16, an interlayer insulating layer disposed on the gate electrode layer, and an upper portion. It is a top view of the MCT device with the metal layer removed, and FIG. 18 is a three-dimensional cross-sectional view of the MCT device cut along the cutting line A-A' shown in FIG. 17 with the gate electrode layer shown in FIG. 16 removed. However, in FIG. 17 , the gate electrode layer 109 is omitted.

도 16 내지 18을 참조하면, p형 에미터층(101)의 상부에 n형 버퍼층(102)이 배치된다. n형 버퍼층(102) 상부에 PNPN 사이리스터의 하부-베이스(n-base) 역할을 하는 n형 베이스층(103)이 배치된다.16 to 18 , an n-type buffer layer 102 is disposed on the p-type emitter layer 101 . An n-type base layer 103 serving as an n-base of the PNPN thyristor is disposed on the n-type buffer layer 102 .

상기 n형 베이스층(103)의 내부에는 p형 베이스 영역(104)이 배치되고, 상기 p형 베이스 영역(104)의 내부에는 n형 에미터 영역(105)이 배치된다. 이때, 상기 p형 베이스 영역(104)의 상부 표면 아래에는 on-FET의 채널 역할을 하는 on-FET 채널 영역(112)이 배치된다.A p-type base region 104 is disposed inside the n-type base layer 103 , and an n-type emitter region 105 is disposed inside the p-type base region 104 . At this time, an on-FET channel region 112 serving as a channel of the on-FET is disposed under the upper surface of the p-type base region 104 .

상기 n형 에미터 영역(105)의 내부에는 n+ 도핑 영역(107)과 p형 드레인 영역(106)이 배치된다. 이때 p형 드레인 영역(106)은 off-FET의 드레인(drain)으로 역할 한다. An n+ doped region 107 and a p-type drain region 106 are disposed inside the n-type emitter region 105 . At this time, the p-type drain region 106 serves as a drain of the off-FET.

상기 n형 도핑 영역(107)은 n형 에미터 영역(105)과 접촉하여 n형 에미터 영역(105)의 오믹 접촉 특성을 향상시키고, 상부 NPN BJT의 에미터 주입 효율을 향상시킨다. The n-type doped region 107 contacts the n-type emitter region 105 to improve the ohmic contact characteristic of the n-type emitter region 105 and to improve the emitter implantation efficiency of the upper NPN BJT.

상기 n형 에미터 영역(105)의 상부 표면의 바로 아래 영역은 off-FET 채널 영역(110)이 되며, 이 off-FET의 채널 영역(110)은 on-FET의 소스 전류가 흐르는 통로로 역할 한다. A region immediately below the upper surface of the n-type emitter region 105 becomes an off-FET channel region 110, and the channel region 110 of the off-FET serves as a path through which the on-FET source current flows. do.

상기 off-FET 채널 영역(110)의 이온 주입은 off-FET의 턴온 전압을 조절하여 off-FET 특성을 향상시킬 수 있으며, 상기 off-FET 채널 영역(110)은 공핍형 모드(depletion mode)의 pMOS 채널을 형성하여 0V의 게이트 전압에서 off-FET이 턴온 되도록 함으로써 MCT 소자를 턴오프 시킬 수 있다. The ion implantation of the off-FET channel region 110 may improve off-FET characteristics by adjusting the turn-on voltage of the off-FET, and the off-FET channel region 110 may be in a depletion mode. By forming a pMOS channel so that the off-FET is turned on at a gate voltage of 0V, the MCT device can be turned off.

이후, 형성되는 게이트 절연막(108), 게이트 전극 물질(109), 층간 절연막(113) 상부 메탈층(114) 및 하부 메탈층(115)은 전술한 도 9 내지 11의 제조 공정에 따라 형성된다.Thereafter, the gate insulating layer 108 , the gate electrode material 109 , the interlayer insulating layer 113 , the upper metal layer 114 , and the lower metal layer 115 are formed according to the manufacturing process of FIGS. 9 to 11 .

본 발명의 제2 실시 예에 따른 게이트 전극층(109)은 도 16에 도시된 바와 같이, MCT 소자에 포함된 상기 n형 도핑 영역(107)과 상기 n형 도핑 영역(107)을 둘러싸는 p형 드레인 영역(106)의 일부를 상부로 노출시키는 다수의 개구부(OP: OP1, OP2, OP3 및 OP4)를 갖는다.As shown in FIG. 16 , the gate electrode layer 109 according to the second embodiment of the present invention has the n-type doped region 107 included in the MCT device and the p-type doped region 107 surrounding the n-type doped region 107 . It has a plurality of openings OP: OP1 , OP2 , OP3 and OP4 exposing a portion of the drain region 106 upwardly.

본 발명의 제2 실시 예에 따른 게이트 전극층(109)은 그리드(grid) 형태 또는 매트릭스 형태로 배열된다. 각 개구부(OP)는, 예를 들면, 원형일 수 있다.The gate electrode layer 109 according to the second embodiment of the present invention is arranged in a grid form or a matrix form. Each opening OP may have, for example, a circular shape.

게이트 전극층(109) 상에서 하나의 MCT 소자를 나타내는 단위 셀(unit cell) 영역은, 도 16에 도시된 바와 같이, 하나의 개구부(OP1)를 포함하는 사각 영역(R1) 또는 인접한 4개의 개구부들(OP1, OP2, OP3, OP3)의 일부 영역들을 포함하는 사각 영역(R2)으로 정의될 수 있다. A unit cell region representing one MCT device on the gate electrode layer 109 is, as shown in FIG. 16 , a rectangular region R1 including one opening OP1 or four adjacent openings ( It may be defined as a rectangular region R2 including some regions of OP1, OP2, OP3, and OP3.

사각 영역(R2)에 포함된 일부 영역들 각각은, 원형의 개구부를 4등분한 4개의 영역들로 분할한 경우, 상기 4개의 영역들 중 하나의 영역일 수 있다.Each of the partial regions included in the rectangular region R2 may be one of the four regions when the circular opening is divided into four regions.

단위 셀을 구성하는 하나의 MCT 소자는 하나의 웨이퍼 상에서 그리드(grid) 형태 또는 매트릭스 형태로 배열되며, 웨이퍼 상에 배열된 MCT 소자들은 동일한 구조이다.One MCT element constituting the unit cell is arranged in a grid or matrix form on one wafer, and the MCT elements arranged on the wafer have the same structure.

한편, 도 17 및 18에 도시된 바와 같이, 게이트 전극층(109)에 형성된 원형의 개구부(OP1)에 의해 상부로 노출되는 n+ 도핑 영역(107)과 n+ 도핑 영역(107)를 둘러싸는 p+영역(106)은 위에서 바라볼 때 원형으로 형성될 수 있다.Meanwhile, as shown in FIGS. 17 and 18 , the n+ doped region 107 exposed upward by the circular opening OP1 formed in the gate electrode layer 109 and the p+ region ( 106) may be formed in a circular shape when viewed from above.

또한, n형 에미터 영역(105) 역시 위에서 바라볼 때, 원형으로 형성될 수 있다. In addition, the n-type emitter region 105 may also be formed in a circular shape when viewed from above.

따라서, n-에미터 영역(105)과 p형 베이스 영역(104)의 접합면과 p형 드레인 영역(106) 사이에 형성되는 off-FET 채널 영역(110, on-FET의 소스 전류가 흐르는 통로)도 위에서 바라볼 때, 원형의 띠 형상을 갖는다. Accordingly, the off-FET channel region 110 formed between the junction surface of the n-emitter region 105 and the p-type base region 104 and the p-type drain region 106 is a path through which the on-FET source current flows. ) also has a circular band shape when viewed from above.

또한 하부 베이스로 역할을 하는 n형 베이스층(103)은 위에서 바라볼 때, 오목한 변을 갖는 사각 형상일 수 있다.Also, the n-type base layer 103 serving as a lower base may have a rectangular shape having a concave side when viewed from above.

n형 베이스층(103)과 off-FET 채널 영역(110)은 p형 베이스 영역(104)이 표면으로 노출되는 상면 (112, on-FET 채널 영역)에 의해 이격되며, on-FET 채널 영역(112)은 균일한 폭의 원형 띠 형상을 갖는다.The n-type base layer 103 and the off-FET channel region 110 are separated by a top surface 112 (on-FET channel region) on which the p-type base region 104 is exposed as a surface, and the on-FET channel region ( 112) has a circular band shape of uniform width.

원형의 띠 형상을 갖는 off-FET 채널 영역(110)은 본 발명에 따른 제조 공정(스페이서(211))을 이온 주입용 마스크로 이용하여 채널 영역을 형성하는 공정)에 따라, MCT 소자의 모든 위치에서 동일한 폭을 가지며, 이로 인해, 균일한 특성의 off-FET의 형성이 가능하다.The off-FET channel region 110 having a circular band shape is formed at all positions of the MCT device according to the manufacturing process (the process of forming a channel region using the spacer 211 as an ion implantation mask) according to the present invention. has the same width, and thus, it is possible to form off-FETs with uniform characteristics.

이상 설명한 바와 같이, grid 형태로 배열된 원형의 개구부를 갖는 게이트 전극층(109)과 원형 띠 형상의 on-FET의 채널 영역(112) 및 off-FET의 채널 영역(110)을 가진 MCT 소자에서는, off-FET 채널 영역(110)과 on-FET 채널 영역(112)이 MCT소자 단위셀의 게이트 전극물질(109)의 끝부분에 모두 위치하며, MCT 소자의 턴온 및 턴오프 특성이 모든 셀에서 균일하게 가질 수 있다.As described above, in the MCT device having the gate electrode layer 109 having circular openings arranged in a grid shape, the on-FET channel region 112 and the off-FET channel region 110 having a circular band shape, The off-FET channel region 110 and the on-FET channel region 112 are both located at the end of the gate electrode material 109 of the unit cell of the MCT device, and the turn-on and turn-off characteristics of the MCT device are uniform in all cells. can have

또한 off-FET 채널 영역에 채널 이온 주입을 선택적으로 진행할 수 있어서, 낮은 게이트 전압에서 off-FET을 턴-온시켜 MCT의 턴-오프 성능을 향상시킬 수 있을 뿐만 아니라, 공핍 모드(depletion mode)에서 동작하도록 p형 불순물의 이온주입을 통해 off-FET 채널 영역(110)을 형성함으로써 0V의 게이트 전압에서 MCT 소자를 턴오프시킬 수 있다 In addition, since channel ion implantation can be selectively performed in the off-FET channel region, the turn-off performance of the MCT can be improved by turning the off-FET on at a low gate voltage, and in depletion mode By forming the off-FET channel region 110 through ion implantation of p-type impurities to operate, the MCT device can be turned off at a gate voltage of 0V.

상기 원형의 개구부를 갖도록 형성된 게이트 구조와 원형 형상의 on-FET 및 off-FET 형상을 가진 MCT 소자는 line 형상의 게이트 구조를 갖는 MCT 소자와 비교하여 단위 셀 당 더 넓은 PNPN 사이리스터 면적과 on-FET 및 off-FET 영역을 갖게 됨으로써, MCT 소자의 특성을 향상시킬 수 있다.The MCT device having a gate structure formed to have a circular opening and a circular on-FET and off-FET shape has a larger PNPN thyristor area per unit cell and on-FET compared to an MCT device having a line-shaped gate structure. And by having an off-FET region, it is possible to improve the characteristics of the MCT device.

제3 실시 예third embodiment

도 19는 본 발명의 제3 실시 예에 따른 게이트 전극층을 위에서 바라본 평면도이고, 도 20은 도 19에 도시된 게이트 전극층의 하부에 배치된 게이트 절연막과 상부에 배치된 층간 절연막 및 캐소드로 사용되는 상부 메탈층을 제거한 상태에서 MCT 소자를 위에서 바라본 평면도이고, 도 21은 도 20에 도시한 절단선 B-B'를 따라 절단한 MCT 소자의 입체 단면도이다. 단, 도 21에서 게이트 전극층은 생략된다.19 is a plan view of a gate electrode layer according to a third embodiment of the present invention, as viewed from above, and FIG. 20 is a gate insulating film disposed under the gate electrode layer shown in FIG. 19, an interlayer insulating film disposed thereon, and an upper portion used as a cathode. It is a top view of the MCT device with the metal layer removed, and FIG. 21 is a three-dimensional cross-sectional view of the MCT device cut along the cutting line B-B' shown in FIG. 20 . However, in FIG. 21 , the gate electrode layer is omitted.

도 19를 참조하면, 제3 실시 예에 따른 게이트 전극층(109)은, grid 형태 또는 매트릭스 형태로 배열되는 팔각 형상의 개구부들(OP5, OP6, OP7 및 OP8)를 갖는다. 팔각 형상의 개구부들(OP5, OP6, OP7 및 OP8) 각각은 오목한 4개의 변과 직선의 4개의 변을 가질 수 있다.Referring to FIG. 19 , the gate electrode layer 109 according to the third exemplary embodiment has octagonal openings OP5 , OP6 , OP7 and OP8 arranged in a grid shape or a matrix shape. Each of the octagonal openings OP5, OP6, OP7, and OP8 may have four concave sides and four straight sides.

단위 셀을 구성하는 MCT 소자는 게이트 전극층(109) 상에서 하나의 개구부(OP5)를 포함하는 사각 영역(R3) 또는 4개의 개구부들(OP5, OP6, OP7 및 OP8)의 일부를 포함하는 사각 영역(R4)으로 정의될 수 있다.The MCT device constituting the unit cell has a rectangular region R3 including one opening OP5 on the gate electrode layer 109 or a rectangular region including a portion of four openings OP5, OP6, OP7, and OP8. R4) can be defined.

도 20 및 21을 참조하면, 게이트 절연막(108), 게이트 전극층(109), 층간 절연막(113) 및 상부 메탈층(114)을 제거한 상태에서, 기판(100)의 표면에서 보여지는 n형 베이스층(103)은 원형일 수 있다.20 and 21 , with the gate insulating layer 108 , the gate electrode layer 109 , the interlayer insulating layer 113 , and the upper metal layer 114 removed, the n-type base layer seen from the surface of the substrate 100 . (103) may be circular.

또한 게이트 절연막(108), 게이트 전극층(109), 층간 절연막(113) 및 상부 메탈층(114)을 제거한 상태에서, 기판(100)의 표면에서 보여지는 p형 베이스 영역(104)은 원형의 n형 베이스층(103)을 둘러싼 나머지 부분일 수 있다. In addition, with the gate insulating layer 108 , the gate electrode layer 109 , the interlayer insulating layer 113 , and the upper metal layer 114 removed, the p-type base region 104 seen from the surface of the substrate 100 has a circular n It may be the remaining portion surrounding the mold base layer 103 .

상기 on-FET의 채널 영역(112)은, 도 20 및 21에 도시된 바와 같이, 기판(100)의 표면에서 원형 띠 형상으로 노출되며, 상기 원형의 n형 베이스층(103)과 접하는 p형 베이스 영역(104)의 상부에 배치된다.As shown in FIGS. 20 and 21 , the channel region 112 of the on-FET is exposed in a circular band shape on the surface of the substrate 100 and is p-type in contact with the circular n-type base layer 103 . It is disposed on top of the base region 104 .

n형의 에미터 영역(105)은, 도 20에서는 도시되지 않았으나, 기판(100)의 표면에서 원형으로 보이는 n형 베이스층(103)과 기판(100)의 표면에서 원형 띠 형상으로 보여지는 on-FET의 채널 영역(112)을 제외한 나머지 영역에 형성된다. Although not shown in FIG. 20 , the n-type emitter region 105 is on the n-type base layer 103 seen in a circular shape on the surface of the substrate 100 and in a circular band shape on the surface of the substrate 100 . - It is formed in the remaining region except for the channel region 112 of the FET.

상기 원형 띠 형상을 갖는 on-FET의 채널 영역(112)과 상기 p형 드레인 영역(106)은, 위에서 바라볼 때, 원형 띠 형상의 off-FET의 채널영역(110)을 사이에 두고 이격 된다. The circular band-shaped channel region 112 of the on-FET and the p-type drain region 106 are spaced apart with the circular band-shaped channel region 110 of the off-FET interposed therebetween when viewed from above. .

n형 에미터 영역(105)의 상부에는 기판의 표면에서 원형 띠 형상으로 보여지는 off-FET 채널 영역(110), 게이트 전극층(109)의 팔각 형상의 개구부(OP)에 의해 팔각 띠 형상으로 노출되는 p형 드레인 영역(106) 및 상기 팔각 띠 형상의 p형 드레인 영역(106)에 의해 둘러싸이는 n형 도핑 영역(107)이 배치된다.On the upper portion of the n-type emitter region 105 , the off-FET channel region 110 seen in a circular band shape on the surface of the substrate and the octagonal opening OP of the gate electrode layer 109 are exposed in an octagonal band shape. An n-type doped region 107 surrounded by the p-type drain region 106 and the octagonal band-shaped p-type drain region 106 are disposed.

게이트 전극층(109)의 팔각 형상의 개구부(OP)는 4개의 오목한 변과 4개의 직선의 변으로 이루어질 수 있으며, 이에 따라, 상기 개구부(OP)에 의해 상부로 노출되는 p형 드레인 영역(106) 역시 4개의 오목한 변과 4개의 직선의 변으로 이루어진 내변과 외변으로 이루어질 수 있다.The octagonal opening OP of the gate electrode layer 109 may have four concave sides and four straight sides, and thus the p-type drain region 106 exposed upward by the opening OP. Also, it may consist of an inner side and an outer side consisting of four concave sides and four straight sides.

이처럼, 오목한 변들과 직선의 변들로 이루어진 팔각 형상의 개구부(OP)를 갖는 게이트 전극층을 갖는 MCT 소자에서는, 원형 띠 형상의 off-FET의 채널영역(110)이 형성되며, off-FET 채널영역(110)은 동시에 on-FET의 소스 전류가 흐르는 통로 역할을 한다. As such, in an MCT device having a gate electrode layer having an octagonal opening OP composed of concave and straight sides, a circular band-shaped off-FET channel region 110 is formed, and the off-FET channel region ( 110) simultaneously serves as a path through which the on-FET's source current flows.

상기 제3 실시 예에 따른 MCT 소자에 있어서, off-FET의 채널영역(110)과 on-FET 채널영역(112)은 원형 띠 형태를 가지며, 모든 위치에서 동일한 구조를 갖도록 형성되므로, 균일한 특성의 off-FET 및 on-FET을 구현할 수 있다. In the MCT device according to the third embodiment, the channel region 110 of the off-FET and the channel region 112 of the on-FET have a circular band shape and are formed to have the same structure at all positions, and thus have uniform characteristics. of off-FET and on-FET can be implemented.

또한 off-FET 채널 영역에 선택적으로 채널이온주입을 진행할 수 있어 낮은 게이트 전압에서 off-FET을 턴-온 시켜 MCT의 턴-오프 성능을 향상시킬 수 있다. 뿐만 아니라, 공핍 모드(depletion mode)에서 동작하는 p층-채널(110)을 형성함으로써 0V의 게이트 전압에서 MCT 소자를 턴오프 시킬 수 있다 In addition, since channel ion implantation can be selectively performed in the off-FET channel region, the turn-off performance of the MCT can be improved by turning the off-FET on at a low gate voltage. In addition, it is possible to turn off the MCT device at a gate voltage of 0V by forming the p-layer-channel 110 operating in a depletion mode.

상기 팔각형의 개구부를 갖는 게이트 구조와 원형 띠 형상의 off-FET 및 on-FET 채널 영역(110, 112)을 가진 MCT 소자는 line 형상의 게이트 구조를 갖는 MCT 소자와 비교하여 단위 셀당 더 넓은 PNPN 사이리스터 면적과 on-FET 및 off-FET 영역을 가져 MCT 소자의 특성을 향상시킬 수 있다.The MCT device having a gate structure having an octagonal opening and a circular band-shaped off-FET and on-FET channel regions 110 and 112 has a wider PNPN thyristor per unit cell compared to an MCT device having a line-shaped gate structure. By having an area and an on-FET and an off-FET region, the characteristics of the MCT device can be improved.

제4 실시 예4th embodiment

도 22는 본 발명의 제4 실시 예에 따른 게이트 전극층을 위에서 바라본 평면도이고, 도 23은 도 22에 도시된 게이트 전극층의 아래에 배치되는 게이트 절연막과 위에 배치되는 층간 절연막 및 캐소드로 사용되는 상부 메탈층을 제거한 상태에서 MCT 소자를 위에서 바라본 평면도이고, 도 24는 도 23에 도시된 절단선 C-C'를 따라 절단한 MCT 소자의 입체 단면도이다. 단, 도 24에서 게이트 전극층(109)은 생략된다.22 is a plan view of a gate electrode layer according to a fourth embodiment of the present invention, as viewed from above, and FIG. 23 is a gate insulating film disposed under the gate electrode layer shown in FIG. 22, an interlayer insulating film disposed thereon, and an upper metal used as a cathode. It is a top view of the MCT device in a state in which the layer is removed, and FIG. 24 is a three-dimensional cross-sectional view of the MCT device taken along the cutting line C-C' shown in FIG. 23 . However, in FIG. 24 , the gate electrode layer 109 is omitted.

도 22 내지 24를 참조하면, 제4 실시 예에 따른 게이트 전극층(109)은, 도 22에 도시된 바와 같이 grid 형태 또는 매트릭스 형태로 배열되고, 팔각 형상의 개구부들(OP9, OP10, OP11 및 OP12)을 갖는다. 팔각 형상의 개구부들(OP5, OP6, OP7 및 OP8)은 오목한 네 변과 직선의 네 변을 가질 수 있다.22 to 24 , the gate electrode layer 109 according to the fourth embodiment is arranged in a grid shape or a matrix shape as shown in FIG. 22 , and has octagonal openings OP9, OP10, OP11 and OP12. ) has The octagonal openings OP5 , OP6 , OP7 and OP8 may have four concave sides and four straight sides.

단위 셀을 구성하는 MCT 소자는 게이트 전극층(109) 상에서 하나의 개구부(OP9)를 포함하는 사각 영역(R5) 또는 4개의 개구부들(OP: OP9, OP10, OP11 및 OP12)의 일부를 포함하는 사각 영역(R6)으로 정의될 수 있다.The MCT device constituting the unit cell has a rectangular region R5 including one opening OP9 on the gate electrode layer 109 or a rectangular region including a portion of four openings OP: OP9, OP10, OP11, and OP12. It may be defined as the region R6.

n형 에미터 영역(105)에는 n형 도핑 영역(107), 상기 n형 도핑 영역(107)을 둘러싸는 p형 드레인 영역(106) 및 off-FET 채널영역(110)이 배치된다.An n-type doped region 107 , a p-type drain region 106 surrounding the n-type doped region 107 , and an off-FET channel region 110 are disposed in the n-type emitter region 105 .

제4 실시 예에 따른 게이트 전극층(109)의 팔각 형상의 개구부(OP)는 상기 n형 도핑 영역(107)과 상기 n형 도핑 영역(107)을 둘러싸는 p형 드레인 영역(106)의 일부를 상부로 노출시킨다.The octagonal opening OP of the gate electrode layer 109 according to the fourth embodiment forms the n-type doped region 107 and a portion of the p-type drain region 106 surrounding the n-type doped region 107 . exposed at the top.

상기 게이트 전극층(109)의 팔각 형상의 개구부(OP)에 의해 상부로 노출되는 상기 n형 도핑 영역(107)은, 위에서 바라볼 때, 오목한 4개의 변과 직선형태의 4개의 변을 갖는 팔각 형상을 가질 수 있다.The n-type doped region 107 exposed upward by the octagonal opening OP of the gate electrode layer 109 has an octagonal shape having four concave sides and four straight sides when viewed from above. can have

상기 게이트 전극층(109)의 팔각 형상의 개구부(OP)에 의해 일부가 노출되는 상기 p형 드레인 영역(106)은, 위에서 바라볼 때, 상기 팔각 형상의 n형 도핑 영역(107)을 둘러싸도록 팔각 띠 형상을 가질 수 있다.The p-type drain region 106 partially exposed by the octagonal opening OP of the gate electrode layer 109 is octagonal to surround the octagonal n-type doped region 107 when viewed from above. It may have a band shape.

따라서, 상기 팔각 띠 형상을 갖는 p형 드레인 영역(106)은, 위에서 바라볼 때, 8개의 내변과 8개의 외변을 갖는다. 8개의 내변은 오목한 4개의 변과 직선형태의 4개의 변으로 이루어지며, 8개의 외변 역시 오목한 4개의 변과 직선형태의 4개의 변으로 이루어질 수 있다.Accordingly, the p-type drain region 106 having the octagonal band shape has eight inner edges and eight outer edges when viewed from above. The eight inner sides may consist of four concave sides and four straight sides, and the eight outer sides may also consist of four concave sides and four straight sides.

상기 팔각 띠 형상을 갖는 p형 드레인 영역(106)을 둘러싸는 상기 off-FET 채널영역(110) 역시, 위에서 바라볼 때, 일정한 폭을 갖는 상기 팔각 띠 형상을 갖는다.The off-FET channel region 110 surrounding the p-type drain region 106 having the octagonal band shape also has the octagonal band shape having a constant width when viewed from above.

따라서, 상기 off-FET 채널영역(110) 역시, 8개의 내변과 8개의 외변을 갖는다. 8개의 내변은 오목한 4개의 변과 직선형태의 4개의 변으로 이루어지며, 8개의 외변 역시 오목한 4개의 변과 직선형태의 4개의 변으로 이루어질 수 있다.Accordingly, the off-FET channel region 110 also has eight inner edges and eight outer edges. The eight inner sides may consist of four concave sides and four straight sides, and the eight outer sides may also consist of four concave sides and four straight sides.

게이트 절연막(108), 게이트 전극층(109), 층간 절연막(113) 및 상부 메탈층(114)을 제거한 상태에서 기판(100)의 표면에서 보여지는 n형 베이스층(103)은, 도 23 및 24에 도시된 바와 같이, 원 형상을 가질 수 있다. The n-type base layer 103 seen from the surface of the substrate 100 with the gate insulating film 108 , the gate electrode layer 109 , the interlayer insulating film 113 and the upper metal layer 114 removed is shown in FIGS. 23 and 24 . As shown in , it may have a circular shape.

상기 기판(100)의 표면에서 보여지는 원형의 n형 베이스층(103)은, 도 24에 도시된 바와 같이, 108, 109, 113 및 114를 제거한 상태에서 기판(100)의 표면에서 보여지는 p형 베이스 영역(104)을 사이에 두고 팔각형 띠 형상의 off-FET의 채널 영역(110)과 일정한 간격으로 이격 된다.As shown in FIG. 24 , the circular n-type base layer 103 seen from the surface of the substrate 100 is p seen from the surface of the substrate 100 with 108 , 109 , 113 and 114 removed. It is spaced apart from the channel region 110 of the off-FET having an octagonal band shape with a base region 104 interposed therebetween at a regular interval.

팔각 형상의 개구부를 갖는 게이트 전극층(109)을 갖는 MCT 소자에 있어서, 팔각 띠 형상의 off-FET 채널영역(110)이 형성되며, 팔각 띠 형상의 off-FET 채널영역(110)의 내변과 외변은 각각 오목한 4개의 변과 직선의 4개의 변을 가질 수 있다. In the MCT device having the gate electrode layer 109 having an octagonal opening, an octagonal band-shaped off-FET channel region 110 is formed, and the inner and outer edges of the octagonal band-shaped off-FET channel region 110 are may have four concave sides and four straight sides, respectively.

상술한 MCT 소자의 제작 공정을 따르면 상기 off-FET의 채널영역(110)은 짧은 폭의 균일한 채널 길이를 갖도록 형성되므로, 균일한 특성의 off-FET을 구현할 수 있다. According to the manufacturing process of the MCT device described above, since the channel region 110 of the off-FET is formed to have a short width and a uniform channel length, an off-FET having uniform characteristics can be implemented.

또한 off-FET 채널 영역에 선택적으로 채널이온주입을 진행할 수 있어 낮은 게이트 전압에서 off-FET을 턴-온시켜 MCT의 턴-오프 성능을 향상시킬 수 있다.In addition, since channel ion implantation can be selectively performed in the off-FET channel region, the turn-off performance of the MCT can be improved by turning the off-FET on at a low gate voltage.

뿐만 아니라, 공핍 모드(depletion mode)에서 동작하는 p층-채널(110)을 형성함으로써 0V의 게이트 전압에서 MCT 소자를 턴오프 시킬 수 있다 In addition, it is possible to turn off the MCT device at a gate voltage of 0V by forming the p-layer-channel 110 operating in a depletion mode.

상기 팔각형의 개구부(OP)를 갖는 게이트 전극층(109)과 팔각 띠 형상의 off-FET 채널 영역(110)을 가진 MCT 소자는 라인(line) 형상의 게이트 전극층을 갖는 MCT 소자와 비교할 때, 단위 셀당 더 넓은 PNPN 사이리스터 면적과 on-FET 및 off-FET 영역을 가져 MCT 소자의 특성을 향상시킬 수 있다.The MCT device having the gate electrode layer 109 having the octagonal opening OP and the octagonal band-shaped off-FET channel region 110 is compared to the MCT device having a line-shaped gate electrode layer per unit cell. The characteristics of the MCT device can be improved by having a larger PNPN thyristor area and on-FET and off-FET regions.

이상의 설명은 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 본질적 특성을 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능하다. The above description is merely illustrative of the technical idea of the present invention, and various modifications and variations are possible by those skilled in the art to which the present invention pertains without departing from the essential characteristics of the present invention.

따라서, 본 발명에 표현된 실시예들은 본 발명의 기술적 사상을 한정하는 것이 아니라, 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하고, 그와 동등하거나, 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Accordingly, the embodiments expressed in the present invention are not intended to limit the technical spirit of the present invention, but to illustrate, and the scope of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed by the following claims, and all technical ideas that are equivalent to or within the equivalent range should be construed as being included in the scope of the present invention.

Claims

forming a base region of a first conductivity type doped with an impurity of a first conductivity type in a substrate and an emitter region of a second conductivity type doped with an impurity of a second conductivity type in the base region of the first conductivity type; ;
forming a spacer on a side surface of the oxide film formed on the substrate and exposing an emitter region of the second conductivity type upward;
Impurities of the first conductivity type are ion-implanted into the emitter region of the second conductivity type exposed upward by the spacer to form a drain region of the first conductivity type of the off-FET, and the second conductivity type forming a channel region of an off-FET defined between the junction surface of the emitter region of
ion-implanting the impurity of the first conductivity type into the channel region of the off-FET exposed to the upper portion according to the removal of the spacer;
after removing the oxide layer, forming a gate electrode layer on the substrate exposing the drain region of the first conductivity type and the emitter region of the second conductivity type on the substrate;
forming a doped region of a second conductivity type by ion-implanting impurities of the second conductivity type into the emitter region of the second conductivity type exposed upwardly by the gate electrode layer; and
An upper metal layer used as a cathode electrode and a lower metal layer used as an anode electrode are formed on the lower surface of the substrate on the gate electrode layer, the drain region of the first conductivity type, and the doped region of the second conductivity type step to do
A method of manufacturing an MCT device comprising a.

In claim 1,
The step of forming a channel region of the off-FET,
Using the spacer and the photoresist pattern formed on the emitter region of the second conductivity type exposed upward by the spacer as an ion implantation mask, the spacer and the second photoresist pattern exposed upward by the spacer and the photoresist pattern are used as an ion implantation mask. The method of manufacturing an MCT device is a step of performing an ion implantation process of implanting the impurities of the first conductivity type into the emitter region of the conductivity type.

In claim 1,
The channel region of the off-FET is,
The method of manufacturing an MCT device that is formed under the spacer in a lateral direction between the junction surface of the emitter region of the second conductivity type and the junction surface of the drain region of the first conductivity type.

In claim 1,
The step of ion-implanting the impurities of the first conductivity type into the channel region of the off-FET,
removing the spacers using an isotropic etching process; and
adjusting the turn-on voltage of the off-FET by ion-implanting the impurities of the first conductivity type into the channel region of the off-FET exposed upward by the isotropic etching process
A method of manufacturing an MCT device comprising a.

In claim 4,
The impurities of the first conductivity type that are ion-implanted into the channel region of the off-FET are impurities of the first conductivity type;
The ion implantation amount of the first conductivity type impurity is 1×10 ¹¹ to 1×10 ¹³ cm ^{-2 A} method of manufacturing an MCT device.

In claim 1,
The step of ion-implanting the impurities of the first conductivity type into the channel region of the off-FET,
further removing the spacer and the oxide layer using an etching process;
forming another oxide film on the surface of the substrate exposed upwardly according to the removal of the spacer and the oxide film;
forming the other photoresist pattern between the base region of the first conductivity type and the base region of the other first conductivity type adjacent to the base region of the first conductivity type as another photoresist pattern formed on the other oxide layer; ;
Ions of the first conductivity type are ion-implanted into the channel region of the off-FET and the channel region of the on-FET adjacent to the channel region of the off-FET by using the other photoresist pattern as an ion implantation mask Steps to proceed with the injection process
A method of manufacturing an MCT device comprising a.

In claim 6,
The method of manufacturing an MCT device, wherein the channel region of the on-FET is a region below the surface of the base region of the first conductivity type.

In claim 1,
The step of ion-implanting the impurities of the first conductivity type into the channel region of the off-FET,
further removing the oxide layer and the spacer using an etching process;
forming another oxide layer on the entire surface of the substrate exposed upwardly according to the removal of the oxide layer and the spacer; and
forming a threshold voltage control layer on the entire surface of the substrate by ion-implanting impurities of the first conductivity type into the channel region of the off-FET and the channel region of the on-FET adjacent to the channel region of the off-FET
A method of manufacturing an MCT device comprising a.

a substrate comprising: an emitter layer of a first conductivity type doped with impurities of a first conductivity type; and a second conductivity type base layer doped with impurities of the second conductivity type disposed on the emitter layer of the first conductivity type;
a base region of a first conductivity type disposed in the second conductivity type base layer;
an emitter region of a second conductivity type disposed within the base region of the first conductivity type;
a doped region of a second conductivity type disposed in an emitter region of the second conductivity type and a drain region of a first conductivity type of an off-FET surrounding the doped region of the second conductivity type;
is disposed between the junction surface of the drain region of the first conductivity type and the junction surface of the emitter region of the second conductivity type in the emitter region of the second conductivity type, doped with impurities of the first conductivity type; off-FET's channel region;
on-, disposed between the junction surface of the emitter region of the second conductivity type and the junction surface of the base region of the first conductivity type so as to be adjacent to the channel region of the off-FET in the base region of the first conductivity type the channel region of the FET;
a gate electrode layer disposed on the entire surface of the substrate and having an opening exposing the second conductivity-type doping region and the first conductivity-type drain region thereon;
a cathode electrode layer disposed on the doped region of the second conductivity type and the drain region of the first conductivity type exposed to the upper portion by the gate electrode layer and the opening, with an interlayer insulating layer interposed therebetween; and
MCT device comprising an anode electrode layer disposed on the lower surface of the substrate.

In claim 9,
In order to improve the electrical characteristics of the off-FET and the on-FET, all or part of the channel region of the off-FET and the channel region of the on-FET are doped with impurities of the first conductivity type.

In claim 9,
The channel region of the off-FET is,
An oxide film formed on the base layer of the second conductivity type, the MCT device being formed by a self-aligning process using a spacer formed on a side surface of the oxide film.

In claim 9,
The doped region of the second conductivity type, the drain region of the first conductivity type, the off-FET channel region and the on-FET channel region extend in a line shape when the substrate is viewed from above,
The opening of the gate electrode layer,
When the substrate is viewed from above, the MCT device has a line shape to expose a portion of the doped region of the second conductivity type and the drain region of the first conductivity type extending in the line shape.

In claim 9,
When the substrate is viewed from above, the emitter region of the second conductivity type has a circular shape, and the off-FET channel region of the first conductivity type has a circular band shape at an end of the emitter region of the second conductivity type; The second conductivity type doped region is spaced apart from the on-FET channel region with the off-FET channel region interposed therebetween, and the base region of the second conductivity type exposed to the surface of the substrate forms the on-FET channel region. spaced apart from the off-FET channel region by a predetermined distance between them,
The opening of the gate electrode layer,
When the substrate is viewed from above, the MCT device of a circular shape exposing a portion of the doped region of the second conductivity type and the drain region of the first conductivity type upward.

In claim 9,
When the substrate is viewed from above, the second conductivity-type base layer exposed to the surface of the substrate is circular, and the channel region of the on-FET exposed to the surface of the substrate is the second conductive type exposed to the surface of the substrate. has a circular band shape surrounding the second conductivity type base layer, the channel region of the off-FET has a circular band shape surrounding the on-FET channel region, and the drain region of the first conductivity type is a channel region of the off-FET surround,
The opening of the gate electrode layer,
When viewed from above the substrate, the MCT device to expose a portion of the doped region of the second conductivity type and the drain region of the first conductivity type upwards.

In claim 9,
When the substrate is viewed from above, the emitter region of the second conductivity type has an octagonal shape, and the off-FET channel region of the first conductivity type has an octagonal band shape at the end of the emitter region of the second conductivity type wherein the doped region of the second conductivity type is spaced apart from the on-FET channel region with the off-FET channel region interposed therebetween, and the second conductivity type base region exposed to the surface of the substrate is the on-FET spaced apart from the off-FET channel region by a predetermined distance with a channel region interposed therebetween;
The opening of the gate electrode layer,
When viewed from above the substrate, an MCT device for exposing a portion of the doped region of the second conductivity type and the drain region of the first conductivity type upward.

In claim 15,
The base region of the second conductivity type exposed to the surface of the substrate has a circular shape, and the emitter region of the second conductivity type of the octagonal shape and the off-FET channel region of the octagonal band shape have the second conductivity type An MCT device having a concave side in a portion adjacent to the base region of