KR20210158324A - 자가 정렬된 활성 영역들과 패시베이션층 및 그 제조 방법 - Google Patents

자가 정렬된 활성 영역들과 패시베이션층 및 그 제조 방법 Download PDF

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KR20210158324A
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마우리시오 만프리니
사이후이 영
위밍 린
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

전계 효과 트랜지스터 및 그 제조 방법이 제공된다. 전계 효과 트랜지스터는 채널층 내의 한 쌍의 활성 영역들, 한 쌍의 활성 영역들 사이에 위치한 채널 영역, 및 한 쌍의 활성 영역들의 표면 상에 위치한 자가 정렬된 패시베이션층을 포함한다.

Description

자가 정렬된 활성 영역들과 패시베이션층 및 그 제조 방법{SELF-ALIGNED ACTIVE REGIONS AND PASSIVATION LAYER AND METHODS OF MAKING THE SAME}
본 출원은 2020년 6월 23일에 "Formation of Self-Aligned N-Doped Region and Passivation Layer"이라는 명칭으로 출원된 미국 가특허 출원 제63/042,579호의 우선권을 청구하며, 이 가특허 출원의 전문은 모든 목적을 위해 참조로서 본 명세서 내에 편입된다.
반도체 산업에서는, 집적 회로들의 면적 밀도를 증가시키고자 하려는 욕구가 끊이지 않는다. 이를 위해, 개별 트랜지스터들은 점점 더 작아졌다. 그러나, 개별 트랜지스터들이 더 작게 제조될 수 있는 속도는 느려지고 있다. 주변 트랜지스터들을 제조의 FEOL(front-end-of-line)로부터 BEOL(back-end-of-line)으로 이동시키는 것이 유리할 수 있는데, 이는 BEOL에서는 기능성이 추가될 수 있는 반면에 FEOL에서는 귀중한 칩 영역이 이용가능해질 수 있기 때문이다. 산화물 반도체로 제조된 박막 트랜지스터(thin film transistor; TFT)는 저온에서 처리될 수 있고, 이에 따라 앞서 제조된 디바이스들에 손상을 주지 않을 것이기 때문에 TFT는 BEOL 집적에 매력적인 옵션이다.
본 개시는 반도체 디바이스, 특히 전계 효과 트랜지스터(100, 200)에 관한 것이다. 본 개시의 실시예들은 채널층(120) 위에 형성될 수 있는 한 쌍의 활성 영역들(117)을 포함하는 전계 효과 트랜지스터(100, 200)에 관한 것이다. 전계 효과 트랜지스터(100, 200, 300)는 채널층(120L) 내에 형성된 채널 영역(120C)을 포함할 수 있으며, 채널 영역(120C)은 한 쌍의 활성 영역들(117) 사이에 위치한다. 전계 효과 트랜지스터(100, 200)는 한 쌍의 활성 영역들(117)에 전기적으로 연결된 한 쌍의 콘택트 비아 구조물들(119)을 더 포함할 수 있으며, 활성 영역들(117)은 콘택트 비아 구조물들(119)에 자가 정렬된다.
본 개시의 실시예들에서, 한 쌍의 활성 영역들(117)은 자가 정렬된 n+형 도핑 영역들을 포함할 수 있다. 다른 실시예는 콘택트 비아 구조물들(119)의 측벽들 상에 배치된 자가 정렬된 패시베이션 보호층(115)을 더 포함할 수 있다. 일부 실시예들에서, 금속층(113)은 채널층(120)과 채널층(120) 위에 형성된 층간 유전체층(109) 사이에 위치한 하부 패시베이션 보호층(121)을 포함할 수 있으며, 여기서 하부 패시베이션 보호층(121)과 자가 정렬된 패시베이션 보호층(115)은 동일한 물질을 포함한다. 본 개시의 실시예에서, 한 쌍의 활성 영역들(117)은 채널층(120)의 최상면 상에 그리고 콘택트 비아 구조물(119)의 바닥면 상에 배치될 수 있다. 본 개시의 실시예에서, 채널층(120)은 인듐-갈륨-아연-산화물을 포함하고, 활성 영역들(117)은 AlOx-InOx-ZnOx를 포함한다.
다른 실시예들은 전계 효과 트랜지스터(300)에 관한 것이다. 전계 효과 트랜지스터(300)는 한 쌍의 활성 영역 스택들을 형성하는 한 쌍의 콘택트 비아 구조물들(119), 한 쌍의 콘택트 비아 구조물들(119)에 전기적으로 연결된 한 쌍의 활성 영역들(117)을 포함할 수 있으며, 한 쌍의 활성 영역들(117)은 콘택트 비아 구조물들(119)에 자가 정렬된다. 전계 효과 트랜지스터(300)는 또한 채널층(120L) 내에 형성된 채널 영역(120C)을 포함할 수 있으며, 채널 영역(120C)은 한 쌍의 활성 영역들(117) 사이에 위치한다. 한 쌍의 활성 영역들(117)은 채널층(120)의 바닥면 상에 배치될 수 있다. 전계 효과 트랜지스터(300)의 다른 실시예에서, 한 쌍의 활성 영역 스택들은 채널층(120)과는 세 개의 면들에서 접해 있을 수 있다. 전계 효과 트랜지스터(300)의 다른 실시예에서, 한 쌍의 활성 영역들은 자가 정렬된 n+형 도핑 영역들을 포함한다. 전계 효과 트랜지스터(300)의 다른 실시예에서, 한 쌍의 활성 영역들(117)은 콘택트 비아 구조물들(119)의 최상면 상에 그리고 채널층(120)의 바닥면 상에 배치될 수 있다. 전계 효과 트랜지스터(300)의 다른 실시예에서, 채널층(120)은 인듐-갈륨-아연-산화물을 포함하고, 한 쌍의 활성 영역들(117)은 AlOx-InOx-ZnOx를 포함한다.
다른 실시예들은 버퍼층(102) 위의 트렌치(103) 내에 워드 라인(110)을 성막하는 것을 포함하는 전계 효과 트랜지스터(100, 200)를 제조하는 방법(400)에 관한 것이다. 방법은 워드 라인(110) 위에 게이트 유전체층(116)을 성막하는 단계; 반도체 채널층(120L)을 게이트 유전체층(116) 위에 성막하는 단계; 반도체 채널층(120L) 및 게이트 유전체층(116)을 패터닝하는 단계; 반도체 채널층(120) 위에 금속층(113)을 성막하는 단계 - 금속층(113)은 반도체 채널층(120)과 직접 접촉해 있음 -; 및 반도체 채널층(120)과 직접 접촉해 있는 금속층(113)을 어닐링하는 단계; 반도체 채널층(120)과 직접 접촉해 있는 금속층(113)을 어닐링하여 활성 영역들(117)을 형성하는 단계; 및 콘택트 비아 구조물들(119)을 형성하는 단계를 포함하고, 활성 영역들(117)은 콘택트 비아 구조물들(119)에 자가 정렬된다. 일부 실시예 방법은 또한 패터닝된 반도체 채널층(120) 위에 하부 보호층(121)을 형성하는 동작들을 포함할 수 있다. 다른 실시예 방법에서, 반도체 채널층(120)은 금속 산화물 반도체 물질을 포함할 수 있다. 실시예 방법에서, 방법은 또한, 반도체 채널층(120) 위에 층간 유전체층(109)을 형성하는 단계; 층간 유전체층(109) 내에 콘택트 비아 홀(111)을 형성하는 단계를 포함할 수 있고, 콘택트 비아 홀(111)은 반도체 채널층(120)의 최상면의 부분들을 노출시키고; 반도체 채널층(120) 위에 금속층(113)을 성막하는 단계는 층간 유전체층(109), 콘택트 비아 홀(111)의 측벽들, 및 반도체 채널층(120)의 최상면의 노출된 부분들 위에 금속층(113)을 컨포멀하게 성막하는 동작을 포함하며, 반도체 채널층(120)과 직접 접촉해 있는 금속층(113)을 어닐링하는 단계는 또한 콘택트 비아 홀(111)의 측벽들 상에 배치된 자가 정렬된 패시베이션 보호층(115)을 형성한다. 실시예 방법에서, 금속층(113)은 알루미늄을 포함할 수 있고, 반도체 채널층(120)과 직접 접촉해 있는 금속층(113)을 어닐링하는 단계는 AlOx-InOx-ZnOx 자가 정렬된 활성 영역들(117)을 형성하기 위해 산소의 존재 하에서 어닐링하는 단계를 포함할 수 있다. 실시예 방법에서, 금속층은 알루미늄을 포함할 수 있고, 반도체 채널층(120)과 직접 접촉해 있는 금속층(113)을 어닐링하는 단계는 콘택트 비아 구조물(119)의 측벽들 상에 Al2O3 자가 정렬된 보호층(115)을 형성하기 위해 산소의 존재 하에서 어닐링하는 단계를 포함할 수 있다. 실시예 방법에서, 콘택트 비아 구조물(119)에 자가 정렬된 활성 영역(117)을 형성하기 위해 반도체 채널층(120)과 직접 접촉해 있는 금속층(113)을 어닐링하는 단계는 채널 영역(120C) 위에 자가 정렬된 n+형 도핑 활성 영역들을 형성하는 단계를 포함할 수 있다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본 개시의 실시예에 따른 TFT들의 어레이의 형성 이전의 제1 예시적인 구조물의 수직 단면도이다.
도 1b는 본 개시의 실시예에 따른 BEOL 트랜지스터들의 형성 동안의 제1 예시적인 구조물의 수직 단면도이다.
도 1c는 본 개시의 실시예에 따른 상위 레벨 금속 상호연결 구조물들의 형성 이후의 제1 예시적인 구조물의 수직 단면도이다.
도 2a는 본 개시의 다양한 실시예들에 따른 기판 위에서의 제1 유전체층의 성막 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 2b는 본 개시의 다양한 실시예들에 따른 도 2a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 3a는 본 개시의 다양한 실시예에 따른 제1 유전체층 내에서의 워드 라인 트렌치의 형성 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 3b는 본 개시의 다양한 실시예들에 따른 도 3a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 4a는 본 개시의 다양한 실시예들에 따른 워드 라인을 형성하기 위한 워드 라인 트렌치 내에서의 금속 충전 물질의 성막 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 4b는 본 개시의 다양한 실시예들에 따른 도 4a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 5a는 본 개시의 다양한 실시예들에 따른 게이트 유전체 블랭킷층과 반도체 채널 블랭킷층 물질의 성막 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 5b는 본 개시의 다양한 실시예들에 따른 도 5a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 6a는 본 개시의 다양한 실시예들에 따른 게이트 유전체 블랭킷층과 반도체 채널 블랭킷층의 패터닝 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 6b는 본 개시의 다양한 실시예들에 따른 도 6a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 7a는 도 6a와 도 6b에서 예시된 중간 구조물 위에서의 층간 유전체층(interlayer dielectric layer; ILD)의 형성 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 7b는 본 개시의 다양한 실시예들에 따른 도 7a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 8a는 층간 유전체층(ILD) 내에서의 콘택트 비아 홀들의 형성 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 8b는 본 개시의 다양한 실시예들에 따른 도 8a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 9a는 본 개시의 다양한 실시예들에 따른 도 8a와 도 8b에서 예시된 중간 구조물 위에서의 금속층의 성막 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 9b는 본 개시의 다양한 실시예들에 따른 도 9a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 10a는 본 개시의 실시예에 따른 금속을 IDL층 및 채널층과 반응시키기 위한 도 9a와 도 9b에서 예시된 중간 구조물의 가열 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 10b는 본 개시의 다양한 실시예들에 따른 도 10a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 11a는 본 개시의 실시예에 따른 콘택트 비아 홀들 내에서의 콘택트 구조물들의 형성 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 11b는 본 개시의 다양한 실시예들에 따른 도 11a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 12는 본 개시의 실시예에 따른 도 11a와 도 11b의 트랜지스터를 나타내는 평면도이다.
도 13a는 본 개시의 대안적인 실시예에 따른 패터닝된 게이트 유전체층과 패터닝된 채널층 위에서의 하부 보호층의 형성 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 13b는 본 개시의 대안적인 실시예에 따른 도 13a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 14a는 본 개시의 대안적인 실시예에 따른 층간 유전체층(ILD) 내에서의 콘택트 비아 홀들의 형성 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 14b는 본 개시의 대안적인 실시예에 따른 도 14a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 15a는 본 개시의 다양한 실시예에 따른 도 14a와 도 14b에서 예시된 중간 구조물 위에서의 금속층의 성막 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 15b는 본 개시의 대안적인 실시예에 따른 도 15a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 16a는 본 개시의 대안적인 실시예에 따른 금속을 IDL층 및 채널층과 반응시키기 위한 도 15a와 도 15b에서 예시된 중간 구조물의 가열 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 16b는 본 개시의 대안적인 실시예에 따른 도 16a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 17a는 본 개시의 대안적인 실시예에 따른 콘택트 비아 홀들 내에서의 콘택트 구조물들의 형성 이후의 트랜지스터의 중간 구조물의 평면도이다.
도 17b는 본 개시의 대안적인 실시예에 따른 도 17a의 A-A' 라인을 따라 취해진 수직 단면도이다.
도 18은 본 개시의 실시예에 따른 금속층으로 덮혀진 콘택트 비아 구조물들을 형성하는 것을 예시한 수직 단면도이다.
도 19는 본 개시의 실시예에 따른 도 18에서 예시된 중간 구조물 위에 채널층을 형성하는 것을 예시한 수직 단면도이다.
도 20은 본 개시의 실시예에 따른 금속층을 채널층과 반응시기 위해 도 19에서 예시된 중간 구조물을 가열시키는 것을 예시한 수직 단면도이다.
도 21은 본 개시의 실시예에 따른 도 20에서 예시된 중간 구조물 위에 게이트 유전체층을 형성하는 것을 예시한 수직 단면도이다.
도 22는 본 개시의 실시예에 따른 도 21에서 예시된 중간 구조물 위에 게이트 전극/워드 라인을 형성하는 것을 예시한 수직 단면도이다.
도 23은 본 개시의 실시예에 따른 도 22에서 예시된 중간 구조물 위에 ILD층을 형성하는 것을 예시한 수직 단면도이다.
도 24는 본 개시의 방법들의 일반적인 처리 단계들을 예시하는 흐름도이다.
도 25는 본 개시의 방법들의 대안적인 처리 단계들을 예시하는 흐름도이다.
아래의 개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다. 달리 명시적으로 진술하지 않는 한, 동일한 참조번호를 갖는 각각의 엘리먼트는 동일한 물질 조성을 갖고 동일한 두께 범위 내의 두께를 갖는 것으로 추정된다.
본 개시는 반도체 디바이스에 관한 것이며, 특히, 본 개시의 실시예들은 트랜지스터의 콘택트 비아 구조물들을 라이닝(lining)하는 자가 정렬된 보호층과 자가 정렬된 활성 영역들을 갖는 전계 효과 트랜지스터에 관한 것이다. 자가 정렬된 활성 영역들과 자가 정렬된 보호층은 활성 영역(117)을 보호하고 자가 정렬된 활성 영역(117)의 도핑을 도울 수 있다. 다양한 실시예들에서, 트랜지스터는 채널층의 최상부 상에 위치된 자가 정렬된 패시베이션층을 갖는 하부 게이트 전계 효과 트랜지스터일 수 있다. 다른 실시예들에서, 트랜지스터는 채널층의 바닥부 상에 위치된 자가 정렬된 패시베이션층을 갖는 상부 게이트 전계 효과 트랜지스터일 수 있다. 다양한 실시예들에서, 트랜지스터들은 콘택트 비아 구조물들을 라이닝하는 자가 정렬된 보호층을 포함할 수 있다. 다른 실시예들에서, 트랜지스터들은 채널층 위에 추가적인 하부 보호층을 포함할 수 있다.
일부 응용들에서, 트랜지스터들은 BEOL 위치에서 제조될 수 있다. BEOL 위치에서 트랜지스터들을 제조함으로써, BEOL에서 기능성이 추가될 수 있는 반면에, FEOL에서 귀중한 칩 영역이 이용가능해질 수 있다. 또한, 금속 산화물 반도체들을 사용하는 트랜지스터들은 저온에서 처리될 수 있고, 이에 따라 앞서 제조된 디바이스들에 손상을 주지 않을 것이기 때문에 이러한 트랜지스터들은 BEOL 집적에 매력적인 옵션일 수 있다. BEOL에서 트랜지스터들을 제조하는 것은 트랜지스터들을 여러 가혹한 조건들로부터 보호할 수 있지만, BEOL 트랜지스터들은 다른 BEOL 디바이스들의 형성 동안 주변 환경 내 가스들에 여전히 영향을 받을 수 있다. 예를 들어, BEOL 트랜지스터는 주변 환경에서 플라즈마와 공기에 노출될 수 있다. 수소와 같은 주변 환경 가스들은 BEOL 트랜지스터들의 층들을 손상시키고 제조된 디바이스들의 효율성을 저하시킬 수 있다. 따라서, 본 명세서에서 개시된 다양한 실시예들은 채널 영역을 보호하기 위해 자가 정렬된 패시베이션층을 통합시킴으로써 트랜지스터들을 보호하고자 한다.
도 1a를 참조하면, 본 개시의 다양한 실시예들에 따른, 메모리 구조물들의 어레이의 형성 이전의, 본 개시의 실시예에 따른 제1 예시적인 구조물이 도시되어 있다. 제1 예시적인 구조물은 반도체 물질층(10)을 포함하는 기판(8)을 포함한다. 기판(8)은 반도체 물질층이 기판(8)의 최상면으로부터 기판(8)의 바닥면까지 연속적으로 연장되어 있는 실리콘 기판과 같은 벌크 반도체 기판, 또는 (실리콘 산화물층과 같은) 매립된 절연체층 위에 놓이는 최상부 반도체층으로서 반도체 물질층(10)을 포함하는 반도체 온 절연체층을 포함할 수 있다. 예시적인 구조물은 비휘발성 메모리 셀들의 적어도 하나의 어레이가 후속적으로 형성될 수 있는 메모리 어레이 영역(50)을 포함할 수 있는 다양한 디바이스 영역들을 포함할 수 있다.
예를 들어, 비휘발성 메모리 셀들의 적어도 하나의 어레이는 저항성 랜덤 액세스 메모리(resistive random-access memory; RRAM 또는 ReRAM), 자성/자기 저항 랜덤 액세스 메모리(magnetic/magneto-resistive random-access memory; MRAM), 강유전성 랜덤 액세스 메모리(ferroelectric random-access memory; FeRAM), 및 상 변화 메모리(phase-change memory; PCM) 디바이스들을 포함할 수 있다. 예시적인 구조물은 또한 비휘발성 메모리 셀들의 각 어레이와 전계 효과 트랜지스터들을 포함하는 주변 회로 사이의 전기적 연결들이 후속적으로 형성될 수 있는 주변 논리 영역(52)을 포함할 수 있다. 메모리 어레이 영역(50)과 논리 영역(52)의 영역들은 주변 회로의 다양한 엘리먼트들을 형성하기 위해 이용될 수 있다.
전계 효과 트랜지스터(FET)와 같은 반도체 디바이스들은 FEOL 동작 동안 반도체 물질층(10) 상에 및/또는 그 안에 형성될 수 있다. 예를 들어, 쉘로우 트렌치들을 형성하고 이어서 쉘로우 트렌치들을 실리콘 산화물과 같은 유전체 물질로 채움으로써 쉘로우 트렌치 격리 구조물(12)이 반도체 물질층(10)의 윗부분 내에 형성될 수 있다. 다른 적절한 유전체 물질들이 본 개시의 구상가능한 범위 내에 있다. 마스킹 이온 주입 공정들을 수행함으로써 반도체 물질층(10)의 윗부분의 다양한 영역들 내에 다양한 도핑된 웰들(명확히 도시되지 않음)이 형성될 수 있다.
게이트 유전체층, 게이트 전극층, 및 게이트 캡 유전체층을 성막하고 패터닝함으로써 게이트 구조물(20)이 기판(8)의 최상면 위에 형성될 수 있다. 각각의 게이트 구조물(20)은 게이트 유전체(22), 게이트 전극(24), 및 게이트 캡 유전체(28)의 수직 스택(이것을 본 명세서에서는 게이트 스택(22, 24, 28)이라고 칭한다)을 포함할 수 있다. 소스 확장 영역들과 드레인 확장 영역들을 포함할 수 있는 확장 주입 영역들을 형성하기 위해 이온 주입 공정들이 수행될 수 있다. 유전체 게이트 스페이서(26)가 게이트 스택(22, 24, 28) 주위에 형성될 수 있다. 게이트 스택(22, 24, 28)과 유전체 게이트 스페이서(26)의 각각의 어셈블리는 게이트 구조물(20)을 구성한다. 딥 활성 영역들을 형성하기 위해 게이트 구조물(20)을 자가 정렬된 주입 마스크로서 사용하는 추가적인 이온 주입 공정들이 수행될 수 있다. 이러한 딥 활성 영역들은 딥 소스 영역들과 딥 드레인 영역들을 포함할 수 있다. 딥 활성 영역들의 윗부분은 확장 주입 영역들의 부분과 오버랩될 수 있다. 확장 주입 영역과 딥 활성 영역의 각각의 조합은 활성 영역(14)을 구성할 수 있으며, 이 활성 영역(14)은 전기적 바이어싱에 따라 소스 영역 또는 드레인 영역이 될 수 있다. 이웃해 있는 한 쌍의 활성 영역들(14)사이의 각각의 게이트 스택(22, 24, 28) 아래에 반도체 채널(15)이 형성될 수 있다. 금속 반도체 합금 영역(18)이 각각의 활성 영역(14)의 최상면 상에 형성될 수 있다. 반도체 물질층(10) 상에는 전계 효과 트랜지스터가 형성될 수 있다. 각각의 전계 효과 트랜지스터는 게이트 구조물(20), 반도체 채널(15), 한 쌍의 활성 영역들(14)(그 중 하나는 소스 영역으로서 기능하고 그 중 다른 하나는 드레인 영역으로서 기능함), 및 선택적 금속 반도체 합금 영역(18)을 포함할 수 있다. 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 회로(75)가 반도체 물질층(10) 상에 제공될 수 있으며, 이 반도체 물질층(10)은 후속적으로 형성될 박막 트랜지스터와 같은 트랜지스터들의 어레이(들)를 위한 주변 회로를 포함할 수 있다.
다양한 상호연결 레벨 구조물들이 후속적으로 형성될 수 있는데, 이는 전계 효과 트랜지스터들의 어레이의 형성 이전에 형성되며, 여기서는 이를 하부 상호연결 레벨 구조물들(L0, L1, L2)이라고 칭한다. 트랜지스터들의 이차원 어레이가 두 개 레벨들의 상호연결 레벨 금속 라인들 위에 후속적으로 형성될 경우, 하부 상호연결 레벨 구조물들(L0, L1, L2)은 콘택트 레벨 구조물(L0), 제1 상호연결 레벨 구조물(L1), 및 제2 상호연결 레벨 구조물(L2)을 포함할 수 있다. 콘택트 레벨 구조물(L0)은 실리콘 산화물과 같은 평탄화가능 유전체 물질을 포함하는 평탄화 유전체층(31A), 및 활성 영역들(14) 또는 게이트 전극들(24) 각각과 접촉하고 평탄화 유전체층(31A) 내에 형성된 다양한 콘택트 비아 구조물(41V)을 포함할 수 있다. 제1 상호연결 레벨 구조물(L1)은 제1 상호연결 레벨 유전체층(31B) 및 제1 상호연결 레벨 유전체층(31B) 내에 형성된 제1 금속 라인(41L)을 포함한다. 제1 상호연결 레벨 유전체층(31B)을 제1 라인 레벨 유전체층이라고도 칭한다. 제1 금속 라인(41L)은 콘택트 비아 구조물들(41V) 각각과 접촉할 수 있다. 제2 상호연결 레벨 구조물(L2)은 제2 상호연결 레벨 유전체층(32)을 포함하고, 이 제2 상호연결 레벨 유전체층(32)은 제1 비아 레벨 유전체 물질층과 제2 라인 레벨 유전체 물질층 또는 라인 및 비아 레벨 유전체 물질층의 스택을 포함할 수 있다. 제2 상호연결 레벨 유전체층(32)은 제1 금속 비아 구조물(42V)과 제2 금속 라인(42L)을 포함하는 제2 상호연결 레벨 금속 상호연결 구조물들(42V, 42L) 내에 형성될 수 있다. 제2 금속 라인(42L)의 최상면은 제2 상호연결 레벨 유전체층(32)의 최상면과 동일 평면 상에 있을 수 있다.
도 1b를 참조하면, 비휘발성 메모리 셀들과 선택기 디바이스들의 어레이(95)가 제2 상호연결 레벨 구조물(L2) 위의 메모리 어레이 영역(50) 내에 형성될 수 있다. 비휘발성 메모리 셀들과 선택기 디바이스들의 어레이(95)를 위한 구조물 및 처리 단계들에 대한 세부사항은 아래에서 나중에 설명된다. 비휘발성 메모리 셀들과 선택기 디바이스들의 어레이(95)의 형성 동안 제3 상호연결 레벨 유전체층(33)이 형성될 수 있다. 비휘발성 메모리 셀들과 선택기 디바이스 트랜지스터들의 어레이(95)의 레벨에서 형성된 모든 구조물들의 세트를 여기서 제3 상호연결 레벨 구조물(L3)이라고 칭한다.
도 1c를 참조하면, 제3 상호연결 레벨 금속 상호연결 구조물들(43V, 43L)이 제3 상호연결 레벨 유전체층(33) 내에 형성될 수 있다. 제3 상호연결 레벨 금속 상호연결 구조물들(43V, 43L)은 제2 금속 비아 구조물(43V)과 제3 금속 라인(43L)을 포함할 수 있다. 추가적인 상호연결 레벨 구조물들이 나중에 형성될 수 있으며, 이를 여기서는 상위 상호연결 레벨 구조물들(L4, L5, L6, L7)이라고 칭한다. 예를 들어, 상위 상호연결 레벨 구조물들(L4, L5, L6, L7)은 제4 상호연결 레벨 구조물(L4), 제5 상호연결 레벨 구조물(L5), 제6 상호연결 레벨 구조물(L6), 및 제7 상호연결 레벨 구조물(L7)을 포함할 수 있다. 제4 상호연결 레벨 구조물(L4)은 제4 상호연결 레벨 금속 상호연결 구조물들(44V, 44L)이 내부에 형성되어 있는 제4 상호연결 레벨 유전체층(34)을 포함할 수 있으며, 제4 상호연결 레벨 금속 상호연결 구조물들(44V, 44L)은 제3 금속 비아 구조물(44V)과 제4 금속 라인(44L)을 포함할 수 있다. 제5 상호연결 레벨 구조물(L5)은 제5 상호연결 레벨 금속 상호연결 구조물들(45V, 45L)이 내부에 형성되어 있는 제5 상호연결 레벨 유전체층(35)을 포함할 수 있으며, 제5 상호연결 레벨 금속 상호연결 구조물들(45V, 45L)은 제4 금속 비아 구조물(45V)과 제5 금속 라인(45L)을 포함할 수 있다. 제6 상호연결 레벨 구조물(L6)은 제6 상호연결 레벨 금속 상호연결 구조물들(46V, 46L)이 내부에 형성되어 있는 제6 상호연결 레벨 유전체층(36)을 포함할 수 있으며, 제6 상호연결 레벨 금속 상호연결 구조물들(46V, 46L)은 제5 금속 비아 구조물(46V)과 제6 금속 라인(46L)을 포함할 수 있다. 제7 상호연결 레벨 구조물(L7)은 제6 금속 비아 구조물(47V)(이것은 제7 상호연결 레벨 금속 상호연결 구조물임)과 금속 결합 패드(47B)가 내부에 형성되어 있는 제7 상호연결 레벨 유전체층(37)을 포함할 수 있다. 금속 결합 패드(47B)는 솔더 결합(C4 볼 결합 또는 와이어 결합을 이용할 수 있음)을 위해 구성될 수 있거나, 또는 (구리 대 구리 결합과 같은) 금속 대 금속 결합을 위해 구성될 수 있다.
각각의 상호연결 레벨 유전체층을 상호연결 레벨 유전체(ILD)층(30)이라고 칭할 수 있다. 각각의 상호연결 레벨 금속 상호연결 구조물들을 금속 상호연결 구조물(40)이라고 칭할 수 있다. 동일한 상호연결 레벨 구조물(L2~L7) 내에 위치한 금속 비아 구조물 및 위에 놓인 금속 라인의 각각의 인접 조합은 두 개의 단일 다마신 공정들을 이용함으로써 두 개의 별개의 구조물들로서 순차적으로 형성될 수 있거나, 또는 듀얼 다마신 공정을 이용하여 단일 구조물로서 동시에 형성될 수 있다. 금속 상호연결 구조물(40) 각각은 (2㎚ 내지 20㎚ 범위의 두께를 갖는 TiN, TaN, 또는 WN의 층과 같은) 각각의 금속성 라이너 및 (W, Cu, Co, Mo, Ru, 기타 원소 금속들, 또는 이들의 합금 또는 조합과 같은) 각각의 금속성 충전 물질을 포함할 수 있다. 금속성 라이너 및 금속성 충전 물질로서 사용하기 위한 다른 적절한 물질들이 본 개시의 구상가능한 범위 내에 있다. 다양한 에칭 정지 유전체층들과 유전체 캡핑층들이 수직으로 이웃해 있는 한 쌍의 ILD층들(30) 사이에 삽입될 수 있거나, 또는 ILD층들(30) 중 하나 이상 내에 혼입될 수 있다.
본 개시는 비휘발성 메모리 셀들 및 선택기 디바이스들의 어레이(95)가 제3 상호연결 레벨 구조물(L3)의 컴포넌트로서 형성될 수 있는 실시예를 이용하여 설명되지만, 여기서는 비휘발성 메모리 셀들 및 선택기 디바이스들의 어레이(95)가 임의의 다른 상호연결 레벨 구조물(예를 들어, L1~L7)의 컴포넌트들로서 형성될 수 있는 실시예들이 명백하게 구상가능하다. 또한, 본 개시는 8개의 상호연결 레벨 구조물들의 세트가 형성되는 실시예를 사용하여 설명되지만, 여기서는 상이한 수의 상호연결 레벨 구조물들이 사용되는 실시예들이 명백하게 구상가능하다. 또한, 여기서는 비휘발성 메모리 셀들 및 선택기 디바이스들의 두 개 이상의 어레이(95)가 메모리 어레이 영역(50) 내의 다중 상호연결 레벨 구조물들 내에 제공될 수 있는 실시예들이 명백하게 구상가능하다. 본 개시는 비휘발성 메모리 셀들 및 선택기 디바이스들의 어레이(95)가 단일 상호연결 레벨 구조물 내에 형성될 수 있는 실시예를 이용하여 설명되지만, 여기서는 비휘발성 메모리 셀들 및 선택기 디바이스들의 어레이(95)가 두 개의 수직으로 접해 있는 상호연결 레벨 구조물들 위에 형성될 수 있는 실시예들이 명백하게 구상가능하다.
종래의 트랜지스터들은 게이트 절연층에 의해 채널층으로부터 분리되어 있는 게이트 전극과 오버랩되며 채널층과 접촉하는 소스 및 드레인 전극들을 포함한다. 그러나, 제조 동안, 채널층의 채널 영역은 성막 공정 플라즈마 및/또는 공기와의 접촉과 같은 공정 조건들에 의해 열화될 수 있다. 또한, N+ 도핑 영역의 형성을 정밀하게 제어하는 것이 어려울 수 있다.
도 2a는 본 개시의 다양한 실시예들에 따른 기판 위에서의 제1 유전체층의 성막 이후의 트랜지스터의 중간 구조물의 평면도이다. 도 2b는 본 개시의 다양한 실시예들에 따른 도 2a의 A-A' 라인을 따라 취해진 수직 단면도이다. 도 2a와 도 2b를 참조하면, 제1 유전체층(102)이 기판(100) 상에 성막될 수 있다. 기판(100)은 플라스틱, 유리, 또는 반도체 기판과 같은 임의의 적절한 기판일 수 있고, FEOL 공정들 동안에 형성된 제어 엘리먼트들을 포함할 수 있다. 일부 실시예들에서, 기판(100)은 상호연결 레벨 유전체층(ILD)(33)과 같은 상호연결 레벨 유전체층(ILD)일 수 있다. 다른 실시예들에서, 기판(100)은 반도체 기판(미도시됨) 상에 형성된 버퍼층 또는 집적 반도체 디바이스의 BEOL(back-end-of-the-line) 부분 내에 있는 절연층일 수 있다. 제1 유전체층(102)은 실리콘 산화물과 같은 절연 또는 유전체 물질일 수 있다. 제1 유전체층(102)은 임의의 적절한 성막 공정을 사용하여 성막될 수 있다. 여기서, 적절한 성막 공정들은 화학적 증착(chemical vapor deposition; CVD), 물리적 증착(physical vapor deposition; PVD), 원자층 성막(atomic layer deposition; ALD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 금속유기 CVD(metalorganic CVD; MOCVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 스퍼터링, 레이저 어블레이션(laser ablation) 등을 포함할 수 있다. 다른 실시예들에서, 제1 유전체층(102)은 아래에 놓여 있는 실리콘 기판층으로부터 성장될 수 있다.
도 3a는 본 개시의 다양한 실시예에 따른 제1 유전체층 내에서의 워드 라인 트렌치의 형성 이후의 트랜지스터의 중간 구조물의 평면도이다. 도 3b는 본 개시의 다양한 실시예들에 따른 도 3a의 A-A' 라인을 따라 취해진 수직 단면도이다. 도 3a와 도 3b를 참조하면, 포토레지스트층(101)이 제1 유전체층(102) 위에 도포될 수 있다. 포토레지스트층(101)은 제1 수평 방향(hd1)을 따라 연장되는 포토레지스트 물질 스트립을 포함하는 라인 및 공간 패턴을 형성하도록 리소그래피 방식으로 패터닝될 수 있다. 제1 유전체층(102)의 마스킹되지 않은 부분들을 에칭하기 위해 이방성 에칭 공정이 수행될 수 있다. 포토레지스트 물질 스트립에 의해 마스킹되지 않은 영역들에서는 제1 수평 방향(hd1)을 따라 연장되는 워드 라인 트렌치(103)가 형성될 수 있다. 이방성 에칭 공정은 습식 또는 건식 에칭 공정과 같은 임의의 적절한 에칭 공정을 사용할 수 있다. 포토레지스트층(101)은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 4a는 본 개시의 다양한 실시예들에 따른 워드 라인을 형성하기 위한 워드 라인 트렌치 내에서의 금속 충전 물질의 성막 이후의 트랜지스터의 중간 구조물의 평면도이다. 도 4b는 본 개시의 다양한 실시예들에 따른 도 4a의 A-A' 라인을 따라 취해진 수직 단면도이다. 도 4a와 도 4b를 참조하면, 워드 라인 트렌치(103)를 채우기 위해 전기 전도성 금속 충전 물질이 제1 유전체층(102) 위에 성막될 수 있다. 그런 후, 제1 유전체층(102) 및 워드 라인(110)의 윗면들을 평탄화하고, 제1 유전체층(102) 및 워드 라인 트렌치(103)의 윗면들로부터 임의의 과잉 전기 전도성 금속 충전 물질을 제거하기 위해, CMP와 같은 평탄화 공정이 수행될 수 있다. 워드 라인(110)은 본 명세서에서 설명된 바와 같은 임의의 적절한 성막 방법을 사용하여 임의의 적절한 전기 전도성 금속 충전 물질로 형성될 수 있다. 예를 들어, 워드 라인(110)은 구리, 알루미늄, 지르코늄, 티타늄, 티타늄 질화물, 텅스텐, 탄탈륨, 탄탈륨 질화물, 루테늄, 팔라듐, 백금, 코발트, 니켈, 이리듐, 이들의 합금 등으로 형성될 수 있다. 다른 적절한 전기 전도성 금속 충전 물질이 본 개시의 구상가능한 범위 내에 있다.
도 5a는 본 개시의 다양한 실시예들에 따른 게이트 유전체 블랭킷층과 반도체 채널 블랭킷층 물질의 성막 이후의 트랜지스터의 중간 구조물의 평면도이다. 도 5b는 본 개시의 다양한 실시예들에 따른 도 5a의 A-A' 라인을 따라 취해진 수직 단면도이다. 도 5a와 도 5b를 참조하면, 워드 라인(110)을 덮도록, 제1 유전체층(102) 상에 게이트 유전체 물질층 블랭킷(116L)과 반도체 채널 물질 블랭킷층(120L)이 성막될 수 있다. 특히, 게이트 유전체 블랭킷층(116L)은 SiO2, HfO2, Al2O3, Ta2O5, ZrO2, TiO2, 또는 이들의 조합과 같은 임의의 적절한 물질로 형성될 수 있다. 게이트 유전체 블랭킷층은 제1 유전체층(102)과 관련하여 위에서 논의된 적절한 성막 기술들 중 임의의 것을 사용하여 성막될 수 있다. 이어진 게이트 유전체 물질층 블랭킷(116L)의 두께는 약 5옹스트롬 내지 약 500옹스트롬의 범위 내에 있을 수 있다.
반도체 채널 물질 블랭킷층(120L)은 본 명세서에서 설명된 바와 같이, 임의의 적절한 성막 공정을 사용하여 성막될 수 있다. 반도체 채널 물질 블랭킷(120L)은 반도체 물질일 수 있다. 예를 들어, 반도체 채널 물질 블랭킷(120L)은 폴리실리콘, 비정질 실리콘, 또는 인듐-갈륨-아연-산화물(IGZO), 인듐 주석 산화물(ITO), InWO, InZnO, InSnO, GaOx, InOx 등과 같은 금속 산화물 반도체 물질을 포함할 수 있다. 그러나, 다른 적절한 반도체 물질들이 본 개시의 구상가능한 범위 내에 있다. 연속되는 채널층(120L)의 두께는 약 5옹스트롬 내지 약 500옹스트롬의 범위 내에 있을 수 있다. 연속되는 게이트 유전체층(116L)과 연속되는 채널층(120L)은 화학적 증착(CVD), 플라즈마 강화 화학적 증착(PECVD), 또는 원자층 성막과 같은 임의의 적절한 방법에 의해 제조될 수 있다.
도 6a는 본 개시의 다양한 실시예들에 따른 게이트 유전체 블랭킷층과 반도체 채널 블랭킷층의 패터닝 이후의 트랜지스터의 중간 구조물의 평면도이다. 도 6b는 본 개시의 다양한 실시예들에 따른 도 56의 A-A' 라인을 따라 취해진 수직 단면도이다. 도 6a와 도 6b를 참조하면, 반도체 채널 물질 블랭킷층(120L)이 패터닝되어 반도체 채널(120)이 형성될 수 있다. 특히, 포토레지스트층(101)이 반도체 채널 물질 블랭킷층(120L) 위에 도포될 수 있다. 포토레지스트층(101)은 제2 수평 방향(hd2)을 따라 연장되는 포토레지스트 물질 스트립을 포함하는 라인 패턴을 형성하도록 리소그래피 방식으로 패터닝될 수 있다. 반도체 채널 물질 블랭킷층(120L)의 마스킹되지 않은 부분들을 에칭하기 위해 이방성 에칭 공정이 수행될 수 있다. 반도체 채널(120)과 게이트 유전체(116)가 형성될 수 있으며, 이 둘 다는 포토레지스트 물질 스트립에 의해 마스킹되지 않은 영역들에서 제2 수평 방향(hd2)을 따라 연장된다. 이방성 에칭 공정은 습식 또는 건식 에칭 공정과 같은 임의의 적절한 에칭 공정을 사용할 수 있다. 포토레지스트층(101)은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 6a와 도 6b에서 도시된 바와 같이, 게이트 유전체층(116)이 또한 에칭될 수 있다. 그러나, 다른 실시예들에서, 반도체 채널 물질 블랭킷층(120L)은 게이트 유전체층에 대해 선택적으로 에칭될 수 있다(예를 들어, 게이트 유전체층(116L)은 실질적으로 에칭되지 않은 채로 남아 있을 수 있다).
도 7a와 도 7b를 참조하면, ILD층(109)이 도 7a와 도 7b에서 예시된 중간 구조물 위에 형성될 수 있다. ILD층(109)은 실리콘 이산화물, 불소화 실리콘 유리(fluorinated silicon glass; FSG), 보로실리케이트 유리(borosilicate glass; BSG), 및/또는 다른 절연 물질들로 제조될 수 있다.
도 8a와 도 8b를 참조하면, ILD층(109)을 형성한 후, ILD층(109) 내에 콘택트 비아 홀(111)이 형성될 수 있다. 예를 들어, 포토레지스트층(미도시됨)이 ILD층(109) 위에 도포될 수 있다. 포토레지스트층은 콘택트 비아 홀(111)을 위한 개구들을 형성하도록 리소그래피 방식으로 패터닝될 수 있다. ILD층(109)의 마스킹되지 않은 부분들을 에칭하기 위해 이방성 에칭 공정이 수행될 수 있다. 포토레지스트 물질 스트립에 의해 마스킹되지 않은 영역들에서 콘택트 비아 홀이 형성될 수 있다. 콘택트 비아 홀은 제2 수평 방향(hd2)으로 이격될 수 있다. 콘택트 비아 홀(111)은 패터닝된 채널층(120)까지 연장되어 패터닝된 채널층(120)의 일부분들을 노출시킨다. 이방성 에칭 공정은 습식 또는 건식 에칭 공정과 같은 임의의 적절한 에칭 공정을 사용할 수 있다. 포토레지스트층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도 9a와 도 9b를 참조하면, 금속층(113)이 도 8a와 도 8b에서 예시된 중간 구조물 위에 컨포멀하게 성막될 수 있다. 금속층(113)은 패터닝된 채널층(120) 및 ILD층(109)과 반응할 수 있는 임의의 물질로 제조될 수 있다. 다양한 실시예들에서, 금속층은 알루미늄을 포함한다. 금속층(113)은 CVD, PECVD, ALD, 또는 다른 적절한 공정에 의해 성막될 수 있다. 금속층(113)은 1㎚와 20㎚ 사이의 두께를 가질 수 있지만, 더 작거나 더 큰 두께가 사용될 수 있다.
도 10a와 도 10b를 참조하면, 도 9a와 도 9b에서 예시된 중간 구조물은 산소의 존재 하에서 어닐링 공정을 거칠 수 있으며, 여기서는 금속층(113)이 주변 분위기 내의 산소 및 패터닝된 채널층(120)과 반응하도록 가열될 수 있다. 실시예에서, 패터닝된 채널층(120)은 IGZO를 포함하고, 금속층(113)은 Al을 포함한다. 이 실시예에서, 금속층(113)과 접촉해 있는 패터닝된 채널층(120)의 부분은 금속층(113)과 반응하여 패터닝된 채널층(120) 위에 AlOx-InOx-ZnOx를 포함하는 자가 정렬된 활성 영역(117)을 형성한다. 자가 정렬된 한 쌍의 활성 영역들(117) 사이는 채널 영역(120C)이다. 이러한 반응은 자가 정렬된 활성 영역(117) 내에서의 산소 결손(oxygen vacancy)의 형성을 초래할 수 있으며, 이는 자가 정렬된 활성 영역(117)이 n+형 도핑 영역이 되는 결과를 초래할 수 있다. 추가적으로, 채널층과 직접 접촉하지 않는 금속층(113)은 어닐링 산소 가스와 반응하여 콘택트 비아 홀(111)의 측벽들 상에 알루미늄 산화물층(Al2O3)의 자가 정렬된 패시베이션 보호층(115)을 형성할 수 있다. 자가 정렬된 패시베이션 보호층(115)은 콘택트 비아 홀(111)을 라이닝(line)하며, 이에 따라 활성 영역(117)과 자가 정렬된다. 추가적으로, 도 10a와 도 10b에서 예시된 바와 같이, 자가 정렬된 패시베이션 보호층(115)은 또한 ILD층(109)의 최상면을 보호할 수 있다.
도 11a와 도 11b를 참조하면, 콘택트 비아 홀(111) 내의 나머지 공간을 도전성 물질로 채움으로써 콘택트 비아 구조물(119)이 형성될 수 있다. 콘택트 비아 구조물(119)은 활성 영역(117)에 전기적으로 연결될 수 있다. 예시적인 도전성 물질들은 TiN, TaN, 및/또는 WN, W, Cu, Co, Mo, Ru, 기타 원소 금속들, 또는 이들의 합금 또는 조합을 포함한다. 이러한 방식으로, 실시예 트랜지스터(100)가 완성될 수 있다. 예시된 바와 같이, 트랜지스터(100)는 하부 게이트 전계 효과 트랜지스터이다. 선택적으로, 콘택트 비아 구조물(119)을 형성한 후 평탄화 단계가 수행될 수 있다. 평탄화 단계는 예를 들어, 콘택트 비아 구조물(119)의 임의의 과잉 도전성 물질이 제거될 수 있도록 화학적 기계적 폴리싱에 의해 수행될 수 있다. 추가로, ILD층(109)의 최상면 및 콘택트 비아 구조물(119)의 최상면은 동일 평면일 수 있다.
도 12는 도 11a와 도 11b에서 예시된 트랜지스터(100)를 나타내는 평면도이다. ILD층(109)은 트랜지스터(100)의 세부사항이 보여질 수 있도록 도시되지 않는다. 트랜지스터(100) 내의 상이한 레벨들에서의 다양한 구조물들의 윤곽들이 예시된다. 예시된 바와 같이, 자가 정렬된 패시베이션 보호층(115)은 콘택트 비아 구조물(119)을 둘러싼다. 또한, 패터닝된 채널층(120)은 콘택트 비아 구조물(119) 아래에 위치된 패터닝된 채널층(120)에서의 활성 영역(117)과 함께 콘택트 비아 구조물(119)을 넘어 제2 수평 방향(hd2)으로 횡측으로 연장된다. 콘택트 비아 구조물(119) 및 아래에 있는 활성 영역(117)은 제2 수평 방향(hd2)을 따라 격리될 수 있다. 게이트 전극/워드 라인(110)은 제2 수평 방향(hd2)에 직교하는 제1 수평 방향(hd1)을 따라 연장될 수 있다.
도 13a 내지 도 17b는 대안적인 실시예의 트랜지스터 및 제조 방법을 예시한다. 도 13a와 도 13b를 참조하면, 포토레지스트층(101)이 제거된 후 도 6a와 도 6b에서 예시된 중간 구조물 위에 하부 보호층(121)이 형성될 수 있다. 도 13a에서는, 아래에 있는 패터닝된 채널(120) 및 아래에 있는 게이트 유전체층(116)의 윤곽이 도시되어 있다. 다양한 실시예들에서, 하부 보호층(121)은 패터닝된 채널 영역(120) 위에 컨포멀하게 성막될 수 있다. 하부 보호막(121)은 자가 정렬된 패시베이션 보호층(115)과 동일한 물질로 제조될 수 있다. 즉, 하부 보호층(121)은 Al2O3로 제조될 수 있다. 그러나, 하부 보호층(121)은 임의의 적절한 물질로 제조될 수 있다.
도 14a와 도 14b를 참조하면, ILD층(109)이 도 13a와 도 13b에서 예시된 중간 구조물 위에 성막될 수 있다. 그런 후, 콘택트 비아 홀(111)이 ILD층(109) 내에 형성될 수 있다. 다양한 실시예들에서, 콘택트 비아 홀(111)은 하부 보호층(121)을 관통하여 패터닝된 채널층(120C)의 최상면까지 연장된다. 콘택트 비아 홀(111)은 단일 에칭 단계에서 또는 일련의 연속적인 에칭 단계들에서 형성될 수 있다. 또한, 콘택트 비아 홀(111)은 습식 에칭, 건식 에칭, 또는 이들의 조합에 의해 형성될 수 있다.
도 15a와 도 15b를 참조하면, 금속층(113)이 도 14a와 도 14b에서 예시된 중간 구조물 위에 컨포멀하게 성막될 수 있다. 도 9a와 도 9b에서 도시된 실시예들에서와 같이, 금속층(113)은 임의의 적절한 금속으로 제조될 수 있다. 다양한 실시예에서, 금속층(113)은 Al 또는 이것의 합금을 포함할 수 있다.
도 16a과 도 16b를 참조하면, 도 15a와 도 15b에서 예시된 중간 구조물은 산소 분위기에서 어닐링 공정을 거칠 수 있으며, 여기서는 금속층(113)이 주변 분위기 내의 산소 및 패터닝된 채널층(120)과 반응하도록 가열될 수 있다. 실시예에서, 패터닝된 채널층(120)은 IGZO를 포함하고, 금속층(113)은 Al을 포함한다. 이 실시예에서, 금속층(113)과 접촉해 있는 패터닝된 채널층(120)의 부분은 금속층(113)과 반응하여 패터닝된 채널층(120) 내의 AlOx-InOx-ZnOx를 포함하는 자가 정렬된 활성 영역(117)을 형성한다. 한 쌍의 활성 영역들(117) 사이는 채널 영역(120C)이다. 이러한 반응은 자가 정렬된 활성 영역(117) 내에서의 산소 결손(oxygen vacancy)의 형성을 초래할 수 있으며, 이는 자가 정렬된 활성 영역(117)이 n+형 도핑 영역이 되는 결과를 초래할 수 있다. 추가적으로, 채널층과 직접 접촉하지 않는 금속층(113)은 어닐링 산소 가스와 반응하여 콘택트 비아 홀(111)의 측벽들 상에 알루미늄 산화물층(Al2O3)의 자가 정렬된 패시베이션 보호층(115)을 형성할 수 있다. 자가 정렬된 패시베이션 보호층(115)은 콘택트 비아 홀(111)을 라이닝(line)하며, 이에 따라 활성 영역(117)과 자가 정렬된다. 추가적으로, 도 16a와 도 16b에서 예시된 바와 같이, 자가 정렬된 패시베이션 보호층(115)은 또한 ILD층(109)의 최상면을 보호할 수 있다.
도 17a와 도 17b를 참조하면, 콘택트 비아 홀(111) 내의 나머지 공간을 도전성 물질로 채움으로써 콘택트 비아 구조물(119)이 형성될 수 있다. 콘택트 비아 구조물(119)은 활성 영역(117)에 전기적으로 연결될 수 있다. 예시적인 도전성 물질들은 TiN, TaN, 및/또는 WN, W, Cu, Co, Mo, Ru, 기타 원소 금속들, 또는 이들의 합금 또는 조합을 포함한다. 이러한 방식으로, 실시예 트랜지스터(200)가 완성될 수 있다. 예시된 바와 같이, 트랜지스터(200)는 하부 게이트 전계 효과 트랜지스터이다. 선택적으로, 콘택트 비아 구조물(119)을 형성한 후 평탄화 단계가 수행될 수 있다. 평탄화 단계는 예를 들어, 콘택트 비아 구조물(119)의 임의의 과잉 도전성 물질이 제거될 수 있도록 화학적 기계적 폴리싱에 의해 수행될 수 있다. 추가로, ILD층(109)의 최상면 및 콘택트 비아 구조물(119)의 최상면은 동일 평면일 수 있다. 그 결과는, 패터닝된 채널층(120)의 일부분들 위에 있는 자가 정렬된 활성 영역(117), 패터닝된 채널층(120)의 나머지 부분들 위에 있는 하부 보호층(121), 및 콘택트 비아 구조물(119)을 라이닝하는 자가 정렬된 패시베이션 보호층(115)을 갖는 트랜지스터(200)이다.
도 18 내지 도 23은 다른 실시예의 트랜지스터 및 그 제조 방법을 예시한다. 도 18을 참조하면, 콘택트 비아 구조물(119)이 버퍼층과 같은 절연층(102)의 표면 상에 형성될 수 있다. 콘택트 비아 구조물(119)은 먼저 연속적인 도전성 물질층을 성막함으로써 형성될 수 있다. 다음으로, 금속층(113)이 연속적인 도전성 물질층 위에 성막될 수 있다. 다음으로, 포토레지스트층(미도시됨)이 금속층(113) 위에 성막되고 패터닝될 수 있다. 포토레지스트층에 의해 마스킹되지 않은 금속층(113) 및 연속적인 도전성 물질층의 부분들은 습식 에칭 또는 건식 에칭에 의해 제거될 수 있다. 남아 있는 구조물을 콘택트 비아 구조물(119)과 금속층(113) 둘 다를 포함하는 활성 영역 스택이라고 칭할 수 있다. 따라서, 한 쌍의 활성 영역 스택들이 형성될 수 있다.
도 19를 참조하면, 패터닝된 채널층(120)을 형성하기 위해, 연속적인 채널층(120L)이 도 18에서 예시된 중간 구조물 위에 컨포멀하게 성막되고 패터닝될 수 있다. 따라서, 콘택트 비아 구조물(119)은 금속층(113) 및 패터닝된 채널층(120) 아래에 형성될 수 있다. 연속적인 채널층(120L)은 먼저 연속적인 채널층(120L) 위에 포토레지스트층(미도시됨)을 성막하고 패터닝함으로써 패터닝될 수 있다. 연속적인 채널층(120L)의 마스킹되지 않은 부분들은 패터닝된 채널층(120)을 형성하기 위해 제거될 수 있다. 도 19에서 도시된 바와 같이, 패터닝된 콘택트 비아 구조물(119)은 패터닝된 채널층(120)과는 세 개의 면들에서 접해 있을 수 있다.
도 20을 참조하면, 금속층(113)을 패터닝된 채널층(120)의 일부와 반응시켜서 패터닝된 채널층(120)의 바닥면과 접촉해 있는 자가 정렬된 활성 영역(117)을 형성하기 위해 도 19에서 예시된 중간 구조물을 가열하도록 상기 중간 구조물은 어닐링 공정을 거칠 수 있다. 이전 실시예들에서와 같이, 산소 결손 영역이 자가 정렬된 활성 영역(117)에 인접한 패터닝된 채널층(120) 내에 형성되어, n+ 활성 영역(117)을 초래시킬 수 있다.
도 21을 참조하면, 연속적인 게이트 유전체층(116L)이 도 20에서 예시된 중간 구조물 위에 형성될 수 있다. 연속적인 게이트 유전체층(116L)은 CVD, PECVD 또는 ALD와 같은 임의의 적절한 공정에 의해 형성될 수 있다. 연속적인 게이트 유전체층(116L)은 SiO2, HfO2, Al2O3, Ta2O5, ZrO2, TiO2, 또는 이들의 조합과 같은 임의의 적절한 물질로 제조될 수 있다.
도 22를 참조하면, 도 21에서 예시된 중간 구조물 상에 게이트 전극/워드 라인(110)이 형성될 수 있다. 게이트 전극/워드 라인(110)은 먼저 연속적인 게이트 유전체층(116L) 상에 포토레지스트층(미도시됨)을 성막하고 포토레지스트층을 패터닝함으로써 형성될 수 있다. 그런 후, 게이트 물질이 패터닝된 포토레지스트층 위에 성막될 수 있다. 연속적인 게이트 유전체층(116L)의 노출된 표면 상의 게이트 물질은 게이트 전극/워드 라인(110)을 형성한다. 과잉 게이트 물질은 리프트 오프 공정에서 포토레지스트층으로 제거될 수 있다.
도 23을 참조하면, ILD층(109)이 도 22에서 예시된 중간 구조물 위에 형성될 수 있다. ILD층(109)을 형성한 후, ILD층(109)은 예를 들어, 화학적 기계적 폴리싱에 의해 평탄화될 수 있다. 이러한 방식으로, 실시예 트랜지스터(300)가 완성될 수 있다. 예시된 바와 같이, 트랜지스터(300)는 때때로 전면 게이팅 전계 효과 트랜지스터라고 칭해지는 상부 게이트 전계 효과 트랜지스터이다.
도 24는 전계 효과 트랜지스터(100, 200)를 제조하는 일반적인 방법(400)을 예시한다. 도 24를 참조하면, 방법(400)은 버퍼층(102) 내에 형성된 트렌치 내에 금속 워드 라인(110)을 성막하는 단계(401)를 포함한다. 방법은 워드 라인(110)과 버퍼층(102) 위에 게이트 유전체층(116)을 성막하는 단계(402)를 더 포함할 수 있다. 단계(404)를 참조하면, 방법은 또한 버퍼층(102) 위에 반도체 채널층(120)을 성막하는 단계를 포함한다. 단계(406)를 참조하면, 방법은 패터닝된 반도체 채널층(120)과 콘택트 비아 구조물(119) 사이에 금속층(113)을 성막하는 단계를 포함하며, 여기서 금속층(113)은 반도체 채널층(120)과 직접 접촉한다. 단계(408)를 참조하면, 방법은 패터닝된 반도체 채널층(120)과 직접 접촉하는 금속층(113)을 어닐링하여 콘택트 비아 구조물(119)에 자가 정렬된 활성 영역(117)을 형성하는 단계를 포함한다. 단계(410)를 참조하면, 방법은 콘택트 비아 구조물(119)을 형성하는 단계를 포함한다. 일부 실시예들에서, 방법은, 패터닝된 반도체 채널층(120) 위에 층간 유전체층(109)을 형성하는 단계와, 층간 유전체층(109) 내에 콘택트 비아 홀(111)을 형성하는 단계를 더 포함할 수 있고, 콘택트 비아 홀(111)은 패터닝된 반도체 채널층(120)의 최상면의 부분들을 노출시키고, 상기 패터닝된 반도체 채널층(120)과 콘택트 비아 구조물(119) 사이에 금속층(113)을 성막하는 단계는 층간 유전체층(109), 콘택트 비아 홀(111)의 측벽들, 및 패터닝된 반도체 채널층(120)의 최상면의 노출된 부분들 위에 금속층(113)을 컨포멀하게 성막하는 단계를 포함하며, 패터닝된 반도체 채널층(120)과 직접 접촉해 있는 금속층(113)을 어닐링하는 단계는 또한 콘택트 비아 홀(111)의 측벽들 상에 배치된 자가 정렬된 패시베이션 보호층(115)을 형성한다. 일부 실시예들에서, 콘택트 비아 구조물(119)을 형성하는 단계는 패터닝된 반도체 채널층(120)과 직접 접촉하는 금속층(113)을 어닐링한 후에 콘택트 비아 홀(111) 내에 도전성 물질을 성막하는 단계를 포함한다. 일부 실시예들에서, 방법은 패터닝된 반도체 채널층(120) 위에 하부 보호층(121)을 형성하는 단계를 포함할 수 있다.
일부 실시예들에서, 패터닝된 반도체 채널층(120)과 직접 접촉하는 금속층(113)을 어닐링하는 동작은 게이트 유전체층(116)을 성막하기 전에 수행될 수 있다.
도 25는 대안적인 전계 효과 트랜지스터(300)를 제조하는 대안적인 방법(500)을 나타낸다. 도 25를 참조하면, 방법(500)은 버퍼층(102) 위에 콘택트 비아 구조물(119)을 성막하고 형성하는 단계(502)를 포함한다. 단계(504)를 참조하면, 방법은 또한 콘택트 비아 구조물(119) 위에 금속층(113)을 성막하고 형성하는 단계를 포함한다. 단계(506)를 참조하면, 방법은 금속층(113)이 패터닝된 반도체 채널층(120)과 콘택트 비아 구조물(119) 사이에 배치되도록, 콘택트 비아 구조물(119), 금속층(113), 및 버퍼층(102) 위에 패터닝된 반도체 채널층(120)을 성막하고 패터닝하는 단계를 포함할 수 있다. 또한, 금속층(113)은 반도체 채널층(120)과 직접 접촉할 수 있다. 단계(508)를 참조하면, 방법은 패터닝된 반도체 채널층(120)과 직접 접촉하는 금속층(113)을 어닐링하여 콘택트 비아 구조물(119)에 자가 정렬된 활성 영역(117)을 형성하는 단계를 포함한다. 단계(510)를 참조하면, 방법은 패터닝된 반도체 채널층(120) 및 활성 영역(117) 위에 임의의 적절한 공정에 의해 연속적인 게이트 유전체층(116L)을 성막하는 단계를 포함한다. 단계(512)를 참조하면, 방법은 연속적인 게이트 유전체층(116L) 상에 게이트 전극/워드 라인(110)을 성막하는 단계를 포함한다. 단계(514)를 참조하면, 방법은 게이트 전극/워드 라인(110) 및 연속적인 게이트 유전체층(116L) 위에 ILD층(109)을 성막하고 평탄화하는 단계를 포함할 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 전계 효과 트랜지스터에 있어서,
채널층 위에 있는 한 쌍의 활성 영역들;
상기 채널층 내에 형성되고 상기 한 쌍의 활성 영역들 사이에 위치한 채널 영역; 및
상기 한 쌍의 활성 영역들에 전기적으로 연결된 한 쌍의 콘택트 비아 구조물들
을 포함하고,
상기 한 쌍의 활성 영역들은 상기 한 쌍의 콘택트 비아 구조물들에 자가 정렬된 것인 전계 효과 트랜지스터.
실시예 2. 실시예 1에 있어서,
상기 한 쌍의 활성 영역들은 자가 정렬된 n+형 도핑 영역들을 포함한 것인 전계 효과 트랜지스터.
실시예 3. 실시예 1에 있어서,
상기 한 쌍의 콘택트 비아 구조물들의 측벽들 상에 배치된, 자가 정렬된 패시베이션 보호층
을 더 포함하는 전계 효과 트랜지스터.
실시예 4. 실시예 3에 있어서,
상기 채널층과 상기 채널층 위에 형성된 층간 유전체층 사이에 위치한 하부 패시베이션 보호층
을 더 포함하며,
상기 하부 패시베이션 보호층과 상기 자가 정렬된 패시베이션 보호층은 동일한 물질을 포함한 것인 전계 효과 트랜지스터.
실시예 5. 실시예 1에 있어서,
상기 한 쌍의 활성 영역들은 상기 채널층의 최상면 상에 그리고 상기 한 쌍의 콘택트 비아 구조물들의 바닥면 상에 배치된 것인 전계 효과 트랜지스터.
실시예 6. 실시예 1에 있어서,
상기 채널층은 인듐-갈륨-아연-산화물을 포함하며, 상기 한 쌍의 활성 영역들은 AlOx-InOx-ZnOx를 포함한 것인 전계 효과 트랜지스터.
실시예 7. 전계 효과 트랜지스터에 있어서,
한 쌍의 콘택트 비아 구조물들;
상기 한 쌍의 콘택트 비아 구조물들에 전기적으로 연결되어 한 쌍의 활성 영역 스택들을 형성하는 한 쌍의 활성 영역들 - 상기 한 쌍의 활성 영역들은 상기 한 쌍의 콘택트 비아 구조물들에 자가 정렬됨 -; 및
채널층 내에 형성되고 상기 한 쌍의 활성 영역들 사이에 위치한 채널 영역 - 상기 한 쌍의 활성 영역들은 상기 채널층의 바닥면 상에 배치됨 -
을 포함하는 전계 효과 트랜지스터.
실시예 8. 실시예 7에 있어서,
상기 한 쌍의 활성 영역 스택들은 상기 채널층과는 세 개의 면들에서 접해 있는 것인 전계 효과 트랜지스터.
실시예 9. 실시예 7에 있어서,
상기 한 쌍의 활성 영역들은 자가 정렬된 n+형 도핑 영역들을 포함한 것인 전계 효과 트랜지스터.
실시예 10. 실시예 7에 있어서,
상기 한 쌍의 활성 영역들은 상기 한 쌍의 콘택트 비아 구조물들의 최상면 상에 그리고 상기 채널층의 바닥면 상에 배치된 것인 전계 효과 트랜지스터.
실시예 11. 실시예 7에 있어서,
상기 채널층은 인듐-갈륨-아연-산화물을 포함하며,
상기 한 쌍의 활성 영역들은 AlOx-InOx-ZnOx를 포함한 것인 전계 효과 트랜지스터.
실시예 12. 전계 효과 트랜지스터를 제조하는 방법에 있어서,
버퍼층 위의 트렌치 내에 워드 라인을 성막하는 단계;
상기 워드 라인 위에 게이트 유전체층을 성막하는 단계;
상기 게이트 유전체층 위에 반도체 채널층을 성막하는 단계;
상기 반도체 채널층과 상기 게이트 유전체층을 패터닝하는 단계;
상기 반도체 채널층 위에 금속층을 성막하는 단계 - 상기 금속층은 상기 반도체 채널층과 직접 접촉해 있음 -;
활성 영역들을 형성하기 위해 상기 반도체 채널층과 직접 접촉해 있는 상기 금속층을 어닐링하는 단계; 및
콘택트 비아 구조물들을 형성하는 단계
를 포함하며,
상기 활성 영역들은 상기 콘택트 비아 구조물들에 자가 정렬된 것인 전계 효과 트랜지스터를 제조하는 방법.
실시예 13. 실시예 12에 있어서,
상기 패터닝된 반도체 채널층 위에 하부 보호층을 형성하는 단계
를 더 포함하는 전계 효과 트랜지스터를 제조하는 방법.
실시예 14. 실시예 12에 있어서,
상기 반도체 채널층은 금속 산화물 반도체 물질을 포함한 것인 전계 효과 트랜지스터를 제조하는 방법.
실시예 15. 실시예 14에 있어서,
상기 반도체 채널층 위에 층간 유전체층을 형성하는 단계;
상기 층간 유전체층 내에 콘택트 비아 홀들을 형성하는 단계
를 더 포함하고,
상기 콘택트 비아 홀들은 상기 반도체 채널층의 최상면의 부분들을 노출시키고,
상기 반도체 채널층 위에 금속층을 성막하는 단계는 상기 층간 유전체층, 상기 콘택트 비아 홀들의 측벽들, 및 상기 반도체 채널층의 최상면의 노출된 부분들 위에 상기 금속층을 컨포멀하게 성막하는 단계를 포함하며,
상기 반도체 채널층과 직접 접촉해 있는 상기 금속층을 어닐링하는 단계는 또한 상기 콘택트 비아 홀들의 측벽들 상에 배치된 자가 정렬된 패시베이션 보호층을 형성하는 것인 전계 효과 트랜지스터를 제조하는 방법.
실시예 16. 실시예 15에 있어서,
상기 콘택트 비아 구조물들을 형성하는 단계는 상기 반도체 채널층과 직접 접촉해 있는 상기 금속층을 어닐링한 후 상기 콘택트 비아 홀들 내에 도전성 물질을 성막하는 단계를 포함한 것인 전계 효과 트랜지스터를 제조하는 방법.
실시예 17. 실시예 15에 있어서,
상기 반도체 채널층 위에 금속층을 성막하는 단계는 상기 층간 유전체층 위에 그리고 상기 콘택트 비아 홀들의 측벽들 상에 상기 금속층을 컨포멀하게 성막하는 단계를 포함하며,
상기 활성 영역들을 형성하기 위해 상기 반도체 채널층과 직접 접촉해 있는 상기 금속층을 어닐링하는 단계는 상기 콘택트 비아 구조물들의 측벽들 상에 배치된 자가 정렬된 패시베이션 보호층을 형성하는 단계를 포함한 것인 전계 효과 트랜지스터를 제조하는 방법.
실시예 18. 실시예 17에 있어서,
상기 금속층은 알루미늄을 포함하고,
상기 반도체 채널층과 직접 접촉해 있는 상기 금속층을 어닐링하는 단계는 AlOx-InOx-ZnOx 자가 정렬된 활성 영역들을 형성하도록 산소의 존재 하에서 어닐링하는 단계를 포함한 것인 전계 효과 트랜지스터를 제조하는 방법.
실시예 19. 실시예 17에 있어서,
상기 금속층은 알루미늄을 포함하고,
상기 반도체 채널층과 직접 접촉해 있는 상기 금속층을 어닐링하는 단계는 상기 콘택트 비아 구조물들의 측벽들 상에 Al2O3 자가 정렬된 보호층을 형성하도록 산소의 존재 하에서 어닐링하는 단계를 포함한 것인 전계 효과 트랜지스터를 제조하는 방법.
실시예 20. 실시예 17에 있어서,
상기 콘택트 비아 구조물들에 자가 정렬된 활성 영역들을 형성하기 위해 상기 반도체 채널층과 직접 접촉해 있는 상기 금속층을 어닐링하는 단계는 상기 채널층 내에 자가 정렬된 n+형 도핑 활성 영역들을 형성하는 단계를 포함한 것인 전계 효과 트랜지스터를 제조하는 방법.

Claims (10)

  1. 전계 효과 트랜지스터에 있어서,
    채널층 위에 있는 한 쌍의 활성 영역들;
    상기 채널층 내에 형성되고 상기 한 쌍의 활성 영역들 사이에 위치한 채널 영역; 및
    상기 한 쌍의 활성 영역들에 전기적으로 연결된 한 쌍의 콘택트 비아 구조물들
    을 포함하고,
    상기 한 쌍의 활성 영역들은 상기 한 쌍의 콘택트 비아 구조물들에 자가 정렬된 것인 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 한 쌍의 활성 영역들은 자가 정렬된 n+형 도핑 영역들을 포함한 것인 전계 효과 트랜지스터.
  3. 제1항에 있어서,
    상기 한 쌍의 콘택트 비아 구조물들의 측벽들 상에 배치된, 자가 정렬된 패시베이션 보호층
    을 더 포함하는 전계 효과 트랜지스터.
  4. 제3항에 있어서,
    상기 채널층과 상기 채널층 위에 형성된 층간 유전체층 사이에 위치한 하부 패시베이션 보호층
    을 더 포함하며,
    상기 하부 패시베이션 보호층과 상기 자가 정렬된 패시베이션 보호층은 동일한 물질을 포함한 것인 전계 효과 트랜지스터.
  5. 제1항에 있어서,
    상기 한 쌍의 활성 영역들은 상기 채널층의 최상면 상에 그리고 상기 한 쌍의 콘택트 비아 구조물들의 바닥면 상에 배치된 것인 전계 효과 트랜지스터.
  6. 제1항에 있어서,
    상기 채널층은 인듐-갈륨-아연-산화물을 포함하며, 상기 한 쌍의 활성 영역들은 AlOx-InOx-ZnOx를 포함한 것인 전계 효과 트랜지스터.
  7. 전계 효과 트랜지스터에 있어서,
    한 쌍의 콘택트 비아 구조물들;
    상기 한 쌍의 콘택트 비아 구조물들에 전기적으로 연결되어 한 쌍의 활성 영역 스택들을 형성하는 한 쌍의 활성 영역들 - 상기 한 쌍의 활성 영역들은 상기 한 쌍의 콘택트 비아 구조물들에 자가 정렬됨 -; 및
    채널층 내에 형성되고 상기 한 쌍의 활성 영역들 사이에 위치한 채널 영역 - 상기 한 쌍의 활성 영역들은 상기 채널층의 바닥면 상에 배치됨 -
    을 포함하는 전계 효과 트랜지스터.
  8. 제7항에 있어서,
    상기 한 쌍의 활성 영역 스택들은 상기 채널층과는 세 개의 면들에서 접해 있는 것인 전계 효과 트랜지스터.
  9. 전계 효과 트랜지스터를 제조하는 방법에 있어서,
    버퍼층 위의 트렌치 내에 워드 라인을 성막하는 단계;
    상기 워드 라인 위에 게이트 유전체층을 성막하는 단계;
    상기 게이트 유전체층 위에 반도체 채널층을 성막하는 단계;
    상기 반도체 채널층과 상기 게이트 유전체층을 패터닝하는 단계;
    상기 반도체 채널층 위에 금속층을 성막하는 단계 - 상기 금속층은 상기 반도체 채널층과 직접 접촉해 있음 -;
    활성 영역들을 형성하기 위해 상기 반도체 채널층과 직접 접촉해 있는 상기 금속층을 어닐링하는 단계; 및
    콘택트 비아 구조물들을 형성하는 단계
    를 포함하며,
    상기 활성 영역들은 상기 콘택트 비아 구조물들에 자가 정렬된 것인 전계 효과 트랜지스터를 제조하는 방법.
  10. 제9항에 있어서,
    상기 패터닝된 반도체 채널층 위에 하부 보호층을 형성하는 단계
    를 더 포함하는 전계 효과 트랜지스터를 제조하는 방법.
KR1020210075960A 2020-06-23 2021-06-11 자가 정렬된 활성 영역들과 패시베이션층 및 그 제조 방법 KR20210158324A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
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