KR20210155359A - 공진 전력 변환기 - Google Patents

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KR20210155359A
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resonant circuit
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세드릭 꼴로나
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3디 플러스
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Abstract

본 발명은 병렬 공진 회로를 갖는 전력 변환기 (100) 에 관련되며, 전력 변환기 (100) 는 인버터 (101), 공진 회로 (LC), 일차 회로 (2) 및 이차 회로 (3) 를 포함하는 변압기 (T1), 인버터 (101) 에 대한 제어 수단 (4) 을 포함하고, 인버터 (101) 는, 변압기 (T1) 를 통해 출력 부하 (Rout) 에 연결되도록 의도되는 공진 회로 (LC) 에 연결되고, 상기 전력 변환기는, 인버터 (101) 가 제 1 하프-브리지 (D1) 및 제 1 하프-브리지 (D1) 와 병렬인 제 2 하프-브리지 (D2), 제 1 하프-브리지 (D1) 와 공진 회로 (LC) 사이의 제 1 인덕터 (Lc1), 제 2 하프-브리지 (D2) 와 공진 회로 (LC) 사이의 제 2 인덕터 (Lc2) 를 포함하고, 그리고 제 1 및 제 2 인덕터들 (Lc1, Lc2) 이 동일한 인덕턴스를 가지며 서로 반대 방향으로 커플링되는 것을 특징으로 한다.

Description

공진 전력 변환기{RESONANT POWER CONVERTER}
본 발명의 분야는 공진 전력 변환기들의 분야이다. DC 전압의 변환은, 프로세서에 휴대용 컴퓨터 배터리에 의해 전달되는 전압의 변환과 같이 디바이스들에 대한 공급 전압을 변환하기 위한 필요성부터, 우주 산업의 어플리케이션과 같이 훨씬 더 중요한 환경들에서 이동하는 어플리케이션들까지의 범위에 이르는 다수의 기술 분야들에서 사용된다. 본 발명은 특히 우주 산업의 분야에서 유용하지만, 전력이 공급될 부하들에서의 또는 입력 전압에서의 유연성을 요구하는 다른 분야들, 특히 자동차 분야에서 채용될 수 있다.
일반적으로, 전력 변환기의 출력부의 기능은 타겟에게, 그 동작에 요구되는 전압 및 전류를 제공하는 것이다.
공진 변환기들은, 입력 전압들 및 출력 전류들의 주어진 범위에 대해 설계된다. 종래의 공진 구조에 있어서는, 공진 주파수에서 또는 근접한 주파수에 대해 동작이 보장된다. 이들 조건들 하에서 그리고 충분히 높은 레벨의 선택도에 대해, 구조 내의 전류는 사인파 또는 준-사인파 형태이다.
입력 전압 또는 부하는 종종, 공진 변환기에 대한 전력 공급부의 동작 주파수를 변경함으로써 변경된다. 이제, 동작 주파수를 변경하는 것은 유효 전력 (active power) 과 무효 전력 (reactive power) 사이의 비율에 영향을 주며, 공진 변환기들의 동작의 전체 범위에 걸쳐 출력의 최적화를 허용하지 않는다.
공진 변환기에 대한 전력 공급부의 동작 주파수를 변경하는 것은 또한, 공진 전력 변환기 주위의 자기 엘리먼트들 및 필터들을 사이징하는 것을 어렵게 한다.
더욱이, 매우 광범위한 동작 범위들에 대해, 모든 사용 시나리오들에서 효율적인 동작을 보장하는 것이 어렵게 된다.
도 1 은 종래 기술로부터 공지된 구조를 도시한다. 종래, 공진 전력 변환기 (1) 는 다음을 포함한다:
- 2개의 스위치들 (Qi1, Qi2) 에 의해 제공되는 인버터 (10),
- 인덕터 (Lr) 및 커패시터 (Cr) 를 포함하는 직렬 공진 회로 (LC),
- DC 격리 기능이 수행되게 하는, N1 턴들을 포함하는 권선을 갖는 일차 회로 (2) 및 N2 턴들을 포함하는 권선을 갖는 이차 정류기 회로 (3) 를 포함하는 변압기 (T1), 및
- 인버터 (10) 에 대한 제어 수단 (4).
여기서, 인버터 (10) 는 DC 입력 전압 (V in ) 이 초핑되게 하고, 따라서, 구형파 신호가 생성되게 한다. 이러한 구형파 신호가 우측 주파수에, 즉, 공진 주파수에 또는 Lr, Cr 쌍의 공진 주파수에 근접한 주파수에 있으면, 전류는 충분히 높은 레벨의 선택도에 대해 순수하게 사인파로 간주될 수 있다. 그 다음, 전류는 DC 격리를 허용하는 변압기 (T1) 를 통해 흐르고, 이차 정류기 회로 (3) 를 경유하여 출력 부하 (Rout) 로 전송된다.
도 1 에 도시된 바와 같이, 변압기 (T1) 와 병렬인 인덕터 (Lm) 의 추가는 2개의 공진들이 분리되게 한다. 주파수를 변경함으로써 이들 2개의 공진들 사이에서 동작하는 것은 출력 부하 (Rout) 를 변경하고 입력 및 출력 전압 변동들에 적응하는 것을 가능하게 한다.
이들 부하들 사이의 차이가 클수록, 요구된 이득들 사이의 차이가 더 크며, 원하는 출력 전압 범위 (Vout) 를 스위핑하기 위해 주파수를 변경할 필요성이 더 크다. 이는 4가지 단점들을 갖는다. 첫번째 단점은 자기 엘리먼트들에 있으며, 즉, 정확한 동작 주파수에 대해 설계되고 그 동작 영역으로부터 제거되는 동작 주파수들의 경우에 손실들을 야기할 수 있는 인덕터들 및 변압기에 있다.
두번째 단점은 동적 범위에 있다. 큰 주파수 범위를 스위핑하는 것은 시스템의 동적 범위를 감소시키는 것을 수반한다.
셀 내의 무효 전력의 증가는 전류들 (변환기와 소스 사이의 에너지의 교환) 의 증가를 야기할 수 있고, 따라서, 손실들의 증가를 야기할 수 있다.
마지막으로, 동작 주파수를 변경하는 것은 출력 전류에서의 불연속들을 야기하여, 이차로 전송되는 전류의 값을 증가시키고, 따라서, 손실들을 증가시킬 수 있다.
본 발명은 양호한 성능을 보장하면서 그 사용을 더 넓은 동작 범위로 확장할 수 있는 혁신적인 직렬-병렬 공진 전력 변환기 구조를 제안함으로써, 상기 인용된 문제들의 전부 또는 일부를 극복하는 것을 목적으로 한다. 따라서, 본 발명은 모든 부하들에 대해 동작할 수 있고 높은 동적 범위를 갖는 공진 전력 변환기를 제공한다.
이를 위해, 본 발명은 병렬 공진 회로를 갖는 전력 변환기에 관한 것이고:
- 인버터,
- 공진 회로,
- 일차 회로 및 이차 회로를 포함하는 변압기,
- 인버터에 대한 제어 수단으로서, 인버터는, 변압기를 통해 출력 부하에 연결되도록 의도되는 공진 회로에 연결되는, 상기 제어 수단을 포함하고,
인버터는,
- 제 1 하프-브리지, 및 제 1 하프-브리지와 병렬인 제 2 하프-브리지,
- 제 1 하프-브리지와 공진 회로 사이의 제 1 인덕터,
- 제 2 하프-브리지와 공진 회로 사이의 제 2 인덕터를 포함하고,
제 1 및 제 2 인덕터들은 동일한 인덕턴스를 가지며, 서로 반대 방향으로 커플링되는 것을 특징으로 한다.
본 발명의 일 양태에 따르면, 제 2 하프-브리지는 저 부하 하에서의 동작을 위해 제 1 하프-브리지와 위상 반대이다.
본 발명의 일 양태에 따르면, 제 1 및 제 2 인덕터들을 통해 흐르는 전류 (I c ) 는,
Figure pat00001
이도록 된다.
여기서, 저 부하 하에서의 동작을 위해, V in 은 제 1 하프-브리지 및 제 2 하프-브리지의 단자들에서의 입력 전압이고, Lc 는 제 1 및 제 2 인덕터들의 인덕턴스이고, f dec 는 공진 회로의 초핑 주파수이다.
본 발명의 일 양태에 따르면, 제 1 하프-브리지는 제 1 스위치 및 제 2 스위치를 포함하고, 제 2 하프-브리지는 제 3 스위치 및 제 4 스위치를 포함하고, 제 1 하프-브리지 및 제 2 하프-브리지는 전류를 운반하도록 구성되고 전압을 생성하고, 제 1 하프-브리지 및 제 2 하프-브리지에 대한 제어 수단은 소프트 스위칭을 획득하도록 전압에 대해 전류를 지연시키도록 구성된다.
본 발명의 일 양태에 따르면, 커패시턴스 (C1) 를 갖는 제 1 커패시터, 커패시턴스 (C2) 를 갖는 제 2 커패시터, 커패시턴스 (C3) 를 갖는 제 3 커패시터, 및 커패시턴스 (C4) 를 갖는 제 4 커패시터를 방전시키고 제 1 스위치, 제 2 스위치, 제 3 스위치 및 제 4 스위치를 리셋시키기 위한 시간으로서 정의되는 데드 타임 (t m ) 은,
Figure pat00002
이도록 된다.
여기서, C oss 는 제 1, 제 2, 제 3 및 제 4 스위치들의 출력 커패시턴스이다.
본 발명의 일 양태에 따르면, 공진 회로는 LC 회로이다.
본 발명의 일 양태에 따르면, 공진 회로는 LLC 회로이다.
본 발명의 일 양태에 따르면, 제 2 하프-브리지는 전체 부하 하에서의 동작을 위해 제 1 하프-브리지와 동위상이다.
예에 의해 주어진 실시형태의 상세한 설명을 읽을 시, 본 발명은 더 잘 이해될 것이고 다른 이점들이 자명하게 될 것이며, 상기 설명은 첨부 도면에 의해 예시된다.
도 1 은 종래 기술로부터 공지된 구조를 개략적으로 도시한다.
도 2 는 본 발명에 따른 전력 변환기 구조를 개략적으로 도시한다.
도 3 은 본 발명에 따른 전력 변환기 구조의 인버터를 개략적으로 도시한다.
도 4 는 전력 변환기 구조의 일 변형예를 개략적으로 도시한다.
도 5 는 전력 변환기 구조의 다른 변형예를 개략적으로 도시한다.
명료화를 위해, 동일한 엘리먼트들은 다양한 도면들에서 동일한 참조 부호들을 가질 것이다.
본 설명에서, 용어 "병렬" 은, 동일한 브랜치에 속하지 않는 엘리먼트들이 동일한 극성을 갖는 그들의 단부에 의해 그룹화되고 동시에 동작하는 것을 의미한다. 용어 "직렬" 은, 엘리먼트들이 동일한 현재 브랜치에 속하고 연속적으로 동작하는 것을 의미한다. 용어 "역병렬" 은, 엘리먼트들이 서로 병렬로 배향되지만 반대 방향으로 전류를 운반하는 것을 의미한다.
상기 제시되었던 도 1 은 종래 기술로부터 공지된 전력 변환기 구조 (1) 를 관례적으로 도시한다.
도 2 는 본 발명에 따른 전력 변환기 (100) 의 구조를 개략적으로 도시한다. 종래 기술에서와 같이, 전력 변환기 (100) 는 다음을 포함한다:
- 입력 전압 (V in ) 을 초핑하고, 따라서 구형파 신호를 생성할 수 있는 인버터 (101),
- 인버터 (101) 에 연결되는, 인덕터 (Lr) 및 커패시터 (Cr) 를 포함하는 직렬 공진 회로 (LC),
- DC 격리 기능이 수행되게 하는, N1 턴들을 포함하는 권선을 갖는 일차 회로 (2) 및 N2 및 N3 턴들을 포함하는 권선을 갖는 이차 정류기 회로 (3) 를 포함하는 변압기 (T1), 및
- 인버터 (101) 에 대한 제어 수단 (4).
종래 기술과는 달리, 인버터 (101) 는 4개의 스위치들 (Q1, Q2, Q3, 및 Q4) 에 의해 제공된다. 스위치들 (Q1 및 Q2) 은 제 1 하프-브리지 (D1) 를 형성하고, 스위치들 (Q3 및 Q4) 은 제 2 하프-브리지 (D2) 를 형성한다. 제 1 하프-브리지 (D1) 는 제 2 하프-브리지 (D2) 와 병렬이다. 제 1 인덕터 (Lc1) 는 제 1 하프-브리지 (D1) 와 직렬로 포지셔닝하며, 제 1 하프-브리지 (D1) 와 공진 회로 (LC) 를 연결한다. 제 2 인덕터 (Lc2) 는 제 2 하프-브리지 (D2) 와 직렬로 포지셔닝하며, 제 2 하프-브리지 (D2) 와 공진 회로 (LC) 를 연결한다. 비한정적인 방식으로, 스위치들 (Q1, Q2, Q3 및 Q4) 은, 도 2 에 도시된 바와 같이, 트랜지스터들일 수 있다.
출력 부하 (Rout) 로 전송되는 전류들을 효율적으로 관리하기 위하여, 제 1 인덕터 (Lc1) 및 제 2 인덕터 (Lc2) 는 동일한 인덕턴스 (Lc) 를 가지며 서로 반대 방향으로 커플링된다. 즉, 제 1 인덕터 (Lc1) 는 제 2 인덕터 (Lc2) 와 병렬이고, 제 2 인덕터 (Lc2) 는 제 1 인덕터 (Lc1) 를 통해 흐르는 전류에 비해 반대 방향으로 전류를 운반한다. 따라서, 제 1 인덕터 (Lc1) 및 제 2 인덕터 (Lc2) 가 동일한 자기 회로로 실현된다는 것, 즉, 제 1 인덕터 (Lc1) 및 제 2 인덕터 (Lc2) 가 제 1 인덕터 (Lc1) 및 제 2 인덕터 (Lc2) 를 통해 흐르는 전류들의 부호표시 합에 의해 생성된 동일한 플럭스를 운반한다는 것을 이해할 수 있다.
따라서, 전체 부하 하에서의 동작 동안, 제 1 하프-브리지 (D1) 는 제 2 하프-브리지 (D2) 와 동위상이고, 제 1 인덕터 (Lc1) 및 제 2 인덕터 (Lc2) 는 전력 변환기 구조 (100) 에 보이지 않는다. 이는, 전류들이 제 1 인덕터 (Lc1) 및 제 2 인덕터 (Lc2) 에서 반대이기 때문에, 이는 제 1 인덕터 (Lc1) 및 제 2 인덕터 (Lc2) 에서 생성된 플럭스가 제로가 되게 하고, 따라서, 제 1 인덕터 (Lc1) 및 제 2 인덕터 (Lc2) 가 전력 변환기 구조 (100) 에 보이지 않게 한다.
역으로, 저 부하 하에서의 동작 동안, 제 1 하프-브리지 (D1) 및 제 2 하프-브리지 (D2) 는 위상 반대로 동작하고, 전류들은 반대이고 동일하다. 전류들의 합인, 부하에 제공되는 전류는 제로이다. 반대 전류들은 제 1 인덕터 (Lc1) 및 제 2 인덕터 (Lc2) 에서 최대 플럭스를 생성하고, 제 1 하프-브리지 (D1) 와 제 2 하프-브리지 (D2) 사이를 흐르는 전류를 제한한다. 이러한 전류의 진폭은, 하기에서 제시되는 효과인 소프트 스위칭을 보장하도록 선택되는 인덕턴스의 값에 의해 제한된다.
제어 수단 (4) 은 상기 인용된 2개 동작들의 관리를 처리하며, 제시된 동작의 2개 타입들 사이의 중간 동작을 허용한다. 제어 수단 (4) 은 부하 및 입력 전압에 기반하여 출력 전압을 조정하기 위하여 제 1 하프-브리지 (D1) 와 제 2 하프-브리지 (D2) 의 위상 차이를 조정하도록 구성된다. 제어 수단 (4) 은, 예에 의해, 동작의 2개 타입들 사이의 전류에 대한 선형 관리 모델에 기초하여 중간 동작을 처리할 수 있다. 이를 위해, 제어 수단 (4) 은 인버터 (101) 의 출력에서의 전류 또는 출력 전압 (Vout) 을 검출하고, 검출된 전류에 기반하여 인버터 (101) 의 제 1 하프-브리지 (D1) 및 제 2 하프-브리지 (D2) 를 제어한다.
이러한 방식으로, 전력 변환기 (100) 의 출력 부하 (Rout) 는 더 이상 주파수의 변동을 이용하여, 따라서, 전력 변환기 (100) 의 동작 주파수를 그의 공진 주파수로부터 제거함으로써 관리되지 않지만, 인버터 (101) 의 제 1 하프-브리지 (D1) 및 제 2 하프-브리지 (D2) 를 통해 흐르는 전류들 사이에서 관찰되는 위상 시프트의 변동을 통해 관리된다. 그 다음, 전력 변환기 (100) 는, 제시된 바와 같이, 모든 가능한 경우들에 대해, 공진 주파수에서 또는 공진 주파수에 근접하여, 효율적인 동작을 보장하는 주파수들로 동작한다.
도 1 에 제시된 종래 기술의 다른 단점은 손실들의 관리이다. 이는, 전원 공급부들의 동작 주파수가 증가되고 공진 주파수에 근접한 동작이 제거될 때, 공진 회로에서 흐르는 전류의 일부가 부하로 전송되지 않고 무효 전력을 생성하기 때문이다. 이제, 공진 주파수로부터 제거된 동작이 더 많을수록, 스위치들에서 그리고 특히 자기 엘리먼트들에서 더 많은 손실들이 증가한다.
하드 스위칭과 대조적으로, 스위치에서의 전류 또는 전압이 제로이거나 이들 2개 컴포넌트들이 반대인 경우, 스위치에서의 전력은 제로이다. 이러한 상황은, 소산할 전력이 없기 때문에 스위치에서 스위칭 동작 당 적은 양의 손실만을 발생시키는 이점을 갖는다. 그 다음, 스위치들의 부유 커패시턴스들에 저장된 에너지가 흘러, 손실들 없이 스위치가 턴온되게 하며, 이는 소프트 스위칭으로서 지칭된다. 역으로, 스위치에서의 전류 및 전압이 제로가 아닌 경우, 전력이 스위치에서 소산된다. 이는 하드 스위칭으로서 지칭된다.
전압이 스위칭 동작 동안 제로인 경우 당업자는 제로-전압 스위칭 (ZVS) 으로 지칭하고, 동일하게, 전류가 제로인 경우 제로-전류 스위칭 (ZCS) 으로 지칭한다. 일반적으로, 이러한 효과는 소프트 스위칭으로 칭해진다.
도 2 에 제시된 본 발명에 따른 전력 변환기 구조 (100) 는 소프트 스위칭에 대한 이점들을 갖는다. 그 이유는, 인버터 (101) 에 대한 제어 수단 (4) 이 소프트 스위칭을 획득하기 위해 전압에 대한 전류를 지연시키도록 구성되기 때문이다.
상기 서술된 바의 확장으로서, 본 발명에 따른 전력 변환기 구조 (100) 에 의해, 전력 공급부에 대한 전체 부하 범위에 걸쳐 소프트 스위칭으로 동작하는 것이 가능하다. 이는, 첫째, 스위치들 (Q1, Q2, Q3 및 Q4) 에서의 손실들을 제한하고, 따라서 출력에서의 개선을 야기하고, 둘째, 전력 공급부에 의해 야기되는 전자기적 및 전기적 교란들을 제한하는 이점이 있다. 이러한 방식으로, 본 발명은 전력 변환기 (100) 에 설치된 필터들의 사이즈가 감소되게 한다.
더욱이, 각각의 스위치 (Q1, Q2, Q3 및 Q4) 는 스위치와 역병렬로 다이오드 (Q1 에 대한 Di1, Q2 에 대한 Di2, Q3 에 대한 Di3, 및 Q4 에 대한 Di4) 를 가질 수 있고, 병렬로 커패시턴스 (Q1 에 대한 C1, Q2 에 대한 C2, Q3 에 대한 C3, 및 Q4 에 대한 C4) 를 가질 수 있다. 이들 커패시턴스들 (C1, C2, C3 및 C4) 은 스위치의 부유 커패시턴스일 수 있거나, 또는 도 2 에 도시된 바와 같이 추가된 커패시터의 커패시턴스일 수 있다. 이는 전력 변환기 (100) 가 소프트 스위칭 (ZVS) 으로 심지어 무부하 하에서도 동작하게 한다.
더욱이, 전력 변환기 (100) 에는, 이차 정류기 회로 (3) 와 출력 부하 (Rout) 사이에서, 이차 정류기 회로 (3) 와 병렬로 2개의 트랜지스터들 (D5 및 D6) 이 장비될 수 있다.
도 3 은 전력 변환기 구조 (100) 의 다른 이점들을 제시한다. 도 3 은 무부하 하에서의 동작인 경우에 본 발명에 따른 전력 변환기 (100) 의 구조의 인버터 (101) 를 개략적으로 도시하며, 여기서, 전류들은 제 1 인덕터 (Lc1) 및 제 2 인덕터 (Lc2) 에서 반대이다. 더 정확하게, 도 3 은, 제 1 인덕터 (Lc1) 와 직렬로 연결된 스위치들 (Q1 및 Q2) 로 구성된 제 1 하프-브리지 (D1) 를, 제 2 인덕터 (Lc2) 와 직렬로 연결된 스위치들 (Q3 및 Q4) 로 구성된 제 2 하프-브리지 (D2) 와 병렬로, 제시한다.
이러한 방식으로, 제 1 인덕터 (Lc1) 와 제 2 인덕터 (Lc2) 사이에서, 전류 (I c ) 가 측정될 수 있다. 전류 (I c ) 는 다음의 수학식에 의해 제 1 인덕터 (Lc1) 의 값, 제 2 인덕터 (Lc2) 의 값 및 입력 전압 (V in ) 에 직접 관련된다:
Figure pat00003
여기서, Lc 는 제 1 인덕터 (Lc1) 및 제 2 인덕터 (Lc2) 의 값이고, V in 은 입력 전압의 값이고, f dec 는 전력 변환기 (100) 의 사용 주파수 또는 초핑 주파수이다.
이러한 공식은, 전류들이 도 3 에 의해 예시된 바와 같이 커플링된 제 1 및 제 2 인덕터들 (Lc1, Lc2) 에서 위상 반대인 경우, 무부하 하에서의 동작에 대해 유효하다.
더욱이, 전류 (I c ) 가 제 1 인덕터 (Lc1) 의 값 및 제 2 인덕터 (Lc2) 의 값에 의존하기 때문에, 전류 범위 (I cpkpk ) 에 있을 수 있다. 전류 범위 (I cpkpk ) 는 전력 변환기 (100) 의 동작에 기반하여 전류 (I c ) 의 정규화된 값 주위로 연장된다.
본 발명에 따른 전력 변환기 (100) 의 구조의 또 다른 이점은 소프트 스위칭을 구현하기 위해 요구되는 시간인 데드 타임 (t m ) 의 관리이다. 더 정확하게, 데드 타임 (t m ) 은, 캐패시턴스들 (C1, C2, C3 및 C4) 이 방전되게 하고 스위치들 (Q1, Q2, Q3 및 Q4) 이 리셋되게 하는 최소 시간으로서 정의된다. 그 이유는, 본 발명에 따른 전력 변환기 (100) 가 데드 타임 (t m ) 을 입력 전압 (V in ) 과 독립적이게 되게 하기 때문이며, 이는 스위치들 (Q1, Q2, Q3 및 Q4) 의 제어를 단순화한다. 따라서, 데드 타임 (t m ) 은 다음과 같이 스위치들 (Q1, Q2, Q3 및 Q4) 의 출력 커패시턴스들 (C oss ) 에 기반하여 모든 동작들에 대해 정의될 수 있다:
Figure pat00004
데드 타임은 저 부하 하에서의 또는 무부하 하에서의 동작 때문에 고정될 수 있는 최대 시간으로서 해석될 수 있다. 과부하 하에서의 동작에 대해서는 감소되는 것이 가능하다.
도 4 는 전력 변환기 구조 (100) 의 변형예를 개략적으로 도시한다. 도 2 에 제시된 바와 같이, 전력 변환기 (100) 는 다음을 포함한다:
- 4개의 스위치들 (Q1, Q2, Q3 및 Q4) 에 의해 제공된 인버터 (101) 로서, 스위치들 (Q1 및 Q2) 은 제 1 하프-브리지 (D1) 를 형성하고 스위치들 (Q3 및 Q4) 은 제 2 하프-브리지 (D2) 를 형성하고, 인버터 (101) 는 입력 전압 (V in ) 을 초핑하고 따라서 구형파 신호를 생성할 수 있는, 상기 인버터 (101),
- 인버터 (101) 에 연결되는 직렬 공진 회로,
- DC 격리 기능이 수행되게 하는, N1 턴들을 포함하는 권선을 갖는 일차 회로 (2) 및 N2 및 N3 턴들을 포함하는 권선을 갖는 이차 정류기 회로 (3) 를 포함하는 변압기 (T1), 및
- 인버터 (101) 에 대한 제어 수단 (4).
전력 변환기 (100) 의 구조의 이러한 변형예는 변압기 (T1) 와 병렬로 인덕터 (Lm) 를 추가하며, 이는 2개의 공진들이 분리되게 한다. 변압기 (T1) 와 병렬인 인덕터 (Lm) 의 사용은 변압기 (T1) 에서 생성된 자기 인덕턴스가 감소되게 한다. 그 다음, 직렬 공진 회로는 2개의 인덕터들 (Lr 및 Lm) 및 커패시터 (Cr) 를 갖는 LLC 회로가 된다.
제 1 및 제 2 커플링된 인덕터들 (Lc1, Lc2) 은 제 1 하프-브리지 (D1) 와 제 2 하프-브리지 (D2) 사이에서 교환된 전류가 그 하프-브리지들이 위상 반대일 때 제한되게 하고, 그 하프-브리지들이 동위상일 때 전력 변환기에 영향을 주지 않고 그 전류들이 부가되게 한다.
유리하게, 전력 공급부는 공진 주파수에 가깝게 동작한다.
직렬 공진 회로의 커패시터 (Cr) 는, 도 5 에 도시된 바와 같이, 제 1 이차 커패시턴스 (Cr1) 및 제 2 이차 커패시턴스 (Cr2) 로 분할될 수 있으며, 그 각각은 커패시터 (Cr) 의 초기 커패시턴스의 절반의 가치가 있다. 제 1 이차 커패시턴스 (Cr1) 는 제 1 하프-브리지 (D1) 와 제 1 인덕터 (Lc1) 사이에 배치되고, 동일한 방식으로 제 2 이차 커패시턴스 (Cr2) 는 제 2 하프-브리지 (D2) 와 제 2 인덕터 (Lc2) 사이에 배치된다. 이러한 구성은 시스템이 제어에 대한 비대칭성들에 대해 둔감하게 한다.

Claims (7)

  1. 병렬 공진 회로를 갖는 전력 변환기 (100) 로서,
    - 인버터 (101),
    - 공진 회로 (LC),
    - 일차 회로 (2) 및 이차 회로 (3) 를 포함하는 변압기 (T1),
    - 상기 인버터 (101) 에 대한 제어 수단 (4) 으로서, 상기 인버터 (101) 는, 상기 변압기 (T1) 를 통해 출력 부하 (Rout) 에 연결되도록 의도되는 상기 공진 회로 (LC) 에 연결되는, 상기 제어 수단 (4) 을 포함하고,
    상기 전력 변환기 (100) 는 상기 변압기 (T1) 와 병렬인 인덕터 (Lm) 를 포함하고,
    상기 인버터 (101) 는,
    - 제 1 하프-브리지 (D1), 및 상기 제 1 하프-브리지 (D1) 와 병렬인 제 2 하프-브리지 (D2),
    - 상기 제 1 하프-브리지 (D1) 와 상기 공진 회로 (LC) 사이의 제 1 인덕터 (Lc1),
    - 상기 제 2 하프-브리지 (D2) 와 상기 공진 회로 (LC) 사이의 제 2 인덕터 (Lc2) 를 포함하고,
    상기 제 1 및 제 2 인덕터들 (Lc1, Lc2) 은 동일한 인덕턴스를 가지며, 서로 반대 방향으로 커플링되는 것을 특징으로 하는, 전력 변환기 (100).
  2. 제 1 항에 있어서,
    상기 제 2 하프-브리지 (D2) 는 저 부하 하에서의 동작을 위해 상기 제 1 하프-브리지 (D1) 와 위상 반대이고, 상기 제 1 및 제 2 인덕터들 (Lc1, Lc2) 을 통해 흐르는 전류 (I c ) 는,
    Figure pat00005

    이도록 되며,
    식 중에서, 저 부하 하에서의 동작을 위해, V in 은 상기 제 1 하프-브리지 (D1) 및 상기 제 2 하프-브리지 (D2) 의 단자들에서의 입력 전압이고, Lc 는 상기 제 1 및 제 2 인덕터들 (Lc1, Lc2) 의 인덕턴스이고, f dec 는 상기 공진 회로 (LC) 의 초핑 주파수인, 전력 변환기 (100).
  3. 제 2 항에 있어서,
    상기 제 1 하프-브리지 (D1) 는 제 1 스위치 (Q1) 및 제 2 스위치 (Q2) 를 포함하고, 상기 제 2 하프-브리지 (D2) 는 제 3 스위치 (Q3) 및 제 4 스위치 (Q4) 를 포함하고, 상기 제 1 하프-브리지 (D1) 및 상기 제 2 하프-브리지 (D2) 는 전류를 운반하도록 구성되고 전압을 생성하고, 상기 제 1 하프-브리지 (D1) 및 상기 제 2 하프-브리지 (D2) 에 대한 상기 제어 수단 (4) 은 소프트 스위칭 (ZVS) 을 획득하도록 전압에 대해 전류를 지연시키도록 구성되는, 전력 변환기 (100).
  4. 제 3 항에 있어서,
    상기 제 1 스위치 (Q1) 는 커패시턴스 (C1) 를 갖는 제 1 커패시터를 포함하고, 상기 제 2 스위치 (Q2) 는 커패시턴스 (C2) 를 갖는 제 2 커패시터를 포함하고, 상기 제 3 스위치 (Q3) 는 커패시턴스 (C3) 를 갖는 제 3 커패시터를 포함하고, 상기 제 4 스위치 (Q4) 는 커패시턴스 (C4) 를 갖는 제 4 커패시터를 포함하며, 상기 커패시턴스 (C1) 를 갖는 제 1 커패시터, 상기 커패시턴스 (C2) 를 갖는 제 2 커패시터, 상기 커패시턴스 (C3) 를 갖는 제 3 커패시터, 상기 커패시턴스 (C4) 를 갖는 제 4 커패시터를 방전시키고 그리고 상기 제 1 스위치 (Q1), 제 2 스위치 (Q2), 제 3 스위치 (Q3) 및 제 4 스위치 (Q4) 를 리셋하기 위한 시간으로서 정의되는 데드 타임 (t m ) 이
    Figure pat00006

    이도록 되며,
    식 중에서, C oss 는 상기 제 1, 제 2, 제 3 및 제 4 스위치들 (Q1, Q2, Q3, Q4) 의 출력 커패시턴스인, 전력 변환기 (100).
  5. 제 4 항에 있어서,
    상기 공진 회로는 LC 회로인, 전력 변환기 (100).
  6. 제 4 항에 있어서,
    상기 공진 회로는 LLC 회로인, 전력 변환기 (100).
  7. 제 1 항에 있어서,
    상기 제 2 하프-브리지 (D2) 는 전체 부하 하에서의 동작을 위해 상기 제 1 하프-브리지 (D1) 와 동위상인, 전력 변환기 (100).
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