KR20210146771A - 더미 실리콘-관통-비아들에 기초한 디커플링 커패시터들 - Google Patents

더미 실리콘-관통-비아들에 기초한 디커플링 커패시터들 Download PDF

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Abstract

본 명세서에서는 지지 구조에 제공된 더미 TSV들에 기초한 하나 이상의 디커플링 커패시터를 갖는 IC 구조들이 개시된다. 예시적인 디커플링 커패시터는 제1 및 제2 커패시터 전극들 및 이들 사이의 커패시터 절연체를 포함한다. 상기 제1 커패시터 전극은 상기 지지 구조 내의 개구의 측벽들 및 바닥 상의 제1 전기 도전성 재료의 라이너이고, 상기 지지 구조 내의 개구는 제1 측면으로부터 제2 측면을 향해 연장되지만, 그것에 도달하지는 않는다. 상기 커패시터 절연체는 제1 전기 도전성 재료로 라이닝된 상기 지지 구조 내의 개구의 측벽들 및 바닥 상의 유전체 재료의 라이너이다. 상기 제2 커패시터 전극은 상기 제1 전기 도전성 재료로 그리고 상기 유전체 재료로 라이닝된 상기 지지 구조 내의 개구의 적어도 일부를 채우는 제2 전기 도전성 재료이다.

Description

더미 실리콘-관통-비아들에 기초한 디커플링 커패시터들{DECOUPLING CAPACITORS BASED ON DUMMY THROUGH-SILICON-VIAS}
본 개시내용은 일반적으로 집적 회로(IC) 구조들 및 디바이스들의 분야에 관한 것으로, 더 구체적으로는, 더미 실리콘-관통-비아(through-silicon-via, TSV) 들에 기초한 디커플링 커패시터들에 관한 것이다.
디커플링 커패시터는 전기 네트워크의 한 부분을 다른 부분으로부터 분리하기 위해 사용되는 커패시터이다. 다른 회로 소자들에 의해 야기되는 잡음은 디커플링 커패시터를 통해 션팅되어, 그것이 회로의 나머지에 미치는 영향을 감소시킬 수 있다.
디커플링 커패시터들은 전형적으로 리드 길이를 감소시킴으로써 패키지를 통한 인덕턴스를 낮추기 위해 반도체 패키지들에 포함된다. 전력 소비 회로들 가까이에 배치된 디커플링 커패시터들은 그것들에 저장된 전하들에 따른 전압 변동을 평활화할 수 있다. 저장된 전하는 신호 스위칭 스테이지들 동안 소멸되거나 디바이스 입력들에 대한 로컬 전력 공급으로서 사용되어, 디커플링 커패시터들이 기생 인덕턴스에 의해 시스템 내로 유도되는 전압 잡음의 영향들을 무효화할 수 있게 한다. 그러나, 오프-칩 디커플링 커패시터들은 초고속 마이크로프로세서 응용들에 충분하지 않다. 디커플링 커패시터들은 스위칭 회로들로부터 비교적 먼 거리에 위치하므로, 긴 인덕턴스 경로에 의해 야기되는 시간 지연은 오프-칩 커패시터들이 기가헤르츠 스위칭 회로들과 함께 사용될 수 없게 한다.
고주파 회로 동작을 지속하기 위해서는, 스위칭 회로 가까이에 충분한 양의 용량성 디커플링이 제공되어야 한다. 칩 커패시터들을 칩의 회로 소자들 내에 통합하는 것이 가능하지만, 커패시터들은 추가의 회로들을 구축하기 위해 사용될 수 있는 귀중한 다이 영역을 위해 경쟁한다. 이들 커패시터를 구축하기 위한 영역이 제한됨으로 인해, 그것들이 제공하는 전체 용량성 디커플링도 제한된다.
실시예들은 첨부 도면들과 함께 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 이 설명을 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구조적 요소들을 지시한다. 실시예들은 첨부 도면들의 도들에 제한이 아니라 예로서 예시되어 있다.
도 1은 일부 실시예들에 따른, 더미 TSV들에 기초한 디커플링 커패시터들을 제조하기 위한 예시적인 방법의 흐름도이다.
도 2a 내지 도 2j는 일부 실시예들에 따른, 도 1의 방법에 따른 예시적인 IC 구조의 제조에서의 다양한 스테이지들을 예시한다.
도 3a 및 도 3b는 본 명세서에 개시된 실시예들 중 임의의 실시예에 따른 더미 TSV들에 기초한 디커플링 커패시터들을 갖는 하나 이상의 IC 구조를 포함하는 웨이퍼 및 다이들의 평면도들이다.
도 4는 본 명세서에 개시된 실시예들 중 임의의 실시예에 따른 더미 TSV들에 기초한 디커플링 커패시터들을 갖는 하나 이상의 IC 구조를 포함할 수 있는 IC 디바이스의 측단면도이다.
도 5는 본 명세서에 개시된 실시예들 중 임의의 실시예에 따른 더미 TSV들에 기초한 디커플링 커패시터들을 갖는 하나 이상의 IC 구조를 포함할 수 있는 IC 디바이스 어셈블리의 측단면도이다.
도 6은 본 명세서에 개시된 실시예들 중 임의의 실시예에 따른 더미 TSV들에 기초한 디커플링 커패시터들을 갖는 하나 이상의 IC 구조를 포함할 수 있는 예시적인 컴퓨팅 디바이스의 블록도이다.
개요
본 개시내용의 시스템들, 방법들 및 디바이스들은 각각 몇몇 혁신적인 양태들을 가지며, 이들 중 단 하나의 어느 것도 단독으로 본 명세서에 개시된 모든 바람직한 속성들을 책임지는 것은 아니다. 본 명세서에 설명된 주제의 하나 이상의 구현의 상세들이 아래의 설명 및 첨부 도면들에 제시되어 있다.
본 명세서에 설명된 더미 TSV들에 기초한 디커플링 커패시터들을 예시하기 위한 목적으로, IC 제조 동안 작동하기 시작할 수 있는 현상을 먼저 이해하는 것이 유용할 수 있다. 다음의 기초적인 정보는 그로부터 본 개시내용이 적절히 설명될 수 있는 기초로서 간주될 수 있다. 그러한 정보는 설명의 목적으로만 제공되며, 따라서 어떤 식으로든 광의의 본 개시내용의 범위 및 그 잠재적인 응용들을 제한하는 것으로 해석되어서는 안 된다.
IC들은 통상적으로 본 기술분야에서 비아들이라고 알려져 있는 전기적 도전성 마이크로전자 구조들을 포함하여, 비아들 위의 금속 라인들 또는 다른 인터커넥트들을 비아들 아래의 금속 라인들 또는 다른 인터커넥트들에 전기적으로 연결한다. 이 컨텍스트에서, "금속화 스택(metallization stack)"이라는 용어는 IC의 다양한 디바이스들을 함께 연결하기 위해 사용되는 적층된 일련의 전기적으로 절연된 금속 상호연결 와이어들을 기술하기 위해 사용될 수 있으며, 여기서 스택의 인접한 층들은 전기적 콘택들 및 비아들의 사용을 통해 함께 연결된다.
비아들은 전형적으로 리소그래피 프로세스에 의해 형성된다. 대표적으로, 포토레지스트 층이 유전체 층 위에 스핀 코팅될 수 있고, 포토레지스트 층은 패터닝된 마스크를 통해 패터닝된 화학 방사선에 노출될 수 있고, 그 후 노출된 층은 포토레지스트 층에, 비아 로케이션 개구(via location opening)라고 지칭될 수 있는, 개구를 형성하기 위해 현상될 수 있다. 다음으로, 포토레지스트 층 내의 로케이션 개구를 에칭 마스크로서 이용함으로써 유전체 층에 비아를 위한 개구가 에칭될 수 있다. 유전체 층 내의 이 개구는 비아 개구라고 지칭된다. 마지막으로, 비아 개구는 비아를 형성하기 위해 하나 이상의 금속 또는 다른 도전성 재료로 채워질 수 있다.
TSV들은 기판, 웨이퍼, 또는 칩과 같은 지지 구조를 통해 연장되는 특정 타입의 비아들이다. 본 명세서에서 사용되는, "더미 TSV"라는 용어는, 그것이 다른 목적들을 위해, 예를 들어, 디커플링 커패시터들을 그 안에 제공하기 위해 지정되어 있다는 점을 제외하고는, 그리고 그것이 지지 구조를 완전히 관통하여 연장되지 않는다는 점을 제외하고는, TSV들을 위한 개구들을 형성하는 것과 실질적으로 동시에 지지 구조에 형성될 수 있는 개구를 기술하기 위해 사용된다.
본 명세서에서는 지지 구조에 제공된 더미 TSV들에 기초한 하나 이상의 디커플링 커패시터를 갖는 IC 구조들이 개시된다. 예시적인 디커플링 커패시터는 제1 및 제2 커패시터 전극들 및 이들 사이의 커패시터 절연체를 포함한다. 상기 제1 커패시터 전극은 상기 지지 구조 내의 개구의 측벽들 및 바닥 상의 제1 전기 도전성 재료의 라이너이고, 상기 지지 구조 내의 개구는 제1 측면으로부터 제2 측면을 향해 연장되지만, 그것에 도달하지는 않는다. 상기 커패시터 절연체는 제1 전기 도전성 재료로 라이닝된 상기 지지 구조 내의 개구의 측벽들 및 바닥 상의 유전체 재료의 라이너이다. 상기 제2 커패시터 전극은 상기 제1 전기 도전성 재료로 그리고 상기 유전체 재료로 라이닝된 상기 지지 구조 내의 개구의 적어도 일부를 채우는 제2 전기 도전성 재료이다. 그러한 디커플링 커패시터들은, 유리하게도, TSV들 및 다양한 IC 컴포넌트들과 동일한 지지 구조들 상에 제공될 수 있다.
본 명세서에 설명된 바와 같은 IC 구조들, 특히 실제 TSV들을 갖는 그리고 본 명세서에 설명된 바와 같은 더미 TSV들에 기초한 디커플링 커패시터들을 갖는 IC 구조들은 IC와 연관된 하나 이상의 컴포넌트에 또는/및 다양한 그러한 컴포넌트들 사이에 전기적 연결성을 제공하기 위해 사용될 수 있다. 다양한 실시예들에서, IC와 연관된 컴포넌트들은, 예를 들어, 트랜지스터들, 다이오드들, 전원들, 저항기들, 커패시터들, 인덕터들, 센서들, 트랜시버들, 수신기들, 안테나들 등을 포함한다. IC와 연관된 컴포넌트들은 IC 상에 마운팅된 것들 또는 IC에 연결된 것들을 포함할 수 있다. IC는 아날로그 또는 디지털일 수 있고, IC와 연관된 컴포넌트들에 따라, 마이크로프로세서들, 광전자소자들(optoelectronics), 로직 블록들, 오디오 증폭기들 등과 같은 다수의 응용들에서 사용될 수 있다. IC는 컴퓨터에서 하나 이상의 관련 기능을 실행하기 위한 칩셋의 일부로서 이용될 수 있다.
설명의 목적으로, 예시적인 구현들의 철저한 이해를 제공하기 위해 특정 숫자들, 재료들 및 구성들이 제시된다. 그러나, 본 개시내용이 특정 상세들 없이 실시될 수 있다는 것 또는/및 본 개시내용이 설명된 양태들 중 일부만으로 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 예시적인 구현들을 모호하게 하지 않기 위해 잘 알려진 특징들은 생략되거나 단순화된다.
또한, 본 명세서의 일부를 형성하고, 실시될 수 있는 실시예들이 예시로서 도시되어 있는 첨부 도면들이 참조된다. 다른 실시예들이 이용될 수도 있고 본 개시내용의 범위를 벗어나지 않고 구조적 또는 논리적 변경들이 이루어질 수도 있다는 것을 이해해야 한다. 따라서, 다음의 상세한 설명은 제한적인 의미로 간주되지 않아야 한다. 편의상, 예를 들어, 도 2a 내지 도 2j와 같이, 상이한 문자들로 지정된 도면들의 컬렉션이 존재한다면, 그러한 컬렉션은 본 명세서에서 문자들 없이, 예를 들어, "도 2"로서 지칭될 수도 있다.
도면들에서, 본 명세서에 설명된 다양한 디바이스들 및 어셈블리들의 예시적인 구조들의 일부 개략적인 예시들은 정확한 직각들 및 직선들로 도시될 수 있지만, 그러한 개략적인 예시들은 본 명세서에 설명된 구조들 중 임의의 것이, 예를 들어, 주사 전자 현미경(scanning electron microscopy, SEM) 이미지들 또는 투과 전자 현미경(transmission electron microscope, TEM) 이미지들을 사용하여 검사될 때 피처들이 그렇게 "이상적"으로 보이지 않게 할 수 있는 실제 프로세스 제한들을 반영하지 않을 수 있다는 것을 이해해야 한다. 실제 구조들의 그러한 이미지들에서는, 가능한 프로세싱 결함들, 예를 들어, 재료들의 완벽하게 직선이 아닌 에지들, 테이퍼링된 비아들 또는 다른 개구들, 부주의하게 둥글게 된 코너들 또는 상이한 재료 층들의 두께들의 변동들, 결정 영역(crystalline region) 내의 가끔의 나선부(screw), 에지, 또는 조합 전위들(combination dislocations), 및/또는 단일 원자들 또는 원자들의 클러스터들의 가끔의 전위 결함들(dislocation defects)이 보일 수도 있다. 여기에 열거되지 않았지만 디바이스 제조의 분야 내에서 흔한 다른 결함들이 존재할 수 있다.
다양한 동작들이, 청구된 주제를 이해하는 데 가장 유익한 방식으로, 다수의 개별 액션들 또는 동작들로서 차례로 설명될 수 있다. 그러나, 설명의 순서는 이들 동작이 반드시 순서 의존적인 것을 암시하는 것으로 해석되어서는 안 된다. 특히, 이들 동작은 제시 순서대로 수행되지 않을 수 있다. 설명된 동작들은 설명된 실시예와 상이한 순서로 수행될 수 있다. 다양한 추가의 동작들이 수행될 수 있고/있거나 설명된 동작들이 추가의 실시예들에서 생략될 수 있다.
본 개시내용의 목적을 위해, 문구 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)을 의미한다. 본 개시내용의 목적을 위해, 문구 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다. 용어 "사이"는 측정 범위들과 관련하여 사용될 때, 측정 범위들의 끝들을 포함한다.
설명은 "실시예에서" 또는 "실시예들에서"라는 문구들을 사용할 수 있고, 이들은 각각 동일한 또는 상이한 실시예들 중 하나 이상을 언급할 수 있다. 본 개시내용의 실시예들에 관해 사용되는, "포함하는(comprising)", "포함하는(including)", "갖는(having)" 등의 용어들은 동의어들이다. 본 개시내용은 "위", "아래", "최상부(top)", "최하부(bottom)", 및 "측면(side)"과 같은 관점 기반 기술들을 사용할 수 있다; 그러한 기술들은 논의를 용이하게 하기 위해 사용되는 것으로, 개시된 실시예들의 응용을 제한하려고 의도된 것은 아니다. 첨부 도면들은 반드시 축척대로 그려져 있는 것은 아니다. 달리 특정되지 않는 한, 공통 대상을 기술하기 위한 서수 형용사 "제1", "제2", 및 "제3" 등의 사용은 유사한 대상들의 상이한 사례들이 언급되고 있다는 것을 지시하는 것에 불과하고, 그렇게 기술된 대상들이 시간적으로, 공간적으로, 순위적으로, 또는 임의의 다른 방식으로, 주어진 순서로 있어야만 하는 것을 암시하려고 의도된 것은 아니다.
다음의 상세한 설명에서, 예시적인 구현들의 다양한 양태들은 본 기술분야의 통상의 기술자들이 그들의 연구의 실체를 본 기술분야의 다른 기술자들에게 전달하기 위해 통상적으로 이용되는 용어들을 사용하여 설명될 것이다. 예를 들어, 본 명세서에서 사용되는, "하이-k 유전체"는 실리콘 산화물보다 높은 유전율을 갖는 재료를 지칭하는 반면 "로우-k 유전체"는 실리콘 산화물보다 낮은 유전율을 갖는 재료를 지칭한다. 용어 "실질적으로(substantially)", "근접한(close)", "대략(approximately)", "거의(near)", 및 "약(about)"은 일반적으로 본 명세서에 설명된 또는 본 기술분야에 알려진 특정 값의 컨텍스트에 기초하여 목표 값의 +/-20% 내에 있는 것을 언급한다.
더미 TSV들에 기초한 디커플링 커패시터들을 갖는 IC 구조들의 제조
도 1은 일부 실시예들에 따른, 더미 TSV들에 기초한 디커플링 커패시터들을 제조하기 위한 예시적인 방법(100)의 흐름도이다. 도 2a 내지 도 2j는 일부 실시예들에 따른, 제조 방법(100)에 따른 예시적인 IC 구조(200)(예를 들어, 도 2a에 도시된 200A, 도 2b에 도시된 200B, 그리고 도 2j에 도시된 200J까지 등등의 IC 구조)의 제조에서의 다양한 스테이지들에 대한 측단면도들을 예시한다. 특히, 도 2a 내지 도 2j 각각은 도 2a에 도시된 기준 좌표계 x-y-z의 x-z 평면을 따라 취해진 단면을 갖는 IC 구조(200)의 측단면도를 도시한다.
참조 번호들을 이용하여 도 2a 내지 도 2j의 설명에서 참조된 다수의 요소들은 상이한 패턴들을 이용하여 이들 도면에서 예시되고, 참조 번호들과 패턴들 간의 대응관계를 보여주는 범례가 도 2a 내지 도 2j를 포함하는 각각의 도면 페이지의 최하부에 제공된다. 예를 들어, 범례는, 도 2a 내지 도 2j가 지지 구조(202), 유전체 재료(206), 전기 도전성 재료(210) 등을 도시하기 위해 상이한 패턴들을 사용하는 것을 예시한다. 더욱이, 도 2a 내지 도 2j의 일부에는 특정 수의 주어진 요소가 예시될 수 있지만(예를 들어, 2개의 TSV 및 사이에 5개의 더미 TSV), 이는 단지 예시의 편의를 위한 것이며, 본 개시내용의 다양한 실시예들에 따른 IC 구조에 해당 수보다 많은, 또는 적은 것이 포함될 수 있다. 또한 추가로, 도 2a 내지 도 2j에 도시된 다양한 IC 구조 뷰들은 그 안의 다양한 요소들의 상대적 배열들을 보여주기 위해 의도된 것이고, 그 다양한 IC 구조들 또는 그의 부분들은 예시되지 않은 다른 요소들 또는 컴포넌트들(예를 들어, 트랜지스터 부분들, TSV들 중 임의의 것과 전기적으로 접촉할 수 있는 다양한 컴포넌트들 등)을 포함할 수 있다.
도 1로 돌아가서, 방법(100)은 지지 구조 내에 하나 이상의 TSV 및 하나 이상의 더미 TSV를 위한 개구들을 제공하는 것을 포함하는 프로세스(102)로 시작될 수 있다. 도 2a에 묘사된 IC 구조(200A)는 프로세스(102)의 예시적인 결과를 예시한다. 도 2a에 도시된 바와 같이, IC 구조(200A)는 지지 구조(202) 및 그 위에 제공된 포토레지스트(204)를 포함할 수 있다.
일반적으로, 본 개시내용의 구현들은, 예를 들어, N-타입 또는 P-타입 재료 시스템들을 포함하는 반도체 재료 시스템들로 구성되는 반도체 기판과 같은 기판 상에서 형성되거나 수행될 수 있다. 일 구현에서, 반도체 기판은 벌크 실리콘 또는 실리콘-온-인슐레이터(silicon-on-insulator) 서브구조를 사용하여 형성된 결정 기판일 수 있다. 다른 구현들에서, 반도체 기판은, 이에 제한되는 것은 아니지만, 게르마늄, 인듐 안티몬화물, 납 텔루르화물, 인듐 비화물, 인듐 인화물, 갈륨 비화물, 인듐 갈륨 비화물, 갈륨 안티몬화물, 또는 III-V 족, II-VI 족, 또는 IV 족 재료들의 다른 조합들을 포함하는, 실리콘과 조합될 수 있거나 그렇지 않을 수 있는, 대안의 재료들을 사용하여 형성될 수 있다. 그로부터 기판이 형성될 수 있는 재료들의 몇 가지 예들이 여기에 기술되어 있지만, IC가 구축될 수 있는 토대의 역할을 할 수 있는 임의의 재료가 본 개시내용의 사상 및 범위 내에 있다. 다양한 실시예들에서, 지지 구조(202)는 임의의 그러한 기판을 포함할 수 있고, 어쩌면 그 위에 이미 본 도면들에 구체적으로 도시되지 않은 일부 층들 및/또는 디바이스들이 형성되어 있고, 더미 TSV들에 기초한 디커플링 커패시터들을 형성하기에 적합한 표면을 제공한다.
도 2a에 도시된 바와 같이, 포토레지스트(204)는 개구들을 갖도록 패터닝되었고, 이 개구들을 통해 하나 이상의 에칭액이 제공되어 지지 구조(202)의 재료를 에칭하여 TSV들을 위한 개구들(222-1 및 222-2)을 형성하고 더미 TSV들을 위한 개구들(224-1 내지 224-5)을 형성할 수 있다. 프로세스(102)에서 임의의 적합한 이방성 에칭 프로세스, 예를 들어, 건식 에칭이 사용되어 포토레지스트(204)에 정의된 개구들을 통해 지지 구조(202)를 에칭할 수 있다. 일부 실시예들에서, 프로세스(102)에서의 지지 구조(202)의 에칭 동안, IC 구조는 상승된 온도들로, 예를 들어, 섭씨 약 실온 내지 섭씨 200도 - 그 안의 모든 값들 및 범위들을 포함함 - 의 온도들로 가열되어, 에칭의 부산물들이 표면으로부터 제거되기에 충분할 만큼 휘발성이 되는 것을 촉진할 수 있다.
일부 실시예들에서, TSV 개구들(222)의 폭(도 2에 도시된 예시적인 좌표계의 x-축을 따라 측정된 치수)은 약 100 나노미터 내지 20 마이크로미터(TSV 개구 크기들은 수백 nm 내지 수십 um일 수 있음) - 그 안의 모든 값들 및 범위들을 포함함 -, 예를 들어, 약 500 나노미터 내지 10 마이크로미터일 수 있다. 일부 실시예들에서, 더미 TSV 개구들(224)의 폭은 약 250 내지 5000 나노미터(TSV보다 작은 선택, 이 경우에 마이크로-로딩 효과(micro-loading effect)를 사용하고 추가의 프로세스 단계들을 최소화하기 위해 충전 유전체 재료 두께(filling dielectric material thickness)의 2배일 것이다) - 그 안의 모든 값들 및 범위들을 포함함 -, 예를 들어, 약 100 내지 2500 나노미터일 수 있다. 일부 실시예들에서, TSV 개구들(222)의 폭은 더미 TSV 개구들(224)의 폭보다 약 1.5 내지 10배 - 그 안의 모든 값들 및 범위들을 포함함 -, 예를 들어, 약 2 내지 5배 더 클 수 있다. TSV 개구들(222)의 폭이 더미 TSV 개구들(224)의 폭보다 크기 때문에, TSV 개구들(222)은 더미 TSV 개구들(224)보다 지지 구조(202) 내로 더 멀리/더 깊게 에칭될 수 있다. 일부 실시예들에서, TSV 개구들(222)의 깊이(도 2에 도시된 예시적인 좌표계의 z-축을 따라 측정된 치수)는 더미 TSV 개구들(224)의 깊이보다 약 1.1 내지 4배 - 그 안의 모든 값들 및 범위들을 포함함 - 더 클 수, 예를 들어, 약 1.5 내지 2배 더 클 수 있다. 일부 실시예들에서, TSV 개구들(222)의 깊이는 약 500 나노미터 내지 50 마이크로미터(그것은 수백 nm 내지 수십 um일 수 있고, 보통의 TSV에 대해 그것은 수 내지 수십 um일 것이고, 예로서 2 및 50 마이크로미터를 사용할 것이다) - 그 안의 모든 값들 및 범위들을 포함함 -, 예를 들어, 약 1 마이크로미터 내지 30 마이크로미터일 수 있다. 일부 실시예들에서, 더미 TSV 개구들(224)의 깊이는 약 250 나노미터 내지 25 마이크로미터 - 그 안의 모든 값들 및 범위들을 포함함 -, 예를 들어, 약 500 나노미터 내지 15 마이크로미터일 수 있다.
프로세스(102)는 포토레지스트(204)를 제거하는 것으로 종료될 수 있다(도 2a 내지 도 2j에 구체적으로 도시되지 않음).
그 후 방법(100)은 프로세스(102)에서 형성된 개구들 내로 유전체 재료의 층을 퇴적시키는 것을 포함하는 프로세스(104)로 진행될 수 있다. 이것의 결과는 도 2b에 묘사된 IC 구조(200B)로 예시되어 있는데, 프로세스(102)에서 형성된 개구들(222 및 224) 내로 퇴적된 유전체 재료(206)의 층을 보여준다. 프로세스(104)의 일부 실시예들에서, 예를 들어, 원자 층 증착(ALD), 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 또는/및 예를 들어, 스퍼터와 같은 물리 기상 증착(PVD) 프로세스들과 같은, 선택된 표면들 상에 도전성 재료들을 등각으로(conformally) 퇴적시키기 위한 임의의 적합한 기법들을 사용하여 프로세스(104)에서의 TSV 개구들(222)의 측벽들 및 바닥 상에 유전체 재료(206)의 라이너가 퇴적될 수 있다. 미래의 더미 TSV들을 위한 개구들(224)의 폭이 TSV들을 위한 개구들(222)의 폭보다 작기 때문에, 더미 TSV 개구들(224)은 TSV 개구들(222)에 대한 경우에서와 같이 라이닝되기만 하는 대신에, 유전체 재료(206)로 실질적으로 채워질 수 있다. 다양한 실시예들에서, 유전체 재료(206)는 나중에 TSV 개구들(222)을 채울 전기 도전성 재료에 대한 절연 장벽의 역할을 하기 위한 임의의 적합한 재료를 포함할 수 있다. 그러한 재료들의 예들은, 이에 제한되는 것은 아니지만, 실리콘 이산화물 및 실리콘 질화물을 포함한다. 일부 실시예들에서, TSV 개구들(222)의 측벽들 및 바닥들 상의 유전체 재료(206)의 두께는 약 100 내지 7000 나노미터 - 그 안의 모든 값들 및 범위들을 포함함 -, 예를 들어, 약 200 내지 5000 나노미터일 수 있다.
그 후 방법(100)은 유전체 재료(206)로 라이닝된 TSV 개구들(222)을 전기 도전성 재료로 채우는 것을 포함하는 프로세스(106)로 계속될 수 있다. 이것의 결과는 도 2c에 묘사된 IC 구조(200C)로 예시되어 있는데, IC 구조(200B)의 TSV 개구들(222) 내부뿐만 아니라 IC 구조(200B)의 상부 표면 위에도 전기 도전성 재료(208)가 제공되고, 그 결과 IC 구조(200C)를 생성하는 것을 보여준다. 전기 도전성 재료(208)는, 이에 제한되는 것은 아니지만, ALD, CVD, 플라즈마 강화 CVD(PECVD), PVD, 또는 전기 도금과 같은 퇴적 기법을 사용하여 프로세스(106)에서 퇴적될 수 있다. 일반적으로, 본 명세서에 설명된 다양한 전기 도전성 재료들, 예를 들어, 프로세스(106)에서 퇴적된 전기 도전성 재료(208)는 임의의 적합한 전기 도전성 재료들(전도체들) 중 하나 이상을 포함할 수 있다. 그러한 재료들은 임의의 적합한 전기 도전성 재료, 합금, 또는 다수의 전기 도전성 재료들의 스택을 포함할 수 있다. 일부 실시예들에서, 본 명세서에 설명된 다양한 전기 도전성 재료들은 구리, 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈룸, 및 알루미늄과 같은 금속들을 갖는 하나 이상의 금속 또는 금속 합금을 포함할 수 있다. 일부 실시예들에서, 본 명세서에 설명된 다양한 전기 도전성 재료들은 하나 이상의 금속의 하나 이상의 전기 도전성 합금, 산화물(예를 들어, 도전성 금속 산화물), 탄화물(예를 들어, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈룸 탄화물, 및 알루미늄 탄화물, 텅스텐, 텅스텐 탄화물), 또는 질화물(예를 들어, 하프늄 질화물, 지르코늄 질화물, 티타늄 질화물, 탄탈룸 질화물, 및 알루미늄 질화물)을 포함할 수 있다.
다음으로, 방법(100)은 IC 구조의 상부 표면 위의 그리고 더미 TSV 개구들(224) 위의 유전체 재료(206)를 노출시키기 위해 전기 도전성 재료(208)의 과잉 부분을 제거하는 것을 포함하는 프로세스(108)를 포함할 수 있다. 이것의 결과는 도 2d에 묘사된 IC 구조(200D)로 예시된다. 과잉 재료를 제거하는 프로세스는 전형적으로 "평탄화"라고 지칭된다. 다양한 실시예들에서, 프로세스(108)의 평탄화는 습식 또는 건식 평탄화 프로세스들을 사용하여 수행될 수 있다. 일 실시예에서, 프로세스(108)의 평탄화는 화학적 기계적 평탄화(CMP)를 사용하여 수행될 수 있는데, 이는 폴리싱 표면, 연마재 및 슬러리를 이용하여 전기 도전성 재료(208)의 오버버든(overburden)을 제거하고 IC 구조(200C)의 표면을 평탄화하여 TSV 개구들(222) 내의 전기 도전성 재료(208)의 상부 표면 및 유전체 재료(206)를 노출시키는 프로세스로서 이해될 수 있다.
그 후 방법(100)은 유전체 재료(206)로 채워진 더미 TSV 개구들(224)에 디커플링 커패시터들을 위한 개구들을 제공하는 것을 포함하는 프로세스(110)로 진행될 수 있다. 도 2e에 묘사된 IC 구조(200E)가 프로세스(110)의 예시적인 결과를 예시하는데, 이전의 더미 TSV 개구들(224) 대신에 개구들(234-1 내지 234-5)이 형성될 수 있는 것을 보여준다. 프로세스(110)에서 임의의 적합한 이방성 에칭 프로세스, 예를 들어, 건식 에칭이, 어쩌면 패터닝(예를 들어, 포토리소그래피 패터닝, e-빔 리소그래피 등)과 조합하여 사용되어 더미 TSV 개구들(224)로부터 유전체 재료(206)의 일부 또는 전부를 제거할 수 있다. 일부 실시예들에서, 프로세스(110)에서의 더미 TSV 개구들(224)로부터의 유전체 재료(206)의 에칭 동안, IC 구조는 상승된 온도들로, 예를 들어, 섭씨 약 실온 내지 섭씨 200도 - 그 안의 모든 값들 및 범위들을 포함함 - 의 온도들로 가열되어, 에칭의 부산물들이 표면으로부터 제거되기에 충분할 만큼 휘발성이 되는 것을 촉진할 수 있다.
다양한 실시예들에서, 개구들(234)의 폭은 더미 TSV 개구들(224)의 폭보다 약간 작거나(도 2e 및 후속하는 도 2f 내지 도 2i의 예에 도시된 바와 같이, 더미 TSV 개구들(224)의 측벽들 및 바닥들 상에 유전체 재료(206)의 일부가 남아 있는 경우) 동일할 수 있다(더미 TSV 개구들(224)로부터 모든 유전체 재료(206)가 제거되는 경우, 본 도면들에 구체적으로 도시되지 않음). 도 2e의 예에 도시된 바와 같이, 일부 실시예들에서, 더미 TSV 개구들(234) 내에는 그들의 중심으로부터 유전체 재료(206)의 일부가 제거된 후에 유전체 재료(206)의 라이너가 남을 수 있다. 그러한 라이너의 두께는 TSV 개구들(222) 내의 유전체 재료(206)의 라이너와 관련하여 위에 설명된 바와 같을 수 있다. 다른 실시예들에서, 개구들(234)은 개구들(224)과 실질적으로 동일할 수 있다(즉, 유전체 재료(206)의 라이너가 없음).
그 후 방법(100)은 더미 TSV 개구들(234)의 측벽들 및 바닥들을 라이닝하는 라이너로서 제1 커패시터 전극 재료를 퇴적시키는 것을 포함하는 프로세스(112)로 계속될 수 있다. 이것의 결과는 도 2f에 묘사된 IC 구조(200F)로 예시되어 있는데, 더미 TSV 개구들(234)의 내부 표면들을 라이닝하고 IC 구조(200F)의 상부 표면 위로 조금 연장되는 제1 커패시터 전극 재료(210)를 보여준다. 다양한 실시예들에서, 제1 커패시터 전극 재료(210)는 위에 설명된 전기 도전성 재료들 중 임의의 것을 포함할 수 있고, 위에 설명된 임의의 등각 퇴적 프로세스들을, 어쩌면 리소그래피 패터닝과 조합하여 사용하여 프로세스(112)에서 퇴적될 수 있다. 일부 실시예들에서, 더미 TSV 개구들(234)의 측벽들 및 바닥들 상의 제1 커패시터 전극 재료(210)의 두께는 약 10 내지 70 나노미터 - 그 안의 모든 값들 및 범위들을 포함함 -, 예를 들어, 약 20 내지 50 나노미터일 수 있다.
그 후 방법(100)은 제1 커패시터 전극 재료(210)로 라이닝된 더미 TSV 개구들(234)의 측벽들 및 바닥들을 라이닝하는 라이너로서 커패시터 절연체 재료를 퇴적시키는 것을 포함하는 프로세스(114)로 계속될 수 있다. 이것의 결과는 도 2g에 묘사된 IC 구조(200G)로 예시되어 있는데, 제1 커패시터 전극 재료(210)로 라이닝된 더미 TSV 개구들(234)의 내부 표면들을 라이닝하는 커패시터 절연체 재료(212)를 보여준다. 도 2g는 또한 커패시터 절연체 재료(212)가 IC 구조(200F) 위에 균일하게 퇴적될 수 있고, 그 결과 커패시터 절연체 재료(212)의 층이 IC 구조(200F)의 상부 표면들 위에도 제공되는 것을 예시한다.
일부 실시예들에서, 커패시터 절연체 재료(212)는, 이에 제한되는 것은 아니지만, 스핀-코팅, 딥-코팅, ALD, PVD, 또는 CVD와 같은 임의의 적합한 퇴적 기법을 사용하여 프로세스(114)에서 퇴적될 수 있다. 다양한 실시예들에서, 커패시터 절연체 재료(212)는 층간 유전체(ILD)로서 전형적으로 사용되는 하나 이상의 재료를 포함할 수 있다. 예를 들어, 커패시터 절연체 재료(212)의 층은, 로우-k 유전체 재료들과 같은, IC들에서의 그들의 적용 가능성에 대해 알려진 유전체 재료들을 사용하여 형성될 수 있다. 커패시터 절연체 재료(212)로서 사용될 수 있는 유전체 재료들의 예들은, 이에 제한되는 것은 아니지만, 실리콘 이산화물(SiO2), 탄소-도핑된 산화물(CDO), 실리콘 질화물, 플루오로실리케이트 유리(fluorosilicate glass)(FSG), 실리콘 질화물, 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane), 또는 유기실리케이트 유리(organosilicate glass)와 같은 유기실리케이트들을 포함할 수 있다. 일부 실시예들에서, 커패시터 절연체 재료(212)는 폴리이미드, 폴리노르보넨(polynorbornenes), 벤조시클로부텐(benzocyclobutene), 퍼플루오로시클로부탄(perfluorocyclobutane), 또는 폴리테트라플루오로에틸렌(polytetrafluoroethylene)(PTFE)과 같은 유기 폴리머들을 포함할 수 있다. 커패시터 절연체 재료(212)로서 사용될 수 있는 로우-k 유전체 재료들의 또 다른 예들은 수소 실세스퀴옥산(hydrogen silsesquioxane(HSQ) 및 메틸실세스퀴옥산(methylsilsesquioxane)(MSQ)과 같은 실리콘 기반 폴리머 유전체들을 포함한다. 일부 실시예들에서, 프로세스(114)에서 퇴적된 커패시터 절연체 재료(212)의 두께는 약 1 내지 7 나노미터 - 그 안의 모든 값들 및 범위들을 포함함 -, 예를 들어, 약 2 내지 5 나노미터일 수 있다.
그 후 방법(100)은 더미 TSV 개구들(234)이 제1 커패시터 전극 재료(210) 및 커패시터 절연체 재료(212)로 라이닝된 후에 그것들의 나머지 부분 내에 제2 커패시터 전극 재료를 퇴적시키는 것을 포함하는 프로세스(116)로 계속될 수 있다. 이것의 결과는 도 2h에 묘사된 IC 구조(200H)로 예시되어 있는데, 더미 TSV 개구들(234)의 나머지 부분을 채우는 제2 커패시터 전극 재료(214)를 보여준다. 다양한 실시예들에서, 제2 커패시터 전극 재료(214)는 위에 설명된 전기 도전성 재료들 중 임의의 것을 포함할 수 있고, ALD, CVD, 플라즈마 강화 CVD(PECVD), PVD, 또는 전기 도금과 같은 임의의 적합한 퇴적 프로세스들을 사용하여 프로세스(116)에서 퇴적될 수 있다. 일부 실시예들에서, 제1 커패시터 전극 재료(210) 및 제2 커패시터 전극 재료(214)는 실질적으로 동일한 재료 조성을 가질 수 있다. 다른 실시예들에서, 제1 커패시터 전극 재료(210) 및 제2 커패시터 전극 재료(214)의 재료 조성들은 상이할 수 있다. 일부 실시예들에서, 프로세스(116)는 커패시터 절연체 재료(210) 및 제2 커패시터 전극 재료(214)의 하나 이상의 부분을 제거하여 제1 커패시터 전극 재료(210)의 하나 이상의 부분(도 2h에서 부분들(240)로서 도시된)을 노출시키는 것을 추가로 포함할 수 있으며, 따라서 후속 프로세스에서 해당 부분들로의 전기적 콘택들이 만들어질 수 있다.
더미 TSV 개구들(234) 내의 제1 커패시터 전극 재료(210) 및 제2 커패시터 전극 재료(214)와 이들 사이의 커패시터 절연체 재료(212)가 디커플링 커패시터들(244)을 형성한다. 따라서, 도 2h는 5개의 그러한 디커플링 커패시터들(244-1 내지 244-5)을 예시한다. 그러한 디커플링 커패시터들에서, 제1 커패시터 전극은 제1 커패시터 전극 재료(210)에 의해 형성되고, 제2 커패시터 전극은 제2 커패시터 전극 재료(214)에 의해 형성되고, 커패시터 절연체/유전체는 커패시터 절연체 재료(212)에 의해 형성된다.
옵션으로, 방법(100)은 디커플링 커패시터들(244)의 제1 및 제2 커패시터 전극들로의 전기적 연결들(인터커넥트들)을 제공하는 것을 포함하는 프로세스(118)를 또한 포함할 수 있다. 이것의 결과는 도 2i에 묘사된 IC 구조(200I)로 예시되어 있는데, TSV 개구들(222) 내의 전기 도전성 재료(208)로의 전기적 연결성을 제공하기 위한 인터커넥트들(252), 디커플링 커패시터들(244)의 제1 커패시터 전극으로의 전기적 연결성을 제공하기 위한 인터커넥트들(254)을 보여주고, 디커플링 커패시터들(244)의 제2 커패시터 전극으로의 전기적 연결성을 제공하기 위한 인터커넥트들(256)을 추가로 보여준다. 인터커넥트들(252, 254 및 256)은 위에 설명된 전기 도전성 재료들 중 임의의 것을 포함할 수 있는 전기 도전성 재료(218)로 형성될 수 있고, 위에 설명된 유전체/ILD 재료들 중 임의의 것을 포함할 수 있는 유전체 재료(216)의 층 내에 제공될 수 있다. 다른 실시예들에서, 인터커넥트들(252, 254 및 256) 중 임의의 것의 수 및 위치들은 도 2i에 도시된 것과 상이할 수 있다.
방법(100)은 지지 구조(202)의 전면과 후면 사이에 연장하는 TSV들을 실현하기 위해 지지 구조(202)의 후면을 씨닝(thinning)하는 것을 포함하는 프로세스(120)로 종료될 수 있다. 이것의 결과는 도 2j에 묘사된 IC 구조(200J)로 예시되어 있는데, 전기 도전성 재료(208)가 노출되어(즉, 후면(262-1)의 표면에 있어) 그것으로의 전기적 연결이 만들어지고, 따라서 TSV들(242)을 실현할 수 있을 때까지 후면(262-1)이 씨닝될 수 있는 것을 보여준다.
예시적인 디바이스들
본 명세서에 개시된 더미 TSV들에 기초한 디커플링 커패시터들을 갖는 IC 구조들은 임의의 적합한 전자 디바이스에 포함될 수 있다. 도 3 내지 도 6은 본 명세서에 개시된 IC 구조들 중 하나 이상의 IC 구조를 포함할 수 있는 장치들의 다양한 예들을 예시한다.
도 3a 및 도 3b는 본 명세서에 개시된 실시예들 중 임의의 실시예에 따른 더미 TSV들에 기초한 하나 이상의 디커플링 커패시터를 갖는 하나 이상의 IC 구조를 포함하는 웨이퍼 및 다이들의 평면도들이다. 웨이퍼(1100)는 반도체 재료로 구성될 수 있고, 웨이퍼(1100)의 표면 상에 형성된 IC 구조들을 갖는 하나 이상의 다이(1102)를 포함할 수 있다. 다이들(1102) 각각은 임의의 적합한 IC 구조(예를 들어, 도 2j에 도시된 바와 같은 IC 구조(200J), 또는 IC 구조(200)의 임의의 추가 실시예들)를 포함하는 반도체 제품의 반복 단위일 수 있다. 반도체 제품의 제조가 완료된 후에(예를 들어, 특정 전자 컴포넌트에, 예를 들어, 트랜지스터에 또는 메모리 디바이스에 포함된, 본 명세서에 설명된 바와 같은 더미 TSV들에 기초한 하나 이상의 디커플링 커패시터를 갖는 하나 이상의 IC 구조의 제조 후에), 웨이퍼(1100)는 반도체 제품의 개별 "칩들"을 제공하기 위해 다이들(1102)이 서로 분리되는 싱귤레이션 프로세스를 겪을 수 있다. 특히, 본 명세서에 개시된 바와 같은 더미 TSV들에 기초한 하나 이상의 디커플링 커패시터를 갖는 하나 이상의 IC 구조를 포함하는 디바이스들은 웨이퍼(1100)의 형태(예를 들어, 싱귤레이션되지 않음) 또는 다이(1102)의 형태(예를 들어, 싱귤레이션됨)를 취할 수 있다. 다이(1102)는 하나 이상의 트랜지스터(예를 들어, 아래에 논의되는, 도 4의 트랜지스터들(1240) 중 하나 이상) 및/또는 전기 신호들을 트랜지스터들뿐만 아니라 임의의 다른 IC 컴포넌트들(예를 들어, 본 명세서에서 논의된 바와 같은 더미 TSV들에 기초한 하나 이상의 디커플링 커패시터를 갖는 하나 이상의 IC 구조)로 라우팅하기 위한 지원 회로를 포함할 수 있다. 일부 실시예들에서, 웨이퍼(1100) 또는 다이(1102)는 메모리 디바이스(예를 들어, SRAM(static random access memory) 디바이스), 로직 디바이스(예를 들어, AND, OR, NAND, 또는 NOR 게이트), 또는 임의의 다른 적합한 회로 소자를 포함할 수 있다. 이들 디바이스 중 다수의 디바이스들이 단일 다이(1102) 상에 조합될 수 있다. 예를 들어, 다수의 메모리 디바이스들에 의해 형성된 메모리 어레이가 메모리 디바이스들에 정보를 저장하거나 메모리 어레이에 저장된 명령어들을 실행하도록 구성되는 프로세싱 디바이스(예를 들어, 도 6의 프로세싱 디바이스(1402)) 또는 다른 로직과 동일한 다이(1102) 상에 형성될 수 있다.
도 4는 본 명세서에 개시된 실시예들 중 임의의 실시예에 따른 더미 TSV들에 기초한 하나 이상의 디커플링 커패시터를 갖는 하나 이상의 IC 구조를 포함할 수 있는 IC 디바이스(1200)의 측단면도이다. IC 디바이스(1200)는 기판(1202)(예를 들어, 도 3a의 웨이퍼(1100)) 상에 형성될 수 있고 다이(예를 들어, 도 3b의 다이(1102))에 포함될 수 있다. 기판(1202)은 본 명세서에 설명된 임의의 기판일 수 있다. 기판(1202)은 싱귤레이션된 다이(예를 들어, 도 3b의 다이들(1102)) 또는 웨이퍼(예를 들어, 도 3a의 웨이퍼(1100))의 일부일 수 있다.
IC 디바이스(1200)는 기판(1202) 상에 배치된 하나 이상의 디바이스 층(1204)을 포함할 수 있다. 디바이스 층(1204)은 기판(1202) 상에 형성된 하나 이상의 트랜지스터(1240)(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들)의 피처들을 포함할 수 있다. 디바이스 층(1204)은, 예를 들어, 하나 이상의 소스 및/또는 드레인(S/D) 영역들(1220), S/D 영역들(1220) 사이의 트랜지스터들(1240)에서의 전류 흐름을 제어하는 게이트(1222), 및 S/D 영역들(1220)로/로부터 전기 신호들을 라우팅하는 하나 이상의 S/D 콘택들(1224)을 포함할 수 있다. 트랜지스터들(1240)은 디바이스 격리 영역들, 게이트 콘택들 등과 같은, 명확성을 위해 묘사되지 않은 추가의 피처들을 포함할 수 있다. 트랜지스터들(1240)은 도 4에 묘사된 타입 및 구성으로 제한되지 않고, 예를 들어, 평면 트랜지스터들, 비평면 트랜지스터들, 또는 둘 다의 조합과 같은 매우 다양한 다른 타입들 및 구성들을 포함할 수 있다. 비평면 트랜지스터들은 더블-게이트 트랜지스터들 또는 트라이-게이트 트랜지스터들과 같은 FinFET 트랜지스터들, 및 나노리본 및 나노와이어 트랜지스터들과 같은 랩-어라운드 또는 올-어라운드 게이트 트랜지스터들을 포함할 수 있다.
각각의 트랜지스터(1240)는 적어도 2개의 층, 즉 게이트 전극 층 및 게이트 유전체 층으로 형성된 게이트(1222)를 포함할 수 있다.
게이트 전극 층은 게이트 인터커넥트 지지 층 상에 형성될 수 있고, 트랜지스터가 PMOS 트랜지스터이어야 하는지 NMOS 트랜지스터이어야 하는지에 따라, 각각, 적어도 하나의 P-타입 일함수 금속 또는 N-타입 일함수 금속으로 구성될 수 있다. 일부 구현들에서, 게이트 전극 층은 둘 이상의 금속 층의 스택으로 구성될 수 있고, 여기서 하나 이상의 금속 층은 일함수 금속 층들이고 적어도 하나의 금속 층은 충전 금속(fill metal) 층이다. 장벽 층 또는/및 접착 층과 같은, 추가의 금속 층들이 다른 목적들을 위해 포함될 수 있다.
PMOS 트랜지스터에 대해, 게이트 전극으로 사용될 수 있는 금속들은, 이에 제한되는 것은 아니지만, 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 도전성 금속 산화물들, 예를 들어, 루테늄 산화물을 포함한다. P-타입 금속 층은 약 4.9 eV(electron Volts) 내지 약 5.2 eV인 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터에 대해, 게이트 전극으로 사용될 수 있는 금속들은, 이에 제한되는 것은 아니지만, 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 이들 금속의 합금들, 및 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈룸 탄화물, 알루미늄 탄화물, 텅스텐, 텅스텐 탄화물과 같은 이들 금속의 탄화물들을 포함한다. N-타입 금속 층은 약 3.9 eV 내지 약 4.2 eV인 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다.
일부 실시예들에서, 소스-채널-드레인 방향을 따른 트랜지스터(1240)의 단면으로서 볼 때, 게이트 전극은 기판의 표면에 실질적으로 평행한 최하부 부분 및 기판의 최상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 U-형상 구조로서 형성될 수 있다. 다른 실시예들에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 단순히 기판의 최상부 표면에 실질적으로 평행한 평면 층일 수 있고 기판의 최상부 표면에 실질적으로 수직인 측벽 부분들은 포함하지 않는다. 다른 실시예들에서, 게이트 전극은 U-형상의 구조들과 평면의 U-형상이 아닌 구조들의 조합으로서 구현될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면의 U-형상이 아닌 층 위에 형성된 하나 이상의 U-형상 금속 층으로 구현될 수 있다. 일부 실시예들에서, 게이트 전극은 V-형상 구조로 구성될 수 있다(예를 들어, FinFET 트랜지스터의 핀이 "평평한" 상부 표면을 갖지 않고, 대신에 둥근 피크(rounded peak)를 가질 때).
일반적으로, 트랜지스터(1240)의 게이트 유전체 층은 하나의 층 또는 층들의 스택을 포함할 수 있고, 하나 이상의 층은 실리콘 산화물, 실리콘 이산화물, 및/또는 하이-k 유전체 재료를 포함할 수 있다. 트랜지스터(1240)의 게이트 유전체 층에 포함된 하이-k 유전체 재료는 하프늄, 실리콘, 산소, 티타늄, 탄탈룸, 란타늄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀, 및 아연과 같은 원소들을 포함할 수 있다. 게이트 유전체 층에서 사용될 수 있는 하이-k 재료들의 예들은, 이에 제한되는 것은 아니지만, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈룸 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈룸 산화물, 및 납 아연 니오베이트를 포함한다. 일부 실시예들에서, 하이-k 재료가 사용될 때 그 품질을 개선하기 위해 게이트 유전체 층에 대해 어닐링 프로세스가 수행될 수 있다.
도 4에 구체적으로 도시되지는 않았지만, IC 디바이스(1200)는 IC 디바이스(1200) 내의 임의의 적합한 위치에 더미 TSV들에 기초한 하나 이상의 디커플링 커패시터를 포함할 수 있다.
S/D 영역들(1220)은, 본 기술분야에 알려진 임의의 적합한 프로세스들을 사용하여, 각각의 트랜지스터(1240)의 게이트(1222)에 인접하여 기판(1202) 내에 형성될 수 있다. 예를 들어, S/D 영역들(1220)은 주입/확산 프로세스 또는 퇴적 프로세스를 사용하여 형성될 수 있다. 전자의 프로세스에서는, 붕소, 알루미늄, 안티몬, 인, 또는 비소와 같은 도펀트들이 기판(1202) 내로 이온 주입되어 S/D 영역들(1220)을 형성할 수 있다. 도펀트들을 활성화시키고 그것들이 기판(1202) 내로 더 멀리 확산되게 하는 어닐링 프로세스가 이온 주입 프로세스를 뒤따를 수 있다. 후자의 프로세스에서는, 에피택셜 퇴적 프로세스가 S/D 영역들(1220)을 제조하기 위해 사용되는 재료를 제공할 수 있다. 일부 구현들에서, S/D 영역들(1220)은 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금을 사용하여 제조될 수 있다. 일부 실시예들에서, 에피택셜 퇴적된 실리콘 합금은 붕소, 비소, 또는 인과 같은 도펀트들로 인 시츄(in situ) 도핑될 수 있다. 일부 실시예들에서, S/D 영역들(1220)은 게르마늄 또는 III-V 족 재료 또는 합금과 같은 하나 이상의 대체 반도체 재료를 사용하여 형성될 수 있다. 추가 실시예들에서, 금속 및/또는 금속 합금들의 하나 이상의 층이 S/D 영역들(1220)을 형성하기 위해 사용될 수 있다. 일부 실시예들에서, S/D 영역들(1220)에 대한 재료가 퇴적되는 기판(1202)에 리세스들을 생성하기 위해 에피택셜 퇴적 전에 에칭 프로세스가 수행될 수 있다.
전력 및/또는 입력/출력(I/O) 신호들과 같은 전기 신호들이 디바이스 층(1204) 상에 배치된 하나 이상의 인터커넥트 층(인터커넥트 층들(1206-1210)로서 도 4에 예시됨)을 통해 디바이스 층(1204)의 트랜지스터들(1240)로 및/또는 그로부터 라우팅될 수 있다. 예를 들어, 디바이스 층(1204)의 전기 도전성 피처들(예를 들어, 게이트(1222) 및 S/D 콘택들(1224))이 인터커넥트 층들(1206-1210)의 인터커넥트 구조들(1228)과 전기적으로 결합될 수 있다. 하나 이상의 인터커넥트 층(1206-1410)은 IC 디바이스(1200)의 ILD 스택(1219)을 형성할 수 있다.
인터커넥트 구조들(1228)은 매우 다양한 설계들에 따라 전기 신호들을 라우팅하도록 인터커넥트 층들(1206-1210) 내에 배열될 수 있다(특히, 이 배열은 도 4에 묘사된 인터커넥트 구조들(1228)의 특정 구성으로 제한되지 않는다). 도 4에는 특정 수의 인터커넥트 층(1206-1210)이 묘사되어 있지만, 본 개시내용의 실시예들은 묘사된 것보다 더 많거나 더 적은 수의 인터커넥트 층을 갖는 IC 디바이스들을 포함한다.
일부 실시예들에서, 인터커넥트 구조들(1228)은 금속과 같은 전기 도전성 재료로 채워진 트렌치 콘택 구조들(1228a)(때때로 "라인들"이라고 지칭됨) 및/또는 비아 구조들(1228b)(때때로 "홀들"이라고 지칭됨)을 포함할 수 있다. 트렌치 콘택 구조들(1228a)은 디바이스 층(1204)이 형성되는 기판(1202)의 표면과 실질적으로 평행한 평면의 방향으로 전기 신호들을 라우팅하도록 배열될 수 있다. 예를 들어, 트렌치 콘택 구조들(1228a)은 도 4의 관점에서 페이지의 안팎으로의 방향으로 전기 신호들을 라우팅할 수 있다. 비아 구조들(1228b)은 디바이스 층(1204)이 형성되는 기판(1202)의 표면에 대해 실질적으로 수직인 평면의 방향으로 전기 신호들을 라우팅하도록 배열될 수 있다. 일부 실시예들에서, 비아 구조들(1228b)은 상이한 인터커넥트 층들(1206-1210)의 트렌치 콘택 구조들(1228a)을 함께 전기적으로 결합시킬 수 있다.
인터커넥트 층들(1206-1210)은, 도 4에 도시된 바와 같이, 인터커넥트 구조들(1228) 사이에 배치된 유전체 재료(1226)를 포함할 수 있다. 유전체 재료(1226)는 본 명세서에 개시된 IC 구조들의 인터커넥트들 사이에 제공된 유전체 재료의 실시예들 중 임의의 실시예, 예를 들어, 본 명세서에 설명된 유전체 재료(212 또는 216)와 관련하여 본 명세서에 논의된 실시예들 중 임의의 실시예의 형태를 취할 수 있다.
일부 실시예들에서, 인터커넥트 층들(1206-1210) 중 상이한 인터커넥트 층들에서의 인터커넥트 구조들(1228) 사이에 배치된 유전체 재료(1226)는 상이한 조성들을 가질 수 있다. 다른 실시예들에서, 상이한 인터커넥트 층들(1206-1210) 사이에 유전체 재료(1226)의 조성은 동일할 수 있다.
디바이스 층(1204) 바로 위에 제1 인터커넥트 층(1206)(금속 1 또는 "M1"이라고 지칭됨)이 형성될 수 있다. 일부 실시예들에서, 제1 인터커넥트 층(1206)은, 도시된 바와 같이, 트렌치 콘택 구조들(1228a) 및/또는 비아 구조들(1228b)을 포함할 수 있다. 제1 인터커넥트 층(1206)의 트렌치 콘택 구조들(1228a)은 디바이스 층(1204)의 콘택들(예를 들어, S/D 콘택들(1224))과 결합될 수 있다.
제1 인터커넥트 층(1206) 바로 위에 제2 인터커넥트 층(1208)(금속 2 또는 "M2"라고 지칭됨)이 형성될 수 있다. 일부 실시예들에서, 제2 인터커넥트 층(1208)은 제2 인터커넥트 층(1208)의 트렌치 콘택 구조들(1228a)을 제1 인터커넥트 층(1206)의 트렌치 콘택 구조들(1228a)과 결합시키기 위한 비아 구조들(1228b)을 포함할 수 있다. 명확성을 위해 트렌치 콘택 구조들(1228a) 및 비아 구조들(1228b)은 각각의 인터커넥트 층 내의(예를 들어, 제2 인터커넥트 층(1208) 내의) 라인으로 구조적으로 묘사되어 있지만, 일부 실시예들에서 트렌치 콘택 구조들(1228a) 및 비아 구조들(1228b)은 구조적으로 및/또는 물질적으로 연속적일 수 있다(예를 들어, 듀얼-다마신 프로세스 동안 동시에 채워짐).
제2 인터커넥트 층(1208) 또는 제1 인터커넥트 층(1206)과 관련하여 기술된 유사한 기법들 및 구성들에 따라 제2 인터커넥트 층(1208) 상에 제3 인터커넥트 층(1210)(금속 3 또는 "M3"이라고 지칭됨)(그리고, 원하는 경우, 추가의 인터커넥트 층들)이 연속하여 형성될 수 있다.
IC 디바이스(1200)는 인터커넥트 층들(1206-1210) 상에 형성된 솔더 레지스트 재료(1234)(예를 들어, 폴리이미드 또는 유사한 재료) 및 하나 이상의 본드 패드(1236)를 포함할 수 있다. 본드 패드들(1236)은 인터커넥트 구조들(1228)과 전기적으로 결합되고 트랜지스터(들)(1240)의 전기 신호들을 다른 외부 디바이스들에 라우팅하도록 구성될 수 있다. 예를 들어, IC 디바이스(1200)를 포함하는 칩을 다른 컴포넌트(예를 들어, 회로 보드)와 기계적으로 및/또는 전기적으로 결합시키기 위해 하나 이상의 본드 패드(1236) 상에 솔더 본드들이 형성될 수 있다. IC 디바이스(1200)는 다른 실시예들에서 묘사된 것과는 다른, 인터커넥트 층들(1206-1210)로부터 전기 신호들을 라우팅하기 위한 대안적인 구성들을 가질 수 있다. 예를 들어, 본드 패드(1236)는 전기 신호들을 외부 컴포넌트들에 라우팅하는 다른 유사한 피처들(예를 들어, 포스트들)로 대체되거나 이들을 추가로 포함할 수 있다.
도 5는 본 명세서에 개시된 실시예들 중 임의의 실시예에 따른 더미 TSV들에 기초한 디커플링 커패시터들을 갖는 하나 이상의 IC 구조를 갖는 또는 그것과 연관되는(예를 들어, 그것에 의하여 전기적으로 연결되는) 컴포넌트들을 포함할 수 있는 IC 디바이스 어셈블리(1300)의 측단면도이다. IC 디바이스 어셈블리(1300)는 회로 보드(1302)(예를 들어, 마더보드일 수 있음) 상에 배치된 다수의 컴포넌트들을 포함한다. IC 디바이스 어셈블리(1300)는 회로 보드(1302)의 제1 면(1340) 및 회로 보드(1302)의 반대되는 제2 면(1342) 상에 배치된 컴포넌트들을 포함한다; 일반적으로, 컴포넌트들은 한쪽 또는 양쪽 면(1340 및 1342) 상에 배치될 수 있다. 특히, IC 디바이스 어셈블리(1300)의 컴포넌트들 중 임의의 적합한 것들은 본 명세서에 개시된 더미 TSV들에 기초한 디커플링 커패시터들 중 임의의 것을 포함할 수 있다.
일부 실시예들에서, 회로 보드(1302)는 유전체 재료의 층들에 의해 서로 분리되고 전기 도전성 비아들에 의해 상호연결되는 다수의 금속 층들을 포함하는 인쇄 회로 보드(PCB)일 수 있다. 금속 층들 중 임의의 하나 이상은 회로 보드(1302)에 결합된 컴포넌트들 사이에 전기 신호들을 라우팅하도록(옵션으로 다른 금속 층들과 함께) 원하는 회로 패턴으로 형성될 수 있다. 다른 실시예들에서, 회로 보드(1302)는 비-PCB 기판일 수 있다.
도 5에 예시된 IC 디바이스 어셈블리(1300)는 결합 컴포넌트들(1316)에 의해 회로 보드(1302)의 제1 면(1340)에 결합된 패키지-온-인터포저 구조(package-on-interposer structure)(1336)를 포함한다. 결합 컴포넌트들(1316)은 패키지-온-인터포저 구조(1336)를 회로 보드(1302)에 전기적으로 그리고 기계적으로 결합시킬 수 있고, 솔더 볼들(도 5에 도시된 바와 같은), 소켓의 수 및 암 부분들, 접착제, 언더필 재료, 및/또는 임의의 다른 적합한 전기적 및/또는 기계적 결합 구조를 포함할 수 있다.
패키지-온-인터포저 구조(1336)는 결합 컴포넌트들(1318)에 의해 인터포저(1304)에 결합된 IC 패키지(1320)를 포함할 수 있다. 결합 컴포넌트들(1318)은, 결합 컴포넌트들(1316)과 관련하여 위에 논의된 형태들과 같은, 응용에 적합한 임의의 적합한 형태를 취할 수 있다. 도 5에는 단일 IC 패키지(1320)가 도시되어 있지만, 다수의 IC 패키지들이 인터포저(1304)에 결합될 수 있다; 사실, 추가의 인터포저들이 인터포저(1304)에 결합될 수 있다. 인터포저(1304)는 회로 보드(1302)와 IC 패키지(1320)를 브리징하기 위해 사용되는 개재 기판을 제공할 수 있다. IC 패키지(1320)는, 예를 들어, 다이(도 3b의 다이(1102)), IC 디바이스(예를 들어, 도 4의 IC 디바이스(1200)), 또는 임의의 다른 적합한 컴포넌트이거나 이를 포함할 수 있다. 일부 실시예들에서, IC 패키지(1320)는, 본 명세서에 설명된 바와 같은, 더미 TSV들에 기초한 하나 이상의 디커플링 커패시터를 포함할 수 있다. 일반적으로, 인터포저(1304)는 연결을 더 넓은 피치로 확장하거나 또는 연결을 상이한 연결로 재라우팅할 수 있다. 예를 들어, 인터포저(1304)는 IC 패키지(1320)(예를 들어, 다이)를 회로 보드(1302)에 결합시키기 위한 결합 컴포넌트들(1316)의 볼 그리드 어레이(BGA)에 결합시킬 수 있다. 도 5에 예시된 실시예에서, IC 패키지(1320) 및 회로 보드(1302)는 인터포저(1304)의 반대되는 측면들에 부착된다; 다른 실시예들에서, IC 패키지(1320) 및 회로 보드(1302)는 인터포저(1304)의 동일한 측면에 부착될 수 있다. 일부 실시예들에서, 3개 이상의 컴포넌트가 인터포저(1304)를 통해 상호연결될 수 있다.
인터포저(1304)는 에폭시 수지, 섬유유리 강화 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 일부 구현들에서, 인터포저(1304)는 실리콘, 게르마늄, 및 다른 III-V 족 및 IV 족 재료들과 같은, 반도체 기판에서 사용하기 위해 위에 설명된 것과 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 연성 재료들로 형성될 수 있다. 인터포저(1304)는 금속 인터커넥트들(1308) 및 이에 제한되는 것은 아니지만 TSV들(1306)을 포함하는 비아들(1310)을 포함할 수 있다. 인터포저(1304)는 수동 및 능동 디바이스들 둘 다를 포함하는 임베디드 디바이스들(1314)을 추가로 포함할 수 있다. 그러한 디바이스들은, 이에 제한되는 것은 아니지만, 커패시터들, 디커플링 커패시터, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들, 및 정전기 방전(ESD) 디바이스들, 및 메모리 디바이스들을 포함할 수 있다. 무선 주파수(RF) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS(microelectromechanical systems) 디바이스들과 같은 더 복잡한 디바이스들이 또한 인터포저(1304) 상에 형성될 수 있다. 인터포저(1304)는, 본 명세서에 설명된 바와 같이, 더미 TSV들에 기초한 하나 이상의 디커플링 커패시터를 추가로 포함할 수 있다. 패키지-온-인터포저 구조(1336)는 본 기술분야에 알려진 패키지-온-인터포저 구조들 중 임의의 패키지-온-인터포저 구조의 형태를 취할 수 있다.
IC 디바이스 어셈블리(1300)는 결합 컴포넌트들(1322)에 의해 회로 보드(1302)의 제1 면(1340)에 결합된 IC 패키지(1324)를 포함할 수 있다. 결합 컴포넌트들(1322)은 결합 컴포넌트들(1316)과 관련하여 위에 논의된 실시예들 중 임의의 실시예의 형태를 취할 수 있고, IC 패키지(1324)는 IC 패키지(1320)와 관련하여 위에 논의된 실시예들 중 임의의 실시예의 형태를 취할 수 있다.
도 5에 예시된 IC 디바이스 어셈블리(1300)는 결합 컴포넌트들(1328)에 의해 회로 보드(1302)의 제2 면(1342)에 결합된 패키지-온-패키지 구조(package-on-package structure)(1334)를 포함한다. 패키지-온-패키지 구조(1334)는 IC 패키지(1326)가 회로 보드(1302)와 IC 패키지(1332) 사이에 배치되도록 결합 컴포넌트들(1330)에 의해 함께 결합된 IC 패키지(1326) 및 IC 패키지(1332)를 포함할 수 있다. 결합 컴포넌트들(1328 및 1330)은 위에 논의된 결합 컴포넌트들(1316)의 실시예들 중 임의의 실시예의 형태를 취할 수 있고, IC 패키지들(1326 및 1332)은 위에 논의된 IC 패키지(1320)의 실시예들 중 임의의 실시예의 형태를 취할 수 있다. 패키지-온-패키지 구조(1334)는 본 기술분야에 알려진 패키지-온-패키지 구조들 중 임의의 패키지-온-패키지 구조에 따라 구성될 수 있다.
도 6은 본 명세서에 개시된 실시예들 중 임의의 실시예에 따른 더미 TSV들에 기초한 하나 이상의 디커플링 커패시터를 갖는 하나 이상의 IC 구조를 포함하는 하나 이상의 컴포넌트를 포함할 수 있는 예시적인 컴퓨팅 디바이스(1400)의 블록도이다. 예를 들어, 컴퓨팅 디바이스(1400)의 컴포넌트들 중 임의의 적합한 것들은 본 명세서에 설명된 바와 같은 더미 TSV들에 기초한 하나 이상의 디커플링 커패시터를 갖는 다이(예를 들어, 도 3b의 다이(1102))를 포함할 수 있다. 컴퓨팅 디바이스(1400)의 컴포넌트들 중 임의의 하나 이상은 IC 디바이스(1200)(도 4)를 포함하거나 그것에 포함될 수 있다. 컴퓨팅 디바이스(1400)의 컴포넌트들 중 임의의 하나 이상은 IC 디바이스 어셈블리(1300)(도 5)를 포함하거나 그것에 포함될 수 있다.
도 6에는 다수의 컴포넌트들이 컴퓨팅 디바이스(1400)에 포함되는 것으로 예시되어 있지만, 이들 컴포넌트 중 임의의 하나 이상은, 응용에 적합한 대로, 생략되거나 복제될 수 있다. 일부 실시예들에서, 컴퓨팅 디바이스(1400)에 포함된 컴포넌트들의 일부 또는 전부가 하나 이상의 마더보드에 부착될 수 있다. 일부 실시예들에서, 이들 컴포넌트의 일부 또는 전부가 단일 SoC(system-on-a-chip) 다이 상에 제조된다.
추가적으로, 다양한 실시예들에서, 컴퓨팅 디바이스(1400)는 도 6에 예시된 컴포넌트들 중 하나 이상의 컴포넌트를 포함하지 않을 수 있지만, 컴퓨팅 디바이스(1400)는 그 하나 이상의 컴포넌트에 결합시키기 위한 인터페이스 회로를 포함할 수 있다. 예를 들어, 컴퓨팅 디바이스(1400)는 디스플레이 디바이스(1406)를 포함하지 않을 수 있지만, 디스플레이 디바이스(1406)가 결합될 수 있는 디스플레이 디바이스 인터페이스 회로(예를 들어, 커넥터 및 드라이버 회로)를 포함할 수 있다. 다른 세트의 예들에서, 컴퓨팅 디바이스(1400)는 오디오 입력 디바이스(1424) 또는 오디오 출력 디바이스(1408)를 포함하지 않을 수 있지만, 오디오 입력 디바이스(1424) 또는 오디오 출력 디바이스(1408)가 결합될 수 있는 오디오 입력 또는 출력 디바이스 인터페이스 회로(예를 들어, 커넥터들 및 지원 회로)를 포함할 수 있다.
컴퓨팅 디바이스(1400)는 프로세싱 디바이스(1402)(예를 들어, 하나 이상의 프로세싱 디바이스)를 포함할 수 있다. 본 명세서에서 사용되는, "프로세싱 디바이스" 또는 "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 해당 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다. 프로세싱 디바이스(1402)는 하나 이상의 DSP(digital signal processor), ASIC(application-specific IC), CPU(central processing unit), GPU(graphics processing unit), 암호 프로세서(하드웨어 내에서 암호화 알고리즘들을 실행하는 특수 프로세서), 서버 프로세서, 또는 임의의 다른 적합한 프로세싱 디바이스를 포함할 수 있다. 컴퓨팅 디바이스(1400)는 메모리(1404)를 포함할 수 있고, 이는 자체가 휘발성 메모리(예를 들어, DRAM(dynamic random access memory)), 비휘발성 메모리(예를 들어, ROM(read-only memory)), 플래시 메모리, 솔리드 스테이트 메모리, 및/또는 하드 드라이브와 같은 하나 이상의 메모리 디바이스를 포함할 수 있다. 일부 실시예들에서, 메모리(1404)는 프로세싱 디바이스(1402)와 다이를 공유하는 메모리를 포함할 수 있다. 이 메모리는 캐시 메모리로서 사용될 수 있고 eDRAM(embedded dynamic random access memory) 또는 STT-MRAM(spin transfer torque magnetic random access memory)을 포함할 수 있다.
일부 실시예들에서, 컴퓨팅 디바이스(1400)는 통신 칩(1412)(예를 들어, 하나 이상의 통신 칩)을 포함할 수 있다. 예를 들어, 통신 칩(1412)은 컴퓨팅 디바이스(1400)로 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 관리하도록 구성될 수 있다. "무선(wireless)"이라는 용어 및 그 파생어들은, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하기 위해 사용될 수 있다. 그 용어는 연관된 디바이스들이 어떤 와이어도 포함하지 않는다는 것을 암시하지 않지만, 일부 실시예들에서는 그것들이 어떤 와이어도 포함하지 않을 수도 있다.
통신 칩(1412)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), IEEE 802.16 표준들(예를 들어, IEEE 802.16-2005 수정안), LTE(Long-Term Evolution) 프로젝트와 함께 임의의 수정안들, 업데이트들, 및/또는 개정들(예를 들어, 어드밴스드 LTE 프로젝트, UMB(ultramobile broadband) 프로젝트("3GPP2"이라고도 지칭됨) 등)를 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준들을 포함하는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 BWA(Broadband Wireless Access) 네트워크들은 일반적으로, IEEE 802.16 표준들에 대한 적합성 및 상호운용성 테스트들을 통과한 제품들에 대한 인증 마크인, Worldwide Interoperability for Microwave Access를 나타내는 약어인 WiMAX 네트워크들이라고 지칭된다. 통신 칩(1412)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1412)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(1412)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 및 이들의 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상의 것으로 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(1412)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다. 컴퓨팅 디바이스(1400)는 무선 통신들을 용이하게 하고/하거나 다른 무선 통신들(예컨대 AM 또는 FM 라디오 송신들)을 수신하기 위한 안테나(1422)를 포함할 수 있다.
일부 실시예들에서, 통신 칩(1412)은, 전기, 광학, 또는 임의의 다른 적합한 통신 프로토콜들(예를 들어, 이더넷)과 같은, 유선 통신을 관리할 수 있다. 위에 언급된 바와 같이, 통신 칩(1412)은 다수의 통신 칩들을 포함할 수 있다. 예를 들어, 제1 통신 칩(1412)은 Wi-Fi 및 블루투스와 같은 더 짧은 거리의 무선 통신에 전용될 수 있고, 제2 통신 칩(1412)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO, 및 다른 것들과 같은 더 먼 거리의 무선 통신에 전용될 수 있다. 일부 실시예들에서, 제1 통신 칩(1412)은 무선 통신에 전용될 수 있고, 제2 통신 칩(1412)은 유선 통신에 전용될 수 있다.
컴퓨팅 디바이스(1400)는 배터리/전력 회로(1414)를 포함할 수 있다. 배터리/전력 회로(1414)는 하나 이상의 에너지 저장 디바이스(예를 들어, 배터리들 또는 커패시터들) 및/또는 컴퓨팅 디바이스(1400)의 컴포넌트들을 컴퓨팅 디바이스(1400)와 분리된 에너지 소스(예를 들어, AC 라인 전력)에 결합시키기 위한 회로를 포함할 수 있다.
컴퓨팅 디바이스(1400)는 디스플레이 디바이스(1406)(또는 위에 논의된 바와 같은 대응 인터페이스 회로)를 포함할 수 있다. 디스플레이 디바이스(1406)는, 예를 들어, 헤드-업 디스플레이, 컴퓨터 모니터, 프로젝터, 터치스크린 디스플레이, LCD(liquid crystal display), 발광 다이오드 디스플레이, 또는 평판 디스플레이와 같은, 임의의 시각적 표시기들을 포함할 수 있다.
컴퓨팅 디바이스(1400)는 오디오 출력 디바이스(1408)(또는 위에 논의된 바와 같은 대응 인터페이스 회로)를 포함할 수 있다. 오디오 출력 디바이스(1408)는, 예를 들어, 스피커, 헤드셋, 또는 이어버드와 같은, 가청 표시자를 생성하는 임의의 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(1400)는 오디오 입력 디바이스(1424)(또는 위에 논의된 바와 같은 대응 인터페이스 회로)를 포함할 수 있다. 오디오 입력 디바이스(1424)는, 마이크로폰들, 마이크로폰 어레이들, 또는 디지털 기기들(예를 들어, MIDI(musical instrument digital interface) 출력을 갖는 기기들)과 같은, 사운드를 나타내는 신호를 생성하는 임의의 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(1400)는 GPS(global positioning system) 디바이스(1418)(또는 위에 논의된 바와 같은 대응 인터페이스 회로)를 포함할 수 있다. GPS 디바이스(1418)는, 본 기술분야에 알려진 바와 같이, 위성 기반 시스템과 통신할 수 있고 컴퓨팅 디바이스(1400)의 위치를 수신할 수 있다.
컴퓨팅 디바이스(1400)는 다른 출력 디바이스(1410)(또는 위에 논의된 바와 같은 대응 인터페이스 회로)를 포함할 수 있다. 다른 출력 디바이스(1410)의 예들은 오디오 코덱, 비디오 코덱, 프린터, 다른 디바이스들에 정보를 제공하기 위한 유선 또는 무선 송신기, 또는 추가의 저장 디바이스들을 포함할 수 있다.
컴퓨팅 디바이스(1400)는 다른 입력 디바이스(1420)(또는 위에 논의된 바와 같은 대응 인터페이스 회로)를 포함할 수 있다. 다른 입력 디바이스(1420)의 예들은 가속도계, 자이로스코프, 나침반, 이미지 캡처 디바이스, 키보드, 마우스와 같은 커서 제어 디바이스, 스타일러스, 터치패드, 바 코드 판독기, QR(Quick Response) 코드 판독기, 임의의 센서, 또는 RFID(radio frequency identification) 판독기를 포함할 수 있다.
컴퓨팅 디바이스(1400)는, 핸드-헬드 또는 모바일 컴퓨팅 디바이스(예를 들어, 셀 폰, 스마트 폰, 모바일 인터넷 디바이스, 음악 플레이어, 태블릿 컴퓨터, 랩톱 컴퓨터, 넷북 컴퓨터, 울트라북 컴퓨터, PDA(personal digital assistant), 울트라 모바일 개인 컴퓨터 등), 데스크톱 컴퓨팅 디바이스, 서버 또는 다른 네트워킹된 컴퓨팅 컴포넌트, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 차량 제어 유닛, 디지털 카메라, 디지털 비디오 레코더, 또는 웨어러블 컴퓨팅 디바이스와 같은, 임의의 원하는 폼 팩터를 가질 수 있다. 일부 실시예들에서, 컴퓨팅 디바이스(1400)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
선택 예들
다음의 단락들은 본 명세서에 개시된 실시예들의 다양한 예들을 제공한다.
예 1은 제1 측면(262-1) 및 상기 제1 측면의 반대편의 제2 측면(262-2)을 갖는 지지 구조(예를 들어, 기판); 상기 제1 측면과 상기 제2 측면 사이에 연장되는 실리콘-관통 비아(TSV)(242-1 또는 242-2); 및 제1 커패시터 전극, 제2 커패시터 전극, 및 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이의 커패시터 절연체를 갖는 디커플링 커패시터를 포함하는 IC 구조를 제공한다. 그러한 IC 구조에서, 상기 제1 커패시터 전극은 상기 지지 구조 내의 개구의 측벽들 및 바닥 상의 제1 전기 도전성 재료의 라이너이고, 상기 지지 구조 내의 개구는 상기 제2 측면으로부터 상기 제1 측면을 향해 연장되지만, 그것에 도달하지는 않고; 상기 커패시터 절연체는 상기 제1 전기 도전성 재료로 라이닝된 상기 지지 구조 내의 개구의 측벽들 및 바닥 상의 커패시터 절연체 재료의 라이너이고; 상기 제2 커패시터 전극은 상기 제1 전기 도전성 재료로 그리고 상기 커패시터 절연체 재료로 라이닝된 상기 지지 구조 내의 개구의 적어도 일부를 채우는 제2 전기 도전성 재료이다.
예 2는 예 1에 따른 IC 구조를 제공하고, 상기 지지 구조 내의 개구의 깊이는 약 1 내지 25 마이크로미터이다.
예 3은 예 1 또는 예 2에 따른 IC 구조를 제공하고, 상기 지지 구조 내의 개구의 깊이는 상기 제1 측면과 상기 제2 측면 사이의 거리보다 약 1.1 내지 4배 더 작다.
예 4는 선행 예들 중 어느 하나에 따른 IC 구조를 제공하고, 상기 지지 구조 내의 개구의 폭은 약 250 내지 5000 나노미터이다.
예 5는 선행 예들 중 어느 하나에 따른 IC 구조를 제공하고, 상기 제1 전기 도전성 재료의 라이너의 두께는 약 10 내지 70 나노미터이다.
예 6은 선행 예들 중 어느 하나에 따른 IC 구조를 제공하고, 상기 커패시터 절연체 재료의 라이너의 두께는 약 1 내지 7 나노미터이다.
예 7은 선행 예들 중 어느 하나에 따른 IC 구조를 제공하고, 상기 제1 커패시터 전극에 결합된 제1 인터커넥트, 및 상기 제2 커패시터 전극에 결합된 제2 인터커넥트를 추가로 포함한다.
예 8은 선행 예들 중 어느 하나에 따른 IC 구조를 제공하고, 상기 제1 전기 도전성 재료와 상기 지지 구조 내의 개구의 측벽들 및 바닥 사이의 유전체 재료의 라이너를 추가로 포함한다.
예 9는 예 8에 따른 IC 구조를 제공하고, 상기 유전체 재료의 라이너의 두께는 약 100 내지 7000 나노미터이다.
예 10은 예 8 또는 예 9에 따른 IC 구조를 제공하고, 상기 TSV의 측벽들 및 바닥 상에 상기 유전체 재료의 라이너를 추가로 포함한다.
예 11은 예 8 내지 예 10 중 어느 하나에 따른 IC 구조를 제공하고, 상기 유전체 재료는 실리콘 산화물 또는 실리콘 질화물이다.
예 12는 선행 예들 중 어느 하나에 따른 IC 구조를 제공하고, 상기 커패시터 절연체 재료는 하프늄 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물 질화물, 실리콘 산탄화물, 티타늄 산화물, 지르코늄 산화물, 주석 산화물, 알루미늄 산화물, 실리콘 질화물, 및 알루미늄 질화물 중 하나 이상을 포함한다.
예 13은 제1 측면(262-1) 및 상기 제1 측면의 반대편의 제2 측면(262-2)을 갖는 IC 다이; 및 상기 IC 다이에 결합된 추가 IC 컴포넌트를 포함하는 IC 패키지를 제공한다. 그러한 IC 패키지에서, 상기 제1 측면과 상기 제2 측면 사이에 실리콘-관통 비아(TSV)(242-1 또는 242-2)가 연장되고; 상기 IC 다이는 제1 커패시터 전극, 제2 커패시터 전극, 및 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이의 커패시터 절연체를 갖는 디커플링 커패시터를 포함하고; 상기 제1 커패시터 전극은 상기 IC 다이 내의 개구의 측벽들 및 바닥 상의 제1 전기 도전성 재료의 라이너이고, 상기 IC 다이 내의 개구는 상기 제2 측면으로부터 상기 IC 다이의 상기 제1 측면을 향해 연장되지만, 그것에 도달하지는 않고; 상기 커패시터 절연체는 상기 제1 전기 도전성 재료로 라이닝된 상기 IC 다이 내의 개구의 측벽들 및 바닥 상의 커패시터 절연체 재료의 라이너이고; 상기 제2 커패시터 전극은 상기 제1 전기 도전성 재료로 그리고 상기 커패시터 절연체 재료로 라이닝된 상기 IC 다이 내의 개구의 적어도 일부를 채우는 제2 전기 도전성 재료이고; 상기 TSV는 제3 전기 도전성 재료로 적어도 부분적으로 채워진다.
예 14는 예 13에 따른 IC 패키지를 제공하고, 상기 IC 다이 내의 개구의 깊이는 상기 IC 다이의 상기 제1 측면과 상기 제2 측면 사이의 거리보다 약 1.1 내지 4배 더 작다.
예 15는 예 13 또는 예 14에 따른 IC 패키지를 제공하고, 상기 추가 컴포넌트는 패키지 기판, 가요성 기판, 또는 인터포저 중 하나이다.
예 16은 예 13 내지 예 15 중 어느 하나에 따른 IC 패키지를 제공하고, 상기 추가 컴포넌트는 하나 이상의 제1 레벨 인터커넥트를 통해 상기 IC 다이에 결합된다.
예 17은 예 16에 따른 IC 패키지를 제공하고, 상기 하나 이상의 제1 레벨 인터커넥트는 하나 이상의 솔더 범프, 솔더 포스트, 또는 본드 와이어를 포함한다.
예 18은 IC 구조를 제조하기 위한 방법을 제공한다. 상기 방법은 지지 구조 내에, TSV를 위한 개구 및 디커플링 커패시터를 위한 개구를 제공하는 단계 - 상기 디커플링 커패시터를 위한 개구의 깊이는 상기 TSV를 위한 개구의 깊이보다 약 1.1 내지 4배 더 작음 -; 상기 디커플링 커패시터를 위한 개구의 측벽들 및 바닥 상에 제1 전기 도전성 재료의 라이너로서 상기 디커플링 커패시터의 제1 커패시터 전극을 제공하는 단계; 상기 제1 전기 도전성 재료로 라이닝된 상기 디커플링 커패시터를 위한 개구의 측벽들 및 바닥 상에 커패시터 절연체 재료의 라이너로서 상기 디커플링 커패시터의 커패시터 절연체를 제공하는 단계; 상기 제1 전기 도전성 재료로 그리고 상기 커패시터 절연체 재료로 라이닝된 상기 디커플링 커패시터를 위한 개구의 적어도 일부를 채우는 제2 전기 도전성 재료를 제공함으로써 상기 디커플링 커패시터의 제2 커패시터 전극을 제공하는 단계; 및 상기 TSV를 위한 개구를 적어도 부분적으로 채우도록 제3 전기 도전성 재료를 제공하는 단계를 포함한다.
예 19는 예 18에 따른 방법을 제공하고, 상기 제1 커패시터 전극을 제공하기 전에 상기 디커플링 커패시터를 위한 개구의 측벽들 및 바닥 상에 유전체 재료의 라이너를 제공하는 단계를 추가로 포함한다.
예 20은 예 18 또는 예 19에 따른 방법을 제공하고, 상기 TSV를 위한 개구는 상기 지지 구조의 전면으로부터 상기 지지 구조의 후면을 향해 연장되지만, 그것에 도달하지는 않고, 상기 방법은 상기 후면으로부터 상기 제3 전기 도전성 재료를 노출시키기 위해 상기 지지 구조의 후면을 씨닝하는 단계를 추가로 포함한다.
요약서에 기술된 것을 포함하여, 본 개시내용의 예시된 구현들에 대한 위의 설명은 철저하거나 개시된 정확한 형태들로 본 개시내용을 제한하려고 의도된 것이 아니다. 본 개시내용의 특정 구현들 및 본 개시내용에 대한 예들이 예시의 목적으로 본 명세서에 설명되어 있지만, 본 개시내용의 범위 내에서 다양한 등가의 수정들이 가능하고, 이는 관련 기술분야의 통상의 기술자들이라면 인식할 것이다. 이들 수정은 위의 상세한 설명에 비추어 본 개시내용에 대해 이루어질 수 있다.

Claims (20)

  1. 집적 회로 구조(IC)로서,
    제1 측면 및 상기 제1 측면의 반대편의 제2 측면을 갖는 지지 구조;
    상기 제1 측면과 상기 제2 측면 사이에 연장되는 실리콘-관통 비아(TSV); 및
    제1 커패시터 전극, 제2 커패시터 전극, 및 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이의 커패시터 절연체를 갖는 디커플링 커패시터를 포함하고;
    여기서:
    상기 제1 커패시터 전극은 상기 지지 구조 내의 개구의 측벽들 및 바닥 상의 제1 전기 도전성 재료의 라이너이고, 상기 지지 구조 내의 개구는 상기 제2 측면으로부터 상기 제1 측면을 향해 연장되지만, 그것에 도달하지는 않고,
    상기 커패시터 절연체는 상기 제1 전기 도전성 재료로 라이닝된 상기 지지 구조 내의 개구의 측벽들 및 바닥 상의 커패시터 절연체 재료의 라이너이고,
    상기 제2 커패시터 전극은 상기 제1 전기 도전성 재료로 그리고 상기 커패시터 절연체 재료로 라이닝된 상기 지지 구조 내의 개구의 적어도 일부를 채우는 제2 전기 도전성 재료인, IC 구조.
  2. 제1항에 있어서,
    상기 지지 구조 내의 개구의 깊이는 약 1 내지 25 마이크로미터인, IC 구조.
  3. 제1항에 있어서,
    상기 지지 구조 내의 개구의 깊이는 상기 제1 측면과 상기 제2 측면 사이의 거리보다 약 1.1 내지 4배 더 작은, IC 구조.
  4. 제1항에 있어서,
    상기 지지 구조 내의 개구의 폭은 약 250 내지 5000 나노미터인, IC 구조.
  5. 제1항에 있어서,
    상기 제1 전기 도전성 재료의 라이너의 두께는 약 10 내지 70 나노미터인, IC 구조.
  6. 제1항에 있어서,
    상기 커패시터 절연체 재료의 라이너의 두께는 약 1 내지 7 나노미터인, IC 구조.
  7. 제1항에 있어서,
    상기 제1 커패시터 전극에 결합된 제1 인터커넥트, 및
    상기 제2 커패시터 전극에 결합된 제2 인터커넥트를 추가로 포함하는, IC 구조.
  8. 제1항에 있어서,
    상기 제1 전기 도전성 재료와 상기 지지 구조 내의 개구의 측벽들 및 바닥 사이의 유전체 재료의 라이너를 추가로 포함하는, IC 구조.
  9. 제8항에 있어서,
    상기 유전체 재료의 라이너의 두께는 약 100 내지 7000 나노미터인, IC 구조.
  10. 제8항에 있어서,
    상기 TSV의 측벽들 및 바닥 상에 상기 유전체 재료의 라이너를 추가로 포함하는, IC 구조.
  11. 제8항에 있어서,
    상기 유전체 재료는 실리콘 산화물 또는 실리콘 질화물인, IC 구조.
  12. 제1항에 있어서,
    상기 커패시터 절연체 재료는 하프늄 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물 질화물, 실리콘 산탄화물, 티타늄 산화물, 지르코늄 산화물, 주석 산화물, 알루미늄 산화물, 실리콘 질화물, 및 알루미늄 질화물 중 하나 이상을 포함하는, IC 구조.
  13. 집적 회로(IC) 패키지로서,
    제1 측면 및 상기 제1 측면의 반대편의 제2 측면을 갖는 IC 다이; 및
    상기 IC 다이에 결합된 추가 IC 컴포넌트를 포함하고,
    여기서:
    상기 제1 측면과 상기 제2 측면 사이에 실리콘-관통 비아(TSV)가 연장되고,
    상기 IC 다이는 제1 커패시터 전극, 제2 커패시터 전극, 및 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이의 커패시터 절연체를 갖는 디커플링 커패시터를 포함하고,
    상기 제1 커패시터 전극은 상기 IC 다이 내의 개구의 측벽들 및 바닥 상의 제1 전기 도전성 재료의 라이너이고, 상기 IC 다이 내의 개구는 상기 제2 측면으로부터 상기 IC 다이의 상기 제1 측면을 향해 연장되지만, 그것에 도달하지는 않고,
    상기 커패시터 절연체는 상기 제1 전기 도전성 재료로 라이닝된 상기 IC 다이 내의 개구의 측벽들 및 바닥 상의 커패시터 절연체 재료의 라이너이고,
    상기 제2 커패시터 전극은 상기 제1 전기 도전성 재료로 그리고 상기 커패시터 절연체 재료로 라이닝된 상기 IC 다이 내의 개구의 적어도 일부를 채우는 제2 전기 도전성 재료이고,
    상기 TSV는 제3 전기 도전성 재료로 적어도 부분적으로 채워지는, IC 패키지.
  14. 제13항에 있어서,
    상기 IC 다이 내의 개구의 깊이는 상기 IC 다이의 상기 제1 측면과 상기 제2 측면 사이의 거리보다 약 1.1 내지 4배 더 작은, IC 패키지.
  15. 제13항에 있어서,
    상기 추가 컴포넌트는 패키지 기판, 가요성 기판, 또는 인터포저 중 하나인, IC 패키지.
  16. 제13항에 있어서,
    상기 추가 컴포넌트는 하나 이상의 제1 레벨 인터커넥트를 통해 상기 IC 다이에 결합되는, IC 패키지.
  17. 제16항에 있어서,
    상기 하나 이상의 제1 레벨 인터커넥트는 하나 이상의 솔더 범프, 솔더 포스트, 또는 본드 와이어를 포함하는, IC 패키지.
  18. 집적 회로(IC) 구조를 제조하는 방법으로서,
    상기 방법은:
    지지 구조 내에, 실리콘-관통-비아(TSV)를 위한 개구 및 디커플링 커패시터를 위한 개구를 제공하는 단계 - 상기 디커플링 커패시터를 위한 개구의 깊이는 상기 TSV를 위한 개구의 깊이보다 약 1.1 내지 4배 더 작음 -;
    상기 디커플링 커패시터를 위한 개구의 측벽들 및 바닥 상에 제1 전기 도전성 재료의 라이너로서 상기 디커플링 커패시터의 제1 커패시터 전극을 제공하는 단계;
    상기 제1 전기 도전성 재료로 라이닝된 상기 디커플링 커패시터를 위한 개구의 측벽들 및 바닥 상에 커패시터 절연체 재료의 라이너로서 상기 디커플링 커패시터의 커패시터 절연체를 제공하는 단계;
    상기 제1 전기 도전성 재료로 그리고 상기 커패시터 절연체 재료로 라이닝된 상기 디커플링 커패시터를 위한 개구의 적어도 일부를 채우는 제2 전기 도전성 재료를 제공함으로써 상기 디커플링 커패시터의 제2 커패시터 전극을 제공하는 단계; 및
    상기 TSV를 위한 개구를 적어도 부분적으로 채우도록 제3 전기 도전성 재료를 제공하는 단계를 포함하는, 방법.
  19. 제18항에 있어서,
    상기 제1 커패시터 전극을 제공하기 전에 상기 디커플링 커패시터를 위한 개구의 측벽들 및 바닥 상에 유전체 재료의 라이너를 제공하는 단계를 추가로 포함하는, 방법.
  20. 제18항에 있어서,
    상기 TSV를 위한 개구는 상기 지지 구조의 전면으로부터 상기 지지 구조의 후면을 향해 연장되지만, 그것에 도달하지는 않고, 상기 방법은 상기 후면으로부터 상기 제3 전기 도전성 재료를 노출시키기 위해 상기 지지 구조의 후면을 씨닝하는 단계를 추가로 포함하는, 방법.
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TWI400731B (zh) 2008-08-29 2013-07-01 Ind Tech Res Inst 電容元件及其製造方法
US10181454B2 (en) 2010-03-03 2019-01-15 Ati Technologies Ulc Dummy TSV to improve process uniformity and heat dissipation
US8338939B2 (en) 2010-07-12 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. TSV formation processes using TSV-last approach
CN102543729B (zh) 2010-12-31 2014-03-12 中芯国际集成电路制造(上海)有限公司 电容的形成方法及其电容结构
JP6118015B2 (ja) 2011-05-12 2017-04-19 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ シリコンボードにおけるシリコン貫通配線（ｔｓｖ）の形成
KR102114340B1 (ko) * 2013-07-25 2020-05-22 삼성전자주식회사 Ｔｓｖ 구조 및 디커플링 커패시터를 구비한 집적회로 소자 및 그 제조 방법
US9536784B1 (en) 2015-06-25 2017-01-03 Globalfoundries Inc. Integrated circuit (IC) chips with through silicon vias (TSV) and method of forming the IC
US10439021B2 (en) 2016-12-01 2019-10-08 Globalfoundries Singapore Pte. Ltd. Capacitor structure

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