KR20210143960A - 표시 장치 - Google Patents

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KR20210143960A
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crack detection
area
line
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박종력
방경남
이광식
이지윤
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삼성디스플레이 주식회사
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Abstract

표시 장치는 홀 영역, 상기 홀 영역 주변의 표시 영역, 및 상기 표시 영역 주변의 비표시 영역을 포함하는 표시 패널, 상기 홀 영역에 배치된 절연층, 상기 표시 영역 상에 배치된 복수 개의 감지 전극들, 상기 홀 영역에서 상기 절연층 상에 배치된 크랙 감지 패턴, 상기 비표시 영역 상에 배치된 크랙 감지 라인, 및 상기 표시 영역 상에 배치되어 상기 감지 전극들과 절연되고, 상기 크랙 감지 패턴과 상기 크랙 감지 라인에 연결된 연결 패턴을 포함할 수 있다. 상기 표시 영역과 상기 홀 영역 사이의 경계에 배치된 상기 절연층의 테두리는 적어도 2단 이상의 계단 구조를 가질 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
일반적으로 사용자에게 영상을 제공하는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하고, 생성된 영상을 표시 화면을 통해 사용자에게 제공한다.
표시 장치는 영상을 생성하는 표시 패널, 표시 패널 상에 배치되어 외부 입력을 감지하기 위한 입력 감지부, 및 다양한 기능을 사용자에게 제공하는 기능 소자들을 포함한다. 입력 감지부는 외부 입력을 감지하기 위한 복수 개의 감지 전극들을 포함한다. 기능 소자들은 스피커, 카메라, 및 센서 등을 포함한다. 복수 개의 홀들이 표시 패널 및 입력 감지부에 정의되고, 기능 소자들은 홀들에 배치된다.
본 발명의 목적은 신뢰성이 향상된 표시 장치를 제공하는데 있다.
본 발명의 일 실시 예에 따른 표시 장치는, 홀 영역, 상기 홀 영역 주변의 표시 영역, 및 상기 표시 영역 주변의 비표시 영역을 포함하는 표시 패널, 상기 홀 영역에 배치된 절연층, 상기 표시 영역 상에 배치된 복수 개의 감지 전극들, 상기 홀 영역에서 상기 절연층 상에 배치된 크랙 감지 패턴, 상기 비표시 영역 상에 배치된 크랙 감지 라인, 및 상기 표시 영역 상에 배치되어 상기 감지 전극들과 절연되고, 상기 크랙 감지 패턴과 상기 크랙 감지 라인에 연결된 연결 패턴을 포함할 수 있다. 상기 표시 영역과 상기 홀 영역 사이의 경계에 배치된 상기 절연층의 테두리는 적어도 2단 이상의 계단 구조를 가질 수 있다.
본 발명의 일 실시 예에 따른 표시 장치는, 제1 영역, 상기 제1 영역 주변의 제2 영역, 및 상기 제2 영역 주변의 제3 영역을 포함하는 표시 패널, 상기 제1 영역에 배치된 절연층, 상기 제2 영역 상에 배치된 복수 개의 감지 전극들, 및 상기 제1 영역에서 상기 절연층 상에 배치되고 상기 감지 전극들과 절연되어 상기 제2 영역 및 상기 제3 영역으로 연장된 크랙 감지부를 포함할 수 있다. 상기 제1 영역과 상기 제2 영역 사이의 경계에 배치된 상기 절연층의 테두리는 적어도 2단 이상의 계단 구조를 가질 수 있다.
본 발명의 일 실시 예에 따른 표시 장치는, 제1 영역, 상기 제1 영역 주변의 제2 영역, 및 상기 제2 영역 주변의 제3 영역을 포함하는 표시 패널, 상기 제1 영역에 배치된 절연층, 상기 제2 영역 상에 배치된 복수 개의 감지 전극들, 상기 제1 영역에서 상기 절연층 상에 배치된 크랙 감지 패턴, 상기 제3 영역 상에 배치된 크랙 감지 라인, 상기 제2 영역 상에 배치되어 상기 감지 전극들과 절연되고, 상기 크랙 감지 패턴과 상기 크랙 감지 라인을 연결하는 연결 패턴, 및 상기 절연층의 경계를 덮도록 상기 절연층 상에 배치된 캡핑층을 포함할 수 있다.
본 발명의 실시 예에 따르면, 표시 장치에 크랙 감지부를 배치함으로서, 표시 장치의 크랙 여부가 용이하게 검출될 수 있다.
또한, 크랙 감지부가 배치된 절연층의 테두리가 적어도 2단 이상의 계단 구조로 형성됨으로써, 크랙 감지부의 손상이 방지될 수 있다.
또한, 캡핑층이 홀 영역에 배치된 절연층의 테두리를 덮도록 배치됨으로써, 절연층의 테두리의 박리가 방지될 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 2는 도 1에 도시된 표시 장치의 블록도이다.
도 3은 도 1에 도시된 I-I'선의 단면도이다.
도 4는 도 3에 도시된 표시 패널의 단면을 예시적으로 도시한 도면이다.
도 5는 도 4에 도시된 표시 패널의 평면도이다.
도 6은 도 5에 도시된 홀 영역의 주변을 확대하여 도시한 도면이다.
도 7은 도 5에 도시된 어느 한 화소의 단면 구성을 예시적으로 도시한 도면이다.
도 8은 도 3에 도시된 입력 감지부의 평면도이다.
도 9는 홀 영역의 주변에 배치된 제1 및 제2 감지부들의 확대도이다.
도 10은 도 9에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
도 11은 도 9에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
도 12는 홀 영역 및 크랙 감지 패턴부터 제1 연결 패턴까지의 단면 구성을 예시적으로 도시한 도면이다.
도 12는 도 9에 도시된 홀 영역 및 크랙 감지 패턴부터 제1 연결 패턴까지의 단면 구성을 예시적으로 도시한 도면이다.
도 13은 도 9에 도시된 홀 영역 및 크랙 감지 패턴부터 제2 연결 패턴까지의 단면 구성을 예시적으로 도시한 도면이다.
도 14는 도 9에 도시된 홀 영역 및 우회 라인부터 홀 영역에 인접한 제1 감지부까지의 단면 구성을 예시적으로 도시한 도면이다.
도 15는 도 9에 도시된 홀 영역의 상단에 인접한 감지 전극들 및 연결 패턴의 메쉬 구조를 보여주는 도면이다.
도 16은 도 9에 도시된 제1 연결 패턴, 제1 연장 라인, 및 제1 크랙 감지 라인의 확대도이다.
도 17은 도 16에 도시된 Ⅳ-Ⅳ'선의 단면도이다.
도 18은 도 16에 도시된 V-V'선의 단면도이다.
도 19는 도 9에 도시된 제2 연결 패턴, 제2 연장 라인, 및 제2 크랙 감지 라인의 확대도이다.
도 20은 도 19에 도시된 Ⅵ-Ⅵ'선의 단면도이다.
도 21은 도 9에 도시된 홀 영역의 확대도이다.
도 22는 도 21에 도시된 Ⅶ-Ⅶ'선의 단면도이다.
도 23은 도 21에 도시된 Ⅷ-Ⅷ'선의 단면도이다.
도 24는 도 21에 도시된 Ⅸ-Ⅸ'선의 단면도이다.
도 25 내지 도 30은 도 21에 도시된 캡핑층 및 제2 연결 라인의 제조 방법을 설명하기 위한 도면들이다.
도 31 내지 도 35는 다른 표시 장치의 제조 방법을 도시한 도면들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시 예들이 상세히 설명될 것이다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 홀 영역(HA), 홀 영역(HA) 주변에 배치된 표시 영역(DA), 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 홀 영역(HA)은 제1 영역으로 정의되고, 표시 영역(DA)은 제2 영역으로 정의되고, 비표시 영역(NDA)은 제3 영역으로 정의될 수 있다.
표시 영역(DA)은 홀 영역(HA)을 둘러싸고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 표시 영역(DA)은 영상을 표시하고, 비표시 영역(NDA)은 영상을 표시하지 않을 수 있다. 비표시 영역(NDA)은 소정의 색으로 인쇄되는 표시 장치(DD)의 테두리를 정의할 수 있다.
홀 영역(HA)에는 기능 소자로서 카메라가 배치될 수 있다. 카메라는 이하 도 3에 도시될 것이다. 예시적으로 홀 영역(HA)이 표시 장치(DD)의 상단 및 표시 장치(DD)의 우측에 인접한 표시 영역(DA)의 부분에 배치될 수 있으나, 홀 영역(HA)의 위치가 이에 한정되는 것은 아니다.
표시 장치(DD)는 제1 방향(DR1)으로 연장하는 장변들 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장하는 단변들을 갖는 직사각형 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 표시 장치(DD)는 원형 및 다각형 등 다양한 형상들을 가질 수 있다. 표시 장치(DD)의 사각형 형상의 꼭지점은 곡선으로 형성될 수 있다.
이하 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 본 명세서에서, "평면 상에서 봤을 때"의 의미는 제3 방향(DR3)에서 바라본 상태를 의미할 수 있다.
표시 장치(DD)의 상면은 표시면으로 정의될 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 가질 수 있다. 표시면을 통해 표시 장치(DD)에서 생성된 영상이 사용자에게 제공될 수 있다. 사용자가 표시면에 표시된 아이콘 이미지들(IM)을 터치할 때, 아이콘 이미지들에 대응하는 메인 영상들이 사용자에게 제공될 수 있다.
도 1에서는 표시 장치(DD)가 휴대폰인 것을 예시적으로 도시하였다. 그러나, 표시 장치(DD)는 텔레비젼 또는 외부 광고판과 같은 대형 전자 장치들뿐만 아니라, 퍼스널 컴퓨터, 노트북 컴퓨터, 자동차 내비게이션, 게임기, 및 태블릿과 같은 중소형 전자 장치들에 사용될 수도 있다. 또한, 이것들은 단지 실시예로 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기들에도 채용될 수 있다.
도 2는 도 1에 도시된 표시 장치의 블록도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 표시 장치(DD)는 표시 모듈(DM), 전원공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)을 포함할 수 있다. 표시 모듈(DM), 전원공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)은 서로 전기적으로 연결될 수 있다.
전원공급 모듈(PM)은 표시 장치(DD)의 전반적인 동작에 필요한 전원을 공급할 수 있다. 전원공급 모듈(PM)은 통상적인 배터리 모듈을 포함할 수 있다.
제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)은 표시 장치(DD)를 동작시키기 위한 다양한 기능성 모듈을 포함할 수 있다. 제1 전자 모듈(EM1)은 표시 모듈(DM)과 전기적으로 연결된 메인 보드에 직접 실장되거나 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 메인 보드에 전기적으로 연결될 수 있다.
제1 전자 모듈(EM1)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IIM), 음향입력 모듈(AIM), 메모리(MM), 및 외부 인터페이스(IF)를 포함할 수 있다. 상기 모듈들 중 일부는 메인보드에 실장되지 않고, 연성회로기판을 통해 메인보드에 전기적으로 연결될 수도 있다.
제어 모듈(CM)은 표시 장치(DD)의 전반적인 동작을 제어할 수 있다. 제어 모듈(CM)은 표시 모듈(DM)을 활성화 시키거나, 비활성화 시킬 수 있다. 제어 모듈(CM)은 표시 모듈(DM)로부터 수신된 터치 신호에 근거하여 영상입력 모듈(IIM)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.
무선통신 모듈(TM)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함할 수 있다.
영상입력 모듈(IIM)은 영상 신호를 처리하여 표시 모듈(DM)에 표시 가능한 영상 데이터로 변환할 수 있다. 음향입력 모듈(AIM)은 녹음 모드 또는 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력 받아 전기적인 음성 데이터로 변환할 수 있다.
외부 인터페이스(IF)는 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 할 수 있다.
제2 전자 모듈(EM2)은 음향출력 모듈(AOM), 발광 모듈(LM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다. 상기 구성들은 메인 보드에 직접 실장되거나, 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 표시 모듈(DM)과 전기적으로 연결되거나, 제1 전자 모듈(EM1)과 전기적으로 연결될 수 있다.
음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력할 수 있다. 발광 모듈(LM)은 광을 생성하여 출력할 수 있다. 발광 모듈(LM)은 적외선을 출력할 수 있다. 발광 모듈(LM)은 LED 소자를 포함할 수 있다. 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지될 때 활성화될 수 있다. 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다.
발광 모듈(LM)에서 생성된 적외선광이 출력된 후, 외부 물체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외선광이 수광 모듈(LRM)에 입사될 수 있다. 카메라 모듈(CMM)은 홀 영역(HA)에 배치되어 외부의 이미지를 촬영할 수 있다.
표시 모듈(DM)은 표시 패널(DP) 및 입력 감지부(ISP)를 포함할 수 있다. 표시 패널(DP)은 제어 모듈(CM)로부터 제공된 영상 데이터를 이용하여 영상을 표시할 수 있다.
입력 감지부(ISP)는 외부의 입력(사용자의 손 또는 터치 펜 등)을 감지하고, 감지된 신호는 입력 신호로 변환되어 제어 모듈(CM)에 전송될 수 있다. 입력 감지부(ISP)는 정전 용량 방식으로 외부의 입력을 감지할 수 있다. 제어 모듈(CM)은 입력 감지부(ISP)의 입력 신호에 응답하여 표시 패널(DP)의 동작을 제어할 수 있다.
도 3은 도 1에 도시된 I-I'선의 단면도이다.
도 3을 참조하면, 표시 장치(DD)의 표시 모듈(DM)은 표시 패널(DP), 입력 감지부(ISP), 반사 방지층(RPL), 윈도우(WIN), 패널 보호 필름(PPF), 쿠션층(CSL), 및 제1 내지 제4 점착층들(AL1~AL4)을 포함할 수 있다. 입력 감지부(ISP), 반사 방지층(RPL), 및 윈도우(WIN)는 표시 패널(DP) 상에 배치될 수 있다. 패널 보호 필름(PPF) 및 쿠션층(CSL)은 표시 패널(DP) 아래에 배치될 수 있다.
표시 모듈(DM)은 도 1에 도시된 영역과 동일하게 홀 영역(HA), 표시 영역(DA), 및 비표시 영역(NDA)을 포함할 수 있다. 홀 영역(HA)에는 홀(HO)이 정의될 수 있다. 홀 영역(HA)은 홀(HO)의 주변에 정의될 수 있다. 홀(HO)은 반사 방지층(RPL), 입력 감지부(ISP), 표시 패널(DP), 패널 보호 필름(PPF), 쿠션층(CSL), 및 제1 내지 제4 점착층들(AL1~AL4)에 정의될 수 있다. 카메라(CAM)는 홀(HO)에 배치될 수 있다.
표시 패널(DP)은 가요성 표시 패널일 수 있다. 또한, 본 발명의 일 실시 예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있고, 특별히 제한되지 않는다. 예를 들어, 표시 패널(DP)은 유기 발광 표시 패널 또는 퀀텀닷 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기 발광 표시 패널로 설명된다.
입력 감지부(ISP)는 표시 패널(DP) 상에 배치될 수 있다. 입력 감지부(ISP)는 외부의 입력을 감지하기 위한 복수 개의 센서부들(미 도시됨)을 포함할 수 있다. 센서부들은 정전 용량 방식으로 외부의 입력을 감지할 수 있다. 입력 감지부(ISP)는 표시 패널(DP)의 제조 시, 표시 패널(DP) 상에 바로 제조될 수 있다. 그러나, 이에 한정되지 않고, 입력 감지부(ISP)는 표시 패널(DP)과는 별도의 패널로 제조되어, 점착층에 의해 표시 패널(DP)에 부착될 수도 있다.
반사 방지층(RPL)은 입력 감지부(ISP) 상에 배치될 수 있다. 반사 방지층(RPL)은 외광 반사 방지 필름으로 정의될 수 있다. 반사 방지층(RPL)은 표시 장치(DD) 위에서부터 표시 패널(DP)을 향해 입사되는 외부광의 반사율을 감소시킬 수 있다. 예시적으로 반사 방지층(RPL)은 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다.
윈도우(WIN)는 반사 방지층(RPL) 상에 배치될 수 있다. 윈도우(WIN)는 외부의 스크래치 및 충격으로부터 표시 패널(DP), 입력 감지부(ISP), 및 반사 방지층(RPL)을 보호할 수 있다. 윈도우(WIN)는 광학적으로 투명한 성질을 가질 수 있다. 윈도우(WIN)를 통해 외부 광이 카메라(CAM)에 제공될 수 있다.
패널 보호 필름(PPF)은 표시 패널(DP) 아래에 배치될 수 있다. 패널 보호 필름(PPF)은 보호 기판으로 정의될 수 있다. 패널 보호 필름(PPF)은 표시 패널(DP)의 하부를 보호할 수 있다. 패널 보호 필름(PPF)은 가요성 플라스틱 물질을 포함할 수 있다. 예를 들어, 패널 보호 필름(PPF)은 폴리에틸렌테레프탈레이트(Polyethyleneterephthalate, PET)를 포함할 수 있다.
패널 보호 필름(PPF) 아래에 쿠션층(CSL)이 배치될 수 있다. 쿠션층(CSL)은 표시 모듈(DM)의 하부에 인가되는 외부의 충격을 흡수하여 표시 패널(DP)을 보호할 수 있다. 쿠션층은 소정의 탄성력을 갖는 발포(foam) 시트를 포함할 수 있다.
제1 점착층(AL1)은 표시 패널(DP)과 패널 보호 필름(PPF) 사이에 배치될 수 있다. 제1 점착층(AL1)에 의해 표시 패널(DP)과 패널 보호 필름(PPF)이 서로 합착될 수 있다. 제2 점착층(AL2)은 반사 방지층(RPL)과 입력 감지부(ISP) 사이에 배치될 수 있다. 제2 점착층(AL2)에 의해 반사 방지층(RPL)과 입력 감지부(ISP)가 서로 합착될 수 있다.
제3 점착층(AL3)은 윈도우(WIN)와 반사 방지층(RPL) 사이에 배치될 수 있다. 제3 점착층(AL3)에 의해 윈도우(WIN)와 반사 방지층(RPL)이 서로 합착될 수 있다. 제4 점착층(AL4)은 패널 보호 필름(PPF)과 쿠션층(CSL) 사이에 배치될 수 있다. 제4 점착층(AL4)에 의해 패널 보호 필름(PPF)과 쿠션층(CSL)이 서로 합착될 수 있다.
도 4는 도 3에 도시된 표시 패널의 단면을 예시적으로 도시한 도면이다.
도 4를 참조하면, 표시 패널(DP)은 기판(SUB), 기판(SUB) 상에 배치된 회로 소자층(DP-CL), 회로 소자층(DP-CL) 상에 배치된 표시 소자층(DP-OLED), 및 표시 소자층(DP-OLED) 상에 배치된 박막 봉지층(TFE)을 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 기판(SUB)은 가요성 플라스틱 물질을 포함할 수 있다. 예를 들어, 기판(SUB)은 폴리 이미드(PI:polyimide)를 포함할 수 있다. 도시하지 않았으나, 기판(SUB), 회로 소자층(DP-CL), 및 표시 소자층(DP-OLED)에는 도 3에 도시된 홀(HO)이 정의될 수 있다.
표시 소자층(DP-OLED)은 표시 영역(DA) 상에 배치될 수 있다. 박막 봉지층(TFE)은 표시 소자층(DP-OLED)을 덮도록 회로 소자층(DP-CL) 상에 배치될 수 있다.
회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)에 복수 개의 화소들이 배치될 수 있다. 화소들 각각은 회로 소자층(DP-CL)에 배치된 트랜지스터 및 표시 소자층(DP-OLED)에 배치되어 트랜지스터에 연결된 발광 소자를 포함할 수 있다. 화소의 구성은 이하 상세히 설명될 것이다.
도 5는 도 4에 도시된 표시 패널의 평면도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 표시 장치(DD)는 표시 패널(DP), 주사 구동부(SDV)(scan driver), 데이터 구동부(DDV)(data driver), 및 발광 구동부(EDV)(emission driver)를 포함할 수 있다. 주사 구동부(SDV), 데이터 구동부(DDV), 및 발광 구동부(EDV)는 표시 패널(DP)에 배치될 수 있다.
표시 패널(DP)은 제1 방향(DR1)으로 연장하는 장변들 및 제2 방향(DR2)으로 연장하는 단변들을 가질 수 있다. 표시 패널(DP)은 홀(HO)이 정의된 홀 영역(HA), 홀 영역(HA)을 둘러싸는 표시 영역(DA), 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다.
표시 패널(DP)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL), 복수 개의 데이터 라인들(DL), 및 복수 개의 발광 라인들(EL)을 포함할 수 있다. m 및 n은 자연수이다. 화소들(PX)은 표시 영역(DA)에 배치되고, 주사 라인들(SL), 데이터 라인들(DL), 및 발광 라인들(EL)에 연결될 수 있다. 화소들(PX)은 홀 영역(HA) 주변에 배치될 수 있다. 화소들(PX)은 홀 영역(HA)에 배치되지 않을 수 있다.
주사 구동부(SDV), 데이터 구동부(DDV), 및 발광 구동부(EDV)는 비표시 영역(NDA)에 배치될 수 있다. 주사 구동부(SDV) 및 발광 구동부(EDV)는 표시 패널(DP)의 장변들에 각각 인접하게 배치될 수 있다. 데이터 구동부(DDV)는 집적 회로 칩 형태로 제작되어 표시 패널(DP)의 단변들 중 어느 한 단변에 인접하게 배치될 수 있다.
주사 라인들(SL)은 제2 방향(DR2)으로 연장되어 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL)은 제1 방향(DR1)으로 연장되어 데이터 구동부(DDV)에 연결될 수 있다. 발광 라인들(EL)은 제2 방향(DR2)으로 연장되어 발광 구동부(EDV)에 연결될 수 있다.
주사 구동부(SDV)는 복수 개의 주사 신호들을 생성하고, 주사 신호들은 주사 라인들(SL)을 통해 화소들(PX)에 인가될 수 있다. 주사 신호들은 순차적으로 화소들(PX)에 인가될 수 있다. 데이터 구동부(DDV)는 복수 개의 데이터 전압들을 생성하고, 데이터 전압들은 데이터 라인들(DL)을 통해 화소들(PX)에 인가될 수 있다. 발광 구동부(EDV)는 복수 개의 발광 신호들을 생성하고, 발광 신호들은 발광 라인들(EL)을 통해 화소들(PX)에 인가될 수 있다.
도시하지 않았으나, 표시 장치(DD)는 주사 구동부(SDV), 데이터 구동부(DDV), 및 발광 구동부(EDV)의 동작을 제어하기 위한 타이밍 컨트롤러(미 도시됨)를 포함할 수 있다.
화소들(PX)은 주사 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도의 광을 발광함으로써 영상을 표시할 수 있다. 화소들(PX)의 발광 시간은 발광 신호들에 의해 제어될 수 있다.
도 6은 도 5에 도시된 홀 영역의 주변을 확대하여 도시한 도면이다.
도 6을 참조하면, 홀 영역(HA)의 경계 및 홀(HO) 사이에 홈(GV)이 정의될 수 있다. 홈(GV)은 홀(HO)의 경계를 따라 배치되어 홀(HO)을 둘러쌀 수 있다. 홈(GV)은 복수 개로 제공될 수 있다. 홈(GV)의 단면 구조는 이하, 홀(HO) 주변의 단면을 도시한 도 12에서 상세히 설명될 것이다.
홈(GV)은 원형의 링 형상을 가질 있다. 다만, 이는 예시적으로 도시한 것이고, 홈(GV)은 다각형 및 타원 형상의 폐라인으로 형성될 수 있다. 또한, 홈(GV)은 부분적으로 단절된 복수 개의 패턴들을 포함하는 형상으로 형성될 수 있다.
화소들(PX)은 홀 영역(HA)을 둘러싸도록 배치될 수 있다. 홀 영역(HA) 주변의 화소들(PX)은 홀 영역(HA)을 경유하여 연장된 주사 라인(SL), 데이터 라인(DL), 및 발광 라인(EL)에 연결될 수 있다. 이하 설명될 행은 제2 방향(DR2)에 대응되고, 열은 제1 방향(DR1)에 대응될 수 있다.
홀 영역(HA)을 사이에 두고 배치된 h번째 행(ROW_h)의 화소들(PX)은, 제2 방향(DR2)으로 연장하고 홀 영역(HA) 내에서 홀 영역(HA)의 경계를 따라 연장된 주사 라인(SL)에 연결될 수 있다. h번째 행(ROW_h)의 화소들(PX)은 제2 방향(DR2)으로 연장하고, 홀 영역(HA) 내에서 홀 영역(HA)의 경계를 따라 연장된 발광 라인(EL)에 연결될 수 있다. h는 자연수이다.
홀 영역(HA)을 사이에 두고 배치된 k번째 열(COL_k)의 화소들(PX)은 제1 방향(DR1)으로 연장하고, 홀 영역(HA) 내에서 홀 영역(HA)의 경계를 따라 연장된 데이터 라인(DL)에 연결될 수 있다. k는 자연수이다.
도 7은 도 5에 도시된 어느 한 화소의 단면 구성을 예시적으로 도시한 도면이다.
도 7을 참조하면, 화소(PX)는 기판(SUB) 상에 배치되고, 발광 소자(OLED) 및 발광 소자(OLED)에 연결된 트랜지스터(TR)를 포함할 수 있다. 발광 소자(OLED)는 제1 전극(E1), 제2 전극(E2), 및 발광층(EML)을 포함할 수 있다. 제1 전극(E1)은 애노드 전극일 수 있으며, 제2 전극(E2)은 캐소드 전극일 수 있다. 발광 소자(OLED)는 유기 발광 소자로 정의될 수 있다.
기판(SUB) 상에 베리어층(barrier layer, BR)이 배치되고, 베리어층(BR) 상에 버퍼층(buffer layer, BF)이 배치될 수 있다. 베리어층(BR) 및 버퍼층(BF)은 기판(SUB)을 통해 유입되는 산소나 수분이 화소(PX)에 침투되지 않도록 차단할 수 있다. 또한, 베리어층(BR) 및 버퍼층(BF)은 화소(PX)가 기판(SUB) 상에 안정적으로 형성되도록 기판(SUB)의 표면 에너지를 감소시킬 수 있다.
예시적으로, 베리어층(BR) 및 버퍼층(BF)이 기판(SUB) 상에 배치되었으나, 본 발명의 실시 예는 이에 한정되지 않는다. 예를 들어, 베리어층(BR) 및 버퍼층(BF) 중 적어도 하나는 생략될 수 있다. 또한, 베리어층(BR) 및 버퍼층(BF) 외에 추가적인 층들이 기판(SUB) 상에 더 적층될 수도 있다.
버퍼층(BFL) 상에 트랜지스터(TR)의 반도체층(SM)이 배치될 수 있다. 반도체층(SM)은 비정질(Amorphous) 실리콘 또는 다결정질(Poly) 실리콘과 같은 무기 재료의 반도체나 유기 반도체를 포함할 수 있다. 또한, 반도체층(SM)은 산화물 반도체(oxide semiconductor)를 포함할 수 있다. 도 7에 도시되지 않았으나, 반도체층(SM)은 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이의 채널 영역을 포함할 수 있다.
반도체층(SM)을 덮도록 버퍼층(BFL) 상에 제1 절연층(IL1)이 배치될 수 있다. 제1 절연층(IL1) 상에 반도체층(SM)과 중첩하는 트랜지스터(TR)의 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 반도체층(SM)의 채널 영역과 중첩되도록 배치될 수 있다. 게이트 전극(GE)을 덮도록 제1 절연층(IL1) 상에 제2 절연층(IL2)이 배치될 수 있다.
제2 절연층(IL2) 상에 상부 전극(UE)이 배치될 수 있다. 평면 상에서 봤을 때, 상부 전극(UE)은 게이트 전극(GE)과 중첩할 수 있다. 화소(PX)는 커패시터를 포함할 수 있으며, 상부 전극(UE)은 게이트 전극(GE)과 상이한 전기적 신호를 수신하여 커패시터의 일 전극으로 기능할 수 있다. 그러나, 이는 예시적으로 설명된 것이며, 본 발명의 실시예에서, 상부 전극(UE)은 생략될 수도 있다. 상부 전극(UE)을 덮도록 제2 절연층(IL2) 상에 제3 절연층(IL3)이 배치될 수 있다.
제3 절연층(IL3) 상에 트랜지스터(TR)의 소스 전극(SE) 및 드레인 전극(DE)이 서로 이격되어 배치될 수 있다. 소스 전극(SE)은 제1, 제2, 및 제3 절연층들(IL1,IL2,IL3)에 정의된 제1 컨택홀(CH1)을 통해 반도체층(SM)의 소스 영역에 연결될 수 있다. 드레인 전극(DE)은 제1, 제2, 및 제3 절연층들(IL1,IL2,IL3)에 정의된 제2 컨택홀(CH2)을 통해 반도체층(SM)의 드레인 영역에 연결될 수 있다.
트랜지스터(TR)의 소스 전극(SE) 및 드레인 전극(DE)을 덮도록 제3 절연층(IL3) 상에 제4 절연층(IL4)이 배치될 수 있다.
제4 절연층(IL4) 상에 제1 전극(E1)이 배치될 수 있다. 제1 전극( E1)은 제4 절연층(IL4)에 정의된 제3 컨택홀(CH3)을 통해 드레인 전극(DE) 에 연결될 수 있다.
제1 전극(E1) 및 제4 절연층(IL4) 상에 제1 전극(E1)의 소정의 부분을 노출시키는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)에는 제1 전극(E1)의 소정의 부분을 노출시키기 위한 개구부(PX_OP)가 정의될 수 있다.
제1 전극(E1) 및 화소 정의막(PDL) 상에 발광층(EML)이 배치될 수 있다. 발광층(EML) 상에 제2 전극(E2)이 배치될 수 있다. 발광층(EML) 및 제2 전극(E2)은 제1 전극(E1) 및 화소 정의막(PDL) 상에 공통으로 배치될 수 있다. 발광층(EML)은 적색, 녹색, 및 청색을 발광하는 물질들 중 적어도 어느 하나의 물질을 포함할 수 있으며, 형광 물질 또는 인광 물질을 포함할 수 있다. 발광층(EML)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다.
본 발명의 실시예에서, 발광층(EML)이 제1 전극(E1) 및 화소 정의막(PDL) 상에 일체의 형상을 가진 층으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 발광층(EML)은 개구부(PX_OP)에 대응하는 영역에만 배치될 수도 있다. 발광층(EML)은 전하 제어층을 더 포함할 수 있다. 전하 제어층은 전하의 이동을 제어하여 발광 소자(OLED)의 발광 효율 및 수명을 향상시킬 수 있다. 전하 제어층은 정공 수송 물질, 정공 주입 물질, 전자 수송 물질, 및 전자 주입 물질 중 적어도 어느 하나를 포함할 수 있다.
박막 봉지층(TFE)은 제2 전극(E2) 상에 배치될 수 있다. 박막 봉지층(TFE)은 제2 전극(E2) 상에 배치된 제1 봉지층(EN1), 제1 봉지층(EN1) 상에 배치된 제2 봉지층(EN2), 및 제2 봉지층(EN2) 상에 배치된 제3 봉지층(EN3)을 포함할 수 있다. 제1 및 제3 봉지층들(EN1,EN3)은 무기 절연층일 수 있고, 제2 봉지층(EN2)은 유기 절연층일 수 있다.
제1 및 제3 봉지층들(EN1,EN3)은 수분/산소로부터 화소들을 보호할 수 있다. 제2 봉지층(EN2)은 먼지 입자와 같은 이물질로부터 화소들(PX)을 보호할 수 있다. 전술한 입력 감지부(ISP)는 박막 봉지층(TFE) 상에 배치될 수 있다.
베리어층(BR)부터 제4 절연층(IL4)까지의 층은 회로 소자층(DP-CL)으로 정의될 수 있다. 제1 전극(E1)부터 제2 전극(E2)까지의 층은 표시 소자층(DP-OLED)으로 정의될 수 있다.
제1 전압이 제1 전극(E1)에 인가되고, 제1 전압보다 낮은 레벨을 갖는 제2 전압이 제2 전극(E2)에 인가될 수 있다. 발광층(EML)에 주입된 정공과 전자가 결합하여 여기자(exciton)가 형성되고, 여기자가 바닥 상태로 전이하면서 발광 소자(OLED)가 발광될 수 있다. 발광 소자(OLED)가 발광되어, 영상이 표시될 수 있다.
도 8은 도 3에 도시된 입력 감지부의 평면도이다.
도 8을 참조하면, 입력 감지부(ISP)는 표시 패널(DP) 상에 배치될 수 있다. 입력 감지부(ISP)는 복수 개의 감지 전극들(SE1,SE2), 복수 개의 감지 라인들(SNL1,SNL2,SNL3), 복수 개의 감지 패드들(SPD1,SPD2,SPD3), 복수 개의 제1 내지 제4 패드들(PD1~PD4), 및 크랙 감지부(CDT)를 포함할 수 있다.
입력 감지부(ISP)는 홀(HO)이 정의된 홀 영역(HA), 홀 영역(HA) 주변의 활성 영역(AA), 및 활성 영역(AA) 주변의 비활성 영역(NAA)을 포함할 수 있다. 활성 영역(AA)은 표시 영역(DA)에 중첩하고, 비활성 영역(NAA)은 비표시 영역(NDA)에 중첩할 수 있다. 활성 영역(AA)은 제2 영역으로 정의되고, 비활성 영역(NAA)은 제3 영역으로 정의될 수 있다.
감지 전극들(SE1,SE2)은 활성 영역(AA)에 배치될 수 있다. 감지 전극들(SE1,SE2)은 홀 영역(HA)에 배치되지 않을 수 있다. 감지 라인들(SNL1,SNL2,SNL3)은 감지 전극들(SE1,SE2)의 일단들에 연결되고, 비활성 영역(NAA)으로 연장하여 감지 패드들(SPD1,SPD2,SPD3)에 연결될 수 있다.
크랙 감지부(CDT)는 홀 영역(HA) 내에 배치되고, 활성 영역(AA)으로 연장하여 감지 전극들(SE1,SE2)과 절연될 수 있다. 크랙 감지부(CDT)는 비활성 영역(NAA)으로 연장하여 제1 내지 제4 패드들(PD1,PD2,PD3,PD4)에 연결될 수 있다.
감지 패드들(SPD1,SPD2,SPD3) 및 제1 내지 제4 패드들(PD1,PD2,PD3,PD4)은 연성 인쇄 회로 기판(Flexible Printed Circuit Board)(미 도시됨)을 통해 입력 감지부(ISP)를 제어하기 위한 입력 감지 제어부(미 도시됨)에 연결될 수 있다.
감지 전극들(SE1,SE2)은 제1 방향(DR1)으로 연장하여 제2 방향(DR2)으로 배열된 복수 개의 제1 감지 전극들(SE1) 및 제2 방향(DR2)으로 연장하여 제1 방향(DR1)으로 배열된 복수 개의 제2 감지 전극들(SE2)을 포함할 수 있다. 제2 감지 전극들(SE2)은 제1 감지 전극들(SE1)과 서로 절연되어 교차하도록 연장할 수 있다. 제1 감지 전극들(SE1)은 출력 감지 전극들로 정의되고, 제2 감지 전극들(SE2)은 입력 감지 전극들로 정의될 수 있다.
감지 라인들(SNL1,SNL2,SNL3)은 복수 개의 제1 감지 라인들(SNL1), 복수 개의 제2 감지 라인들(SNL2), 및 복수 개의 제3 감지 라인들(SNL3)을 포함할 수 있다. 제1 감지 라인들(SNL1)은 제1 감지 전극들(SE1)의 하단들에 연결되어 비활성 영역(NAA)으로 연장될 수 있다. 제2 감지 라인들(SNL2)은 제2 감지 전극들(SE2)의 일단들에 연결되어 비활성 영역(NAA)으로 연장할 수 있다. 제3 감지 라인들(SNL3)은 제1 감지 전극들(SE1)의 상단들에 연결되어 비활성 영역(NAA)으로 연장할 수 있다.
감지 패드들(SPD1,SPD2,SPD3)은 복수 개의 제1 감지 패드들(SPD1), 복수 개의 제2 감지 패드들(SPD2), 및 복수 개의 제3 감지 패드들(SPD3)을 포함할 수 있다. 평면 상에서 봤을 때, 제1, 제2, 및 제3 감지 패드들(SPD1,SPD2,SPD3)은 입력 감지부(ISP)의 하단에 인접하게 배치될 수 있다. 평면 상에서 봤을 때, 제1, 제2, 및 제3 감지 패드들(SPD1,SPD2,SPD3)은 데이터 구동부(DDV)가 배치된 영역을 사이에 두고 배치될 수 있다.
데이터 구동부(DDV)는 제2 감지 패드들(SPD2)과 제1 및 제3 감지 패드들(SPD1,SPD3) 사이에 배치될 수 있다. 예를 들어, 제1 및 제3 감지 패드들(SPD1,SPD3)은 데이터 구동부(DDV)의 우측에 배치되고, 제2 감지 패드들(SPD2)은 데이터 구동부(DDV)의 좌측에 배치될 수 있다. 제1 감지 패드들(SPD1)은 제3 감지 패드들(SPD3) 및 데이터 구동부(DDV) 사이에 배치될 수 있다.
제1 감지 라인들(SNL1)은 비활성 영역(NAA)으로 연장하여 제1 감지 패드들(SPD1)에 연결될 수 있다. 제2 감지 라인들(SNL2)은 비활성 영역(NAA)으로 연장하여 제2 감지 패드들(SPD2)에 연결될 수 있다. 제3 감지 라인들(SNL3)은 비활성 영역(NAA)으로 연장하여 제3 감지 패드들(SPD3)에 연결될 수 있다.
입력 감지부(ISP)는 상호 감지 모드로 구동될 수 있다. 예를 들어, 제2 감지 라인들(SNL2)을 통해 제2 감지 전극들(SE2)에 구동 신호들이 인가되고, 제1 감지 전극들(SE1)로부터 제1 및 제3 감지 라인들(SNL1,SNL3)을 통해 센싱 신호들이 출력될 수 있다.
제1 감지 전극들(SE1) 각각은 제1 방향(DR1)으로 배열된 복수 개의 제1 감지부들(SP1) 및 제1 감지부들(SP1)을 연결하는 복수 개의 연결부들(CP)을 포함할 수 있다. 연결부들(CP) 각각은 제1 방향(DR1)으로 서로 인접한 2개의 제1 감지부들(SP1) 사이에 배치되어 2 개의 제1 감지부들(SP1)을 전기적으로 연결할 수 있다.
제2 감지 전극들(SE2) 각각은 제2 방향(DR2)으로 배열된 복수 개의 제2 감지부들(SP2) 및 제2 감지부들(SP2) 사이에 배치된 분기부들(BP)을 포함할 수 있다. 분기부들(BP) 각각은 제2 방향(DR2)으로 서로 인접한 2개의 제2 감지부들(SP2) 사이에 배치되어 2 개의 제2 감지부들(SP2)로부터 연장될 수 있다. 분기부들(BP)은 제2 감지부들(SP2)과 일체로 형성될 수 있다.
제1 감지부들(SP1) 및 제2 감지부들(SP2)은 서로 중첩하지 않고 서로 이격되어, 서로 교호적으로 배치될 수 있다. 제1 감지부들(SP1) 및 제2 감지부들(SP2)에 의해 정전 용량이 형성될 수 있다. 연결부들(CP)은 분기부들(BP)과 서로 절연되어 교차하도록 연장할 수 있다.
제1 및 제2 감지부들(SP1,SP2) 및 분기부들(BP)은 동일층에 배치될 수 있다. 연결부들(CP)은 제1 및 제2 감지부들(SP1,SP2) 및 분기부들(BP)과 다른 층에 배치될 수 있다. 연결부들(CP)은 제1 및 제2 감지부들(SP1,SP2) 및 분기부들(BP)보다 아래에 배치될 수 있다.
제1 및 제2 감지부들(SP1,SP2) 중 홀 영역(HA)에 인접하는 제1 및 제2 감지부들(SP1,SP2)은 다른 제1 및 제2 감지부들(SP1,SP2)과 상이한 형상을 가질 수 있다. 예를 들어, 4 개의 제2 감지부들(SP2)은 홀 영역(HA)을 둘러쌀 수 있다. 홀 영역(HA)에 인접하는 4 개의 제2 감지부들(SP2) 각각의 일부분은 홀 영역(HA)에 경계에 대응하는 형상을 갖도록 변형될 수 있다. 그러나, 이에 한정되지 않고, 홀 영역(HA)의 위치에 따라, 홀 영역(HA)에 인접하는 4 개의 제1 감지부들(SP1) 각각의 일부분이 변형될 수도 있다.
크랙 감지부(CDT)는 크랙 감지 패턴(CDP), 크랙 감지 라인(CDL), 및 연결부(CPT)를 포함할 수 있다. 크랙 감지 패턴(CDP), 크랙 감지 라인(CDL), 및 연결부(CPT)는 도전 물질을 포함할 수 있다.
크랙 감지 패턴(CDP)은 홀 영역(HA) 내에 배치될 수 있다. 크랙 감지 패턴(CDP)은 일단 및 타단을 포함하는 개곡선으로 형성될 수 있다. 크랙 감지 패턴(CDP)은 홀 영역(HA) 내에서 홀(HO)을 둘러싸도록 배치될 수 있다.
크랙 감지 라인(CDL)은 비활성 영역(NAA)에 배치되어 입력 감지부(ISP)의 테두리를 따라 연장할 수 있다. 크랙 감지 라인(CDL)은 제1 내지 제4 패드들(PD1~PD4)에 연결될 수 있다. 크랙 감지 라인(CDL)은 제1, 제2, 및 제3 감지 라인들(SNL1,SNL2,SNL3)보다 외측에 배치될 수 있다.
크랙 감지 라인(CDL)은 제1 크랙 감지 라인(CDL1) 및 제1 크랙 감지 라인(CDL1)보다 외측에 배치되어 입력 감지부(ISP)의 테두리에 인접한 제2 크랙 감지 라인(CDL2)을 포함할 수 있다. 제1 크랙 감지 라인(CDL1) 및 제2 크랙 감지 라인(CDL2)은 비활성 영역(NAA)에 배치되어 입력 감지부(ISP)의 상단 및 입력 감지부(ISP)의 좌측 및 우측을 따라 연장할 수 있다. 제1 크랙 감지 라인(CDL1) 및 제2 크랙 감지 라인(CDL2)은 입력 감지부(ISP)의 하단을 향해 연장할 수 있다
제1 패드(PD1) 및 제2 패드(PD2)는 제2 감지 패드(SPD2)의 좌측에 배치될 수 있다. 제1 패드(PD1)는 제2 패드(PD2)와 제2 감지 패드(SPD2) 사이에 배치될 수 있다. 제3 패드(PD3) 및 제4 패드(PD4)는 제3 감지 패드(SPD3)의 우측에 배치될 수 있다. 제3 패드(PD3)는 제4 패드(PD4)와 제3 감지 패드(SPD3) 사이에 배치될 수 있다.
제1 크랙 감지 라인(CDL1)은 제1 패드(PD1) 및 제3 패드(PD3)에 연결될 수 있다. 제1 크랙 감지 라인(CDL1)의 일단은 제1 패드(PD1)에 연결되고, 제1 크랙 감지 라인(CDL1)의 타단은 제3 패드(PD3)에 연결될 수 있다.
제2 크랙 감지 라인(CDL2)은 제2 패드(PD2) 및 제4 패드(PD4)에 연결될 수 있다. 제2 크랙 감지 라인(CDL2)의 일단은 제2 패드(PD2)에 연결되고, 제2 크랙 감지 라인(CDL2)의 타단은 제4 패드(PD4)에 연결될 수 있다.
연결부(CPT)는 크랙 감지 패턴(CDP)에 연결되어 제1 방향(DR1)으로 연장할 수 있다. 연결부(CPT)는 홀 영역(HA)과 비활성 영역(NAA) 사이의 제1 및 제2 감지 전극들(SE1,SE2)을 경유하여 비활성 영역(NAA)으로 연장할 수 있다. 연결부(CPT)는 제1 및 제2 감지 전극들(SE1,SE2)과 절연될 수 있다. 연결부(CPT)는 비활성 영역(NAA)에서 크랙 감지 라인(CDL)에 연결될 수 있다.
연결부(CPT)는 제1 방향(DR1)으로 연장하여 제2 방향(DR2)으로 서로 이격된 제1 연결부(CPT1) 및 제2 연결부(CPT2)를 포함할 수 있다. 제1 연결부(CPT1)는 크랙 감지 패턴(CDP)의 일단 및 제1 크랙 감지 라인(CDL1)에 연결될 수 있다. 제2 연결부(CPT2)는 크랙 감지 패턴(CDP)의 타단 및 제2 크랙 감지 라인(CDL2)에 연결될 수 있다.
홀 영역(HA)이나 비활성 영역(NAA)의 크랙(crack) 등과 같은 표시 장치(DD)의 손상이 크랙 감지부(CDT)에 의해 검출될 수 있다. 제1 패드(PD1) 및 제3 패드(PD3)는 입력 단자들이고, 제2 패드(PD2) 및 제4 패드(PD4)는 출력 단자들일 수 있다.
제1 패드(PD1)를 통해 수신된 전기적 신호는, 제1 크랙 감지 라인(CDL1), 크랙 감지 패턴(CDP), 및 제2 크랙 감지 라인(CDL2)을 지나 제2 패드(PD2)로 출력될 수 있다. 또한, 제3 패드(PD3)를 통해 수신된 전기적 신호는, 제1 크랙 감지 라인(CDL1), 크랙 감지 패턴(CDP), 및 제2 크랙 감지 라인(CDL2)을 지나 제4 패드(PD4)로 출력될 수 있다.
제2 패드(PD2) 및 제4 패드(PD4) 각각에서 감지된 신호가 기준 신호 대비 낮은 레벨 또는 제로(0) 레벨로 감지될 경우, 제1 및 제2 크랙 감지 라인들(CDL1,CDL2)이 모두 손상되었거나, 크랙 감지 패턴(CDP)이 손상되었을 수 있다. 따라서, 홀 영역(HA) 내에서의 크랙 발생 여부가 감지될 수 있다.
또한, 제2 패드(PD2) 및 제4 패드(PD4) 중 어느 하나의 패드에서 감지된 신호만 불량으로 감지되는 경우, 크랙 감지 라인(CDL)이 손상되었을 수 있다. 따라서, 비활성 영역(NAA)의 크랙 발생 여부가 감지될 수 있다.
본 발명에 실시 예에서, 크랙 감지부(CDT)를 통해 표시 장치(DD)의 크랙 여부가 용이하게 검출될 수 있다. 따라서, 별도의 검사 회로나 검사 장치 없이도 표시 장치(DD)의 불량 여부가 검출될 수 있다. 크랙 감지부(CDT)의 보다 세부적인 구성은 이하 상세히 설명될 것이다.
도 9는 홀 영역의 주변에 배치된 제1 및 제2 감지부들의 확대도이다. 도 10은 도 9에 도시된 Ⅱ-Ⅱ'선의 단면도이다. 도 11은 도 9에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
예시적으로, 도 10 및 도 11에는 박막 봉지층(TFE) 상에 배치된 제1 및 제2 감지부들(SP1,SP2)이 도시되었으며, 박막 봉지층(TFE) 아래의 구성들은 생략되었다.
도 9 및 도 10을 참조하면, 제1 감지 전극들(SE1) 각각은 복수 개의 제1 감지부들(SP1), 복수 개의 제1 더미 패턴들(DPT1), 및 복수 개의 연결부들(CP)을 포함할 수 있다. 제1 더미 패턴들(DPT1)은 제1 감지부들(SP1) 각각에 정의된 복수 개의 제1 개구부들(OP1)에 배치될 수 있다. 연결부들(CP)은 제1 감지부들(SP1)을 서로 연결할 수 있다.
예시적으로, 도 9에서, 제1 개구부들(OP1)이 정의된 제1 감지부들(SP1)과 제1 더미 패턴들(DPT1) 사이의 경계(BAL1)는 라인으로 도시되었다. 그러나, 도 10에 도시된 바와 같이, 제1 감지부들(SP1)과 제1 더미 패턴들(DPT1) 사이의 경계(BAL1)에서 제1 감지부들(SP1)과 제1 더미 패턴들(DPT1)은 서로 이격되어 절연될 수 있다.
박막 봉지층(TFE) 상에 제1 절연층(T_INS1)이 배치될 수 있다. 제1 절연층(T_INS1) 상에 연결부들(CP)이 배치될 수 있다. 연결부들(CP)을 덮도록 제1 절연층(T_INS1) 상에 제2 절연층(T_INS2)이 배치될 수 있다. 제2 절연층(T_INS2) 상에 제1 감지부들(SP1), 분기부들(BP), 및 제1 더미 패턴들(DPT1)이 배치될 수 있다. 제1 감지부들(SP1)은 제2 절연층(T_INS2)에 정의된 복수 개의 제1 컨택홀들(T_CH1)을 통해 연결부들(CP)에 연결될 수 있다.
제3 절연층(T_INS3)은 제1 감지부들(SP1), 분기부들(BP), 및 제1 더미 패턴들(DPT1)을 덮도록 제2 절연층(T_INS2) 상에 배치될 수 있다. 제1, 제2, 및 제3 절연층들(T_INS1, T_INS2, T_INS3) 각각은 무기막 및/또는 유기막을 포함할 수 있다.
도 9 및 도 11을 참조하면, 제2 감지 전극들(SE2) 각각은 복수 개의 제2 감지부들(SP2), 복수 개의 제2 더미 패턴들(DPT2), 및 복수 개의 분기부들(BP)을 포함할 수 있다. 제2 더미 패턴들(DPT2)은 제2 감지부들(SP2) 각각에 정의된 복수 개의 제2 개구부들(OP2)에 배치될 수 있다.
예시적으로, 도 9에서, 제2 개구부들(OP2)이 정의된 제2 감지부들(SP2)과 제2 더미 패턴들(DPT2) 사이의 경계(BAL2)는 라인으로 도시되었다. 그러나, 도 11에 도시된 바와 같이, 제2 감지부들(SP2)과 제2 더미 패턴들(DPT2) 사이의 경계(BAL2)에서 제2 감지부들(SP2)과 제2 더미 패턴들(DPT2)은 서로 이격되어 절연될 수 있다.
제2 절연층(T_INS2) 상에 제2 감지부들(SP2), 분기부들(BP), 및 제2 더미 패턴들(DPT2)이 배치될 수 있다. 분기부들(BP)은 제2 감지부들(SP2)로부터 연장될 수 있다. 분기부들(BP)은 제2 감지부들(SP2)과 일체로 형성될 수 있다. 분기부들(BP)은 연결부들(CP)과 교차하도록 연장될 수 있다. 분기부들(BP)은 제2 절연층(T_INS2)에 의해 연결부들(CP)과 절연될 수 있다.
제3 절연층(T_INS3)은 제2 감지부들(SP2), 분기부들(BP), 및 제2 더미 패턴들(DPT2)을 덮도록 제2 절연층(T_INS2) 상에 배치될 수 있다.
도 9를 참조하면, 제1 감지부들(SP1) 및 제2 감지부들(SP2) 사이의 경계(BAL3)는 라인으로 도시되었다. 그러나, 실질적으로, 경계들(BAL1,BAL2)과 같이, 경계(BAL3)에서 제1 감지부들(SP1) 및 제2 감지부들(SP2)은 서로 이격되어 절연될 수 있다.
제1 감지부들(SP1) 및 제2 감지부들(SP2) 각각은 대략적으로 마름모 형상을 가질 수 있다. 또한, 제1 감지부들(SP1) 및 제2 감지부들(SP2) 각각의 테두리에는 복수 개의 돌출 패턴들(PT)이 정의될 수 있다.
제1 연결부(CPT1)는 연장 라인(EXL), 제1 연결 라인(CNL1), 제1 연결 패턴(CT1), 및 제1 연장 라인(EXL1)을 포함할 수 있다. 제2 연결부(CPT2)는 제2 연결 라인(CNL2), 제2 연결 패턴(CT2), 및 제2 연장 라인(EXL2)을 포함할 수 있다. 제1 연결 패턴(CT1) 및 제2 연결 패턴(CT2)은 연결 패턴으로 정의될 수 있다.
제1 및 제2 연결 패턴들(CT1,CT2)은 감지 전극들(SE1,SE2)과 절연될 수 있다. 예를 들어, 홀 영역(HA)과 비활성 영역(NAA)(또는 비표시 영역(NDA)) 사이에 배치된 제1 개구부들(OP1) 중 일부 개구부들은 비활성 영역(NAA)을 향해 개구될 수 있다. 비활성 영역(NAA)을 향해 개구된 일부 개구부들은 제1 서브 개구부(SOP1) 및 제2 서브 개구부(SOP2)로 정의될 수 있다.
제1 연결 패턴(CT1)은 제1 서브 개구부(SOP1)에 배치될 수 있다. 제2 연결 패턴(CT2)은 제2 서브 개구부(SOP2)에 배치될 수 있다. 제1 및 제2 연결 패턴들(CT1,CT2)은 제1 및 제2 서브 개구부들(SOP1,SOP2)에 배치됨으로써, 제1 감지부들(SP1)과 서로 이격되어 제1 감지부들(SP1)과 서로 절연될 수 있다.
크랙 감지 패턴(CDP)은 제1 감지부들(SP1), 분기부들(BP), 및 제2 감지부들(SP2)과 동일층에 배치될 수 있다. 제1 연결 패턴(CT1)은 제2 연결 패턴(CT2)과 다른 층에 배치될 수 있다. 제1 연결 패턴(CT1)은 크랙 감지 패턴(CDP)과 동일층에 배치되고, 제2 연결 패턴(CT2)은 크랙 감지 패턴(CDP)과 다른층에 배치될 수 있다. 제2 연결 패턴(CT2)은 연결부들(CP)과 동일층에 배치될 수 있다.
제1 및 제2 연결 패턴들(CT1,CT2)은 제1 및 제2 연결 라인들(CNL1,CNL2) 및 연장 라인(EXL)을 통해 크랙 감지 패턴(CDP)에 연결될 수 있다. 제1 및 제2 연결 패턴들(CT1,CT2)은 제1 및 제2 연장 라인들(EXL1,EXL2)을 통해 제1 및 제2 크랙 감지 라인들(CDL1,CDL2)에 연결될 수 있다.
제1 연결 패턴(CT1)은 연장 라인(EXL) 및 제1 연결 라인(CNL1)을 통해 크랙 감지 패턴(CDP)의 일단에 연결될 수 있다. 구체적으로, 연장 라인(EXL)은 크랙 감지 패턴(CDP)과 동일층에 배치되고, 크랙 감지 패턴(CDP)의 일단으로부터 제1 연결 패턴(CT1)을 향해 연장할 수 있다. 제1 연결 라인(CNL1)은 제2 연결 패턴(CT2)과 동일층에 배치되고, 제1 연결 패턴(CT1)과 연장 라인(EXL)을 연결할 수 있다.
제1 크랙 감지 라인(CDL1)은 제1 연결 패턴(CT1)으로부터 연장될 수 있다. 예를 들어, 제1 연장 라인(EXL1)은 제1 연결 패턴(CT1)과 동일층에 배치되어, 제1 연결 패턴(CT1)으로부터 제1 크랙 감지 라인(CDL1)으로 연장될 수 있다. 제1 연장 라인(EXL1)은 비활성 영역(NAA)(또는 비표시 영역(NDA))에 배치되어, 제1 방향(DR1)으로 연장할 수 있다. 제1 크랙 감지 라인(CDL1)은 제1 연장 라인(EXL1)과 동일층에 배치되어 제1 연장 라인(EXL1)으로부터 연장될 수 있다.
제2 연결 패턴(CT2)은 제2 연결 라인(CNL2)을 통해 크랙 감지 패턴(CDP)의 타단에 연결될 수 있다. 구체적으로, 제2 연결 라인(CNL2)은 제2 연결 패턴(CT2)과 동일층에 배치되어, 제2 연결 패턴(CT2)으로부터 홀 영역(HA)으로 연장될 수 있다. 제2 연결 라인(CNL2)은 크랙 감지 패턴(CDP)의 타단에 연결될 수 있다.
제2 크랙 감지 라인(CDL2)은 제2 연결 패턴(CT2)으로부터 연장될 수 있다. 예를 들어, 제2 연장 라인(EXL2)은 제2 연결 패턴(CT2)과 동일층에 배치되어, 제2 연결 패턴(CT2)으로부터 제2 크랙 감지 라인(CDL2)으로 연장될 수 있다. 제2 연장 라인(EXL2)은 비활성 영역(NAA)(또는 비표시 영역(NDA))에 배치되어, 제1 방향(DR1)으로 연장할 수 있다. 제2 크랙 감지 라인(CDL2)은 제2 연장 라인(EXL2)과 동일층에 배치되어 제2 연장 라인(EXL2)으로부터 연장될 수 있다.
제1 연결 라인(CNL1) 및 제2 연결 라인(CNL2)은, 분기부들(BP) 중 홀 영역(HA)과 비활성 영역(NAA) 사이에 배치된 분기부(BP)와 교차하도록 연장할 수 있다. 제1 연결 라인(CNL1) 및 제2 연결 라인(CNL2)은 연결부들(CP)과 동일층에 배치되므로, 분기부(BP)와 절연될 수 있다.
홀 영역(HA)의 상측에 배치된 제1 감지부(SP1)와 홀 영역(HA)의 하측에 배치된 제1 감지부(SP1)는 우회 라인들(ARL)을 통해 연결될 수 있다. 우회 라인들(ARL)은 홀(HO) 주변을 따라 연장되며, 제1 감지부들(SP1)과 동일층에 배치될 수 있다. 우회 라인들(ARL)은 크랙 감지 패턴(CDP)보다 외곽에 배치될 수 있다.
홀 영역(HA)의 상측에 배치된 제1 감지부(SP1)와 홀 영역(HA)의 하측에 배치된 제1 감지부(SP1)는 연장 라인(EXL) 및 제2 연결 라인(CNL2)를 사이에 두고 배치된 연결부들(CP)을 통해 우회 라인들(ARL)에 연결될 수 있다. 실질적으로, 우회 라인들(ARL)은 제2 절연층(T_INS2)에 정의된 컨택홀들(미 도시됨)을 통해 연결부들(CP)에 연결될 수 있다. 그러나, 이는 예시적으로 설명한 것으로서, 우회 라인들(ARL)은 연결부들(CP)과 동일층에 배치되어 연결부들(CP)로부터 연장될 수 있다.
도 12는 도 9에 도시된 홀 영역 및 크랙 감지 패턴부터 제1 연결 패턴까지의 단면 구성을 예시적으로 도시한 도면이다.
도 12를 참조하면, 홀(HO)과 홀 영역(HA)의 경계 사이에 홈(GV)이 정의될 수 있다. 홈(GV)은 복수 개로 제공될 수 있다. 예를 들어, 홈(GV)은 제1 홈(GV1), 제2 홈(GV2), 및 제3 홈(GV3)을 포함할 수 있다. 제1 홈(GV1), 제2 홈(GV2), 및 제3 홈(GV3)은 홀(HO)을 둘러싸는 폐 라인 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 제1 홈(GV1), 제2 홈(GV2), 및 제3 홈(GV3)은 홀(HO)의 일부 테두리를 둘러싸는 단속적인 라인 형상을 가질 수도 있다.
제1 홈(GV1), 제2 홈(GV2), 및 제3 홈(GV3) 각각은 기판(SUB)의 상면으로부터 하부로 소정의 깊이만큼 함몰되어 정의될 수 있다. 제1 홈(GV1), 제2 홈(GV2), 및 제3 홈(GV3) 각각은 기판(SUB)의 부분들이 제거되어 형성될 수 있다. 제1 홈(GV1)은 홀 영역(HA)과 표시 영역(DA) 사이의 경계에 인접할 수 있다. 제3 홈(GV3)은 홀(HO)에 인접할 수 있다. 제2 홈(GV2)은 제1 홈(GV1)과 제3 홈(GV3) 사이에 배치될 수 있다.
제1 홈(GV1), 제2 홈(GV2), 및 제3 홈(GV3)에 증착 패턴들(ELP)이 배치될 수 있다. 증착 패턴들(ELP)은 발광층(EML) 및 제2 전극(E2)과 동일한 물질을 포함하고, 발광층(EML) 및 제2 전극(E2)의 형성 시에 함께 형성될 수 있다. 증착 패턴들(ELP)은 제1 봉지층(EN1)에 의해 커버될 수 있다.
본 발명의 실시 예에서, 증착 패턴들(ELP)들이 제1, 제2, 및 제3 홈들(GV1, GV2, GV3)에 배치됨으로써, 발광층(EML)으로부터 증착 패턴들(ELP)이 연속하여 배치되지 않을 수 있다. 제1, 제2, 및 제3 홈들(GV1, GV2, GV3)에 의해 증착 패턴들(ELP)과 발광층(EML) 사이의 연속성이 차단될 수 있다. 또한, 증착 패턴들(ELP)도 서로 연속적으로 배치되지 않고 서로 이격되어 배치될 수 있다.
홀(HO)을 형성하기 위해, 홀 영역(HA) 내의 표시 패널(DP)의 부분이 절단될 수 있다. 절단 공정 시, 홀(HO)을 통해 외부의 수분이나 산소가 절단면을 통해 표시 패널(DP)에 투입될 수 있다.
증착 패턴(ELP)이 발광층(EML)으로부터 연장되어 형성되고, 증착 패턴(ELP)이 연속하여 홀(HO)까지 배치될 수 있다. 이러한 경우, 홀(HO)을 통해 투입된 외부의 수분이나 산소가 증착 패턴(ELP)을 통해 액티브 영역(AA)으로 침투할 수 있다. 액티브 영역(AA)으로 침투된 수분이나 산소에 의해 액티브 영역(AA)에 배치된 소자들이 손상될 수 있다.
그러나, 본 발명의 실시 예에서, 증착 패턴들(ELP)이 발광층(EML)과 이격되고, 또한, 증착 패턴들(ELP)이 서로 이격되어 배치됨으로써, 홀(HO)을 통해 투입된 외부의 수분이나 산소가 차단될 수 있다. 그 결과, 액티브 영역(AA)에 배치된 소자들의 손상이 방지될 수 있다.
예시적으로 3개의 제1, 제2, 및 제3 홈들(GV1, GV2, GV3)이 도시되었으나, 이에 한정되지 않고, 홀(HO) 주변에 단일 홈이 제공되거나, 홈들이 생략될 수도 있다.
제1 홈(GV1), 제2 홈(GV2), 및 제3 홈(GV3) 사이의 기판(SUB) 상에 복수 개의 댐들(DAM1,DAM2)이 배치될 수 있다. 댐들(DAM1,DAM2)은 제1 홈(GV1)과 제2 홈(GV2) 사이의 기판(SUB) 상에 배치된 제1 댐(DAM1) 및 제2 홈(GV2)과 제3 홈(GV3) 사이의 기판(SUB) 상에 배치된 제2 댐(DAM2)을 포함할 수 있다. 증착 패턴들(ELP)은 제1 및 제2 댐들(DAM1,DAM2) 상에 더 배치될 수 있다.
제1 댐(DAM1)은 베리어층(BR), 버퍼층(BF), 제1 내지 제4 절연층들(IL1~IL4), 및 화소 정의막(PDL)으로 형성될 수 있다. 제2 댐(DAM2)은 베리어층(BR), 버퍼층(BF), 및 제1 내지 제3 절연층들(IL1~IL3)로 형성될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제1 및 제2 댐들(DAM1,DAM2)은 단층 구조를 가질 수도 있다.
홀(HO)과 제3 홈(GV3) 사이의 기판(SUB) 상에 베리어층(BR)이 배치될 수 있다. 홀(HO)과 제3 홈(GV3) 사이에서 베리어층(BR) 상에 버퍼층(BF)이 배치될 수 있다. 증착 패턴들(ELP)은 홀(HO)과 제3 홈(GV3) 사이에서 버퍼층(BF) 상에 더 배치될 수 있다.
제1 및 제2 댐들(DAM1,DAM2) 각각의 폭은 상부로 갈수록 작아질 수 있다. 도 12에서 폭은 수평한 방향을 기준으로 측정된 수치를 나타낸다. 제1 및 제2 댐들(DAM1,DAM2)의 베리어층(BR) 및 버퍼층(BF)의 폭들은 제1, 제2, 및 제3 홈들(GV1, GV2, GV3) 사이의 기판(SUB)의 폭보다 클 수 있다. 이러한 이유는, 식각 공정시, 기판(SUB)의 물질과 베리어층(BR) 및 버퍼층(BF)의 물질 차이에 따라 기판(SUB)의 식각 량과 베리어층(BR) 및 버퍼층(BF)의 식각량이 서로 다르기 때문이다.
단면 구조에서, 제1, 제2, 및 제3 절연층들(IL1,IL2,IL3)의 폭들은 베리어층(BR) 및 버퍼층(BF)의 폭보다 작을 수 있다. 또한, 제4 절연층(IL4)의 폭은 제1, 제2, 및 제3 절연층들(IL1,IL2,IL3)의 폭들보다 작을 수 있다. 또한, 화소 정의막(PDL)의 폭은 제4 절연층(IL4)의 폭보다 작을 수 있다. 증착 패턴들(ELP)은 제1, 제2, 및 제3 절연층들(IL1,IL2,IL3)에 중첩하지 않는 버퍼층(BF) 상에 더 배치될 수 있다.
제2 절연층(IL2)과 제3 절연층(IL3) 상에 배선 패턴들(LN)이 배치될 수 있다. 배선 패턴들(LN)은 도 5에 도시된 데이터 라인들(DL) 또는 트랜지스터(TR)에 전원을 공급하기 위한 전원 라인일 수 있다.
제1 봉지층(EN1) 및 제3 봉지층(EN3)은 홀 영역(HA)으로 연장될 수 있다. 제1 및 제2 댐들(DAM1,DAM2)은 유기 물질을 포함하는 제2 봉지층(EN2)의 형성 영역을 구획할 수 있다. 예를 들어, 제2 봉지층(EN2)은 홀 영역(HA)으로 연장되어, 제1 댐(DMA1)까지 배치될 수 있다.
제1 봉지층(EN1)은 홀 영역(HA)에서 기판(SUB) 및 제1 및 제2 댐들(DAM1,DAM2) 상에 배치될 수 있다. 전술한 바와 같이, 제1 봉지층(EN1)은 홀 영역(HA)에서 증착 패턴들(ELP)을 덮도록 기판(SUB) 상에 배치될 수 있다. 제3 봉지층(EN3)은 홀 영역(HA)에서 제1 봉지층(EN1) 상에 배치될 수 있다.
표시 장치(DD)의 제조시 유동성을 갖는 유기 물질이 경화되어 제2 봉지층(EN2)이 형성될 수 있다. 유동성을 갖는 유기 물질이 홀 영역(HA)으로 흘러가도 제1 댐(DMA1)에서 차단될 수 있다. 제2 댐(DMA2)은 제1 댐(DAM1)을 넘치는 유기 물질을 추가로 차단할 수 있다.
감지 전극들(SE1,SE2)은 표시 영역(DA) 상에 배치될 수 있다. 절연층(INS)은 표시 패널(DP)의 홀 영역(HA)에 배치될 수 있다. 절연층(INS)은 홀 영역(HA)에서 제3 봉지층(EN3) 상에 배치될 수 있다. 표시 영역(DA)과 홀 영역(HA) 사이의 경계에 배치된 절연층(INS)의 테두리는 적어도 2단 이상의 계단 구조를 가질 수 있다.
크랙 감지 패턴(CDP)은 홀 영역(HA)에 배치될 수 있다. 크랙 감지 패턴(CDP)은 홀 영역(HA)에서 절연층(INS) 상에 배치될 수 있다. 예시적으로, 평면 상에서 봤을 때, 개곡선 형상을 갖는 크랙 감지 패턴(CDP)은 제2 홈(GV2)에 중첩할 수 있으나, 본 발명의 실시 예는 이에 한정되지 않는다. 예를 들어, 평면 상에서 봤을 때, 크랙 감지 패턴(CDP)은 제1 홈(GV1)에 중첩할 수도 있고, 제3 홈(GV3)에 중첩할 수도 있다. 또한, 평면 상에서 봤을 때, 크랙 감지 패턴(CDP)은 제1 홈(GV1)과 제2 홈(GV2) 사이 또는 제2 홈(GV2)과 제3 홈(GV3) 사이에 배치되어, 제1, 제2, 및 제3 홈들(GV1,GV2,GV3)에 중첩하지 않을 수도 있다.
표시 영역(DA)의 박막 봉지층(TFE) 상에 배치된 제1 절연층(T_INS1)은 홀 영역(HA)에 배치된 절연층(INS) 상으로 연장될 수 있다. 제2 절연층(T_INS2)은 홀 영역(HA)으로 연장하여 홀 영역(HA)에서 제1 절연층(T_INS1) 상에 배치될 수 있다. 제3 절연층(T_INS3)은 홀 영역(HA)으로 연장하여 홀 영역(HA)에서 제2 절연층(T_INS2) 상에 배치될 수 있다.
크랙 감지 패턴(CDP), 크랙 감지 패턴(CDP)으로부터 연장된 연장 라인(EXL), 및 제1 연결 패턴(CT1)은 제2 절연층(T_INS2) 상에 배치될 수 있다. 제1 연결 라인(CNL1)은 제1 절연층(T_INS1) 상에 배치될 수 있다. 제2 절연층(T_INS2)은 제1 연결 라인(CNL1) 상에 배치될 수 있다.
연장 라인(EXL) 및 제1 연결 패턴(CT1)은 제2 절연층(T_INS2)에 정의된 복수 개의 제2 컨택홀들(T_CH2)을 통해 제1 연결 라인(CNL1)에 연결될 수 있다. 제1 연결 라인(CNL1)은 제2 절연층(T_INS2)에 의해 분기부(BP) 및 제1 감지부(SP1)와 절연될 수 있다.
제3 절연층(T_INS3)은 크랙 감지 패턴(CDP), 연장 라인(EXL), 및 제1 연결 패턴(CT1)을 덮도록 제2 절연층(T_INS2) 상에 배치될 수 있다.
도 13은 도 9에 도시된 홀 영역 및 크랙 감지 패턴부터 제2 연결 패턴까지의 단면 구성을 예시적으로 도시한 도면이다. 도 14는 도 9에 도시된 홀 영역 및 우회 라인부터 홀 영역에 인접한 제1 감지부까지의 단면 구성을 예시적으로 도시한 도면이다.
이하, 도 12에서 설명된 구성과 동일한 구성에 대한 설명은 도 13 및 도 14에서 생략될 것이다.
도 13을 참조하면, 제2 연결 패턴(CT2) 및 제2 연결 패턴(CT2)으로부터 연장된 제2 연결 라인(CNL2)은 제1 절연층(T_INS1) 상에 배치될 수 있다. 제2 절연층(T_INS2)은 제2 연결 패턴(CT2) 및 제2 연결 라인(CNL2) 상에 배치될 수 있다.
크랙 감지 패턴(CDP)은 제2 절연층(T_INS2)에 정의된 제3 컨택홀(T_CH3)을 통해 제2 연결 라인(CNL2)에 연결될 수 있다. 제2 연결 라인(CNL2)은 제2 절연층(T_INS2)에 의해 분기부(BP) 및 제1 감지부(SP1)와 절연될 수 있다.
도 14를 참조하면, 우회 라인(ARL)은 제2 절연층(T_INS2) 상에 배치될 수 있다. 우회 라인(ARL) 및 제1 감지부(SP1)는 제2 절연층(T_INS2)에 정의된 복수 개의 제4 컨택홀들(T_CH4)을 통해 연결부(CP)에 연결될 수 있다. 제3 절연층(T_INS3)은 우회 라인(ARL)을 덮도록 제2 절연층(T_INS2) 상에 배치될 수 있다.
도 15는 도 9에 도시된 홀 영역의 상단에 인접한 감지 전극들 및 연결 패턴의 메쉬 구조를 보여주는 도면이다.
도 15를 참조하면, 제1 및 제2 감지부들(SP1,SP2), 제1 및 제2 더미 패턴들(DPT1,DPT2), 및 제1 및 제2 연결 패턴들(CT1,CT2) 각각은 메쉬 형상을 가질 수 있다. 예를 들어, 제1 및 제2 감지부들(SP1,SP2), 제1 및 제2 더미 패턴들(DPT1,DPT2), 및 제1 및 제2 연결 패턴들(CT1,CT2) 각각은 제1 대각 방향(DDR1)으로 연장하는 복수 개의 제1 메쉬선들(MSL1) 및 제2 대각 방향(DDR2)으로 연장하는 복수 개의 제2 메쉬선들(MSL2)을 포함할 수 있다.
제1 대각 방향(DDR1)은 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면 상에서 제1 및 제2 방향들(DR1,DR2)과 교차할 수 있다. 제2 대각 방향(DDR2)은 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면 상에서, 실질적으로, 제1 대각 방향(DDR1)과 수직하게 교차할 수 있다.
제1 메쉬선들(MSL1) 및 제2 메쉬선들(MSL2)은 일체로 형성될 수 있다. 일체로 형성된 제1 메쉬선들(MSL1) 및 제2 메쉬선들(MSL2)에 의해 메쉬 개구부들(MOP)이 정의될 수 있다. 도 5에 도시된 화소들(PX)은 메쉬 개구부들(MOP)에 중첩하도록 배치될 수 있다. 제1 및 제2 메쉬선들(MSL1,MSL2)은 경계들(BAL1,BAL2,BAL3)에서 서로 연결되지 않고 끊어져, 서로 이격될 수 있다.
제1 연결 라인(CNL1) 및 제2 연결 라인(CNL2)은 활성 영역(AA)에서 제1 및 제2 메쉬선들(MSL1,MSL2)을 따라 연장할 수 있다. 제1 연결 라인(CNL1)은 제1 메쉬선들(MSL1) 및 제2 메쉬선들(MSL2)의 교차부들 중 적어도 하나의 교차부에 연결될 수 있다. 제2 연결 라인(CNL2)은 제2 연결 패턴(CT2)의 제1 및 제2 메쉬선들(MSL1,MSL2) 중 일부 메쉬선으로부터 연장될 수 있다.
연결부들(CP)은 활성 영역(AA)에서 제1 및 제2 메쉬선들(MSL1,MSL2)을 따라 연장할 수 있다. 연결부들(CP)은 제1 메쉬선들(MSL1) 및 제2 메쉬선들(MSL2)의 교차부들 중 적어도 하나의 교차부에 연결될 수 있다. 도트로 표시된 부분은 제1 메쉬선들(MSL1) 및 제2 메쉬선들(MSL2)의 교차부들에 연결된 연결부들(CP)의 부분들 및 제1 연결 라인(CNL1)의 부분을 나타낸다.
연결부들(CP) 각각은 홀 영역(HA)에서 적어도 하나의 라인으로 연장할 수 있다. 예시적으로 연결부들(CP) 각각이 홀 영역(HA)에서 두 개의 라인들로 연장하였으나, 연장되는 라인의 개수는 이에 한정되지 않을 수 있다.
도 16은 도 9에 도시된 제1 연결 패턴, 제1 연장 라인, 및 제1 크랙 감지 라인의 확대도이다. 도 17은 도 16에 도시된 Ⅳ-Ⅳ'선의 단면도이다. 도 18은 도 16에 도시된 V-V'선의 단면도이다.
예시적으로, 도 16에서 제1 연결 패턴(CT1)은 메쉬 형상으로 도시하였으며, 도 17 및 도 18에서 박막 봉지층(TFE) 아래의 구성들은 생략되었다.
도 16 및 도 17을 참조하면, 제1 연결 패턴(CT1)으로부터 연장된 제1 연장 라인(EXL1)은 제2 절연층(T_INS2) 상에 배치되어 비활성 영역(NAA)(또는 비표시 영역(NDA))으로 연장될 수 있다. 제1 크랙 감지 라인(CDL1)은 제2 절연층(T_INS2) 상에 배치되고 제1 연장 라인(EXL1)으로부터 연장될 수 있다. 즉, 제1 연결 패턴(CT1), 제1 연장 라인(EXL1), 및 제1 크랙 감지 라인(CDL1)은 일체로 형성될 수 있다.
제3 감지 라인들(SNL3) 및 제2 크랙 감지 라인(CDL2)은 제1 절연층(T_INS1) 상에 배치될 수 있다. 제2 절연층(T_INS2)은 제3 감지 라인들(SNL3) 및 제2 크랙 감지 라인(CDL2)을 덮도록 제1 절연층(T_INS1) 상에 배치될 수 있다.
제1 연장 라인(EXL1)은 제3 감지 라인들(SNL3)과 교차하도록 연장될 수 있다. 제1 연장 라인(EXL1)은 제2 절연층(T_INS2)에 의해 제3 감지 라인들(SNL3)과 절연될 수 있다. 제3 절연층(T_INS3)은 제1 연장 라인(EXL1) 및 제1 크랙 감지 라인(CDL1)을 덮도록 제2 절연층(T_INS2) 상에 배치될 수 있다.
도 16 및 도 18을 참조하면, 가드링 라인(GDR)은 비활성 영역(NAA)(또는 비표시 영역(NDA))에 배치될 수 있다. 가드링 라인(GDR)은 제1 및 제2 크랙 감지 라인들(CDL1,CDL2)과 활성 영역(AA)(또는 표시 영역(DA)) 사이에 배치될 수 있다. 가드링 라인(GDR)은 제1 및 제2 크랙 감지 라인들(CDL1,CDL2)과 제3 감지 라인들(SNL3) 사이에 배치될 수 있다.
가드링 라인(GDR)은 제1 절연층(T_INS1) 상에 배치되고, 제2 절연층(T_INS2)은 가드링 라인(GDR)을 덮도록 제1 절연층(T_INS1) 상에 배치될 수 있다. 가드링 라인(GDR)은 제2 연결 패턴(CT2)과 동일층에 배치될 수 있다. 가드링 라인(GDR)은 도전 물질을 포함할 수 있다.
가드링 라인(GDR)은 외부로부터 유입되는 정전기가 감지 전극들(SE1,SE2)에 전달되지 않도록 차단하는 역할을 할 수 있다. 가드링 라인(GDR)의 폭은 제3 감지 라인들(SNL3) 및 제1 및 제2 크랙 감지 라인들(CDL1,CDL2) 각각의 폭보다 클 수 있다.
가드링 라인(GDR)은 크랙 감지부(CDT)의 제1 연장 라인(EXL1)과 중첩하지 않을 수 있다. 예를 들어, 평면 상에서 봤을 때, 제1 연장 라인(EXL1)에 중첩하는 부분에 가드링 라인(GDR)이 배치되지 않을 수 있다. 가드링 라인(GDR)은 제1 연장 라인(EXL1)과 이격될 수 있다.
가드링 라인(GDR)이 제1 연장 라인(EXL1)에 중첩하도록 제1 연장 라인(EXL1) 아래에 배치될 경우, 제조 공정 시, 제1 연장 라인(EXL1)과 가드링 라인(GDR)이 제2 절연층(T_INS2)을 관통하여 쇼트될 수 있다. 본 발명의 실시 예에서, 가드링 라인(GDR)은 제1 연장 라인(EXL1)과 이격되어 제1 연장 라인(EXL1)과 중첩하지 않으므로, 제조 공정 시, 제1 연장 라인(EXL1)과 가드링 라인(GDR)의 쇼트가 방지될 수 있다.
도 19는 도 9에 도시된 제2 연결 패턴, 제2 연장 라인, 및 제2 크랙 감지 라인의 확대도이다. 도 20은 도 19에 도시된 Ⅵ-Ⅵ'선의 단면도이다.
예시적으로, 도 19에서 제2 연결 패턴(CT2)은 메쉬 형상으로 도시하였으며, 도 20에서 박막 봉지층(TFE) 아래의 구성들은 생략되었다.
도 19 및 도 20을 참조하면, 제2 연결 패턴(CT2)으로부터 연장된 제2 연장 라인(EXL2)은 제1 절연층(T_INS1) 상에 배치되어 비활성 영역(NAA)(또는 비표시 영역(NDA))으로 연장될 수 있다. 제2 크랙 감지 라인(CDL2)은 제1 절연층(T_INS1) 상에 배치되어 제2 연장 라인(EXL2)으로부터 연장될 수 있다. 즉, 제2 연결 패턴(CT2), 제2 연장 라인(EXL2), 및 제2 크랙 감지 라인(CDL2)은 일체로 형성될 수 있다.
제2 연장 라인(EXL2)은 제3 감지 라인들(SNL3)과 교차하도록 연장될 수 있다. 제2 연장 라인(EXL2)과 중첩하는 부분에서 제3 감지 라인들(SNL3)은 라인 연결부들(LCN)을 통해 연결될 수 있다. 라인 연결부들(LCN)은 제2 절연층(T_INS2) 상에 배치될 수 있다.
도시하지 않았으나, 라인 연결부들(LCN)은 제2 절연층(T_INS2)에 정의된 컨택홀들을 통해 제3 감지 라인들(SNL3)에 연결될 수 있다. 제3 절연층(T_INS3)은 라인 연결부들(LCN)을 덮도록 제2 절연층(T_INS2) 상에 배치될 수 있다.
가드링 라인(GDR)은 크랙 감지부(CDT)의 제2 연장 라인(EXL2)과 중첩하지 않을 수 있다. 예를 들어, 평면 상에서 봤을 때, 제2 연장 라인(EXL2)에 중첩하는 부분에 가드링 라인(GDR)이 배치되지 않을 수 있다. 가드링 라인(GDR)은 제2 연장 라인(EXL2)과 이격될 수 있다.
도 21은 도 9에 도시된 홀 영역의 확대도이다. 도 22는 도 21에 도시된 Ⅶ-Ⅶ'선의 단면도이다. 도 23은 도 21에 도시된 Ⅷ-Ⅷ'선의 단면도이다. 도 24는 도 21에 도시된 Ⅸ-Ⅸ'선의 단면도이다.
예시적으로, 도 22 내지 도 24에서 박막 봉지층(TFE) 아래의 구성들은 생략되었다.
도 21 및 도 22를 참조하면, 활성 영역(AA)(또는 표시 영역(DA))과 홀 영역(HA) 사이의 경계에 캡핑층(CPL)이 배치될 수 있다. 캡핑층(CPL)은 크랙 감지 패턴(CDP)과 이격되고, 적어도 2단 이상의 계단 구조를 갖는 절연층(INS)의 테두리를 덮도록, 절연층(INS) 상에 배치될 수 있다. 캡핑층(CPL)은 도전 물질을 포함할 수 있다.
캡핑층(CPL)은 홀 영역(HA)의 경계에 인접한 절연층(INS)의 부분 및 홀 영역(HA)의 경계에 인접한 박막 봉지층(TFE)의 부분 위에 배치될 수 있다. 캡핑층(CPL)은 우회 라인(ARL)보다 외곽에 배치될 수 있다.
도 21, 도 22, 및 도 23을 참조하면, 캡핑층(CPL)은 제1 절연층(T_INS1) 상에 배치될 수 있다. 캡핑층(CPL)은 제2 연결 라인(CNL2)과 동일층에 배치될 수 있다. 즉, 캡핑층(CPL)은 제2 연결 패턴(CT2)과 동일층에 배치될 수 있다. 도시하지 않았으나, 캡핑층(CPL)과 연결부(CP)는 서로 동일층에 배치될 수 있다. 제2 절연층(T_INS2)은 캡핑층(CPL)을 덮도록 제1 절연층(T_INS1) 상에 배치될 수 있다. 연장 라인(EXL)은 캡핑층(CPL) 상에 배치될 수 있다.
도 21 및 도 23을 참조하면, 캡핑층(CPL)은 동일층에 배치된 제2 연결 라인(CNL2)과 중첩하지 않을 수 있다. 캡핑층(CPL)은 제2 연결 라인(CNL2)과 0보다 크고 15 마이크로미터보다 작은 간격(GAP)만큼 이격될 수 있다. 유사하게 캡핑층(CPL)은 홀 영역(HA)의 경계를 지나가는 연결부(CP)와 중첩하지 않을 수 있다. 캡핑층(CPL)은 연결부(CP)와 0보다 크고 15 마이크로미터보다 작은 간격(GAP)만큼 이격될 수 있다.
도 24를 참조하면, 제2 연결 라인(CNL2)은 적어도 2단 이상의 계단 구조로 형성된 절연층(INS)의 테두리 위를 경유하여 연장될 수 있다.
도 25 내지 도 30은 도 21에 도시된 캡핑층 및 제2 연결 라인의 제조 방법을 설명하기 위한 도면들이다.
예시적으로, 도 25 및 도 28은 도 22에 대응하는 단면으로 도시되었으며, 도 26 및 도 29는 도 23에 대응하는 단면으로 도시되었다. 또한, 도 27 및 도 30은 도 24에 대응하는 단면으로 도시되었다.
도 25, 도 26, 및 도 27을 참조하면, 제1 절연층(T_INS1) 상에 제1 도전층(CON1)이 배치될 수 있다. 제1 도전층(CON1)은 캡핑층(CPL) 및 제2 연결 라인(CNL2)을 형성하기 위해 제1 절연층(T_INS1) 상에 제공될 수 있다. 도시하지 않았으나, 제1 도전층(CON1)에 의해 연결부(CP)가 형성될 수 있다.
제1 도전층(CON1) 상에 포토 레지스트(PR)가 배치될 수 있다. 포토 레지스트(PR)는 캡핑층(CPL)이 형성될 영역과 제2 연결 라인(CNL2)이 형성될 영역 상에 배치될 수 있다. 도시하지 않았으나, 포토 레지스트(PR)는 연결부(CP)가 형성될 영역 상에 배치될 수 있다.
포토 레지스트(PR)는 마스크 역할을 할 수 있다. 건식 식각 공정 시 사용되는 플라즈마(PLM)가 포토 레지스트(PR)에 의해 가려지지 않는 제1 도전층(CON1)의 부분에 제공될 수 있다. 포토 레지스트(PR)에 의해 가려지는 제1 도전층(CON1)의 부분을 향해 제공되는 플라즈마(PLM)는 포토 레지스트(PR)에 의해 차단될 수 있다.
도 28, 도 29, 및 도 30을 참조하면, 건식 식각 공정을 통해 포토 레지스트(PR)에 의해 가려지지 않는 제1 도전층(CON1)의 부분이 제거될 수 있다. 포토 레지스트(PR)는 식각 공정 후 제거될 수 있다. 따라서, 제1 절연층(T_INS1) 상에 캡핑층(CPL) 및 제2 연결 라인(CNL2)이 형성될 수 있다. 도시하지 않았으나, 제1 도전층(CON1)이 패터닝되어 제1 절연층(T_INS1) 상에 연결부(CP)가 형성될 수 있다.
이후, 제2 절연층(T_INS2) 및 제3 절연층(T_INS3)이 순차로 캡핑층(CPL) 및 제2 연결 라인(CNL2) 상에 적층될 수 있다.
도 31 내지 도 35는 다른 표시 장치의 제조 방법을 도시한 도면들이다.
예시적으로, 도 31 및 도 32는 도 24에 대응하는 단면으로 도시하였으며, 도 33 내지 도 35는 도 22에 대응하는 단면으로 도시하였다. 이하 설명의 필요에 따라 도 21 내지 도 30 중 일부 도면과 함께 도 31 내지 도 35가 설명될 것이다.
도 31 및 도 32는 Ⅸ-Ⅸ'선에 대응하는 단면도들로서, 제2 연결 라인(CNL2)의 제조 방법을 설명하기 위한 도면들이다. 도 33 내지 도 35는 캡핑층(CPL)을 형성하지 않을 경우, Ⅶ-Ⅶ'선에 대응하는 단면도들이다.
도 31 및 도 32를 참조하면, 절연층(INS')은 테두리는 단차 구조를 가질 수 있다. 절연층(INS')의 상면의 높이는 도 24에 도시된 절연층(INS)의 상면의 높이와 같을 수 있다.
제2 연결 라인(CNL2)을 형성하기 위한 제1 도전층(CON1)이 제1 절연층(T_INS1) 상에 제공될 수 있다. 제1 도전층(CON1) 상에 포토 레지스트(PR)가 배치될 수 있다. 포토 레지스트(PR)는 제2 연결 라인(CNL2)을 형성하기 위한 영역 상에 배치될 수 있다.
유동성을 가질 수 있는 포토 레지스트(PR)는 절연층(INS')의 상단의 모서리에서 주변보다 얇게 배치될 수 있다. 절연층(INS')의 테두리의 단차가 커질수록, 절연층(INS')의 상단의 모서리에 배치되는 포토 레지스트(PR)의 두께가 더 얇아질 수 있다.
건식 식각 공정시 플라즈마(PLM)에 의해 포토 레지스트(PR)가 손상될 수 있다. 포토 레지스트(PR)의 두께가 충분히 두꺼울 경우, 포토 레지스트(PR)가 손상되더라도 제1 도전층(CON1)까지 노출되지 않을 수 있다. 그러나, 포토 레지스트(PR)의 두께가 얇을 경우, 플라즈마(PLM)에 의해 포토 레지스터(PR)가 손상되어 제1 도전층(CON1)까지 노출될 수 있다.
따라서, 원하지 않는 제1 도전층(CON1)의 부분이 제거될 수 있다. 예를 들어, 절연층(INS')의 상단의 모서리 상에 배치된 포토 레지스트(PR)가 손상되어, 절연층(INS')의 상단의 모서리 상에 배치된 제1 도전층(CON1)의 부분이 제거될 수 있다. 이러한 경우, 도 32에 도시된 바와 같이, 절연층(INS') 상에 형성된 제2 연결 라인(CNL2)은 절연층(INS')의 상단의 모서리 상에서 단락될 수 있다. 즉, 크랙 감지부(CDT)가 손상될 수 있다.
예시적으로, 제2 연결 라인(CNL2)이 설명되었으나, 절연층(INS')의 단일 단차를 경유하여 연장되는 연결부들(CP) 및 연장 라인(EXL)에서도 상기와 같은 문제가 발생할 수 있다.
도 31에 도시된 바와 같이, 단일 단차 구조를 갖는 절연층(INS')의 테두리보다, 도 27에 도시된 바와 같이, 적어도 2단 이상의 계단 구조를 갖는 절연층(INS)의 테두리에서 포토 레지스트(PR)의 두께가 더 커질 수 있다. 도 27에 도시된 포토 레지스트(PR)는 플라즈마(PLM)로부터 제1 도전층(CON1)을 충분히 보호할 수 있는 두께를 가질 수 있다.
따라서, 도 30에 도시된 바와 같이, 제1 도전층(CON1)으로 형성된 제2 연결 라인(CNL2)은 절연층(INS)의 상단의 모서리 상에서 단락되지 않을 수 있다. 즉, 크랙 감지부(CDT)의 손상이 방지될 수 있다.
도 22 및 도 25를 참조하면, 캡핑층(CPL)을 형성할 경우, 캡핑층(CPL)을 형성하기 위한 영역 상에 포토 레지스트(PR)가 제공되어, 캡핑층(CPL)을 형성하기 위한 제1 도전층(CON1)이 보호될 수 있다. 그러나, 캡핑층(CPL)을 형성하지 않을 경우, 도 25에서 포토 레지스트(PR)가 사용되지 않을 수 있다.
도 33을 참조하면, 제1 절연층(T_INS1) 상에 캡핑층(CPL)을 형성하지 않을 경우, 포토 레지스트(PR)가 사용되지 않으므로, 제1 도전층(CON1)이 노출될 수 있다. 제1 도전층(CON1)은 플라즈마(PLM)에 의해 제거될 수 있다.
절연층(INS')의 테두리가 단일 단차를 가질 경우, 절연층(INS')의 테두리의 하단에 제공된 제1 절연층(T_INS1)의 부분 및 제1 도전층(CON1)의 부분은 주변보다 작은 두께를 가질 수 있다. 예를 들어, 제1 절연층(T_INS1) 및 제1 도전층(CON1)을 형성하기 위한 증착 공정시, 증착 물질이 절연층(INS')의 테두리의 하단에 충분히 제공되지 않을 수 있다.
도 33 및 도 34를 참조하면, 절연층(INS')의 테두리의 하단에 제공된 제1 절연층(T_INS1)의 부분 및 제1 도전층(CON1)의 부분이 다양한 방향으로 제공되는 플라즈마(PLM)에 의해 손상될 수 있다. 따라서, 도 34에 도시된 바와 같이, 절연층(INS')의 테두리의 하단이 노출될 수 있다. 세정 공정시, 세정액(CLN)이 절연층(INS')의 테두리의 하단에 제공될 수 있다.
도 35를 참조하면, 세정 공정시, 절연층(INS')의 테두리의 하단에 제공된 세정액(CLN)에 의해 절연층(INS')의 테두리의 하단이 박리될 수 있다. 그 결과, 불량 표시 장치가 제조될 수 있다.
도 25를 참조하면, 캡핑층(CPL)을 형성하기 위한 제1 도전층(CON1)의 부분 상에 포토 레지스트(PR)가 배치될 수 있다. 절연층(INS)의 테두리의 하단에 제공된 제1 절연층(T_INS1)의 부분 및 제1 도전층(CON1)의 부분은 포토 레지스트(PR)에 의해 보호되어, 플라즈마(PLM)에 의해 손상되지 않을 수 있다.
도 28을 참조하면, 캡핑층(CPL)이 절연층(INS)의 테두리를 덮도록 절연층(INS) 상에 형성되므로, 세정 공정시, 세정액(CLN)이 캡핑층(CPL)에 의해 차단될 수 있다. 따라서, 절연층(INS)의 테두리의 하단이 박리되지 않을 수 있다.
본 발명의 실시 예에 따르면, 표시 장치(DD)의 불량이 감소하여, 표시 장치(DD)의 신뢰성이 향상될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치 DP: 표시 패널
ISP: 입력 감지부 SE1,SE2: 제1 및 제2 감지 전극
SP1,SP2: 제1 및 제2 감지부 CP: 연결부
BP: 분기부 CDT: 크랙 감지부
HO: 홀 HA: 홀 영역
CDP: 크랙 감지 패턴 CDL: 크랙 감지 라인
CT1,CT2: 제1 및 제2 연결 패턴 EXL: 연장 라인
CNL1,CNL2: 제1 및 제2 연결 라인 EXL1,EXL2: 제1 및 제2 연장 라인
CDL1,CDL2: 제1 및 제2 크랙 감지 라인
DPT1,DPT2: 제1 및 제2 더미 패턴 GDR: 가드링

Claims (22)

  1. 홀 영역, 상기 홀 영역 주변의 표시 영역, 및 상기 표시 영역 주변의 비표시 영역을 포함하는 표시 패널;
    상기 홀 영역에 배치된 절연층;
    상기 표시 영역 상에 배치된 복수 개의 감지 전극들;
    상기 홀 영역에서 상기 절연층 상에 배치된 크랙 감지 패턴;
    상기 비표시 영역 상에 배치된 크랙 감지 라인; 및
    상기 표시 영역 상에 배치되어 상기 감지 전극들과 절연되고, 상기 크랙 감지 패턴과 상기 크랙 감지 라인에 연결된 연결 패턴을 포함하고,
    상기 표시 영역과 상기 홀 영역 사이의 경계에 배치된 상기 절연층의 테두리는 적어도 2단 이상의 계단 구조를 갖는 표시 장치.
  2. 제 1 항에 있어서,
    상기 크랙 감지 패턴은 일단 및 타단을 포함하고 상기 홀 영역에 정의된 홀을 둘러싸는 표시 장치.
  3. 제 2 항에 있어서,
    상기 연결 패턴은,
    상기 크랙 감지 패턴과 동일층에 배치되고, 상기 크랙 감지 패턴의 상기 일단에 연결된 제1 연결 패턴; 및
    상기 크랙 감지 패턴과 다른 층에 배치되고 상기 크랙 감지 패턴의 상기 타단에 연결된 제2 연결 패턴을 포함하고,
    상기 크랙 감지 라인은,
    상기 제1 연결 패턴으로부터 연장된 제1 크랙 감지 라인; 및
    상기 제2 연결 패턴으로부터 연장된 제2 크랙 감지 라인을 포함하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 크랙 감지 패턴과 이격되어 상기 절연층의 상기 테두리를 덮도록 상기 절연층 상에 배치된 캡핑층을 더 포함하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 캡핑층은 도전 물질을 포함하는 표시 장치.
  6. 제 4 항에 있어서,
    상기 캡핑층은 상기 제2 연결 패턴과 동일층에 배치되는 표시 장치.
  7. 제 4 항에 있어서,
    상기 크랙 감지 패턴의 상기 일단으로부터 상기 제1 연결 패턴을향해 연장된 연장 라인;
    상기 제2 연결 패턴과 동일층에 배치되고, 상기 제1 연결 패턴과 상기 연장 라인을 연결하는 제1 연결 라인; 및
    상기 제2 연결 패턴으로부터 상기 홀 영역으로 연장되어 상기 크랙 감지 패턴의 상기 타단에 연결된 제2 연결 라인을 더 포함하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 캡핑층은 상기 제2 연결 라인과 이격되는 표시 장치.
  9. 제 8 항에 있어서,
    상기 캡핑층은 상기 제2 연결 라인과 0보다 크고 15 마이크로미터보다 작은 간격만큼 이격된 표시 장치.
  10. 제 7 항에 있어서,
    상기 감지 전극들은,
    제1 방향으로 배열된 복수 개의 제1 감지부들;
    상기 제1 감지부들 각각에 정의된 복수 개의 제1 개구부들에 배치된 복수 개의 제1 더미 패턴들;
    상기 제1 감지부들 사이에 배치되어 상기 제1 감지부들을 연결하는 복수 개의 연결부들;
    상기 제1 방향과 교차하는 제2 방향으로 배열된 복수 개의 제2 감지부들; 및
    상기 제2 감지부들 사이에 배치되어 상기 제2 감지부들과 일체로 형성되고, 상기 제1 연결부들과 서로 절연되어 교차하도록 연장된 복수 개의 분기부들을 포함하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 제2 감지부들 각각에 정의된 복수 개의 제2 개구부들에 배치된 복수 개의 제2 더미 패턴들을 더 포함하는 표시 장치.
  12. 제 10 항에 있어서,
    상기 제1 연결 라인 및 상기 제2 연결 라인은, 상기 분기부들 중 상기 홀 영역과 상기 비표시 영역 사이에 배치된 분기부와 서로 절연되어 교차하도록 연장하는 표시 장치.
  13. 제 10 항에 있어서,
    상기 제1 감지부들, 상기 분기부들, 및 상기 제2 감지부들은 상기 크랙 감지 패턴과 동일층에 배치되고, 상기 연결부들은 상기 제2 연결 패턴과 동일층에 배치되는 표시 장치.
  14. 제 10 항에 있어서,
    상기 제1 연결 패턴 및 상기 제2 연결 패턴은, 상기 홀 영역과 상기 비표시 영역 사이에 배치된 제1 개구부들 중, 상기 비표시 영역을 향해 개구된 제1 서브 개구부 및 상기 비표시 영역을 향해 개구된 제2 서브 개구부에 각각 배치되는 표시 장치.
  15. 제 10 항에 있어서,
    상기 표시 영역 상에 배치되어 상기 절연층 상으로 연장된 제1 절연층; 및
    상기 제1 절연층 상에 배치된 제2 절연층을 더 포함하고,
    상기 크랙 감지 패턴은 상기 제2 절연층 상에 배치되고, 상기 제2 연결 패턴은 상기 제1 절연층 상에 배치되고, 상기 제2 절연층은 상기 제2 연결 패턴을 덮도록 상기 제1 절연층 상에 배치된 표시 장치.
  16. 제 3 항에 있어서,
    상기 제1 및 제2 크랙 감지 라인들과 상기 표시 영역 사이에 배치된 가드링 라인을 더 포함하고,
    상기 가드링 라인은 상기 제2 연결 패턴과 동일층에 배치되는 표시 장치.
  17. 제 16 항에 있어서,
    상기 제1 연결 패턴으로부터 상기 제1 크랙 감지 라인으로 연장되어 상기 비표시 영역 상에 배치된 제1 연장 라인; 및
    상기 제2 연결 패턴으로부터 상기 제2 크랙 감지 라인으로 연장되어 상기 비표시 영역 상에 배치된 제2 연장 라인을 더 포함하고,
    상기 가드링 라인은 상기 제1 연장 라인 및 상기 제2 연장 라인과 중첩하지 않는 표시 장치.
  18. 제 1 항에 있어서,
    상기 크랙 감지 패턴, 상기 크랙 감지 라인, 및 상기 연결 패턴은 도전 물질을 포함하는 표시 장치.
  19. 제1 영역, 상기 제1 영역 주변의 제2 영역, 및 상기 제2 영역 주변의 제3 영역을 포함하는 표시 패널;
    상기 제1 영역에 배치된 절연층;
    상기 제2 영역 상에 배치된 복수 개의 감지 전극들; 및
    상기 제1 영역에서 상기 절연층 상에 배치되고 상기 감지 전극들과 절연되어 상기 제2 영역 및 상기 제3 영역으로 연장된 크랙 감지부를 포함하고,
    상기 제1 영역과 상기 제2 영역 사이의 경계에 배치된 상기 절연층의 테두리는 적어도 2단 이상의 계단 구조를 갖는 표시 장치.
  20. 제 19 항에 있어서,
    상기 절연층의 경계를 덮도록 상기 절연층 상에 배치된 캡핑층을 더 포함하는 표시 장치.
  21. 제 19 항에 있어서,
    상기 제3 영역 상에 배치된 가드링 라인을 더 포함하고, 상기 가드링 라인은 상기 크랙 감지부에 중첩하지 않는 표시 장치.
  22. 제1 영역, 상기 제1 영역 주변의 제2 영역, 및 상기 제2 영역 주변의 제3 영역을 포함하는 표시 패널;
    상기 제1 영역에 배치된 절연층;
    상기 제2 영역 상에 배치된 복수 개의 감지 전극들;
    상기 제1 영역에서 상기 절연층 상에 배치된 크랙 감지 패턴;
    상기 제3 영역 상에 배치된 크랙 감지 라인;
    상기 제2 영역 상에 배치되어 상기 감지 전극들과 절연되고, 상기 크랙 감지 패턴과 상기 크랙 감지 라인을 연결하는 연결 패턴; 및
    상기 절연층의 경계를 덮도록 상기 절연층 상에 배치된 캡핑층을 포함하는 표시 장치.

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