KR20210141358A - 집적 회로, 시스템 및 그 형성 방법 - Google Patents

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Abstract

집적 회로는 제1 파워 레일, 제2 파워 레일, 신호 라인 및 제1 트랜지스터 세트의 제1 활성 영역을 포함한다. 제1 파워 레일은 기판의 후면 상에 있고, 제1 방향으로 연장된다. 제 2 파워 레일은 기판의 후면 상에 있고, 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 제1 파워 레일로부터 이격된다. 신호 라인은 기판의 후면 상에 있고, 제1 방향으로 연장되며, 제1 파워 레일과 제2 파워 레일 사이에 있다. 제1 트랜지스터 세트의 제1 활성 영역은 제1 방향으로 연장되고, 후면과 반대인 기판의 전면의 제1 레벨 상에 있다.

Description

집적 회로, 시스템 및 그 형성 방법{INTEGRATED CIRCUIT, SYSTEM AND METHOD OF FORMING SAME}
우선권 주장
본 출원은 2020년 5월 14일자 출원되고 그 전체가 참고로 여기에 포함된 미국 가출원 제63/024,972호의 이익을 주장한다.
배경
집적 회로(IC)를 소형화하는 최근의 경향으로 인해 더 적은 전력을 소비하면서도 더 많은 기능을 더 빠른 속도로 제공하는 더 작은 소자가 제조되고 있다. 소형화 공정은 또한 더 엄격한 설계 및 제조 사양은 물론 신뢰성 문제를 야기하였다. 다양한 전자 설계 자동화(EDA) 도구는 집적 회로에 대한 표준 셀 레이아웃 설계를 생성, 최적화 및 검증함과 함께 그 표준 셀 레이아웃 설계 및 제조 사양이 충족되는 것을 보장한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a-1d는 일부 실시예에 따른 집적 회로의 레이아웃 설계의 다이어그램이다.
도 2a-2b는 일부 실시예에 따른 집적 회로의 다이어그램이다.
도 3a-3b는 일부 실시예에 따른 집적 회로의 레이아웃 설계의 다이어그램이다.
도 4a-4b는 일부 실시예에 따른 집적 회로의 다이어그램이다.
도 5a는 본 개시 내용의 다양한 실시예에 따른 레이아웃 설계의 다이어그램이다.
도 5b는 일부 실시예에 따른 집적 회로의 평면도이다.
도 5c는 본 개시 내용의 다양한 실시예에 따른 레이아웃 설계의 다이어그램이다.
도 5d는 일부 실시예에 따른 집적 회로의 평면도이다.
도 6은 일부 실시예에 따른 집적 회로의 회로도이다.
도 7a-7b는 일부 실시예에 따른 집적 회로의 다이어그램이다.
도 8a-8b는 일부 실시예에 따른 집적 회로의 다이어그램이다.
도 9a-9b는 일부 실시예에 따른 집적 회로의 다이어그램이다.
도 10은 일부 실시예에 따른 집적 회로의 회로도이다.
도 11a-11b는 일부 실시예에 따른 집적 회로의 다이어그램이다.
도 12는 일부 실시예에 따른 집적 회로의 회로도이다.
도 13a-13b는 일부 실시예에 따른 집적 회로의 다이어그램이다.
도 14a-14b는 일부 실시예에 따른 집적 회로의 다이어그램이다.
도 15는 일부 실시예에 따른 집적 회로의 회로도이다.
도 16a-16b는 일부 실시예에 따른 집적 회로의 다이어그램이다.
도 17은 일부 실시예에 따른 집적 회로를 형성 또는 제조하는 방법의 흐름도이다.
도 18은 일부 실시예에 따른 집적 회로의 레이아웃 설계를 생성하는 방법의 흐름도이다.
도 19는 일부 실시예에 따른 IC 소자를 제조하는 방법의 기능적 흐름도이다.
도 20은 일부 실시예에 따라 IC 레이아웃 설계를 설계하고 IC 회로를 제조하기 위한 시스템의 개략도이다.
도 21은 본 개시 내용의 적어도 하나의 실시예에 따른, 집적 회로(IC) 제조 시스템 및 이와 관련된 IC 제조 흐름의 블록도이다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소, 재료, 값, 단계, 배열 등의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 다른 구성 요소, 재료, 값, 단계, 배열 등도 고려된다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
일부 실시예에 따르면, 집적 회로는 제1 파워 레일, 제2 파워 레일, 신호 라인, 제1 게이트 및 제2 게이트를 포함한다. 일부 실시예에서, 집적 회로는 제1 세트의 트랜지스터의 제1 접점 및 제2 접점을 더 포함한다.
일부 실시예에서, 제1 파워 레일은 기판 또는 웨이퍼의 후면 상에 있고, 제1 방향으로 연장된다. 일부 실시예에서, 제2 파워 레일은 기판의 후면 상에 있고, 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 제1 파워 레일로부터 이격된다. 일부 실시예에서, 신호 라인은 기판의 후면 상에 있고, 제1 방향으로 연장되고, 제1 파워 레일과 제2 파워 레일 사이에 있다.
일부 실시예에서, 제1 게이트 및 제2 게이트는 제2 방향으로 연장되고, 적어도 신호 라인과 중첩하고, 후면과 반대되는 기판의 전면의 제1 레벨에 위치된다.
일부 실시예에서, 신호 라인은 제1 게이트를 제2 게이트에 전기적으로 결합한다. 일부 실시예에서, 신호 라인은 제1 접점을 제2 접점에 전기적으로 결합한다.
일부 실시예에서, 제1 게이트와 제2 게이트를 전기적으로 결합하거나 제1 접점과 제2 접점을 신호 라인으로 전기적으로 결합함으로써, 본 개시 내용의 집적 회로 내의 적어도 하나의 상부 금속층 트랙이 감소되어 다른 접근법에 비해 전류 저항(IR), 일렉트로마이그레이션(EM) 및 저항 커패시턴스(RC) 금속 성능이 더 우수한 집적 회로가 얻어진다.
일부 실시예에서, 제1 파워 레일, 제2 파워 레일 및 신호 라인을 기판의 후면 상에 위치시킴으로써, 다른 접근법에 비해 본 개시 내용의 집적 회로의 게이트 밀도가 증가된다. 일부 실시예에서, 제1 파워 레일, 제2 파워 레일 및 신호 라인을 기판의 후면 상에 위치시킴으로써, 다른 접근법에 비해 본 개시 내용의 집적 회로는 더 많은 라우팅 유연성을 제공하고 라우팅 리소스를 증가시킨다.
도 1a-1d는 일부 실시예에 따른 집적 회로의 레이아웃 설계(100)의 다이어그램이다. 레이아웃 설계(100)는 도 2a-2ba의 집적 회로(200)의 레이아웃 다이어그램이다.
도 1a-1c는 용이한 예시를 위해 단순화된, 도 1d의 레이아웃 설계(100)의 대응하는 부분(100A-100C)의 다이어그램이다. 도 1d는 레이아웃 설계(100)의 다이어그램이고, 용이한 예시를 위해 단순화된 부분(100A, 100B, 100C)을 포함한다.
용이한 예시를 위해 도 1a-1d의 부호 표시된 요소 중 일부는 도 1a-1d에서 부호 표시되지 않는다. 일부 실시예에서, 레이아웃 설계(100)는 도 1a-1d에 예시되지 않은 추가 요소를 포함한다.
부분(100A)은 레이아웃 설계(100)의 매립된 파워(BP) 레벨의 도 1d의 레이아웃 설계(100)의 하나 이상의 특징부를 포함한다. 부분(100B)은 레이아웃 설계(100)의 산화물 확산(OD) 레벨, 게이트(POLY) 레벨, 금속 오버 확산(MD) 레벨, 비아 매립된 파워(VBP) 레벨 및 비아 매립된 신호(VBS) 레벨의 도 1d의 레이아웃 t설계(100)의 하나 이상의 특징부를 포함한다. 부분(100C) 레이아웃 설계(100)의 금속 0(M0) 레벨의 도 1d 레이아웃 설계(100)의 하나 이상의 특징부를 포함한다.
레이아웃 설계(100)는 도 2a-2d의 집적 회로(200)를 제조하는데 사용 가능하다.
레이아웃 설계(100)는 제1 방향(X)으로 연장되는 셀 경계(101a) 및 셀 경계(101b)를 가진다. 레이아웃 설계(100)는 셀 경계(101b)로부터 셀 경계(101a)까지 제2 방향(Y)으로 높이(표시되지 않음)를 가진다. 일부 실시예에서, 제2 방향(Y)은 제1 방향(X)과 상이하다. 일부 실시예에서, 레이아웃 설계(100)는 셀 경계(101a, 101b)를 따라 다른 셀 레이아웃 설계(미도시)과 인접한다.
레이아웃 설계(100)는 제1 방향(X)으로 연장되고 제1 레이아웃 레벨에 위치되는 하나 이상의 파워 레일 레이아웃 패턴(102a 또는 102b)을 포함한다. 본 개시 내용의 실시예는 간결함을 위해 이하에서 본 개시 내용의 나머지 부분에서 "패턴"으로도 지칭되는 "레이아웃 패턴"이라는 용어를 사용한다.
하나 이상의 파워 레일 패턴(102a 또는 102b)은 "파워 레일 패턴 세트(102)"로 통칭된다. 일부 실시예에서, 제1 레이아웃 레벨은 레이아웃 설계(100 또는 300)(도 1a-1d 또는 도 3a-3b), 집적 회로(200 또는 400)(도 2a-2b 또는 도 4a-4b) 또는 레이아웃(500A-500B, 700, 800, 900, 1100, 1300, 1400 또는 1600(도 5a-5b, 도 7a-7b, 도 8a-8b, 도 9a-9b, 도 11a-11b, 도 13a-13b, 도 14a-14b 또는 도 16a-16b) 중 하나 이상의 매립 파워(BP) 레벨 또는 매립 신호(BS) 레벨에 대응한다.
파워 레일 패턴 세트(102)는 집적 회로(200 또는 400)(도 2a-2b 또는 도 4a-4b)의 대응하는 파워 레일 세트(202)를 제조하는 데 사용 가능하다. 일부 실시예에서, 파워 레일 세트(202)는 집적 회로(200 또는 400)의 후면(220a)에 위치된다. 일부 실시예에서, 파워 레일 패턴 세트(102)의 파워 레일 패턴(102a, 102b, 102c)은 집적 회로(200 또는 400)의 파워 레일 세트(202)(도 2a-2b)의 대응하는 파워 레일(202a, 202b, 202c)의 제조에 사용 가능하다.
일부 실시예에서, 파워 레일 패턴 세트(102)의 파워 레일 패턴(102a, 102b)은 레이아웃 설계(100)의 대응하는 셀 경계(101a, 101b)를 따라 위치된다. 파워 레일 세트(102)의 패턴의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량은 본 개시 내용의 범위 내에 있다.
레이아웃 설계(100)는 제1 방향(X)으로 연장되고, 제1 레이아웃 레벨에 위치되는 하나 이상의 신호 라인 패턴(103a)("신호 라인 패턴 세트(103)"로 통징됨)을 더 포함한다. 일부 실시예에서, 신호 라인 패턴 세트(103)는 2개 이상의 신호 라인 패턴(예, 도 14b)을 포함한다. 일부 실시예에서, 신호 라인 패턴 세트는 BS 레벨 상에 있다.
신호 라인 패턴 세트(103)는 집적 회로(200 또는 400)(도 2a-2b 또는 도 4a-4b)의 대응하는 신호 라인 세트(203)를 제조하는 데 사용 가능하다. 일부 실시예에서, 신호 라인 세트(203)는 집적 회로(200 또는 400)의 후면(220a)에 위치된다. 일부 실시예에서, 신호 라인 패턴(103a)은 집적 회로(200 또는 400)의 신호 라인 세트(203)(도 2a-2b)의 대응하는 신호 라인(203a)을 제조하는 데 사용 가능하다.
일부 실시예에서, 신호 라인 패턴(103a)은 파워 레일 패턴(102a 및 102b) 사이에 위치된다. 일부 실시예에서, 신호 라인 패턴 세트(103)의 신호 라인 패턴(103a)은 제1 방향(X)으로 레이아웃 설계(100)의 중간 지점(101c)을 따라 위치된다.
신호 라인 패턴 세트(103)의 패턴의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량은 본 개시 내용의 범위 내에 있다.
레이아웃 설계(100)는 제1 방향(X)으로 연장되는 하나 이상의 활성 영역 패턴(104a 또는 104b)("활성 영역 패턴 세트(104)"로 통칭됨)을 포함한다. 활성 영역 패턴 세트(104)의 활성 영역 패턴(104a, 104b)은 제2 방향(Y)으로 서로 이격된다. 활성 영역 패턴 세트(104)는 집적 회로(200)의 대응하는 활성 영역 세트(204)(도 2a-2b)을 제조하는 데 사용 가능하다. 일부 실시예에서, 활성 영역 세트(204)는 집적 회로(200 또는 400)의 전면에 위치된다. 일부 실시예에서, 활성 영역 패턴 세트(104)의 활성 영역 패턴(104a, 104b)은 집적 회로(200 또는 400)의 활성 영역 세트(204)(도 2a-2b 또는 도 4a-4b)의 대응하는 활성 영역(204a, 204b)을 제조하는 데 사용 가능하다.
일부 실시예에서, 활성 영역 패턴 세트(104)는 적어도 집적 회로(200, 400, 600, 1000, 1200 또는 1500)(도 2a-2b, 4a-4b, 6, 10, 12 또는 15) 또는 레이아웃(500A-500B, 700, 800, 900, 1100, 1300, 1400 또는 1600(도 5a-5b, 7a-7b, 8a-8b, 9a-9b, 11a-11b, 13a-13b, 14a-14b 또는 16a-16b)의 소스 또는 드레인 확산 영역을 정의하는 산화물 확산(OD) 영역으로 지칭된다.
일부 실시예에서, 활성 영역 패턴 세트(104) 활성 영역 패턴 중 하나(104a 또는 104b)는 집적 회로(600, 1000, 1200, 1500)의 NMOS 트랜지스터의 소스 및 드레인 영역을 제조하는 데 사용 가능하며, 활성 영역 패턴 세트(104) 중의 다른 활성 영역 패턴(104b 또는 104a)은 집적 회로(600, 1000, 1200, 1500)의 PMOS 트랜지스터의 소스 및 드레인 영역을 제조하는 데 사용 가능하다.
일부 실시예에서, 활성 영역 패턴 세트(104)는 제2 레이아웃 레벨에 위치된다. 일부 실시예에서, 제2 레이아웃 레벨은 제1 레이아웃 레벨 위에 있다. 일부 실시예에서, 제2 레이아웃 레벨은 레이아웃 설계(100 또는 300)(도 1a-1d 또는 3a-3b), 집적 회로(200 또는 400)(도 2a-2b 또는 도 4a-4b) 또는 레이아웃(500A-500B, 700, 800, 900, 1100, 1300, 1400 또는 1600)(도 5a-5b, 7a-7b, 8a-8b, 9a-9b, 11a-11b, 13a-13b, 14a-14b 또는 16a-16b) 중 하나 이상의 활성 레벨 또는 OD 레벨에 대응한다. 일부 실시예에서, BP 또는 BS 레벨은 OD 레벨 아래에 있다.
활성 영역 패턴 세트(104)의 패턴의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량은 본 개시 내용의 범위 내에 있다.
레이아웃 설계(100)는 제2 방향(Y)으로 연장되는 하나 이상의 접점 패턴(106a, 106b, 106c 또는 106d)("접점 패턴 세트(106)"로 통칭됨)을 더 포함한다. 접점 패턴 세트(106)의 각각의 접점 패턴은 제1 방향(X)으로 접점 패턴 세트(106)의 인접한 접점 패턴으로부터 이격된다. 접점 패턴 세트(106)는 집적 회로(200)의 대응하는 접점 세트(206)(도 2a-2b)를 제조하는 데 사용 가능하다. 일부 실시예에서, 접점 패턴 세트(106)의 접점 패턴(106a, 106b, 106c 또는 106d)은 접점 패턴 세트(206)의 대응하는 접점(206a, 206b, 206c 또는 206d)을 제조하는 데 사용 가능하다. 일부 실시예에서, 접점 패턴 세트(106)는 금속 오버 확산(MD) 패턴 세트로도 지칭된다.
일부 실시예에서, 접점 패턴 세트(106)의 접점 패턴 중 적어도 하나(106a 또는 106b)는 집적 회로(600, 1000, 1200, 1500)의 NMOS 또는 PMOS 트랜지스터 중 하나의 소스 및 드레인 단자를 제조하는 데 사용할 수 있으며, 접점 패턴 세트(106) 중 적어도 접점 패턴(106c 또는 106d)은 집적 회로(600, 1000, 1200, 1500)의 PMOS 또는 NMOS 트랜지스터 중 다른 하나의 소스 및 드레인 단자를 제조하는 데 사용할 수 있다.
일부 실시예에서, 접점 패턴 세트(106)는 활성 영역 패턴 세트(104) 와 중첩한다. 일부 실시예에서, 적어도 접점 패턴(106a 또는 106b)은 활성 영역 패턴(104a) 위에 있다. 일부 실시예에서, 적어도 접점 패턴(106c 또는 106d)은 활성 영역 패턴(104b) 위에 있다.
접점 패턴 세트는 제3 레이아웃 레벨에 위치된다. 일부 실시예에서, 제3 레이아웃 레벨은 제1 레이아웃 레벨 및 제2 레이아웃 레벨과 상이하다. 일부 실시예에서, 제3 레이아웃 레벨은 제1 레이아웃 레벨 및 제2 레이아웃 레벨 위에 있다. 일부 실시예에서, 제3 레이아웃 레벨의 제1 부분은 제1 레이아웃 레벨 및 제2 레이아웃 레벨 위에 있고, 제3 레이아웃 레벨의 제2 부분은 제1 레이아웃 레벨 및 제2 레이아웃 레벨 아래에 있다. 일부 실시예에서, 제3 레이아웃 레벨은 레이아웃 설계(100 또는 300)(도 1a-1d 또는 3a-3b), 집적 회로(200 또는 400)(도 2a-2b 또는 도 4a-4b) 또는 레이아웃(500A-500B, 700, 800, 900, 1100, 1300, 1400 또는 1600)(도 5a-5b, 7a-7b, 8a-8b, 9a-9b, 11a-11b, 13a-13b, 14a-14b 또는 16a-16b) 중 하나 이상의 접점 레벨 또는 MD 레벨에 대응한다.
접점 패턴 세트(106)의 패턴의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량은 본 개시 내용의 범위 내에 있다.
레이아웃 설계(100)는 하나 이상의 비아 패턴(108a 또는 108b)("비아 패턴 세트(108)"로 통칭됨)을 더 포함한다. 비아 패턴 세트(108)는 대응하는 비아 세트(208)(도 2a-2b)를 제조하는데 사용 가능하다. 일부 실시예에서, 비아 패턴 세트(108)의 비아 패턴(108a, 108b)은 집적 회로(200)의 비아 세트(208)(도 2a-2b)의 대응하는 비아(208a, 208b)를 제조하는 데 사용 가능하다.
일부 실시예에서, 비아 패턴 세트(108)는 파워 레일 패턴 세트(102)와 활성 영역 패턴 세트(106) 사이에 있다. 일부 실시예에서, 비아 패턴 세트(108)는 파워 레일 패턴 세트(102)와 접점 패턴 세트(106) 사이에 있다.
비아 패턴 세트(108)는 레이아웃 설계(100 또는 300)(도 1a-1d 또는 도 3a-3b), 집적 회로(200 또는 400)(도 2a-2b 또는 도 4a-4b) 또는 레이아웃(500A-500B, 700, 800, 900, 1100, 1300, 1400 또는 1600)(도 5a-5b, 7a-7b, 8a-8b, 9a-9b, 11a-11b, 13a-13b, 14a-14b 또는 16a-16b) 중 하나 이상의 비아 매립 파워(VBP) 레벨에 위치된다. 일부 실시예에서, VBP 레벨은 BP 레벨과 적어도 OD 레벨 또는 MD 레벨 사이에 있다. 일부 실시예에서, VBP 레벨은 제1 레이아웃 레벨과 적어도 제2 레이아웃 레벨 또는 제3 레이아웃 레벨 사이에 있다. 다른 레이아웃 레벨도 본 개시 내용의 범위 내에 있다.
비아 패턴(108a)은 파워 레일 패턴(102a)과 활성 영역 패턴(104a) 사이에 있다. 일부 실시예에서, 비아 패턴(108a)은 파워 레일 패턴(102a)과 접점 패턴(106b) 사이에 있다. 일부 실시예에서, 비아 패턴(108b)은 파워 레일 패턴(102b)과 활성 영역 패턴(104b) 사이에 있다. 일부 실시예에서, 비아 패턴(108b)은 파워 레일 패턴(102b)과 접점 패턴(106c) 사이에 있다. 일부 실시예에서, 비아 패턴 세트(108)의 적어도 하나의 비아 패턴은 레이아웃 설계(100)에 포함되지 않는다.
비아 패턴 세트(108)의 패턴의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량은 본 개시 내용의 범위 내에 있다.
레이아웃 설계(100)는 하나 이상의 비아 패턴(110a 또는 110b)("비아 패턴 세트(110)"로 통칭됨)을 더 포함한다. 비아 패턴 세트(110)는 대응하는 비아 세트(210)(도 2a-2b)를 제조하는 데 사용 가능하다. 일부 실시예에서, 비아 패턴 세트(110)의 비아 패턴(110a, 110b)은 집적 회로(200)의 비아 세트(210)(도 2a-2b)의 대응하는 비아(210a, 210b)를 제조하는 데 사용 가능하다.
일부 실시예에서, 비아 패턴 세트(110)는 신호 라인 패턴 세트(103)와 접점 패턴 세트(106) 사이에 있다.
비아 패턴 세트(110)는 레이아웃 설계(100 또는 300)(도 1a-1d 또는 도 3a-3b), 집적 회로(200 또는 400)(도 2a-2b 또는 도 4a-4b) 또는 레이아웃(500A-500B, 700, 800, 900, 1100, 1300, 1400 또는 1600)(도 5a-5b, 7a-7b, 8a-8b, 9a-9b, 11a-11b, 13a-13b, 14a-14b 또는 16a-16b) 중 하나 이상의 비아 매립 신호(VBS) 레벨에 위치된다. 일부 실시예에서, VBS 레벨은 BS 레벨과 적어도 MD 레벨 사이에 있다. 일부 실시예에서, VBS 레벨은 제1 레이아웃 레벨과 적어도 제3 레이아웃 레벨 사이에 있다. 다른 레이아웃 레벨도 본 개시 내용의 범위 내에 있다.
비아 패턴(110a)은 신호 라인 패턴(103a)과 접점 패턴(106a) 사이에 있다. 비아 패턴(110b)은 신호 라인 패턴(103a)과 접점 패턴(106d) 사이에 있다. 일부 실시 예에서, 비아 패턴 세트(110)의 적어도 하나의 비아 패턴은 레이아웃 설계(100)에 포함되지 않는다.
비아 패턴 세트(110)의 패턴의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량은 본 개시 내용의 범위 내에 있다.
레이아웃 설계(100)는 제2 방향(Y)으로 연장되는 하나 이상의 게이트 패턴(116a, 116b 또는 116c)("게이트 패턴 세트(116)"로 통칭됨)을 더 포함한다. 게이트 패턴 세트(116)의 각 게이트 패턴은 제1 피치(미도시)만큼 제1 방향(X)으로 게이트 패턴 세트(116)의 인접한 게이트 패턴으로부터 이격된다.
게이트 패턴 세트(116)는 집적 회로(200)의 대응하는 게이트 세트(216)(도 2a-2b)를 제조하는 데 사용할 수 있다. 일부 실시예에서, 게이트 패턴 세트(116)의 게이트 패턴(116a, 116b, 116c)은 집적 회로(200)의 게이트 세트(216)(도 2a-2b)의 대응하는 게이트(216a, 216b, 216c)를 제조하는 데 사용할 수 있다.
일부 실시예에서, 게이트 패턴 세트(116)의 게이트 패턴(116a, 116b 또는 116c)의 적어도 일부는 집적 회로(600, 1000, 1200, 1500)의 NMOS 트랜지스터의 게이트의 제조에 사용 가능하고, 게이트 패턴 세트(116)의 게이트 패턴(116a, 116b 또는 116c)의 적어도 일부는 집적 회로(600, 1000, 1200, 1500)의 PMOS 트랜지스터의 게이트의 제조에 사용 가능하다
게이트 패턴 세트(116)는 파워 레일 패턴 세트(102), 신호 라인 패턴 세트(103) 및 활성 영역 패턴 세트(104) 위에 있다. 게이트 패턴 세트(116)는 제1 레이아웃 레벨과 제2 레이아웃 레벨과 상이한 제4 레이아웃 레벨(POLY)에 위치된다. 일부 실시예에서, 제4 레이아웃 레벨은 제3 레이아웃 레벨과 동일하다. 일부 실시예에서, 제4 레이아웃 레벨은 제3 레이아웃 레벨과 상이하다.
게이트 패턴 세트(116)의 패턴의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량은 본 개시 내용의 범위 내에 있다.
레이아웃 설계(100)는 제1 방향(X)으로 연장되고 제5 레이아웃 레벨에 위치된 하나 이상의 도전부 패턴(112a, 112b, 112c, 112d 또는 112e)("도전부 패턴 세트(112)"로 통칭됨)을 더 포함한다. 일부 실시예에서, 제5 레이아웃 레벨은 제1 레이아웃 레벨, 제2 레이아웃 레벨, 제3 레이아웃 레벨 및 제4 레이아웃 레벨과 상이하다. 일부 실시예에서, 제5 레이아웃 레벨은 레이아웃 설계(100 또는 300)(도 1a-1d 또는 도 3a-3b), 집적 회로(200 또는 400)(도 2a-2b 또는 도 4a-4b) 또는 레이아웃(500A-500B, 700, 800, 900, 1100, 1300, 1400 또는 1600)(도 5a-5b, 7a-7b, 8a-8b, 9a-9b, 11a-11b, 13a-13b, 14a-14b 또는 16a-16b) 중 하나 이상의 금속 0(M0) 레벨에 대응한다.
일부 실시예에서, M0 레벨은 OD 레벨, BPR 레벨, MD 레벨 및 POLY 레벨 위에 있다.
도전부 패턴 세트(112)는 집적 회로(200)의 대응하는 도전 구조체 세트(212)(도 2a-2b)를 제조하는 데 사용할 수 있다. 도전부 패턴(112a, 112b, 112c, 112d, 112e)은 대응하는 도전 구조체(212a, 212b, 212c, 212d, 212e)(도 2a-2b 및 도 4a-4b)의 제조에 사용 가능하다.
도전부 패턴 세트(112)는 파워 레일 패턴 세트(102)의 적어도 하나의 파워 레일 패턴과 중첩한다. 일부 실시예에서, 도전부 패턴 세트(112)는 레이아웃 설계(100)의 다른 레이아웃 레벨의 다른 하부의 패턴(예시의 편의를 위해 도시되지 않음)과 중첩한다. 예를 들어, 레이아웃 설계는 예시의 편의상 도전부 패턴 세트(112)와 적어도 게이트 패턴 세트(112) 또는 접점 패턴 세트(106) 사이에 위치된 비아 패턴(예, 비아 오버 확산(VD) 또는 비아 오버 게이트(VG))을 예시하지 않는다.
일부 실시예에서, 도전부 패턴 세트(112)의 각 패턴(112a, 112b, 112c, 112d, 112e)은 그리드 라인 세트(114)의 대응하는 그리드 라인(114a, 114b, 114c, 114d, 114e)과 중첩한다. 일부 실시예에서, 도전부 패턴 세트(112)의 각 패턴(112a, 112b, 112c, 112d, 112e)의 중심은 그리드 라인 세트(114)의 대응하는 그리드 라인(114a, 114b, 114c, 114d, 114e)과 제1 방향(X)으로 정렬된다.
적어도 도전부 패턴 세트(112)의 패턴(112a, 112b, 112c, 112d 또는 112e)은 제2 방향(Y)으로 폭(W1)을 가진다. 도전부 패턴 세트(112)에 대한 다른 폭도 본 개시 내용의 범위 내에 있다. 일부 실시예에서, 도전부 패턴 세트(112)의 적어도 하나의 도전부 패턴은 폭(W1)과 상이한 제2 방향(Y)의 폭을 가진다.
일부 실시예에서, 도전부 패턴 세트(112)의 도전부 패턴(112a, 112b, 112c, 112d, 112e)은 레이아웃 설계(100) 내의 5개의 M0 라우팅 트랙에 대응한다. 다른 수의 M0 라우팅 트랙도 본 개시 내용의 범위 내에 있다. 예를 들어, 일부 실시예에서, 도 5a-5b, 8a-8b, 9a-9b, 13a-13b, 14a-14b 및 16a-16b는 각각 도 1a-1d와 다른 수의 M0 라우팅 트랙을 보여준다.
도전부 패턴 세트(112)의 패턴의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
레이아웃 설계(100)의 패턴의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
일부 실시예에서, 도전부 패턴 세트(112)는 레이아웃 설계(100 또는 300)의 전면의 M0 레벨, 금속 1(M1) 레벨 등에 위치된 상부 금속층 트랙이다. 일부 실시예에서, 다른 접근법과 비교할 때, 파워 레일 패턴 세트(102) 및 신호 라인 패턴 세트(103)는 레이아웃 설계(100 또는 300)의 전면으로부터 레이아웃 설계(100 또는 300)의 후면으로 이동된다. 일부 실시예에서, 파워 레일 패턴 세트(102) 및 신호 라인 패턴 세트(103)를 레이아웃 설계(100 또는 300)의 전면으로부터 레이아웃 설계(100 또는 300)의 후면으로 이동하면, 레이아웃 설계(100 또는 300)는 도전부 패턴 세트(112)에서 적어도 하나 더 적은 상부 금속층 트랙을 사용하게 되어, 레이아웃 설계는 다른 접근법에 비해 더 작은 높이 및 더 작은 면적을 가지게 된다.
일부 실시예에서, 도전부 패턴 세트(112)에서 적어도 하나의 상부 금속층 트랙이 감소되기 때문에, 도전부 패턴 세트(112)에서 하나 이상의 도전부 패턴의 폭이 증가됨으로써 다른 접근법에 비해 전류 저항(IR), 일렉트로마이그레이션 (EM) 및 저항 커패시턴스(RC) 금속 성능이 더 우수한 레이아웃 설계(100 또는 300)를 얻을 수 있다. 일부 실시예에서, 본 개시 내용의 파워 레일 패턴 세트(102) 또는 신호 라인 패턴 세트(103)를 활용하는 것에 의해, 다른 접근법에 비해 레이아웃 설계(100 또는 300)의 게이트 패턴 세트(116 또는 316)의 게이트 밀도가 증가된다. 일부 실시예에서, 적어도 본 개시 내용의 파워 레일 패턴 세트(102) 또는 신호 라인 패턴 세트(103)를 활용하는 것에 의해, 레이아웃 설계(100 또는 300)는 다른 접근법에 비해 더 많은 라우팅 유연성을 제공하고 라우팅 리소스를 증가시킨다.
도 2a-2b는 일부 실시예에 따른 집적 회로(200)의 다이어그램이다.
도 2a는 일부 실시예에 따른 집적 회로(200)의 평면도이다. 도 2b는 일부 실시예에 따른 집적 회로(200)의 단면도이다. 도 2b는 일부 실시예에 따른, A-A' 평면과 만나는 집적 회로(200)의 단면도이다. 도 2a-2b 및 도 4a-4b(후술됨) 중 하나 이상의 도면에서의 구성 요소와 동일하거나 유사한 구성 요소는 동일한 참조 번호가 부여되므로, 그 상세한 설명은 생략된다.
집적 회로(200)는 레이아웃 설계(100)에 의해 제조된다. 집적 회로(200)의 구성과 층은 물론, 정렬, 길이 및 폭을 포함하는 구조적 관계는 도 1a-1d의 레이아웃 설계(100)의 구조적 관계와 구성 및 층과 유사하므로, 유사한 상세한 설명은 간결성을 위해 적어도 도 2a-2b에서 설명되지 않을 것이다.
집적 회로(200)는 적어도 파워 레일 세트(202), 신호 라인 세트(203), 활성 영역 세트(204), 접점 세트(206), 비아 세트(208), 비아 세트(210), 도전 구조체 세트(212) 또는 게이트 세트(216)를 포함한다.
파워 레일 세트(202)는 파워 레일 중 하나 이상(202a 또는 202b)을 포함한다. 일부 실시예에서, 파워 레일 세트(202)는 전압 공급원(VDD)의 제1 공급 전압 또는 기준 전압 공급원(VSS)의 제2 공급 전압을 집적 회로(200)와 같은 집적 회로에 제공하도록 구성된다. 일부 실시예에서, 제1 공급 전압은 제2 공급 전압과 다르다.
일부 실시예에서, 파워 레일(202a)은 전압 공급원(VDD)의 제1 공급 전압을 제공하도록 구성되고, 파워 레일(202b)은 기준 전압 공급원(VSS)의 제2 공급 전압을 제공하도록 구성된다. 일부 실시예에서, 파워 레일(202a)은 기준 전압 공급원(VSS)의 제2 공급 전압을 제공하도록 구성되고, 파워 레일(202b)은 전압 공급원(VDD)의 제1 공급 전압을 제공하도록 구성된다. 일부 실시예에서, 파워 레일 세트(202)는 활성 영역 세트(204)에 전력을 제공하도록 구성된다.
신호 라인 세트(203)는 적어도 신호 라인(203a)을 포함한다. 신호 라인 세트(203)는 상위 층으로부터의 신호 라우팅을 제공하도록 구성된다. 예를 들어, 일부 실시예에서, 신호 라인 세트(203)는 활성 영역 세트(204)의 활성 영역 사이의 신호 라우팅 또는 접점 세트(206)의 접점 사이의 신호 라우팅을 제공하도록 구성된다. 일부 실시예에서, 신호 라인(203a)은 PMOS 또는 NMOS 트랜지스터의 드레인 또는 소스와 다른 PMOS 또는 NMOS 트랜지스터의 드레인 또는 소스를 전기적으로 결합하도록 구성된다. 일부 실시예에서, 신호 라인 세트(203)는 집적 회로(200)의 활성 영역 세트를 전기적으로 결합하도록 구성되어, 다른 접근법에 비해 추가적인 라우팅 리소스를 제공한다. 일부 실시예에서, 신호 라인 세트(203)는 집적 회로(400)의 게이트 세트(416)(도 4a-4b)를 전기적으로 결합하도록 구성되어, 다른 접근법에 비해 추가적인 라우팅 리소스를 제공한다.
일부 실시예에서, 신호 라인 세트(203)는 도전 구조체 세트에 대응한다. 일부 실시예에서, 신호 라인 세트(203)는 적어도 집적 회로(200 또는 400)의 게이트 세트(216), OD 레벨, M0 레벨 및 MD 레벨 아래에 위치된다.
신호 라인 세트(203)는 활성 영역 세트(204) 사이에 있다. 일부 실시예에서, 신호 라인(203a)의 상부 표면은 적어도 활성 영역(204a 또는 204b) 또는 적어도 접점(206a, 206b, 206c 또는 206d)의 하부 표면 아래에 있다.
일부 실시예에서, 파워 레일 세트(202) 및 신호 라인 세트는 집적 회로(200 또는 400)의 기판(201)의 후면(220a)에 위치된다. 일부 실시예에서, 활성 영역 세트(204)는 집적 회로(200 또는 400)의 기판(201)의 전면(220b)에 위치된다. 집적 회로(200)의 전면(220b)은 제2 방향(Y)으로 집적 회로(200 또는 400)의 후면(220a)과 반대이다. 일부 실시예에서, 파워 레일 세트(202) 또는 신호 라인 세트(203)를 집적 회로(200)의 후면(220a) 상에 위치시킴으로써, 집적 회로(200 또는 400)는 다른 접근법보다 적은 면적을 차지하게 된다.
파워 레일 세트(202) 또는 신호 라인 세트(203)의 구조체의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
활성 영역 세트(204)는 기판(201)에 하나 이상의 활성 영역(204a 또는 204b)을 포함한다. 일부 실시예에서, 활성 영역 세트(204)는 평면 트랜지스터의 평면 구조체(미도시)에 대응한다. 일부 실시예에서, 활성 영역 세트(204)는 finFET의 핀 구조체(미도시)에 대응한다. 일부 실시예에서, 활성 영역 세트(204)는 나노시트 트랜지스터의 나노시트 구조체(미도시)에 대응한다. 일부 실시예에서, 활성 영역 세트(204)는 나노와이어 트랜지스터의 나노와이어 구조체(미도시)에 대응한다. 일부 실시예에서, 활성 영역 세트(204)는 에피택셜 성장 공정에 의해 성장된 드레인 영역 및 소스 영역을 포함한다. 일부 실시예에서, 활성 영역 세트(204)는 대응하는 드레인 영역 및 소스 영역에서 에피택셜 재료로 성장되는 드레인 영역 및 소스 영역을 포함한다.
일부 실시예에서, 활성 영역 세트(204)의 활성 영역 중 하나(204a 또는 204b)는 집적 회로(200, 400, 600, 1000, 1200, 1500)의 NMOS 트랜지스터의 소스 및 드레인 영역에 대응하고, 활성 영역 세트(204)의 활성 영역 중 다른 하나(204b 또는 204a)는 집적 회로(200, 400, 600, 1000, 1200, 1500)의 PMOS 트랜지스터의 소스 및 드레인 영역에 대응한다.
일부 실시예에서, 활성 영역 세트(204)는 파워 레일 세트(202) 및 신호 라인 세트(203) 위에 있다. 활성 영역 세트(204)의 구조체의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
접점 세트(206)는 하나 이상의 접점(206a, 206b, 206c 또는 206d)을 포함한다. 일부 실시예에서, 접점 세트(206) 중 적어도 하나의 접점(206a, 206b, 206c 또는 206d)은 집적 회로(200, 600, 1000, 1200, 1500)의 NMOS 트랜지스터의 소스 및 드레인 단자에 대응하고, 접점 세트(206) 중 적어도 다른 접점(206a, 206b, 206c 또는 206d)은 집적 회로(200, 600, 1000, 1200, 1500)의 PMOS 트랜지스터의 소스 및 드레인 단자에 대응한다.
일부 실시예에서, 접점 세트(206)는 활성 영역 세트(204), 파워 레일 세트(202) 및 신호 라인 세트(203) 위에 있다. 일부 실시예에서, 접점 세트(206)는 활성 영역 세트(204)를 봉지한다. 일부 실시예에서, 접점 세트(206)의 제1 부분은 활성 영역 세트(204) 위에 있고, 접점 세트(206)의 제2 부분은 활성 영역 세트(204) 아래에 있다.
접점 세트(206)의 접점의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
비아 세트(208)는 하나 이상의 비아(208a 또는 208b)를 포함한다. 일부 실시예에서, 비아 세트(208)는 파워 레일 세트(202)와 활성 영역 세트(206) 사이에 있다. 일부 실시예에서, 비아 세트(208)는 파워 레일 세트(202)와 접점 세트(206) 사이에 있다.
비아(208a)는 파워 레일(202a)과 활성 영역(204a) 사이에 있으며, 이에 의해 파워 레일(202a)과 활성 영역(204a) 사이에 전기적 연결을 제공한다. 일부 실시예에서, 비아(208a)는 파워 레일(202a)과 접점(206b) 사이에 있고, 이에 의해 파워 레일(202a)과 적어도 접점(206b) 또는 활성 영역(204a) 사이에 전기적 연결을 제공한다.
비아(208b)는 파워 레일(202b)과 활성 영역(204b) 사이에 있으며, 이에 의해 파워 레일(202b)과 활성 영역(204b) 사이에 전기적 연결을 제공한다. 일부 실시예에서, 비아(208b)는 파워 레일(202b)과 접점(206c) 사이에 있고, 이에 의해 파워 레일(202b)과 적어도 접점(206c) 또는 활성 영역(204b) 사이에 전기적 연결을 제공한다.
일부 실시예에서, 비아 세트(208) 중 적어도 하나의 비아는 집적 회로(200)에 포함되지 않는다. 비아 세트(208)의 비아의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
비아 세트(210)는 하나 이상의 비아(210a 또는 210b)를 포함한다. 비아 세트(210)는 신호 라인 세트(203)와 접점 세트(206) 사이에 있다.
비아(210a)는 신호 라인(203a)과 접점(206a) 사이에 있으며, 이에 의해 신호 라인(203a)과 접점(206a) 사이에 전기적 연결을 제공한다. 비아(210b)는 신호 라인(203a)과 접점(206d) 사이에 있으며, 이에 의해 신호 라인(203a)과 접점(206d) 사이에 전기적 연결을 제공한다.
활성 영역(204a)은 접점(206a)에 전기적으로 결합된다. 접점(206a)은 비아(210a)에 의해 신호 라인(203a)에 전기적으로 결합된다. 신호 라인(203a)은 비아(210b)에 의해 접점(206d)에 전기적으로 결합된다. 접점(206d)은 활성 영역(204b)에 전기적으로 결합된다.
일부 실시예에서, 비아 세트(210) 중 적어도 하나의 비아는 집적 회로(200)에 포함되지 않는다. 비아 세트(210)의 비아의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
신호 라인 세트(203), 활성 영역 세트(204), 접점 세트(206) 및 비아 세트(210) 중 하나 이상 세트 사이의 다른 전기적 연결도 본 개시 내용의 범위 내에 있다.
게이트 세트(216)는 하나 이상의 게이트(216a, 216b 또는 216c)를 포함한다. 일부 실시예에서, 게이트 세트의 게이트의 적어도 일부(216a, 216b 또는 216c)는 집적 회로(200, 600, 1000, 1200, 1500)의 NMOS 트랜지스터의 게이트에 대응하고, 게이트 세트(216)의 게이트의 적어도 일부(216a, 216b 또는 216c)는 집적 회로(200, 600, 1000, 1200, 1500)의 PMOS 트랜지스터의 게이트에 대응한다. 게이트 세트(216)는 파워 레일 세트(202), 신호 라인 세트(203) 및 활성 영역 세트(204) 위에 있다.
게이트 세트(216)의 게이트의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
도전부 세트(212)는 하나 이상의 도전부(212a, 212b, 212c, 212d 또는 212e)를 포함한다.
도전부 세트(212)는 파워 레일 세트(202) 중 적어도 하나의 파워 레일 또는 신호 라인 세트(203)와 중첩한다. 일부 실시예에서, 도전부 세트(212)는 집적 회로(200 또는 400)의 다른 레이아웃 레벨의 다른 하부의 툭징부(편의상 미도시됨)와 중첩한다. 예를 들어, 집적 회로(200)는 예시의 편의상 도전부 세트(212)와 적어도 게이트 세트(216) 또는 접점 세트(206) 사이에 위치된 비아(예, VD 또는 VG)를 예시하지 않는다.
도전부 세트(212)의 적어도 도전부(212a, 212b, 212c, 212d 또는 212e)는 제2 방향(Y)으로 폭(W1')을 가진다. 도전부 세트(212)에 대한 다른 폭도 본 개시 내용의 범위 내에 있다. 일부 실시예에서, 도전부 세트(212)의 적어도 하나의 도전부는 폭(W1')과 상이한 제2 방향(Y)의 폭을 가진다.
도전부 세트(212)의 도전부의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
일부 실시예에서, 파워 레일 세트(202)의 적어도 하나의 파워 레일, 신호 라인 세트(203)의 적어도 하나의 신호 라인, 접점 세트(206 또는 406)의 적어도 하나의 접점, 비아 세트(208)의 적어도 하나의 비아, 비아 세트(210 또는 410)의 적어도 하나의 비아 또는 도전 구조체 세트(212, 512' 또는 514')의 적어도 하나의 도전 구조체는 하나 이상의 도전 재료층, 금속층, 금속 화합물 층 또는 도핑된 반도체 층을 포함한다. 일부 실시예에서, 도전 재료는 텅스텐, 코발트, 루테늄, 구리 등등 또는 이들의 조합을 포함한다. 일부 실시예에서, 금속은 적어도 Cu(구리), Co, W, Ru, Al 등을 포함한다. 일부 실시예에서, 금속 화합물은 적어도 AlCu, W-TiN, TiSix, NiSix, TiN, TaN 등을 포함한다. 일부 실시예에서, 도핑된 반도체는 적어도 도핑된 실리콘 등을 포함한다.
일부 실시예에서, 도전부 세트(212)는 집적 회로(200 또는 400)의 전면의 M0 레벨, M1 레벨 등에 위치된 상부 금속층 트랙이다. 일부 실시예에서, 다른 접근법에 비해, 파워 레일 세트(202) 및 신호 라인 세트(203)는 집적 회로(200)의 전면으로부터 집적 회로(200)의 후면으로 이동된다. 일부 실시예에서, 집적 회로(200 또는 400)의 전면으로부터 집적 회로(200)의 후면으로의 파워 레일 세트(202) 및 신호 라인 세트(203)의 이동에 의해, 집적 회로(200 또는 400)는 도전부 세트(212)에서 적어도 하나 더 적은 상부 금속층 트랙을 사용하게 되고, 집적 회로(200 또는 400)는 다른 접근법에 비해 더 작은 높이와 더 작은 면적을 가지게 된다.
일부 실시예에서, 도전부 세트(212)에서 적어도 하나의 상부 금속층 트랙이 감소되기 때문에, 도전부 세트(212)의 하나 이상의 도전부의 폭이 증가됨으로써 다른 접근법에 비해 전류 저항(IR), 일렉트로마이그레이션(EM) 및 저항 커패시턴스(RC) 금속 성능이 양호한 집적 회로(200 또는 400)가 얻어진다. 일부 실시예에서, 본 개시 내용의 파워 레일 세트(202) 또는 신호 라인 세트(203)를 활용하는 것에 의해, 다른 접근법에 비해 집적 회로(200 또는 400)의 게이트 세트(216 또는 416)의 게이트 밀도가 증가된다. 일부 실시예에서, 적어도 본 개시 내용의 파워 레일 세트(202) 또는 신호 라인 세트(203)를 활용하는 것에 의해, 집적 회로(200 또는 400)는 다른 접근법에 비해 더 많은 라우팅 유연성을 제공하고 라우팅 리소스를 제공한다.
도 3a-3b는 일부 실시예에 따른 집적 회로의 레이아웃 설계(300)의 다이어그램이다. 레이아웃 설계(300)는 도 4a-4b의 집적 회로(400)의 레이아웃 다이어그램이다.
도 3a는 예시의 편의상 단순화된 도 3b의 레이아웃 설계(300)의 대응하는 부분(300A)의 다이어그램이다. 도 3b는 레이아웃 설계(300)의 다이어그램이고, 예시의 편의상 단순화된 부분(100A(도 1a), 300A, 100C(도 1c))을 포함한다. 예시의 편의상 도 1a 및 도 1c의 부호 표시된 요소 중 일부는 도 3a-3b에 표시되지 않는다. 일부 실시예에서, 레이아웃 설계(300)는 도 3a-3b에 예시되지 않은 추가 요소를 포함한다.
부분(300A)은 도 1b의 부분(100B)의 변형이므로, 유사한 상세한 설명은 생략된다. 부분(300A)은 레이아웃 설계(300)의 OD 레벨, POLY 레벨, MD 레벨, VBP 레벨 및 VBS 레벨의 도 3b의 레이아웃 설계(300)의 하나 이상의 특징부를 포함한다.
레이아웃 설계(300)는 도 4a-4b의 집적 회로(400)를 제조하는 데 사용할 수 있다.
레이아웃 설계(300)는 레이아웃 설계(100)(도 1a-1d)의 변형이다. 예를 들어, 레이아웃 설계(300)는 VBS 레벨(예, 신호 라인 패턴 세트(203))이 적어도 한 쌍의 게이트 패턴(316)을 전기적으로 결합하기 위해 추가의 라우팅 리소스에 사용되는 경우를 예시한다.
도 1a-1d의 레이아웃 설계(100)와 비교하여, 레이아웃 설계(300)의 접점 패턴 세트(306)가 접점 패턴 세트(106)를 대체하고, 비아 패턴 세트(310)가 비아 패턴 세트(110)를 대체하고, 레이아웃 설계(300)의 게이트 패턴 세트(316)가 게이트 패턴 세트(116)를 대체하므로, 유사한 상세한 설명은 생략된다.
레이아웃 설계(100)는 파워 레일 패턴 세트(102), 신호 라인 패턴 세트(103), 활성 영역 패턴 세트(104), 접점 패턴 세트(306), 비아 패턴 세트(108)(도 3a-3b에 예시되지 않음), 비아 패턴 세트(310), 도전부 패턴 세트(112) 및 게이트 패턴 세트(316)를 포함한다.
접점 패턴 세트(306)는 하나 이상의 접점 패턴(306a, 306b, 306c, 306d, 306e 또는 306f)을 포함한다. 접점 패턴(306a, 306b, 306c, 306d, 306e 또는 306f) 중 적어도 하나는 접점 패턴 중 적어도 하나(106a, 106b, 106c 또는 106d)와 유사하므로, 유사한 상세한 설명은 생략된다.
접점 패턴 세트(306)는 집적 회로(400)의 대응하는 접점 세트(406)(도 4a-4b)를 제조하는 데 사용할 수 있다. 일부 실시예에서, 접점 패턴 세트(306)의 접점 패턴(306a, 306b, 306c, 306d, 306e 또는 306f)은 접점 패턴 세트(406)의 대응하는 접점(406a, 406b, 406c, 406d, 406e 또는 406f)을 제조하는 데 사용 가능하다.
일부 실시예에서, 접점 패턴 세트(306)의 적어도 하나의 접점 패턴(306a, 306b, 306c 또는 306d)은 집적 회로(600, 1000, 1200, 1500)의 NMOS 또는 PMOS 트랜지스터 중 하나의 소스 및 드레인 단자를 제조하는 데 사용할 수 있으며, 접점 패턴 세트(306)의 적어도 다른 접점 패턴(306e, 306f, 306g 또는 306h)은 집적 회로 (600, 1000, 1200, 1500)의 PMOS 또는 NMOS 트랜지스터 중 다른 것의 소스 및 드레인 단자를 제조하는 데 사용할 수 있다.
일부 실시예에서, 접점 패턴 세트(306)는 활성 영역 패턴 세트(104)와 중첩한다. 일부 실시예에서, 적어도 접점 패턴(306a, 306b, 306c 또는 306d)은 활성 영역 패턴(104a) 위에 있다. 일부 실시예에서, 적어도 접점 패턴(306e, 306f, 306g 또는 306h)은 활성 영역 패턴(104b) 위에 있다.
접점 패턴 세트(306)의 패턴의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
비아 패턴 세트(310)는 하나 이상의 비아 패턴(310a 또는 310b)을 포함한다. 비아 패턴의 적어도 하나(310a 또는 310b)는 비아 패턴의 적어도 하나(110a 또는 110b)와 유사하므로, 유사한 상세한 설명은 생략된다.
비아 패턴 세트(310)는 대응하는 비아 세트(410)(도 4a-4b)를 제조하는 데 사용 가능하다. 일부 실시예에서, 비아 패턴 세트(310)의 비아 패턴(310a, 310b)은 집적 회로(400)의 비아 세트(410)(도 4a-4b)의 대응하는 비아(410a, 410b)를 제조하는 데 사용할 수 있다.
일부 실시예에서, 비아 패턴 세트(310)는 신호 라인 패턴 세트(103)와 게이트 패턴 세트(316) 사이에 있다. 비아 패턴(310a)은 신호 라인 패턴(103a)과 게이트 패턴(316b) 사이에 있다. 일부 실시예에서, 비아 패턴(310a)은 게이트 패턴(316b)이 신호 라인 패턴(103a)과 중첩하는 곳에 위치된다. 비아 패턴(310b)은 신호 라인 패턴(103a)과 게이트 패턴(316d) 사이에 있다. 일부 실시예에서, 비아 패턴(310b)은 게이트 패턴(316d)이 신호 라인 패턴(103a)과 중첩하는 곳에 위치된다. 일부 실시예에서, 비아 패턴 세트(310)의 적어도 하나의 비아 패턴은 레이아웃 설계(300)에 포함되지 않는다.
비아 패턴 세트(310)의 패턴의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
게이트 패턴 세트(316)는 하나 이상의 게이트 패턴(316a, 316b, 316c, 316d 또는 316e)을 포함한다. 게이트 패턴 중 적어도 하나(316a, 316b, 316c, 316d 또는 316e)는 게이트 패턴 중 적어도 하나(116a, 116b 또는 116c)와 유사하므로, 유사한 상세한 설명은 생략된다.
게이트 패턴 세트(316)는 집적 회로(400)의 대응하는 게이트 세트(416)(도 4a-4b)를 제조하는 데 사용할 수 있다. 일부 실시예에서, 게이트 패턴 세트(316)의 게이트 패턴(316a, 316b, 316c, 316d, 316e)은 집적 회로(400)의 게이트 세트(416)(도 4a-4b)의 대응하는 게이트(416a, 416b, 416c, 416d, 416e)를 제조하는 데 사용할 수 있다.
일부 실시예에서, 게이트 패턴 세트(316)의 게이트 패턴의 적어도 일부(316a, 316b, 316c, 316d 또는 316e)는 집적 회로(600, 1000, 1200, 1500)의 NMOS 트랜지스터의 게이트를 제조하는 데 사용할 수 있으며, 게이트 패턴 세트(316)의 게이트 패턴의 적어도 일부(316a, 316b, 316c, 316d 또는 316e)는 집적 회로(600, 1000, 1200, 1500)의 PMOS 트랜지스터의 게이트를 제조하는 데 사용할 수 있다.
게이트 패턴(316b)은 비아 패턴(310a) 및 신호 라인 패턴(103a)과 중첩된다. 게이트 패턴(316d)은 비아 패턴(310b) 및 신호 라인 패턴(103a)과 중첩된다.
게이트 패턴 세트(316)의 패턴의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
게이트 패턴 세트(316), 비아 패턴 세트(310) 및 신호 라인 패턴 세트(103) 중 하나 이상의 세트 사이의 다른 중첩 위치 또는 다른 수의 중첩 위치도 본 개시 내용의 범위 내에 있다.
도 4a-4b는 일부 실시예에 따른 집적 회로(400)의 다이어그램이다.
도 4a는 일부 실시예에 따른 집적 회로(400)의 평면도이다. 도 4b는 일부 실시예에 따른 집적 회로(400)의 단면도이다. 도 4b는 일부 실시예에 따른, B-B' 평면이 만나는 집적 회로(400)의 단면도이다.
집적 회로(400)는 레이아웃 설계(400)에 의해 제조된다. 집적 회로(400)의 구성과 층은 물론, 정렬, 길이 및 폭을 포함하는 구조적 관계는 도 3a-3b의 레이아웃 설계(300)의 구조적 관계와 구성 및 층과 유사하므로, 유사한 상세한 설명은 간결성을 위해 적어도 도 3a-3b에서 설명되지 않을 것이다.
집적 회로(400)는 집적 회로(200)(도 2a-2b)의 변형이다. 예를 들어, 집적 회로(400)는 VBS 레벨(예, 신호 라인 세트(203))이 적어도 한 쌍의 게이트(416)를 전기적으로 결합하기 위해 추가 라우팅 리소스에 사용되는 경우를 예시한다.
도 3a-3b의 집적 회로(400)와 비교하여, 집적 회로(400)의 접점 세트(406)는 접점 세트(206)를 대체하고, 집적 회로(400)의 비아 세트(410)는 비아 세트(210)를 대체하고, 집적 회로(400)의 게이트 세트(416)는 게이트 세트(216)를 대체하므로, 유사한 상세한 설명은 생략된다.
집적 회로(400)는 적어도 파워 레일 세트(202), 신호 라인 세트(203), 활성 영역 세트(204), 접점 세트(406), 비아 세트(208)(도 4a-4b에 예시되지 않음), 비아 세트(410), 도전 구조체 세트(212) 또는 게이트 세트(416)를 포함한다.
접점 세트(406)는 하나 이상의 접점(406a, 406b, 406c, 406d, 406e 또는 406f)을 포함한다. 접점 중 적어도 하나(406a, 406b, 406c, 406d, 406e 또는 406f)는 접점 중 적어도 하나(206a, 206b, 206c 또는 206d)와 유사하므로, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 접점 세트(406)의 적어도 하나의 접점(406a, 406b, 406c 또는 406d)은 집적 회로(400, 600, 1000, 1200, 1500)의 NMOS 또는 PMOS 트랜지스터 중 하나의 소스 및 드레인 단자에 대응하고, 접점 세트(406)의 적어도 다른 접점(406e, 406f, 406g 또는 406h)은 집적 회로(400, 600, 1000, 1200, 1500)의 PMOS 또는 NMOS 트랜지스터 중 다른 것의 소스 및 드레인 단자에 대응한다.
일부 실시예에서, 적어도 접점(406a, 406b, 406c 또는 406d)은 활성 영역(104a) 위에 있다. 일부 실시예에서, 적어도 접점(406e, 406f, 406g 또는 406h)은 활성 영역(104b) 위에 있다.
접점 세트(406)의 접점의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
비아 세트(410)는 하나 이상의 비아(410a 또는 410b)를 포함한다. 비아 중 적어도 하나(410a 또는 410b)는 비아 중 적어도 하나(210a 또는 210b)와 유사하므로, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 비아 세트(410)는 신호 라인 세트(203)와 게이트 세트(416) 사이에 있다. 비아(410a)는 신호 라인(203a)과 게이트(416b) 사이에 있으므로, 신호 라인(203a)과 게이트(416b) 사이에 전기적 연결을 제공한다. 일부 실시예에서, 비아(410a)는 게이트(416b)가 신호 라인(203a)과 중첩하는 곳에 위치된다. 비아(410b)는 신호 라인(203a)과 게이트(416d) 사이에 있으므로, 신호 라인(203a)과 게이트(416d) 사이에 전기적 연결을 제공한다. 일부 실시예에서, 비아(410b)는 게이트(416d)가 신호 라인(203a)과 중첩하는 곳에 위치된다. 일부 실시예에서, 비아 세트(410) 중 적어도 하나의 비아는 집적 회로(400)에 포함되지 않는다.
비아 세트(410)의 비아의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
게이트 세트(416)는 하나 이상의 게이트(416a, 416b, 416c, 416d 또는 416e)를 포함한다. 게이트 중 적어도 하나(416a, 416b, 416c, 416d 또는 416e)는 게이트 중 적어도 하나(216a, 216b 또는 216c)와 유사하므로, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 게이트 세트(416)의 게이트의 적어도 일부(416a, 416b, 416c, 416d 또는 416e)는 집적 회로(400, 600, 1000, 1200, 1500)의 NMOS 트랜지스터의 게이트에 대응하고, 게이트 세트(416)의 게이트의 적어도 일부(416a, 416b, 416c, 416d 또는 416e)는 집적 회로(400, 600, 1000, 1200, 1500)의 PMOS 트랜지스터의 게이트에 대응한다.
게이트(416b)는 비아(410a) 및 신호 라인(203a)과 중첩된다. 게이트(416d)는 비아(410b) 및 신호 라인(203a)과 중첩된다. 게이트(416b)는 비아(410a)에 의해 신호 라인(203a)에 전기적으로 결합된다. 신호 라인(203a)은 비아(410b)에 의해 게이트(416d)에 전기적으로 결합된다.
신호 라인(403a)은 집적 회로(400)의 적어도 제2 게이트 영역(예, 게이트(416d))에 적어도 제1 게이트 영역(예, 게이트(416b))을 전기적으로 결합함으로써, 도전부 세트(212)에서 상부 금속층 트랙을 적어도 하나 덜 사용하게 되어 다른 접근법에 비해 더 작은 높이와 더 작은 면적을 갖는 집적 회로(400)가 얻어진다.
일부 실시예에서, 도전부 세트(212)에서 적어도 하나의 상부 금속층 트랙이 감소되기 때문에, 도전부 세트(212)의 하나 이상의 도전부의 폭이 증가하여 다른 접근법에 비해 전류 저항(IR), 일렉트로마이그레이션(EM) 및 저항 커패시턴스(RC) 금속 성능이 더 양호한 집적 회로(400)가 얻어진다. 일부 실시예에서, 본 개시 내용의 파워 레일 세트(202) 또는 신호 라인 세트(203)를 활용하는 것에 의해, 다른 접근법에 비해 집적 회로(400)의 게이트 세트(416)의 게이트 밀도가 증가된다. 일부 실시예에서, 적어도 본 개시 내용의 파워 레일 세트(202) 또는 신호 라인 세트(203)를 활용하는 것에 의해, 집적 회로(400)는 다른 접근법에 비해 더 많은 라우팅 유연성을 제공하고 라우팅 리소스를 제공한다.
게이트 세트(416)의 게이트의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
게이트 세트(416), 비아 세트(410) 및 신호 라인 세트(203) 중 하나 이상의 세트 사이의 다른 중첩 위치 또는 다른 수의 중첩 위치도 본 개시 내용의 범위 내에 있다.
도 5a는 본 개시 내용의 다양한 실시예에 따른 레이아웃 설계(500A)의 다이어그램이다. 도 5b는 일부 실시예에 따른 집적 회로(500B)의 평면도이다.
레이아웃 설계(500A)는 집적 회로(500B)의 레이아웃 다이어그램이다.
레이아웃 설계(500A)는 도 1c-1d 및 도 3b의 부분(100C)의 변형이고, 집적 회로(500B)는 집적 회로(200)(도 2a)의 변형이다. 예를 들어, 레이아웃 설계(500A) 및 집적 회로(500B)는 M0 라우팅 트랙이 4개의 라우팅 트랙을 가지는 경우를 예시한다.
도 1c의 레이아웃 설계(100)의 부분(100C)과 비교하여, 레이아웃 설계(500A)의 도전부 패턴 세트(512)는 도전부 패턴 세트(112)를 대체하므로, 유사한 상세한 설명은 생략된다. 도 2a의 집적 회로(200)와 비교하여, 집적 회로(500B)의 도전 구조체 세트(512')는 도전 구조체 세트(212)를 대체하므로, 유사한 상세한 설명은 생략된다.
도전부 패턴 세트(512)는 도전부 패턴(512a, 512b, 512c, 512d)을 포함한다. 도전부 패턴 세트(512)는 집적 회로(500B)의 대응하는 도전 구조체 세트(512')(도 5b)를 제조하는 데 사용 가능하다. 도전 구조체 세트(512')는 도전 구조체(512a', 512b', 512c', 512d')를 포함한다. 도전부 패턴(512a, 512b, 512c, 512d)은 대응하는 도전 구조체(512a', 512b', 512c', 512d')(도 5b)를 제조하는 데 사용할 수 있다.
일부 실시예에서, 도전부 패턴(512a, 512b, 512c, 512d)은 레이아웃 설계(500A)의 4개의 M0 라우팅 트랙에 대응한다. 일부 실시예에서, 도전 구조체(512a', 512b', 512c', 512d')는 집적 회로(500B)의 4개의 M0 라우팅 트랙에 대응한다.
도전부 패턴 세트(512) 중의 적어도 패턴(512a, 512b, 512c 또는 512d)은 제2 방향(Y)으로 폭(W2)을 가진다. 도전 구조체 세트(512') 중의 적어도 구조체(512a', 512b', 512c' 또는 512d')는 제2 방향(Y)으로 폭(W2')을 가진다. 일부 실시예에서, 폭(W2 또는 W2')은 대응하는 폭(W1 또는 W1')보다 크다.
도전부 패턴 세트(512) 또는 도전 구조체 세트(512')의 패턴 또는 구조체의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
도 5c는 본 개시 내용의 다양한 실시예에 따른 레이아웃 설계(500C)의 다이어그램이다. 도 5d는 일부 실시예에 따른 집적 회로(500D)의 평면도이다.
레이아웃 설계(500C)는 집적 회로(500D)의 레이아웃 다이어그램이다.
레이아웃 설계(500C)는 도 1c-1d 및 도 3b의 레이아웃 설계(500A) 또는 부분(100C)의 변형이고, 집적 회로(500D)는 집적 회로(500B) 또는 집적 회로(200)(도 2a)의 변형이다. 예를 들어, 레이아웃 설계(500C) 및 집적 회로(500D)는 M0 라우팅 트랙이 3개의 라우팅 트랙을 가지는 경우를 예시한다.
도 1c의 레이아웃 설계(100)의 부분(100C)과 비교하여, 레이아웃 설계(500C)의 도전부 패턴 세트(514)는 도전부 패턴 세트(112)를 대체하므로 유사한 상세한 설명은 생략된다. 도 2a의 집적 회로(200)와 비교하여, 집적 회로(500D)의 도전 구조체 세트(514')는 도전 구조체 세트(212)를 대체하므로, 유사한 상세한 설명은 생략된다.
도전부 패턴 세트(514)는 도전부 패턴(514a, 514b, 514c)을 포함한다. 도전부 패턴 세트(514)는 집적 회로(500D)의 대응하는 세트의 도전 구조체 세트(514')(도 5d)를 제조하는 데 사용 가능하다. 도전 구조체 세트(514')는 도전 구조체(514a', 514b', 514c')를 포함한다. 도전부 패턴(514a, 514b, 514)은 대응하는 도전 구조체(514a', 514b', 514c')(도 5d)를 제조하는 데 사용할 수 있다.
일부 실시예에서, 도전부 패턴(514a, 514b, 514c)은 레이아웃 설계(500C)의 3개의 M0 라우팅 트랙에 대응한다. 일부 실시예에서, 도전 구조체(514a', 514b', 514c')는 집적 회로(500D)의 3개의 M0 라우팅 트랙에 대응한다.
도전부 패턴 세트(514) 중의 적어도 패턴(514a, 514b 또는 514c)은 제2 방향(Y)으로 폭(W3)을 가진다. 도전 구조체 세트(514') 중의 적어도 구조체(514a', 514b' 또는 514c')는 폭(W3')을 가진다. 일부 실시예에서, 폭(W3 또는 W3')은 대응하는 폭(W1 또는 W1') 또는 대응하는 폭(W2 또는 W2')보다 크다.
도전부 패턴 세트(514) 또는 도전 구조체 세트(514')의 패턴 또는 구조체의 다른 폭, 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
일부 실시예에서, 도전부 세트(212)에서 적어도 하나의 상부 금속층 트랙이 감소되기 때문에, 도전부 세트(212)의 하나 이상의 도전부의 폭이 증가하여 다른 접근법에 비해 IR, EM 및 RC 금속 성능이 더 우수한 집적 회로(500B 또는 500D)가 얻어진다.
도 6은 일부 실시예에 따른 집적 회로(600)의 회로도이다. 일부 실시예에서, 집적 회로(600)는 2-2 AND OR INVERT(AOI) 회로이다. 2-2 AOI 회로는 예시를 위해 사용되며, 다른 유형의 AOI 회로를 포함하는 다른 유형의 회로도 본 개시 내용의 범위 내에 있다.
집적 회로(600)는 P-형 금속 산화물 반도체(PMOS) 트랜지스터(P1, P2, P3, P4) 및 N-형 금속 산화물 반도체(NMOS) 트랜지스터(N1, N2, N3, N4)를 포함한다.
PMOS 트랜지스터(P1)의 게이트 단자는 입력 신호(A1)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. NMOS 트랜지스터(N1)의 게이트 단자는 입력 신호(A1)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. 일부 실시예에서, PMOS 트랜지스터(P1)의 게이트 단자는 NMOS 트랜지스터(N1)의 게이트 단자에 연결된다.
PMOS 트랜지스터(P2)의 게이트 단자는 입력 신호(B1)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. NMOS 트랜지스터(N3)의 게이트 단자는 입력 신호(B1)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. 일부 실시예에서, PMOS 트랜지스터(P2)의 게이트 단자는 NMOS 트랜지스터(N3)의 게이트 단자에 연결된다.
PMOS 트랜지스터(P3)의 게이트 단자는 입력 신호(A2)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. NMOS 트랜지스터(N2)의 게이트 단자는 입력 신호(A2)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. 일부 실시예에서, PMOS 트랜지스터(P3)의 게이트 단자는 NMOS 트랜지스터(N2)의 게이트 단자에 연결된다.
PMOS 트랜지스터(P4)의 게이트 단자는 입력 신호(B2)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. NMOS 트랜지스터(N4)의 게이트 단자는 입력 신호(B2)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. 일부 실시예에서, PMOS 트랜지스터(P4)의 게이트 단자는 NMOS 트랜지스터(N4)의 게이트 단자에 연결된다. 일부 실시 예에서, 적어도 입력 신호(A1, A2, B1 또는 B2)는 논리적 로우 신호 또는 논리적으로 하이 신호이다.
PMOS 트랜지스터(P2)의 소스 단자와 PMOS 트랜지스터(P4)의 소스 단자는 전압 공급원(VDD)에 연결된다. 일부 실시예에서, PMOS 트랜지스터(P2)의 소스 단자와 PMOS 트랜지스터(P4)의 소스 단자는 함께 결합된다.
PMOS 트랜지스터(P2)의 드레인 단자, PMOS 트랜지스터(P1)의 소스 단자, PMOS 트랜지스터(P4)의 드레인 단자 및 PMOS 트랜지스터(P3)의 소스 단자는 서로 연결된다.
PMOS 트랜지스터(P1)의 드레인 단자, PMOS 트랜지스터(P3)의 드레인 단자, NMOS 트랜지스터(N1)의 드레인 단자 및 NMOS 트랜지스터(N3)의 드레인 단자는 서로 연결되어 출력 노드(OUT1)로 구성된다.
NMOS 트랜지스터(N1)의 소스 단자와 NMOS 트랜지스터(N2)의 드레인 단자는 서로 연결된다. NMOS 트랜지스터(N3)의 소스 단자와 NMOS 트랜지스터(N4)의 드레인 단자는 서로 연결된다.
NMOS 트랜지스터(N2)의 소스 단자 및 NMOS 트랜지스터(N4)의 소스 단자는 각각 기준 전압 공급원(VSS)에 연결된다. 일부 실시예에서, NMOS 트랜지스터(N2)의 소스 단자와 NMOS 트랜지스터(N4)의 소스 단자는 함께 결합된다.
다른 회로, 다른 유형의 트랜지스터 및/또는 트랜지스터의 수량은 다양한 실시예의 범위 내에 있다. 예를 들어, 일부 실시예에서, 집적 회로(600)는 2-1 AOI 논리 회로와 같은 다른 유형의 AOI 논리 회로를 포함한다. 적어도 입력 신호(A1, A2, B1 또는 B2)의 다른 값은 다양한 실시예의 범위 내에 있다.
도 7a-7b는 일부 실시예에 따른 집적 회로(700)의 다이어그램이다.
도 7a-7b는 예시의 편의상 단순화된 집적 회로(700)의 대응하는 부분(700A-700B)의 평면도이다. 집적 회로(700)는 5개의 M0 라우팅 트랙(예, 도전부 세트(712))을 가지는 집적 회로(600)의 실시예이다.
부분(700A)은 집적 회로(700)의 VBP 레벨, OD 레벨, POLY 레벨, MD 레벨 또는 M0 레벨의 집적 회로(700)의 하나 이상의 특징부를 포함한다. 부분(700B)은 집적 회로(700)의 BP 레벨, BS 레벨, VBP 레벨, VBS 레벨, OD 레벨, POLY 레벨 또는 MD 레벨의 집적 회로(700)의 하나 이상의 특징부를 포함한다.
예시의 편의상 도 7a-7b의 부호 표시된 요소 중 일부는 도 7a-7b에서 부호 표시되지 않는다. 일부 실시예에서, 집적 회로(700)는 도 7a-7b에 예시되지 않은 추가의 요소를 포함한다.
집적 회로(700)는 집적 회로(700)와 유사한 대응하는 레이아웃 설계에 의해 제조된다. 간결성을 위해 도 7a-7b는 집적 회로(700)로서 설명되지만, 일부 실시예에서 도 7a-7b는 레이아웃 설계(100, 400, 500A, 500C)와 유사한 레이아웃 설계에 대응하고, 집적 회로(700)의 구조적 요소는 레이아웃 패턴에 대응하고, 집적 회로(700)의 대응하는 레이아웃 설계의 구성 및 층은 물론, 정렬, 길이 및 폭을 포함하는 구조적 관계는 집적 회로(700)의 구조적 관계와 구성 및 층과 유사하므로, 간결성을 위해 유사한 상세한 설명은 설명되지 않을 것이다.
집적 회로(700)는 집적 회로(200)(도 2a-2b) 또는 집적 회로(600)의 실시예이다. 도 2a-2b의 집적 회로(200)와 비교하여, 집적 회로(700)의 파워 레일 세트(702)는 파워 레일 세트(202)를 대체하고, 신호 라인 세트(703)는 신호 라인 세트(203)를 대체하고, 접점 세트(706)는 접점 세트(206)를 대체하고, 비아 세트(708)는 비아 세트(208)를 대체하고, 비아 세트(710)는 비아 세트(210)를 대체하고, 도전부 세트(712)는 도전부 세트(212)를 대체하므로, 유사한 상세한 설명은 생략된다.
파워 레일 세트(702)는 파워 레일 중 하나 이상(702a 또는 702b)을 포함한다. 파워 레일(702a)은 전압 공급원(VDD)의 제1 공급 전압을 제공하도록 구성되고, 파워 레일(702b)은 기준 전압 공급원(VSS)의 제2 공급 전압을 제공하도록 구성된다. 일부 실시예에서, 파워 레일(702a)은 기준 전압 공급원(VSS)의 제2 공급 전압을 제공하도록 구성되고, 파워 레일(702b)은 전압 공급원(VDD)의 제1 공급 전압을 제공하도록 구성된다.
신호 라인 세트(703)는 적어도 신호 라인(703a)을 포함한다. 신호 라인 세트(703)는 신호의 라우팅을 제공하도록 구성된다. 일부 실시예에서, 신호 라인 세트(703)에 의해 제공되는 신호의 라우팅은 다른 접근법에서 상위 층에 의해 수행되는 신호 라우팅에 대응한다. 신호 라인(703a)은 NMOS 트랜지스터(N1, N3)의 드레인과 PMOS 트랜지스터(P1, P3)의 드레인을 전기적으로 결합하도록 구성되어, 다른 접근법에 비해 추가적인 라우팅 리소스를 제공한다.
파워 레일 세트(702) 또는 신호 라인 세트(703)의 구조체의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다. 일부 실시예에서, 신호 라인 세트(703)는 도 7, 8, 9의 트랜지스터의 소스 또는 드레인 특징부와 도 7, 8, 9의 다른 트랜지스터의 게이트 특징부를 전기적으로 결합시킨다. 일부 실시예에서, 신호 라인 세트(703)는 도 7, 8, 9의 트랜지스터의 게이트 특징부와 도 7, 8, 9의 다른 트랜지스터의 게이트 특징부를 전기적으로 결합시킨다.
접점 세트(706)는 하나 이상의 접점(706a, 706b, 706c, 706d 또는 706e)을 포함한다. 접점 중 적어도 하나(706a, 706b, 706c, 706d 또는 706e)는 접점 중 적어도 하나(206a, 206b, 206c 또는 206d)와 유사하므로, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 접점(706a)은 PMOS 트랜지스터(P2, P4)의 소스 단자에 대응한다. 일부 실시예에서, 접점(706d)은 PMOS 트랜지스터(P1, P3)의 드레인 단자에 대응한다.
일부 실시예에서, 접점(706b)은 NMOS 트랜지스터(N4)의 소스 단자에 대응한다. 일부 실시예에서, 접점(706e)은 NMOS 트랜지스터(N2)의 소스 단자에 대응한다. 일부 실시예에서, 접점(706c)은 NMOS 트랜지스터(N1, N3)의 드레인 단자에 대응한다.
접점 세트(706)의 접점의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
비아 세트(708)는 하나 이상의 비아(708a, 708b 또는 708c)를 포함한다. 비아 중 적어도 하나(708a, 708b 또는 708c)는 비아 중 적어도 하나(208a 또는 208b)와 유사하므로, 유사한 상세한 설명은 생략된다.
비아(708a)는 파워 레일(702a)과 접점(706a)을 서로 전기적으로 연결하여 PMOS 트랜지스터(P2, P4)의 소스 단자를 공급 전압원(VDD)에 결합시킨다. 비아(708b)는 파워 레일(702b)과 접점(706b)을 서로 전기적으로 연결하여 NMOS 트랜지스터(N4)의 소스 단자를 기준 공급 전압원(VSS)에 결합시킨다. 비아(708c)는 파워 레일(702b)과 접점(706e)을 서로 전기적으로 연결하여 NMOS 트랜지스터(N2)의 소스 단자를 기준 공급 전압원(VSS)에 결합시킨다.
비아 세트(708)의 비아의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
비아 세트(710)는 하나 이상의 비아(710a 또는 710b)를 포함한다. 비아 중 적어도 하나(710a 또는 710b)는 비아 중 적어도 하나(210a 또는 210b)와 유사하므로, 유사한 상세한 설명은 생략된다.
비아(710a)는 신호 라인(703a)과 접점(706c)을 서로 전기적으로 연결하여 NMOS 트랜지스터(N1, N3)의 드레인 단자를 신호 라인(703a)에 결합시킨다. 비아(710b)는 신호 라인(703a)과 접점(706d)을 서로 전기적으로 연결하여 PMOS 트랜지스터(P1, P3)의 드레인 단자를 신호 라인(703a)에 결합시킨다. 따라서, 신호 라인(703a)과 비아(710a, 710b)는 접점(706c, 706d)을 서로 전기적으로 결합하여 NMOS 트랜지스터(N1, N3)의 드레인 단자와 PMOS 트랜지스터(P1, P3)의 드레인 단자를 서로 결합하여 다른 접근법에 비해 다른 금속 층에 추가의 라우팅 리소스를 제공한다.
비아 세트(710)의 비아의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다. 접점 세트(706), 비아 세트(710) 및 신호 라인 세트(703) 중 하나 이상의 세트 사이의 다른 중첩 위치 또는 다른 수의 중첩 위치도 본 개시 내용의 범위 내에 있으므로, 다른 전기적 연결도 본 개시 내용의 범위 내에 있다.
도전부 세트(712)는 하나 이상의 도전부(712a, 712b, 712c, 712d, 712e, 712f 또는 712g)를 포함한다. 도전부(712a, 712b, 712c, 712d, 712e, 712f 또는 712g) 중 적어도 하나는 도전부 중 적어도 하나(212a, 212b, 212c, 212d 또는 212e)와 유사하므로, 유사한 상세한 설명은 생략된다. 도전부(712a)는 PMOS 트랜지스터(P2, P4)의 드레인 단자와 PMOS 트랜지스터(P1, P3)의 소스 단자를 각각 함께 전기적으로 결합한다.
도전부 세트(712)의 도전부의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
도 8a-8b는 일부 실시예에 따른 집적 회로(800)의 다이어그램이다.
도 8a-8b는 예시의 편의상 단순화된, 집적 회로(800)의 대응하는 부분(800A-800B)의 평면도이다. 집적 회로(800)는 4개의 M0 라우팅 트랙(예, 도전부 세트(812))을 가지는 집적 회로(600)의 실시예이다.
부분(800A)은 집적 회로(800)의 VBP 레벨, OD 레벨, POLY 레벨, MD 레벨 또는 M0 레벨의 집적 회로(800)의 하나 이상의 특징부를 포함한다. 부분(800B)은 집적 회로(800)의 BP 레벨, BS 레벨, VBP 레벨, VBS 레벨, POLY 레벨 또는 MD 레벨의 집적 회로(800)의 하나 이상의 특징부를 포함한다.
예시의 편의상 도 8a-8b의 부호 표시된 요소 중 일부는 도 8a-8b에서 부호 표시되지 않는다. 일부 실시예에서, 집적 회로(800)는 도 8a-8b에 예시되지 않은 추가의 요소를 포함한다.
집적 회로(800)는 집적 회로(800)와 유사한 대응하는 레이아웃 설계에 의해 제조된다. 도 8a-8b는 집적 회로(800)로서 설명되지만, 일부 실시예에서 도 8a-8b는 레이아웃 설계(100, 400, 500A, 500C)와 유사한 레이아웃 설계에 대응하고, 집적 회로(800)의 구조적 요소는 레이아웃 패턴에 대응하고, 집적 회로(800)의 대응하는 레이아웃 설계의 구성 및 층은 물론, 정렬, 길이 및 폭을 포함하는 구조적 관계는 집적 회로(800)의 구조적 관계와 구성 및 층과 유사하므로, 간결성을 위해 유사한 상세한 설명은 설명되지 않을 것이다.
집적 회로(800)는 집적 회로(700)(도 7a-7b)의 변형이므로, 간결성을 위해 유사한 상세한 설명은 설명되지 않을 것이다. 도 7a-7b의 집적 회로(700)와 비교하여, 집적 회로(800)의 도전부 세트(812)는 도전부 세트(712)를 대체하므로, 유사한 상세한 설명은 생략된다. 도 7a-7b의 집적 회로(700)와 추가로 비교하여, 집적 회로(800)는 그리드 라인 세트(840)를 더 포함한다. 일부 실시예에서, 그리드 라인 세트(840)는 집적 회로(800)의 다른 층에 핀 액세스 포인트를 제공하는 M1 라우팅 트랙에 대응한다. 그리드 라인 세트(840)의 다른 구성도 본 개시 내용의 범위 내에 있다.
집적 회로(800)는 집적 회로(200)(도 2a-2b) 또는 집적 회로(600)의 실시예이다. 도 2a-2b의 집적 회로(200)와 비교하여, 집적 회로(800)의 파워 레일 세트(702)는 파워 레일 세트(202)를 대체하고, 신호 라인 세트(703)는 신호 라인 세트(203)를 대체하고, 접점 세트(706)는 접점 세트(206)를 대체하고, 비아 세트(708)는 비아 세트(208)를 대체하고, 비아 세트(710)는 비아 세트(210)를 대체하고, 도전부 세트(812)는 도전부 세트(212)를 대체하므로, 유사한 상세한 설명은 생략된다.
도전부 세트(812)는 하나 이상의 도전부(812a, 812b, 812c, 812d, 812e 또는 812f)를 포함한다. 도전부 중 적어도 하나(812a, 812b, 812c, 812d, 812e 또는 812f)는 도전부 중 적어도 하나(212a, 212b, 212c, 212d 또는 212e)와 유사하므로, 유사한 상세한 설명은 생략된다. 도전부 세트(812)는 4개의 M0 라우팅 트랙에 대응한다. 다른 수의 금속층 상의 라우팅 트랙 또는 다른 수의 라우팅 트랙은 본 개시 내용의 범위 내에 있다.
도전부(812a)는 도전부(712a)와 유사하므로, 유사한 상세한 설명은 생략된다. 도전부(812b 및 812e)는 제2 방향(Y)으로 서로 이격되어, 연속 도전부와 비교할 때 라우팅 리소스 및 핀 액세스를 위해 상부 금속층에 다른 도전부를 제공한다.
도전부(812c 및 812f)는 제2 방향(Y)으로 서로 이격되어, 연속 도전부와 비교할 때 라우팅 리소스 및 핀 액세스를 위해 상부 금속층에 상이한 도전부를 제공한다. 도전부(812d)는 집적 회로(600 또는 800)의 출력 노드(OUT1)에 대응하고, PMOS 트랜지스터(P1)의 드레인 단자, PMOS 트랜지스터(P3)의 드레인 단자, NMOS 트랜지스터(N1)의 드레인 단자 및 NMOS의 NMOS 트랜지스터(N3)의 드레인 단자에 전기적으로 결합된다.
도전부 세트(812)의 도전부의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
일부 실시예에서, 도전부 세트(812)의 적어도 하나의 상부 금속층 트랙이 다른 접근법에 비해 감소되기 때문에, 집적 회로(800)의 높이 및 면적이 다른 접근법에 비해 감소된다. 일부 실시예에서, 도전부 세트(812)의 적어도 하나의 상부 금속층 트랙이 감소되기 때문에, 도전부 세트(812)의 하나 이상의 도전부의 폭이 다른 접근법에 비해 증가되어, 다른 접근법에 비해 더 낮은 IR, EC 및 RC 금속 성능을 가지는 집적 회로(800)가 얻어진다.
도 9a-9b는 일부 실시예에 따른 집적 회로(900)의 다이어그램이다.
도 9a-9b는 예시의 편의상 단순화된, 집적 회로(900)의 대응하는 부분(900A-900B)의 평면도이다. 집적 회로(900)는 3개의 M0 라우팅 트랙(예, 도전부 세트(912))을 가지는 집적 회로(600)의 실시예이다.
부분(900A)은 집적 회로(900)의 VBP 레벨, OD 레벨, POLY 레벨, MD 레벨, M0 레벨 또는 금속-1(M1) 레벨의 집적 회로(900)의 하나 이상의 특징부를 포함한다. 부분(900B)은 집적 회로(900)의 BP 레벨, BS 레벨, VBP 레벨, VBS 레벨, POLY 레벨 또는 MD 레벨의 집적 회로(900)의 하나 이상의 특징부를 포함한다.
예시의 편의상 도 9a-9b의 부호 표시된 요소 중 일부는 도 9a-9b에서 부호 표시되지 않는다. 일부 실시예에서, 집적 회로(900)는 도 9a-9b에 예시되지 않은 추가의 요소를 포함한다.
집적 회로(900)는 집적 회로(900)와 유사한 대응하는 레이아웃 설계에 의해 제조된다. 도 9a-9b는 집적 회로(900)로서 설명되지만, 일부 실시예에서 도 9a-9b는 레이아웃 설계(100, 400, 500A, 500C)와 유사한 레이아웃 설계에 대응하고, 집적 회로(900)의 구조적 요소는 집적 회로(900)의 대응하는 레이아웃 설계의 구성 및 층은 물론, 정렬, 길이 및 폭을 포함하는 구조적 관계는 집적 회로(900)의 구조적 관계와 구성 및 층과 유사하므로, 간결성을 위해 유사한 상세한 설명은 설명되지 않을 것이다.
집적 회로(900)는 집적 회로(700)(도 7a-7b) 또는 800(도 8a-8b))의 변형이므로, 간결성을 위해 유사한 상세한 설명은 설명되지 않을 것이다. 도 7a-7b의 집적 회로(700)와 비교하여, 집적 회로(900)의 도전부 세트(912)는 도전부 세트(712)를 대체하고, 집적 회로(900)는 도전부 세트(920)를 더 포함하므로, 유사한 상세한 설명은 생략된다.
집적 회로(900)는 집적 회로(200)(도 2a-2b) 또는 집적 회로(600)의 실시예이다. 도 2a-2b의 집적 회로(200)에 비해, 집적 회로(900)의 파워 레일 세트(702)는 파워 레일 세트(202)를 대체하고, 신호 라인 세트(703)는 신호 라인 세트(203)를 대체하고, 접점 세트(706)는 접점 세트(206)를 대체하고, 비아 세트(708)는 비아 세트(208)를 대체하고, 비아 세트(710)는 비아 세트(210)를 대체하고, 도전부 세트(912)는 도전부 세트(212)를 대체하므로, 유사한 상세한 설명은 생략된다.
도전부 세트(912)는 하나 이상의 도전부(912a, 912b, 912c, 912d 또는 912e)를 포함한다. 도전부 중 적어도 하나(912a, 912b, 912c, 912d 또는 912e)는 도전부 중 적어도 하나(212a, 212b, 212c, 212d 또는 212e)와 유사하므로, 유사한 상세한 설명은 생략된다. 도전부 세트(912)는 3개의 M0 라우팅 트랙에 대응한다. 다른 금속층 상의 라우팅 트랙의 수도 본 개시 내용의 범위 내에 있다.
도전부(912d, 912b)는 제2 방향(Y)으로 서로 이격되어, 연속적인 도전부와 비교할 때 라우팅 리소스 및 핀 액세스를 위해 상부 금속층에 다른 도전부를 제공한다.
도전부(912e, 912c)는 제2 방향(Y)으로 서로 이격되어, 연속적인 도전부와 비교할 때 라우팅 리소스 및 핀 액세스를 위해 상부 금속층에 다른 도전부를 제공한다.
도전부 세트(912)의 도전부의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
도전부 세트(920)는 하나 이상의 도전부(920a, 920b, 920c, 920d 또는 920e)를 포함한다. 도전부 중 적어도 하나(920a, 920b, 920c, 920d 또는 920e)는 도전부 중 적어도 하나(212a, 212b, 212c, 212d 또는 212e)와 유사하므로, 유사한 상세한 설명은 생략된다.
도전부 세트(920)는 제2 방향(Y)으로 연장된다. 도전부 세트(920)의 각 도전부는 제1 방향(X)으로 인접한 도전부로부터 이격된다. 도전부 세트(920)는 적어도 도전부 세트(912)와 중첩한다. 도전부 세트(912)는 M1 라우팅 트랙에 대응한다. 다른 금속층 상의 라우팅 트랙 수도 본 개시 내용의 범위 내에 있다. 도전부 세트(920)의 도전부의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
일부 실시예에서, 도전부 세트(912)에서 적어도 하나의 상부 금속층 트랙이 감소되기 때문에, 집적 회로(900)의 높이 및 면적은 다른 접근법에 비해 감소된다. 일부 실시예에서, 도전부 세트(912)에서 적어도 하나의 상부 금속층 트랙이 감소되기 때문에, 도전부 세트(912)의 하나 이상의 도전부의 폭이 다른 접근법에 비해 증가되어, 다른 접근법에 비해 더 낮은 IR, EM 및 RC 금속 성능을 가지는 집적 회로(900)가 얻어진다.
도 10은 일부 실시예에 따른 집적 회로(1000)의 회로도이다. 일부 실시예에서, 집적 회로(1000)는 2-2 NAND 논리 게이트(이하 "NAND") 회로이다. 2-2 NAND 회로가 예시를 위해 사용되며, 다른 유형의 NAND 회로를 포함하는 다른 유형의 회로는 본 개시 내용의 범위 내에 있다.
집적 회로(1000)는 PMOS 트랜지스터(P5, P6) 및 NMOS 트랜지스터(N5, N6, N7, N8)를 포함한다.
PMOS 트랜지스터(P5)의 게이트 단자는 입력 신호(A2)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. NMOS 트랜지스터(N6)의 게이트 단자는 입력 신호(A2)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. NMOS 트랜지스터(N8)의 게이트 단자는 입력 신호(A2)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다.
일부 실시예에서, PMOS 트랜지스터(P5)의 게이트 단자, NMOS 트랜지스터(N6)의 게이트 단자 및 NMOS 트랜지스터(N8)의 게이트 단자 중 적어도 2개는 함께 결합된다.
PMOS 트랜지스터(P6)의 게이트 단자는 입력 신호(A1)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. NMOS 트랜지스터(N5)의 게이트 단자는 입력 신호(A1)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. NMOS 트랜지스터(N7)의 게이트 단자는 입력 신호(A1)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다.
일부 실시예에서, PMOS 트랜지스터(P6)의 게이트 단자, NMOS 트랜지스터(N5)의 게이트 단자 및 NMOS 트랜지스터(N7)의 게이트 단자 중 적어도 2개는 함께 결합된다.
일부 실시예에서, 적어도 입력 신호(A1 또는 A2)는 논리적 로우 신호 또는 논리적 하이 신호이다.
PMOS 트랜지스터(P5)의 소스 단자 및 PMOS 트랜지스터(P6)의 소스 단자는 전압 공급원(VDD)에 연결된다. 일부 실시예에서, PMOS 트랜지스터(P5)의 소스 단자와 PMOS 트랜지스터(P6)의 소스 단자는 함께 결합된다.
PMOS 트랜지스터(P5)의 드레인 단자, PMOS 트랜지스터(P6)의 드레인 단자, NMOS 트랜지스터(N5)의 드레인 단자 및 NMOS 트랜지스터(N7)의 드레인 단자는 서로 연결되어 출력 노드(OUT1)로 구성된다.
NMOS 트랜지스터(N5)의 소스 단자와 NMOS 트랜지스터(N6)의 드레인 단자는 서로 연결된다. NMOS 트랜지스터(N7)의 소스 단자와 NMOS 트랜지스터(N8)의 드레인 단자는 서로 연결된다.
NMOS 트랜지스터(N6)의 소스 단자 및 NMOS 트랜지스터(N8)의 소스 단자는 각각 기준 전압 공급원(VSS)에 연결된다. 일부 실시예에서, NMOS 트랜지스터(N6)의 소스 단자와 NMOS 트랜지스터(N8)의 소스 단자는 함께 결합된다.
다른 회로, 다른 유형의 트랜지스터 및/또는 트랜지스터의 수량은 다양한 실시예의 범위 내에 있다. 예를 들어, 일부 실시예에서, 집적 회로(1000)는 2-1 NAND 회로와 같은 다른 유형의 NAND 회로를 포함한다. 적어도 입력 신호(A1 또는 A2)의 다른 값은 다양한 실시예의 범위 내에 있다.
도 11a-11b는 일부 실시예에 따른 집적 회로(1100)의 다이어그램이다.
도 11a-11b는 예시의 편의상 단순화된 집적 회로(1100)의 대응하는 부분(1100A-1100B)의 평면도이다. 집적 회로(1100)는 5개의 M0 라우팅 트랙(예, 도전부 세트(1112))을 가지는 집적 회로(1000)의 실시예이다.
부분(1100A)은 집적 회로(1100)의 VBP 레벨, OD 레벨, POLY 레벨, MD 레벨, M0 레벨 또는 M1 레벨의 집적 회로(1100)의 하나 이상의 특징부를 포함한다. 부분(1100B)은 집적 회로(1100)의 BP 레벨, BS 레벨, VBP 레벨, VBS 레벨, POLY 레벨 또는 MD 레벨의 집적 회로(1100)의 하나 이상의 특징부를 포함한다.
예시의 편의상 도 11a-11b의 부호 표시된 요소 중 일부는 도 11a-11b에서 부호 표시되지 않는다. 일부 실시예에서, 집적 회로(1100)는 도 11a-11b에 d예시되지 않은 추가의 요소를 포함한다.
집적 회로(1100)는 집적 회로(1100)와 유사한 대응하는 레이아웃 설계에 의해 제조된다. 도 11a-11b는 집적 회로(1100)로서 설명되지만, 일부 실시예에서 도 11a-11b는 레이아웃 설계(100, 400, 500A, 500C)와 유사한 레이아웃 설계에 대응하고, 집적 회로(1100)의 구조적 요소는 레이아웃 패턴에 대응하고, 집적 회로(1100)의 대응하는 레이아웃 설계의 구성 및 층은 물론, 정렬, 길이 및 폭을 포함하는 구조적 관계는 집적 회로(1100)의 구조적 관계와 구성 및 층과 유사하므로, 간결성을 위해 유사한 상세한 설명은 설명되지 않을 것이다.
집적 회로(1100)는 집적 회로(400)(도 4a-4b) 또는 집적 회로(1000)의 실시예이다. 도 4a-4b의 집적 회로(400)에 비해, 집적 회로(1100)의 파워 레일 세트(702)는 파워 레일 세트(202)를 대체하고, 신호 라인 세트(1103)는 신호 라인 세트(203)를 대체하고, 접점 세트(1106)는 접점 세트(406)를 대체하고, 비아 세트(1108)는 비아 세트(208)(도 2a-2b에 예시됨)를 대체하고, 비아 세트(1110)는 비아 세트(410)를 대체하고, 도전부 세트(1112)는 도전부 세트(212)를 대체하고, 게이트 세트(1116)는 게이트 세트(416)를 대체하므로, 유사한 상세한 설명은 생략된다.
신호 라인 세트(1103)는 적어도 신호 라인(1103a)을 포함한다. 신호 라인 세트(1103)는 상위 층으로부터의 신호 라우팅을 제공하도록 구성된다. 신호 라인(1103a)은 PMOS 트랜지스터(P5)와 NMOS 트랜지스터 중 하나(N6 또는 N8)의 게이트를 NMOS 트랜지스터 중 다른 트랜지스터(N8 또는 N6)의 게이트와 전기적으로 결합하도록 구성되어, 다른 접근법에 비해 추가적인 라우팅 리소스를 제공한다. 다른 게이트와의 다른 연결은 본 개시 내용의 범위 내에 있다.
파워 레일 세트(702) 또는 신호 라인 세트(1103)의 구조체의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다. 일부 실시예에서, 신호 라인 세트(1103)는 도 11의 트랜지스터의 소스 또는 드레인 특징부와 도 11의 다른 트랜지스터의 게이트 특징부를 전기적으로 결합한다. 일부 실시예에서, 신호 라인 세트(1103)는 도 11의 트랜지스터의 소스 또는 드레인 특징부와 도 11의 다른 트랜지스터의 소스 또는 드레인 특징부를 전기적으로 결합한다.
접점 세트(1106)는 하나 이상의 접점(1106a, 1106b, 1106c, 1106d 또는 1106e)을 포함한다. 접점 중 적어도 하나(1106a, 1106b, 1106c, 1106d 또는 1106e)는 접점 중 적어도 하나(406a, 406b, 406c, 406d, 406e, 406f, 406g 또는 406h)와 유사하므로, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 접점(1106a)은 PMOS 트랜지스터(P5)의 소스 단자에 대응한다. 일부 실시예에서, 접점(1106b)은 PMOS 트랜지스터(P6)의 소스 단자에 대응한다. 일부 실시예에서, 접점(1106c)은 PMOS 트랜지스터(P5)의 소스 단자에 대응한다.
일부 실시예에서, 접점(1106d)은 NMOS 트랜지스터(N6)의 소스 단자에 대응한다. 일부 실시예에서, 접점(1106e)은 NMOS 트랜지스터(N8)의 소스 단자에 대응한다.
접점 세트(1106)의 접점의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
비아 세트(1108)는 하나 이상의 비아(1108a, 1108b, 1108c, 1108d 또는 1108e)를 포함한다. 비아 중 적어도 하나(1108a, 1108b, 1108c, 1108d 또는 1108e)는 비아 중 적어도 하나(208a 또는 208b)와 유사하므로, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 비아(1108a)는 파워 레일(702a)과 접점(1106a)을 서로 전기적으로 결합하여 PMOS 트랜지스터(P5)의 소스 단자를 공급 전압(VDD)에 결합한다. 비아(1108b)는 파워 레일(702a)과 접점(1106b)을 서로 전기적으로 결합하여 PMOS 트랜지스터(P6)의 소스 단자를 공급 전압(VDD)에 결합한다. 일부 실시예에서, 비아(1108c)는 파워 레일(702a)과 접점(1106c)을 서로 전기적으로 결합하여 PMOS 트랜지스터(P5)의 소스 단자를 공급 전압(VDD)에 결합한다.
일부 실시예에서, 비아(1108d)는 파워 레일(702b)과 접점(1106d)을 서로 전기적으로 결합하여 NMOS 트랜지스터(N6)의 소스 단자를 기준 공급 전압(VSS)에 결합한다. 일부 실시예에서, 비아(1108e)는 파워 레일(702b)과 접점(1106e)을 서로 전기적으로 결합하여 NMOS 트랜지스터(N8)의 소스 단자를 기준 공급 전압(VSS)에 결합한다.
비아 세트(1108)의 비아의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
비아 세트(1110)는 하나 이상의 비아(1110a 또는 1110b)를 포함한다. 비아 중 적어도 하나(1110a 또는 1110b)는 비아 중 적어도 하나(410a 또는 410b)와 유사하므로, 유사한 상세한 설명은 생략된다.
비아(1110a)는 신호 라인(1103a)과 게이트(1116b)를 서로 전기적으로 결합하여 PMOS 트랜지스터(P5)의 게이트 단자와 NMOS 트랜지스터(N6)의 게이트 단자를 신호 라인(1103a)에 결합한다. 비아(1110b)는 신호 라인(1103a)과 게이트(1116e)를 서로 전기적으로 결합하여 PMOS 트랜지스터(P5)의 게이트 단자와 NMOS 트랜지스터(N8)의 게이트 단자를 신호 라인(1103a)에 결합한다. 따라서, 신호 라인(1103a) 및 비아(1110a 및 1110b)는 게이트(1116b 및 1116e)를 서로 전기적으로 결합하여 PMOS 트랜지스터(P5)의 게이트 단자, NMOS 트랜지스터(N6)의 게이트 단자 및 PMOS 트랜지스터(N8)의 게이트 단자를 서로 결합하여 다른 접근 방식에 비해 다른 금속층의 추가의 라우팅 리소스를 제공한다.
비아 세트(1110)의 비아의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다. 접점 세트(1106), 비아 세트(1110), 신호 라인 세트(1103) 및 게이트 세트(1116) 중 하나 이상의 세트 사이의 다른 중첩 위치 또는 다른 수의 중첩 위치도 본 개시 내용의 범위 내에 있으므로, 다른 전기적 연결도 본 개시 내용의 범위 내에 있다.
도전부 세트(1112)는 하나 이상의 도전부(1112a, 1112b, 1112c, 1112d, 1112e 또는 1112f)를 포함한다. 도전부 중 적어도 하나(1112a, 1112b, 1112c, 1112d, 1112e 또는 1112f)는 도전부 중 적어도 하나(212a, 212b, 212c, 212d 또는 212e)와 유사하므로, 유사한 상세한 설명은 생략된다.
도전부 세트(1112)의 도전부의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
게이트 세트(1116)는 하나 이상의 게이트(1116a, 1116b, 1116c, 1116d, 1116e 또는 1116f)를 포함한다. 게이트(1116a, 1116c, 1116d 또는 1116f)는 예시의 편의상 도 11a-11b에서 부호 표시되지 않는다. 게이트 중 적어도 하나(1116a, 1116b, 1116c, 1116d, 1116e 또는 1116f)는 게이트 중 적어도 하나(416a, 416b, 416c, 416d 또는 416e)와 유사하므로, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 게이트(1116b)는 NMOS 트랜지스터(N6)의 게이트에 대응하고, 게이트(1116e)는 NMOS 트랜지스터(N8)의 게이트에 대응한다.
일부 실시예에서, 게이트(1116c)는 NMOS 트랜지스터(N5)의 게이트에 대응하고, 게이트(1116d)는 NMOS 트랜지스터(N7)의 게이트에 대응한다.
일부 실시예에서, 적어도 게이트(1116b 또는 1116e)는 PMOS 트랜지스터(P5)의 게이트에 대응한다. 일부 실시예에서, 적어도 게이트(1116c 또는 1116d)는 PMOS 트랜지스터(P6)의 게이트에 대응한다.
게이트(1116b) 및 게이트(1116e)는 신호 라인(1103a) 및 비아(1110a 및 1110b)에 의해 서로 전기적으로 결합된다.
신호 라인(1103a)은 게이트(1116b 및 1116e)를 함께 전기적으로 결합함으로써, 도전부 세트(1112) 세트에 적어도 하나 더 적은 상부 금속층 트랙을 사용하여, 다른 접근법에 비해 적어도 더 작은 높이, 더 작은 면적, 더 양호한 IR, EM 및 RC 금속 성능 또는 다른 금속층에 추가의 라우팅 리소스가 제공되는 집적 회로(1100)를 형성한다.
게이트 세트(1116)의 도전부의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
도 12는 일부 실시예에 따른 집적 회로(1200)의 회로도이다. 일부 실시예에서, 집적 회로(1200)는 분할 게이트 4-2 NAND 논리 게이트(이하 "NAND") 회로이다. 4-2 NAND 회로가 예시를 위해 사용되며, 다른 유형의 NAND 회로를 포함하는 다른 유형의 회로도 본 개시 내용의 범위 내에 있다.
집적 회로(1200)는 PMOS 트랜지스터(P7, P8, P9, P10) 및 NMOS 트랜지스터(N9, N10, N11, N12, N13, N14, N15, N16)를 포함한다.
PMOS 트랜지스터(P7)의 게이트 단자는 입력 신호(A1)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. NMOS 트랜지스터(N9)의 게이트 단자는 입력 신호(A1)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. NMOS 트랜지스터(N13)의 게이트 단자는 입력 신호(A1)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. 일부 실시예에서, PMOS 트랜지스터(P7)의 게이트 단자, NMOS 트랜지스터(N9)의 게이트 단자 또는 NMOS 트랜지스터(N13)의 게이트 단자 중 적어도 2개는 함께 결합된다.
PMOS 트랜지스터(P8)의 게이트 단자는 입력 신호(A2)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. NMOS 트랜지스터(N10)의 게이트 단자는 입력 신호(A2)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. NMOS 트랜지스터(N14)의 게이트 단자는 입력 신호(A2)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. 일부 실시예에서, PMOS 트랜지스터(P8)의 게이트 단자, NMOS 트랜지스터(N10)의 게이트 단자 또는 NMOS 트랜지스터(N14)의 게이트 단자 중 적어도 2개는 함께 결합된다.
PMOS 트랜지스터(P9)의 게이트 단자는 입력 신호(A3)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. NMOS 트랜지스터(N11)의 게이트 단자는 입력 신호(A3)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. NMOS 트랜지스터(N15)의 게이트 단자는 입력 신호(A3)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. 일부 실시예에서, PMOS 트랜지스터(P9)의 게이트 단자, NMOS 트랜지스터(N11)의 게이트 단자 또는 NMOS 트랜지스터(N15)의 게이트 단자 중 적어도 2개는 함께 결합된다.
PMOS 트랜지스터(P10)의 게이트 단자는 입력 신호(A4)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. NMOS 트랜지스터(N12)의 게이트 단자는 입력 신호(A4)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. NMOS 트랜지스터(N16)의 게이트 단자는 입력 신호(A4)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. 일부 실시예에서, PMOS 트랜지스터(P10)의 게이트 단자, NMOS 트랜지스터(N12)의 게이트 단자 또는 NMOS 트랜지스터(N16)의 게이트 단자 중 적어도 2개는 함께 결합된다.
일부 실시예에서, 적어도 입력 신호(A1, A2, A3 또는 A4)는 논리적 로우 신호 또는 논리적 하이 신호이다.
PMOS 트랜지스터(P7)의 소스 단자, PMOS 트랜지스터(P8)의 소스 단자, PMOS 트랜지스터(P9)의 소스 단자, PMOS 트랜지스터(P10)의 소스 단자가 전압 공급원(VDD)에 연결된다. 일부 실시예에서, PMOS 트랜지스터(P7)의 소스 단자, PMOS 트랜지스터(P8)의 소스 단자, PMOS 트랜지스터(P9)의 소스 단자 및 PMOS 트랜지스터(P10)의 소스 단자는 함께 결합된다.
PMOS 트랜지스터(P7)의 드레인 단자, PMOS 트랜지스터(P8)의 드레인 단자, PMOS 트랜지스터(P9)의 드레인 단자, PMOS 트랜지스터(P10)의 드레인 단자, NMOS 트랜지스터(N9)의 드레인 단자 및 NMOS 트랜지스터(N13)의 드레인 단자는 서로 연결되고 출력 노드(OUT1)로 구성된다.
NMOS 트랜지스터(N9)의 소스 단자와 NMOS 트랜지스터(N10)의 드레인 단자는 서로 연결된다. NMOS 트랜지스터(N10)의 소스 단자와 NMOS 트랜지스터(N11)의 드레인 단자는 서로 연결된다. NMOS 트랜지스터(N11)의 소스 단자와 NMOS 트랜지스터(N12)의 드레인 단자는 서로 연결된다. NMOS 트랜지스터(N12)의 소스 단자는 기준 전압 공급원(VSS)에 연결된다.
NMOS 트랜지스터(N13)의 소스 단자와 NMOS 트랜지스터(N14)의 드레인 단자는 서로 연결된다. NMOS 트랜지스터(N14)의 소스 단자와 NMOS 트랜지스터(N15)의 드레인 단자는 서로 연결된다. NMOS 트랜지스터(N15)의 소스 단자와 NMOS 트랜지스터(N16)의 드레인 단자는 서로 연결된다. NMOS 트랜지스터(N16)의 소스 단자는 기준 전압 공급원(VSS)에 연결된다. 일부 실시예에서, NMOS 트랜지스터(N12)의 소스 단자와 NMOS 트랜지스터(N16)의 소스 단자는 함께 결합된다.
다른 회로, 다른 유형의 트랜지스터 및/또는 트랜지스터의 수량은 다양한 실시예의 범위 내에 있다. 예를 들어, 일부 실시예에서, 집적 회로(1200)는 4-1 NAND 회로와 같은 다른 유형의 NAND 회로를 포함한다. 적어도 입력 신호(A1, A2, A3 또는 A4)의 다른 값은 다양한 실시예의 범위 내에 있다.
도 13a-13b는 일부 실시예에 따른 집적 회로(1300)의 다이어그램이다.
도 13a-13b는 예시의 편의상 단순화된 집적 회로(1300)의 대응하는 부분(1300A-1300B)의 평면도이다. 집적 회로(1300)는 4개의 M0 라우팅 트랙(예, 도전부 세트(1312))을 가지는 집적 회로(1200)의 실시예이다.
부분(1300A)은 집적 회로(1300)의 VBP 레벨, OD 레벨, POLY 레벨, MD 레벨 또는 M0 레벨의 집적 회로(1300)의 하나 이상의 특징부를 포함한다. 부분(1300B)은 집적 회로(1300)의 BP 레벨, BS 레벨, VBP 레벨, VBS 레벨, POLY 레벨 또는 MD 레벨의 집적 회로(1300)의 하나 이상의 특징부를 포함한다.
예시의 편의상 도 13a-13b의 부호 표시된 요소 중 일부는 도 13a-13b에서 부호 표시되지 않는다. 일부 실시예에서, 집적 회로(1300)는 도 13a-13b에 d예시되지 않은 추가의 요소를 포함한다.
집적 회로(1300)는 집적 회로(1300)와 유사한 대응하는 레이아웃 설계에 의해 제조된다. 간결성을 위해 도 13a-13b는 집적 회로(1300)로서 설명되지만, 일부 실시예에서 도 13a-13b는 레이아웃 설계(100, 400, 500A, 500C)와 유사한 레이아웃 설계에 대응하고, 집적 회로(1300)의 구조적 요소는 레이아웃 패턴에 대응하고, 집적 회로(1300)의 대응하는 레이아웃 설계의 구성 및 층은 물론, 정렬, 길이 및 폭을 포함하는 구조적 관계는 집적 회로(1300)의 구조적 관계와 구성 및 층과 유사하므로, 간결성을 위해 유사한 상세한 설명은 설명되지 않을 것이다.
집적 회로(1300)는 집적 회로(400)(도 4a-4b) 또는 집적 회로(1200)의 실시예이다. 도 4a-4b의 집적 회로(400)에 비해, 집적 회로(1300)의 파워 레일 세트(702)는 파워 레일 세트(202)를 대체하고, 신호 라인 세트(1303)는 신호 라인 세트(203)를 대체하고, 접점 세트(1306)는 접점 세트(406)를 대체하고, 비아 세트(1308)는 비아 세트(208)(도 2a-2b에 예시됨)를 대체하고, 비아 세트(1310)는 비아 세트(410)를 대체하고, 도전부 세트(1312)는 도전부 세트(212)를 대체하고, 게이트 세트(1316)는 게이트 세트(416)를 대체하므로, 유사한 상세한 설명은 생략된다.
신호 라인 세트(1303)는 신호 라인 세트(403)와 유사하므로, 유사한 상세한 설명은 생략된다. 신호 라인 세트(1303)는 적어도 신호 라인(1303a)을 포함한다. 신호 라인 세트(1303)는 상위 층으로부터의 신호 라우팅을 제공하도록 구성된다. 신호 라인(1303a)은 PMOS 트랜지스터(P9)의 게이트, NMOS 트랜지스터(N11)의 게이트 및 NMOS 트랜지스터(N15)의 게이트를 함께 전기적으로 결합하도록 구성되어, 다른 접근법에 비해 추가적인 라우팅 리소스를 제공한다. 신호 라인(1303a)에 대한 다른 게이트와의 다른 연결도 본 개시 내용의 범위 내에 있다.
파워 레일 세트(702) 또는 신호 라인 세트(1303)의 구조체의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다. 일부 실시예에서, 신호 라인 세트(1303)는 도 14의 트랜지스터의 소스 또는 드레인 특징부와 도 13의 다른 트랜지스터의 게이트 특징부를 전기적으로 결합한다. 일부 실시예에서, 신호 라인 세트(1303)는 도 13의 트랜지스터의 소스 또는 드레인 특징부와 도 13의 다른 트랜지스터의 소스 또는 드레인 특징부를 전기적으로 결합한다.
접점 세트(1306)는 하나 이상의 접점(1306a, 1306b, 1306c, 1306d, 1306e 또는 1306f)을 포함한다. 접점 중 적어도 하나(1306a, 1306b, 1306c, 1306d, 1306e 또는 1306f)는 접점 중 적어도 하나(406a, 406b, 406c, 406d, 406e, 406f, 406g 또는 406h)와 유사하므로, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 접점(1306a)은 PMOS 트랜지스터(P10 및 P9)의 소스 단자에 대응한다. 일부 실시예에서, 접점(1306b)은 PMOS 트랜지스터(P7 및 P8)의 소스 단자에 대응한다. 일부 실시예에서, 접점(1306b)은 PMOS 트랜지스터(P7 및 P8)의 소스 단자에 대응한다. 일부 실시예에서, 접점(1306d)은 PMOS 트랜지스터(P10 및 P9)의 소스 단자에 대응한다.
일부 실시예에서, 접점(1306e)은 NMOS 트랜지스터(N12)의 소스 단자에 대응하고, 접점(1306f)은 NMOS 트랜지스터(N16)의 소스 단자에 대응한다.
접점 세트(1306)의 접점의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
비아 세트(1308)는 하나 이상의 비아(1308a, 1308b, 1308c, 1308d, 1308e 또는 1308f)를 포함한다. 비아 중 적어도 하나(1308a, 1308b, 1308c, 1308d, 1308e 또는 1308f)는 비아 중 적어도 하나(208a 또는 208b)와 유사하므로, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 비아(1308a)는 파워 레일(702a)과 접점(1306a)을 서로 전기적으로 결합하고, 이에 의해 적어도 PMOS 트랜지스터(P9 또는 P10)의 소스 단자를 공급 전압(VDD)에 결합한다. 일부 실시예에서, 비아(1308b)는 파워 레일(702a)과 접점(1306b)을 서로 전기적으로 결합함으로써, 적어도 PMOS 트랜지스터(P7 또는 P8)의 소스 단자를 공급 전압(VDD)에 결합한다. 일부 실시예에서, 비아(1308c)는 파워 레일(702a)과 접점(1306c)을 서로 전기적으로 결합함으로써, 적어도 PMOS 트랜지스터(P7 또는 P8)의 소스 단자를 공급 전압(VDD)에 결합한다. 일부 실시예에서, 비아(1308d)는 파워 레일(702a)과 접점(1306d)을 서로 전기적으로 결합하여, 적어도 PMOS 트랜지스터(P9 또는 P10)의 소스 단자를 공급 전압(VDD)에 결합한다.
일부 실시예에서, 비아(1308e)는 파워 레일(702b)과 접점(1306e)을 서로 전기적으로 결합하여 NMOS 트랜지스터(N12)의 소스 단자를 기준 공급 전압(VSS)에 결합한다. 일부 실시예에서, 비아(1308f)는 파워 레일(702b)과 접점(1306f)을 서로 전기적으로 결합하여 NMOS 트랜지스터(N16)의 소스 단자를 기준 공급 전압(VSS)에 결합한다.
비아 세트(1308)의 비아의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
비아 세트(1310)는 하나 이상의 비아(1310a 또는 1310b)를 포함한다. 비아 중 적어도 하나(1310a 또는 1310b)는 비아 중 적어도 하나(410a 또는 410b)와 유사하므로, 유사한 상세한 설명은 생략된다.
비아(1310a)는 신호 라인(1303a)과 게이트(1316c)를 서로 전기적으로 결합하여 PMOS 트랜지스터(P9)의 게이트 단자와 NMOS 트랜지스터(N11)의 게이트 단자를 신호 라인(1303a)에 결합한다. 비아(1310b)는 신호 라인(1303a)과 게이트(1316h)를 서로 전기적으로 결합하여 PMOS 트랜지스터(P9)의 게이트 단자와 NMOS 트랜지스터(N15)의 게이트 단자를 신호 라인(1303a)에 결합한다. 따라서, 신호 라인(1303a) 및 비아(1310a 및 1310b)는 게이트(1316c 및 1316h)를 서로 전기적으로 결합하여 PMOS 트랜지스터(P9)의 게이트 단자, NMOS 트랜지스터(N11)의 게이트 단자 및 NMOS 트랜지스터(N15)의 게이트 단자를 서로 결합하여, 다른 접근법에 비해 다른 금속층에 추가의 라우팅 리소스가 제공된다.
비아 세트(1310)의 비아의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다. 접점 세트(1306), 비아 세트(1310), 신호 라인 세트(1303) 및 게이트 세트(1316) 중 하나 이상의 세트 사이의 다른 중첩 위치 또는 다른 수의 중첩 위치도 본 개시 내용의 범위 내에 있으므로, 다른 전기적 연결도 본 개시 내용의 범위 내에 있다.
도전부 세트(1312)는 하나 이상의 도전부(1312a, 1312b, 1312c, 1312d, 1312e 또는 1312f)를 포함한다. 도전부 중 적어도 하나(1312a, 1312b, 1312c, 1312d, 1312e 또는 1312f)는 도전부 중 적어도 하나(212a, 212b, 212c, 212d 또는 212e)와 유사하므로, 유사한 상세한 설명은 생략된다.
도전부 세트(1312)의 도전부의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
게이트 세트(1316)는 하나 이상의 게이트(1316a, 1316b, 1316c, 1316d, 1316e, 1316f, 1316g, 1316i 또는 1316j)를 포함한다. 예시의 편의상 게이트(1316a, 1316b, 1316d-1316g 및 1316i-1316j)는 도 13a-13b에서 부호 표시되지 않는다. 게이트 중 적어도 하나(1316a, 1316b, 1316c, 1316d, 1316e, 1316f, 1316g, 1316i 또는 1316j)는 게이트 중 적어도 하나(416a, 416b, 416c, 416d 또는 416e)와 유사하므로, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 게이트(1316c)는 PMOS 트랜지스터(P9)와 NMOS 트랜지스터(N11)의 게이트에 대응한다. 일부 실시예에서, 게이트(1316h)는 PMOS 트랜지스터(P9) 및 NMOS 트랜지스터(N15)의 게이트에 대응한다.
일부 실시예에서, 게이트(1316b)는 PMOS 트랜지스터(P10) 및 NMOS 트랜지스터(N12)의 게이트에 대응한다. 일부 실시예에서, 게이트(1316i)는 PMOS 트랜지스터(P10) 및 NMOS 트랜지스터(N16)의 게이트에 대응한다.
일부 실시예에서, 게이트(1316d)는 PMOS 트랜지스터(P8) 및 NMOS 트랜지스터(N10)의 게이트에 대응한다. 일부 실시예에서, 게이트(1316g)는 PMOS 트랜지스터(P8) 및 NMOS 트랜지스터(N14)의 게이트에 대응한다.
일부 실시예에서, 게이트(1316e)는 PMOS 트랜지스터(P7) 및 NMOS 트랜지스터(N9)의 게이트에 대응한다. 일부 실시예에서, 게이트(1316f)는 PMOS 트랜지스터(P7) 및 NMOS 트랜지스터(N13)의 게이트에 대응한다.
게이트(1316c) 및 게이트(1316h)는 신호 라인(1303a) 및 비아(1310a 및 1310b)에 의해 서로 전기적으로 결합된다.
신호 라인(1303a)은 게이트(1316c 및 1316h)를 함께 전기적으로 결합함으로써, 도전부 세트(1312)에서 적어도 하나 더 적은 상부 금속층 트랙을 사용하여, 다른 접근법에 비해 적어도 더 작은 높이, 더 작은 면적, 더 양호한 IR, EM 및 RC 금속 성능 또는 다른 금속층에 추가의 라우팅 리소스을 제공하는 집적 회로(1300)를 형성한다.
게이트 세트(1316)의 도전부의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
도 14a-14b는 일부 실시예에 따른 집적 회로(1400)의 다이어그램이다.
도 14a-14b는 예시의 편의상 단순화된 집적 회로(1400)의 대응하는 부분(1400A-1400B)의 평면도이다. 집적 회로(1400)는 집적 회로(1400)의 후면에 4개의 M0 라우팅 트랙(예, 도전부 세트(1412)) 및 2개의 BS 트랙을 갖는 집적 회로(1200)의 실시예이다.
부분(1400A)은 집적 회로(1400)의 VBP 레벨, OD 레벨, POLY 레벨, MD 레벨 또는 M0 레벨의 집적 회로(1400)의 하나 이상의 특징부를 포함한다. 부분(1400B)은 집적 회로(1400)의 BP 레벨, BS 레벨, VBP 레벨, VBS 레벨, POLY 레벨 또는 MD 레벨의 집적 회로(1400)의 하나 이상의 특징부를 포함한다.
예시의 편의상 도 14a-14b의 부호 표시된 요소 중 일부는 도 14a-14b에서 부호 표시되지 않는다. 일부 실시예에서, 집적 회로(1400)는 도 14a-14b에 d예시되지 않은 추가의 요소를 포함한다.
집적 회로(1400)는 집적 회로(1400)와 유사한 대응하는 레이아웃 설계에 의해 제조된다. 도 14a-14b는 집적 회로(1400)로서 설명되지만, 일부 실시예에서 도 14a-14b는 레이아웃 설계(100, 400, 500A, 500C)와 유사한 레이아웃 설계에 대응하고, 집적 회로(1400)의 구조적 요소는 레이아웃 패턴에 대응하고, 집적 회로(1400)의 대응하는 레이아웃 설계의 구성 및 층은 물론, 정렬, 길이 및 폭을 포함하는 구조적 관계는 집적 회로(1400)의 구조적 관계와 구성 및 층과 유사하므로, 간결성을 위해 유사한 상세한 설명은 설명되지 않을 것이다.
집적 회로(1400)는 집적 회로(400)(도 4a-4b) 또는 집적 회로(1200)의 실시예이다.
집적 회로(1400)는 도 13a-13b의 집적 회로(1300)의 변형이므로, 간결성을 위해 유사한 상세한 설명은 설명되지 않을 것이다. 도 13a-13b의 집적 회로(1300)와 비교하여, 집적 회로(1400)의 도전부 세트(1412)는 도전부 세트(1412)를 대체하고, 집적 회로(1400)는 신호 라인(1403) 및 비아 세트(1410)를 더 포함하므로, 유사한 상세한 설명은 생략된다.
신호 라인 세트(1403)는 신호 라인 세트(403)와 유사하므로, 유사한 상세한 설명은 생략된다. 신호 라인 세트(1403)는 적어도 신호 라인(1403a)을 포함한다. 신호 라인 세트(1403)는 상위 층으로부터의 신호 라우팅을 제공하도록 구성된다. 신호 라인(1403a)은 PMOS 트랜지스터(P10)의 게이트, NMOS 트랜지스터(N12)의 게이트 및 NMOS 트랜지스터(N16)의 게이트를 함께 전기적으로 결합하도록 구성되어, 다른 접근법에 비해 추가적인 라우팅 리소스를 제공한다. 신호 라인(1403a)에 대한 다른 게이트와의 다른 연결도 본 개시 내용의 범위 내에 있다.
파워 레일 세트(702) 또는 신호 라인 세트(1403)의 구조체의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다. 일부 실시예에서, 신호 라인 세트(1403)는 도 14의 트랜지스터의 소스 또는 드레인 특징부와 도 14의 다른 트랜지스터의 게이트 특징부를 전기적으로 결합한다. 일부 실시예에서, 신호 라인 세트(1403)는 도 14의 트랜지스터의 소스 또는 드레인 특징부와 도 14의 다른 트랜지스터의 소스 또는 드레인 특징부를 전기적으로 결합한다.
비아 세트(1410)는 비아 세트(410)와 유사하므로, 유사한 상세한 설명은 생략된다. 비아 세트(1410)는 하나 이상의 비아(1410a 또는 1410b)를 포함한다. 비아 중 적어도 하나(1410a 또는 1410b)는 비아 중 적어도 하나(410a 또는 410b)와 유사하므로, 유사한 상세한 설명은 생략된다.
비아(1410a)는 신호 라인(1403a)과 게이트(1316b)를 서로 전기적으로 결합하여 PMOS 트랜지스터(P10)의 게이트 단자와 NMOS 트랜지스터(N12)의 게이트 단자를 신호 라인(1403a)에 결합한다. 비아(1410b)는 신호 라인(1403a)과 게이트(1316i)를 서로 전기적으로 결합하여 PMOS 트랜지스터(P10)의 게이트 단자와 NMOS 트랜지스터(N12)의 게이트 단자를 신호 라인(1403a)에 결합한다. 따라서, 신호 라인(1403a) 및 비아(1410a 및 1410b)는 게이트(1316b 및 1316i)를 서로 전기적으로 결합하여 PMOS 트랜지스터(P10)의 게이트 단자, NMOS 트랜지스터(N12)의 게이트 단자 및 NMOS 트랜지스터(N16)의 게이트 단자를 서로 연결하여, 다른 접근법에 비해 다른 금속층에 추가의 라우팅 리소스가 제공된다.
비아 세트(1410)의 비아의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다. 접점 세트(1306), 비아 세트(1310 또는 1410), 신호 라인 세트(1303 또는 1403) 및 게이트 세트(1316) 중 하나 이상의 세트 사이의 다른 중첩 위치 또는 다른 수의 중첩 위치도 본 개시 내용의 범위 내에 있으므로, 다른 전기적 연결도 본 개시 내용의 범위 내에 있다.
도전부 세트(1412)는 하나 이상의 도전부(1412a, 1412b, 1412c, 1412d, 1412e, 1412f, 1412g 또는 1412h)를 포함한다. 도전부 중 적어도 하나(1412a, 1412b, 1412c, 1412d, 1412e, 1412f, 1412g 또는 1412h)는 도전부 중 적어도 하나(212a, 212b, 212c, 212d 또는 212e)와 유사하므로, 유사한 상세한 설명은 생략된다.
도전부 세트(1412)의 도전부의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
게이트(1316c) 및 게이트(1316h)는 신호 라인(1303a) 및 비아(1310a 및 1310b)에 의해 서로 전기적으로 결합된다. 게이트(1316b) 및 게이트(1316i)는 신호 라인(1403a) 및 비아(1410a 및 1410b)에 의해 서로 전기적으로 결합된다.
신호 라인(1303a)은 게이트(1316c 및 1316h)를 함께 전기적으로 결합하고 신호 라인(1403a)은 게이트(1316c 및 1316h)를 함께 전기적으로 결합함으로써, 도전부 세트(1412)에서 적어도 하나 더 적은 상부 금속층 트랙을 사용하여 다른 접근법에 비해 적어도 더 작은 높이, 더 작은 면적, 더 앵호한 IR, EM 및 RC 금속 성능 또는 다른 금속층에 추가의 라우팅 리소스를 제공하는 집적 회로(1400)가 형성된다.
도 15는 일부 실시예에 따른 집적 회로(1500)의 회로도이다. 일부 실시예에서, 집적 회로(1500)는 3-2 NAND 논리 게이트(이하 "NAND") 회로이다. 3-2 NAND 회로가 예시를 위해 사용되며, 다른 유형의 NAND 회로를 포함하는 다른 유형의 회로도 본 개시 내용의 범위 내에 있다.
집적 회로(1500)는 PMOS 트랜지스터(P11, P12, P13) 및 NMOS 트랜지스터(N17, N18, N19, N20, N21, N22)를 포함한다.
PMOS 트랜지스터(P11)의 게이트 단자는 입력 신호(A1)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. NMOS 트랜지스터(N17)의 게이트 단자는 입력 신호(A1)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. NMOS 트랜지스터(N20)의 게이트 단자는 입력 신호(A1)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. 일부 실시예에서, PMOS 트랜지스터(P11)의 게이트 단자, NMOS 트랜지스터(N17)의 게이트 단자 또는 NMOS 트랜지스터(N20)의 게이트 단자 중 적어도 2개는 함께 결합된다.
PMOS 트랜지스터(P12)의 게이트 단자는 입력 신호(A2)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. NMOS 트랜지스터(N18)의 게이트 단자는 입력 신호(A2)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. NMOS 트랜지스터(N21)의 게이트 단자는 입력 신호(A2)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. 일부 실시예에서, PMOS 트랜지스터(P12)의 게이트 단자, NMOS 트랜지스터(N18)의 게이트 단자 또는 NMOS 트랜지스터(N21)의 게이트 단자 중 적어도 2개는 함께 결합된다.
PMOS 트랜지스터(P13)의 게이트 단자는 입력 신호(A3)를 수신하도록 구성된 입력 노드(부호 미표시)로서 구성된다. NMOS 트랜지스터(N19)의 게이트 단자는 입력 신호(A3)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. NMOS 트랜지스터(N22)의 게이트 단자는 입력 신호(A3)를 수신하도록 구성된 입력 노드(부호 미표시)로 구성된다. 일부 실시예에서, PMOS 트랜지스터(P13)의 게이트 단자, NMOS 트랜지스터(N19)의 게이트 단자 또는 NMOS 트랜지스터(N22)의 게이트 단자 중 적어도 2개는 함께 결합된다.
일부 실시예에서, 적어도 입력 신호(A1, A2 또는 A)3은 논리적 로우 신호 또는 논리적 하이 신호이다.
PMOS 트랜지스터(P11)의 소스 단자, PMOS 트랜지스터(P12)의 소스 단자 및 PMOS 트랜지스터(P13)의 소스 단자는 전압 공급원(VDD)에 연결된다. 일부 실시예에서, PMOS 트랜지스터(P11)의 소스 단자, PMOS 트랜지스터(P12)의 소스 단자 및 PMOS 트랜지스터(P13)의 소스 단자는 함께 결합된다.
PMOS 트랜지스터(P11)의 드레인 단자, PMOS 트랜지스터(P12)의 드레인 단자, PMOS 트랜지스터(P13)의 드레인 단자, NMOS 트랜지스터(N17)의 드레인 단자 및 NMOS 트랜지스터(N20)의 드레인 단자는 서로 연결되어, 출력 노드(OUT1)로 구성된다.
NMOS 트랜지스터(N17)의 소스 단자와 NMOS 트랜지스터(N18)의 드레인 단자는 서로 연결된다. NMOS 트랜지스터(N18)의 소스 단자와 NMOS 트랜지스터(N19)의 드레인 단자는 서로 연결된다. NMOS 트랜지스터(N19)의 소스 단자는 기준 전압 공급원(VSS)에 연결된다.
NMOS 트랜지스터(N20)의 소스 단자와 NMOS 트랜지스터(N21)의 드레인 단자는 서로 연결된다. NMOS 트랜지스터(N21)의 소스 단자와 NMOS 트랜지스터(N22)의 드레인 단자는 서로 연결된다. NMOS 트랜지스터(N22)의 소스 단자는 기준 전압 공급원(VSS)에 연결된다. 일부 실시예에서, NMOS 트랜지스터(N19)의 소스 단자와 NMOS 트랜지스터(N22)의 소스 단자는 함께 결합된다.
다른 회로, 다른 유형의 트랜지스터 및/또는 트랜지스터의 수량은 다양한 실시예의 범위 내에 있다. 예를 들어, 일부 실시예에서, 집적 회로(1500)는 3-1 NAND 회로와 같은 다른 유형의 NAND 회로를 포함한다. 적어도 입력 신호(A1, A2 또는 A3)의 다른 값은 다양한 실시예의 범위 내에 있다.
도 16a-16b는 일부 실시예에 따른 집적 회로(1600)의 다이어그램이다.
도 16a-16b는 예시의 편의상 단순화된 집적 회로(1600)의 대응하는 부분(1600A-1600B)의 평면도이다. 집적 회로(1600)는 3개의 M0 라우팅 트랙(예, 도전부 세트(1612))을 가지는 집적 회로(1500)의 실시예이다.
부분(1600A)은 집적 회로(1600)의 VBP 레벨, OD 레벨, POLY 레벨, MD 레벨 또는 M0 레벨의 집적 회로(1600)의 하나 이상의 특징부를 포함한다. 부분(1600B)은 집적 회로(1600)의 BP 레벨, BS 레벨, VBP 레벨, VBS 레벨, POLY 레벨 또는 MD 레벨의 집적 회로(1600)의 하나 이상의 특징부를 포함한다.
예시의 편의상 도 16a-16b의 부호 표시된 요소 중 일부는 도 16a-16b에서 부호 표시되지 않는다. 일부 실시예에서, 집적 회로(1600)는 도 16a-16b에 d예시되지 않은 추가의 요소를 포함한다.
집적 회로(1600)는 집적 회로(1600)와 유사한 대응하는 레이아웃 설계에 의해 제조된다. 간결성을 위해 도 16a-16b는 집적 회로(1600)로서 설명되지만, 일부 실시예에서 도 16a-16b는 레이아웃 설계(100, 400, 500A, 500C)와 유사한 레이아웃 설계에 대응하고, 집적 회로(1600)의 구조적 요소는 레이아웃 패턴에 대응하고, 집적 회로(1600)의 대응하는 레이아웃 설계의 구성 및 층은 물론, 정렬, 길이 및 폭을 포함하는 구조적 관계는 집적 회로(1600)의 구조적 관계와 구성 및 층과 유사하므로, 간결성을 위해 유사한 상세한 설명은 설명되지 않을 것이다.
집적 회로(1600)는 집적 회로(400)(도 4a-4b) 또는 집적 회로(1500)의 실시예이다.
도 16a-16b는 일부 실시예에 따른 집적 회로(1600)의 다이어그램이다.
도 16a-16b는 예시의 편의상 단순화된 집적 회로(1600)의 대응하는 부분(1600A-1600B)의 평면도이다. 집적 회로(1600)는 3개의 M0 라우팅 트랙(예, 도전부 세트(1612))을 가지는 집적 회로(1500)의 실시예이다.
부분(1600A)은 집적 회로(1600)의 VBP 레벨, OD 레벨, POLY 레벨, MD 레벨 또는 M0 레벨의 집적 회로(1600)의 하나 이상의 특징부를 포함한다. 부분(1600B)은 집적 회로(1600)의 BP 레벨, BS 레벨, VBP 레벨, VBS 레벨, POLY 레벨 또는 MD 레벨의 집적 회로(1600)의 하나 이상의 특징부를 포함한다.
예시의 편의상 도 16a-16b의 부호 표시된 요소 중 일부는 도 16a-16b에서 부호 표시되지 않는다. 일부 실시예에서, 집적 회로(1600)는 도 16a-16b에 예시되지 않은 추가의 요소를 포함한다.
집적 회로(1600)는 집적 회로(1600)와 유사한 대응하는 레이아웃 설계에 의해 제조된다. 도 16a-16b는 집적 회로(1600)로서 설명되지만, 일부 실시예에서 도 16a-16b는 레이아웃 설계(100, 400, 500A, 500C)와 유사한 레이아웃 설계에 대응하고, 집적 회로(1600)의 구조적 요소는 레이아웃 패턴에 대응하고, 집적 회로(1600)의 대응하는 레이아웃 설계의 구성 및 층은 물론, 정렬, 길이 및 폭을 포함하는 구조적 관계는 집적 회로(1600)의 구조적 관계와 구성 및 층과 유사하므로, 간결성을 위해 유사한 상세한 설명은 설명되지 않을 것이다.
집적 회로(1600)는 집적 회로(400)(도 4a-4b) 또는 집적 회로(1500)의 실시예이다.
도 4a-4b의 집적 회로(400)와 비교하여, 집적 회로(1600)의 파워 레일 세트(702)는 파워 레일 세트(202)를 대체하고, 신호 라인 세트(1603)는 신호 라인 세트(203)를 대체하고, 접점 세트(1606)는 접점 세트(406)를 대체하고, 비아 세트(1608)는 비아 세트(208)(도 2a-2b에 예시됨)를 대체하고, 비아 세트(1610)는 비아 세트(410)를 대체하고, 도전부 세트(1612)는 도전부 세트(212)를 대체하고, 게이트 세트(1616)는 게이트 세트(416)를 대체하므로, 유사한 상세한 설명은 생략된다.
신호 라인 세트(1603)는 신호 라인 세트(403)와 유사하므로, 유사한 상세한 설명은 생략된다. 신호 라인 세트(1603)는 적어도 신호 라인(1603a)을 포함한다. 신호 라인 세트(1603)는 다른 접근법의 상위 층으로부터의 신호 라우팅을 제공하도록 구성된다. 신호 라인(1603a)은 PMOS 트랜지스터(P12)의 게이트, NMOS 트랜지스터(N18)의 게이트 및 NMOS 트랜지스터(N21)의 게이트를 함께 전기적으로 결합하도록 구성되어, 다른 접근법에 비해 추가적인 라우팅 리소스를 제공한다. 신호 라인(1603a)에 대한 다른 게이트와의 다른 연결도 본 개시 내용의 범위 내에 있다.
파워 레일 세트(702) 또는 신호 라인 세트(1603)의 구조체의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다. 일부 실시예에서, 신호 라인 세트(1603)는 도 16의 트랜지스터의 소스 또는 드레인 특징부와 도 16의 다른 트랜지스터의 게이트 특징부를 전기적으로 결합한다. 일부 실시예에서, 신호 라인 세트(1603)는 도 16의 트랜지스터의 소스 또는 드레인 특징부와 도 16의 다른 트랜지스터의 소스 또는 드레인 특징부를 전기적으로 결합한다.
접점 세트(1606)는 하나 이상의 접점(1606a, 1606b, 1606c, 1606d, 1606e 또는 1606f)을 포함한다. 접점 중 적어도 하나(1606a, 1606b, 1606c, 1606d, 1606e 또는 1606f)는 접점 중 적어도 하나(406a, 406b, 406c, 406d, 406e, 406f, 406g 또는 406h)와 유사하므로, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 접점(1606a)은 PMOS 트랜지스터(P13)의 소스 단자에 대응한다. 일부 실시예에서, 접점(1606b)은 PMOS 트랜지스터(P12 및 P11)의 소스 단자에 대응한다. 일부 실시예에서, 접점(1606c)은 PMOS 트랜지스터(P11 및 P12)의 소스 단자에 대응한다. 일부 실시예에서, 접점(1606d)은 PMOS 트랜지스터(P13)의 소스 단자에 대응한다.
일부 실시예에서, 접점(1606e)은 NMOS 트랜지스터(N19)의 소스 단자에 대응하고, 접점(1606f)은 NMOS 트랜지스터(N22)의 소스 단자에 대응한다.
접점 세트(1606)의 접점의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
비아 세트(1608)는 하나 이상의 비아(1608a, 1608b, 1608c, 1608d, 1608e 또는 1608f)를 포함한다. 비아 중 적어도 하나(1608a, 1608b, 1608c, 1608d, 1608e 또는 1608f)는 비아 중 적어도 하나(208a 또는 208b)와 유사하므로, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 비아(1608a)는 파워 레일(702a)과 접점(1606a)을 서로 전기적으로 결합하고, 이에 의해 PMOS 트랜지스터(P13)의 소스 단자를 공급 전압(VDD)에 결합한다. 일부 실시예에서, 비아(1608b)는 파워 레일(702a)과 접점(1606b)을 서로 전기적으로 결합하여, 적어도 PMOS 트랜지스터(P12 또는 P11)의 소스 단자를 공급 전압(VDD)에 결합한다. 일부 실시예에서, 비아(1608c)는 파워 레일(702a)과 접점(1606c)을 서로 전기적으로 결합함으로써, 적어도 PMOS 트랜지스터(P11 또는 P12)의 소스 단자를 공급 전압(VDD)에 결합한다. 일부 실시예에서, 비아(1608d)는 파워 레일(702a)과 접점(1606d)을 서로 전기적으로 결합하여 PMOS 트랜지스터(P13)의 소스 단자를 공급 전압(VDD)에 결합한다.
일부 실시예에서, 비아(1608e)는 파워 레일(702b)과 접점(1606e)을 서로 전기적으로 결합하여 NMOS 트랜지스터(N19)의 소스 단자를 기준 공급 전압(VSS)에 결합한다. 일부 실시예에서, 비아(1608f)는 파워 레일(702b)과 접점(1606f)을 서로 전기적으로 결합하여 NMOS 트랜지스터(N22)의 소스 단자를 기준 공급 전압(VSS)에 결합한다.
비아 세트(1608)의 비아의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
비아 세트(1610)는 하나 이상의 비아(1610a 또는 1610b)를 포함한다. 비아 중 적어도 하나(1610a 또는 1610b)는 비아 중 적어도 하나(410a 또는 410b)와 유사하므로, 유사한 상세한 설명은 생략된다.
비아(1610a)는 신호 라인(1603a)과 게이트(1616c)를 서로 전기적으로 결합하여 PMOS 트랜지스터(P12)의 게이트 단자와 NMOS 트랜지스터(N18)의 게이트 단자를 신호 라인(1603a)에 결합한다. 비아(1610b)는 신호 라인(1603a)과 게이트(1616f)를 서로 전기적으로 결합하여 PMOS 트랜지스터(P12)의 게이트 단자와 NMOS 트랜지스터(N21)의 게이트 단자를 신호 라인(1603a)에 결합한다. 따라서, 신호 라인(1603a) 및 비아(1610a 및 1610b)는 게이트(1616c 및 1616f)를 서로 전기적으로 결합하여 PMOS 트랜지스터(P12)의 게이트 단자, NMOS 트랜지스터(N18)의 게이트 단자 및 NMOS 트랜지스터(N21)의 게이트 단자를 서로 결합하여, 다른 접근법에 비해 다른 금속층에 추가의 라우팅 리소스가 제공된다.
비아 세트(1610)으 비아의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다. 접점 세트(1606), 비아 세트(1610), 신호 라인 세트(1603) 및 게이트 세트(1616) 중 하나 이상의 세트 사이의 다른 중첩 위치 또는 다른 수의 중첩 위치도 본 개시 내용의 범위 내에 있으므로, 다른 전기적 연결도 본 개시 내용의 범위 내에 있다.
도전부 세트(1612)는 하나 이상의 도전부(1612a, 1612b, 1612c 또는 1612d)를 포함한다. 도전부 중 적어도 하나(1612a, 1612b, 1612c 또는 1612d)는 도전부 중 적어도 하나(212a, 212b, 212c, 212d 또는 212e)와 유사하므로, 유사한 상세한 설명은 생략된다.
도전부(1612a)는 PMOS 트랜지스터(P11, P12, P13)의 드레인 단자 각각을 함께 전기적으로 결합한다. 도전부(1612c)는 NMOS 트랜지스터(N19, N22)의 각 게이트 단자를 함께 전기적으로 결합한다.
도전부 세트(1612)의 도전부의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
게이트 세트(1616)는 하나 이상의 게이트(1616a, 1616b, 1616c, 1616d, 1616e, 1616f, 1616g 또는 1616h)를 포함한다. 게이트(1616a, 1616b, 1616d-1616e 및 1616g-1616h)는 예시의 편의상 도 16a-16b에서 부호 표시되지 않는다. 게이트 중 적어도 하나(1616a, 1616b, 1616c, 1616d, 1616e, 1616f, 1616g 또는 1616h)는 게이트 중 적어도 하나(416a, 416b, 416c, 416d 또는 416e)와 유사하므로, 유사한 상세한 설명은 생략된다.
일부 실시예에서, 게이트(1616c)는 PMOS 트랜지스터(P12) 및 NMOS 트랜지스터(N18)의 게이트에 대응한다. 일부 실시예에서, 게이트(1616f)는 PMOS 트랜지스터(P12) 및 NMOS 트랜지스터(N21)의 게이트에 대응한다.
일부 실시예에서, 게이트(1616b)는 PMOS 트랜지스터(P13) 및 NMOS 트랜지스터(N19)의 게이트에 대응한다. 일부 실시예에서, 게이트(1616g)는 PMOS 트랜지스터(P13) 및 NMOS 트랜지스터(N22)의 게이트에 대응한다.
일부 실시예에서, 게이트(1616d)는 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N17)의 게이트에 대응한다. 일부 실시예에서, 게이트(1616e)는 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N20)의 게이트에 대응한다.
게이트(1616c) 및 게이트(1616f)는 신호 라인(1603a) 및 비아(1610a 및 1610b)에 의해 서로 전기적으로 결합된다.
신호 라인(1603a)은 게이트(1616c 및 1616f)를 함께 전기적으로 결합함으로써, 도전부 세트(1612) 세트에서 적어도 하나 덜 상부 금속층 트랙을 사용하여, 다른 접근법에 비해 적어도 더 작은 높이, 더 작은 면적, 더 양호한 IR, EM 및 RC 금속 성능 또는 다른 금속층에 추가의 라우팅 리소스을 제공하는 집적 회로(1600)를 형성한다.
게이트 세트(1616)의 도전부의 다른 구성, 다른 레이아웃 레벨의 배열 또는 수량도 본 개시 내용의 범위 내에 있다.
도 17은 일부 실시예에 따른 집적 회로를 형성 또는 제조하는 방법(1700)의 흐름도이다. 도 17에 예시된 방법(1700)의 이전, 도중 및/또는 이후에 추가의 동작이 수행될 수 있으며, 일부 다른 동작은 여기에서 단지 간략하게 설명될 수 있다는 것을 알아야 한다. 일부 실시예에서, 방법(1700)은 200, 400, 500B, 500D, 600-1600 또는 1900B와 같은 집적 회로를 형성하는 데 사용할 수 있다. 일부 실시예에서, 방법(1700)은 레이아웃 설계(100, 300, 500A 또는 500C) 중 하나 이상과 유사한 구조적 관계를 가지는 집적 회로를 형성하는 데 사용할 수 있다.
방법(1700)의 동작(1702)에서, 집적 회로의 레이아웃 설계가 생성된다. 동작(1702)은 레이아웃 설계를 생성하기 위한 명령을 실행하도록 구성된 처리 장치(예, 프로세서(2002)(도 20))에 의해 수행된다. 일부 실시예에서, 방법(1700)의 레이아웃 설계는 적어도 레이아웃 설계(100, 300, 500A 또는 500C)의 하나 이상의 패턴 또는 적어도 집적 회로(700-900, 1100, 1300-1400 또는 1600)와 유사한 특징부를 포함한다. 일부 실시예에서, 본 개시 내용의 레이아웃 설계는 그래픽 데이터베이스 시스템(GDSII) 파일 형식으로 존재한다.
방법(1700)의 동작(1704)에서, 집적 회로는 레이아웃 설계에 기초하여 제조된다. 일부 실시예에서, 방법(1700)의 동작(1704)은 레이아웃 설계를 기초로 적어도 하나의 마스크를 제작하는 단계 및 적어도 하나의 마스크를 기초로 집적 회로를 제조하는 단계를 포함한다.
도 18은 일부 실시예에 따른 집적 회로의 레이아웃 설계를 생성하는 방법(1800)의 흐름도이다. 도 18에 예시된 방법(1800)의 이전, 도중 및/또는 이후에 추가의 동작이 수행될 수 있으며, 일부 다른 프로세스는 여기서 단지 간략하게 설명될 수 있다는 것을 알아야 한다. 일부 실시예에서, 방법(1800)은 방법(1700)의 동작(1702)의 실시예이다. 일부 실시예에서, 방법(1800)은 적어도 레이아웃 설계(100, 300, 500A 또는 500C)의 하나 이상의 레이아웃 패턴 또는 적어도 집적 회로(200, 400, 500B, 500D, 700-900, 1100, 1300-1400 또는 1600)와 유사한 하나 이상의 패턴을 생성하는 데 사용할 수 있다. 일부 실시예에서, 방법(1800)은 적어도 레이아웃 설계(100, 300, 500A 또는 500C)의 구성 및 층은 물론, 정렬, 길이 및 폭을 포함하는 구조적 관계를 가지는 하나 이상의 레이아웃 패턴 또는 적어도 집적 회로(200, 400, 500B, 500D, 700-900, 1100, 1300-1400 또는 1600)와 유사한 하나 이상의 패턴을 생성하는 데 사용 가능하므로, 간결성을 위해 유사한 상세한 설명은 도 18에서 설명하지 않을 것이다.
방법(1800)의 동작(1802)에서, 파워 레일 패턴 세트가 레이아웃 설계에 생성되거나 배치된다. 일부 실시예에서, 방법(1800)의 파워 레일 패턴 세트는 파워 레일 패턴 세트(102)의 하나 이상의 패턴의 적어도 일부를 포함한다. 일부 실시예에서, 방법(1800)의 파워 레일 패턴 세트는 파워 레일 세트(702)와 유사한 특징부의 적어도 일부를 포함한다.
방법(1800)의 동작(1804)에서, 신호 라인 패턴 세트가 레이아웃 설계에 생성되거나 배치된다. 일부 실시예에서, 방법(1800)의 신호 라인 패턴 세트는 신호 라인 패턴 세트(103)의 하나 이상의 패턴의 적어도 일부를 포함한다. 일부 실시예에서, 방법(1800)의 신호 라인 패턴 세트는 신호 라인 세트(703, 1103, 1303, 1403 또는 1603)와 유사한 특징부의 적어도 일부를 포함한다.
방법(1800)의 동작(1806)에서, 활성 영역 패턴 세트가 레이아웃 설계에 생성되거나 배치된다. 일부 실시예에서, 방법(1800)의 활성 영역 패턴 세트는 활성 영역 패턴 세트(104)의 하나 이상의 패턴의 적어도 일부를 포함한다. 일부 실시예에서, 방법(1800)의 활성 영역 패턴 세트는 활성 영역 세트(704)와 유사한 특징부의 적어도 일부를 포함한다.
방법(1800)의 동작(1808)에서, 접점 패턴 세트가 레이아웃 설계에 생성되거나 배치된다. 일부 실시예에서, 방법(1800)의 접점 패턴 세트는 접점 패턴 세트(106 또는 306)의 하나 이상의 패턴의 적어도 일부를 포함한다. 일부 실시예에서, 방법(1800)의 접점 패턴 세트는 접점 세트(706, 1106, 1306 또는 1606)와 유사한 특징부의 적어도 일부를 포함한다.
방법(1800)의 동작(1810)에서, 게이트 패턴 세트가 레이아웃 설계에 생성되거나 배치된다. 일부 실시예에서, 방법(1800)의 게이트 패턴 세트는 게이트 패턴 세트(116 또는 316)의 하나 이상의 패턴의 적어도 일부를 포함한다. 일부 실시예에서, 방법(1800)의 게이트 패턴 세트는 게이트 세트(716, 1116, 1316 또는 1616)와 유사한 특징부의 적어도 일부를 포함한다.
방법(1800)의 동작(1812)에서, 제1 비아 패턴 세트가 레이아웃 설계에 생성되거나 배치된다. 일부 실시예에서, 방법(1800)의 제1 비아 패턴 세트는 비아 패턴 세트(108)의 하나 이상의 패턴의 적어도 일부를 포함한다. 일부 실시예에서, 방법(1800)의 제1 비아 패턴 세트는 비아 세트(708, 1108, 1308 또는 1608)와 유사한 특징부의 적어도 일부를 포함한다.
방법(1800)의 동작(1814)에서, 제2 비아 패턴 세트가 레이아웃 설계에 생성되거나 배치된다. 일부 실시예에서, 방법(1800)의 제2 비아 패턴 세트는 비아 패턴 세트(110 또는 310)의 하나 이상의 패턴의 적어도 일부를 포함한다. 일부 실시예에서, 방법(1800)의 제2 비아 패턴 세트는 비아 세트(710, 1110, 1310, 1410 또는 1610)와 유사한 특징부의 적어도 일부를 포함한다.
방법(1800)의 동작(1816)에서, 제1 도전부 패턴 세트가 레이아웃 설계에 생성되거나 배치된다. 일부 실시예에서, 방법(1800) 제1 도전부 패턴 세트는 도전부 패턴 세트(112, 512 또는 514)의 하나 이상의 패턴의 적어도 일부를 포함한다. 일부 실시예에서, 방법(1800) 제1 도전부 패턴 세트는 도전부 세트(712, 812, 912, 1112, 1312, 1412 또는 1612)와 유사한 특징부의 적어도 일부를 포함한다.
도 19는 일부 실시예에 따른 IC 소자를 제조하는 방법의 기능 흐름도이다. 도 19에 예시된 방법(1900) 이전, 도중 및/또는 이후에 추가의 동작이 수행 될수 있으며, 일부 다른 프로세스는 여기서 단지 간략하게 설명될 수 있음을 알아야 한다.
일부 실시예에서, 방법(1900)은 방법(1700)의 동작(1704)의 실시예이다. 일부 실시예에서, 방법(1900)은 적어도 집적 회로(200, 400, 500B, 500D, 700-1600) 또는 적어도 레이아웃 설계(100, 300, 500A 또는 500C)와 유사한 특징부를 가지는 집적 회로를 제작하거나 제조하는 데 사용할 수 있다. 일부 실시예에서, 방법(1900)의 다른 동작 순서도 본 개시 내용의 범위 내에 있다. 방법(1900)은 예시적인 동작을 포함하지만, 해당 동작은 반드시 예시된 순서로 수행되는 것은 아니다. 개시된 실시예들의 사상 및 범위에 따라 여러 동작이 적절하게 추가, 교체, 변경 및/또는 제거될 수 있다.
방법(1900)의 동작(1902)에서, 제1 트랜지스터 세트가 반도체 웨이퍼 또는 기판에 제조된다. 일부 실시예에서, 방법(1900)의 제1 트랜지스터 세트는 NMOS 트랜지스터(N1-N22), 도 15의 NMOS 트랜지스터, PMOS 트랜지스터(P1-P13) 또는 도 15의 PMOS 트랜지스터 중 하나 이상을 포함한다.
일부 실시예에서, 동작(1902)은 제1 우물에 제1 트랜지스터 세트의 소스 및 드레인 영역을 제조하는 단계를 포함한다. 일부 실시예에서, 제1 우물은 p-형 도펀트를 포함한다. 일부 실시예에서, p-도펀트는 붕소, 알루미늄 또는 다른 적절한 p-형 도펀트를 포함한다. 일부 실시예에서, 제1 우물은 기판 위에 성장된 에피층을 포함한다. 일부 실시예에서, 에피층은 에피택셜 공정 중에 도펀트를 첨가함으로써 도핑된다. 일부 실시예에서, 에피층은 에피층 형성 후의 이온 주입에 의해 도핑된다. 일부 실시예에서, 제1 우물은 기판을 도핑함으로써 형성된다. 일부 실시예에서, 도핑은 이온 주입에 의해 수행된다. 일부 실시예에서, 제1 우물은 1×1012 원자/cm3 내지 1×1014 원자/cm3 범위의 도펀트 농도를 가진다.
일부 실시예에서, 제1 우물은 n-형 도펀트를 포함한다. 일부 실시예에서, n-형 도펀트는 인, 비소 또는 다른 적절한 n-형 도펀트를 포함한다. 일부 실시예에서, n-형 도펀트 농도는 약 1×1012 원자/cm3 내지 약 1×1014 원자/cm3 범위이다.
일부 실시예에서, 소스/드레인 특징부의 형성은 스페이서의 엣지에 리세스를 형성하도록 기판의 일부를 제거하는 단계를 포함하고, 기판의 리세스를 채우는 것에 의해 충전 공정이 이후 수행된다. 일부 실시예에서, 리세스는 패드 산화물 층 또는 희생 산화물 층의 제거 후에 예를 들어, 습식 에칭 또는 건식 에칭에 의해 에칭된다. 일부 실시예에서, 에칭 공정은 STI 영역과 같은 분리 영역에 인접한 활성 영역의 상부 표면 부분을 제거하기 위해 수행된다. 일부 실시예에서, 충전 공정은 에피택시 또는 에피택셜(에피) 공정에 의해 수행된다. 일부 실시예에서, 리세스는 에칭 공정과 동시에 행해지는 성장 공정을 이용하여 채워지며, 여기서 성장 공정의 성장 속도는 에칭 공정의 에칭 속도보다 크다. 일부 실시예에서, 리세스는 성장 공정 및 에칭 공정의 조합을 이용하여 충전된다. 예를 들어, 재료층이 리세스에서 성장된 다음, 해당 성장된 재료에 에칭 공정을 수행하여 재료의 일부를 제거한다. 그런 다음, 리세스 내에서 재료의 원하는 두께가 달성될 때까지 에칭된 재료에 성장 공정이 후속으로 수행된다. 일부 실시예에서, 성장 공정은 재료의 상부 표면이 기판의 상부 표면 위에 있을 때까지 계속된다. 일부 실시예에서, 성장 공정은 재료의 상부 표면이 기판의 상부 표면과 동일 평면이 될 때까지 계속된다. 일부 실시예에서, 제1 우물의 일부는 등방성 또는 이방성 에칭 공정에 의해 제거된다. 에칭 공정은 게이트 구조체 및 어떤 스페이서도 에칭하지 않고 제1 우물을 선택적으로 에칭한다. 일부 실시예에서, 에칭 공정은 반응성 이온 에칭(RIE), 습식 에칭 또는 다른 적절한 기술을 이용하여 수행된다. 일부 실시예에서, 소스/드레인 특징부를 형성하기 위해 반도체 재료가 리세스에 성막된다. 일부 실시예에서, 반도체 재료를 리세스에 성막하기 위해 에피 공정이 수행된다. 일부 실시예에서, 에피 공정은 선택적 에피택시 성장(SEG) 공정, CVD 공정, 분자빔 에피택시(MBE), 다른 적절한 공정 및/또는 이들의 조합을 포함한다. 에피 공정은 기판의 조성물과 상호 작용하는 기체 및/또는 액체 전구체를 사용한다. 일부 실시예에서, 소스/드레인 특징부는 에피택셜 성장된 실리콘(에피 Si), 실리콘 탄화물 또는 실리콘 게르마늄을 포함한다. 게이트 구조체와 관련된 IC 소자의 소스/드레인 특징부는 일부 경우에 에피 공정 중에 인-시튜 도핑되거나 도핑되지 않는다. 에피 공정 중에 소스/드레인 특징부가 도핑되지 않는 경우, 소스/드레인 특징부는 일부 경우에 후속 공정 중에 도핑된다. 후속 도핑 공정은 이온 주입, 플라즈마 침지 이온 주입, 기체 및/또는 고체 소스 확산, 다른 적절한 공정 및/또는 이들의 조합에 의해 달성된다. 일부 실시예에서, 소스/드레인 특징부는 소스/드레인 특징부를 형성한 후 및/또는 후속 도핑 공정 후에 어닐링 공정이 추가로 수행된다.
일부 실시예에서, 동작(1902)은 제1 트랜지스터 세트의 접점을 형성하는 단계를 더 포함한다. 일부 실시예에서, 동작(1902)은 제1 트랜지스터 세트의 게이트 영역을 형성하는 단계를 더 포함한다. 일부 실시예에서, 게이트 영역은 드레인 영역과 소스 영역 사이에 있다. 일부 실시예에서, 게이트 영역은 제1 우물 및 기판 위에 있다. 일부 실시예에서, 동작(1902)의 게이트 영역 형성 단계는 하나 이상의 유전체 재료층을 형성하기 위해 하나 이상의 성막 공정을 수행하는 것을 포함한다. 일부 실시예에서, 성막 공정은 화학적 기상 성막(CVD), 플라즈마 강화 CVD(PECVD), 원자층 성막(ALD) 또는 하나 이상의 재료층을 성막하기에 적절한 다른 공정을 포함한다. 일부 실시예에서, 게이트 영역 형성 단계는 하나 이상의 도전 재료층을 형성하도록 하나 이상의 성막 공정을 수행하는 것을 포함한다. 일부 실시예에서, 게이트 영역 형성 단계는 게이트 전극 또는 더미 게이트 전극을 형성하는 단계를 포함한다. 일부 실시예에서, 게이트 영역 형성 단계는 적어도 하나의 유전체 층, 예를 들어 게이트 유전체를 성막 또는 성장시키는 단계를 포함한다. 일부 실시예에서, 게이트 영역은 도핑되거나 도핑되지 않은 다결정 실리콘(또는 폴리실리콘)을 사용하여 형성된다. 일부 실시예에서, 게이트 영역은 Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, 다른 적절한 도전 재료 또는 이들의 조합과 같은 금속을 포함한다.
방법(1900)의 동작(1904)에서, 웨이퍼 또는 기판의 후면에 대해 박형화가 수행된다. 일부 실시예에서, 동작(1904)은 반도체 웨이퍼 또는 기판의 후면에 대해 수행되는 박형화 공정을 포함한다. 일부 실시예에서, 박형화 공정은 연삭 동작 및 연마 동작(예, 화학적 기계적 연마(CMP)) 또는 다른 적절한 공정을 포함한다. 일부 실시예에서, 박형화 공정 후에, 반도체 웨이퍼 또는 기판의 후면에 형성된 결함을 제거하기 위해 습식 에칭 동작이 수행된다.
방법(1900)의 동작(1906)에서, 제1 비아 세트가 전면과 반대인 웨이퍼 또는 기판의 후면에 제조된다. 일부 실시예에서, 동작(1906)은 웨이퍼의 후면 위의 절연층에 제1 자체-정렬 접점(SAC) 세트를 형성하는 단계를 포함한다. 일부 실시예에서, 방법(1900)의 제1 비아 세트는 비아 세트(208, 708, 1108, 1308 또는 1608) 중 하나 이상의 적어도 일부를 포함한다.
방법(1900)의 동작(1908)에서, 제1 도전 구조체 세트가 웨이퍼 또는 기판의 후면 상에 성막되어 파워 레일 세트를 형성한다. 일부 실시예에서, 동작(1906)은 적어도 집적 회로의 후면 위에 제1 도전 영역 세트를 성막함으로써 제1 비아 세트에 의해 트랜지스터 세트의 제1 접점 세트에 전기적으로 연결된 후면 파워 레일 세트를 형성하는 단계를 포함한다.
일부 실시예에서, 방법(1900)의 파워 레일 세트는 파워 레일 세트(202 또는 702) 중 하나 이상의 세트의 적어도 일부를 포함한다. 일부 실시예에서, 방법(1900)의 제1 접점 세트는 접점 세트(206, 406, 706, 1106, 1306 또는 1606) 중 하나 이상의 적어도 일부를 포함한다.
방법(1900)의 동작(1910)에서, 제2 비아 세트가 웨이퍼 또는 기판의 후면에 제조된다. 일부 실시예에서, 동작(1910)은 웨이퍼의 후면 위의 절연층에 제2 자체-정렬 접점(SAC) 세트를 형성하는 단계를 포함한다. 일부 실시예에서, 방법(1900)의 제2 비아 세트는 비아 세트(210 또는 710) 중 하나 이상의 적어도 일부를 포함한다. 일부 실시예에서, 방법(1900)의 제2 비아 세트는 비아 세트(410, 1110, 1310, 1410 또는 1610) 중 하나 이상의 적어도 일부를 포함한다.
방법(1900)의 동작(1912)에서, 제2 도전 구조체 세트가 웨이퍼 또는 기판의 후면 상에 성막되어 신호 라인 세트를 형성한다.
일부 실시예에서, 동작(1912)은 적어도 집적 회로의 후면 위에 제2 도전 영역 세트를 성막함으로써 제2 비아 세트에 의해 트랜지스터 세트의 제2 접점 세트에 전기적으로 연결된 후면 신호 라인 세트를 형성하는 단계를 포함한다. 일부 실시예에서, 방법(1900)의 신호 라인 세트는 신호 라인 세트(203 또는 703) 중 하나 이상의 적어도 일부를 포함한다. 일부 실시예에서, 방법(1900)의 제2 접점 세트는 접점 세트(206, 406, 706, 1106, 1306 또는 1606) 중 하나 이상의 적어도 일부를 포함한다.
일부 실시예에서, 동작(1912)은 적어도 집적 회로의 후면 위에 제2 도전 영역 세트를 성막함으로써 제2 비아 세트에 의해 트랜지스터 세트의 게이트 세트에 전기적으로 연결된 후면 신호 라인 세트를 형성하는 단계를 포함한다.
일부 실시예에서, 방법(1900)의 신호 라인 세트는 신호 라인 세트(203, 1103, 1303, 1403 또는 1603) 중 하나 이상의 적어도 일부를 포함한다. 일부 실시예에서, 방법(1900)의 게이트 세트는 게이트 세트(216, 416, 716, 1116, 1316 또는 1616) 중 하나 이상의 적어도 일부를 포함한다.
일부 실시예에서, 동작(1912)은 적어도 제2 비아 세트에 의해 트랜지스터 세트의 제2 접점 세트에 신호 라인 세트를 전기적으로 연결하거나, 제2 비아 세트에 의해 트랜지스터 세트의 적어도 게이트 세트에 신호 라인 세트를 전기적으로 연결하는 단계를 더 포함한다.
방법(1900)의 동작(1914)에서, 제3 도전 구조체 세트가 제1 트랜지스터 세트 위에 성막된다. 일부 실시예에서, 방법(1900)의 제3 도전 구조체 세트는 도전부 세트(212, 512', 514', 712, 812, 912, 1112, 1312, 1412 또는 1612) 중 하나 이상의 적어도 일부를 포함한다.
일부 실시예에서, 방법(1900)의 동작(1906, 1908, 1910, 1912 또는 1914) 중 하나 이상은 기판 위의 절연층(미도시)에 개구를 형성하도록 포토리소그래피 및 재료 제거 공정의 조합을 수행하는 단계를 포함한다. 일부 실시예에서, 포토리소그래피 공정은 포지티브 포토레지스트 또는 네거티브 포토레지스트와 같은 포토레지스트를 패턴화하는 단계를 포함한다. 일부 실시예에서, 포토리소그래피 공정은 하드 마스크, 반사 방지 구조체 또는 다른 적절한 포토리소그래피 구조체를 형성하는 단계를 포함한다. 일부 실시예에서, 재료 제거 공정은 습식 에칭 공정, 건식 에칭 공정, RIE 공정, 레이저 드릴링 또는 다른 적절한 에칭 공정을 포함한다. 이후, 개구에 구리, 알루미늄, 티타늄, 니켈, 텅스텐 또는 다른 적절한 도전 재료와 같은 도전 재료가 채워진다. 일부 실시예에서, 개구는 CVD, PVD, 스퍼터링, ALD 또는 다른 적절한 성막 공정을 이용하여 충전된다.
일부 실시예에서, 방법(1900)의 적어도 하나 이상의 동작이 도 21의 시스템(2100)에 의해 수행된다. 일부 실시예에서, 전술한 방법(1900)과 같은 적어도 하나의 방법(들)은 시스템(2100)을 포함하는 적어도 하나의 제조 시스템에 의해 전체적으로 또는 부분적으로 수행된다. 방법(1900)의 동작 중 하나 이상이 IC 소자(2160) 제조를 위한 IC 팹(fab)(2140)(도 21)에 의해 수행된다. 일부 실시예에서, 방법(1900)의 동작 중 하나 이상은 웨이퍼(2142)를 제조하기 위한 제조 도구(2152)에 의해 수행된다.
일부 실시예에서, 방법(1700, 1800 또는 1900)의 동작 중 하나 이상은 수행되지 않는다. 방법(1700-1800)의 동작 중 하나 이상은 집적 회로(200, 400, 500B, 500D, 700-1600)와 같은 집적 회로를 제조하기 위한 명령을 실행하도록 구성된 처리 장치에 의해 수행된다. 일부 실시예에서, 방법(1700-1800)의 하나 이상의 동작은 방법(1700-1800)의 다른 하나 이상의 동작에 사용되는 것과 동일한 처리 장치를 사용하여 수행된다. 일부 실시예에서, 방법(1700-1800)의 다른 하나 이상의 동작을 수행하는 데 사용되는 것과는 다른 처리 장치가 방법(1700-1800)의 하나 이상의 동작을 수행하는 데 사용된다. 일부 실시예에서, 방법(1700, 1800 또는 1900)의 다른 동작 순서는 본 개시 내용의 범위 내에 있다. 방법(1700, 1800 또는 1900)은 예시적인 동작을 포함하지만, 해당 동작은 반드시 예시된 순서대로 수행되는 것은 아니다. 방법(1700, 1800 또는 1900)의 동작은 개시된 실시예의 사상 및 범위에 따라 적절하게 추가, 교체, 순서 변경 및/또는 제거될 수 있다.
도 20은 일부 실시예에 따라 IC 레이아웃 설계를 설계하고 IC 회로를 제조하기 위한 시스템(2000)의 개략도이다. 일부 실시예에서, 시스템(2000)은 여기에 설명된 하나 이상의 IC 레이아웃 설계를 생성하거나 배치한다. 시스템(2000)은 하드웨어 프로세서(2002) 및 컴퓨터 프로그램 코드(2006), 즉 실행 가능한 명령어 세트(2006)로 인코딩된, 즉 이를 저장하는 비일시적 컴퓨터 판독 가능 저장 매체(2004)(예, 메모리(2004))를 포함한다. 컴퓨터 판독 가능 저장 매체(2004)는 집적 회로를 제조하기 위한 제조 기계와 인터페이스 연결되도록 구성된다. 프로세서(2002)는 버스(2008)를 통해 컴퓨터 판독 가능 저장 매체(2004)에 전기적으로 연결된다. 프로세서(2002)는 또한 버스(2008)에 의해 I/O 인터페이스(2010)에 전기적으로 연결된다. 네트워크 인터페이스(2012)도 역시 버스(2008)를 통해 프로세서(2002)에 전기적으로 연결된다. 네트워크 인터페이스(2012)는 네트워크(2014)에 연결되어 있으므로, 프로세서(2002) 및 컴퓨터 판독 가능 저장 매체(2004)는 네트워크(2014)를 통해 외부 요소에 연결될 수 있다. 프로세서(2002)는 시스템(2000)이 방법(1800)에 기술된 동작의 일부 또는 전부를 수행하는 데 사용 가능하도록 컴퓨터 판독 가능 저장 매체(2004)에 컴퓨터 프로그램 코드(2006)를 실행하도록 구성된다.
일부 실시예에서, 프로세서(2002)는 중앙 처리 장치(CPU), 다중 프로세서, 분산형 처리 시스템, 주문형 집적 회로(ASIC) 및/또는 적절한 처리 장치이다.
일부 실시예에서, 컴퓨터 판독 가능 저장 매체(2004)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(2004)는 반도체 또는 고체-상태 메모리, 자기 테이프, 이동식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강성 자기 디스크 및/또는 광 디스크를 포함한다. 광 디스크를 사용하는 일부 실시예에서, 컴퓨터 판독 가능 저장 매체(2004)는 컴팩트 디스크 판독 전용 메모리(CD-ROM), 컴팩트 디스크 판독/기록(CD-R/W) 및/또는 디지털 비디오 디스크(DVD)를 포함한다.
일부 실시예에서, 저장 매체(2004)는 시스템(2000)이 방법(1800)을 수행할 수 있게 구성된 컴퓨터 프로그램 코드(2006)를 저장한다. 일부 실시예에서, 저장 매체(2004)는 레이아웃 설계(2106), 사용자 인터페이스(2018) 및 제조 장치(2020) 및/또는 방법(1800)의 동작을 수행하기 위해 실행 가능한 명령어 세트와 같이 방법(1800)을 수행하는 데 필요한 정보뿐만 아니라 방법(1800)을 수행하는 동안 생성된 정보도 저장한다. 일부 실시예에서, 레이아웃 설계(2016)는 적어도 레이아웃 설계(100, 300, 500A 또는 500C)의 레이아웃 패턴 또는 적어도 집적 회로(700-900, 1100, 1300-1400, 1600 또는 1900B)와 유사한 특징부 중 하나 이상을 포함한다.
일부 실시예에서, 저장 매체(2004)는 제조 기계와의 인터페이스 연결을 위한 명령(예, 컴퓨터 프로그램 코드(2006))을 저장한다. 명령(예, 컴퓨터 프로그램 코드(2006))은 프로세서(2002)가 제조 공정 중에 방법(1800)을 효과적으로 구현하기 위해 제조 기계에 의해 판독 가능한 제조 명령을 생성할 수 있게 한다.
시스템(2000)은 I/O 인터페이스(2010)를 포함한다. I/O 인터페이스(2010)는 외부 회로에 결합된다. 일부 실시예에서, I/O 인터페이스(2010)는 정보 및 명령을 프로세서(2002)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드 및/또는 커서 방향키를 포함한다.
시스템(2000)은 또한 프로세서(2002)에 결합된 네트워크 인터페이스(2012)를 포함한다. 네트워크 인터페이스(2012)는 시스템(2000)이 하나 이상의 다른 컴퓨터 시스템이 연결된 네트워크(2014)와 통신할 수 있게 한다. 네트워크 인터페이스(2012)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 ETHERNET, USB 또는 IEEE-2094와 같은 유선 네트워크 인터페이스를 포함한다. 일부 실시예에서, 방법(1800)은 2개 이상의 시스템(2000)에서 구현되고, 레이아웃 설계 및 사용자 인터페이스와 같은 정보는 네트워크(2014)에 의해 서로 다른 시스템(2000) 사이에서 교환된다.
시스템(2000)은 I/O 인터페이스(2010) 또는 네트워크 인터페이스(2012)를 통해 레이아웃 설계와 관련된 정보를 수신하도록 구성된다. 이러한 정보는 적어도 집적 회로(200, 400, 500B, 500D, 600-1600 또는 1900B)의 제조를 위한 레이아웃 설계를 결정하기 위해 버스(2008)에 의해 프로세서(2002)로 전송된다. 그런 다음, 레이아웃 설계는 레이아웃 설계(2016)로서 컴퓨터 판독 가능 매체(2004)에 저장된다. 시스템(1200)은 I/O 인터페이스(1210) 또는 네트워크 인터페이스(1212)를 통해 사용자 인터페이스와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(1218)로서 컴퓨터 판독 가능 매체(1204)에 저장된다. 시스템(1200)은 I/O 인터페이스(1210) 또는 네트워크 인터페이스(1212)를 통해 제조 유닛과 관련된 정보를 수신하도록 구성된다. 정보는 제조 유닛(1220)으로서 컴퓨터 판독 가능 매체(1204)에 저장된다. 일부 실시예에서, 제조 유닛(1220)은 시스템(1200)에 의해 활용되는 제조 정보를 포함한다. 일부 실시예에서, 제조 유닛(2020)은 도 21의 마스크 제조(2134)에 대응한다.
일부 실시예에서, 방법(1800)은 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, 방법(1800)은 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 방법(1800)은 소프트웨어 애플리케이션에 대한 플러그인으로 구현된다. 일부 실시예에서, 방법(1800)은 EDA 툴의 일부인 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, 방법(1800)은 EDA 툴에 의해 사용되는 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, EDA 툴은 집적 회로 소자의 레이아웃을 생성하기 위해 사용된다. 일부 실시예에서, 레이아웃은 비일시적 컴퓨터 판독 가능 매체에 저장된다. 일부 실시예에서, 레이아웃은 CADENCE DESIGN SYSTEMS, Inc.에서 입수 가능한 VIRTUOSO®과 같은 툴 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다. 일부 실시예에서, 레이아웃은 개략적인 설계에 기초하여 생성된 넷리스트(netlist)를 기초로 생성된다. 일부 실시예에서, 방법(1800)의 적어도 일부는 시스템(2000)에 의해 생성된 하나 이상의 레이아웃 설계를 기초로 제조된 마스크 세트를 사용하여 집적 회로를 제조하기 위한 제조 유닛에 의해 구현된다. 일부 실시예에서, 시스템(2000)은 본 개시 내용의 하나 이상의 레이아웃 설계에 기초하여 제조된 마스크 세트를 사용하여 집적 회로를 제조하는 제조 장치이다. 일부 실시예에서, 도 20의 시스템(2000)은 다른 접근법보다 작은 집적 회로의 레이아웃 설계를 생성한다. 일부 실시예에서, 도 20의 시스템(2000)은 다른 접근 방식보다 더 작은 면적을 차지하고 더 우수한 라우팅 리소스를 제공하는 집적 회로 구조의 레이아웃 설계를 생성한다.
도 21은 본 개시 내용의 적어도 하나의 실시예에 따른 집적 회로(IC) 제조 시스템(1300)의 블록도 및 이와 관련된 IC 제조 흐름이다. 일부 실시예에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 구성 요소 중 적어도 하나를 제조 시스템(1300)을 사용하여 제조한다.
도 21에서, IC 제조 시스템(2100)(이하, "시스템(2100)")은 IC 소자(2160)의 제조와 관련된 설계, 개발 및 제조 사이클 및/또는 서비스에서 서로 상호 작용하는 설계 하우스(2120), 마스크 하우스(2130) 및 IC 제조업체/제작자("팹(fab)")(2140)와 같은 엔티티를 포함한다. 시스템(2100)의 엔티티는 통신 네트워크에 의해 연결된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고, 하나 이상의 다른 엔티티에 대해 서비스를 제공하고 및/또는 서비스를 수신한다. 일부 실시예에서, 설계 하우스(2120), 마스크 하우스(2130), 및 IC 팹(2140) 중 하나 이상은 하나의 대기업이 소유한다. 일부 실시예에서, 설계 하우스(2120), 마스크 하우스(2120) 및 IC 팹(2140) 중 하나 이상은 공동 시설에 공존하고 공동 자원을 사용한다.
설계 하우스(또는 설계팀)(2120)는 IC 설계 레이아웃(2122)을 생성한다. IC 설계 레이아웃(2122)은 IC 소자(2160)를 위해 설계된 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제조될 IC 소자(2160)의 다양한 구성 요소를 구성하는 금속, 산화물 또는 반도체 층의 패턴에 대응한다. 다양한 층이 결합되어 다양한 IC 특징부를 형성한다. 예를 들어, IC 설계 레이아웃(2122)의 일부는 반도체 기판(예, 실리콘 웨이퍼) 및 해당 반도체 기판 상에 배치된 다양한 재료층에 형성될 활성 영역, 게이트 전극, 소스 전극 및 드레인 전극, 층간 상호 접속부의 금속 라인 또는 비아, 및 패드 접합을 위한 개구와 같은 다양한 IC 특징부를 포함한다. 설계 하우스(2120)는 IC 설계 레이아웃(2122)을 형성하기 위한 적절한 설계 절차를 구현한다. 설계 절차는 로직 설계, 물리적 설계 또는 배치 및 라우팅 중 하나 이상을 포함한다. IC 설계 레이아웃(2122)은 기하학적 패턴의 정보를 가지는 하나 이상의 데이터 파일로 제공된다. 예를 들어, IC 설계 레이아웃(2122)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(2130)는 데이터 준비(2132) 및 마스크 제조(2134)를 포함한다. 마스크 하우스(2130)는 IC 설계 레이아웃(2122)에 따라 IC 소자(2160)의 다양한 층을 제조하는 데 사용될 하나 이상의 마스크(2145)를 제조하기 위해 IC 설계 레이아웃(2122)을 사용한다. 마스크 하우스(2130)는 IC 설계 레이아웃(2122)이 대표 데이터 파일(RDF)로 변환되는 마스크 데이터 준비(2132)를 수행한다. 마스크 데이터 준비(2132)는 RDF를 마스크 제조(2134)에 제공한다. 마스크 제조(2134)는 마스크 라이터(writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클)(2145) 또는 반도체 웨이퍼(2142)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃(2122)은 마스크 데이터 준비(2132)에 의해 조작되어 마스크 라이터의 특정 특성 및/또는 IC 팹(2140)의 요건을 따른다. 도 21에서, 마스크 데이터 준비(2132) 및 마스크 제조(2134)는 별개의 요소로서 예시된다. 일부 실시예에서, 마스크 데이터 준비(2132) 및 마스크 제조(2134)는 집합적으로 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(2132)는 회절, 간섭, 기타 프로세스 효과 등에 의해 발생할 수 있는 것과 같은 이미지 오류를 보상하기 위해 리소그래피 향상 기술을 이용하는 광학 근접 보정(OPC)을 포함한다. OPC는 IC 설계 레이아웃(2122)을 조정한다. 일부 실시예에서, 마스크 데이터 준비(2132)는 축외(off-axis) 조명, 서브 해상도 지원 특징, 위상 시프팅 마스크, 다른 적절한 기술 등등 또는 이들의 조합과 같은 추가 해상도 향상 기술(RET)을 포함한다. 일부 실시예에서, 역 리소그래피 기술(ILT)이 또한 사용되며, 이는 OPC를 역 이미징 문제로 취급한다.
일부 실시예에서, 마스크 데이터 준비(2132)는 충분한 마진의 확보, 반도체 제조 공정의 변동성의 고려 등을 위해 특정 기하학적 및/또는 연결 제한을 포함하는 마스크 생성 규칙 세트로 OPC의 공정을 거친 IC 설계 레이아웃을 검사하는 마스크 규칙 검사기(MRC)를 포함한다. 일부 실시예에서, MRC는 마스크 생성 규칙을 충족하기 위해 OPC에 의해 수행된 수정의 일부를 취소할 수 있는 마스크 제조(2134) 중의 제한을 보상하기 위해 IC 설계 레이아웃을 수정한다.
일부 실시예에서, 마스크 데이터 준비(2132)는 IC 소자(2160)를 제조하기 위해 IC 팹(2140)에 의해 구현될 프로세싱을 시뮬레이션하는 리소그래피 공정 검사(LPC)를 포함한다. LPC는 IC 설계 레이아웃(2122)을 기초로 이 프로세싱을 시뮬레이션하여 IC 소자(2160)와 같은 시뮬레이션된 제조 소자를 형성한다. LPC 시뮬레이션의 처리 파라미터는 IC 제조 사이클의 다양한 공정과 관련된 파라미터, IC를 제조하는 데 사용되는 툴과 관련된 파라미터 및/또는 제조 공정의 다양한 양태를 포함할 수 있다. LPC는 에이리얼(aerial) 이미지 콘트라스트, 초점 심도(DOF), 마스크 오류 향상 인자(MEEF), 다른 적절한 인자 등등 또는 이들의 조합과 같은 다양한 인자 또는 이들의 조합을 고려한다. 일부 실시예에서, 시뮬레이션된 제조된 소자가 LPC에 의해 생성된 후, 시뮬레이션된 소자가 설계 규칙을 만족시키는 형상과 유사하지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃(2122)을 더 구체화한다.
마스크 데이터 준비(2132)에 대한 상기 설명은 명료함을 위해 단순화되었음을 이해해야 한다. 일부 실시예에서, 데이터 준비(2132)는 제조 규칙에 따라 IC 설계 레이아웃을 수정하기 위한 로직 연산(LOP)과 같은 추가 특징을 포함한다. 추가로, 데이터 준비(2132) 중에 IC 설계 레이아웃(2122)에 적용된 공정은 다양한 다른 순서로 실행될 수 있다.
마스크 데이터 준비(2132) 이후 및 마스크 제조(2134) 중에, 마스크(2145) 또는 마스크(2145)의 그룹이 수정된 IC 설계 레이아웃(2122)을 기초로 제조된다. 일부 실시예에서, 마스크 제조(2134)는 IC 설계 레이아웃(2122)에 기초한 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 일부 실시예에서, 전자빔(e-빔) 또는 다중 e-빔의 메커니즘을 사용하여 수정된 IC 설계 레이아웃(2122)을 기초로 마스크(포토마스크 또는 레티클)(2145)에 패턴을 형성한다. 마스크(2145)는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크(2145)는 바이너리 기술을 이용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼에 코팅된 이미지 민감성 재료층(예, 포토레지스트)을 노광하는 데 사용되는 자외선(UV) 빔과 같은 조사빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과된다. 일례로, 마스크(2145)의 이진 버전은 투명 기판(예, 용융된 석영) 및 이진 마스크의 불투명 영역에 코팅된 불투명 재료(예, 크롬)를 포함한다. 다른 예에서, 마스크(2145)는 위상 시프트 기술을 이용하여 형성된다. 마스크(2145)의 위상 시프트 마스크(PSM) 버전에서, 마스크 상에 형성된 패턴의 다양한 특징부는 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 가지도록 구성된다. 다양한 예에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번하는 PSM 일 수 있다. 마스크 제조(2134)에 의해 생성된 마스크(들)는 다양한 공정에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼에 다양한 도핑 영역을 형성하기 위한 이온 주입 공정, 반도체 웨이퍼에 다양한 에칭 영역을 형성하기 위한 에칭 공정 및/또는 다른 적절한 공정에 사용된다.
IC 팹(2140)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 엔티티이다. 일부 실시예에서, IC 팹(2140)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품의 전공정 제조(FEOL 제조)를 위한 제조 시설이 있을 수 있는 반면, 제2 제조 시설은 IC 제품의 상호 접속 및 패키징을 위한 후공정 제조(BEOL 제조)를 제공할 수 있고, 제3 제조 시설은 파운드리 엔티티를 위한 다른 서비스를 제공할 수 있다.
IC 팹(2140)은 IC 소자(2160)가 마스크(들)(예, 마스크(2145))에 따라 제조되도록 반도체 웨이퍼(2142)에 대해 다양한 제조 동작을 실행하도록 구성된 웨이퍼 제조 툴(2152)(이하 "제조 툴(2152)")을 포함한다. 다양한 실시예에서, 제조 툴(2152)은 웨이퍼 스테퍼, 이온 주입기, 포토레지스트 코팅기, CVD 챔버 또는 LPCVD 퍼니스와 같은 공정 챔버, CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템 또는 본 명세서에서 논의된 바와 같은 하나 이상의 적절한 제조 공정을 수행할 수 있는 다른 제조 장비 중 하나 이상을 포함한다,
IC 팹(2140)은 IC 소자(2160)를 제조하기 위해 마스크 하우스(2130)에 의해 제조된 마스크(들)(2145)를 사용한다. 따라서, IC 팹(2140)은 IC 소자(2160)를 제조하기 위해 적어도 간접적으로 IC 설계 레이아웃(2122)을 사용한다. 일부 실시예에서, 반도체 웨이퍼(2142)는 IC 소자(2160)를 형성하기 위해 마스크(들)(2145)를 사용하여 IC 팹(2140)에 의해 제조된다. 일부 실시예에서, IC 제조는 IC 설계 레이아웃(2122)을 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 반도체 웨이퍼(2142)는 실리콘 기판 또는 그 위에 형성된 재료층을 갖는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(2142)는 (후속 제조 단계에서 형성되는) 다양한 도핑 영역, 유전체 특징부, 다중 레벨 상호 접속부 등등 중의 하나 이상을 더 포함한다.
시스템(2100)은 별도의 구성 요소 또는 엔티티로서 디자인 하우스(2120), 마스크 하우스(2130) 또는 IC 팹(2140)을 포함하는 것으로 예시되어 있다. 그러나, 디자인 하우스(2120), 마스크 하우스(2130) 또는 IC 팹(2140) 중 하나 이상은 동일한 구성 요소 또는 엔티티의 일부인 것으로 이해된다.
집적 회로(IC) 제조 시스템(예, 도 21의 시스템(2100)) 및 이와 관련된 IC 제조 흐름에 관한 상세는 예를 들어, 각각 그 전체가 여기에 참조로 포함된, 미국 특허 제9,256,709호(2016년 2월 9일자 허여됨), 미국 예비 허여 공개 제20150278429호(2015년 10월 1일자 공개됨), 미국 예비 허여 공개 제20140040838호(2014년 2월 6일자 공개됨) 및 미국 특허 제7,260,442호(2007년 8월 21일자 허여됨)에서 찾을 수 있다.
본 개시 내용의 일 양태는 집적 회로에 관한 것이다. 일부 실시예에서, 집적 회로는 제1 파워 레일, 제2 파워 레일, 신호 라인 및 제1 트랜지스터 세트의 제1 활성 영역을 포함한다. 제1 파워 레일은 기판의 후면 상에 있고, 제1 방향으로 연장된다. 제 2 파워 레일은 기판의 후면 상에 있고, 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 제1 파워 레일로부터 이격된다. 신호 라인은 기판의 후면 상에 있고, 제1 방향으로 연장되며, 제1 파워 레일과 제2 파워 레일 사이에 있다. 제1 트랜지스터 세트의 제1 활성 영역은 제1 방향으로 연장되고, 후면과 반대인 기판의 전면의 제1 레벨 상에 있다.
본 개시 내용의 다른 양태는 집적 회로에 관한 것이다. 일부 실시예에서, 집적 회로는 제1 파워 레일, 제2 파워 레일, 제1 도전 구조체, 제1 게이트 및 제2 게이트를 포함한다. 일부 실시예에서, 제1 파워 레일은 기판의 후면 상에 있고, 제1 방향으로 연장된다. 일부 실시예에서, 제2 파워 레일은 기판의 후면 상에 있고, 제1 방향으로 연장되고, 제1 방향과 다른 제2 방향으로 제1 파워 레일로부터 이격된다. 일부 실시예에서, 제1 도전 구조체는 기판의 후면 상에 있고, 제1 방향으로 연장되고, 제1 파워 레일과 제2 파워 레일 사이에 있다. 일부 실시예에서, 제1 게이트는 제2 방향으로 연장되고, 적어도 제1 도전 구조체와 중첩하고, 후면과 반대측에 있는 기판의 전면의 제1 레벨 상에 위치된다. 일부 실시예에서, 제2 게이트는 제2 방향으로 연장되고, 적어도 제1 도전 구조체와 중첩하고, 제1 레벨 상에 있고, 제1 방향으로 제1 게이트로부터 이격된다. 일부 실시예에서, 제1 도전 구조체는 제1 게이트를 제2 게이트에 전기적으로 결합한다.
본 개시 내용의 또 다른 양태는 집적 회로를 제조하는 방법에 관한 것이다. 일부 실시예에서, 방법은 기판의 전면에 트랜지스터 세트를 제조하는 단계, 기판의 후면 상에 제1 비아 세트를 제조하는 단계, 제1 비아 세트에 의해 트랜지스터 세트의 제1 접점 세트에 전기적으로 연결된 파워 레일 세트를 형성하도록 기판의 후면 상에 제1 도전 구조체 세트를 성막하는 단계, 기판의 후면에 제2 비아 세트를 제조하는 단계 및 기판의 후면 상에 신호 라인 세트를 형성하도록 기판의 후면 상에 제2 도전 구조체 세트를 성막하는 단계를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
집적 회로로서,
기판의 후면 상에 제공되고 제1 방향으로 연장되는 제1 파워 레일;
상기 기판의 후면 상에 제공되고, 상기 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 상기 제1 파워 레일로부터 이격된 제2 파워 레일;
상기 기판의 후면 상에 제공되고, 상기 제1 방향으로 연장되고, 상기 제1 파워 레일과 상기 제2 파워 레일 사이에 배치된 신호 라인; 및
제1 트랜지스터 세트의 제1 활성 영역 - 상기 제1 활성 영역은 상기 제1 방향으로 연장되고 상기 후면과 반대측에 있는 상기 기판의 전면의 제1 레벨 상에 있음 -
을 포함하는, 집적 회로.
[실시예 2]
실시예 1에 있어서,
제2 트랜지스터 세트의 제2 활성 영역 - 상기 제2 활성 영역은 상기 제1 방향으로 연장되고 상기 기판의 전면의 상기 제1 레벨 상에 있고 상기 제2 방향으로 상기 제1 활성 영역으로부터 이격됨 -
을 더 포함하는, 집적 회로.
[실시예 3]
실시예 2에 있어서,
상기 제2 방향으로 연장되고 상기 제1 활성 영역과 중첩하며 상기 제1 레벨과 다른 제2 레벨 상에 위치된 제1 접점; 및
상기 제2 방향으로 연장되고 상기 제2 활성 영역과 중첩하며 상기 제2 레벨 상에 위치되며 상기 제1 접점에 전기적으로 결합되고 상기 제1 방향으로 상기 제1 접점로부터 이격된 제2 접점
을 더 포함하는, 집적 회로.
[실시예 4]
실시예 3에 있어서,
상기 신호 라인과 상기 제1 접점 사이의 제1 비아 - 상기 제1 비아는 상기 신호 라인을 상기 제1 접점에 전기적으로 결합함 -; 및
상기 신호 라인과 상기 제 2 접점 사이의 제2 비아 - 상기 제2 비아는 상기 신호 라인을 상기 제2 접점에 전기적으로 결합함 -
를 더 포함하는, 집적 회로.
[실시예 5]
실시예 2에 있어서,
상기 제2 방향으로 연장되고 상기 제1 활성 영역과 중첩하며 상기 제1 레벨과 다른 제2 레벨 상에 위치된 제1 접점; 및
상기 제2 방향으로 연장되고 상기 제2 활성 영역과 중첩하며 상기 제2 레벨 상에 위치되며 상기 제1 방향으로 상기 제1 접점으로부터 이격된 제2 접점
을 더 포함하는, 집적 회로.
[실시예 6]
실시예 3에 있어서,
상기 제1 파워 레일과 상기 제1 접점 사이의 제1 비아 - 상기 제1 비아는 상기 제1 파워 레일을 상기 제1 접점에 전기적으로 결합함 -; 및
상기 제2 파워 레일과 상기 제2 접점 사이의 제2 비아 - 상기 제2 비아는 상기 제2 파워 레일을 상기 제2 접점에 전기적으로 결합함 -
을 더 포함하는, 집적 회로.
[실시예 7]
실시예 1에 있어서,
상기 제2 방향으로 연장되고 상기 제1 활성 영역과 중첩하며 상기 제1 레벨과 다른 제2 레벨 상에 위치되는 게이트 세트 - 상기 게이트 세트의 각 게이트는 상기 제1 방향으로 제1 피치만큼 상기 게이트 세트의 인접한 게이트로부터 이격됨 -
를 더 포함하는, 집적 회로.
[실시예 8]
실시예 7에 있어서,
상기 제1 방향으로 연장되고 상기 제1 레벨 및 상기 제2 레벨과 다른 제3 레벨 상에 중첩하여 위치된 도전 구조체 세트 - 상기 도전 구조체 세트 중의 적어도 도전 구조체는 상기 제2 방향으로 제2 피치만큼 상기 도전 구조체 세트의 인접한 도전 구조체로부터 이격됨 -
를 더 포함하는, 집적 회로.
[실시예 9]
실시예 1에 있어서,
상기 제1 트랜지스터 세트는 AND OR INVERT 논리 회로의 일부인 것인, 집적 회로.
[실시예 10]
집적 회로로서,
기판의 후면 상에 제공되고 제1 방향으로 연장되는 제1 파워 레일;
상기 기판의 후면 상에 제공되고 상기 제1 방향으로 연장되고 상기 제1 방향과 다른 제2 방향으로 상기 제1 파워 레일로부터 이격된 제2 파워 레일;
상기 기판의 후면 상에 제공되고 상기 제1 방향으로 연장되고 상기 제1 파워 레일과 상기 제2 파워 레일 사이에 배치된 제1 도전 구조체;
상기 제2 방향으로 연장되고 적어도 상기 제1 도전 구조체와 중첩하며 상기 후면과 반대측의 상기 기판의 전면의 제1 레벨 상에 위치된 제1 게이트; 및
상기 제2 방향으로 연장되고 적어도 상기 제1 도전 구조체와 중첩하며 상기 제1 레벨 상에 있고 상기 제1 방향으로 상기 제1 게이트로부터 이격된 제2 게이트 - 상기 제1 도전 구조체는 상기 제1 게이트를 상기 제2 게이트에 전기적으로 결합함 -
를 포함하는, 집적 회로.
[실시예 11]
실시예 10에 있어서,
상기 제1 도전 구조체와 상기 제1 게이트 사이의 제1 비아 - 상기 제1 비아는 상기 제1 도전 구조체를 상기 제1 게이트에 전기적으로 결합함 -; 및
상기 제1 도전 구조체와 상기 제2 게이트 사이의 제2 비아 - 상기 제2 비아는 상기 제1 도전 구조체를 상기 제2 게이트에 전기적으로 결합함 -
를 더 포함하는, 집적 회로.
[실시예 12]
실시예 11에 있어서,
상기 기판의 후면 상에 제공되고 상기 제1 방향으로 연장되고 상기 제1 도전 구조체와 상기 제2 파워 레일 사이에 배치된 제2 도전 구조체;
상기 제2 방향으로 연장되고 적어도 상기 제1 도전 구조체 및 상기 제2 도전 구조체와 중첩하고 상기 제1 레벨 상에 위치되며 상기 제1 방향으로 상기 제1 게이트로부터 이격된 제3 게이트; 및
상기 제2 방향으로 연장되고 적어도 상기 제 1 도전 구조체 및 상기 제2 도전 구조체와 중첩하고 상기 제1 레벨 상에 있고 상기 제1 방향으로 상기 제3 게이트로부터 이격된 제4 게이트 - 상기 제2 도전 구조체는 상기 제3 게이트를 상기 제4 게이트에 전기적으로 결합함 -
를 더 포함하는, 집적 회로.
[실시예 13]
실시예 12에 있어서,
상기 제2 도전 구조체와 상기 제3 게이트 사이의 제3 비아 - 상기 제3 비아는 상기 제2 도전 구조체를 상기 제3 게이트에 전기적으로 결합함 -; 및
상기 제2 도전 구조체와 상기 제4 게이트 사이의 제4 비아 - 상기 제4 비아는 상기 제2 도전 구조체를 상기 제4 게이트에 전기적으로 결합함 -
를 더 포함하는, 집적 회로.
[실시예 14]
실시예 10에 있어서,
제1 트랜지스터 세트의 제1 활성 영역 - 상기 제1 활성 영역은 상기 제1 방향으로 연장되고 상기 제1 레벨과 상이한 제2 레벨 상에 있음 -; 및
제2 트랜지스터 세트의 제2 활성 영역 - 상기 제2 활성 영역은 상기 제1 방향으로 연장되고 상기 제2 레벨 상에 있으며 상기 제2 방향으로 상기 제1 활성 영역으로부터 이격됨 -
을 더 포함하는, 집적 회로.
[실시예 15]
실시예 14에 있어서,
상기 제2 방향으로 연장되고 상기 제1 활성 영역과 중첩하며 적어도 상기 제2 레벨과 다른 제3 레벨 상에 위치된 제1 접점; 및
상기 제2 방향으로 연장되고 상기 제2 활성 영역과 중첩하고 상기 제3 레벨 상에 위치되고 상기 제1 방향으로 상기 제1 접점으로부터 이격된 제2 접점
을 더 포함하는, 집적 회로.
[실시예 16]
실시예 15에 있어서,
상기 제1 파워 레일과 상기 제1 접점 사이의 제1 비아 - 상기 제1 비아는 상기 제1 파워 레일을 상기 제1 접점에 전기적으로 결합함 -; 및
상기 제2 파워 레일과 상기 제2 접점 사이의 제2 비아 - 상기 제2 비아는 상기 제2 파워 레일을 상기 제2 접점에 전기적으로 결합함 -
를 더 포함하는, 집적 회로.
[실시예 17]
실시예 10에 있어서,
상기 집적 회로는 NAND 논리 회로의 일부인 것인, 집적 회로.
[실시예 18]
집적 회로를 제조하는 방법으로서,
기판의 전면에 트랜지스터 세트를 제조하는 단계;
상기 전면과 반대측의 상기 기판의 후면에 제1 비아 세트를 제조하는 단계;
상기 제1 비아 세트에 의해 상기 트랜지스터 세트의 제1 접점 세트에 전기적으로 연결된 파워 레일 세트를 형성하도록 상기 기판의 후면 상에 제1 도전 구조체 세트를 성막하는 단계;
상기 기판의 후면에 제2 비아 세트를 제조하는 단계; 및
상기 기판의 후면 상에 신호 라인 세트를 형성하도록 상기 기판의 후면 상에 제2 도전 구조체 세트를 성막하는 단계
를 포함하는, 방법.
[실시예 19]
실시예 18에 있어서,
상기 기판의 후면 상에 상기 제2 도전 구조체 세트를 성막하는 단계는,
상기 제2 비아 세트에 의해 상기 신호 라인 세트를 상기 트랜지스터 세트의 제2 접점 세트에 전기적으로 연결하는 단계; 또는
상기 제2 비아 세트에 의해 상기 신호 라인 세트를 상기 트랜지스터 세트의 적어도 게이트 세트에 전기적으로 연결하는 단계
를 포함하는 것인, 방법.
[실시예 20]
실시예 18에 있어서,
상기 전면과 반대측의 상기 기판의 후면에 대해 박형화를 수행하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 집적 회로로서,
    기판의 후면 상에 제공되고 제1 방향으로 연장되는 제1 파워 레일;
    상기 기판의 후면 상에 제공되고, 상기 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 상기 제1 파워 레일로부터 이격된 제2 파워 레일;
    상기 기판의 후면 상에 제공되고, 상기 제1 방향으로 연장되고, 상기 제1 파워 레일과 상기 제2 파워 레일 사이에 배치된 신호 라인; 및
    제1 트랜지스터 세트의 제1 활성 영역 - 상기 제1 활성 영역은 상기 제1 방향으로 연장되고 상기 후면과 반대측에 있는 상기 기판의 전면의 제1 레벨 상에 있음 -
    을 포함하는, 집적 회로.
  2. 제1항에 있어서,
    제2 트랜지스터 세트의 제2 활성 영역 - 상기 제2 활성 영역은 상기 제1 방향으로 연장되고 상기 기판의 전면의 상기 제1 레벨 상에 있고 상기 제2 방향으로 상기 제1 활성 영역으로부터 이격됨 -
    을 더 포함하는, 집적 회로.
  3. 제2항에 있어서,
    상기 제2 방향으로 연장되고 상기 제1 활성 영역과 중첩하며 상기 제1 레벨과 다른 제2 레벨 상에 위치된 제1 접점; 및
    상기 제2 방향으로 연장되고 상기 제2 활성 영역과 중첩하며 상기 제2 레벨 상에 위치되며 상기 제1 접점에 전기적으로 결합되고 상기 제1 방향으로 상기 제1 접점로부터 이격된 제2 접점
    을 더 포함하는, 집적 회로.
  4. 제3항에 있어서,
    상기 신호 라인과 상기 제1 접점 사이의 제1 비아 - 상기 제1 비아는 상기 신호 라인을 상기 제1 접점에 전기적으로 결합함 -; 및
    상기 신호 라인과 상기 제 2 접점 사이의 제2 비아 - 상기 제2 비아는 상기 신호 라인을 상기 제2 접점에 전기적으로 결합함 -
    를 더 포함하는, 집적 회로.
  5. 제2항에 있어서,
    상기 제2 방향으로 연장되고 상기 제1 활성 영역과 중첩하며 상기 제1 레벨과 다른 제2 레벨 상에 위치된 제1 접점; 및
    상기 제2 방향으로 연장되고 상기 제2 활성 영역과 중첩하며 상기 제2 레벨 상에 위치되며 상기 제1 방향으로 상기 제1 접점으로부터 이격된 제2 접점
    을 더 포함하는, 집적 회로.
  6. 제3항에 있어서,
    상기 제1 파워 레일과 상기 제1 접점 사이의 제1 비아 - 상기 제1 비아는 상기 제1 파워 레일을 상기 제1 접점에 전기적으로 결합함 -; 및
    상기 제2 파워 레일과 상기 제2 접점 사이의 제2 비아 - 상기 제2 비아는 상기 제2 파워 레일을 상기 제2 접점에 전기적으로 결합함 -
    을 더 포함하는, 집적 회로.
  7. 제1항에 있어서,
    상기 제2 방향으로 연장되고 상기 제1 활성 영역과 중첩하며 상기 제1 레벨과 다른 제2 레벨 상에 위치되는 게이트 세트 - 상기 게이트 세트의 각 게이트는 상기 제1 방향으로 제1 피치만큼 상기 게이트 세트의 인접한 게이트로부터 이격됨 -
    를 더 포함하는, 집적 회로.
  8. 제7항에 있어서,
    상기 제1 방향으로 연장되고 상기 제1 레벨 및 상기 제2 레벨과 다른 제3 레벨 상에 중첩하여 위치된 도전 구조체 세트 - 상기 도전 구조체 세트 중의 적어도 도전 구조체는 상기 제2 방향으로 제2 피치만큼 상기 도전 구조체 세트의 인접한 도전 구조체로부터 이격됨 -
    를 더 포함하는, 집적 회로.
  9. 집적 회로로서,
    기판의 후면 상에 제공되고 제1 방향으로 연장되는 제1 파워 레일;
    상기 기판의 후면 상에 제공되고 상기 제1 방향으로 연장되고 상기 제1 방향과 다른 제2 방향으로 상기 제1 파워 레일로부터 이격된 제2 파워 레일;
    상기 기판의 후면 상에 제공되고 상기 제1 방향으로 연장되고 상기 제1 파워 레일과 상기 제2 파워 레일 사이에 배치된 제1 도전 구조체;
    상기 제2 방향으로 연장되고 적어도 상기 제1 도전 구조체와 중첩하며 상기 후면과 반대측의 상기 기판의 전면의 제1 레벨 상에 위치된 제1 게이트; 및
    상기 제2 방향으로 연장되고 적어도 상기 제1 도전 구조체와 중첩하며 상기 제1 레벨 상에 있고 상기 제1 방향으로 상기 제1 게이트로부터 이격된 제2 게이트 - 상기 제1 도전 구조체는 상기 제1 게이트를 상기 제2 게이트에 전기적으로 결합함 -
    를 포함하는, 집적 회로.
  10. 집적 회로를 제조하는 방법으로서,
    기판의 전면에 트랜지스터 세트를 제조하는 단계;
    상기 전면과 반대측의 상기 기판의 후면에 제1 비아 세트를 제조하는 단계;
    상기 제1 비아 세트에 의해 상기 트랜지스터 세트의 제1 접점 세트에 전기적으로 연결된 파워 레일 세트를 형성하도록 상기 기판의 후면 상에 제1 도전 구조체 세트를 성막하는 단계;
    상기 기판의 후면에 제2 비아 세트를 제조하는 단계; 및
    상기 기판의 후면 상에 신호 라인 세트를 형성하도록 상기 기판의 후면 상에 제2 도전 구조체 세트를 성막하는 단계
    를 포함하는, 방법.
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