KR20210130900A - 전자 소자 및 전자 소자 제어 방법 - Google Patents

전자 소자 및 전자 소자 제어 방법 Download PDF

Info

Publication number
KR20210130900A
KR20210130900A KR1020200048854A KR20200048854A KR20210130900A KR 20210130900 A KR20210130900 A KR 20210130900A KR 1020200048854 A KR1020200048854 A KR 1020200048854A KR 20200048854 A KR20200048854 A KR 20200048854A KR 20210130900 A KR20210130900 A KR 20210130900A
Authority
KR
South Korea
Prior art keywords
active layer
electric field
electrode part
electrode
mode
Prior art date
Application number
KR1020200048854A
Other languages
English (en)
Other versions
KR102326601B1 (ko
Inventor
손종화
손종역
Original Assignee
브이메모리 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 브이메모리 주식회사 filed Critical 브이메모리 주식회사
Priority to KR1020200048854A priority Critical patent/KR102326601B1/ko
Priority to JP2022564480A priority patent/JP2023523425A/ja
Priority to US17/919,937 priority patent/US20230154530A1/en
Priority to PCT/KR2021/005117 priority patent/WO2021215854A1/ko
Publication of KR20210130900A publication Critical patent/KR20210130900A/ko
Priority to KR1020210153459A priority patent/KR20210137961A/ko
Application granted granted Critical
Publication of KR102326601B1 publication Critical patent/KR102326601B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명의 일 실시예는 도전성 재료를 함유하는 제1 전극부, 상기 제1 전극과 이격되고 도전성 재료를 함유하는 제2 전극부, 상기 제1 전극부와 상기 제2 전극부의 사이에 배치되고 자발 분극성 재료를 포함하고 제1 전기 저항을 갖는 제1 모드 및 상기 제1 전기 저항보다 낮은 값을 갖는 제2 모드를 선택적으로 갖도록 형성된 활성층 및 상기 제1 전극부 및 상기 제2 전극부에 연결되어 전기장을 인가하도록 형성된 전기장 제어부를 포함하는 전자 소자를 개시한다.

Description

전자 소자 및 전자 소자 제어 방법{Electronic device and method of controlling electronic device}
본 발명은 전자 소자 및 이의 제어 방법에 관한 것이다.
기술의 발전 및 사람들의 생활의 편의에 대한 관심이 증가함에 따라 다양한 전자 제품에 대한 개발 시도가 활발해지고 있다.
또한 이러한 전자 제품은 갈수록 소형화되고 있고 집적화되고 있으며, 사용되는 장소가 광범위하게 증가하고 있다.
이러한 전자 제품은 다양한 전자 소자를 포함하고, 예를들면 CPU, 메모리, 기타 다양한 전자 소자를 포함한다. 이러한 전자 소자들은 다양한 종류의 전기 회로를 포함할 수 있다.
예를들면 컴퓨터, 스마트폰 뿐만 아니라 IoT를 위한 가정용 센서 소자, 인체 공학용 바이오 전자 소자 등 다양한 분야의 제품에 전자 소자가 사용된다.
한편, 최근의 기술 발달 속도와 사용자들의 생활 수준의 급격한 향상에 따라 이러한 전기 소자의 사용과 응용 분야가 급격하게 늘어나 그 수요도 이에 따라 증가하고 있다.
이러한 추세에 따라 흔히 사용하고 있는 다양한 전기 소자들에 쉽고 빠르게 적용하는 전자 회로를 구현하고 제어하는데 한계가 있다.
한편, 메모리 소자, 특히 비휘발성 메모리 소자는 컴퓨터뿐 아니라, 카메라, 통신기기 등 다양한 전자 장치의 정보 기억 및/또는 처리 장치로서 폭넓게 이용되고 있다.
이러한 메모리 소자는, 특히 수명과 속도의 면에서 많은 개발이 이루어지고 있는 데, 대부분의 과제는 메모리 수명과 속도의 확보에 있으나, 이를 향상한 메모리 소자를 구현하는데 한계가 있다.
본 발명은 다양한 용도에 용이하게 적용할 수 있는 전자 소자 및 이의 제어 방법을 제공할 수 있다.
본 발명의 일 실시예는 도전성 재료를 함유하는 제1 전극부, 상기 제1 전극과 이격되고 도전성 재료를 함유하는 제2 전극부, 상기 제1 전극부와 상기 제2 전극부의 사이에 배치되고 자발 분극성 재료를 포함하고 제1 전기 저항을 갖는 제1 모드 및 상기 제1 전기 저항보다 낮은 값을 갖는 제2 모드를 선택적으로 갖도록 형성된 활성층 및 상기 제1 전극부 및 상기 제2 전극부에 연결되어 전기장을 인가하도록 형성된 전기장 제어부를 포함하는 전자 소자를 개시한다.
본 실시예에 있어서 상기 활성층 상에 상기 제1 전극부 및 상기 제2 전극부와 이격되도록 형성된 제1 연결 전극 및 제2 연결 전극을 포함할 수 있다.
본 발명의 다른 실시예는 도전성 재료를 함유하는 제1 전극부, 상기 제1 전극과 이격되고 도전성 재료를 함유하는 제2 전극부, 상기 제1 전극부와 상기 제2 전극부의 사이에 배치되고 자발 분극성 재료를 포함하고 제1 전기 저항을 갖는 제1 모드 및 상기 제1 전기 저항보다 낮은 값을 갖는 제2 모드를 선택적으로 갖도록 형성된 활성층 및 상기 제1 전극부 및 상기 제2 전극부에 연결되어 전기장을 인가하도록 형성된 전기장 제어부를 포함하는 전자 소자에 대하여, 서로 활성층의 제1 모드 및 제2 모드의 선택을 제어하여 상기 전자 소자의 저항값을 선택적으로 제어하는 것을 포함하는 전자 소자 제어 방법을 개시한다.
본 실시예에 있어서 상기 활성층 상에 상기 제1 전극부 및 상기 제2 전극부와 이격되도록 형성된 제1 연결 전극 및 제2 연결 전극을 포함하고, 상기 제1 연결 전극과 상기 제2 연결 전극 사이의 전류의 흐름을 제어하는 것을 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명에 관한 전자 소자 및 이의 제어 방법은 전자 소자의 전기적 특성 및 제조 특성을 향상하고, 다양한 용도에 용이하게 적용할 수 있다.
도 1은 본 발명의 일 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
도 2는 도 1의 제2 전극의 선택적 실시예를 도시한 도면이다.
도 3 및 도 4는 도 1의 전자 소자의 제1 모드 및 제2 모드로의 변환을 위하여 전기장 제어부를 제어하는 것을 설명하기 위한 도면이다.
도 5 내지 도 9는 도 1의 전자 제1 모드 및 제2 모드로의 변환을 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
도 11은 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
도 12는 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
도 13은 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
도 14는 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
도 15는 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
도 16은 도 15의 H 방향에서 본 평면도이다.
도 17은 도 15의 전자 소자의 에너지 밴드 관계를 개략적으로 설명하기 위한 도면이다.
도 18은 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
이하 첨부된 도면들에 도시된 본 발명에 관한 실시예를 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
도 1을 참조하면 본 실시예의 전자 소자(100)는 제1 전극부(120), 제2 전극부(130), 활성층(110) 및 전기장 제어부(190)를 포함할 수 있다.
제1 전극부(120)는 도전성 재료를 함유할 수 있다.
예를들면 제1 전극부(120)는 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 금(Au), 은(Ag) 또는 백금(Pt)을 함유하도록 형성할 수 있다.
또한 다른 예로서 제1 전극부(120)는 도전성의 금속 산화물을 이용하여 형성할 수도 있다. 구체적 예로서 제1 전극부(120)은 스트론튬루테늄산화물(SrRuO3)을 함유할 수 있다.
또한 다른 예로서 제1 전극부(120)는 (LaxSry)CoOz를 함유할 수 있고, 예를들면 (La0.5Sr0.5)CoO3을 함유할 수 있다. 또한, 다른 예로서 제1 전극부(120)는 LaCoO3를 함유할 수 있다.
제2 전극부(130)는 도전성 재료를 함유할 수 있고, 상기 제1 전극부(120)와 이격될 수 있다.
예를들면 제2 전극부(130)는 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 금(Au), 은(Ag) 또는 백금(Pt)을 함유하도록 형성할 수 있다.
또한 다른 예로서 제2 전극부(130)는 도전성의 금속 산화물을 이용하여 형성할 수도 있다. 구체적 예로서 제2 전극부(130)는 스트론튬루테늄산화물(SrRuO3)을 함유할 수 있다.
또한 다른 예로서 제2 전극부(130)는 (LaxSry)CoOz를 함유할 수 있고, 예를들면 (La0.5Sr0.5)CoO3을 함유할 수 있다. 또한, 다른 예로서 제2 전극부(130)는 LaCoO3를 함유할 수 있다.
제1 전극부(120)와 제2 전극부(130)는 상이한 특성을 갖도록 형성될 수 있다.
일 예로서 제1 전극부(120)와 제2 전극부(130)는 상이한 전기적 특성을 가질 수 있고, 구체적 예로서 제1 전극부(120)와 제2 전극부(130)는 각각 일함수 값이 상이하도록 형성될 수 있다.
선택적 실시예로서 제1 전극부(120)와 제2 전극부(130)는 상이한 재료를 함유할 수 있다.
일 예로서 제1 전극부(120)는 백금(Pt)을 함유하고 제2 전극부(130)는 금(Au)을 함유할 수 있고, 다른 일 예로서 제1 전극부(120)는 백금(Pt)을 함유하고 제2 전극부(130)는 스트론튬루테늄산화물(SrRuO3)을 함유할 수 있다.
또한 다른 일 예로서 제1 전극부(120)는 (LaxSry)CoOz를 함유할 수 있고, 구체적 예로서 (La0.5Sr0.5)CoO3을 함유할 수 있고, 제2 전극부(130)는 LaCoO3를 함유할 수 있다.
기타 이외에도 제1 전극부(120)와 제2 전극부(130)는 서로 상이한 특징을 갖도록 다양한 재료를 이용하여 형성할 수 있다.
도 2는 도 1의 제2 전극의 선택적 실시예를 도시한 도면이다.
도 2를 참조하면 제2 전극부(130)는 복층으로 형성될 수 있다.
예를들면 제2 전극부(130)는 제1 층(131') 및 제2 층(132')을 포함할 수 있고, 제1 층(131')은 활성층(110)을 향하도록 배치될 수 있고, 구체적 예로서 활성층(110)과 접할 수 있다.
제1 층(131')은 제1 전극부(120)와 상이한 재질로 형성될 수 있고, 제2 층(131')은 제1 층(131')과 상이한 재료를 포함할 수 있다. 예를들면 제2 층(131')은 제1 전극부(120)와 동일한 재질로 형성될 수도 있다.
하나의 예로서 제1 전극부(120)은 백금(Pt)을 함유하고 제2 전극부(130')의 제1 층(131')은 스트론튬루테늄산화물(SrRuO3)을 함유할 수 있고, 제2 층(132')은 백금(Pt)을 함유할 수 있다.
활성층(110)은 상기 제1 전극부(120)와 상기 제2 전극부(130)의 사이에 배치될 수 있다.
활성층(110)은 자발 분극성 재료를 포함할 수 있다.
예를들면 활성층(110)은 강유전성 재료를 포함할 수 있고, 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.
선택적 실시예로서 활성층(110)은 페로브스카이트 계열 물질을 포함할 수 있고, 예를들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.
또한 다른 예로서 활성층(110)은 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 활성층(110)은 CH3NH3PbI3, CH3NH3PbIxCl3-x, MAPbI3, CH3NH3PbIxBr3-x, CH3NH3PbClxBr3-x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3-x, HC(NH2)2PbIxBr3-x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1-yPbI3, (CH3NH3)(HC(NH2)2)1-yPbIxCl3-x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1-yPbClxBr3-x (0≤x, y≤1)를 포함할 수 있다.
기타 다양한 강유전성 재료를 이용하여 활성층(110)을 형성할 수 있는 바 이에 대한 모든 예시의 설명은 생략한다. 또한 활성층(110)을 형성 시 강유전성 재료에 기타 다양한 물질을 도핑을 하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.
활성층(110)은 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 활성층(110)은 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.
활성층(110)은 제1 전기 저항을 갖는 제1 모드 및 상기 제1 전기 저항보다 낮은 값을 갖는 제2 모드를 선택적으로 갖도록 형성될 수 있다.
이에 대한 구체적 내용은 후술하기로 한다.
전기장 제어부(190)는 상기 제1 전극부(120) 및 상기 제2 전극부(130)에 연결되어 전기장을 인가하도록 형성될 수 있다.
또한, 전기장 제어부(190)를 통하여 전기장의 방향을 제어할 수 있다. 예를들면 전기장 제어부(190)를 통하여 상기 제1 전극부(120) 및 상기 제2 전극부(130)에 연결된 활성층(110)에 전기장을 인가하고, 이러한 전기장에 의하여 활성층(110)은 일 방향으로 분극될 수 있고, 또한 전기장의 방향을 변경하여 활성층(110)의 분극 방향을 반대 방향으로 변하도록 제어할 수 있다.
선택적 실시예로서 전기장 제어부(190)를 통하여 전기장의 세기를 제어할 수 있다.
도 3 및 도 4는 도 1의 전자 소자의 제1 모드 및 제2 모드로의 변환을 위하여 전기장 제어부를 제어하는 것을 설명하기 위한 도면이다.
도 3을 참조하면 전자 소자(100)의 전기장 제어부(190)를 통하여 제1 전기장(E1)을 제1 전극부(120) 및 제2 전극부(130)에 인가하는 것을 도시하고 있다. 이러한 제1 전기장(E1)이 제1 전극부(120) 및 제2 전극부(130)에 인가되면 제1 전극부(120) 및 제2 전극부(130)에 연결된 활성층(110)은 제1 분극 방향으로 분극된 형태를 가질 수 있다.
도 4를 참조하면 전자 소자(100)의 전기장 제어부(190)를 통하여 제2 전기장(E2)을 제1 전극부(120) 및 제2 전극부(130)에 인가하는 것을 도시하고 있다.
제2 전기장(E2)은 제1 전기장(E1)과 서로 다른 방향의 전기장일 수 있다. 예를들면 제2 전기장(E2)의 방향은 제1 전기장(E1)의 방향과 반대 방향일 수 있다.
이러한 제2 전기장(E2)이 제1 전극부(120) 및 제2 전극부(130)에 인가되면 제1 전극부(120) 및 제2 전극부(130)에 연결된 활성층(110)은 상기 제1 분극 방향과 반대 방향인 제2 분극 방향으로 분극된 형태를 가질 수 있다.
이 때, 예를들면 제2 전기장(E2)의 크기는 제1 전기장(E1)의 크기와 동일한 값을 가질 수 있다.
도 5 내지 도 9는 도 1의 전자 제1 모드 및 제2 모드로의 변환을 설명하기 위한 도면이다.
도 5를 참조하면 전자 소자(100)의 전기장 제어부(190)를 통하여 제1 전극부(120) 및 제2 전극부(130)에 전기장을 인가함에 따른 분극 이력 곡선을 도시한 도면이다.
도 5를 참조하면 가로축은 전기장(E) 및 세로축은 분극(P)을 나타낸다.
도 5를 참조하면 전자 소자(100)의 분극 이력 곡선은 대칭된 형태를 갖지 않는다. 예를들면 도 5를 참조하면 양의 값의 전기장(예를들면 제1 전기장(E1))을 인가하고 제거한 후의 제1 분극값(양의 Y절편값)은, 음의 값의 전기장(예를들면 제2 전기장(E2))을 인가하고 제거한 후의 제2 분극값(음의 Y절편값)과 상이하고, 구체적으로 제1 분극값(양의 Y절편값)의 크기는 제2 분극값(음의 Y절편값)의 크기보다 작은 값을 갖는다.
이러한 분극값의 차이는 전술한 것과 같이 제1 전극부(120) 및 제2 전극부(130)의 상이한 특성으로 인하여 대칭적인 전기장 유도를 제어하여 형성된 것일 수 있다.
도 6을 참조하면 전자 소자(100)의 전기장 제어부(190)를 통하여 제1 전극부(120) 및 제2 전극부(130)에 전기장을 인가함에 따른 변위 이력 곡선을 도시한 도면이다.
도 7은 도 6의 K를 확대한 도면이다.
본 실시예의 활성층(110)은 전기장을 가하여 분극 구조가 형성될 수 있고, 변위가 발생할 수 있다.
도 6 및 도 7을 참조하면 가로축은 전기장(E) 및 세로축은 변위(S)를 나타낸다.
도 6 및 도 7을 참조하면 전자 소자(100)의 변위 이력 곡선은 대칭된 형태를 갖지 않는다. 예를들면 도 6을 참조하면 양의 값의 전기장(예를들면 제1 전기장(E1))을 인가하고 제거한 후의 제1 변위(SE1)는, 음의 값의 전기장(예를들면 제2 전기장(E2))을 인가하고 제거한 후의 제2 변위(SE2)와 상이하고, 구체적으로 제1 변위(SE1)의 크기는 제2 변위(SE2)의 크기보다 큰 값을 갖는다.
상기 도 5의 분극값의 차이에 따라 변위값도 비대칭 형태로서 서로 반대 방향의 제1 전기장(E1) 및 제2 전기장(E2)을 인가하고 제거함에 따른 서로 상이한 값을 갖게 될 수 있다.
이를 통하여 전자 소자(100)에 전기장을 인가하여 제거한 후에 발생하는 변형 상태는 한 개가 아니고 두 개의 상태를 가질 수 있게 된다.
예를들면 도 8에 도시한 것과 같이 전자 소자(100)의 활성층(110)은 2가지의 변위 상태를 가질 수 있다.
구체적으로 도 8을 참조하면 활성층(110)은 제1 변위(SE1) 및 제2 변위(SE2)를 선택적으로 갖게될 수 있다. 제1 변위(SE1)의 크기는 제2 변위(SE2)의 크기보다 큰 값을 갖는다.
예를들면 전술한 것과 같이 전자 소자(100)의 전기장 제어부(190)를 이용하여 전기장의 방향을 제어하고, 이에 따라 활성층(110)에 형성되는 분극 방향을 제어하여 도 5와 같이 분극 형태를 갖게 할 수 있고, 도 6과 같이 변위 형태를 갖게 할 수 있다.
도 9는 도 8의 활성층(110)의 변위값의 선택적 변화에 따라 에너지 밴드갭의 변화를 도시하는 도면이다.
도 9를 참조하면 활성층(110)이 제1 변위(SE1)를 가질 때 활성층(110)의 에너지 밴드갭의 값은, 활성층(110)이 제2 변위(SE2)를 가질 때 활성층(110)의 에너지 밴드갭의 값보다 큰 값을 가질 수 있다.
이러한 활성층(110)이 선택적으로 에너지 밴드값의 크기의 차이를 가짐에 따라 활성층(110)은 선택적으로 상이한 값의 두 가지의 전기적 저항을 가질 수 있다.
예를들면 활성층(110)은 제1 변위(SE1)를 가질 때 제1 전기 저항을 갖는 상태(제1 모드)를 가질 수 있다. 또한 활성층(110)은 제2 변위(SE2)를 가질 때 제1 전기 저항보다 낮은 제2 전기 저항을 갖는 상태(제2 모드)를 가질 수 있다.
그리고 활성층(110)은 이러한 제1 전기 저항을 갖는 상태(제1 모드) 및 제2 값을 갖는 전기 저항을 갖는 상태(제2 모드)를 선택적으로 가질 수 있다.
예를들면 전술한 것과 같이 전기장 제어부(190)를 통한 전기장의 방향을 제어하여 활성층(110)의 분극 형태를 제어하고(도 5 참조), 이러한 분극 형태에 따라 변위 형태가 제어(도 6 및 도 7 참조)되어, 이에 따라 활성층(110)의 에너지 밴드갭 값이 선택적으로 결정(도 9 참조)되어, 고저항의 제1 모드 또는 저저항의 제2 모드를 선택적으로 가질 수 있다.
본 실시예의 전자 소자는 제1 전극부 및 제2 전극부의 사이에 활성층이 배치될 수 있고, 예를들면 접하도록 배치될 수 있다. 선택적 실시예로서 도시하지 않았으나 제1 전극부와 활성층의 사이 또는 제2 전극부와 활성층의 사이에 도전성 삽입층이 형성될 수도 있다.
이러한 구조를 통하여 활성층에는 전기장이 인가될 수 있고, 이에 따라 제1 분극 방향으로 분극 형태를 가질 수 있고, 전기장의 방향을 제어하여 제1 분극 방향과 반대 방향의 분극 형태를 가질 수도 있다.
또한, 본 실시예는 제1 전극부 및 제2 전극부가 상이한 특성을 가질 수 있고, 예를들면 상이한 재료를 함유할 수 있다. 이를 통하여 활성층에 비대칭적인 전기적 특성이 유도될 수 있다.
이러한 제1 전극부 및 제2 전극부의 상이한 특성, 예를들면 전극간 비대칭성으로 인하여, 상이한 방향의 전기장을 인가시 전기장의 크기가 동일한 경우에도 전기장 제거 시점에서의 제1 분극 방향의 분극의 크기와 전기장 제거 시점에서의 2 분극 방향의 크기는 상이할 수 있다.
또한, 분극에 대응하여 활성층은 변위를 가질 수 있고, 전기장을 가하고 나서, 전기장을 제거 시 서로 상이한 값의 2개의 변위를 가질 수 있다. 예를들면 제1 전기장을 가한 후 제거 시 제1 변위 및 제2 전기장을 가한 후 제거 시 제2 변위는 상이한 값을 가질 수 있다.
또한, 이러한 제1 변위에 대응하는 상태에서의 활성층의 제1 전기 저항값은 제2 변위에 대응하는 상태에서의 활성층의 제2 전기 저항값은 상이할 수 있다. 일 예로서 제1 전기 저항값이 제2 전기 저항값보다 클 수 있다.
결과적으로 활성층은 상대적으로 높은 전기적 저항값을 갖는 제1 모드 및 상대적으로 낮은 전기적 저항값을 갖는 제2 모드 중 하나를 선택적으로 가질 수 있다.
예를들면 제1 전기장을 가한 후 제거 시 제1 모드를 유지하고, 제2 전기장을 가한 후 제거 시 제2 모드를 유지할 수 있다.
이를 통하여 활성층이 서로 상이한 2개의 저항을 갖는 제1 모드 및 제2 모드를 용이하게 구현할 수 있고, 이러한 활성층을 갖는 전자 소자는 다양한 용도에 이용할 수 있다.
일 예로서 전기적 스위칭 구조로서 전자 소자를 이용할 수 있고, 활성층이 높은 저항값을 갖는 제1 모드는 오프(off)에 대응하고, 활성층이 낮은 저항값을 갖는 제2 모드는 온(on)에 대응하는 메모리 기타 다양한 전자 회로 구성 부재를 구현할 수 있다.
도 10은 본 발명의 다른 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
도 10을 참조하면 본 실시예의 전자 소자(500)는 제1 전극부(520), 제2 전극부(530), 활성층(510) 및 전기장 제어부(590)를 포함할 수 있다.
제1 전극부(520)는 도전성 재료를 함유할 수 있다.
예를들면 제1 전극부(520)는 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 금(Au), 은(Ag) 또는 백금(Pt)을 함유하도록 형성할 수 있다.
또한 다른 예로서 제1 전극부(520)는 도전성의 금속 산화물을 이용하여 형성할 수도 있다. 구체적 예로서 제1 전극부(520)은 스트론튬루테늄산화물(SrRuO3)을 함유할 수 있다.
또한 다른 예로서 제1 전극부(520)는 (LaxSry)CoOz를 함유할 수 있고, 예를들면 (La0.5Sr0.5)CoO3을 함유할 수 있다. 또한, 다른 예로서 제1 전극부(520)는 LaCoO3를 함유할 수 있다.
제2 전극부(530)는 도전성 재료를 함유할 수 있고, 상기 제1 전극부(520)와 이격될 수 있다.
예를들면 제2 전극부(530)는 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 금(Au), 은(Ag) 또는 백금(Pt)을 함유하도록 형성할 수 있다.
또한 다른 예로서 제2 전극부(530)는 도전성의 금속 산화물을 이용하여 형성할 수도 있다. 구체적 예로서 제2 전극부(530)는 스트론튬루테늄산화물(SrRuO3)을 함유할 수 있다.
또한 다른 예로서 제2 전극부(530)는 (LaxSry)CoOz를 함유할 수 있고, 예를들면 (La0.5Sr0.5)CoO3을 함유할 수 있다. 또한, 다른 예로서 제2 전극부(530)는 LaCoO3를 함유할 수 있다.
선택적 실시예로서 제1 전극부(520)와 제2 전극부(530)는 동일한 특성을 갖도록 형성될 수 있다.
일 예로서 제1 전극부(520)와 제2 전극부(530)는 상이한 전기적 특성을 가질 수 있고, 구체적 예로서 제1 전극부(520)와 제2 전극부(530)는 동일한 재료를 함유할 수 있다.
또한, 선택적 실시예로서 제1 전극부(520) 또는 제2 전극부(530)는 적층된 형태를 가질 수 있다.
활성층(510)은 상기 제1 전극부(520)와 상기 제2 전극부(530)의 사이에 배치될 수 있다.
활성층(510)은 자발 분극성 재료를 포함할 수 있다.
예를들면 활성층(510)은 강유전성 재료를 포함할 수 있고, 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.
선택적 실시예로서 활성층(510)은 페로브스카이트 계열 물질을 포함할 수 있고, 예를들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.
또한 다른 예로서 활성층(510)은 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 활성층(510)은 CH3NH3PbI3, CH3NH3PbIxCl3-x, MAPbI3, CH3NH3PbIxBr3-x, CH3NH3PbClxBr3-x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3-x, HC(NH2)2PbIxBr3-x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1-yPbI3, (CH3NH3)(HC(NH2)2)1-yPbIxCl3-x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1-yPbClxBr3-x (0≤x, y≤1)를 포함할 수 있다.
기타 다양한 강유전성 재료를 이용하여 활성층(510)을 형성할 수 있는 바 이에 대한 모든 예시의 설명은 생략한다. 또한 활성층(510)을 형성 시 강유전성 재료에 기타 다양한 물질을 도핑을 하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.
활성층(510)은 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 활성층(510)은 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.
활성층(510)의 일 영역에 이온 주입 영역이 형성될 수 있다.
예를들면 활성층(510)의 영역 중 제1 전극부(520)을 향하는 면에 도펀트를 주입하는 이온 임플랜테이션(ion implantation)등과 같은 방법을 이용하여 이온 주입 공정이 진행될 수 있다.
또한, 다른 예로서 활성층(510)의 영역 중 제2 전극(530)을 향하는 면에 도펀트를 주입하는 이온 임플랜테이션(ion implantation)등과 같은 방법을 이용하여 이온 주입 공정이 진행될 수 있다.
상기 활성층(510)에 이온 주입 형성은 다양한 물질을 이용하여 진행할 수 있다.
선택적 실시예로서 활성층(510)에 전이 금속을 이용한 이온 주입 영역이 형성될 수 있다.
또한, 선택적 실시예로서 활성층(510)에 이테르븀(Yb) 또는 불소(F)를 이용한 이온 주입 영역이 형성될 수 있다.
활성층(510)은 제1 전기 저항을 갖는 제1 모드 및 상기 제1 전기 저항보다 낮은 값을 갖는 제2 모드를 선택적으로 갖도록 형성될 수 있다.
이에 대한 구체적 내용은 후술하기로 한다.
전기장 제어부(590)는 상기 제1 전극부(520) 및 상기 제2 전극부(530)에 연결되어 전기장을 인가하도록 형성될 수 있다.
또한, 전기장 제어부(590)를 통하여 전기장의 방향을 제어할 수 있다. 예를들면 전기장 제어부(590)를 통하여 상기 제1 전극부(520) 및 상기 제2 전극부(530)에 연결된 활성층(510)에 전기장을 인가하고, 이러한 전기장에 의하여 활성층(510)은 일 방향으로 분극될 수 있고, 또한 전기장의 방향을 변경하여 활성층(510)의 분극 방향을 반대 방향으로 변하도록 제어할 수 있다.
선택적 실시예로서 전기장 제어부(590)를 통하여 전기장의 세기를 제어할 수 있다.
전자 소자(500)의 전기장 제어를 통한 활성층(510)의 제1 모드 및 제2 모드 선택 동작을 설명한다.
전자 소자(500)의 전기장 제어부(590)를 통하여 제1 전기장(E1)을 제1 전극부(520) 및 제2 전극부(530)에 인가하면 제1 전극부(520) 및 제2 전극부(530)에 연결된 활성층(510)은 제1 분극 방향으로 분극된 형태를 가질 수 있다.
또한, 전자 소자(500)의 전기장 제어부(590)를 통하여 제2 전기장(E2)을 제1 전극부(520) 및 제2 전극부(530)에 인가할 수 있다.
제2 전기장(E2)은 제1 전기장(E1)과 서로 다른 방향의 전기장일 수 있다. 예를들면 제2 전기장(E2)의 방향은 제1 전기장(E1)의 방향과 반대 방향일 수 있다.
이러한 제2 전기장(E2)이 제1 전극부(520) 및 제2 전극부(530)에 인가되면 제1 전극부(520) 및 제2 전극부(530)에 연결된 활성층(510)은 상기 제1 분극 방향과 반대 방향인 제2 분극 방향으로 분극된 형태를 가질 수 있다.
이 때, 예를들면 제2 전기장(E2)의 크기는 제1 전기장(E1)의 크기와 동일한 값을 가질 수 있다.
본 실시예의 전자 소자(500)의 분극 이력 곡선은 대칭된 형태를 갖지 않는다. 예를들면 전술한 도 5에 도시한 것과 같이 양의 값의 전기장(예를들면 제1 전기장(E1))을 인가하고 제거한 후의 제1 분극값(분극 이력 곡선에서 양의 Y절편값)은, 음의 값의 전기장(예를들면 제2 전기장(E2))을 인가하고 제거한 후의 제2 분극값(분극 이력 곡선에서 음의 Y절편값)과 상이하고, 구체적으로 제1 분극값(분극 이력 곡선에서 양의 Y절편값)의 크기는 제2 분극값(분극 이력 곡선에서 음의 Y절편값)의 크기보다 작은 값을 갖게 될 수 있다.
이러한 분극값의 차이는 전술한 것과 같이 활성층(510)의 일 영역, 예를들면 제1 전극부(520)을 향하는 면 또는 제2 전극(530)을 향하는 면에 형성된 이온 주입 영역으로 인한 것일 수 있다.
구체적 예로서 활성층(510)의 영역 중 제1 전극부(520) 또는 제2 전극(530)과 인접한 면이 이온 주입 영역으로 인하여 전하 농도 등과 같은 표면 특성이 변할 수 있고, 이를 통하여 제1 전극부(520) 및 제2 전극(530)이 동일한 재질로 형성된 경우에도 전기장 제어부(590)를 통한 전기장의 인가 시, 예를들면 제1 전기장 및 이와 반대 방향의 제2 전기장 인가 시에 분극 값의 차이가 발생할 수 있다.
이러한 분극의 차이로 인하여 변위 특성에 영향을 주고 예를들면 전술한 도 6과 같이 본 실시예의 활성층(510)은 전기장을 가하여 변위가 발생할 수 있다.
구체적 예로서 전자 소자(500)의 변위 이력 곡선은 대칭된 형태를 갖지 않을 수 있고, 양의 값의 전기장(예를들면 제1 전기장(E1))을 인가하고 제거한 후의 제1 변위(SE1)는, 음의 값의 전기장(예를들면 제2 전기장(E2))을 인가하고 제거한 후의 제2 변위(SE2)와 상이하고, 구체적 예로서 제1 변위(SE1)의 크기는 제2 변위(SE2)의 크기보다 큰 값을 갖게 될 수 있다.
즉, 상기의 분극값의 차이에 따라 변위값도 비대칭 형태로서 서로 반대 방향의 제1 전기장(E1) 및 제2 전기장(E2)을 인가하고 제거함에 따라 서로 상이한 값을 갖게 될 수 있고, 이를 통하여 전자 소자(500)에 전기장을 인가하여 제거한 후에 발생하는 변형 상태는 한 개가 아니고 두 개의 상태를 가질 수 있게 된다.
예를들면 전술한 도 8에 도시한 것과 같이 전자 소자(500)의 활성층(510)은 2가지의 변위 상태를 가질 수 있다.
구체적으로 활성층(510)은 제1 변위(SE1) 및 제2 변위(SE2)를 선택적으로 갖게될 수 있고, 제1 변위(SE1)의 크기는 제2 변위(SE2)의 크기보다 큰 값을 갖는다.
예를들면 전술한 것과 같이 전자 소자(500)의 전기장 제어부(590)를 이용하여 전기장의 방향을 제어하고, 이에 따라 활성층(510)에 형성되는 분극 방향을 제어하여 분극 형태 및 이에 대응하도록 전기장 제거 시 상이한 값의 2 가지 변위 상태를 갖게 할 수 있다.
또한, 활성층(510)이 값이 큰 제1 변위(SE1)를 가질 때 활성층(510)의 에너지 밴드갭의 값은, 활성층(510)이 제1 변위(SE1)보다 작은 값을 갖는 제2 변위(SE2)를 가질 때 활성층(510)의 에너지 밴드갭의 값보다 큰 값을 가질 수 있다.
이러한 활성층(510)이 선택적으로 에너지 밴드값의 크기의 차이를 가짐에 따라 활성층(510)은 선택적으로 상이한 값의 두 가지의 전기적 저항을 가질 수 있다.
예를들면 활성층(510)은 제1 변위(SE1)를 가질 때 제1 전기 저항을 갖는 상태(제1 모드)를 가질 수 있다. 또한 활성층(510)은 제2 변위(SE2)를 가질 때 제1 전기 저항보다 낮은 제2 전기 저항을 갖는 상태(제2 모드)를 가질 수 있다.
그리고 활성층(510)은 이러한 제1 전기 저항을 갖는 상태(제1 모드) 및 제2 값을 갖는 전기 저항을 갖는 상태(제2 모드)를 선택적으로 가질 수 있다.
예를들면 전술한 것과 같이 전기장 제어부(590)를 통한 전기장의 방향을 제어하여 활성층(510)의 분극 형태를 제어하고, 이러한 분극 형태에 따라 변위 형태가 제어되어, 이에 따라 활성층(510)의 에너지 밴드갭 값이 선택적으로 결정되어, 고저항의 제1 모드 또는 저저항의 제2 모드를 선택적으로 가질 수 있다.
본 실시예의 전자 소자는 제1 전극부 및 제2 전극부의 사이에 활성층이 배치될 수 있고, 예를들면 접하도록 배치될 수 있다. 선택적 실시예로서 도시하지 않았으나 제1 전극부와 활성층의 사이 또는 제2 전극부와 활성층의 사이에 도전성 삽입층이 형성될 수도 있다.
이러한 구조를 통하여 활성층에는 전기장이 인가될 수 있고, 이에 따라 제1 분극 방향으로 분극 형태를 가질 수 있고, 전기장의 방향을 제어하여 제1 분극 방향과 반대 방향의 분극 형태를 가질 수도 있다.
또한, 본 실시예는 활성층의 일 면, 예를들면 제1 전극부를 향하는 일 면 또는 제2 전극부를 향하는 일 면 중 하나에 다양한 물질을 이용하여 도핑 공정을 진행할 수 있다.
이러한 도핑 공정을 통하여 활성층과 제1 전극 사이의 계면 특성은 활성층과 제2 전극 사이의 계면 특성과 상이하게 변할 수 있다. 이러한 계면 특성의 변화로 인하여 활성층 내부에서의 전기장은 비대칭적으로 유도될 수 있다.
이러한 활성층 내부 특성, 예를들면 전기적 비대칭성으로 인하여, 상이한 방향의 전기장을 인가시 전기장의 크기가 동일한 경우에도 전기장 제거 시점에서의 제1 분극 방향의 분극의 크기와 전기장 제거 시점에서의 2 분극 방향의 크기는 상이할 수 있다.
또한, 분극에 대응하여 활성층은 변위를 가질 수 있고, 전기장을 가하고 나서, 전기장을 제거 시 서로 상이한 값의 2개의 변위를 가질 수 있다. 예를들면 제1 전기장을 가한 후 제거 시 제1 변위 및 제2 전기장을 가한 후 제거 시 제2 변위는 상이한 값을 가질 수 있다.
또한, 이러한 제1 변위에 대응하는 상태에서의 활성층의 제1 전기 저항값은 제2 변위에 대응하는 상태에서의 활성층의 제2 전기 저항값은 상이할 수 있다. 일 예로서 제1 전기 저항값이 제2 전기 저항값보다 클 수 있다.
결과적으로 활성층은 상대적으로 높은 전기적 저항값을 갖는 제1 모드 및 상대적으로 낮은 전기적 저항값을 갖는 제2 모드 중 하나를 선택적으로 가질 수 있다.
예를들면 제1 전기장을 가한 후 제거 시 제1 모드를 유지하고, 제2 전기장을 가한 후 제거 시 제2 모드를 유지할 수 있다.
이를 통하여 활성층이 서로 상이한 2개의 저항을 갖는 제1 모드 및 제2 모드를 용이하게 구현할 수 있고, 이러한 활성층을 갖는 전자 소자는 다양한 용도에 이용할 수 있다.
일 예로서 전기적 스위칭 구조로서 전자 소자를 이용할 수 있고, 활성층이 높은 저항값을 갖는 제1 모드는 오프(off)에 대응하고, 활성층이 낮은 저항값을 갖는 제2 모드는 온(on)에 대응하는 메모리 기타 다양한 전자 회로 구성 부재를 구현할 수 있다.
도 11은 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
도 11을 참조하면 본 실시예의 전자 소자(300)는 제1 전극부(320), 제2 전극부(330), 활성층(310) 및 전기장 제어부(390)를 포함할 수 있다.
제1 전극부(320)는 도전성 재료를 함유할 수 있다.
예를들면 제1 전극부(320)는 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 금(Au), 은(Ag) 또는 백금(Pt)을 함유하도록 형성할 수 있다.
또한 다른 예로서 제1 전극부(320)는 도전성의 금속 산화물을 이용하여 형성할 수도 있다. 구체적 예로서 제1 전극부(320)은 스트론튬루테늄산화물(SrRuO3)을 함유할 수 있다.
또한 다른 예로서 제1 전극부(320)는 (LaxSry)CoOz를 함유할 수 있고, 예를들면 (La0.5Sr0.5)CoO3을 함유할 수 있다. 또한, 다른 예로서 제1 전극부(320)는 LaCoO3를 함유할 수 있다.
제2 전극부(330)는 도전성 재료를 함유할 수 있고, 상기 제1 전극부(320)와 이격될 수 있다.
예를들면 제2 전극부(330)는 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 금(Au), 은(Ag) 또는 백금(Pt)을 함유하도록 형성할 수 있다.
또한 다른 예로서 제2 전극부(330)는 도전성의 금속 산화물을 이용하여 형성할 수도 있다. 구체적 예로서 제2 전극부(330)는 스트론튬루테늄산화물(SrRuO3)을 함유할 수 있다.
또한 다른 예로서 제2 전극부(330)는 (LaxSry)CoOz를 함유할 수 있고, 예를들면 (La0.5Sr0.5)CoO3을 함유할 수 있다. 또한, 다른 예로서 제2 전극부(330)는 LaCoO3를 함유할 수 있다.
선택적 실시예로서 제1 전극부(320)와 제2 전극부(330)는 동일한 특성을 갖도록 형성될 수 있다.
일 예로서 제1 전극부(320)와 제2 전극부(330)는 상이한 전기적 특성을 가질 수 있고, 구체적 예로서 제1 전극부(320)와 제2 전극부(330)는 동일한 재료를 함유할 수 있다.
또한, 선택적 실시예로서 제1 전극부(320) 또는 제2 전극부(330)는 적층된 형태를 가질 수 있다.
활성층(310)은 상기 제1 전극부(320)와 상기 제2 전극부(330)의 사이에 배치될 수 있다.
활성층(310)은 자발 분극성 재료를 포함할 수 있다.
예를들면 활성층(310)은 강유전성 재료를 포함할 수 있고, 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.
선택적 실시예로서 활성층(310)은 페로브스카이트 계열 물질을 포함할 수 있고, 예를들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.
또한 다른 예로서 활성층(310)은 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 활성층(310)은 CH3NH3PbI3, CH3NH3PbIxCl3-x, MAPbI3, CH3NH3PbIxBr3-x, CH3NH3PbClxBr3-x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3-x, HC(NH2)2PbIxBr3-x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1-yPbI3, (CH3NH3)(HC(NH2)2)1-yPbIxCl3-x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1-yPbClxBr3-x (0≤x, y≤1)를 포함할 수 있다.
기타 다양한 강유전성 재료를 이용하여 활성층(310)을 형성할 수 있는 바 이에 대한 모든 예시의 설명은 생략한다. 또한 활성층(310)을 형성 시 강유전성 재료에 기타 다양한 물질을 도핑을 하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.
활성층(310)은 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 활성층(310)은 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.
활성층(310)의 일 영역에 표면 처리 영역이 형성될 수 있다.
예를들면 열처리 공정을 진행하여 활성층(310)의 영역 중 제1 전극부(320)를 향하는 면에 산소 변화 영역, 구체적 예로서 산소 결핍 영역을 포함하는 표면 처리 영역이 형성될 수 있다.
또한, 다른 예로서 열처리 공정을 진행하여 활성층(310)의 영역 중 제2 전극부(330)을 향하는 면에 산소 변화 영역, 구체적 예로서 산소 결핍 영역을 포함하는 표면 처리 영역이 형성될 수 있다.
활성층(310)의 영역 중 제1 전극부(320)를 향하는 영역 또는 제2 전극부(330)을 향하는 영역에 선택적으로 표면 처리 영역을 포함하는 표면 처리 영역을 형성하여 활성층(310) 내에서의 전기장 특성이 비대칭으로 구현되도록 할 수 있다.
활성층(310)은 제1 전기 저항을 갖는 제1 모드 및 상기 제1 전기 저항보다 낮은 값을 갖는 제2 모드를 선택적으로 갖도록 형성될 수 있다.
이에 대한 구체적 내용은 후술하기로 한다.
전기장 제어부(390)는 상기 제1 전극부(320) 및 상기 제2 전극부(330)에 연결되어 전기장을 인가하도록 형성될 수 있다.
또한, 전기장 제어부(390)를 통하여 전기장의 방향을 제어할 수 있다. 예를들면 전기장 제어부(390)를 통하여 상기 제1 전극부(320) 및 상기 제2 전극부(330)에 연결된 활성층(310)에 전기장을 인가하고, 이러한 전기장에 의하여 활성층(310)은 일 방향으로 분극될 수 있고, 또한 전기장의 방향을 변경하여 활성층(310)의 분극 방향을 반대 방향으로 변하도록 제어할 수 있다.
선택적 실시예로서 전기장 제어부(390)를 통하여 전기장의 세기를 제어할 수 있다.
전자 소자(300)의 전기장 제어를 통한 활성층(310)의 제1 모드 및 제2 모드 선택 동작을 설명한다.
전자 소자(300)의 전기장 제어부(390)를 통하여 제1 전기장(E1)을 제1 전극부(320) 및 제2 전극부(330)에 인가하면 제1 전극부(320) 및 제2 전극부(330)에 연결된 활성층(310)은 제1 분극 방향으로 분극된 형태를 가질 수 있다.
또한, 전자 소자(300)의 전기장 제어부(390)를 통하여 제2 전기장(E2)을 제1 전극부(320) 및 제2 전극부(330)에 인가할 수 있다.
제2 전기장(E2)은 제1 전기장(E1)과 서로 다른 방향의 전기장일 수 있다. 예를들면 제2 전기장(E2)의 방향은 제1 전기장(E1)의 방향과 반대 방향일 수 있다.
이러한 제2 전기장(E2)이 제1 전극부(320) 및 제2 전극부(330)에 인가되면 제1 전극부(320) 및 제2 전극부(330)에 연결된 활성층(310)은 상기 제1 분극 방향과 반대 방향인 제2 분극 방향으로 분극된 형태를 가질 수 있다.
이 때, 예를들면 제2 전기장(E2)의 크기는 제1 전기장(E1)의 크기와 동일한 값을 가질 수 있다.
본 실시예의 전자 소자(300)의 분극 이력 곡선은 대칭된 형태를 갖지 않는다. 예를들면 전술한 도 5에 도시한 것과 같이 양의 값의 전기장(예를들면 제1 전기장(E1))을 인가하고 제거한 후의 제1 분극값(분극 이력 곡선에서 양의 Y절편값)은, 음의 값의 전기장(예를들면 제2 전기장(E2))을 인가하고 제거한 후의 제2 분극값(분극 이력 곡선에서 음의 Y절편값)과 상이하고, 구체적으로 제1 분극값(분극 이력 곡선에서 양의 Y절편값)의 크기는 제2 분극값(분극 이력 곡선에서 음의 Y절편값)의 크기보다 작은 값을 갖게 될 수 있다.
이러한 분극값의 차이는 전술한 것과 같이 활성층(310)의 일 영역, 예를들면 제1 전극부(320)를 향하는 면 또는 제2 전극부(330)을 향하는 면에 형성된 표면 처리 영역으로 인한 것일 수 있다. 구체적 예로서 활성층(310)의 영역 중 제1 전극부(320) 또는 제2 전극부(330)와 인접한 면이 열처리 공정으로 인하여 산소 결핍이 발생하고, 이러한 산소 결핍 영역 형성을 제어하여 표면 특성이 변화된 표면 처리 영역이 형성될 수 있다.
이를 통하여 제1 전극부(320) 및 제2 전극부(330)이 동일한 재질로 형성된 경우에도 전기장 제어부(390)를 통한 전기장의 인가 시, 예를들면 제1 전기장 및 이와 반대 방향의 제2 전기장 인가 시 형성된 것일 수 있다.
이러한 분극의 차이로 인하여 변위 특성에 영향을 주고 예를들면 전술한 도 6과 같이 본 실시예의 활성층(310)은 전기장을 가하여 변위가 발생할 수 있다.
구체적 예로서 전자 소자(300)의 변위 이력 곡선은 대칭된 형태를 갖지 않을 수 있고, 양의 값의 전기장(예를들면 제1 전기장(E1))을 인가하고 제거한 후의 제1 변위(SE1)는, 음의 값의 전기장(예를들면 제2 전기장(E2))을 인가하고 제거한 후의 제2 변위(SE2)와 상이하고, 구체적으로 제1 변위(SE1)의 크기는 제2 변위(SE2)의 크기보다 큰 값을 갖게 될 수 있다.
즉, 상기의 분극값의 차이에 따라 변위값도 비대칭 형태로서 서로 반대 방향의 제1 전기장(E1) 및 제2 전기장(E2)을 인가하고 제거함에 따라 서로 상이한 값을 갖게 될 수 있고, 이를 통하여 전자 소자(300)에 전기장을 인가하여 제거한 후에 발생하는 변형 상태는 한 개가 아니고 두 개의 상태를 가질 수 있게 된다.
예를들면 전술한 도 8에 도시한 것과 같이 전자 소자(300)의 활성층(310)은 2가지의 변위 상태를 가질 수 있다.
구체적으로 활성층(310)은 제1 변위(SE1) 및 제2 변위(SE2)를 선택적으로 갖게될 수 있고, 제1 변위(SE1)의 크기는 제2 변위(SE2)의 크기보다 큰 값을 갖는다.
예를들면 전술한 것과 같이 전자 소자(300)의 전기장 제어부(390)를 이용하여 전기장의 방향을 제어하고, 이에 따라 활성층(310)에 형성되는 분극 방향을 제어하여 분극 형태 및 이에 대응하도록 전기장 제거 시 상이한 값의 2 가지 변위 상태를 갖게 할 수 있다.
또한, 활성층(310)이 값이 큰 제1 변위(SE1)를 가질 때 활성층(310)의 에너지 밴드갭의 값은, 활성층(310)이 제1 변위(SE1)보다 작은 값을 갖는 제2 변위(SE2)를 가질 때의 활성층(310)의 에너지 밴드갭의 값보다 큰 값을 가질 수 있다.
이러한 활성층(310)이 선택적으로 에너지 밴드값의 크기의 차이를 가짐에 따라 활성층(310)은 선택적으로 상이한 값의 두 가지의 전기적 저항을 가질 수 있다.
예를들면 활성층(310)은 제1 변위(SE1)를 가질 때 제1 전기 저항을 갖는 상태(제1 모드)를 가질 수 있다. 또한 활성층(310)은 제2 변위(SE2)를 가질 때 제1 전기 저항보다 낮은 제2 전기 저항을 갖는 상태(제2 모드)를 가질 수 있다.
그리고 활성층(310)은 이러한 제1 전기 저항을 갖는 상태(제1 모드) 및 제2 값을 갖는 전기 저항을 갖는 상태(제2 모드)를 선택적으로 가질 수 있다.
예를들면 전술한 것과 같이 전기장 제어부(390)를 통한 전기장의 방향을 제어하여 활성층(310)의 분극 형태를 제어하고, 이러한 분극 형태에 따라 변위 형태가 제어되어, 이에 따라 활성층(310)의 에너지 밴드갭 값이 선택적으로 결정되어, 고저항의 제1 모드 또는 저저항의 제2 모드를 선택적으로 가질 수 있다.
본 실시예의 전자 소자는 제1 전극부 및 제2 전극부의 사이에 활성층이 배치될 수 있고, 예를들면 접하도록 배치될 수 있다. 선택적 실시예로서 도시하지 않았으나 제1 전극부와 활성층의 사이 또는 제2 전극부와 활성층의 사이에 도전성 삽입층이 형성될 수도 있다.
이러한 구조를 통하여 활성층에는 전기장이 인가될 수 있고, 이에 따라 제1 분극 방향으로 분극 형태를 가질 수 있고, 전기장의 방향을 제어하여 제1 분극 방향과 반대 방향의 분극 형태를 가질 수도 있다.
또한, 본 실시예는 활성층의 일 면, 예를들면 제1 전극부를 향하는 일 면 또는 제2 전극부를 향하는 일 면 중 하나에 표면 처리 영역이 형성될 수 있고, 예를들면 열처리 공정을 통하여 산소 결핍 영역이 형성될 수 있다.
이러한 표면 처리 영역 형성을 통하여 활성층과 제1 전극 사이의 계면 특성은 활성층과 제2 전극 사이의 계면 특성과 상이하게 변할 수 있다. 이러한 계면 특성의 변화로 인하여 활성층 내부에서의 전기장은 비대칭적으로 유도될 수 있다.
이러한 활성층 내부 특성, 예를들면 전기적 비대칭성으로 인하여, 상이한 방향의 전기장을 인가시 전기장의 크기가 동일한 경우에도 전기장 제거 시점에서의 제1 분극 방향의 분극의 크기와 전기장 제거 시점에서의 2 분극 방향의 크기는 상이할 수 있다.
또한, 분극에 대응하여 활성층은 변위를 가질 수 있고, 전기장을 가하고 나서, 전기장을 제거 시 서로 상이한 값의 2개의 변위를 가질 수 있다. 예를들면 제1 전기장을 가한 후 제거 시 제1 변위 및 제2 전기장을 가한 후 제거 시 제2 변위는 상이한 값을 가질 수 있다.
또한, 이러한 제1 변위에 대응하는 상태에서의 활성층의 제1 전기 저항값은 제2 변위에 대응하는 상태에서의 활성층의 제2 전기 저항값은 상이할 수 있다. 일 예로서 제1 전기 저항값이 제2 전기 저항값보다 클 수 있다.
결과적으로 활성층은 상대적으로 높은 전기적 저항값을 갖는 제1 모드 및 상대적으로 낮은 전기적 저항값을 갖는 제2 모드 중 하나를 선택적으로 가질 수 있다.
예를들면 제1 전기장을 가한 후 제거 시 제1 모드를 유지하고, 제2 전기장을 가한 후 제거 시 제2 모드를 유지할 수 있다.
이를 통하여 활성층이 서로 상이한 2개의 저항을 갖는 제1 모드 및 제2 모드를 용이하게 구현할 수 있고, 이러한 활성층을 갖는 전자 소자는 다양한 용도에 이용할 수 있다.
일 예로서 전기적 스위칭 구조로서 전자 소자를 이용할 수 있고, 활성층이 높은 저항값을 갖는 제1 모드는 오프(off)에 대응하고, 활성층이 낮은 저항값을 갖는 제2 모드는 온(on)에 대응하는 메모리 기타 다양한 전자 회로 구성 부재를 구현할 수 있다.
도 12는 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
도 12를 참조하면 본 실시예의 전자 소자(400)는 제1 전극부(420), 제2 전극부(430), 활성층(410) 및 전기장 제어부(490)를 포함할 수 있다.
제1 전극부(420)는 도전성 재료를 함유할 수 있다.
예를들면 제1 전극부(420)는 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 금(Au), 은(Ag) 또는 백금(Pt)을 함유하도록 형성할 수 있다.
또한 다른 예로서 제1 전극부(420)는 도전성의 금속 산화물을 이용하여 형성할 수도 있다. 구체적 예로서 제1 전극부(420)은 스트론튬루테늄산화물(SrRuO3)을 함유할 수 있다.
또한 다른 예로서 제1 전극부(420)는 (LaxSry)CoOz를 함유할 수 있고, 예를들면 (La0.5Sr0.5)CoO3을 함유할 수 있다. 또한, 다른 예로서 제1 전극부(420)는 LaCoO3를 함유할 수 있다.
제2 전극부(430)는 도전성 재료를 함유할 수 있고, 상기 제1 전극부(420)와 이격될 수 있다.
예를들면 제2 전극부(430)는 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 금(Au), 은(Ag) 또는 백금(Pt)을 함유하도록 형성할 수 있다.
또한 다른 예로서 제2 전극부(430)는 도전성의 금속 산화물을 이용하여 형성할 수도 있다. 구체적 예로서 제2 전극부(430)는 스트론튬루테늄산화물(SrRuO3)을 함유할 수 있다.
또한 다른 예로서 제2 전극부(430)는 (LaxSry)CoOz를 함유할 수 있고, 예를들면 (La0.5Sr0.5)CoO3을 함유할 수 있다. 또한, 다른 예로서 제2 전극부(430)는 LaCoO3를 함유할 수 있다.
선택적 실시예로서 제1 전극부(420)와 제2 전극부(430)는 동일한 특성을 갖도록 형성될 수 있다.
일 예로서 제1 전극부(420)와 제2 전극부(430)는 상이한 전기적 특성을 가질 수 있고, 구체적 예로서 제1 전극부(420)와 제2 전극부(430)는 동일한 재료를 함유할 수 있다.
또한, 선택적 실시예로서 제1 전극부(420) 또는 제2 전극부(430)는 적층된 형태를 가질 수 있다.
활성층(410)은 상기 제1 전극부(420)와 상기 제2 전극부(430)의 사이에 배치될 수 있다.
활성층(410)은 자발 분극성 재료를 포함할 수 있다.
예를들면 활성층(410)은 강유전성 재료를 포함할 수 있고, 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.
활성층(410)은 제1 층(411) 및 제2 층(412)을 포함할 수 있다.
제1 층(411)은 제1 전극부(420)와 인접하고 제2 층(412)은 제2 전극부(430)와 인접할 수 있다.
활성층(410)의 제1 층(411)은 제2 층(412)과 제1 전극부(420)의 사이에 배치될 수 있다.
선택적 실시예로서 활성층(410)의 제1 층(411)은 페로브스카이트 계열 물질을 포함할 수 있고, 예를들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.
또한 다른 예로서 활성층(410)의 제1 층(411)은 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 활성층(410)은 CH3NH3PbI3, CH3NH3PbIxCl3-x, MAPbI3, CH3NH3PbIxBr3-x, CH3NH3PbClxBr3-x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3-x, HC(NH2)2PbIxBr3-x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1-yPbI3, (CH3NH3)(HC(NH2)2)1-yPbIxCl3-x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1-yPbClxBr3-x (0≤x, y≤1)를 포함할 수 있다.
기타 다양한 강유전성 재료를 이용하여 활성층(410)의 제1 층(411)을 형성할 수 있는 바 이에 대한 모든 예시의 설명은 생략한다. 또한 활성층(410)의 제1 층(411)을 형성 시 강유전성 재료에 기타 다양한 물질을 도핑을 하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.
활성층(410)의 제2 층(412)은 제1 층(411)과 제2 전극부(430)의 사이에 배치될 수 있다.
선택적 실시예로서 활성층(410)의 제2 층(412)은 페로브스카이트 계열 물질을 포함할 수 있고, 예를들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.
또한 다른 예로서 활성층(410)의 제2 층(412)은 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 활성층(410)은 CH3NH3PbI3, CH3NH3PbIxCl3-x, MAPbI3, CH3NH3PbIxBr3-x, CH3NH3PbClxBr3-x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3-x, HC(NH2)2PbIxBr3-x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1-yPbI3, (CH3NH3)(HC(NH2)2)1-yPbIxCl3-x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1-yPbClxBr3-x (0≤x, y≤1)를 포함할 수 있다.
기타 다양한 강유전성 재료를 이용하여 활성층(410)의 제2 층(412)을 형성할 수 있는 바 이에 대한 모든 예시의 설명은 생략한다. 또한 활성층(410)의 제2 층(412)을 형성 시 강유전성 재료에 기타 다양한 물질을 도핑을 하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.
활성층(410)은 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 활성층(410)은 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.
활성층(410)의 제1 층(411) 및 제2 층(412)은 각각 서로 상이한 특성을 가질 수 있다.
예를들면 활성층(410)의 제1 층(411) 및 제2 층(412)은 각각 서로 상이한 재료를 포함할 수 있다.
선택적 실시예로서 활성층(410)의 제1 층(411)은 상기의 재료들 중 하나를 포함할 수 있고, 예를들면 PbTiO3를 함유하고, 제2 층(412)은 상기의 재료들 중 상기 제1 층(411)과 상이한 재료, 예를들면 BaTiO3를 함유할 수 있다.
이를 통하여 활성층(410)의 영역 중 제1 전극부(420)을 향하는 영역과 제2 전극부(430)를 향하는 영역은 서로 상이한 특성을 가질 수 있고, 활성층(410) 내에서의 전기장 특성이 비대칭으로 구현되도록 할 수 있다.
활성층(410)은 제1 전기 저항을 갖는 제1 모드 및 상기 제1 전기 저항보다 낮은 값을 갖는 제2 모드를 선택적으로 갖도록 형성될 수 있다.
이에 대한 구체적 내용은 후술하기로 한다.
전기장 제어부(490)는 상기 제1 전극부(420) 및 상기 제2 전극부(430)에 연결되어 전기장을 인가하도록 형성될 수 있다.
또한, 전기장 제어부(490)를 통하여 전기장의 방향을 제어할 수 있다. 예를들면 전기장 제어부(490)를 통하여 상기 제1 전극부(420) 및 상기 제2 전극부(430)에 연결된 활성층(410)에 전기장을 인가하고, 이러한 전기장에 의하여 활성층(410)은 일 방향으로 분극될 수 있고, 또한 전기장의 방향을 변경하여 활성층(410)의 분극 방향을 반대 방향으로 변하도록 제어할 수 있다.
선택적 실시예로서 전기장 제어부(490)를 통하여 전기장의 세기를 제어할 수 있다.
전자 소자(400)의 전기장 제어를 통한 활성층(410)의 제1 모드 및 제2 모드 선택 동작을 설명한다.
전자 소자(400)의 전기장 제어부(490)를 통하여 제1 전기장(E1)을 제1 전극부(420) 및 제2 전극부(430)에 인가하면 제1 전극부(420) 및 제2 전극부(430)에 연결된 활성층(410)은 제1 분극 방향으로 분극된 형태를 가질 수 있다.
또한, 전자 소자(400)의 전기장 제어부(490)를 통하여 제2 전기장(E2)을 제1 전극부(420) 및 제2 전극부(430)에 인가할 수 있다.
제2 전기장(E2)은 제1 전기장(E1)과 서로 다른 방향의 전기장일 수 있다. 예를들면 제2 전기장(E2)의 방향은 제1 전기장(E1)의 방향과 반대 방향일 수 있다.
이러한 제2 전기장(E2)이 제1 전극부(420) 및 제2 전극부(430)에 인가되면 제1 전극부(420) 및 제2 전극부(430)에 연결된 활성층(410)은 상기 제1 분극 방향과 반대 방향인 제2 분극 방향으로 분극된 형태를 가질 수 있다.
이 때, 예를들면 제2 전기장(E2)의 크기는 제1 전기장(E1)의 크기와 동일한 값을 가질 수 있다.
본 실시예의 전자 소자(400)의 분극 이력 곡선은 대칭된 형태를 갖지 않는다. 예를들면 전술한 도 5에 도시한 것과 같이 양의 값의 전기장(예를들면 제1 전기장(E1))을 인가하고 제거한 후의 제1 분극값(분극 이력 곡선에서 양의 Y절편값)은, 음의 값의 전기장(예를들면 제2 전기장(E2))을 인가하고 제거한 후의 제2 분극값(분극 이력 곡선에서 음의 Y절편값)과 상이하고, 구체적으로 제1 분극값(분극 이력 곡선에서 양의 Y절편값)의 크기는 제2 분극값(분극 이력 곡선에서 음의 Y절편값)의 크기보다 작은 값을 갖게 될 수 있다.
이러한 분극값의 차이는 전술한 것과 같이 활성층(410)의 일 영역, 예를들면 제1 전극부(420)을 향하는 영역에는 제1 층(411)이 형성되고, 제2 전극부(430)를 향하는 영역에는 제1 층(411)과 상이한 제2 층(412)이 형성된 것에 기인한 것일 수 있다.
구체적 예로서 활성층(410)의 제1 층(411)은 다양한 활성층(410)의 재료들 중 하나로서 PbTiO3를 함유하고, 제2 층(412)은 다양한 활성층(410)의 재료들 중 상기 제1 층(411)과 상이한 재료, 예를들면 BaTiO3를 함유할 수 있고, 이를 통하여 제1 전극부(420) 및 제2 전극부(430)이 동일한 재질로 형성된 경우에도 전기장 제어부(490)를 통한 전기장의 인가 시, 예를들면 제1 전기장 및 이와 반대 방향의 제2 전기장 인가 시 분극 값의 차이가 발생할 수 있다.
이러한 분극의 차이로 인하여 변위 특성에 영향을 주고 예를들면 전술한 도 6과 같이 본 실시예의 활성층(410)은 전기장을 가하여 변위가 발생할 수 있다.
구체적 예로서 전자 소자(400)의 변위 이력 곡선은 대칭된 형태를 갖지 않을 수 있고, 양의 값의 전기장(예를들면 제1 전기장(E1))을 인가하고 제거한 후의 제1 변위(SE1)는, 음의 값의 전기장(예를들면 제2 전기장(E2))을 인가하고 제거한 후의 제2 변위(SE2)와 상이하고, 구체적 예로서 제1 변위(SE1)의 크기는 제2 변위(SE2)의 크기보다 큰 값을 갖게 될 수 있다.
즉, 상기의 분극값의 차이에 따라 변위값도 비대칭 형태로서 서로 반대 방향의 제1 전기장(E1) 및 제2 전기장(E2)을 인가하고 제거함에 따라 서로 상이한 값을 갖게 될 수 있고, 이를 통하여 전자 소자(400)에 전기장을 인가하여 제거한 후에 발생하는 변형 상태는 한 개가 아니고 두 개의 상태를 가질 수 있게 된다.
예를들면 전술한 도 8에 도시한 것과 같이 전자 소자(400)의 활성층(410)은 2가지의 변위 상태를 가질 수 있다.
구체적으로 활성층(410)은 제1 변위(SE1) 및 제2 변위(SE2)를 선택적으로 갖게될 수 있고, 제1 변위(SE1)의 크기는 제2 변위(SE2)의 크기보다 큰 값을 갖는다.
예를들면 전술한 것과 같이 전자 소자(400)의 전기장 제어부(490)를 이용하여 전기장의 방향을 제어하고, 이에 따라 활성층(410)에 형성되는 분극 방향을 제어하여 분극 형태 및 이에 대응하도록 전기장 제거 시 상이한 값의 2 가지 변위 상태를 갖게 할 수 있다.
또한, 활성층(410)이 값이 큰 제1 변위(SE1)를 가질 때 활성층(410)의 에너지 밴드갭의 값은, 활성층(410)이 제1 변위(SE1)보다 작은 값을 갖는 제2 변위(SE2)를 가질 때의 활성층(410)의 에너지 밴드갭의 값보다 큰 값을 가질 수 있다.
이러한 활성층(410)이 선택적으로 에너지 밴드값의 크기의 차이를 가짐에 따라 활성층(410)은 선택적으로 상이한 값의 두 가지의 전기적 저항을 가질 수 있다.
예를들면 활성층(410)은 제1 변위(SE1)를 가질 때 제1 전기 저항을 갖는 상태(제1 모드)를 가질 수 있다. 또한 활성층(410)은 제2 변위(SE2)를 가질 때 제1 전기 저항보다 낮은 제2 전기 저항을 갖는 상태(제2 모드)를 가질 수 있다.
그리고 활성층(410)은 이러한 제1 전기 저항을 갖는 상태(제1 모드) 및 제2 값을 갖는 전기 저항을 갖는 상태(제2 모드)를 선택적으로 가질 수 있다.
예를들면 전술한 것과 같이 전기장 제어부(490)를 통한 전기장의 방향을 제어하여 활성층(410)의 분극 형태를 제어하고, 이러한 분극 형태에 따라 변위 형태가 제어되어, 이에 따라 활성층(410)의 에너지 밴드갭 값이 선택적으로 결정되어, 고저항의 제1 모드 또는 저저항의 제2 모드를 선택적으로 가질 수 있다.
본 실시예의 전자 소자는 제1 전극부 및 제2 전극부의 사이에 활성층이 배치될 수 있고, 예를들면 접하도록 배치될 수 있다. 선택적 실시예로서 도시하지 않았으나 제1 전극부와 활성층의 사이 또는 제2 전극부와 활성층의 사이에 도전성 삽입층이 형성될 수도 있다.
이러한 구조를 통하여 활성층에는 전기장이 인가될 수 있고, 이에 따라 제1 분극 방향으로 분극 형태를 가질 수 있고, 전기장의 방향을 제어하여 제1 분극 방향과 반대 방향의 분극 형태를 가질 수도 있다.
또한, 본 실시예는 활성층의 일 영역, 예를들면 제1 전극부를 향하는 일 영역에는 제1 층 및 제2 전극부를 향하는 일 영역에는 제2 층이 형성될 수 있고, 제1 층과 제2 층은 상이한 특성을 갖고, 예를들면 서로 상이한 재료를 포함할 수 있다.
이러한 제1 층 및 제2 층을 통하여 활성층과 제1 전극 사이의 계면 특성은 활성층과 제2 전극 사이의 계면 특성과 상이할 수 있다. 이러한 계면 특성의 변화로 인하여 활성층 내부에서의 전기장은 비대칭적으로 유도될 수 있다.
이러한 활성층 내부 특성, 예를들면 전기적 비대칭성으로 인하여, 상이한 방향의 전기장을 인가시 전기장의 크기가 동일한 경우에도 전기장 제거 시점에서의 제1 분극 방향의 분극의 크기와 전기장 제거 시점에서의 2 분극 방향의 크기는 상이할 수 있다.
또한, 분극에 대응하여 활성층은 변위를 가질 수 있고, 전기장을 가하고 나서, 전기장을 제거 시 서로 상이한 값의 2개의 변위를 가질 수 있다. 예를들면 제1 전기장을 가한 후 제거 시 제1 변위 및 제2 전기장을 가한 후 제거 시 제2 변위는 상이한 값을 가질 수 있다.
또한, 이러한 제1 변위에 대응하는 상태에서의 활성층의 제1 전기 저항값은 제2 변위에 대응하는 상태에서의 활성층의 제2 전기 저항값은 상이할 수 있다. 일 예로서 제1 전기 저항값이 제2 전기 저항값보다 클 수 있다.
결과적으로 활성층은 상대적으로 높은 전기적 저항값을 갖는 제1 모드 및 상대적으로 낮은 전기적 저항값을 갖는 제2 모드 중 하나를 선택적으로 가질 수 있다.
예를들면 제1 전기장을 가한 후 제거 시 제1 모드를 유지하고, 제2 전기장을 가한 후 제거 시 제2 모드를 유지할 수 있다.
이를 통하여 활성층이 서로 상이한 2개의 저항을 갖는 제1 모드 및 제2 모드를 용이하게 구현할 수 있고, 이러한 활성층을 갖는 전자 소자는 다양한 용도에 이용할 수 있다.
일 예로서 전기적 스위칭 구조로서 전자 소자를 이용할 수 있고, 활성층이 높은 저항값을 갖는 제1 모드는 오프(off)에 대응하고, 활성층이 낮은 저항값을 갖는 제2 모드는 온(on)에 대응하는 메모리 기타 다양한 전자 회로 구성 부재를 구현할 수 있다.
도 13은 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
도 13을 참조하면 본 실시예의 전자 소자(500)는 제1 전극부(520), 제2 전극부(530), 활성층(510), 전기장 제어부(590), 제1 연결 전극(550) 및 제2 연결 전극(560)를 포함할 수 있다.
제1 전극부(520), 제2 전극부(530), 활성층(510), 전기장 제어부(590)는 전술한 도 1 내지 도 12의 실시예의 전자 소자(100, 200, 300, 400)에서 설명한 바와 동일하거나 필요에 따라 유사한 범위 내에서 변형하여 적용할 수 있으므로 구체적 설명은 생략하고 상이한 부분을 중심으로 설명하기로 한다.
제1 연결 전극(550) 및 제2 연결 전극(560)는 각각 활성층(510)의 면에 형성될 수 있다.
또한 제1 연결 전극(550) 및 제2 연결 전극(560)는 각각 제1 전극부(120) 및 제2 전극부(130)와 이격되도록 배치될 수 있다.
예를들면 제1 연결 전극(550) 및 제2 연결 전극(560)는 각각 활성층(510)의 면 중 제1 전극부(120) 및 제2 전극부(130)가 형성되지 않은 면에 배치될 수 있다.
구체적 예로서 제1 연결 전극(550) 및 제2 연결 전극(560)는 각각 활성층(510)의 면 중 제1 전극부(120) 및 제2 전극부(130)가 형성되지 않은 측면에 서로 마주보도록 배치될 수 있다.
제1 연결 전극(550) 및 제2 연결 전극(560)은 다양한 도전성 재료를 이용하여 형성할 수 있다. 예를들면 제1 연결 전극(550) 및 제2 연결 전극(560)은 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴 또는 텅스텐을 함유하도록 형성할 수 있다.
선택적 실시예로서 제1 연결 전극(550) 및 제2 연결 전극(560)은 복수의 도전층을 적층한 구조를 포함할 수 있다.
선택적 실시예로서 제1 연결 전극(550) 및 제2 연결 전극(560)은 도전성의 금속 산화물을 이용하여 형성할 수 있고, 예를들면 산화 인듐(예, In2O3), 산화 주석(예, SnO2), 산화 아연(예, ZnO), 산화 인듐 산화 주석 합금(예, In2O3―SnO2) 또는 산화 인듐 산화 아연 합금(예, In2O3―ZnO)을 함유하도록 형성할 수 있다.
선택적 실시예로서 제1 연결 전극(550) 및 제2 연결 전극(560)은 전기적 신호의 입출력을 포함하는 단자 부재일 수 있다.
또한 구체적 예로서 제1 연결 전극(550) 및 제2 연결 전극(560)은 소스 전극 또는 드레인 전극을 포함할 수 있다.
본 실시예의 전자 소자는 제1 전극부 및 제2 전극부의 사이에 활성층이 배치될 수 있고, 예를들면 접하도록 배치될 수 있다. 또한, 제1 전극부 및 제2 전극부와 이격되도록 활성층 상에 제1 연결 전극 및 제2 연결 전극이 형성될 수 있다.
한편, 본 실시예는 전술한 실시예들과 같이 활성층 내부에서의 전기장이 비대칭적으로 유도될 수 있고, 이로 인하여, 상이한 방향의 전기장을 인가시 전기장의 크기가 동일한 경우에도 전기장 제거 시점에서의 제1 분극 방향의 분극의 크기와 전기장 제거 시점에서의 2 분극 방향의 크기는 상이할 수 있다.
이에 따라 활성층은 상이한 제1 변위 및 제2 변위를 갖게 될 수 있고, 활성층은 서로 상이한 2개의 저항을 갖는 제1 모드 및 제2 모드를 용이하게 구현할 수 있다,
이를 통하여 활성층이 높은 저항값을 갖는 제1 모드 및 낮은 저항값을 갖는 제2 모드에서 제1 연결 전극과 제2 연결 전극 사이의 전류의 흐름은 차이가 발생할 수 있다.
예를들면 제1 모는 오프(off)에 대응하여 제1 연결 전극과 제2 연결 전극 사이에 전류의 흐름이 발생하지 않거나 전류의 흐름이 설정 기준 이하일 수 있고, 제2 모드는 온(on)에 대응하여 제1 연결 전극과 제2 연결 전극 사이에 전류의 흐름이 발생하거나 설정 기준을 초과할 수 있다.
이를 통하여 전자 소자의 제1 연결 전극과 제2 연결 전극 사이의 전류의 흐름을 용이하게 제어할 수 있다.
결과적으로 전자 소자를 메모리 기타 다양한 전자 회로 구성 부재를 구현하는데 적용할 수 있다.
도 14는 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
도 14를 참조하면 본 실시예의 전자 소자(600)는 제1 전극부(620), 제2 전극부(630), 활성층(610), 전기장 제어부(690), 제1 연결 전극(650) 및 제2 연결 전극(660)를 포함할 수 있다.
제1 전극부(620), 제2 전극부(630), 활성층(610), 전기장 제어부(690)는 전술한 도 1 내지 도 12의 실시예의 전자 소자(100, 200, 300, 400)에서 설명한 바와 동일하거나 필요에 따라 유사한 범위 내에서 변형하여 적용할 수 있으므로 구체적 설명은 생략하고 상이한 부분을 중심으로 설명하기로 한다.
제1 연결 전극(650) 및 제2 연결 전극(660)는 각각 활성층(610)의 면에 서로 이격되도록 형성될 수 있다.
또한 제1 연결 전극(650) 및 제2 연결 전극(660)는 각각 제1 전극부(120) 및 제2 전극부(130)와 이격되도록 배치될 수 있다.
예를들면 제1 연결 전극(650)은 활성층(610)의 상면에 제1 전극부(620)와 이격되어 배치될 수 있고, 구체적 예로서 활성층(610)의 상면의 일 영역에 제1 전극부(620)가 형성되고 활성층(610)의 상면의 영역 중 제1 전극부(620)가 형성된 영역과 다른 일 영역에 제1 연결 전극(650)이 형성될 수 있다.
또한 제2 연결 전극(660)은 활성층(610)의 하면에 제2 전극부(630)과 이격되어 배치될 수 있고, 구체적 예로서 활성층(610)의 하면의 일 영역에 제2 전극부(630)가 형성되고 활성층(610)의 하면의 영역 중 제2 전극부(630)가 형성된 영역과 다른 일 영역에 제2 연결 전극(660)이 형성될 수 있다.
제1 연결 전극(650) 및 제2 연결 전극(660)은 다양한 도전성 재료를 이용하여 형성할 수 있다. 예를들면 제1 연결 전극(650) 및 제2 연결 전극(660)은 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴 또는 텅스텐을 함유하도록 형성할 수 있다.
선택적 실시예로서 제1 연결 전극(650) 및 제2 연결 전극(660)은 복수의 도전층을 적층한 구조를 포함할 수 있다.
선택적 실시예로서 제1 연결 전극(650) 및 제2 연결 전극(660)은 도전성의 금속 산화물을 이용하여 형성할 수 있고, 예를들면 산화 인듐(예, In2O3), 산화 주석(예, SnO2), 산화 아연(예, ZnO), 산화 인듐 산화 주석 합금(예, In2O3―SnO2) 또는 산화 인듐 산화 아연 합금(예, In2O3―ZnO)을 함유하도록 형성할 수 있다.
선택적 실시예로서 제1 연결 전극(650) 및 제2 연결 전극(660)은 전기적 신호의 입출력을 포함하는 단자 부재일 수 있다.
또한 구체적 예로서 제1 연결 전극(650) 및 제2 연결 전극(660)은 소스 전극 또는 드레인 전극을 포함할 수 있다.
본 실시예의 전자 소자는 제1 전극부 및 제2 전극부의 사이에 활성층이 배치될 수 있고, 예를들면 접하도록 배치될 수 있다. 또한, 제1 전극부 및 제2 전극부와 이격되도록 활성층 상에 제1 연결 전극 및 제2 연결 전극이 형성될 수 있다.
또한, 활성층의 면 중 일 면에 제1 전극부와 제1 연결 전극을 형성하고 활성층의 면 중 이와 다른 일 면에 제2 전극부와 제2 연결 전극을 형성할 수 있다. 이를 통하여 전자 소자의 소형화 또는 집적화를 용이하게 구현할 수 있다.
또한, 경우에 따라 제1 전극부 및 제1 연결 전극은 동일한 재료를 이용하여 동시에 패터닝하여 형성하고 제2 전극부 및 제2 연결 전극은 동일한 재료를 이용하여 동시에 패터닝하여 형성할 수 있고, 이를 통하여 전자 소자의 제조 특성을 향상하고 정밀한 패턴 형성을 통한 미세 선폭 구조를 용이하게 형성할 수 있다.
한편, 본 실시예는 전술한 실시예들과 같이 활성층 내부에서의 전기장이 비대칭적으로 유도될 수 있고, 이로 인하여, 상이한 방향의 전기장을 인가시 전기장의 크기가 동일한 경우에도 전기장 제거 시점에서의 제1 분극 방향의 분극의 크기와 전기장 제거 시점에서의 2 분극 방향의 크기는 상이할 수 있다.
이에 따라 활성층은 상이한 제1 변위 및 제2 변위를 갖게 될 수 있고, 활성층은 서로 상이한 2개의 저항을 갖는 제1 모드 및 제2 모드를 용이하게 구현할 수 있다,
이를 통하여 활성층이 높은 저항값을 갖는 제1 모드 및 낮은 저항값을 갖는 제2 모드에서 제1 연결 전극과 제2 연결 전극 사이의 전류의 흐름은 차이가 발생할 수 있다.
예를들면 제1 모는 오프(off)에 대응하여 제1 연결 전극과 제2 연결 전극 사이에 전류의 흐름이 발생하지 않거나 전류의 흐름이 설정 기준 이하일 수 있고, 제2 모드는 온(on)에 대응하여 제1 연결 전극과 제2 연결 전극 사이에 전류의 흐름이 발생하거나 설정 기준을 초과할 수 있다.
이를 통하여 전자 소자의 제1 연결 전극과 제2 연결 전극 사이의 전류의 흐름을 용이하게 제어할 수 있다.
결과적으로 전자 소자를 메모리 기타 다양한 전자 회로 구성 부재를 구현하는데 적용할 수 있다.
도 15는 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 도면이고, 도 16은 도 15의 H 방향에서 본 평면도이고, 도 17은 도 15의 전자 소자의 에너지 밴드 관계를 개략적으로 설명하기 위한 도면이다.
도 15 내지 도 17을 참조하면 본 실시예의 전자 소자(700)는 제1 전극부(720), 제2 전극부(730), 활성층(710), 전기장 제어부(790), 제1 연결 전극(750) 및 제2 연결 전극(760)를 포함할 수 있다.
제1 전극부(720), 제2 전극부(730), 활성층(710), 전기장 제어부(790)는 전술한 도 1 내지 도 12의 실시예의 전자 소자(100, 200, 300, 400)에서 설명한 바와 동일하거나 필요에 따라 유사한 범위 내에서 변형하여 적용할 수 있으므로 구체적 설명은 생략하고 상이한 부분을 중심으로 설명하기로 한다.
제1 연결 전극(750) 및 제2 연결 전극(760)는 각각 활성층(710)의 면에 서로 이격되도록 형성될 수 있다.
또한 제1 연결 전극(750) 및 제2 연결 전극(760)는 각각 제1 전극부(120) 및 제2 전극부(130)와 이격되도록 배치될 수 있다.
예를들면 제1 연결 전극(750)은 활성층(710)의 상면에 제1 전극부(720)와 이격되어 배치될 수 있고, 구체적 예로서 활성층(710)의 상면의 일 영역에 제1 연결 전극(750)이 형성되고 활성층(710)의 상면에 제1 연결 전극(750)을 둘러 싸도록 제1 전극부(720)가 형성될 수 있다.
제1 전극부(720)는 오픈부(720H)를 포함할 수 있고, 제1 연결 전극(750)은 오픈부(720H) 내에 제1 전극부(720)과 이격되도록 배치될 수 있다.
또한 제2 연결 전극(760)은 활성층(710)의 하면에 제2 전극부(730)와 이격되어 배치될 수 있고, 구체적 예로서 활성층(710)의 하면의 일 영역에 제2 연결 전극(760)이 형성되고 활성층(710)의 하면에 제2 연결 전극(760)을 둘러 싸도록 제2 전극부(730)가 형성될 수 있다.
제2 전극부(730)는 오픈부(730H)를 포함할 수 있고, 제2 연결 전극(760)은 오픈부(730H) 내에 제2 전극부(730)과 이격되도록 배치될 수 있다.
제1 연결 전극(750) 및 제2 연결 전극(760)은 다양한 도전성 재료를 이용하여 형성할 수 있다. 예를들면 제1 연결 전극(750) 및 제2 연결 전극(760)은 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴 또는 텅스텐을 함유하도록 형성할 수 있다.
선택적 실시예로서 제1 연결 전극(750) 및 제2 연결 전극(760)은 복수의 도전층을 적층한 구조를 포함할 수 있다.
선택적 실시예로서 제1 연결 전극(750) 및 제2 연결 전극(760)은 도전성의 금속 산화물을 이용하여 형성할 수 있고, 예를들면 산화 인듐(예, In2O3), 산화 주석(예, SnO2), 산화 아연(예, ZnO), 산화 인듐 산화 주석 합금(예, In2O3―SnO2) 또는 산화 인듐 산화 아연 합금(예, In2O3―ZnO)을 함유하도록 형성할 수 있다.
선택적 실시예로서 제1 연결 전극(750) 및 제2 연결 전극(760)은 전기적 신호의 입출력을 포함하는 단자 부재일 수 있다.
또한 구체적 예로서 제1 연결 전극(750) 및 제2 연결 전극(760)은 소스 전극 또는 드레인 전극을 포함할 수 있다.
도 17은 도 15의 전자 소자(700)의 활성층(710)의 변위값의 선택적 변화에 따라 에너지 밴드갭의 변화를 도시하는 도면이다.
도 17을 참조하면 활성층(710)이 제1 변위(SE1)를 가질 때 활성층(710)의 에너지 밴드갭(Eb)의 값은 좌측에 표시되고(예를들면 제1 모드일 때), 활성층(710)이 제2 변위(SE2)를 가질 때 활성층(710)의 에너지 밴드갭(Eb)의 값은 우측에 표시(예를들면 제2 모드일 때)되어 있다.
도 17에 도시한 것과 같이 활성층(710)의 변위값이 달라짐에 따라 활성층(710)의 에너지 밴드갭의 값은 차이가 발생하고, 이에 따라 제1 연결 전극(750)과 제2 연결 전극(760) 사이의 전류의 흐름의 특성을 상이하게 변경됨을 유추할 수 있다.
도시하지 않았으나 도 17의 에너지 밴드값을 설명하는 도면은 도 13 및 도 14의 구조에도 그대로 적용할 수 있다.
본 실시예의 전자 소자는 제1 전극부 및 제2 전극부의 사이에 활성층이 배치될 수 있고, 예를들면 접하도록 배치될 수 있다. 또한, 제1 전극부 및 제2 전극부와 이격되도록 활성층 상에 제1 연결 전극 및 제2 연결 전극이 형성될 수 있다.
또한, 활성층의 면 중 일 면에 제1 전극부와 제1 연결 전극을 형성하고 활성층의 면 중 이와 다른 일 면에 제2 전극부와 제2 연결 전극을 형성할 수 있다. 구체적으로 제1 연결 전극을 둘러싸도록 제1 전극부를 형성하고 제2 연결 전극을 둘러싸도록 제2 전극부를 형성할 수 잇다.
이를 통하여 전자 소자의 소형화 또는 집적화를 용이하게 구현할 수 있다.
또한, 경우에 따라 제1 전극부 및 제1 연결 전극은 동일한 재료를 이용하여 동시에 패터닝하여 형성하고 제2 전극부 및 제2 연결 전극은 동일한 재료를 이용하여 동시에 패터닝하여 형성할 수 있고, 이를 통하여 전자 소자의 제조 특성을 향상하고 정밀한 패턴 형성을 통한 미세 선폭 구조를 용이하게 형성할 수 있다.
한편, 본 실시예는 전술한 실시예들과 같이 활성층 내부에서의 전기장이 비대칭적으로 유도될 수 있고, 이로 인하여, 상이한 방향의 전기장을 인가시 전기장의 크기가 동일한 경우에도 전기장 제거 시점에서의 제1 분극 방향의 분극의 크기와 전기장 제거 시점에서의 2 분극 방향의 크기는 상이할 수 있다.
이에 따라 활성층은 상이한 제1 변위 및 제2 변위를 갖게 될 수 있고, 활성층은 서로 상이한 2개의 저항을 갖는 제1 모드 및 제2 모드를 용이하게 구현할 수 있다,
이를 통하여 활성층이 높은 저항값을 갖는 제1 모드 및 낮은 저항값을 갖는 제2 모드에서 제1 연결 전극과 제2 연결 전극 사이의 전류의 흐름은 차이가 발생할 수 있다.
예를들면 제1 모는 오프(off)에 대응하여 제1 연결 전극과 제2 연결 전극 사이에 전류의 흐름이 발생하지 않거나 전류의 흐름이 설정 기준 이하일 수 있고, 제2 모드는 온(on)에 대응하여 제1 연결 전극과 제2 연결 전극 사이에 전류의 흐름이 발생하거나 설정 기준을 초과할 수 있다.
이를 통하여 전자 소자의 제1 연결 전극과 제2 연결 전극 사이의 전류의 흐름을 용이하게 제어할 수 있다.
결과적으로 전자 소자를 메모리 기타 다양한 전자 회로 구성 부재를 구현하는데 적용할 수 있다.
도 18은 본 발명의 또 다른 실시예에 관한 전자 소자를 도시한 개략적인 도면이다.
도 18을 참조하면 본 실시예의 전자 소자(800)는 제1 전극부(820), 제2 전극부(830) 및 활성층(810)을 포함할 수 있다.
설명의 편의를 위하여 전술한 실시예와 상이한 점을 중심으로 설명하기로 한다.
제1 전극부(820) 및 제2 전극부(830)에 전기장을 인가하여 활성층(810)의 분극 방향을 제1 분극 방향 또는 제2 분극 방향으로 제어하고, 이에 따라 제1 모드 및 제2 모드를 선택적으로 가질 수 있다.
예를들면 활성층(810)이 높은 저항값을 갖는 제1 모드 및 이보다 낮은 저항값을 갖는 제2 모드를 갖게할 수 있다.
이 때, 제1 전극부(820) 및 제2 전극부(830)는 연결 전극으로서 적용될 수 있다.
예를들면 제1 전극부(820) 및 제2 전극부(830)에 전기장을 인가하여 높은 저항값을 갖는 제1 모드에 있게한 후에 전기장을 제거할 수 있다. 또는 전기장을 제거하지 않고 후술할 제2 모드에 있게 할 정도의 전기장보다 작은 전기장을 유지할 수 있다.
이러한 상태에서 제1 전극부(820) 및 제2 전극부(830)은 연결 전극, 예를들면 소스 또는 드레인 전극으로 사용될 수 있고, 이 때에는 전류가 흐르지 않거나 설정값 이하의 전류가 흘러 소자, 또는 메모리의 출력값이 오프(off)로 출력될 수 있다.
그리고 나서 제1 전극부(820) 및 제2 전극부(830)에 인가되는 전기장을 제어하여 낮은 저항값을 갖는 제2 모드에 있게한 후에 전기장을 제거할 수 있다. 또는 전기장을 제거하지 않고 전술한 제1 모드에 있게 할 정도의 전기장보다 작은 전기장을 유지할 수 있다.
이러한 상태에서 제1 전극부(820) 및 제2 전극부(830)은 연결 전극, 예를들면 소스 또는 드레인 전극으로 사용될 수 있고, 이 때에는 전류가 흐르거나 설정값 이상의 전류가 흘러 소자, 또는 메모리의 출력값이 온(on)으로 출력될 수 있다.
이를 통하여 전자 소자의 제1 전극부와 제2 전극부를 통하여 활성층에 전기장을 인가하는 것을 제어하여 활성층의 제1 모드 및 제2 모드를 용이하게 제어할 수 있고, 이러한 제1 모드 및 제2 모드에 따라 제1 전극부와 제2 전극부가 연결 전극으로서 그 사이에 전류의 흐름이 제어되도록 하여 전자 소자를 메모리 기타 다양한 전자 회로 구성 부재를 구현하는데 적용할 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
실시예에서 설명하는 특정 실행들은 일 실시 예들로서, 어떠한 방법으로도 실시 예의 범위를 한정하는 것은 아니다. 또한, "필수적인", "중요하게" 등과 같이 구체적인 언급이 없다면 본 발명의 적용을 위하여 반드시 필요한 구성 요소가 아닐 수 있다.
실시예의 명세서(특히 특허청구범위에서)에서 "상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 또한, 실시 예에서 범위(range)를 기재한 경우 상기 범위에 속하는 개별적인 값을 적용한 발명을 포함하는 것으로서(이에 반하는 기재가 없다면), 상세한 설명에 상기 범위를 구성하는 각 개별적인 값을 기재한 것과 같다. 마지막으로, 실시 예에 따른 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 따라 실시 예들이 한정되는 것은 아니다. 실시 예에서 모든 예들 또는 예시적인 용어(예들 들어, 등등)의 사용은 단순히 실시 예를 상세히 설명하기 위한 것으로서 특허청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 실시 예의 범위가 한정되는 것은 아니다. 또한, 당업자는 다양한 수정, 조합 및 변경이 부가된 특허청구범위 또는 그 균등물의 범주 내에서 설계 조건 및 팩터에 따라 구성될 수 있음을 알 수 있다.
100, 200, 300, 400, 500, 600, 700: 전자 소자
110, 210, 310, 410, 510, 610, 710: 활성층
120, 220, 320, 420, 520, 620, 720: 제1 전극부
130, 230, 330, 430, 530, 630, 730: 제2 전극부

Claims (4)

  1. 도전성 재료를 함유하는 제1 전극부;
    상기 제1 전극과 이격되고 도전성 재료를 함유하는 제2 전극부;
    상기 제1 전극부와 상기 제2 전극부의 사이에 배치되고 자발 분극성 재료를 포함하고 제1 전기 저항을 갖는 제1 모드 및 상기 제1 전기 저항보다 낮은 값을 갖는 제2 모드를 선택적으로 갖도록 형성된 활성층; 및
    상기 제1 전극부 및 상기 제2 전극부에 연결되어 전기장을 인가하도록 형성된 전기장 제어부를 포함하는 전자 소자.
  2. 제1 항에 있어서,
    상기 활성층 상에 상기 제1 전극부 및 상기 제2 전극부와 이격되도록 형성된제1 연결 전극 및 제2 연결 전극을 포함하는 전자 소자.
  3. 도전성 재료를 함유하는 제1 전극부, 상기 제1 전극과 이격되고 도전성 재료를 함유하는 제2 전극부, 상기 제1 전극부와 상기 제2 전극부의 사이에 배치되고 자발 분극성 재료를 포함하고 제1 전기 저항을 갖는 제1 모드 및 상기 제1 전기 저항보다 낮은 값을 갖는 제2 모드를 선택적으로 갖도록 형성된 활성층 및 상기 제1 전극부 및 상기 제2 전극부에 연결되어 전기장을 인가하도록 형성된 전기장 제어부를 포함하는 전자 소자에 대하여,
    서로 활성층의 제1 모드 및 제2 모드의 선택을 제어하여 상기 전자 소자의 저항값을 선택적으로 제어하는 것을 포함하는 전자 소자 제어 방법.
  4. 제3 항에 있어서,
    상기 활성층 상에 상기 제1 전극부 및 상기 제2 전극부와 이격되도록 형성된제1 연결 전극 및 제2 연결 전극을 포함하고,
    상기 제1 연결 전극과 상기 제2 연결 전극 사이의 전류의 흐름을 제어하는 것을 포함하는 전자 소자 제어 방법.
KR1020200048854A 2020-04-22 2020-04-22 전자 소자 및 전자 소자 제어 방법 KR102326601B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200048854A KR102326601B1 (ko) 2020-04-22 2020-04-22 전자 소자 및 전자 소자 제어 방법
JP2022564480A JP2023523425A (ja) 2020-04-22 2021-04-22 電子素子及び電子素子制御方法
US17/919,937 US20230154530A1 (en) 2020-04-22 2021-04-22 Electronic device and electronic device control method
PCT/KR2021/005117 WO2021215854A1 (ko) 2020-04-22 2021-04-22 전자 소자 및 전자 소자 제어 방법
KR1020210153459A KR20210137961A (ko) 2020-04-22 2021-11-09 전자 소자 및 전자 소자 제어 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200048854A KR102326601B1 (ko) 2020-04-22 2020-04-22 전자 소자 및 전자 소자 제어 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020210153459A Division KR20210137961A (ko) 2020-04-22 2021-11-09 전자 소자 및 전자 소자 제어 방법

Publications (2)

Publication Number Publication Date
KR20210130900A true KR20210130900A (ko) 2021-11-02
KR102326601B1 KR102326601B1 (ko) 2021-11-17

Family

ID=78269831

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020200048854A KR102326601B1 (ko) 2020-04-22 2020-04-22 전자 소자 및 전자 소자 제어 방법
KR1020210153459A KR20210137961A (ko) 2020-04-22 2021-11-09 전자 소자 및 전자 소자 제어 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020210153459A KR20210137961A (ko) 2020-04-22 2021-11-09 전자 소자 및 전자 소자 제어 방법

Country Status (4)

Country Link
US (1) US20230154530A1 (ko)
JP (1) JP2023523425A (ko)
KR (2) KR102326601B1 (ko)
WO (1) WO2021215854A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060010785A (ko) * 2003-05-08 2006-02-02 마쯔시다덴기산교 가부시키가이샤 전기 스위치 및 그것을 사용한 기억 소자
JP2010202439A (ja) * 2009-03-02 2010-09-16 Okayama Univ 電気磁気効果材料及び電気磁気効果材料からなる電子素子
KR20130040064A (ko) * 2011-10-13 2013-04-23 엘지전자 주식회사 전기 스위치 및 그 제조 방법
KR20150002729A (ko) * 2012-04-10 2015-01-07 쌍트르 나쉬오날 드 라 르쉐르스 쉬앙티피끄 데이터를 저장하기 위한 저항 스위칭 메모리에서의 중심 대칭 모트 절연체의 용도
US20170256552A1 (en) * 2016-03-01 2017-09-07 Namlab Ggmbh Application of Antiferroelectric Like Materials in Non-Volatile Memory Devices

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2870400A1 (en) * 2012-04-23 2013-10-31 Technical University Of Denmark Sensor employing internal reference electrode

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060010785A (ko) * 2003-05-08 2006-02-02 마쯔시다덴기산교 가부시키가이샤 전기 스위치 및 그것을 사용한 기억 소자
JP2010202439A (ja) * 2009-03-02 2010-09-16 Okayama Univ 電気磁気効果材料及び電気磁気効果材料からなる電子素子
KR20130040064A (ko) * 2011-10-13 2013-04-23 엘지전자 주식회사 전기 스위치 및 그 제조 방법
KR20150002729A (ko) * 2012-04-10 2015-01-07 쌍트르 나쉬오날 드 라 르쉐르스 쉬앙티피끄 데이터를 저장하기 위한 저항 스위칭 메모리에서의 중심 대칭 모트 절연체의 용도
US20170256552A1 (en) * 2016-03-01 2017-09-07 Namlab Ggmbh Application of Antiferroelectric Like Materials in Non-Volatile Memory Devices

Also Published As

Publication number Publication date
JP2023523425A (ja) 2023-06-05
KR20210137961A (ko) 2021-11-18
WO2021215854A1 (ko) 2021-10-28
KR102326601B1 (ko) 2021-11-17
US20230154530A1 (en) 2023-05-18

Similar Documents

Publication Publication Date Title
JP7052148B2 (ja) 変動低抵抗ライン不揮発性メモリ素子及びその動作方法
CN103682093A (zh) 电阻式存储单元、电阻式存储阵列及其形成方法
KR102652757B1 (ko) 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
KR102326601B1 (ko) 전자 소자 및 전자 소자 제어 방법
KR102408639B1 (ko) 전자 소자 및 전자 소자 제어 방법
US20220131483A1 (en) Method for controlling current path range by using electric field, and electronic circuit
KR102246248B1 (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102246247B1 (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102246246B1 (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102230796B1 (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102623526B1 (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102484129B1 (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR102629599B1 (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR102606509B1 (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102642562B1 (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102154638B1 (ko) 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
KR102472111B1 (ko) 변동 저저항 라인 기반 전자 소자 및 이의 제어 방법
KR102599623B1 (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102474130B1 (ko) 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
KR102293876B1 (ko) 변동 저저항 라인 기반 전자 소자 및 이의 제어 방법
KR20200106015A (ko) 전기장을 이용한 전류 경로 범위 제어 방법 및 전자 회로
KR102051042B1 (ko) 변동 저저항 영역을 이용한 전자 회로 및 이의 제어 방법
KR20210033961A (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR20210021201A (ko) 변동 저저항 영역 기반 전자 소자, 이의 제조 방법 및 이의 제어 방법
KR20210031438A (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법

Legal Events

Date Code Title Description
GRNT Written decision to grant