KR20210129868A - Wafer and semiconductor package - Google Patents

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KR20210129868A
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Abstract

A wafer may include a plurality of semiconductor chips and a plurality of pads. The pads may be arranged on upper surfaces of the semiconductor chips in a first direction. The pads may be symmetrically disposed around a boundary line between adjacent semiconductor chips of a first group among the semiconductor chips. Accordingly, it is possible to omit a process of cutting along the boundary line between the semiconductor chips, so that processing time for cutting the wafer can be significantly reduced.

Description

웨이퍼 및 반도체 패키지{WAFER AND SEMICONDUCTOR PACKAGE}Wafer and semiconductor package {WAFER AND SEMICONDUCTOR PACKAGE}

본 발명은 웨이퍼 및 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 복수개의 반도체 칩들을 포함하는 웨이퍼, 및 이러한 웨이퍼를 절단하여 형성된 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.The present invention relates to wafers and semiconductor packages. More specifically, the present invention relates to a wafer including a plurality of semiconductor chips, and to a semiconductor package including a semiconductor chip formed by cutting the wafer.

일반적으로, 복수개의 반도체 칩들이 웨이퍼에 형성될 수 있다. 웨이퍼를 스크라이브 레인들을 따라 절단하여, 반도체 칩들을 개별화시킬 수 있다.In general, a plurality of semiconductor chips may be formed on a wafer. By cutting the wafer along the scribe lanes, the semiconductor chips can be singulated.

관련 기술들에 따르면, 반도체 칩들 각각은 복수개의 패드들을 포함할 수 있다. 패드들은 반도체 칩들 각각의 상부면 중 동일 방향에 위치할 수 있다. 예를 들어서, 패드들은 반도체 칩의 상부면 중 좌측 가장자리에 일렬로 배열될 수 있다.According to related technologies, each of the semiconductor chips may include a plurality of pads. The pads may be positioned in the same direction among upper surfaces of each of the semiconductor chips. For example, the pads may be arranged in a line on the left edge of the top surface of the semiconductor chip.

이로 인하여, 반도체 칩들의 네 측면들에 위치한 스크라이브 레인들을 따라 웨이퍼를 절단하는 것에 의해서, 반도체 칩들 각각을 개별화시킬 수 있다. 따라서, 웨이퍼를 절단하는 공정에 많은 시간이 소요될 수 있다.Due to this, each of the semiconductor chips can be individualized by cutting the wafer along the scribe lanes located on the four sides of the semiconductor chips. Therefore, the process of cutting the wafer may take a lot of time.

패드들이 반도체 칩들의 상부면들에 동일 방향에 위치한 관계로, 반도체 칩들을 패키지 기판 상에 적층하는 공정에서, 패드들을 노출시키기 위해서 반도체 칩들을 계단식으로 적층될 것이 요구되고 있다. 따라서, 계단식으로 적층된 반도체 칩들은 반도체 패키지의 크기를 증가시킬 수 있다.Since the pads are positioned on the upper surfaces of the semiconductor chips in the same direction, in a process of stacking the semiconductor chips on a package substrate, it is required to stack the semiconductor chips in a stepwise manner to expose the pads. Accordingly, the semiconductor chips stacked in a stepwise manner may increase the size of the semiconductor package.

본 발명은 절단 공정의 시간은 단축시킬 수 있는 웨이퍼를 제공한다.The present invention provides a wafer in which the time of the cutting process can be shortened.

또한, 본 발명은 상기된 웨이퍼의 절단에 의해서 형성된 반도체 칩을 포함하는 것에 의해서 작은 크기를 갖는 반도체 패키지를 제공한다.Further, the present invention provides a semiconductor package having a small size by including a semiconductor chip formed by cutting the above-described wafer.

본 발명의 일 견지에 따른 웨이퍼는 복수개의 반도체 칩들 및 복수개의 패드들을 포함할 수 있다. 상기 패드들은 상기 반도체 칩들의 상부면들에 제 1 방향을 따라 배열될 수 있다. 상기 패드들은 상기 반도체 칩들 중에서 이웃하는 제 1 그룹의 반도체 칩들 사이의 경계선을 중심으로 대칭적으로 배치될 수 있다.A wafer according to an aspect of the present invention may include a plurality of semiconductor chips and a plurality of pads. The pads may be arranged on upper surfaces of the semiconductor chips in a first direction. The pads may be symmetrically disposed with respect to a boundary line between adjacent first group semiconductor chips among the semiconductor chips.

본 발명의 다른 견지에 따른 반도체 패키지는 패키지 기판, 제 1 그룹의 반도체 칩들, 제 1 패드들 및 도전성 연결 부재들을 포함할 수 있다. 상기 제 1 그룹의 반도체 칩들은 상기 패키지 기판의 상부면에 배치될 수 있다. 상기 제 1 패드들은 상기 제 1 그룹의 반도체 칩들의 상부면들에 상기 제 1 그룹의 반도체 칩들 사이의 경계선을 중심으로 대칭적으로 배치될 수 있다. 상기 도전성 연결 부재들은 상기 제 1 패드들을 상기 패키지 기판에 전기적으로 연결시킬 수 있다.A semiconductor package according to another aspect of the present invention may include a package substrate, a first group of semiconductor chips, first pads, and conductive connection members. The first group of semiconductor chips may be disposed on an upper surface of the package substrate. The first pads may be symmetrically disposed on upper surfaces of the first group of semiconductor chips about a boundary line between the first group of semiconductor chips. The conductive connecting members may electrically connect the first pads to the package substrate.

상기된 본 발명에 따르면, 패드들이 이웃하는 반도체 칩들 사이의 경계선을 중심으로 대칭적으로 배치됨으로써, 반도체 칩들 사이의 경계선을 따라 절단할 필요가 없어질 수 있다. 따라서, 웨이퍼를 절단하는 공정 시간이 대폭 단축될 수 있다. According to the present invention described above, since the pads are symmetrically disposed about the boundary line between the neighboring semiconductor chips, the need to cut along the boundary line between the semiconductor chips can be eliminated. Accordingly, the process time for cutting the wafer can be significantly shortened.

또한, 대칭적으로 배열된 패드들을 갖는 반도체 칩들을 계단식으로 적층할 필요가 없어지게 되므로, 반도체 패키지는 작은 크기를 가질 수가 있다.In addition, since there is no need to stack semiconductor chips having symmetrically arranged pads in a stepwise manner, the semiconductor package may have a small size.

도 1은 본 발명의 실시예에 따른 웨이퍼를 나타낸 평면도이다.
도 2는 도 1의 A 부위를 확대해서 나타낸 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.1 is a plan view showing a wafer according to an embodiment of the present invention.
FIG. 2 is a plan view showing an enlarged portion A of FIG. 1 .
3 is a cross-sectional view illustrating a semiconductor package according to another embodiment of the present invention.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 웨이퍼를 나타낸 평면도이고, 도 2는 도 1의 A 부위를 확대해서 나타낸 평면도이다.1 is a plan view showing a wafer according to an embodiment of the present invention, and FIG. 2 is a plan view showing an enlarged portion A of FIG. 1 .

도 1 및 도 2를 참조하면, 본 실시예에 따른 웨이퍼(100)는 복수개의 반도체 칩들 및 복수개의 패드들을 포함할 수 있다.1 and 2 , the wafer 100 according to the present embodiment may include a plurality of semiconductor chips and a plurality of pads.

반도체 칩들은 실질적으로 동일한 크기를 가질 수 있다. 또한, 반도체 칩들은 제 1 방향 및 제 1 방향과 실질적으로 직교하는 제 2 방향을 따라 동일한 간격을 두고 배열될 수 있다. 패드들은 반도체 칩들 각각의 상부면에 제 1 방향을 따라 배열될 수 있다. The semiconductor chips may have substantially the same size. Also, the semiconductor chips may be arranged at equal intervals in the first direction and the second direction substantially perpendicular to the first direction. The pads may be arranged along the first direction on the top surface of each of the semiconductor chips.

본 실시예에서, 설명의 편의를 위해 반도체 칩들은 인접하게 배치된 제 1 그룹의 반도체 칩(110)들, 제 2 그룹의 반도체 칩(120)들 및 제 3 그룹의 반도체 칩(130)들로 구분할 수 있다. 제 3 그룹의 반도체 칩(130)들은 제 1 그룹의 반도체 칩(110)들로부터 제 1 방향 상에 위치할 수 있다. 제 2 그룹의 반도체 칩(120)들은 제 1 그룹의 반도체 칩(110)들로부터 제 2 방향 상에 위치할 수 있다. 예를 들어서, 도 1을 기준으로 제 3 그룹의 반도체 칩(130)들은 제 1 그룹의 반도체 칩(110)들의 상부에 인접하게 위치할 수 있다. 제 2 그룹의 반도체 칩(120)들은 제 1 그룹의 반도체 칩(110)들의 좌측에 인접하게 위치할 수 있다.In the present embodiment, for convenience of description, semiconductor chips are divided into a first group of semiconductor chips 110 , a second group of semiconductor chips 120 , and a third group of semiconductor chips 130 , which are arranged adjacently. can be distinguished. The third group of semiconductor chips 130 may be positioned in a first direction from the first group of semiconductor chips 110 . The second group of semiconductor chips 120 may be positioned in a second direction from the first group of semiconductor chips 110 . For example, with reference to FIG. 1 , the semiconductor chips 130 of the third group may be positioned adjacent to the upper portions of the semiconductor chips 110 of the first group. The semiconductor chips 120 of the second group may be located adjacent to the left side of the semiconductor chips 110 of the first group.

제 1 그룹의 반도체 칩(110)들은 제 1 반도체 칩(112) 및 제 2 반도체 칩(114)을 포함할 수 있다. 제 1 반도체 칩(112)과 제 2 반도체 칩(114)은 제 2 방향을 따라 이웃하게 배열될 수 있다. 따라서, 제 1 반도체 칩(112)과 제 2 반도체 칩(114)은 경계선(B)을 따라 구분될 수 있다. 경계선(B)은 제 1 방향을 따라 연장될 수 있다. 예를 들어서, 제 1 반도체 칩(112)은 경계선(B)의 좌측에 배치되고, 제 2 반도체 칩(114)은 경계선(B)의 우측에 배치될 수 있다.The first group of semiconductor chips 110 may include a first semiconductor chip 112 and a second semiconductor chip 114 . The first semiconductor chip 112 and the second semiconductor chip 114 may be arranged adjacent to each other in the second direction. Accordingly, the first semiconductor chip 112 and the second semiconductor chip 114 may be divided along the boundary line B. The boundary line B may extend along the first direction. For example, the first semiconductor chip 112 may be disposed on the left side of the boundary line (B), and the second semiconductor chip 114 may be disposed on the right side of the boundary line (B).

기존에는, 제 1 반도체 칩(112)과 제 2 반도체 칩(114) 사이의 경계선(B)이 웨이퍼(100)를 절단하기 위한 스크라이브 레인에 해당될 수 있다. 그러나, 본 실시예에서는, 제 1 반도체 칩(112)과 제 2 반도체 칩(114) 사이의 경계선(B)을 따라 웨이퍼(100)를 절단하지 않을 수 있다. 따라서, 경계선(B)은 그 명칭대로 제 1 반도체 칩(112)과 제 2 반도체 칩(114) 사이를 구분하는 기능만을 가질 뿐일 수 있다.Conventionally, the boundary line B between the first semiconductor chip 112 and the second semiconductor chip 114 may correspond to a scribe lane for cutting the wafer 100 . However, in this embodiment, the wafer 100 may not be cut along the boundary line B between the first semiconductor chip 112 and the second semiconductor chip 114 . Accordingly, the boundary line B may only have a function of distinguishing between the first semiconductor chip 112 and the second semiconductor chip 114 as its name suggests.

제 1 및 제 2 반도체 칩(112, 114)들은 제 1 패드(116)들을 포함할 수 있다. 제 1 패드(116)들은 제 1 및 제 2 반도체 칩(112, 114)들의 상부면들에 제 1 방향을 따라 일렬로 배열될 수 있다. The first and second semiconductor chips 112 and 114 may include first pads 116 . The first pads 116 may be arranged on top surfaces of the first and second semiconductor chips 112 and 114 in a line along the first direction.

본 실시예에서, 제 1 패드(116)들은 제 1 및 제 2 반도체 칩(112, 114)들 사이의 경계선(B)을 중심으로 대칭적으로 배치될 수 있다. 예를 들어서, 제 1 반도체 칩(112)의 제 1 패드(116)들은 좌측에 위치한 제 1 반도체 칩(112)의 상부면 중에서 좌측 가장자리에 제 1 방향을 따라 배열될 수 있다. 반면에, 제 2 반도체 칩(114)의 제 1 패드(116)들은 우측에 위치한 제 2 반도체 칩(114)의 상부면 중에서 우측 가장자리에 제 1 방향을 따라 배열될 수 있다. In the present exemplary embodiment, the first pads 116 may be symmetrically disposed about a boundary line B between the first and second semiconductor chips 112 and 114 . For example, the first pads 116 of the first semiconductor chip 112 may be arranged along the first direction at the left edge of the upper surface of the first semiconductor chip 112 located on the left side. On the other hand, the first pads 116 of the second semiconductor chip 114 may be arranged along the first direction at the right edge of the upper surface of the second semiconductor chip 114 located on the right side.

제 2 그룹의 반도체 칩(120)들은 제 3 반도체 칩(122) 및 제 4 반도체 칩(124)을 포함할 수 있다. 제 3 반도체 칩(122)과 제 4 반도체 칩(124)은 제 2 방향을 따라 이웃하게 배열될 수 있다. 따라서, 제 3 반도체 칩(122)과 제 4 반도체 칩(124)은 경계선(B)을 따라 구분될 수 있다. 경계선(B)은 제 1 방향을 따라 연장될 수 있다. 예를 들어서, 제 3 반도체 칩(122)은 경계선(B)의 좌측에 배치되고, 제 4 반도체 칩(124)은 경계선(B)의 우측에 배치될 수 있다.The second group of semiconductor chips 120 may include a third semiconductor chip 122 and a fourth semiconductor chip 124 . The third semiconductor chip 122 and the fourth semiconductor chip 124 may be arranged adjacent to each other in the second direction. Accordingly, the third semiconductor chip 122 and the fourth semiconductor chip 124 may be divided along the boundary line B. Referring to FIG. The boundary line B may extend along the first direction. For example, the third semiconductor chip 122 may be disposed on the left side of the boundary line B, and the fourth semiconductor chip 124 may be disposed on the right side of the boundary line B. Referring to FIG.

전술한 바와 같이, 기존에는, 제 3 반도체 칩(122)과 제 4 반도체 칩(124) 사이의 경계선(B)이 웨이퍼(100)를 절단하기 위한 스크라이브 레인에 해당될 수 있다. 그러나, 본 실시예에서는, 제 3 반도체 칩(122)과 제 4 반도체 칩(124) 사이의 경계선(B)을 따라 웨이퍼(100)를 절단하지 않을 수 있다. 따라서, 경계선(B)은 그 명칭대로 제 3 반도체 칩(122)과 제 4 반도체 칩(124) 사이를 구분하는 기능만을 가질 뿐일 수 있다. 제 3 반도체 칩(122)과 제 4 반도체 칩(124) 사이의 경계선(B)은 제 1 반도체 칩(112)과 제 2 반도체 칩(114) 사이의 경계선(B)과 평행할 수 있다.As described above, in the related art, the boundary line B between the third semiconductor chip 122 and the fourth semiconductor chip 124 may correspond to a scribe lane for cutting the wafer 100 . However, in this embodiment, the wafer 100 may not be cut along the boundary line B between the third semiconductor chip 122 and the fourth semiconductor chip 124 . Accordingly, the boundary line B may only have a function of distinguishing between the third semiconductor chip 122 and the fourth semiconductor chip 124 as its name suggests. The boundary line B between the third semiconductor chip 122 and the fourth semiconductor chip 124 may be parallel to the boundary line B between the first semiconductor chip 112 and the second semiconductor chip 114 .

제 3 및 제 4 반도체 칩(122, 124)들은 제 2 패드(126)들을 포함할 수 있다. 제 2 패드(126)들은 제 3 및 제 4 반도체 칩(122, 124)들의 상부면들에 제 1 방향을 따라 일렬로 배열될 수 있다. The third and fourth semiconductor chips 122 and 124 may include second pads 126 . The second pads 126 may be arranged on top surfaces of the third and fourth semiconductor chips 122 and 124 in a line along the first direction.

본 실시예에서, 제 2 패드(126)들은 제 3 및 제 4 반도체 칩(122, 124)들 사이의 경계선(B)을 중심으로 대칭적으로 배치될 수 있다. 예를 들어서, 제 3 반도체 칩(122)의 제 2 패드(126)들은 좌측에 위치한 제 3 반도체 칩(122)의 상부면 중에서 좌측 가장자리에 제 1 방향을 따라 배열될 수 있다. 반면에, 제 4 반도체 칩(124)의 제 2 패드(126)들은 우측에 위치한 제 4 반도체 칩(124)의 상부면 중에서 우측 가장자리에 제 1 방향을 따라 배열될 수 있다. In the present embodiment, the second pads 126 may be symmetrically disposed about the boundary line B between the third and fourth semiconductor chips 122 and 124 . For example, the second pads 126 of the third semiconductor chip 122 may be arranged along the first direction at the left edge of the top surface of the third semiconductor chip 122 located on the left side. On the other hand, the second pads 126 of the fourth semiconductor chip 124 may be arranged along the first direction at the right edge of the upper surface of the fourth semiconductor chip 124 located on the right side.

제 3 그룹의 반도체 칩(130)들은 제 5 반도체 칩(132) 및 제 6 반도체 칩(134)을 포함할 수 있다. 제 5 반도체 칩(132)과 제 6 반도체 칩(134)은 제 2 방향을 따라 이웃하게 배열될 수 있다. 따라서, 제 5 반도체 칩(132)과 제 6 반도체 칩(134)은 경계선(B)을 따라 구분될 수 있다. 경계선(B)은 제 1 방향을 따라 연장될 수 있다. 예를 들어서, 제 5 반도체 칩(132)은 경계선(B)의 좌측에 배치되고, 제 6 반도체 칩(134)은 경계선(B)의 우측에 배치될 수 있다.The third group of semiconductor chips 130 may include a fifth semiconductor chip 132 and a sixth semiconductor chip 134 . The fifth semiconductor chip 132 and the sixth semiconductor chip 134 may be arranged adjacent to each other in the second direction. Accordingly, the fifth semiconductor chip 132 and the sixth semiconductor chip 134 may be divided along the boundary line B. Referring to FIG. The boundary line B may extend along the first direction. For example, the fifth semiconductor chip 132 may be disposed on the left side of the boundary line B, and the sixth semiconductor chip 134 may be disposed on the right side of the boundary line B. Referring to FIG.

전술한 바와 같이, 기존에는, 제 5 반도체 칩(132)과 제 6 반도체 칩(134) 사이의 경계선(B)이 웨이퍼(100)를 절단하기 위한 스크라이브 레인에 해당될 수 있다. 그러나, 본 실시예에서는, 제 5 반도체 칩(132)과 제 6 반도체 칩(134) 사이의 경계선(B)을 따라 웨이퍼(100)를 절단하지 않을 수 있다. 따라서, 경계선(B)은 그 명칭대로 제 5 반도체 칩(132)과 제 6 반도체 칩(134) 사이를 구분하는 기능만을 가질 뿐일 수 있다. 제 5 반도체 칩(132)과 제 6 반도체 칩(134) 사이의 경계선(B)은 제 1 반도체 칩(112)과 제 2 반도체 칩(114) 사이의 경계선(B)과 일직선 상에 위치할 수 있다.As described above, in the related art, the boundary line B between the fifth semiconductor chip 132 and the sixth semiconductor chip 134 may correspond to a scribe lane for cutting the wafer 100 . However, in the present embodiment, the wafer 100 may not be cut along the boundary line B between the fifth semiconductor chip 132 and the sixth semiconductor chip 134 . Accordingly, the boundary line B may only have a function of distinguishing between the fifth semiconductor chip 132 and the sixth semiconductor chip 134 as its name suggests. The boundary line B between the fifth semiconductor chip 132 and the sixth semiconductor chip 134 may be positioned on a straight line with the boundary line B between the first semiconductor chip 112 and the second semiconductor chip 114 . have.

제 5 및 제 6 반도체 칩(132, 134)들은 제 3 패드(136)들을 포함할 수 있다. 제 3 패드(136)들은 제 5 및 제 6 반도체 칩(132, 134)들의 상부면들에 제 1 방향을 따라 일렬로 배열될 수 있다. The fifth and sixth semiconductor chips 132 and 134 may include third pads 136 . The third pads 136 may be arranged on top surfaces of the fifth and sixth semiconductor chips 132 and 134 in a line along the first direction.

본 실시예에서, 제 3 패드(136)들은 제 5 및 제 6 반도체 칩(132, 134)들 사이의 경계선(B)을 중심으로 대칭적으로 배치될 수 있다. 예를 들어서, 제 5 반도체 칩(132)의 제 3 패드(136)들은 좌측에 위치한 제 5 반도체 칩(132)의 상부면 중에서 좌측 가장자리에 제 1 방향을 따라 배열될 수 있다. 반면에, 제 6 반도체 칩(134)의 제 3 패드(136)들은 우측에 위치한 제 6 반도체 칩(134)의 상부면 중에서 우측 가장자리에 제 1 방향을 따라 배열될 수 있다. 따라서, 제 3 패드(136)들은 제 1 패드(116)들과 일직선 상에 위치할 수 있다.In the present exemplary embodiment, the third pads 136 may be symmetrically disposed about the boundary line B between the fifth and sixth semiconductor chips 132 and 134 . For example, the third pads 136 of the fifth semiconductor chip 132 may be arranged along the first direction at the left edge of the upper surface of the fifth semiconductor chip 132 located on the left side. On the other hand, the third pads 136 of the sixth semiconductor chip 134 may be arranged along the first direction at the right edge of the upper surface of the sixth semiconductor chip 134 located on the right side. Accordingly, the third pads 136 may be positioned on a straight line with the first pads 116 .

상기된 제 1 내지 제 3 패드(116, 126, 136)들의 배열에 의해서, 웨이퍼(100)에는 제 1 스크라이브 레인(L1)과 제 2 스크라이브 레인(L2)이 형성될 수 있다. 제 1 스크라이브 레인(L1)은 웨이퍼(100)에 제 1 방향을 따라 형성될 수 있다. 제 2 스크라이브 레인(L2)은 웨이퍼(100)에 제 2 방향을 따라 형성될 수 있다. 제 2 스크라이브 레인(L2)은 제 1 그룹의 반도체 칩(110)들과 제 3 그룹의 반도체 칩(130)들 사이를 따라 형성될 수 있다. By the arrangement of the first to third pads 116 , 126 , and 136 , the first scribe lane L1 and the second scribe lane L2 may be formed on the wafer 100 . The first scribe lane L1 may be formed along the first direction on the wafer 100 . The second scribe lane L2 may be formed along the second direction on the wafer 100 . The second scribe lane L2 may be formed along between the semiconductor chips 110 of the first group and the semiconductor chips 130 of the third group.

본 실시예에서, 제 1 스크라이브 레인(L1)은 제 1 그룹의 반도체 칩(110)들과 제 2 그룹의 반도체 칩(120)들 사이를 따라 형성될 수 있다. 반면에, 제 1 내지 제 3 패드(116. 126, 136)들이 경계선(B)을 따라 대칭적으로 배열되어 있으므로, 제 1 내지 제 3 그룹의 반도체 칩(110, 120 130)들을 2개로 분리시킬 필요가 없어질 수 있다. 즉, 제 1 스크라이브 레인(L1)은 제 1 내지 제 3 그룹의 반도체 칩(110, 120, 130)들 사이의 각각의 경계선(B), 즉 제 1 반도체 칩(112)과 제 2 반도체 칩(114) 사이의 경계선(B), 제 3 반도체 칩(122)과 제 4 반도체 칩(124) 사이의 경계선(B), 및 제 5 반도체 칩(132)과 제 6 반도체 칩(134) 사이의 경계선(B)을 따라 형성되지 않을 수 있다. 따라서, 웨이퍼(100)를 절단하는 공정은 제 1 내지 제 3 그룹의 반도체 칩(110, 120, 130)들 사이의 경계선(B)들을 따라 수행되지 않을 수 있다. 결과적으로, 웨이퍼(100) 절단 공정이 완료되면, 제 1 반도체 칩(112)과 제 2 반도체 칩(114)은 경계선(B)을 매개로 서로 연결될 수 있다. 제 3 반도체 칩(122)과 제 4 반도체 칩(124)도 경계선(B)을 매개로 서로 연결될 수 있다. 제 5 반도체 칩(132)과 제 6 반도체 칩(134)도 경계선(B)을 매개로 서로 연결될 수 있다.In the present embodiment, the first scribe lane L1 may be formed along between the semiconductor chips 110 of the first group and the semiconductor chips 120 of the second group. On the other hand, since the first to third pads 116. 126 and 136 are symmetrically arranged along the boundary line B, the first to third groups of semiconductor chips 110 and 120 130 may be separated into two. may be unnecessary. That is, the first scribe lane L1 is a boundary line B between the first to third groups of semiconductor chips 110 , 120 and 130 , that is, the first semiconductor chip 112 and the second semiconductor chip ( The boundary line B between the 114 , the boundary line B between the third semiconductor chip 122 and the fourth semiconductor chip 124 , and the boundary line between the fifth semiconductor chip 132 and the sixth semiconductor chip 134 . It may not be formed along (B). Accordingly, the process of cutting the wafer 100 may not be performed along the boundary lines B between the semiconductor chips 110 , 120 , and 130 of the first to third groups. As a result, when the wafer 100 cutting process is completed, the first semiconductor chip 112 and the second semiconductor chip 114 may be connected to each other via the boundary line B. As shown in FIG. The third semiconductor chip 122 and the fourth semiconductor chip 124 may also be connected to each other via the boundary line B. The fifth semiconductor chip 132 and the sixth semiconductor chip 134 may also be connected to each other via the boundary line B.

전술한 바와 같이, 제 1 스크라이브 레인(L1)이 제 1 내지 제 3 그룹의 반도체 칩(110, 120, 130)들 사이의 경계선(B)들을 따라 형성되지 않으므로, 경계선(B)들을 따라 웨이퍼(100)를 절단하는 공정이 생략될 수 있다. 그러므로, 웨이퍼(100)를 절단하는 공정 시간이 대폭 감축될 수 있다.As described above, since the first scribe lane L1 is not formed along the boundary lines B between the semiconductor chips 110, 120, and 130 of the first to third groups, the wafer ( 100) may be omitted. Therefore, the process time for cutting the wafer 100 can be significantly reduced.

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지(200)를 나타낸 단면도이다.3 is a cross-sectional view illustrating a semiconductor package 200 according to another embodiment of the present invention.

도 3을 참조하면, 본 실시예에 따른 반도체 패키지(200)는 패키지 기판(210), 제 1 그룹의 반도체 칩(110), 제 2 그룹의 반도체 칩(120), 제 3 그룹의 반도체 칩(130), 제 1 도전성 연결 부재(220), 제 2 도전성 연결 부재(230), 제 3 도전성 연결 부재(240), 몰딩 부재(250) 및 외부접속단자(260)들을 포함할 수 있다.Referring to FIG. 3 , the semiconductor package 200 according to the present embodiment includes a package substrate 210 , a first group of semiconductor chips 110 , a second group of semiconductor chips 120 , and a third group of semiconductor chips ( 130 , a first conductive connection member 220 , a second conductive connection member 230 , a third conductive connection member 240 , a molding member 250 , and external connection terminals 260 may be included.

패키지 기판(210)은 복수개의 상부 패드(212)들 및 복수개의 하부 패드(214)들을 포함할 수 있다. 상부 패드(212)들과 하부 패드(214)들은 패키지 기판(210) 내에 형성된 도전 패턴들을 매개로 서로 전기적으로 연결될 수 있다.The package substrate 210 may include a plurality of upper pads 212 and a plurality of lower pads 214 . The upper pads 212 and the lower pads 214 may be electrically connected to each other through conductive patterns formed in the package substrate 210 .

본 실시예에서, 제 1 그룹의 반도체 칩(110), 제 2 그룹의 반도체 칩(120) 및 제 3 그룹의 반도체 칩(130)은 도 1에 도시된 웨이퍼(100)를 제 1 및 제 2 스크라이브 레인(L1, L2)들을 따라 절단하는 것에 의해서 형성될 수 있다. 따라서, 제 1 그룹의 반도체 칩(110)은 제 1 및 제 2 반도체 칩(114)들을 포함할 수 있다. 제 2 그룹의 반도체 칩(120)은 제 3 및 제 4 반도체 칩(124)들을 포함할 수 있다. 제 3 그룹의 반도체 칩(130)은 제 5 및 도 6 반도체 칩들을 포함할 수 있다. 제 1 그룹의 반도체 칩(110)의 제 1 패드(116)들, 제 2 그룹의 반도체 칩(120)의 제 2 패드(126)들 및 제 3 그룹의 반도체 칩(130)의 제 3 패드(136)들은 도 1에 도시된 배열을 갖고 있으므로, 제 1 내지 제 3 패드(116, 126, 136)들에 대한 반복 설명은 생략할 수 있다.In the present embodiment, the first group of semiconductor chips 110 , the second group of semiconductor chips 120 , and the third group of semiconductor chips 130 form the first and second groups of the wafer 100 shown in FIG. 1 . It can be formed by cutting along the scribe lanes (L1, L2). Accordingly, the first group of semiconductor chips 110 may include first and second semiconductor chips 114 . The second group of semiconductor chips 120 may include third and fourth semiconductor chips 124 . The third group of semiconductor chips 130 may include the fifth and sixth semiconductor chips. The first pads 116 of the semiconductor chip 110 of the first group, the second pads 126 of the semiconductor chip 120 of the second group, and the third pad of the semiconductor chip 130 of the third group ( Since the 136 have the arrangement shown in FIG. 1 , a repeated description of the first to third pads 116 , 126 , and 136 may be omitted.

제 1 그룹의 반도체 칩(110)은 패키지 기판(210)의 상부면에 배치될 수 있다. 구체적으로, 제 1 반도체 칩(112)과 제 2 반도체 칩(114)은 패키지 기판(210)의 상부면에 배치될 수 있다.The first group of semiconductor chips 110 may be disposed on the top surface of the package substrate 210 . Specifically, the first semiconductor chip 112 and the second semiconductor chip 114 may be disposed on the upper surface of the package substrate 210 .

제 2 그룹의 반도체 칩(120)은 제 1 그룹의 반도체 칩(110)의 상부면에 배치될 수 있다. 구체적으로, 제 3 반도체 칩(122)은 제 1 반도체 칩(112)의 상부면에 배치될 수 있다. 제 4 반도체 칩(124)은 제 2 반도체 칩(114)의 상부면에 배치될 수 있다.The second group of semiconductor chips 120 may be disposed on the upper surface of the first group of semiconductor chips 110 . Specifically, the third semiconductor chip 122 may be disposed on the upper surface of the first semiconductor chip 112 . The fourth semiconductor chip 124 may be disposed on the upper surface of the second semiconductor chip 114 .

제 3 그룹의 반도체 칩(130)은 제 2 그룹의 반도체 칩(120)의 상부면에 배치될 수 있다. 구체적으로, 제 5 반도체 칩(132)은 제 3 반도체 칩(122)의 상부면에 배치될 수 있다. 제 6 반도체 칩(134)은 제 4 반도체 칩(124)의 상부면에 배치될 수 있다.The third group of semiconductor chips 130 may be disposed on the upper surface of the second group of semiconductor chips 120 . Specifically, the fifth semiconductor chip 132 may be disposed on the upper surface of the third semiconductor chip 122 . The sixth semiconductor chip 134 may be disposed on the upper surface of the fourth semiconductor chip 124 .

전술한 바와 같이, 제 1 내지 제 3 패드(116, 126, 136)들은 제 1 내지 제 3 그룹의 반도체 칩(110, 120, 130)들 사이의 경계선(B)을 중심으로 대칭적으로 배치되어 있으므로, 제 1 내지 제 3 패드(116, 126, 136)들을 노출시키기 위해서 제 1 내지 제 3 그룹의 반도체 칩(110, 120, 130)들을 계단식으로 적층할 필요가 없어질 수 있다. 따라서, 적층된 제 1 내지 제 3 그룹의 반도체 칩(110, 120, 130)들은 수직면으로부터 돌출되는 부분을 갖지 않고, 수직면 상에 위치하는 외측면들을 가질 수가 있게 된다. 즉, 적층된 제 1 내지 제 3 그룹의 반도체 칩(110, 120, 130)들의 폭은 제 1 그룹의 반도체 칩(110)의 폭과 동일할 수 있다. 이러한 제 1 내지 제 3 그룹의 반도체 칩(110, 120, 130)들의 적층 구조에 의해서 반도체 패키지(200)의 폭이 증가되는 것이 방지되어, 반도체 패키지(200)는 작은 크기를 가질 수가 있게 된다.As described above, the first to third pads 116 , 126 , and 136 are symmetrically disposed with respect to the boundary line B between the first to third groups of semiconductor chips 110 , 120 , and 130 . Therefore, it may be unnecessary to stack the first to third groups of semiconductor chips 110 , 120 , and 130 in a stepwise manner in order to expose the first to third pads 116 , 126 , and 136 . Accordingly, the stacked first to third groups of semiconductor chips 110 , 120 , and 130 do not have portions protruding from the vertical surface, and may have outer surfaces positioned on the vertical surface. That is, the width of the stacked first to third groups of semiconductor chips 110 , 120 , and 130 may be the same as the width of the first group of semiconductor chips 110 . An increase in the width of the semiconductor package 200 is prevented by the stacked structure of the first to third groups of semiconductor chips 110 , 120 , and 130 , so that the semiconductor package 200 can have a small size.

본 실시예에서는, 3개 그룹의 반도체 칩들이 적층되는 구조를 예시하였으나, 반도체 패키지(200)는 1개, 2개 또는 4개 이상의 그룹의 반도체 칩들이 패키지 기판(210)의 상부면에 적층될 수도 있다.In the present embodiment, although a structure in which three groups of semiconductor chips are stacked is illustrated, the semiconductor package 200 may include one, two, or four or more groups of semiconductor chips stacked on the upper surface of the package substrate 210 . may be

제 1 도전성 연결 부재(220)는 제 1 그룹의 반도체 칩(110)을 패키지 기판(210)에 전기적으로 연결시킬 수 있다. 구체적으로, 제 1 도전성 연결 부재(220)는 제 1 그룹의 반도체 칩(110)의 제 1 패드(116)들로부터 연장되어 패키지 기판(210)의 상부 패드(212)에 연결될 수 있다. 제 1 도전성 연결 부재(220)는 도전성 와이어를 포함할 수 있다.The first conductive connecting member 220 may electrically connect the first group of semiconductor chips 110 to the package substrate 210 . In detail, the first conductive connecting member 220 may extend from the first pads 116 of the first group of semiconductor chips 110 to be connected to the upper pad 212 of the package substrate 210 . The first conductive connection member 220 may include a conductive wire.

제 2 도전성 연결 부재(230)는 제 2 그룹의 반도체 칩(120)을 패키지 기판(210)에 전기적으로 연결시킬 수 있다. 구체적으로, 제 2 도전성 연결 부재(230)는 제 2 그룹의 반도체 칩(120)의 제 2 패드(126)들로부터 연장되어 패키지 기판(210)의 상부 패드(212)에 연결될 수 있다. 제 2 도전성 연결 부재(230)는 도전성 와이어를 포함할 수 있다.The second conductive connecting member 230 may electrically connect the second group of semiconductor chips 120 to the package substrate 210 . Specifically, the second conductive connection member 230 may extend from the second pads 126 of the semiconductor chip 120 of the second group to be connected to the upper pad 212 of the package substrate 210 . The second conductive connection member 230 may include a conductive wire.

제 3 도전성 연결 부재(240)는 제 3 그룹의 반도체 칩(130)을 패키지 기판(210)에 전기적으로 연결시킬 수 있다. 구체적으로, 제 3 도전성 연결 부재(240)는 제 3 그룹의 반도체 칩(130)의 제 3 패드(136)들로부터 연장되어 패키지 기판(210)의 상부 패드(212)에 연결될 수 있다. 제 3 도전성 연결 부재(240)는 도전성 와이어를 포함할 수 있다.The third conductive connecting member 240 may electrically connect the third group of semiconductor chips 130 to the package substrate 210 . Specifically, the third conductive connecting member 240 may extend from the third pads 136 of the third group of semiconductor chips 130 to be connected to the upper pad 212 of the package substrate 210 . The third conductive connection member 240 may include a conductive wire.

몰딩 부재(250)는 패키지 기판(210)의 상부면에 형성되어 제 1 내지 제 3 그룹의 반도체 칩(110, 120, 130)들 및 제 1 내지 제 3 도전성 연결 부재(220, 230, 240)들을 덮을 수 있다. 몰딩 부재(250)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.The molding member 250 is formed on the upper surface of the package substrate 210 to include the first to third groups of semiconductor chips 110 , 120 , and 130 and the first to third conductive connecting members 220 , 230 , and 240 . can cover them The molding member 250 may include an epoxy molding compound (EMC).

외부접속단자(260)들은 패키지 기판(210)의 하부면에 실장될 수 잇다. 구체적으로, 외부접속단자(260)들은 패키지 기판(210)의 하부 패드(214)들에 접촉될 수 있다. 외부접속단자(260)들은 솔더 볼들을 포함할 수 있다. 외부접속단자(260)들은 마더보드와 같은 인쇄회로기판(PCB)(270)에 실장될 수 있다.The external connection terminals 260 may be mounted on the lower surface of the package substrate 210 . Specifically, the external connection terminals 260 may contact the lower pads 214 of the package substrate 210 . The external connection terminals 260 may include solder balls. The external connection terminals 260 may be mounted on a printed circuit board (PCB) 270 such as a motherboard.

상기된 본 실시예들에 따르면, 패드들이 이웃하는 반도체 칩들 사이의 경계선을 중심으로 대칭적으로 배치됨으로써, 반도체 칩들 사이의 경계선을 따라 절단할 필요가 없어질 수 있다. 따라서, 웨이퍼를 절단하는 공정 시간이 대폭 단축될 수 있다. According to the above-described exemplary embodiments, since the pads are symmetrically disposed about the boundary line between the neighboring semiconductor chips, the need to cut along the boundary line between the semiconductor chips may be eliminated. Accordingly, the process time for cutting the wafer can be significantly shortened.

또한, 대칭적으로 배열된 패드들을 갖는 반도체 칩들을 계단식으로 적층할 필요가 없어지게 되므로, 반도체 패키지는 작은 크기를 가질 수가 있다.In addition, since there is no need to stack semiconductor chips having symmetrically arranged pads in a stepwise manner, the semiconductor package may have a small size.

상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 챔버로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to preferred embodiments of the present invention, those skilled in the art can variously modify the present invention without departing from the spirit and chamber of the present invention as set forth in the claims below. and may be changed.

100 ; 웨이퍼 110 ; 제 1 그룹의 반도체 칩
112 ; 제 1 반도체 칩 114 ; 제 2 반도체 칩
116 ; 제 1 패드 120 ; 제 2 그룹의 반도체 칩
122 ; 제 3 반도체 칩 124 ; 제 4 반도체 칩
126 ; 제 2 패드 130 ; 제 3 그룹의 반도체 칩
132 ; 제 5 반도체 칩 134 ; 제 6 반도체 칩
136 ; 제 3 패드 B ; 경계선
L1 ; 제 1 스크라이브 레인 L2 ; 제 2 스크라이브 레인
210 ; 패키지 기판 212 ; 상부 패드
214 ; 하부 패드 220 ; 제 1 도전성 연결 부재
230 ; 제 2 도전성 연결 부재 240 ; 제 3 도전성 연결 부재
250 ; 몰딩 부재 260 ; 외부접속단자
270 ; 인쇄회로기판100 ; wafer 110 ; semiconductor chips of the first group
112 ; a first semiconductor chip 114; second semiconductor chip
116 ; first pad 120 ; semiconductor chips of the second group
122; a third semiconductor chip 124 ; 4th semiconductor chip
126 ; second pad 130 ; semiconductor chips of the third group
132; a fifth semiconductor chip 134 ; 6th semiconductor chip
136; third pad B; boundary
L1 ; first scribe lane L2 ; 2nd scribe lane
210; package substrate 212 ; upper pad
214; lower pad 220 ; first conductive connecting member
230 ; a second conductive connecting member 240 ; third conductive connecting member
250 ; molding member 260; external connection terminal
270 ; printed circuit board

Claims (10)

복수개의 반도체 칩들; 및
상기 반도체 칩들의 상부면들에 제 1 방향을 따라 배치된 복수개의 패드들을 포함하고,
상기 패드들은 상기 반도체 칩들 중에서 이웃하는 제 1 그룹의 반도체 칩들 사이의 경계선을 중심으로 대칭적으로 배치된 웨이퍼.a plurality of semiconductor chips; and
a plurality of pads disposed on upper surfaces of the semiconductor chips in a first direction;
wherein the pads are symmetrically disposed with respect to a boundary line between adjacent first group semiconductor chips among the semiconductor chips. 제 1 항에 있어서, 상기 제 1 그룹의 반도체 칩들과 상기 제 1 방향과 직교하는 제 2 방향에 위치하는 이웃하는 제 2 그룹의 반도체 칩들 사이에 상기 웨이퍼를 상기 제 1 방향을 따라 절단하기 위한 제 1 스크라이브 레인이 형성된 웨이퍼.2 . The method of claim 1 , further comprising a method for cutting the wafer along the first direction between the first group of semiconductor chips and the adjacent second group of semiconductor chips positioned in a second direction orthogonal to the first direction. 1 Wafer with scribe lanes formed. 제 2 항에 있어서, 상기 패드들은 상기 제 1 스크라이브 레인에 인접한 상기 제 1 그룹의 반도체 칩들의 상부면 가장자리에 배치된 웨이퍼.3. The wafer of claim 2, wherein the pads are disposed at an edge of a top surface of the first group of semiconductor chips adjacent to the first scribe lane. 제 2 항에 있어서, 상기 제 1 그룹의 반도체 칩들과 상기 제 1 방향 상에 위치하는 이웃하는 제 3 그룹의 반도체 칩들 사이에 상기 웨이퍼를 상기 제 2 방향을 따라 절단하기 위한 제 2 스크라이브 레인이 형성된 웨이퍼.3. The method of claim 2, wherein a second scribe lane for cutting the wafer along the second direction is formed between the first group of semiconductor chips and the third group of adjacent semiconductor chips positioned in the first direction. wafer. 패키지 기판;
상기 패키지 기판의 상부면에 배치된 제 1 그룹의 반도체 칩들;
상기 제 1 그룹의 반도체 칩들의 상부면들에 상기 제 1 그룹의 반도체 칩들 사이의 경계선을 중심으로 대칭적으로 배치된 제 1 패드들; 및
상기 제 1 패드들을 상기 패키지 기판에 전기적으로 연결시키는 도전성 연결 부재들을 포함하는 반도체 패키지.package substrate;
a first group of semiconductor chips disposed on an upper surface of the package substrate;
first pads symmetrically disposed on upper surfaces of the first group of semiconductor chips with respect to a boundary line between the first group of semiconductor chips; and
and conductive connecting members electrically connecting the first pads to the package substrate. 제 5 항에 있어서, 상기 제 1 그룹의 반도체 칩들은 상기 경계선을 중심으로 양측에 배치된 제 1 및 제 2 반도체 칩들을 포함하고, 상기 제 1 및 제 2 반도체 칩들은 서로 연결된 반도체 패키지.The semiconductor package of claim 5 , wherein the first group of semiconductor chips includes first and second semiconductor chips disposed on both sides with respect to the boundary line, and the first and second semiconductor chips are connected to each other. 제 6 항에 있어서, 상기 제 1 패드들은 상기 제 1 및 제 2 반도체 칩들 각각의 상부면 외측 가장자리에 제 1 방향을 따라 배열된 반도체 패키지.The semiconductor package of claim 6 , wherein the first pads are arranged along an outer edge of a top surface of each of the first and second semiconductor chips in a first direction. 제 7 항에 있어서, 상기 도전성 연결 부재들은 상기 제 1 패드들을 상기 패키지 기판에 연결시키는 도전성 와이어들을 포함하는 반도체 패키지.The semiconductor package of claim 7 , wherein the conductive connecting members include conductive wires connecting the first pads to the package substrate. 제 5 항에 있어서, 상기 제 1 그룹의 반도체 칩들의 상부면에 적어도 하나의 제 2 그룹의 반도체 칩들이 적층되고, 제 2 패드들이 상기 제 2 그룹의 반도체 칩들의 상부면들에 상기 제 2 그룹의 반도체 칩들 사이의 경계선을 중심으로 대칭적으로 배치된 반도체 패키지.6. The semiconductor chip of claim 5, wherein at least one second group of semiconductor chips is stacked on top surfaces of the first group of semiconductor chips, and second pads are disposed on top surfaces of the second group of semiconductor chips. A semiconductor package disposed symmetrically around a boundary line between semiconductor chips of 제 5 항에 있어서,
상기 패키지 기판의 상부면에 형성되어 상기 제 1 그룹의 반도체 칩들을 덮는 몰딩 부재; 및
상기 패키지 기판의 하부면에 배치된 외부접속단자들을 더 포함하는 반도체 패키지.
6. The method of claim 5,
a molding member formed on an upper surface of the package substrate to cover the first group of semiconductor chips; and
The semiconductor package further comprising external connection terminals disposed on the lower surface of the package substrate.
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