KR20210158011A - Package substrate and semiconductor package including the same - Google Patents

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KR20210158011A
KR20210158011A KR1020200076236A KR20200076236A KR20210158011A KR 20210158011 A KR20210158011 A KR 20210158011A KR 1020200076236 A KR1020200076236 A KR 1020200076236A KR 20200076236 A KR20200076236 A KR 20200076236A KR 20210158011 A KR20210158011 A KR 20210158011A
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Abstract

A package substrate comprises an insulating substrate, a first pad array, a second pad array, and a dummy array. The first pad array comprises a plurality of first pads arranged at a first pitch on a surface of the insulating substrate. The second pad array comprises second pads arranged at a second pitch wider than the first pitch on the surface of the insulating substrate and having the same size as that of the first pads. The dummy array may extend continuously without a disconnected portion between the second pads. Accordingly, an insufficient area of the second pad array with respect to the first pad array can be supplemented with the dummy array, so that conductive bumps mounted on the package substrate can have a uniform thickness.

Description

패키지 기판 및 이를 포함하는 반도체 패키지{PACKAGE SUBSTRATE AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}A package substrate and a semiconductor package including the same

본 발명은 패키지 기판 및 이를 포함하는 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 패키지 기판의 패드 구조, 및 이러한 패키지 기판을 포함하는 2.5D 스택형 반도체 패키지에 관한 것이다.The present invention relates to a package substrate and a semiconductor package including the same. More specifically, the present invention relates to a pad structure of a package substrate, and a 2.5D stacked semiconductor package including such a package substrate.

일반적으로, 2.5D 스택형 반도체 패키지는 패키지 기판, 인터포저, 제 1 반도체 칩 및 제 2 반도체 칩 등을 포함할 수 있다. 패키지 기판과 인터포저는 복수개의 도전성 범프들을 매개로 전기적으로 연결될 수 있다. 패키지 기판은 도전성 범프들이 실장되는 패드들을 포함할 수 있다.In general, a 2.5D stacked semiconductor package may include a package substrate, an interposer, a first semiconductor chip and a second semiconductor chip, and the like. The package substrate and the interposer may be electrically connected via a plurality of conductive bumps. The package substrate may include pads on which conductive bumps are mounted.

관련 기술들에 따르면, 인터포저의 범프 피치에 따라 패드들 사이의 피치가 결정될 수 있다. 즉, 인터포저가 서로 다른 범프 피치들을 갖는 경우, 패드들 사이의 피치들도 서로 다르게 설정될 수 있다. 이러한 경우, 미세한 피치로 배열된 패드들 상에 배치된 도전성 범프와 상대적으로 미세하지 않은 패치로 배열된 패드들 상에 배치된 도전성 범프 사이에 두께 차이가 발생될 수 있다. 이러한 도전성 범프들의 두께 차이는 패키지 공정 불량을 야기시킬 수 있다.According to related technologies, the pitch between the pads may be determined according to the bump pitch of the interposer. That is, when the interposer has different bump pitches, the pitches between the pads may also be set differently. In this case, a thickness difference may be generated between the conductive bumps disposed on the pads arranged at a fine pitch and the conductive bumps disposed on the pads arranged in a relatively coarse patch. A thickness difference between the conductive bumps may cause a package process defect.

본 발명은 도전성 범프들의 두께 차이를 저감시킬 수 있는 패키지 기판을 제공한다.The present invention provides a package substrate capable of reducing a thickness difference between conductive bumps.

또한, 본 발명은 상기된 패키지 기판을 포함하는 반도체 패키지를 제공한다.In addition, the present invention provides a semiconductor package including the above-described package substrate.

본 발명의 일 견지에 따른 패키지 기판은 절연 기판, 제 1 패드 어레이, 제 2 패드 어레이 및 더미 어레이를 포함할 수 있다. 상기 제 1 패드 어레이는 상기 절연 기판의 표면에 제 1 피치로 배열된 복수개의 제 1 패드들을 포함할 수 있다. 상기 제 2 패드 어레이는 상기 절연 기판의 표면에 상기 제 1 피치보다 넓은 제 2 피치로 배열되고, 상기 제 1 패드의 크기와 동일한 크기를 갖는 제 2 패드들을 포함할 수 있다. 상기 더미 어레이는 상기 제 2 패드들 사이에서 단절된 부위없이 연속적으로 연장될 수 있다.A package substrate according to an aspect of the present invention may include an insulating substrate, a first pad array, a second pad array, and a dummy array. The first pad array may include a plurality of first pads arranged at a first pitch on the surface of the insulating substrate. The second pad array may include second pads arranged at a second pitch wider than the first pitch on the surface of the insulating substrate and having the same size as that of the first pad. The dummy array may continuously extend between the second pads without a disconnection.

본 발명의 다른 견지에 따른 반도체 패키지는 패키지 기판, 인터포저, 제 1 도전성 범프 어레이, 제 2 도전성 범프 어레이, 더미 범프 어레이, 적어도 하나의 제 1 반도체 칩 및 적어도 하나의 제 2 반도체 칩을 포함할 수 있다. 상기 패키지 기판은 절연 기판, 제 1 패드 어레이, 제 2 패드 어레이 및 더미 어레이를 포함할 수 있다. 상기 제 1 패드 어레이는 상기 절연 기판의 표면에 제 1 피치로 배열된 복수개의 제 1 패드들을 포함할 수 있다. 상기 제 2 패드 어레이는 상기 절연 기판의 표면에 상기 제 1 피치보다 넓은 제 2 피치로 배열되고, 상기 제 1 패드의 크기와 동일한 크기를 갖는 제 2 패드들을 포함할 수 있다. 상기 더미 어레이는 상기 제 2 패드들 사이에서 단절된 부위없이 연속적으로 연장될 수 있다. 상기 인터포저는 상기 패키지 기판의 상부에 배치될 수 있다. 상기 제 1 도전성 범프 어레이는 상기 제 1 패드 어레이와 상기 인터포저 사이에 배치될 수 있다. 상기 제 2 도전성 범프 어레이는 상기 제 2 패드 어레이와 상기 인터포저 사이에 배치될 수 있다. 상기 더미 범프 어레이는 상기 더미 어레이와 상기 인터포저 사이에 배치될 수 있다. 상기 제 1 반도체 칩은 상기 인터포저의 상부면에 배치될 수 있다. 상기 제 2 반도체 칩은 상기 인터포저의 상부면에 배치될 수 있다.A semiconductor package according to another aspect of the present invention may include a package substrate, an interposer, a first conductive bump array, a second conductive bump array, a dummy bump array, at least one first semiconductor chip, and at least one second semiconductor chip. can The package substrate may include an insulating substrate, a first pad array, a second pad array, and a dummy array. The first pad array may include a plurality of first pads arranged at a first pitch on the surface of the insulating substrate. The second pad array may include second pads arranged at a second pitch wider than the first pitch on the surface of the insulating substrate and having the same size as that of the first pad. The dummy array may continuously extend between the second pads without a disconnection. The interposer may be disposed on the package substrate. The first conductive bump array may be disposed between the first pad array and the interposer. The second conductive bump array may be disposed between the second pad array and the interposer. The dummy bump array may be disposed between the dummy array and the interposer. The first semiconductor chip may be disposed on an upper surface of the interposer. The second semiconductor chip may be disposed on an upper surface of the interposer.

상기된 본 발명에 따르면, 제 1 패드 어레이의 제 1 피치보다 넓은 제 2 피치로 배열된 제 2 패드 어레이 내에 단절된 부위없이 연속적으로 연장된 더미 어레이가 배열될 수 있다. 제 1 패드 어레이에 대한 제 2 패드 어레이의 부족한 면적이 더미 어레이로 보충될 수가 있다. 따라서, 패키지 기판 상에 실장되는 도전성 범프들이 균일한 두께를 가질 수가 있다.According to the present invention described above, a dummy array continuously extending without disconnection can be arranged in the second pad array arranged at a second pitch wider than the first pitch of the first pad array. The insufficient area of the second pad array with respect to the first pad array can be compensated with a dummy array. Accordingly, the conductive bumps mounted on the package substrate may have a uniform thickness.

도 1은 본 발명의 일 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 2는 도 1의 A-A' 선을 따라 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 6은 도 1에 도시된 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.1 is a plan view showing a package substrate according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line AA′ of FIG. 1 .
3 is a plan view illustrating a package substrate according to another embodiment of the present invention.
4 is a plan view showing a package substrate according to another embodiment of the present invention.
5 is a plan view illustrating a package substrate according to another embodiment of the present invention.
6 is a cross-sectional view illustrating a semiconductor package including the package substrate shown in FIG. 1 .

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 패키지 기판을 나타낸 평면도이고, 도 2는 도 1의 A-A' 선을 따라 나타낸 단면도이다.1 is a plan view showing a package substrate according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line A-A' of FIG. 1 .

도 1 및 도 2를 참조하면, 본 실시예에 따른 패키지 기판(package substrate)(100)은 절연 기판(insulation substrate)(110), 제 1 패드 어레이(pad array)(120), 제 2 패드 어레이(130), 더미 어레이(dummy array)(140) 및 하부 패드(lower pad)(190)들을 포함할 수 있다.1 and 2 , a package substrate 100 according to the present embodiment includes an insulation substrate 110 , a first pad array 120 , and a second pad array. 130 , a dummy array 140 , and lower pads 190 may be included.

절연 기판(110)은 대략 직사각형 형상을 가질 수 있다. 그러나, 절연 기판(110)의 형상은 직사각형으로 국한되지 않고 다른 여러 가지 형상들을 가질 수도 있다. 절연 기판(110)은 절연 물질을 포함할 수 있다. 절연 기판(110)의 절연 물질은 특정 물질로 국한되지 않을 수 있다. 또한, 절연 기판(110)은 복수개의 절연막들이 적층된 구조를 가질 수 있다. 적층된 절연막들에 도전 라인들이 배치될 수 있다. 다른 실시예로서, 절연 기판(110)은 단일 절연막으로 이루어질 수도 있다.The insulating substrate 110 may have a substantially rectangular shape. However, the shape of the insulating substrate 110 is not limited to a rectangular shape and may have various other shapes. The insulating substrate 110 may include an insulating material. The insulating material of the insulating substrate 110 may not be limited to a specific material. Also, the insulating substrate 110 may have a structure in which a plurality of insulating layers are stacked. Conductive lines may be disposed on the stacked insulating layers. As another embodiment, the insulating substrate 110 may be formed of a single insulating layer.

하부 패드(190)들은 절연 기판(110)의 하부면에 배치될 수 있다. 하부 패드(190)들은 도전 라인들의 하단들에 연결될 수 있다. 하부 패드(190)들은 구리(Cu)와 같은 도전 물질을 포함할 수 있다. 그러나, 하부 패드(190)들의 재질은 특정 도전 물질로 국한되지 않을 수 있다.The lower pads 190 may be disposed on the lower surface of the insulating substrate 110 . The lower pads 190 may be connected to lower ends of the conductive lines. The lower pads 190 may include a conductive material such as copper (Cu). However, the material of the lower pads 190 may not be limited to a specific conductive material.

하부 절연 패턴(180)이 절연 기판(110)의 하부면에 형성될 수 있다. 하부 절연 패턴(180)은 하부 패드(190)들을 노출시키는 오프닝들을 가질 수 있다. 하부 절연 패턴(180)은 솔더 레지스트(solder resist)를 포함할 수 있다.A lower insulating pattern 180 may be formed on the lower surface of the insulating substrate 110 . The lower insulating pattern 180 may have openings exposing the lower pads 190 . The lower insulating pattern 180 may include solder resist.

제 1 패드 어레이(120)는 복수개의 제 1 패드(122)들을 포함할 수 있다. 제 1 패드(122)들은 절연 기판(110)의 상부면에 배치될 수 있다. 제 1 패드(122)들은 절연 기판(110)의 도전 라인들의 상단에 연결될 수 있다. 제 1 패드(122)들은 좌우 균일한 간격을 두고 배열될 수 있다. The first pad array 120 may include a plurality of first pads 122 . The first pads 122 may be disposed on the upper surface of the insulating substrate 110 . The first pads 122 may be connected to upper ends of the conductive lines of the insulating substrate 110 . The first pads 122 may be arranged with left and right uniform intervals.

본 실시예에서, 제 1 패드(122)들은 제 1 피치(pitch)(P1)를 두고 배열될 수 있다. 다른 실시예로서, 제 1 패드(122)들의 좌우 사이의 간격은 서로 동일하지 않을 수도 있다. 제 1 패드(122)들은 구리(Cu)와 같은 도전 물질을 포함할 수 있다. 그러나, 제 1 패드(122)들의 재질은 특정 도전 물질로 국한되지 않을 수 있다.In this embodiment, the first pads 122 may be arranged with a first pitch P1. As another embodiment, the intervals between the left and right of the first pads 122 may not be the same. The first pads 122 may include a conductive material such as copper (Cu). However, the material of the first pads 122 may not be limited to a specific conductive material.

제 2 패드 어레이(130)는 복수개의 제 2 패드(132)들을 포함할 수 있다. 제 2 패드(132)들은 절연 기판(110)의 상부면에 배치될 수 있다. 제 2 패드(132)들은 절연 기판(110)의 도전 라인들의 상단에 연결될 수 있다. 제 2 패드(132)들은 좌우 균일한 간격을 두고 배열될 수 있다. 제 2 패드(132)들 각각의 크기는 제 1 패드(122)들 각각의 크기와 실질적으로 동일할 수 있다. 제 2 패드(132)들은 구리(Cu)와 같은 도전 물질을 포함할 수 있다. 그러나, 제 2 패드(132)들의 재질은 특정 도전 물질로 국한되지 않을 수 있다.The second pad array 130 may include a plurality of second pads 132 . The second pads 132 may be disposed on the upper surface of the insulating substrate 110 . The second pads 132 may be connected to upper ends of the conductive lines of the insulating substrate 110 . The second pads 132 may be arranged with a uniform left and right intervals. The size of each of the second pads 132 may be substantially the same as the size of each of the first pads 122 . The second pads 132 may include a conductive material such as copper (Cu). However, the material of the second pads 132 may not be limited to a specific conductive material.

본 실시예에서, 제 2 패드(132)들은 제 2 피치(P2)를 두고 배열될 수 있다. 제 2 피치(P2)는 제 1 피치(P1)보다 넓을 수 있다. 따라서, 제 1 패드(122)들이 제 2 패드(132)들보다 조밀하게 배열될 수 있다. 이에 따라, 제 1 패드(122)와 제 2 패드(132)가 실질적으로 동일한 면적을 갖고 있으므로, 절연 기판(110)의 상부면의 동일한 면적 내에서 제 1 패드(122)들이 점유하는 전체 면적은 제 2 패드(132)들이 점유하는 전체 면적보다 넓을 수 있다. 즉, 제 1 패드 어레이(120)의 면적은 제 2 패드 어레이(130)의 면적보다 넓을 수 있다.In this embodiment, the second pads 132 may be arranged with a second pitch P2. The second pitch P2 may be wider than the first pitch P1 . Accordingly, the first pads 122 may be arranged more densely than the second pads 132 . Accordingly, since the first pad 122 and the second pad 132 have substantially the same area, the total area occupied by the first pads 122 within the same area of the upper surface of the insulating substrate 110 is It may be larger than the total area occupied by the second pads 132 . That is, the area of the first pad array 120 may be larger than that of the second pad array 130 .

상부 절연 패턴(170)은 절연 기판(110)의 상부면에 형성될 수 있다. 상부 절연 패턴(170)은 제 1 패드(122)들과 제 2 패드(132)들을 노출시키는 오프닝들을 가질 수 있다. 상부 절연 패턴(170)은 솔더 레지스트를 포함할 수 있다.The upper insulating pattern 170 may be formed on the upper surface of the insulating substrate 110 . The upper insulating pattern 170 may have openings exposing the first pads 122 and the second pads 132 . The upper insulating pattern 170 may include solder resist.

제 1 패드 어레이(120)와 제 2 패드 어레이(130)의 면적 차이는 상부 절연 패턴(170)의 두께 차이를 유발시킬 수 있다. 예를 들어서, 제 1 패드 어레이(120)의 면적이 제 2 패드 어레이(130)의 면적보다 넓은 경우, 제 1 패드 어레이(120)의 상부에 형성된 상부 절연 패턴(170)의 두께는 제 2 패드 어레이(130)의 상부에 형성된 상부 절연 패턴(170)의 두께보다 두꺼울 수 있다. 이러한 상부 절연 패턴(170)의 두께 차이는 제 1 패드(122)들과 제 2 패드(132)들 상에 도금 공정을 통해 형성될 도전성 범프들의 높이 차이를 유발시킬 수 있다. 도전성 범프들의 높이 차이는 반도체 패키지 공정의 에러 요인으로 작용할 수 있다.A difference in area between the first pad array 120 and the second pad array 130 may cause a difference in thickness of the upper insulating pattern 170 . For example, when the area of the first pad array 120 is larger than that of the second pad array 130 , the thickness of the upper insulating pattern 170 formed on the first pad array 120 is the same as that of the second pad. It may be thicker than the thickness of the upper insulating pattern 170 formed on the array 130 . This difference in thickness of the upper insulating pattern 170 may cause a difference in height of conductive bumps to be formed on the first pads 122 and the second pads 132 through a plating process. A height difference between the conductive bumps may act as an error factor in the semiconductor package process.

도전성 범프들에 균일한 높이를 부여하기 위해서, 더미 어레이(140)가 제 2 패드 어레이(130)의 내부에 배치될 수 있다. 더미 어레이(140)는 절연 기판(110) 내의 도전성 패턴들과 연결되지 않을 수 있다. 더미 어레이(140)는 상부 절연 패턴(170)의 오프닝들을 통해 노출될 수 있다.In order to provide a uniform height to the conductive bumps, the dummy array 140 may be disposed inside the second pad array 130 . The dummy array 140 may not be connected to conductive patterns in the insulating substrate 110 . The dummy array 140 may be exposed through openings of the upper insulating pattern 170 .

더미 어레이(140)는 제 1 패드 어레이(120)의 면적에 대한 제 2 패드 어레이(130)의 부족한 면적을 보충하는 역할을 가질 수 있다. 따라서, 더미 어레이(140)는 제 2 패드 어레이(130)의 물질과 실질적으로 동일한 물질을 포함할 수 있다. 제 2 패드 어레이(130)가 구리를 포함하는 경우, 더미 어레이(140)도 구리를 포함할 수 있다. 특히, 더미 어레이(140)는 제 2 패드(132)들 사이에서 단절된 부분없이 연속적으로 연장된 구조를 가질 수 있다The dummy array 140 may have a role of supplementing the insufficient area of the second pad array 130 with respect to the area of the first pad array 120 . Accordingly, the dummy array 140 may include substantially the same material as that of the second pad array 130 . When the second pad array 130 includes copper, the dummy array 140 may also include copper. In particular, the dummy array 140 may have a structure in which the second pads 132 are continuously extended without disconnection.

예를 들어서, 더미 어레이(140)의 면적과 제 2 패드 어레이(130)의 면적을 합산한 면적은 제 1 패드 어레이(120)의 면적의 70% 내지 100%일 수 있다. 특히, 더미 어레이(140)가 단절된 부분없이 연속적으로 연장된 구조를 갖는 것에 의해서, 제 1 패드 어레이(120)의 면적에 대한 제 2 패드 어레이(130)의 부족한 면적이 보충될 수 있다. 이에 따라, 제 1 패드 어레이(120)와 제 2 패드 어레이(130)의 상부들에 형성되는 상부 절연 패턴(170)이 균일한 두께를 가질 수 있다. 결과적으로, 제 1 패드 어레이(120)와 제 2 패드 어레이(130) 상에 형성되는 도전성 범프들도 균일한 높이를 가질 수가 있게 된다.For example, the sum of the area of the dummy array 140 and the area of the second pad array 130 may be 70% to 100% of the area of the first pad array 120 . In particular, the insufficient area of the second pad array 130 compared to the area of the first pad array 120 may be supplemented by the dummy array 140 having a structure that is continuously extended without a disconnected portion. Accordingly, the upper insulating pattern 170 formed on the upper portions of the first pad array 120 and the second pad array 130 may have a uniform thickness. As a result, the conductive bumps formed on the first pad array 120 and the second pad array 130 may also have a uniform height.

본 실시예에서, 더미 어레이(140)는 복수개의 더미 패드(dummy pad)(142)들 및 복수개의 더미 라인(dummy line)(144)들을 포함할 수 있다. 더미 패드(142)들 각각은 제 2 패드(132)들 중에서 인접한 4개의 제 2 패드(132)들 사이의 중앙부에 배치될 수 있다. 또한, 더미 패드(142)들 각각은 대략 원형 형상을 가질 수 있다. 원형의 더미 패드(142)는 제 2 패드(132)들로부터 이격되어 있을 수 있다. 더미 라인(144)들은 원형의 더미 패드(142)로부터 제 2 패드(132)들 사이를 통해서 연장될 수 있다. 따라서, 원형의 더미 패드(142)들은 더미 라인(144)들에 의해 서로 연결될 수 있다. 더미 라인(144)들은 원형의 더미 패드(142)들의 직교하는 2개의 중심선들을 따라 연장되어 서로 직교를 이룰 수 있다. 더미 라인(144)들은 제 2 패드(132)들로부터 이격될 수 있다. 또한, 더미 라인(144)들은 균일한 폭을 가질 수 있다. 다른 실시예로서, 더미 라인(144)들의 폭은 균일하지 않을 수도 있다.In this embodiment, the dummy array 140 may include a plurality of dummy pads 142 and a plurality of dummy lines 144 . Each of the dummy pads 142 may be disposed at a central portion between four adjacent second pads 132 among the second pads 132 . Also, each of the dummy pads 142 may have a substantially circular shape. The circular dummy pads 142 may be spaced apart from the second pads 132 . The dummy lines 144 may extend from the circular dummy pad 142 through between the second pads 132 . Accordingly, the circular dummy pads 142 may be connected to each other by the dummy lines 144 . The dummy lines 144 may extend along two orthogonal center lines of the circular dummy pads 142 to be orthogonal to each other. The dummy lines 144 may be spaced apart from the second pads 132 . Also, the dummy lines 144 may have a uniform width. In another embodiment, the widths of the dummy lines 144 may not be uniform.

상기와 같은 형상을 갖는 더미 어레이(140)는 제 2 패드(132)들 사이에 형성될 수 있다. 더미 어레이(140)는 제 2 패드(132)들을 형성하는 공정을 통해서 형성될 수 있다. 다른 실시예로서, 제 2 패드(132)들 사이에 접지층이 형성되어 있는 경우, 접지층을 부분적으로 제거하여 더미 어레이(140)를 형성할 수도 있다. The dummy array 140 having the above shape may be formed between the second pads 132 . The dummy array 140 may be formed through a process of forming the second pads 132 . As another embodiment, when a ground layer is formed between the second pads 132 , the dummy array 140 may be formed by partially removing the ground layer.

도 3은 본 발명의 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.3 is a plan view illustrating a package substrate according to another embodiment of the present invention.

본 실시예에 따른 패키지 기판(100a)은 더미 어레이를 제외하고는 도 1에 도시된 패키지 기판(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.The package substrate 100a according to the present embodiment may include substantially the same components as those of the package substrate 100 illustrated in FIG. 1 , except for the dummy array. Accordingly, the same components are denoted by the same reference numerals, and repeated descriptions of the same components may be omitted.

도 3을 참조하면, 더미 어레이(150)는 복수개의 더미 패드(152)들 및 복수개의 더미 라인(154)들을 포함할 수 있다. 더미 패드(152)들 각각은 제 2 패드(132)들 중에서 인접한 4개의 제 2 패드(132)들 사이의 중앙부에 배치될 수 있다. 또한, 더미 패드(152)들 각각은 대략 직사각형, 구체적으로는 마름모꼴 형상을 가질 수 있다. 마름모꼴 형상의 더미 패드(152)는 제 2 패드(132)들로부터 이격되어 있을 수 있다. 더미 라인(154)들은 마름모꼴 형상의 더미 패드(152)의 꼭지점들로부터 제 2 패드(132)들 사이를 통해서 연장되어 서로 직교를 이룰 수 있다. 더미 라인(154)들은 제 2 패드(132)들로부터 이격될 수 있다. 또한, 더미 라인(154)들은 균일한 폭을 가질 수 있다. 다른 실시예로서, 더미 라인(154)들의 폭은 균일하지 않을 수도 있다.Referring to FIG. 3 , the dummy array 150 may include a plurality of dummy pads 152 and a plurality of dummy lines 154 . Each of the dummy pads 152 may be disposed at a central portion between four adjacent second pads 132 among the second pads 132 . In addition, each of the dummy pads 152 may have a substantially rectangular shape, specifically, a rhombic shape. The rhombus-shaped dummy pad 152 may be spaced apart from the second pads 132 . The dummy lines 154 may extend from the vertices of the rhombus-shaped dummy pad 152 through between the second pads 132 to be orthogonal to each other. The dummy lines 154 may be spaced apart from the second pads 132 . Also, the dummy lines 154 may have a uniform width. In another embodiment, the widths of the dummy lines 154 may not be uniform.

도 4는 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.4 is a plan view showing a package substrate according to another embodiment of the present invention.

본 실시예에 따른 패키지 기판(100b)은 더미 어레이를 제외하고는 도 1에 도시된 패키지 기판(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.The package substrate 100b according to the present embodiment may include substantially the same components as those of the package substrate 100 illustrated in FIG. 1 , except for the dummy array. Accordingly, the same components are denoted by the same reference numerals, and repeated descriptions of the same components may be omitted.

도 4를 참조하면, 더미 어레이(160)는 복수개의 제 1 더미 라인(162)들 및 복수개의 제 2 더미 라인(164)들을 포함할 수 있다. 제 1 더미 라인(162)들은 제 2 패드(132)들 사이를 통해서 제 1 방향을 따라 연장될 수 있다. 제 2 더미 라인(164)들은 제 2 패드(132)들 사이를 통해서 제 1 방향과 직교하는 제 2 방향을 따라 연장될 수 있다. 따라서, 제 1 더미 라인(162)들과 제 2 더미 라인(164)들은 서로 직교를 이룰 수 있다. 즉, 제 1 더미 라인(162)들과 제 2 더미 라인(164)들은 인접한 4개의 제 2 패드(132)들의 중앙부에서 서로 교차할 수 있다. 제 1 더미 라인(162)들과 제 2 더미 라인(164)들은 제 2 패드(132)들로부터 이격될 수 있다. 또한, 제 1 더미 라인(162)들과 제 2 더미 라인(164)들은 균일한 폭을 가질 수 있다. 다른 실시예로서, 제 1 더미 라인(162)들과 제 2 더미 라인(164)들은 서로 다른 폭들을 가질 수도 있다.Referring to FIG. 4 , the dummy array 160 may include a plurality of first dummy lines 162 and a plurality of second dummy lines 164 . The first dummy lines 162 may extend in the first direction through between the second pads 132 . The second dummy lines 164 may extend in a second direction perpendicular to the first direction through between the second pads 132 . Accordingly, the first dummy lines 162 and the second dummy lines 164 may be orthogonal to each other. That is, the first dummy lines 162 and the second dummy lines 164 may cross each other at the central portions of the four adjacent second pads 132 . The first dummy lines 162 and the second dummy lines 164 may be spaced apart from the second pads 132 . Also, the first dummy lines 162 and the second dummy lines 164 may have uniform widths. As another embodiment, the first dummy lines 162 and the second dummy lines 164 may have different widths.

도 5는 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.5 is a plan view illustrating a package substrate according to another embodiment of the present invention.

도 5를 참조하면, 본 실시예에 따른 패키지 기판(100c)은 절연 기판(110), 제 1 패드 어레이(120c), 제 2 패드 어레이(130c) 및 하부 패드(190)들을 포함할 수 있다.Referring to FIG. 5 , the package substrate 100c according to the present embodiment may include an insulating substrate 110 , a first pad array 120c , a second pad array 130c , and lower pads 190 .

절연 기판(110)은 도 1에 도시된 절연 기판(110)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 본 실시예의 절연 기판(110)에 대한 반복 설명은 생략할 수 있다. 하부 패드(190)들은 절연 기판(110)의 하부면에 배치될 수 있다. 하부 패드(190)들은 도전 라인들의 하단들에 연결될 수 있다.The insulating substrate 110 may have substantially the same structure as that of the insulating substrate 110 shown in FIG. 1 . Accordingly, a repeated description of the insulating substrate 110 of the present embodiment may be omitted. The lower pads 190 may be disposed on the lower surface of the insulating substrate 110 . The lower pads 190 may be connected to lower ends of the conductive lines.

제 1 패드 어레이(120c)는 복수개의 제 1 패드(122c)들을 포함할 수 있다. 제 1 패드(122c)들은 절연 기판(110)의 상부면에 배치될 수 있다. 제 1 패드(122c)들 각각은 제 1 크기를 가질 수 있다. 제 1 패드(122c)들은 절연 기판(110)의 도전 라인들의 상단에 연결될 수 있다. 제 1 패드(122c)들은 좌우 균일한 간격을 두고 배열될 수 있다. 본 실시예에서, 제 1 패드(122c)들은 제 1 피치(P1)를 두고 배열될 수 있다. 제 1 패드(122)들은 구리(Cu)와 같은 도전 물질을 포함할 수 있다. The first pad array 120c may include a plurality of first pads 122c. The first pads 122c may be disposed on the upper surface of the insulating substrate 110 . Each of the first pads 122c may have a first size. The first pads 122c may be connected to upper ends of the conductive lines of the insulating substrate 110 . The first pads 122c may be arranged with uniform left and right intervals. In this embodiment, the first pads 122c may be arranged with a first pitch P1. The first pads 122 may include a conductive material such as copper (Cu).

제 2 패드 어레이(130c)는 복수개의 제 2 패드(132c)들을 포함할 수 있다. 제 2 패드(132c)들은 절연 기판(110)의 상부면에 배치될 수 있다. 제 2 패드(132c)들은 절연 기판(110)의 도전 라인들의 상단에 연결될 수 있다. 제 2 패드(132c)들은 구리(Cu)와 같은 도전 물질을 포함할 수 있다. 제 2 패드(132c)들은 좌우 균일한 간격을 두고 배열될 수 있다. 제 2 패드(132c)들은 제 2 피치(P2)를 두고 배열될 수 있다. 제 2 피치(P2)는 제 1 피치(P1)보다 넓을 수 있다. 따라서, 제 1 패드(122c)들이 제 2 패드(132c)들보다 조밀하게 배열될 수 있다.The second pad array 130c may include a plurality of second pads 132c. The second pads 132c may be disposed on the upper surface of the insulating substrate 110 . The second pads 132c may be connected to upper ends of the conductive lines of the insulating substrate 110 . The second pads 132c may include a conductive material such as copper (Cu). The second pads 132c may be arranged with a uniform left and right intervals. The second pads 132c may be arranged at a second pitch P2 . The second pitch P2 may be wider than the first pitch P1 . Accordingly, the first pads 122c may be arranged more densely than the second pads 132c.

본 실시예에서, 제 2 패드(132c)들 각각은 제 2 크기를 가질 수 있다. 제 2 크기는 제 1 크기보다 넓을 수 있다. 즉, 제 2 패드(132c)는 제 1 패드(122c)보다 넓은 면적을 가질 수 있다. 비록 제 2 패드(132c)들이 제 1 패드(122c)들 사이의 제 1 피치(P1)보다 넓은 제 2 피치(P2) 간격으로 배열되지만, 제 2 패드(132c)의 크기가 제 1 패드(122c)의 크기보다 넓으므로, 절연 기판(110)의 상부면의 동일한 면적 내에서 제 2 패드(132c)들이 점유하는 전체 면적이 제 1 패드(122c)들이 점유하는 전체 면적에 근접하거나 또는 실질적으로 동일할 수 있다. In this embodiment, each of the second pads 132c may have a second size. The second size may be wider than the first size. That is, the second pad 132c may have a larger area than the first pad 122c. Although the second pads 132c are arranged at an interval of a second pitch P2 wider than the first pitch P1 between the first pads 122c, the size of the second pads 132c is different from that of the first pads 122c. ), so that the total area occupied by the second pads 132c within the same area of the upper surface of the insulating substrate 110 is close to or substantially equal to the total area occupied by the first pads 122c. can do.

예를 들어서, 제 2 패드 어레이(130c)의 면적은 제 1 패드 어레이(120c)의 면적의 70% 내지 100%일 수 있다. 제 1 크기를 갖는 제 1 패드(122c)를 포함하는 제 1 패드 어레이(120c)와 제 1 크기보다 넓은 제 2 크기를 갖는 제 2 패드(132c)를 포함하는 제 2 패드 어레이(130c)의 상부들에 형성되는 상부 절연 패턴(170)이 균일한 두께를 가질 수 있다. 결과적으로, 제 1 패드 어레이(120c)와 제 2 패드 어레이(130c) 상에 형성되는 도전성 범프들도 균일한 높이를 가질 수가 있게 된다.For example, the area of the second pad array 130c may be 70% to 100% of the area of the first pad array 120c. The upper portion of the first pad array 120c including the first pad 122c having a first size and the second pad array 130c including the second pad 132c having a second size wider than the first size The upper insulating pattern 170 formed on the poles may have a uniform thickness. As a result, the conductive bumps formed on the first pad array 120c and the second pad array 130c may also have a uniform height.

도 6은 도 1에 도시된 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.6 is a cross-sectional view illustrating a semiconductor package including the package substrate shown in FIG. 1 .

도 6을 참조하면, 본 실시예에 따른 반도체 패키지(200)는 2.5D 스택형 패키지를 포함할 수 있다. 따라서, 반도체 패키지(200)는 패키지 기판(100), 인터포저(interposer)(210), 도전성 범프(conductive bump)(220)들, 더미 범프(dummy bump)(225)들, 적어도 하나의 제 1 반도체 칩(230), 적어도 하나의 제 2 반도체 칩(240), 몰딩 부재(molding member)(250), 히트 스프레더(heat spreader)(260) 및 외부접속단자(external terminal)(270)들을 포함할 수 있다.Referring to FIG. 6 , the semiconductor package 200 according to the present embodiment may include a 2.5D stack type package. Accordingly, the semiconductor package 200 includes a package substrate 100 , an interposer 210 , conductive bumps 220 , dummy bumps 225 , and at least one first a semiconductor chip 230 , at least one second semiconductor chip 240 , a molding member 250 , a heat spreader 260 , and external terminals 270 . can

도 6에 도시된 패키지 기판(100)은 도 2에 도시된 패키지 기판(100)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 도 6에 도시된 패키지 기판(100)에 대한 반복 설명은 생략할 수 있다. 다른 실시예로서, 반도체 패키지(200)는 도 3에 도시된 패키지 기판(100a), 도 4에 도시된 패키지 기판(100b) 또는 도 5에 도시된 패키지 기판(100c)을 포함할 수도 있다.The package substrate 100 illustrated in FIG. 6 may have substantially the same structure as that of the package substrate 100 illustrated in FIG. 2 . Accordingly, a repeated description of the package substrate 100 illustrated in FIG. 6 may be omitted. As another embodiment, the semiconductor package 200 may include the package substrate 100a illustrated in FIG. 3 , the package substrate 100b illustrated in FIG. 4 , or the package substrate 100c illustrated in FIG. 5 .

인터포저(210)는 패키지 기판(100)의 상부에 배치될 수 있다. 인터포저(210)는 복수개의 상부 패드(212)들, 복수개의 하부 패드(214)들 및 도전성 포스트(post)(216)들을 포함할 수 있다. 상부 패드(212)들은 인터포저(210)의 상부면에 배치될 수 있다. 하부 패드(214)들은 인터포저(210)의 하부면에 배치될 수 있다. 도전성 포스트(216)들은 인터포저(210)의 내부에 수직 방향을 따라 형성되어, 상부 패드(212)들과 하부 패드(214)들을 전기적으로 연결시킬 수 있다.The interposer 210 may be disposed on the package substrate 100 . The interposer 210 may include a plurality of upper pads 212 , a plurality of lower pads 214 , and conductive posts 216 . The upper pads 212 may be disposed on the upper surface of the interposer 210 . The lower pads 214 may be disposed on a lower surface of the interposer 210 . The conductive posts 216 may be formed in a vertical direction inside the interposer 210 to electrically connect the upper pads 212 and the lower pads 214 .

하부 패드(214)들 중 패키지 기판(100)의 제 1 패드 어레이(120)의 상부에 배치된 하부 패드(214)들은 제 1 패드 어레이(120)의 제 1 피치(P1)와 대응하는 피치로 배열될 수 있다. 하부 패드(214)들 중 패키지 기판(100)의 제 2 패드 어레이(130)의 상부에 배치된 하부 패드(214)들은 제 2 패드 어레이(130)의 제 2 피치(P2)와 대응하는 피치로 배열될 수 있다.Among the lower pads 214 , the lower pads 214 disposed on the first pad array 120 of the package substrate 100 have a pitch corresponding to the first pitch P1 of the first pad array 120 . can be arranged. Among the lower pads 214 , the lower pads 214 disposed on the second pad array 130 of the package substrate 100 have a pitch corresponding to the second pitch P2 of the second pad array 130 . can be arranged.

도전성 범프(220)들은 패키지 기판(100)과 인터포저(210) 사이에 개재되어, 패키지 기판(100)과 인터포저(210)를 전기적으로 연결시킬 수 있다. 구체적으로, 도전성 범프(220)들은 패키지 기판(100)의 제 1 패드(122)들과 제 2 패드(132)들을 인터포저(210)의 하부 패드(214)들에 전기적으로 연결시킬 수 있다. 따라서, 제 1 패드(122)들 상에 배치된 도전성 범프(220)들은 제 1 패드(122)들의 제 1 피치(P1)와 대응하는 피치로 배열될 수 있다. 또한, 제 2 패드(132)들 상에 배치된 도전성 범프(220)들은 제 2 패드(132)들의 제 2 피치(P2)와 대응하는 피치로 배열될 수 있다.The conductive bumps 220 may be interposed between the package substrate 100 and the interposer 210 to electrically connect the package substrate 100 and the interposer 210 . Specifically, the conductive bumps 220 may electrically connect the first pads 122 and the second pads 132 of the package substrate 100 to the lower pads 214 of the interposer 210 . Accordingly, the conductive bumps 220 disposed on the first pads 122 may be arranged at a pitch corresponding to the first pitch P1 of the first pads 122 . Also, the conductive bumps 220 disposed on the second pads 132 may be arranged at a pitch corresponding to the second pitch P2 of the second pads 132 .

더미 범프(225)들은 더미 어레이(140) 상에 배치될 수 있다. 도전성 범프(220)들들은 상부 절연 패턴(170)의 오프닝들을 통해 노출된 제 1 패드(122)들과 제 2 패드(132)들에 대한 도금 공정을 통해서 형성될 수 있다. 또한, 더미 범프(225)들도 상부 절연 패턴(170)의 오프닝을 통해 노출된 더미 어레이(140)에 대한 도금 공정을 통해 형성될 수 있다. 즉, 도전성 범프(220)들과 더미 범프(225)들은 하나의 도금 공정을 통해서 동시에 형성될 수 있다.The dummy bumps 225 may be disposed on the dummy array 140 . The conductive bumps 220 may be formed through a plating process on the first pads 122 and the second pads 132 exposed through the openings of the upper insulating pattern 170 . Also, the dummy bumps 225 may be formed through a plating process for the dummy array 140 exposed through the opening of the upper insulating pattern 170 . That is, the conductive bumps 220 and the dummy bumps 225 may be simultaneously formed through one plating process.

전술한 바와 같이, 더미 어레이(140)의 면적과 제 2 패드 어레이(130)의 면적을 합산한 면적은 제 1 패드 어레이(120)의 면적의 70% 내지 100%이므로, 상부 절연 패턴(170)은 균일한 두께를 가질 수가 있다. 이에 따라, 제 1 패드(122)들과 제 2 패드(132)들 상에 형성된 도전성 범프(220)들도 균일한 높이를 가질 수가 있게 된다. 따라서, 인터포저(210)의 하부 패드(214)들과 도전성 범프(220)들 사이의 전기적 접촉 신뢰도가 향상될 수 있다.As described above, since the sum of the area of the dummy array 140 and the area of the second pad array 130 is 70% to 100% of the area of the first pad array 120 , the upper insulating pattern 170 . may have a uniform thickness. Accordingly, the conductive bumps 220 formed on the first pads 122 and the second pads 132 may also have a uniform height. Accordingly, electrical contact reliability between the lower pads 214 of the interposer 210 and the conductive bumps 220 may be improved.

제 1 반도체 칩(230)은 인터포저(210)의 상부면에 배치될 수 있다. 제 1 반도체 칩(230)은 도전성 범프(235)들을 매개로 인터포저(210)의 상부 패드들에 전기적으로 연결될 수 있다. 제 1 반도체 칩(230)은 중앙 처리 유닛(Central Processing Unit : CPU), 그래픽 처리 유닛(Graphic Processing Unit : GPU) 등을 포함할 수 있다.The first semiconductor chip 230 may be disposed on the upper surface of the interposer 210 . The first semiconductor chip 230 may be electrically connected to upper pads of the interposer 210 via conductive bumps 235 . The first semiconductor chip 230 may include a central processing unit (CPU), a graphic processing unit (GPU), and the like.

제 2 반도체 칩(240)은 인터포저(210)의 상부면에 배치될 수 있다. 제 2 반도체 칩(240)은 도전성 범프(245)들을 매개로 인터포저(210)의 상부 패드들에 전기적으로 연결될 수 있다. 제 2 반도체 칩(240)은 순차적으로 적층된 버퍼 칩 및 복수개의 광대역폭 메모리(High Bandwidth Memory : HBM) 칩들을 포함할 수 있다.The second semiconductor chip 240 may be disposed on the upper surface of the interposer 210 . The second semiconductor chip 240 may be electrically connected to upper pads of the interposer 210 via conductive bumps 245 . The second semiconductor chip 240 may include a sequentially stacked buffer chip and a plurality of high bandwidth memory (HBM) chips.

몰딩 부재(250)는 인터포저(210)의 상부면에 형성되어, 제 1 반도체 칩(230)과 제 2 반도체 칩(240)의 측면들을 둘러쌀 수 있다. 따라서, 제 1 반도체 칩(230)과 제 2 반도체 칩(240)의 상부면들은 위로 노출될 수 있다. 몰딩 부재(250)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.The molding member 250 may be formed on the upper surface of the interposer 210 to surround side surfaces of the first semiconductor chip 230 and the second semiconductor chip 240 . Accordingly, upper surfaces of the first semiconductor chip 230 and the second semiconductor chip 240 may be exposed upward. The molding member 250 may include an epoxy molding compound (EMC).

히트 스프레더(260)는 제 1 반도체 칩(230)과 제 2 반도체 칩(240)의 상부면들에 부착될 수 있다. 히트 스프레더(260)는 제 1 반도체 칩(230)과 제 2 반도체 칩(240)에서 발생된 열을 반도체 패키지(200)의 외부로 신속하게 방출시킬 수 있다.The heat spreader 260 may be attached to upper surfaces of the first semiconductor chip 230 and the second semiconductor chip 240 . The heat spreader 260 may rapidly dissipate heat generated in the first semiconductor chip 230 and the second semiconductor chip 240 to the outside of the semiconductor package 200 .

외부접속단자(270)들은 패키지 기판(100)의 하부 패드(190)들에 실장될 수 있다. 외부접속단자(270)들은 솔더 볼들을 포함할 수 있다.The external connection terminals 270 may be mounted on the lower pads 190 of the package substrate 100 . The external connection terminals 270 may include solder balls.

한편, 본 실시예에서는, 패키지 기판들이 2.5D 스택형 반도체 패키지(200)에 적용되는 것으로 예시하였으나, 본 실시예의 패키지 기판들은 2.5D 스택형 이외에 다른 여러 가지 구조들을 갖는 반도체 패키지들에도 적용될 수 있다.Meanwhile, in this embodiment, the package substrates are exemplified as being applied to the 2.5D stacked semiconductor package 200, but the package substrates of this embodiment may also be applied to semiconductor packages having various structures other than the 2.5D stacked type. .

상기된 본 실시예들에 따르면, 제 1 패드 어레이의 제 1 피치보다 넓은 제 2 피치로 배열된 제 2 패드 어레이 내에 단절된 부분없이 연속적으로 연장된 더미 어레이가 배열될 수 있다. 제 1 패드 어레이에 대한 제 2 패드 어레이의 부족한 면적이 더미 어레이로 보충될 수가 있다. 따라서, 패키지 기판 상에 실장되는 도전성 범프들이 균일한 두께를 가질 수가 있다.According to the present exemplary embodiments described above, a dummy array continuously extending without disconnection may be arranged in the second pad array arranged at a second pitch wider than the first pitch of the first pad array. The insufficient area of the second pad array with respect to the first pad array can be compensated with a dummy array. Accordingly, the conductive bumps mounted on the package substrate may have a uniform thickness.

상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 챔버로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to preferred embodiments of the present invention, those skilled in the art can variously modify the present invention without departing from the spirit and chamber of the present invention as set forth in the claims below. and may be changed.

110 ; 절연 기판 120 ; 제 1 패드 어레이
122 ; 제 1 패드 130 ; 제 2 패드 어레이
132 ; 제 2 패드 140, 150, 160 ; 더미 어레이
142, 152 ; 더미 패드 144, 154 ; 더미 라인
162 ; 제 1 더미 라인 164 ; 제 2 더미 라인
170 ; 상부 절연 패턴 180 ; 하부 절연 패턴
190 ; 하부 패드 210 ; 인터포저
212 ; 상부 패드 214 ; 하부 패드
216 ; 도전성 포스트 220 ; 도전성 범프
230 ; 제 1 반도체 칩 235 ; 도전성 범프
240 ; 제 2 반도체 칩 245 ; 도전성 범프
250 ; 몰딩 부재 260 ; 히트 스프레더
270 ; 외부접속단자110 ; insulating substrate 120 ; first pad array
122; first pad 130 ; second pad array
132; second pad 140 , 150 , 160 ; dummy array
142, 152; dummy pads 144, 154; dummy line
162; first dummy line 164 ; 2nd dummy line
170 ; upper insulating pattern 180 ; Bottom Insulation Pattern
190 ; lower pad 210 ; interposer
212; upper pad 214 ; lower pad
216 ; conductive post 220 ; conductive bump
230 ; a first semiconductor chip 235 ; conductive bump
240 ; a second semiconductor chip 245; conductive bump
250 ; molding member 260; heat spreader
270 ; external connection terminal

Claims (10)

절연 기판;
상기 절연 기판의 표면에 제 1 피치로 배열된 복수개의 제 1 패드들을 포함하는 제 1 패드 어레이;
상기 절연 기판의 표면에 상기 제 1 피치보다 넓은 제 2 피치로 배열되고, 상기 제 1 패드의 크기와 동일한 크기를 갖는 제 2 패드들을 포함하는 제 2 패드 어레이; 및
상기 제 2 패드들 사이에서 단절된 부분없이 연속적으로 연장된 더미 어레이를 포함하는 패키지 기판.insulated substrate;
a first pad array including a plurality of first pads arranged at a first pitch on a surface of the insulating substrate;
a second pad array disposed on the surface of the insulating substrate at a second pitch wider than the first pitch and including second pads having the same size as the first pad; and
and a dummy array continuously extending without disconnection between the second pads. 제 1 항에 있어서, 상기 제 2 패드 어레이의 면적과 상기 더미 어레이의 면적을 합산한 면적은 상기 제 1 패드 어레이의 면적의 70% 내지 100%인 패키지 기판.The package substrate of claim 1 , wherein the sum of the area of the second pad array and the area of the dummy array is 70% to 100% of the area of the first pad array. 제 1 항에 있어서, 상기 더미 어레이는
상기 제 2 패드들 중에서 이웃하는 제 2 패드들 사이에 배치된 더미 패드들; 및
상기 더미 패드들로부터 상기 제 2 패드들 사이에서 연장되어 상기 더미 패드들을 서로 연결시키는 더미 라인들을 포함하는 패키지 기판.The method of claim 1, wherein the dummy array
dummy pads disposed between adjacent second pads among the second pads; and
and dummy lines extending between the second pads from the dummy pads and connecting the dummy pads to each other. 제 3 항에 있어서, 상기 더미 패드들 각각은 상기 이웃하는 4개의 제 2 패드들 사이의 중앙부에 배치된 패키지 기판.The package substrate of claim 3 , wherein each of the dummy pads is disposed in a central portion between the four adjacent second pads. 제 3 항에 있어서, 상기 더미 패드들 각각은 원형 또는 직사각형 형상을 갖는 패키지 기판.The package substrate of claim 3 , wherein each of the dummy pads has a circular or rectangular shape. 제 3 항에 있어서, 상기 더미 라인들은 서로 직교하는 패키지 기판.The package substrate of claim 3 , wherein the dummy lines are orthogonal to each other. 제 1 항에 있어서, 상기 더미 어레이들은 상기 제 2 패드들 사이에서 연장되어 서로 교차하는 복수개의 더미 라인들을 포함하는 패키지 기판.The package substrate of claim 1 , wherein the dummy arrays include a plurality of dummy lines extending between the second pads and crossing each other. 제 7 항에 있어서, 상기 더미 라인들은 서로 직교하는 패키지 기판.The package substrate of claim 7 , wherein the dummy lines are orthogonal to each other. 절연 기판, 상기 절연 기판의 상부면에 제 1 피치로 배열된 복수개의 제 1 패드들을 포함하는 제 1 패드 어레이, 상기 절연 기판의 상부면에 상기 제 1 피치보다 넓은 제 2 피치로 배열되고 상기 제 1 패드의 크기와 동일한 크기를 갖는 제 2 패드들을 포함하는 제 2 패드 어레이, 및 상기 제 2 패드들 사이에서 단절된 부분없이 연속적으로 연장된 더미 어레이를 포함하는 패키지 기판;
상기 패키지 기판의 상부에 배치된 인터포저;
상기 제 1 패드 어레이와 상기 인터포저 사이에 배치된 제 1 도전성 범프 어레이;
상기 제 2 패드 어레이와 상기 인터포저 사이에 배치된 제 2 도전성 범프 어레이;
상기 더미 어레이와 상기 인터포저 사이에 배치된 더미 범프 어레이;
상기 인터포저의 상부면에 배치된 적어도 하나의 제 1 반도체 칩; 및
상기 인터포저의 상부면에 배치된 적어도 하나의 제 2 반도체 칩을 포함하는 반도체 패키지.an insulating substrate, a first pad array including a plurality of first pads arranged at a first pitch on an upper surface of the insulating substrate, and a second pitch arranged on the upper surface of the insulating substrate at a second pitch wider than the first pitch A package substrate comprising: a package substrate including a second pad array including second pads having the same size as that of the first pad, and a dummy array continuously extending without disconnection between the second pads;
an interposer disposed on the package substrate;
a first conductive bump array disposed between the first pad array and the interposer;
a second conductive bump array disposed between the second pad array and the interposer;
a dummy bump array disposed between the dummy array and the interposer;
at least one first semiconductor chip disposed on an upper surface of the interposer; and
and at least one second semiconductor chip disposed on an upper surface of the interposer. 제 9 항에 있어서, 상기 절연 기판의 상부면에 형성되어 상기 제 1 및 제 2 패드 어레이들과 상기 더미 어레이를 노출시키는 절연 패턴을 더 포함하는 반도체 패키지.
The semiconductor package of claim 9 , further comprising an insulating pattern formed on an upper surface of the insulating substrate to expose the first and second pad arrays and the dummy array.
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