KR20210128876A - 고성능 통신 시스템을 위한 저 잡음 증폭기 - Google Patents

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Abstract

고성능 통신 시스템을 위한 저 잡음 증폭기가 제시된다. 본 발명에서 제안하는 고성능 통신 시스템을 위한 저 잡음 증폭기는 입력 매칭 네트워크 및 피드백을 제공하고, 차등 배열로 작동하여 노이즈와 고조파 왜곡을 최소화하는 공통 게이트(Common Gate; CG) 경로; 및 출력 단부에서 반대 위상을 갖는 동일한 신호를 결합하고 증폭함으로써 노이즈를 제거하고, 차등 배열로 작동하여 노이즈와 균등한 고조파 왜곡을 최소화하는 두 단의 공통 소스(Common Source; CS) 경로를 포함한다.

Description

고성능 통신 시스템을 위한 저 잡음 증폭기{Low-noise Amplifier for High Performance Communication Systems}
본 발명은 고성능 통신 시스템을 위한 저 잡음 증폭기에 관한 것이다.
전용 단거리 통신(Dedicated Short Range Communications; DSRC)은 일반적으로 자동차 사용, 예를 들어 전자 요금 징수(Electronic Toll Collection; ETC) 시스템을 위해 설계된 단거리 무선 통신이다. ETC 시스템은 요금소와 차량 간의 정보 교환을 가능하게 한다. 이러한 시스템은 차량 내부에 설치되며 대개 배터리 없이 작동된다. 따라서, 이러한 송수신기 내부에서 활용되는 LNA는 최소 전력 소비량을 가지며 온칩에 완전히 통합되어야 한다.
LNA 설계에서 공통 소스(Common Source; CS) 입력 단계는 우수한 노이즈 성능을 달성할 수 있다. 그러나 선형성을 저하시키고 입력 매칭의 민감도를 높인다. 반면 공통 게이트(Common Gate; CG) 증폭기는 광대역 작동, 단순 임피던스 매칭 네트워크, CS 증폭기보다 선형성이 뛰어나다. 종래기술의 CG LNA는 피드백 기법을 사용하여 더욱 뛰어난 성능을 달성한다. 단, 배터리 없는 용도에 사용하기 위해서는 전력 소비량이 여전히 높다(다시 말해, >3mW). 전술한 문제를 완화하기 위해, LNA를 제거하는 이중 입력 노이즈가 제안된다. 듀얼 CG 교차 커플링 기법과 CS 노이즈 취소 아키텍처를 채택함으로써 게인 수치와 노이즈 수치를 모두 크게 개선할 수 있다. 또한, 최적의 액티브/패시브 장치 사이징을 보장하고 제안된 LNA에 대한 최상의 성능(다시 말해, NF, 신호 반사 및 게인)을 달성하기 위해 진화 알고리즘을 활용한다. 종래기술에서는 에너지 효율과 성능을 크게 향상시키기 위해 중요한 서브 블록에 활용된 최적화 접근법을 제시하였다.
본 발명이 이루고자 하는 기술적 과제는 회로의 노이즈를 감소시키고 복잡한 임피던스 매칭 네트워크를 사용하지 않으며 결과적으로 전력 소비를 감소시키기 위한 고성능 통신 시스템을 위한 저 잡음 증폭기를 제공하는데 있다.
일 측면에 있어서, 본 발명에서 제안하는 고성능 통신 시스템을 위한 저 잡음 증폭기는 입력 매칭 네트워크 및 피드백을 제공하고, 차등 배열로 작동하여 노이즈와 고조파 왜곡을 최소화하는 공통 게이트(Common Gate; CG) 경로; 및 출력 단부에서 반대 위상을 갖는 동일한 신호를 결합하고 증폭함으로써 노이즈를 제거하고, 차등 배열로 작동하여 노이즈와 균등한 고조파 왜곡을 최소화하는 두 단의 공통 소스(Common Source; CS) 경로를 포함한다.
공통 게이트 경로는 6개의 트랜지스터(M1, M2, M3, M4, M5 및 M6)를 포함하고, 입력 트탠지스터(M1, M2)에서 발생하는 열 노이즈를 감소시키고, 저 잡음 증폭 게인을 증가시키기 위해 용량성 교차 커플링을 적용한다.
저 잡음 증폭 게인을 증가시키기 위해 M3 트랜지스터 및 M4 트랜지스터는 각 M1 트랜지스터 및 M2 트랜지스터에 계단식으로 배열되고, 공통 게이트 경로는 입력과 출력 간 분리를 통해 충분한 피드스루를 제공한다.
저 잡음 증폭 게인을 증가시키기 위해 M5 트랜지스터 및 M6 트랜지스터는 교차 커플링된다.
공통 게이트 경로는 입력 매칭을 위해 온칩 인덕터(L1 및 L2)를 사용하고, 온칩 인덕터(L1 및 L2)를 통해 공통 게이트 경로에서 입력 신호가 접지로 전도되지 않도록 방지한다.
두 단의 공통 소스 경로는 4개의 트랜지스터(M7, M9, M11 및 M13)를 포함하는 제1 공통 소스 경로 및 4개의 트랜지스터(M8, M10, M12 및 M14)를 포함하는 제2 공통 소스 경로를 포함하고, 제1 공통 소스 및 제2 공통 소스 경로에서 트랜지스터들은 계단식으로 배열되고, PVT 변동에 대한 유연성을 높이기 위해 M13 트랜지스터, M14 트랜지스터 및 바이어스 저항(Vbias7)은 두 개의 조정 가능한 테일 전류 소스를 형성한다.
제안하는 고성능 통신 시스템을 위한 저 잡음 증폭기는 최적의 전력 효율성, 신호 반사, 포워드 게인 및 노이즈 수치를 달성하기 위해 유전 알고리즘을 이용하는 진화 프로세스를 통해 모든 설계 매개변수를 동시에 고려하여 성능 트레이드오프를 평가함으로써 최적 설계 매개변수를 찾는다.
본 발명의 실시예들에 따른 고성능 통신 시스템을 위한 저 잡음 증폭기를 통해 회로의 노이즈를 감소시키고 복잡한 임피던스 매칭 네트워크를 사용하지 않으며 결과적으로 전력 소비를 감소시킬 수 있고, 최적의 전력 효율성, 신호 반사, 포워드 게인 및 노이즈 수치를 달성하기 위해 유전 알고리즘을 이용하는 진화 프로세스를 통해 모든 설계 매개변수를 동시에 고려하여 성능 트레이드오프를 평가함으로써 최적 설계 매개변수를 찾을 수 있다.
도 1은 본 발명의 일 실시예에 따른 고성능 통신 시스템을 위한 저 잡음 증폭기의 회로를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 유전 알고리즘을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 고성능 통신 시스템을 위한 저 잡음 증폭기의 시뮬레이션 파형을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 LNA의 레이아웃을 나타내는 도면이다.
본 발명에서는 5.8GHz 교차 커플링 노이즈를 제거하는 전용 단거리 통신을 위한 노이즈 증폭기(Low Noise Amplifier; LNA)가 제시된다. 교차 커플링 기법은 회로의 노이즈를 감쇠시키고 복잡한 임피던스 매칭 네트워크를 사용하지 않으며 결과적으로 전력 소비를 감소시킨다. 또한 노이즈 수치를 개선하기 위해 노이즈 취소 기법이 포함되어 있다. 성능을 더욱 향상시키기 위해 제안된 LNA에 컴퓨터 인텔리전스를 적용한다. 진화 알고리즘은 전력 및 노이즈 수치(Noise Figure; NF)와 같은 최적의 성능 트레이드오프를 평가하고 제안된 LNA의 최적 설계 지점을 찾기 위해 이용된다. 제안된 LNA는 0.13μm CMOS 기술로 시뮬레이션되었으며 최소 2.6dB의 노이즈 수치(NF), -20dB의 입력반사계수(S11), -10dBm의 3차 교차점(IIP3)으로 20dB의 게인(gain)을 얻는다. 또한 0.7V 공급 하에서 총 1.9mW의 전력을 소비한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 고성능 통신 시스템을 위한 저 잡음 증폭기의 회로를 나타낸다.
제안하는 고성능 통신 시스템을 위한 저 잡음 증폭기는 공통 게이트(Common Gate; CG) 경로(110), 두 단의 공통 소스(Common Source; CS) 경로(121, 122) 및 두 단의 출력 버퍼(Output Buffer)(131, 132)를 포함한다.
공통 게이트(Common Gate; CG) 경로(110)는 입력 매칭 네트워크 및 피드백을 제공하고, 차등 배열로 작동하여 노이즈와 고조파 왜곡을 최소화한다.
공통 게이트 경로(110)는 6개의 트랜지스터(M1, M2, M3, M4, M5 및 M6)를 포함한다. 입력 트탠지스터(M1, M2)에서 발생하는 열 노이즈를 감소시키고, 저 잡음 증폭 게인을 증가시키기 위해 용량성 교차 커플링을 적용한다. 또한, 저 잡음 증폭 게인을 증가시키기 위해 M3 트랜지스터 및 M4 트랜지스터는 각 M1 트랜지스터 및 M2 트랜지스터에 계단식으로 배열되고, 공통 게이트 경로(110)는 입력과 출력 간 분리를 통해 충분한 피드스루를 제공한다. 저 잡음 증폭 게인을 증가시키기 위해 M5 트랜지스터 및 M6 트랜지스터는 교차 커플링된다.
공통 게이트 경로는 입력 매칭을 위해 온칩 인덕터(L1 및 L2)를 사용하고, 온칩 인덕터(L1 및 L2)를 통해 공통 게이트 경로에서 입력 신호가 접지로 전도되지 않도록 방지한다.
도 1은 본 발명의 실시예에 따른 ETC 시스템의 경우 5.8GHz에서 작동하는 노이즈 제거 LNA와 듀얼 용량 교차 커플링을 보여준다. LNA에 대한 입력 신호는 공통 게이트 경로(110)와 공통 소스 경로(121, 122)의 두 가지 경로에 적용된다. 두 경로는 모두 차등 배열로 작동하여 노이즈와 균등한 고조파 왜곡을 최소화한다. 공통 게이트 경로(110)는 M1 내지 M6의 트랜지스터를 포함한다. M1과 M2는 서브스레숄드(subthreshold) 영역에서 작동하며, 그 크기는 드레인-소스 전압을 줄이기 위해 큰 것으로 선택된다. 트랜지스터의 크기가 크면 큰 기생 캐패시턴스(즉, Cgs)를 유도하지만, 기생 캐패시턴스를 이용하여 간단한 입력 매칭 네트워크를 구현할 수 있다. 또한, 캐패시터 C1과 C2가 추가되어 포지티브 피드백(positive feedback)을 제공한다. 일반적으로 교차 커플링 연결은 입력-참조 노이즈(input-referred noise)를 줄이고 상호 컨덕턴스 부스팅을 제공할 수 있다. 따라서, 입력 트랜지스터(즉, M1과 M2)에서 발생하는 열 노이즈 효과를 줄이고 동시에 게인을 증가시키기 위해 제안된 LNA에 용량성 교차 커플링을 적용한다. M3 트랜지스터와 M4 트랜지스터는 각각 M1과 M2에 계단식으로 배열하여 LNA 게인을 높이고 LNA 입력과 출력 간 분리를 통해 충분한 피드스루(feedthrough)를 제공한다. 제안된 LNA는 게인 저하를 유발할 수 있는 대규모 확장된 공급장치(0.7V)에서 작동해야 하므로, 교차 커플링된 M5와 M6 트랜지스터를 통해 전체적인 게인을 더욱 증가시킨다.
온칩 인덕터 L1과 L2는 입력 매칭에 사용되며, 공통 게이트 경로 구성에서 입력 신호가 접지로 전도되지 않도록 방지한다. 입력 소스 디제너레이션 인덕터는 설계 시 노이즈와 게인을 더 가깝게 만들기 때문에 노이즈와 게인 사이의 트레이드오프가 약간 디커플링된다. 또한 인덕터는 회로를 위한 충분한 전압 헤드룸을 제공하고, 대규모 공급 스케일링(aggressively-supply scaling)을 가능하게 하며, 결국 전력 소비를 최소화할 수 있다.
또한, 본 발명의 실시예에 따르면 두 단의 셀프 바이어스 출력 버퍼(131, 132)를 연결하여 넓은 밴드 특성을 구현한다. 시스템 레벨 설계의 경우, 출력 버퍼 단을 제거하고 다른 LC 회로를 추가하여 다음 단(예를 들어, 믹서 및 변조기)와 매칭할 수 있다.
두 단의 공통 소스(Common Source; CS) 경로(121, 122)는 출력 단부에서 반대 위상을 갖는 동일한 신호를 결합하고 증폭함으로써 노이즈를 제거하고, 차등 배열로 작동하여 노이즈와 균등한 고조파 왜곡을 최소화한다.
두 단의 공통 소스 경로(121, 122)는 4개의 트랜지스터(M7, M9, M11 및 M13)를 포함하는 제1 공통 소스 경로(121) 및 4개의 트랜지스터(M8, M10, M12 및 M14)를 포함하는 제2 공통 소스 경로(122)를 포함한다.
제1 공통 소스(121) 및 제2 공통 소스 경로(122)에서 트랜지스터들은 계단식으로 배열되고, PVT 변동에 대한 유연성을 높이기 위해 M13 트랜지스터, M14 트랜지스터 및 바이어스 저항(Vbias7)은 두 개의 조정 가능한 테일 전류 소스를 형성한다.
설계 매개변수 중 노이즈는 가장 중요한 매개변수이기 때문에 공통 소스 경로를 통해 노이즈 제거 기술을 구현한다. 출력 단부에서 반대 위상을 갖는 동일한 신호를 결합하고 증폭함으로써 노이즈를 이상적으로 제거할 수 있다. 두 단의 공통 소스 경로(121, 122)에서는 트랜지스터가 계단식으로 배열되어 제로 디그리(zero degrees)의 증폭을 달성한다. PVT 변동을 극복하기 위한 유연성을 높이기 위해 M13, M14 및 바이어스 저항(Vbias7)은 두 개의 조정 가능한 테일 전류 소스를 형성한다. 테일 전류 소스를 조정함으로써 게인 및 결합 신호를 개선하여 더 나은 성능(다시 말해, 게인 및 노이즈 수치)을 달성할 수 있다.
본 발명의 실시예에 따른 고성능 통신 시스템을 위한 저 잡음 증폭기는 최적의 전력 효율성, 신호 반사, 포워드 게인 및 노이즈 수치를 달성하기 위해 유전 알고리즘을 이용하는 진화 프로세스를 통해 모든 설계 매개변수를 동시에 고려하여 성능 트레이드오프를 평가함으로써 최적 설계 매개변수를 찾을 수 있다. 도 2를 참조하여 더욱 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따른 유전 알고리즘을 설명하기 위한 도면이다.
제안된 LNA에 대한 최적의 전력 효율성, 신호 반사, 포워드 게인(forward gain) 및 노이즈 수치(NF)를 달성하기 위해 모든 설계 매개변수를 동시에 고려하여 진화 프로세스를 구현한다. 진화 프로세스는 효율적이고 강력한 유전 알고리즘(Genetic Algorithm; GA)을 이용한다. GA에서는 회로 매개변수의 공동 최적화를 구현할 때 서로 다른 성능 지표(즉, 노이즈 수치와 전력 소비량)가 서로 충돌한다. 따라서, 진화 프로세스는 규격 제한과 성능 목표를 통과하는 가장 최적의 솔루션을 결정하기 위해 Pareto-fronts가 필요하다.
먼저 제안된 LNA를 설계하고, 각 매개변수에 대한 초기 설계 값과 범위를 찾는다. 초기 설계 값은 1세대 최적점 근처에 위치하므로 GA는 최적의 전역 설계점을 찾는 능력을 높일 수 있다. GA는 또한 계산 부담과 수렴 시간을 최소화한다. 각 설계변수는 유전자(gene)라 불리며, 염색체(chromosome)는 모든 유전자로 구성되고, 모집단은 GA의 모든 염색체로 구성된다. 회로 설계 매개변수는 LNA를 시뮬레이션 하기 위해 MATLAB-HSPICE에서 입력 변수로 정의된다. 이후, GA는 매개변수 공간을 탐색하고 설계 성능을 개선한다. MATLAB는 HSPICE 출력을 이용하여 원하는 성능 목표를 평가하고 새로운 설계를 GA에 제공한다.
도 2는 GA가 구성하는 설계 변수의 염색체 문자열을 나타내고, 여기서 Lp1, Wp1f, Np1f, L1turn, L1radius, C1 …은 트랜지스터 길이, 트랜지스터 핑거(finger) 폭, 핑거 수, 인덕터의 회전 수, 인덕터의 반지름 및 캐패시턴스 변수를 각각 나타내고, p는 트랜지스터의 페어(pair) 넘버를 나타낸다. 핑거 폭과 핑거 수는 LNA 성능에 영향을 미치기 때문에 고려된다. 이후, 최적화 프로세스는 수식(1)의 적합성 함수(fitness funcion)를 사용하여 성능을 향상시킨다.
Figure pat00001
(1)
k0, k1, k2, k3, k4는 목적 가중 계수이다. k0, k2, k3, k4는 최소화하도록 선택되며 k1은 최대화되어야 한다. 예를 들어, 전력 소비량은 개인의 평균 공급 전류와 전압 공급을 곱하여 계산한다. 이 과정은 총 생성 수에 도달할 때까지 계속된다. GA는 더 나은 적합성 함수를 달성하기 위해 설계 가능한 매개변수와 가중치 벡터를 생성하고 최적화된다. 마지막으로, GA는 최적의 성능을 반영하는 최저 적합성 점수를 달성한 모든 관련 설계 매개변수를 추출한다.
도 3은 본 발명의 일 실시예에 따른 고성능 통신 시스템을 위한 저 잡음 증폭기의 시뮬레이션 파형을 나타내는 도면이다.
ETC 시스템의 진화 프로세스와 결합된 교차 커플링 및 노이즈 제거 기술을 활용하여 제안된 LNA를 0.13μm CMOS 프로세스를 이용한 Cadence SpectreRF에서 시뮬레이션하였다. 이 기법을 최적화하지 않고 LNA에 적용하면, 차동 LNA는 0.1mW를 0.7V 공급 전압에서 소비한다.
도 3과 같이 최적화 전의 전력 게인(S21)은 16dB, 입력 반사 계수(S11)는 -15.7dB, NF는 2.9dB이다. 도 3과 같이 제안된 LNA에 대한 진화 프로세스는 S11, NF, S21, 전력 소비량 등의 성능 매개변수를 각각 -21dB, 2.6dB, 20dB, 1.9mW로 개선할 수 있도록 한다. 3차 교차점(IIP3)은 제안된 설계에 대해 -10 dBm를 달성하며 최적화 시 거의 동일하다.
도 4는 본 발명의 일 실시예에 따른 LNA의 레이아웃을 나타내는 도면이다.
LNA의 면적은 패드를 포함하여 가로 1000μm, 세로 900μm이다. 표 1은 제안된 LNA와 이전 연구를 비교한 것이다.
<표 1>
Figure pat00002
공정하게 비교하기 위해 ETC 시스템에 대한 중요 변수(즉, 게인, NF, 전력 소비량)를 취하여 수식(2)를 기준으로 성능 지수(FOM)를 계산하였다.
Figure pat00003
(2)
결과적으로, 제안된 설계 방법은 유사한 밴드에서 작동하는 종래기술들에 비해 낮은 전력 소비량과 높은 게인을 가지고 있다.
본 발명에서는 DSRC 표준에 대한 진화 알고리즘과 결합된 교차 커플링 아키텍처를 갖는 5.8GHz 노이즈 제거 LNA가 제시된다. 제안된 LNA는 서브스레숄드 영역에서 작동하며 크로스 커플링 및 노이즈 제거 기법을 적용하여 전력 소비를 1.9mW로 최소화하는 데 성공했다. 진화 알고리즘은 에너지 소비량/노이즈 수치를 더 향상시키고 임피던스 매칭과 포워드 게인을 극대화하기 위해 수행된다. 따라서 제안된 설계는 2.6dB의 노이즈 수치를 달성하며 종래기술과 비교하여 우수한 성능을 보여준다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다.　 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다.　 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다.　 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다.　 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다.　 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다.　 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다.　 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.　 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.　 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.　 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.　
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (7)

  1. 입력 매칭 네트워크 및 피드백을 제공하고, 차등 배열로 작동하여 노이즈와 고조파 왜곡을 최소화하는 공통 게이트(Common Gate; CG) 경로; 및
    출력 단부에서 반대 위상을 갖는 동일한 신호를 결합하고 증폭함으로써 노이즈를 제거하고, 차등 배열로 작동하여 노이즈와 균등한 고조파 왜곡을 최소화하는 두 단의 공통 소스(Common Source; CS) 경로
    를 포함하는 저 잡음 증폭기.
  2. 제1항에 있어서,
    공통 게이트 경로는,
    6개의 트랜지스터(M1, M2, M3, M4, M5 및 M6)를 포함하고,
    입력 트랜지스터(M1, M2)에서 발생하는 열 노이즈를 감소시키고, 저 잡음 증폭 게인을 증가시키기 위해 용량성 교차 커플링을 적용하는
    저 잡음 증폭기.
  3. 제2항에 있어서,
    저 잡음 증폭 게인을 증가시키기 위해 M3 트랜지스터 및 M4 트랜지스터는 각 M1 트랜지스터 및 M2 트랜지스터에 계단식으로 배열되고,
    공통 게이트 경로는 입력과 출력 간 분리를 통해 충분한 피드스루를 제공하는
    저 잡음 증폭기.
  4. 제2항에 있어서,
    저 잡음 증폭 게인을 증가시키기 위해 M5 트랜지스터 및 M6 트랜지스터는 교차 커플링되는
    저 잡음 증폭기.
  5. 제1항에 있어서,
    공통 게이트 경로는,
    입력 매칭을 위해 온칩 인덕터(L1 및 L2)를 사용하고, 온칩 인덕터(L1 및 L2)를 통해 공통 게이트 경로에서 입력 신호가 접지로 전도되지 않도록 방지하는
    저 잡음 증폭기.
  6. 제1항에 있어서,
    두 단의 공통 소스 경로는
    4개의 트랜지스터(M7, M9, M11 및 M13)를 포함하는 제1 공통 소스 경로 및 4개의 트랜지스터(M8, M10, M12 및 M14)를 포함하는 제2 공통 소스 경로를 포함하고,
    제1 공통 소스 및 제2 공통 소스 경로에서 트랜지스터들은 계단식으로 배열되고, PVT 변동에 대한 유연성을 높이기 위해 M13 트랜지스터, M14 트랜지스터 및 바이어스 저항(Vbias7)은 두 개의 조정 가능한 테일 전류 소스를 형성하는
    저 잡음 증폭기.
  7. 제1항에 있어서,
    최적의 전력 효율성, 신호 반사, 포워드 게인 및 노이즈 수치를 달성하기 위해 유전 알고리즘을 이용하는 진화 프로세스를 통해 모든 설계 매개변수를 동시에 고려하여 성능 트레이드오프를 평가함으로써 최적 설계 매개변수를 찾는
    저 잡음 증폭기.
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* Cited by examiner, † Cited by third party
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KR20050063158A (ko) * 2003-12-22 2005-06-28 엘지전자 주식회사 무선 송신기 및 무선 송신기에서 왜곡을 감쇄 시키는 방법
KR20140011402A (ko) * 2011-05-13 2014-01-28 퀄컴 인코포레이티드 정궤환 공통 게이트 저잡음 증폭기

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050063158A (ko) * 2003-12-22 2005-06-28 엘지전자 주식회사 무선 송신기 및 무선 송신기에서 왜곡을 감쇄 시키는 방법
KR20140011402A (ko) * 2011-05-13 2014-01-28 퀄컴 인코포레이티드 정궤환 공통 게이트 저잡음 증폭기

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