KR20210122007A - 금속 절연체 금속 커패시터를 위한 배리어층 - Google Patents

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KR20210122007A
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Abstract

본 개시 내용은 질소 부유 금속 질화물층을 가지는 금속성 전극을 구비한 MiM 커패시터 구조물을 제조하는 방법에 관한 것이다. 방법은 기판 상에 배치된 제1 상호접속층 상에 제1 전극 이중층을 퇴적하는 단계를 포함하며, 제1 전극 이중층은, 상이한 질소 농도를 가지는 제1 층 및 제2 층을 포함한다. 방법은 또한 제1 전극 이중층 상에 유전체층을 퇴적하는 단계 및 제1 상호접속층 상에 제2 전극 이중층을 퇴적하는 단계를 포함하며, 제2 전극 이중층은, 상이한 질소 농도를 가지는 제3 층 및 제4 층을 포함한다, 방법은 제1 상호접속층 상에 커패시터 구조물을 형성하도록 제1 전극 이중층, 유전체층, 및 제2 전극 이중층을 패터닝하는 단계를 더 포함한다.

Description

금속 절연체 금속 커패시터를 위한 배리어층{BARRIER LAYER FOR METAL INSULATOR METAL CAPACITORS}
예컨대, 칩에 초기에 전원이 공급되거나 칩의 다양한 구성 요소가 활성화될 때, 전원 공급 장치 내의 전압 스파이크를 방지하기 위해 디커플링 커패시터가 칩에 내장될 수 있다. 칩 제조 프로세스에서, 디커플링 커패시터는 트랜지스터 형성 후의 백엔드 오브 라인(back-end of the line)에서 집적될 수 있다.
본 개시 내용의 양태들은 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 피처들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 질소 부유(nitrogen-rich) 전극층을 가지는 금속-절연체-금속 스택을 형성하는 방법을 예시한다.
도 2 내지 도 12는 일부 실시예에 따른 질소 부유 전극층을 가지는 금속-절연체-금속 스택을 제조하는 도중의 중간 구조물의 단면도이다.
다음의 개시는 제공되는 주제의 상이한 피처를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 피처 위의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉되게 형성되는 실시예를 포함할 수 있고, 제1 및 제2 피처가 직접 접촉되지 않을 수 있게 추가의 피처가 제1 및 제2 피처 사이에 형성될 수 있는 실시예도 포함할 수 있다.
또한, "아래"(예컨대, beneath, below, lower), "위"(예컨대, above, upper) 등의 공간 관계 용어는 본 명세서에서 도면에 예시되는 바와 같이 다른 요소 또는 피처에 대한 하나의 요소 또는 피처의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 상이한 배향을 망라하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 본 명세서에서 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
일부 실시예에서, "약" 및 "실질적으로"라는 용어는 주어진 양의 값의 5% 내(예컨대, 값의 ±1%, ±2%, ±3%, ±4%, ±5%)에서 변하는 값을 나타낼 수 있다. 이들 값은 단지 예일뿐이며 제한하려는 것이 아니다. "약" 및 "실질적으로"라는 용어는 본 명세서의 교시 내용에 비추어 당업자에 의해 해석되는 바와 같은 값의 백분율을 의미할 수 있음을 이해해야 한다.
본 명세서에서 사용되는 "공칭"이란 용어는 제품 또는 프로세스의 설계 과정 중에 설정되는 구성 요소 또는 프로세스 동작에 대한 특성 또는 파라미터의 원하는 값 또는 목표값을 해당 원하는 값보다 높거나 낮은 값의 범위와 함께 지칭하는 데 사용된다. 값의 범위는 제조 프로세스 또는 공차의 약간의 변화로 인한 것일 수 있다. 달리 정의되지 않는 한, 본 명세서에 사용된 기술적 및 과학적 용어는 본 개시 내용이 속하는 분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다.
예컨대, 칩에 초기에 전원을 공급할 때 또는 칩의 다양한 구성 요소가 활성화될 때, 전원 공급 장치 내의 전압 스파이크를 방지하기 위해 디커플링 커패시터(DeCAP)가 칩에 내장될 수 있다. 전원 공급 장치는 이러한 전력 요구 변화에 즉각적으로 대응할 수 없으므로 칩의 전력 전압은 전원 공급 장치가 응답하여 전압을 안정화할 수 있을 때까지 잠시 동안 변할 수 있다. 이 과도 시간 중에 전압 스파이크가 발생할 수 있다. 디커플링 커패시터는 이러한 전압 스파이크를 억제할 수 있다. 커패시턴스가 더 높은 디커플링 커패시터는 전압 스파이크를 더욱 억제할 수 있다.
백엔드 오브 라인(BEOL)에서 집적되는 디커플링 커패시터는 짧은 상호연결 길이로 인한 지연 감소, 전력 소비 감소, 소형의 크기, 및 유연한 설계로 인한 넓은 커패시턴스 범위를 포함하지만 이에 한정되지 않는 몇 가지 장점을 제공한다. 집적되는 디커플링 커패시터는 반도체 디바이스 및 상호접속층과 함께 형성되기 때문에, 다양한 금속, 유전체, 포토리소그래피 및 에칭 동작, 금속 및 유전체 퇴적 방법 등과 같은 반도체 제조에 사용되는 물질 및 방법으로부터 이익을 얻을 수 있다.
비제한적인 예로서, BEOL에서 집적되는 디커플링 커패시터는, 유전체층이 한 쌍의 금속층 또는 금속성 층(본 명세서에서 "전극"으로도 지칭됨) 사이에 배치되는 평행판 커패시터 구조물, 예를 들어 금속-절연체-금속(MiM) 스택의 형태를 가질 수 있다. 금속 비아와 같은 상호접속 구조물은 MiM 스택의 각 전극 상에 형성되어 커패시터 구조물을 집적 회로의 다른 요소에 전기적으로 커플링시킬 수 있다.
MiM 스택에 사용되는 유전체층은 약 1 nm와 약 20 nm 사이의 두께를 갖는 유전체 물질들의 스택 또는 단일 유전체 물질을 포함할 수 있다. 한정된 두께 때문에, 이들 유전체층은, 플라즈마를 사용하는 반도체 제조 방법에 의해 생성된 전하에 민감할 수 있다. 이러한 반도체 제조 방법은 MiM 스택의 형성 도중 또는 이후에 사용되는 프로세스를 포함한다. 비제한적인 예로서, 전하를 생성할 수 있는 프로세스는 에칭 프로세스(예컨대, 유전체 에칭, 금속 에칭 등) 및 "플라즈마 보조" 퇴적 프로세스(예컨대, 물리적 기상 증착(PVD), 플라즈마 강화 화학적 기상 증착(PECVD), 플라즈마 강화 퇴적(PEALD) 등)를 포함한다. MiM 커패시터의 유전체층 내의 전하의 존재는 커패시터의 동작에 영향을 줄 수 있다. 예를 들어, 유전체에 존재하는 전하는 MiM 커패시터의 전극 사이에 전류가 흐르도록 도전 경로를 형성할 수 있으며, 따라서 MiM 커패시터가 의도한 대로 동작하는 것을 방지한다. "전하 생성" 프로세스는 반도체 제조에 필수적이므로, MiM 커패시터는 반도체 제조 프로세스에 의해 생성된 전하에 의해 영향을 받지 않거나 그러한 전하에 대한 내성이 있어야 한다.
상기 과제를 해결하기 위해, 본 명세서에 기술된 실시예는 질소 부유층을 특징으로 하는 금속성 전극을 가지는 MiM 커패시터 구조물을 형성하는 방법에 관한 것이다. 이들 질소 부유층은 (예를 들어, 플라즈마-기반 프로세스에 의해 생성된) 전하가 MiM 스택의 유전체층에 도달하여 손상을 입히는 것을 방지하기 위해 유전체층과 접촉되게 형성된다. 일부 실시예에서, 금속성 전극은 상이한 금속 대 질소 비율("M/N 비율")을 가지는 금속 질화물 이중층을 포함한다. 일부 실시예에서, 유전체층과 접촉되게 형성된 금속 질화물층의 질소 농도는 유전체층과 접촉되지 않게 형성된 금속 질화물층의 질소 농도보다 높다. 일부 실시예에서, 본 명세서에 기재된 전극 이중층의 금속 질화물층을 형성하는 데 사용되는 금속은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 코발트(Co), 니켈(Ni), 루테늄(Ru), 몰리브덴(Mo), 금(Au), 은(Ag), 및 알루미늄(Al)을 포함한다. 일부 실시예에서, 전극은 CVD 프로세스, PVD 프로세스, 원자층 퇴적(ALD) 프로세스, 또는 0%(예컨대, 순수한 금속) 내지 약 40%의 범위의 질소 농도를 가지는 금속 질화물층을 퇴적할 수 있는 임의의 다른 적절한 퇴적 방법으로 퇴적될 수 있다.
도 1은 일부 실시예에 따른, 질소 부유층을 특징으로 하는 전극을 갖는 MiM 커패시터를 형성하기 위한 제조 방법(100)의 흐름도이다. 본 개시 내용은 이 동작의 설명에 제한되지 않는다. 예를 들어, 다른 제조 동작이 방법(100)의 다양한 동작 사이에 수행될 수 있으며, 설명의 명확성과 편의를 위해 생략될 수 있다. 이들 다양한 동작은 본 개시 내용의 사상 및 범위 내에 있다. 또한, 여기에 제공된 개시 내용을 수행하기 위해 모든 동작이 요구되지는 않는다. 일부 동작은 동시에 또는 도 1에 도시된 것과는 상이한 순서로 수행될 수 있다. 일부 실시예에서, 하나 이상의 다른 동작이 현재 설명되는 동작에 추가로 또는 그 대신에 수행될 수 있다. 방법(100)은 예시적인 목적으로 제공되고 일정 비율이 아닐 수 있는 도 2 내지 도 12를 참조하여 설명될 것이다.
일부 실시예에서, 도 2는 도 1에 예시된 방법(100)을 위한 "시작점" 구조물로서 사용되는 부분 제조된 스택(200)의 단면도이다. 부분 제조된 구조물(200)("구조물(200)")은 예를 들어, 부분 제조된 집적 회로(IC)의 부분 단면도일 수 있다. 비제한적인 예로서, 구조물(200)은 프론트엔드 오브 라인(FEOL, front-end-of-line)/미들 오브 라인(MOL, middle-of-line)층(220)이 형성되어 있는 기판(210) 및 FEOL/MOL층(220) 상에 형성된 상호접속층(230)을 포함할 수 있다. 설명의 용이성을 위해, 구조물(200)의 선택 부분 및 피처가 도 2에 도시되어 있다. 예를 들어, 단순화를 위해 격리 영역, 도핑된 영역, 소스/드레인 영역 및 기판(210) 내에 또는 상에 형성된 다른 피처, 구조물 또는 요소는 도 2에 도시되어 있지 않다. 또한, 단순화를 위해 트랜지스터와 같은 능동 디바이스, 도전 구조물(예컨대, 접점), 에칭 정지층, FEOL/MOL층(220)에 형성된 추가의 층 및 구조물은 도 2에 예시되어 있지 않다. 이들 피처, 구조물, 요소 및 층은 본 개시 내용의 사상 및 범위 내에 있다.
일부 실시예에서, 구조물(200)의 변형이 가능하다. 예를 들어, FEOL/MOL층(220)은 하나 이상의 층을 포함할 수 있다. 또한, FEOL/MOL층(220)과 상호접속층(230) 사이에 추가의 상호접속층이 형성될 수 있다. 이들 변형은 본 개시 내용의 사상 및 범위 내에 있다.
도 2에 도시된 바와 같이, 상호접속층(230)은 유전체층(250)에 매립된 도전 구조물(240)을 포함한다. 비제한적인 예로서, 도전 구조물(240)은 다마신 금속화 프로세스 또는 임의의 다른 적절한 금속화 프로세스로 형성된 비아 또는 라인일 수 있다. 비제한적인 예로서, 도전 구조물(240)은 도 2에 도시되지 않은 배리어층으로 둘러싸인 구리 또는 구리 합금과 같은 도전 물질(260)로 채워질 수 있다. 도 2는 구조물(200)의 부분 단면도이므로, 상호접속층(230)은 도 2에 도시되지 않은 도전 구조물(240)과 같은 추가적인 도전 구조물을 포함할 수 있다.
비제한적인 예로서, 유전체층(250)은 층간 유전체(ILD), 예를 들어, 도전 구조물(240)을 전기적으로 격리시키는 상호접속층(230) 내의 유전체층일 수 있다. 일부 실시예에서, 유전체층(250)은 약 3.9 미만의 유전율 값을 가지는 물질(로우-k 유전체)이다. 일부 실시예에서, 유전체층(250)은 예컨대, 다음의 로우-k 유전체 및 다른 유전체와 같은 유전체층들의 스택: (i) 로우-k 유전체(예컨대, 탄소 도핑된 실리콘 산화물) 및 질소 도핑된 실리콘 탄화물; (ii) 로우-k 유전체(예컨대, 탄소 도핑된 실리콘 산화물) 및 산소 도핑된 실리콘 탄화물; (iii) 실리콘 질화물을 가지는 로우-k 유전체(예컨대, 탄소 도핑된 실리콘 산화물); 또는 (iv) 실리콘 산화물을 가지는 로우-k 유전체(예컨대, 탄소 도핑된 실리콘 산화물)를 포함할 수 있다.
비제한적인 예로서, 유전체층(250)은 고밀도 화학적 기상 증착(HDCVD) 프로세스, 플라즈마 강화 화학적 기상 증착 프로세스(PECVD), 플라즈마 강화 원자층 퇴적 프로세스(PEALD) 또는 임의의 다른 적절한 퇴적 프로세스에 의해 약 100 nm와 약 200 nm 사이의 두께로 퇴적될 수 있다. 전술한 퇴적 두께 범위, 퇴적 방법 및 물질은 예시적이며 제한적이지 않다. 따라서, 대안적인 물질, 두께 범위 또는 퇴적 방법이 사용될 수 있으며, 본 개시 내용의 사상 및 범위 내에 있다.
또한, 상호접속층(230)은 도전 구조물(240)의 형성을 용이하게 하기 위해 에칭 정지층(270)과 같은 하나 이상의 에칭 정지층을 포함할 수 있다. 예를 들어, 에칭 정지층(270)은 유전체층(250)과 FEOL/MOL층(220) 사이에 개재된다. 일부 실시예에서, 상호접속층(230)은 FEOL/MOL층(220) 내의 도전 구조물에 전기적으로 커플링된 BEOL 금속화층이다. 단순화를 위해 FEOL/MOL층(220)의 도전 구조물은 2에 도시되지 않는다.
도 1을 참조하면, 방법(100)은 제1 상호접속층(예컨대, 도 2에 예시된 상호접속층(230)) 상에 제1 전극 이중층을 형성하는 동작(110) 및 프로세스로 시작한다. 일부 실시예에서, 이중층 퇴적은 제1 금속 대 질소 비율("M/N1 비율")의 제1 금속 질화물층("MN1")에 이은 제2 금속 대 질소 비율("M/N2 비율")의 제2 금속 질화물층("MN2")의 순차적인 퇴적을 포함하며, 여기서 M/N1이 M/N2보다 크도록 한다(예컨대, M/N1 > M/N2). 일부 실시예에서, MN1은 MN2에 비해 금속이 부유하고(예컨대, MN1은 MN2보다 질소 농도가 낮고), MN2는 MN1에 비해 질소가 부유하다(예컨대, MN2는 MN1보다 질소 농도가 높다). 일부 실시예에서, MN1 및 MN2의 금속(M)은 공통적이며, Ti, Ta, W, Co, Ni, Ru, Mo, Au, Ag, 또는 Al로부터 선택될 수 있다. 예를 들어, MN1은 TiN1이고 MN2는 TiN2일 수 있거나, MN1은 TaN1이고 MN2는 TaN2일 수 있다.
일부 실시예에 따르면, MN1 및 MN2는 상호접속층(230) 상에 블랭킷 퇴적(blanket deposited)될 수 있다. 비제한적인 예로서, 도 3은 방법(100)의 동작(110) 후의 구조물로서 제1 전극 이중층(300)이 상호접속층(230) 상에 퇴적된 구조물(200)을 예시한다. 전술한 바와 같이, 제1 전극 이중층(300)은 MN1(310) 및 MN2(320)를 포함하고, MN2(320)는 MN1(310)에 비해 질소가 부유하다. 일부 실시예에서, MN1 및 MN2는 PVD-기반 방법, CVD-기반 방법, ALD-기반 방법, 또는 퇴적 중에 MN1(310) 및 MN2(320)의 질소 농도를 튜닝할 수 있는 다른 퇴적 방법을 통해 퇴적된다. 비제한적인 예로서, PVD-기반 프로세스에서, 질소 농도는 금속 스퍼터링 중에 질소 가스 유량을 조절하는 것에 의해 튜닝될 수 있고; CVD-기반 프로세스 또는 ALD-기반 프로세스에서, 퇴적되는 층 내에 원하는 양의 질소를 포함하도록 암모니아 가스 유량이 조절될 수 있다. 일부 실시예에서, 금속 대 질소 비율(M/N1)은, 실질적으로 질소가 존재하지 않는 순수한 금속에서부터 약 0.5의 범위(예컨대, 0 ≤ (M/N1)-1 ≤ 2)이고, 금속 대 질소 비율(M/N2)은 약 0.4에서부터 약 0.9의 범위(예컨대, 0.1 ≤ (M/N2)-1 ≤ 2.5)일 수 있다. 일부 실시예에서, MN2에서의 평균 질소 농도 및 질소 피크 농도는 MN1에서의 각 평균 질소 농도 및 질소 피크 농도보다 크다. 일부 실시예에서, MN2(320)에서의 질소 피크 농도는 약 40%이다.
일부 실시예에서, MN1(310)이 MN2(320)보다 두껍도록 MN1(310)은 약 10 nm와 약 100 nm 사이의 두께로 퇴적되고 MN2(320)는 약 1 nm와 약 20 nm 사이의 두께로 퇴적된다. 예를 들어, MN1(310)이 약 10 nm인 경우, MN2가 MN1보다 얇도록 MN2(320)는 약 10 nm 미만(예컨대, 약 5 nm)의 두께로 퇴적된다.
도 1을 참조하면, 방법(100)은 제1 전극 이중층(300) 상에 유전체층을 퇴적하는 동작(120) 및 프로세스로 계속된다. 일부 실시예에서, 유전체층은 예를 들어, 개재층의 존재 없이, MN2(320) 상에 직접 퇴적된다. 비제한적인 예로서, 도 4는 동작(120)에 따른 유전체층(400)의 퇴적 후의 구조물(200)을 도시한다. 일부 실시예에서, 유전체층(400)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 알루미늄 산화물(Al2O3), 이트륨 산화물(Y2O3), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 또는 지르코늄 산화물(ZrO2); ZrO2/Al2O3/ZrO2의 스택; Al2O3/ZrO2/Al2O3의 스택; ZrO2/Al2O3/ZrO2/Al2O3/ZrO2의 스택; 또는 SiO2, Si3N4, Al2O3, Y2O3, TiO2, HfO2, 및 ZrO2의 임의의 조합을 포함하는 스택을 포함한다. 일부 실시예에서, 유전체층(400)은 ALD-기반 프로세스, CVD-기반 프로세스, 또는 PVD-기반 프로세스로 MN2(320) 상에 약 1 nm와 약 20 nm 사이의 두께로 동형으로(conformally) 퇴적된다. 일부 실시예에서, 약 1 nm보다 얇은 유전체층은 더 누설되기 쉬우므로 회피되어야 하는 한편, 더 두꺼운 유전체층(예컨대, 20 nm보다 두꺼운)은 결과적인 MiM 커패시터의 커패시턴스를 감소시키므로 바람직하지 않다.
도 1을 참조하면, 방법(100)은 유전체층(400) 상에 제2 전극 이중층을 형성하는 동작(130) 및 프로세스로 계속된다. 일부 실시예에서, 이중층 퇴적은 제3 금속 대 질소 비율("M/N3")의 제3 금속 질화물층("MN1")에 이은 제4 금속 대 질소 비율("M/N4")의 제4 금속 질화물층("MN4")의 순차적인 퇴적을 포함하며, 여기서 M/N3이 M/N4보다 크도록 한다. 일부 실시예에서, MN4는 MN3에 비해 금속이 부유하고, MN3은 MN4에 비해 질소가 부유하다. 일부 실시예에서, MN3 및 MN4의 금속(M)은 공통적이며, Ti, Ta, W, Co, Ni, Ru, Mo, Au, Ag, 또는 Al로부터 선택될 수 있다. 비제한적인 예로서, MN1, MN2, MN3, 및 MN4의 금속은 동일할 수 있거나, 금속은 각 전극 내에서 동일하지만 전극 사이에서 상이할 수 있다. 예를 들어, MN1 및 MN2의 금속은 Ti일 수 있고, MN3 및 MN4의 금속은 Ta일 수 있다.
일부 실시예에 따르면, MN3 및 MN4는 (MN1 및 MN2와 유사하게) 유전체층(400) 상에 블랭킷 퇴적될 수 있다. 비제한적인 예로서, 도 5는 방법(100)의 동작(130) 후의 구조물로서 제2 전극 이중층(500)이 유전체층(400) 상에 퇴적된 구조물(200)을 도시한다. 전술한 바와 같이, 제2 전극 이중층(500)은 MN3(510) 및 MN4(520)를 포함하고, MN3(510)는 MN4(520)에 비해 질소가 부유하다. 일부 실시예에서, MN3 및 MN4는, MN1 및 MN2와 마찬가지로, PVD-기반 프로세스, CVD-기반 프로세스, ALD-기반 프로세스, 또는 퇴적 중에 MN3(510) 및 MN4(520)의 질소 농도를 튜닝할 수 있는 다른 퇴적 프로세스를 통해 퇴적된다. 비제한적인 예로서, PVD-기반 프로세스에서, 질소 농도는 금속 스퍼터링 중에 질소 가스 유량을 조절하는 것에 의해 튜닝될 수 있다. CVD-기반 프로세스 또는 ALD-기반 프로세스에서, 퇴적되는 층 내에 원하는 양의 질소를 포함하도록 암모니아 가스 유량이 조절될 수 있다. 일부 실시예에서, 금속 대 질소 비율(M/N3)은 약 0.4 내지 약 0.9의 범위(예컨대, 1.1 ≤ (M/N3)-1 ≤ 2.5)이고, 금속 대 질소 비율(M/N4)은 실질적으로 질소가 존재하지 않는 순수한 금속에서부터 약 0.5까지의 범위(예컨대, 0 ≤ (M/N4)-1 ≤ 2)일 수 있다. 일부 실시예에서, MN3에서의 평균 질소 농도 및 질소 피크 농도는 MN4에서의 평균 질소 농도 및 질소 피크 농도보다 높다. 일부 실시예에서, MN3(510)에서의 질소 피크 농도는, MN2(320)에서와 같이, 약 40%일 수 있다.
일부 실시예에서, MN3(510)은 약 1 nm와 약 20 nm 사이의 두께 범위로 퇴적되고, MN4(520)는 약 10 nm와 약 100 nm 사이의 두께 범위로 퇴적된다. 일부 실시예에서, MN3(510)은 MN4(520)보다 얇게 퇴적된다. 예를 들어, MN4(520)가 약 10 nm인 경우, MN3(510)은 약 10 nm 미만(예컨대, 약 5 nm)의 두께로 퇴적된다.
비제한적인 예로서, MN3(510) 및 MN2(320)는 실질적으로 유사한 금속 대 질소 비율을 가질 수 있으며, 예를 들어 M/N3은 M/N2와 실질적으로 동일할 수 있다. 또한, MN4(520) 및 MN1(310)은 실질적으로 유사한 금속 대 질소 비율을 가질 수 있으며, 예를 들어 M/N4는 M/N1과 실질적으로 동일할 수 있다. 일부 실시예에서, 상기 언급된 금속 대 질소 비율은 MN2(320)와 MN3(510) 사이 및 MN1(310)과 MN4(520) 사이에서 상이할 수 있다. 예를 들어, 금속 대 질소 비율(M/N3)은 금속 대 질소 비율(M/N2)보다 크거나(예컨대, MN3은 MN2보다 낮은 질소 농도를 가질 수 있음), MN2(320) 및 MN3(510)이 노출되는 플라즈마 처리에 따라 그 반대일 수 있다. 예를 들어, MiM층의 형성 후의 후속 동작에서, MN2(320)가 MN3(510)에 비해 추가적인 플라즈마 처리를 받으면, MN2(320)는 MN3(510)보다 더 높은 질소 농도로 퇴적될 수 있다. 이것은 퇴적 중에 제1 전극 이중층(300) 및 제2 전극 이중층(500)의 각 층의 질소 농도가 독립적으로 튜닝될 수 있기 때문에 가능하다.
일부 실시예에서, 플라즈마 프로세스에 의해 생성된 전하를 차단할 수 있는 금속 질화물층의 능력은 금속 질화물층의 질소 농도가 증가함에 따라 실질적으로 향상된다. 동시에, 금속 질화물층에서 질소 농도를 증가시키는 것은 저항 또한 증가시키며, 이는 바람직하지 않다. 따라서, 질소 부유 금속층은 저항에 대한 영향을 최소화하기 위해 얇아야 하지만, 전하에 대한 적절한 보호를 제공하기 위해 너무 얇지 않아야 한다. 결국, 금속 질화물층에서, 최적의 전하 보호 및 전기적 성능을 제공하기 위해 질소 부유 금속층의 질소 농도 및 두께는 균형을 이루어야 한다.
전술한 저항 문제를 해결하기 위해, 제1 및 제2 전극 이중층의 전체 저항을 감소시키도록 MN1(310) 및 MN4(520)(예컨대, MiM 커패시터 구조물의 "외측" 층)는 MN2(320) 및 MN3(510)(예컨대, MiM 커패시터 구조물의 "내측" 층)보다 더 두껍고 질소 농도가 더 낮게 형성된다. 따라서, MN2(320) 및 MN3(510)은 저항에 대한 영향을 최소화하고 유전체층(400)에 충분한 전하 보호를 제공하기 위해 MN1(310) 및 MN4(520)보다 더 얇고 질소 농도가 더 높게 형성된다.
일부 실시예에서, 약 1 nm보다 얇은 질소 부유 질화물층(예컨대, MN2(320) 및 MN3(510))은 유전체층(400)에 대해 부적절한 전하 보호를 제공한다. 약 20 nm보다 두꺼운 질소 부유층은 제1 및 제2 전극 이중층의 저항을 불필요하게 증가시킨다. 또한, 약 10 nm보다 얇은 금속 부유 금속 질화물층(예컨대, MN1(310) 및 MN4(520))은 부적절한 저항 감소를 제공한다. 약 100 nm보다 두꺼운 금속 부유 금속 질화물층은 임의의 추가적인 장점을 제공하지 않으면서 MiM 커패시터 구조물의 높이를 불필요하게 증가시킨다.
또한, 약 0.4 미만의 금속 대 질소 비율을 가지는 질소 부유층(예컨대, MN2(320) 및 MN3(510))은 부적절한 전하 보호를 제공할 수 있다. 약 0.9보다 큰 금속 대 질소 비율을 가지는 질소 부유층은 매우 저항성일 수 있다. 유사하게, 약 0.5보다 낮은 금속 대 질소 비율을 가지는 금속 부유층(예컨대, MN1(310) 및 MN4(520))은 전술한 바와 같이 부적절한 저항 감소를 제공할 수 있다.
도 1을 참조하면, 방법(100)은 제1 전극 이중층(300), 유전체층(400), 및 제2 전극 이중층(500)을 패터닝하여 MiM 커패시터 구조물을 형성하는 동작(140) 및 프로세스로 계속한다. 일부 실시예에서, 제1 전극 이중층(300), 유전체층(400), 및 제2 전극 이중층(500)을 패터닝하는 동작은, 스택을 패터닝하기 전에 약 300 ℃와 500 ℃ 사이의 퇴적 온도에서 CVD 프로세스로 약 200Å과 약 500Å 사이의 두께로 선택적 캐핑층(예컨대, 실리콘 산화질화물(SiON)층)을 제2 전극 이중층(500) 상에 퇴적하는 동작을 포함한다. 패터닝은 예를 들어, 포토레지스트가 캐핑층 상에 퇴적되고 패터닝되는 포토리소그래피 및 에칭 동작의 조합에 의해 달성될 수 있다. 패터닝된 포토레지스트는 에칭으로부터 스택의 영역들을 보호하는 에칭 마스크로서 사용된다. 패터닝된 포토레지스트에 의해 커버되지 않은 스택의 영역들은 제거될 것이다. 이어서, 에칭 프로세스가, 상기 패터닝된 포토레지스트에 의해 커버되지 않은 캐핑층, 제1 전극 이중층(300), 유전체층(400), 및 제2 전극 이중층(500)을 제거한다. 캐핑층(600), 제2 전극 이중층(500), 유전체층(400), 및 제1 전극 이중층(300)을 가지는 패터닝된 스택이 도전 구조물(240) 상에 형성되는 결과적인 패터닝된 구조물이 도 6에 도시되어 있다. 일부 실시예에 따르면, 제2 전극 이중층(500), 유전체층(400), 및 제1 전극 이중층(300)은 집합적으로 MiM 커패시터 구조물(610)을 형성한다.
일부 실시예에서, 그리고 도 7을 참조하면, 산화물층(710) 및 실리콘 질화물층(720)을 포함하는 선택적 스택(700)이 MiM 커패시터 구조물(610) 상에 형성된다. 일부 실시예에서, 선택적 스택(700)은 MiM 커패시터 구조물(610)을 봉지화한다. 비제한적인 예로서, 산화물층(710) 및 실리콘 질화물층(720)은 각각 약 20 nm 및 75 nm의 두께로 블랭킷 퇴적된 후, 포토리소그래피 및 에칭 동작을 이용하여 패터닝될 수 있다. 일부 실시예에서, 실리콘 질화물층(710)은 제2 전극 이중층(500) 상의 전기적 연결부의 형성을 용이하게 하기 위해 사용되는 에칭 정지층이다.
도 1을 참조하면, 방법(100)은 제1 전극 이중층(300) 및 제2 전극 이중층(500)에 대한 전기적 연결부를 형성하는 동작(150) 및 프로세스로 계속된다. 도 7의 예에서, 도전 구조물(240)은 제1 전극 이중층(300)에 대한 전기적 연결부로서 기능한다. 비제한적인 예로서, 제2 전극 이중층(500)에 대한 전기적 연결부는 MiM 커패시터 구조물(610) 위에 산화물층을 퇴적하고, 퇴적된 산화물층, 선택적 스택(700), 및 캐핑층(600)을 통해 횡단되어 제2 전극 이중층(500)의 MN4(520)와 접촉되도록 도전 구조물을 형성하는 것에 의해 형성될 수 있다. 일부 실시예에서, 도 8은 에칭 정지층(840)에 의해 분리된 유전체층(820, 830)을 포함하는 유전체 스택(810) 내에 도전 구조물(800)이 형성된 결과적인 구조물을 도시한다. 일부 실시예에서, 도전 구조물(800)은 상호접속층(230)의 도전 구조물(240)과 유사하고, 유전체층(820, 830)은 유전체층(250)과 유사하고, 에칭 정지층(840)은 에칭 정지층(270)과 유사하다. 일부 실시예에서, 유전체 스택(810) 및 도전 구조물(800)은 상호접속층(230) 상에 형성된 다른 상호접속층의 일부이다.
도 8의 예에서, 제1 전극 이중층(300)은 제2 전극 이중층(500)과 실질적으로 동일한 표면적(surface area)을 가진다. 또한, 도 8에 도시된 MiM 구성에서, 기존의 도전 구조물(예컨대, 도전 구조물(240))을 사용하여 MiM 커패시터 구조물(610) 내의 전극 이중층 중 하나에 대한 전기적 접촉부를 형성한다. 그러나, 이것은 제한적이지 않으며, 방법(100)의 동작(140)에서 설명된 패터닝 프로세스는 상이한 표면적(예컨대, 표면적 차이가 약 5%보다 큰)의 전극들을 가지는 MiM 커패시터 구조물을 형성하기 위해 상이하게 수행될 수 있다. 예를 들어, 도 6에 도시된 바와 같이 도전 구조물(240) 상에 MiM 커패시터 구조물(610)을 형성하기 위해 제1 전극 이중층(300), 유전체층(400), 및 제2 전극 이중층(500)을 패터닝하는 대신에, 패터닝 프로세스는 대안적으로, 도 9에 도시된 바와 같이 유전체층(250) 위의 유전체 스택(930) 상에 MiM 커패시터 구조물(900)을 형성할 수 있다. 이어서, 도 10에 도시된 바와 같이 제2 패터닝 프로세스는 캐핑층(600) 및 제2 전극 이중층(500)을 패터닝하여 제1 전극 이중층(300)에 대해 제2 전극 이중층(500)의 크기(예컨대, 표면적)를 선택적으로 감소시킬 수 있다. 이후 도 11에 예시된 바와 같이 선택적 스택(700)이 MiM 커패시터 구조물(900) 위에 퇴적되고 패터닝될 수 있다. 이후의 동작에서, 도 12에 도시된 바와 같이, 도전 구조물(1200, 1210)이 제2 전극 이중층(500) 및 제1 전극 이중층(300)과 각각 접촉하도록 유전체 스택(810) 내에 형성될 수 있다. 일부 실시예에서, 도 9 내지 도 12에 도시된 유전체 스택(930)은 하단 실리콘 탄화물층 및 실리콘 산화물 상단층, 예컨대, 도핑되지 않은 실리콘 유리(USG) 및 플라즈마 강화된 산화물(PEOX)을 포함한다.
비제한적인 예로서, 도 8 및 도 12에 각각 도시된 MiM 커패시터 구조물(610, 900)은 층 두께, 물질, 및 금속 대 질소 비율의 측면에서 서로 실질적으로 유사할 수 있다. 일부 실시예에서, MiM 커패시터 구조물(610, 900)의 두 유형 모두는 동일한 집적 회로에 형성될 수 있다. MiM 커패시터 구조물(900)은 도 8에 도시된 MiM 커패시터 구조물(610)과 비교하여 추가적인 패터닝 동작을 필요로 할 수 있지만, MiM 커패시터 구조물(900)은 하부의 도전 구조물을 필요로 하지 않고 유전체층 상에 형성될 수 있다. 도 8 및 도 12에 각각 예시된 MiM 커패시터 구조물(600, 900)은 제한적이지 않다. 따라서, 도 8 및 도 12에 도시된 레이아웃의 변형 및 조합은 본 개시 내용의 사상 및 범위 내에 있다.
본 명세서에 기술된 바와 같이 유전체층(400)과의 계면에 질소 부유층 MN2(320) 및 MN3(510)을 형성하는 것은 도 8에 도시된 도전 구조물(800) 또는 도 12에 도시된 도전 구조물(1220, 1210)의 형성 도중에 또는 방법(100)의 동작(140)과 관련하여 전술한 패터닝 프로세스 도중에 발생된 전하에 대해 유전체층(400)에 적절한 보호를 제공한다. 질소 부유층 MN2(320) 및 MN3(510)이 없는 경우, 전술한 프로세스로부터의 전하는 MiM 커패시터 구조물의 성능에 영향을 줄 수 있다.
본 개시 내용은 MiM 커패시터 구조물의 유전체층과 접촉하는 질소 부유 금속 질화물층을 가지는 금속성 전극을 갖는 MiM 커패시터 구조물의 제조를 위한 방법에 관한 것이다. 이들 질소 부유 금속 질화물층은 플라즈마 처리를 포함하는 후속 동작 도중에 발생된 전하로부터 유전체층을 효과적으로 보호한다. 일부 실시예에서, 각각의 금속성 전극은 금속 질화물 이중층의 스택을 포함하고, 각각의 이중층은 금속 부유층 및 질소 부유층을 가진다. 일부 실시예에서, 질소 부유층은 유전체층과 접촉되게 형성되고, 약 0.4와 약 0.9 사이의 금속 대 질소 비율을 가진다. 일부 실시예에서, 금속 부유층은 약 0.5에서부터 순수한 금속까지의 범위의 금속 대 질소 비율을 가진다. 일부 실시예에서, 금속 질화물층에 사용되는 금속은 Ti, Ta, W, Co, Ni, Ru, Mo, Au, Ag, 및 Al을 포함한다. 일부 실시예에 따르면, 질소 부유 금속 질화물층은 금속성 전극의 저항을 감소시키도록 금속 부유 대응물보다 얇게 형성된다.
일부 실시예에서, 구조물은 기판 상에 배치된 도전 구조물을 가지는 제1 상호접속층을 포함한다. 구조물은 제1 상호접속층의 도전 구조물 상에 형성된 커패시터 구조물을 더 포함하고, 커패시터 구조물은 제1 층 및 제2 층을 가지는 제1 전극 이중층을 포함하고, 제1 층 및 제2 층 각각은 상이한 질소 농도를 포함한다. 커패시터 구조물은 제1 전극 이중층의 제2 층 상에 배치된 유전체층, 및 유전체층 상의 제2 전극 이중층을 더 포함한다. 제2 전극 이중층은 제3 층 및 제4 층을 포함하며, 제3 층 및 제4 층 각각은 상이한 질소 농도를 가진다. 구조물은 또한 커패시터 구조물 상에 제2 상호접속층을 포함하고, 제2 상호접속층의 도전 구조물은 제2 전극 이중층의 제4 층과 접촉한다.
일부 실시예에서, 구조물은 기판 상에 배치된 제1 상호접속층, 및 제1 상호접속층 상에 형성된 커패시터 구조물을 포함한다. 커패시터 구조물은 제1 층 및 제2 층을 가지는 제1 전극 이중층을 포함하고, 제1 층 및 제2 층 각각은 상이한 질소 농도를 포함한다. 커패시터 구조물은 또한 상이한 질소 농도의 제3 층 및 제4 층을 가지는 제2 전극 이중층을 포함한다. 또한, 제1 전극 이중층 및 제2 전극 이중층은 오버랩되지 않는(non-overlapping) 영역을 가진다. 구조물은 또한 커패시터 구조물 상에 제2 상호접속층을 포함한다.
일부 실시예에서, 방법은 기판 상에 제1 상호접속층을 형성하는 단계; 제1 상호접속층 상에 제1 전극 이중층을 퇴적하는 단계 - 제1 전극 이중층은 상이한 질소 농도를 가지는 제1 층 및 제2 층을 포함함 - 를 포함한다. 방법은 또한 유전체층이 제2 층과 접촉하도록 제1 전극 이중층 상에 유전체층을 형성하는 단계, 및 유전체층 상에 제2 전극 이중층을 더 퇴적하는 단계 - 제2 전극 이중층은 상이한 질소 농도의 제3 및 제4 층을 포함함 - 를 포함한다. 방법은 제1 상호접속층 상에 커패시터 구조물을 형성하도록 제1 전극 이중층, 유전체층, 및 제2 전극 이중층을 패터닝하는 단계, 및 커패시터 구조물 상에 제2 상호접속층을 형성하는 단계 - 제2 상호접속층의 도전 구조물은 제2 전극 이중층과 접촉됨 - 를 더 포함한다.
이상의 설명은 당업자가 본 개시 내용의 측면들을 잘 이해할 수 있도록 실시예의 피처들의 개요를 설명한 것이다. 당업자는 자신들이 본 명세서에 소개된 실시예와 동일한 목적을 수행하거나 그리고/또는 동일한 장점을 달성하기 위해 다른 프로세스 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자는 그러한 등가 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않는다는 것, 그리고 본 개시 내용의 사상 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있다는 것을 알아야 한다.
<부기>
1. 구조물에 있어서,
기판 상에 배치되고 도전 구조물을 포함하는 제1 상호접속층;
상기 제1 상호접속층의 도전 구조물 상에 형성된 커패시터 구조물 - 상기 커패시터 구조물은:
상이한 질소 농도를 각각 포함하는 제1 층 및 제2 층을 포함하는 제1 전극 이중층;
상기 제1 전극 이중층의 제2 층 상에 배치된 유전체층; 및
상이한 질소 농도를 각각 포함하는 제3 층 및 제4 층을 포함하는, 상기 유전체층 상의 제2 전극 이중층
을 포함함 - ; 및
상기 커패시터 구조물 상의 제2 상호접속층 - 상기 제2 상호접속층의 도전 구조물은 상기 제2 전극 이중층의 제4 층과 접촉함 -
을 포함하는, 구조물.
2. 제1항에 있어서, 상기 제2 전극 이중층의 제3 층은 상기 유전체층과 접촉하는, 구조물.
3. 제1항에 있어서, 상기 제1 층은 상기 제2 층보다 더 낮은 질소 농도를 갖는, 구조물.
4. 제1항에 있어서, 상기 제4 층은 상기 제3 층보다 더 낮은 질소 농도를 갖는, 구조물.
5. 제1항에 있어서, 상기 제1 층은 상기 제2 층보다 더 두꺼운, 구조물.
6. 제1항에 있어서, 상기 제4 층은 상기 제3 층보다 더 두꺼운, 구조물.
7. 제1항에 있어서, 상기 제1 전극 이중층 및 상기 제2 전극 이중층은 유사한 표면적(surface area)을 갖는, 구조물.
8. 제1항에 있어서,
상기 제4 층의 상단 표면 상에 배치된 캐핑층; 및
상기 캐핑층의 상단 표면 및 상기 커패시터 구조물의 측벽 표면을 커버하는 스택
을 더 포함하는, 구조물.
9. 구조물에 있어서,
기판 상에 배치된 제1 상호접속층;
상기 제1 상호접속층 상에 형성된 커패시터 구조물 - 상기 커패시터 구조물은:
상이한 질소 농도를 각각 포함하는 제1 층 및 제2 층을 포함하는 제1 전극 이중층; 및
상이한 질소 농도를 각각 포함하는 제3 층 및 제4 층을 포함하는 제2 전극 이중층을 포함하며, 상기 제1 전극 이중층과 상기 제2 전극 이중층은 오버랩되지 않는(non-overlapping) 영역을 가짐 - ; 및
상기 커패시터 구조물 상의 제2 상호접속층
을 포함하는, 구조물.
10. 제9항에 있어서, 상기 제1 층의 금속 대 질소 비율이 상기 제2 층의 금속 대 질소 비율보다 더 큰, 구조물.
11. 제9항에 있어서, 상기 제4 층의 금속 대 질소 비율이 상기 제2 층의 금속 대 질소 비율보다 더 큰, 구조물.
12. 제9항에 있어서, 상기 제1 층, 상기 제2 층, 상기 제3 층, 및 상기 제4 층 각각은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 코발트(Co), 니켈(Ni), 루테늄(Ru), 몰리브덴(Mo), 금(Au), 은(Ag), 알루미늄(Al), 또는 금속 질화물을 포함하는, 구조물.
13. 제12항에 있어서, 상기 제2 상호접속층의 제1 도전 구조물이 상기 제2 전극 이중층의 제4 층과 접촉하고, 상기 제2 상호접속층의 제2 도전 구조물이 상기 오버랩되지 않는 영역 내에서 상기 제1 전극 이중층의 제1 층 및 제2 층 둘 다와 접촉하는, 구조물.
14. 제9항에 있어서, 상기 커패시터 구조물은 상기 제1 전극 이중층의 제2 층과 상기 제2 전극 이중층의 제3 층 사이에 개재된 유전체층을 더 포함하며, 상기 유전체층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 알루미늄 산화물(Al2O3), 이트륨 산화물(Y2O3), 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 또는 이들의 조합을 포함하는, 구조물.
15. 제9항에 있어서, 상기 커패시터 구조물은 상기 제1 상호접속층의 유전체 영역 상에 형성되는, 구조물.
16. 방법에 있어서,
기판 상에 제1 상호접속층을 형성하는 단계;
상기 제1 상호접속층 상에 제1 전극 이중층을 퇴적하는 단계 - 상기 제1 전극 이중층은, 상이한 질소 농도를 가지는 제1 층 및 제2 층을 포함함 - ;
유전체층이 상기 제2 층과 접촉하도록 상기 제1 전극 이중층 상에 상기 유전체층을 퇴적하는 단계;
상기 유전체층 상에 제2 전극 이중층을 퇴적하는 단계 - 상기 제2 전극 이중층은, 상이한 질소 농도를 가지는 제3 층 및 제4 층을 포함함 - ;
상기 제1 상호접속층 상에 커패시터 구조물을 형성하도록 상기 제1 전극 이중층, 상기 유전체층, 및 상기 제2 전극 이중층을 패터닝하는 단계; 및
상기 커패시터 구조물 상에 제2 상호접속층을 형성하는 단계 - 상기 제2 상호접속층의 도전 구조물은 상기 제2 전극 이중층과 접촉함 -
를 포함하는, 방법.
17. 제16항에 있어서, 상기 제1 전극 이중층을 퇴적하는 단계는, 상기 제2 층보다 더 낮은 질소 농도를 가지는 상기 제1 층을 퇴적하는 단계를 포함하며, 상기 제1 층 및 상기 제2 층 각각은 티타늄 질화물을 포함하는, 방법.
18. 제16항에 있어서, 상기 제2 전극 이중층을 퇴적하는 단계는, 상기 제3 층보다 더 낮은 질소 농도를 가지는 상기 제4 층을 퇴적하는 단계를 포함하며, 상기 제3 층 및 상기 제4 층 각각은 티타늄 질화물을 포함하는, 방법.
19. 제16항에 있어서, 상기 제1 전극 이중층을 퇴적하는 단계는, 상기 제2 층보다 더 두껍게 상기 제1 층을 퇴적하는 단계를 포함하는, 방법.
20. 제16항에 있어서, 상기 제2 전극 이중층을 퇴적하는 단계는, 상기 제4 층보다 더 얇게 상기 제3 층을 퇴적하는 단계를 포함하는, 방법.

Claims (10)

  1. 구조물에 있어서,
    기판 상에 배치되고 도전 구조물을 포함하는 제1 상호접속층;
    상기 제1 상호접속층의 도전 구조물 상에 형성된 커패시터 구조물 - 상기 커패시터 구조물은:
    상이한 질소 농도를 각각 포함하는 제1 층 및 제2 층을 포함하는 제1 전극 이중층;
    상기 제1 전극 이중층의 제2 층 상에 배치된 유전체층; 및
    상이한 질소 농도를 각각 포함하는 제3 층 및 제4 층을 포함하는, 상기 유전체층 상의 제2 전극 이중층
    을 포함함 - ; 및
    상기 커패시터 구조물 상의 제2 상호접속층 - 상기 제2 상호접속층의 도전 구조물은 상기 제2 전극 이중층의 제4 층과 접촉함 -
    을 포함하는, 구조물.
  2. 제1항에 있어서, 상기 제2 전극 이중층의 제3 층은 상기 유전체층과 접촉하는, 구조물.
  3. 제1항에 있어서, 상기 제1 층은 상기 제2 층보다 더 낮은 질소 농도를 갖는, 구조물.
  4. 제1항에 있어서, 상기 제4 층은 상기 제3 층보다 더 낮은 질소 농도를 갖는, 구조물.
  5. 제1항에 있어서, 상기 제1 층은 상기 제2 층보다 더 두꺼운, 구조물.
  6. 제1항에 있어서, 상기 제4 층은 상기 제3 층보다 더 두꺼운, 구조물.
  7. 제1항에 있어서, 상기 제1 전극 이중층 및 상기 제2 전극 이중층은 유사한 표면적(surface area)을 갖는, 구조물.
  8. 제1항에 있어서,
    상기 제4 층의 상단 표면 상에 배치된 캐핑층; 및
    상기 캐핑층의 상단 표면 및 상기 커패시터 구조물의 측벽 표면을 커버하는 스택
    을 더 포함하는, 구조물.
  9. 구조물에 있어서,
    기판 상에 배치된 제1 상호접속층;
    상기 제1 상호접속층 상에 형성된 커패시터 구조물 - 상기 커패시터 구조물은:
    상이한 질소 농도를 각각 포함하는 제1 층 및 제2 층을 포함하는 제1 전극 이중층; 및
    상이한 질소 농도를 각각 포함하는 제3 층 및 제4 층을 포함하는 제2 전극 이중층을 포함하며, 상기 제1 전극 이중층과 상기 제2 전극 이중층은 오버랩되지 않는(non-overlapping) 영역을 가짐 - ; 및
    상기 커패시터 구조물 상의 제2 상호접속층
    을 포함하는, 구조물.
  10. 방법에 있어서,
    기판 상에 제1 상호접속층을 형성하는 단계;
    상기 제1 상호접속층 상에 제1 전극 이중층을 퇴적하는 단계 - 상기 제1 전극 이중층은, 상이한 질소 농도를 가지는 제1 층 및 제2 층을 포함함 - ;
    유전체층이 상기 제2 층과 접촉하도록 상기 제1 전극 이중층 상에 상기 유전체층을 퇴적하는 단계;
    상기 유전체층 상에 제2 전극 이중층을 퇴적하는 단계 - 상기 제2 전극 이중층은, 상이한 질소 농도를 가지는 제3 층 및 제4 층을 포함함 - ;
    상기 제1 상호접속층 상에 커패시터 구조물을 형성하도록 상기 제1 전극 이중층, 상기 유전체층, 및 상기 제2 전극 이중층을 패터닝하는 단계; 및
    상기 커패시터 구조물 상에 제2 상호접속층을 형성하는 단계 - 상기 제2 상호접속층의 도전 구조물은 상기 제2 전극 이중층과 접촉함 -
    를 포함하는, 방법.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060067395A (ko) * 2004-12-15 2006-06-20 동부일렉트로닉스 주식회사 금속-절연체-금속 커패시터의 제조 방법
KR20070023148A (ko) * 2005-08-23 2007-02-28 매그나칩 반도체 유한회사 Ｍｉｍ 커패시터 및 그 제조방법
US20090316331A1 (en) * 2008-06-24 2009-12-24 Fujitsu Microelectronics Limited Manufacture method for semiconductor device having mim capacitor, and semiconductor device
KR101397977B1 (ko) * 2011-12-07 2014-05-27 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치의 제조 방법
US20160204190A1 (en) * 2015-01-08 2016-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing copper contamination in metal-insulator-metal (mim) capacitors
JP2016526798A (ja) * 2013-06-27 2016-09-05 サイプレス セミコンダクター コーポレーション Ｆ−ｒａｍの製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985731A (en) 1998-08-17 1999-11-16 Motorola, Inc. Method for forming a semiconductor device having a capacitor structure
US6750500B1 (en) * 1999-01-05 2004-06-15 Micron Technology, Inc. Capacitor electrode for integrating high K materials
DE10260352A1 (de) 2002-12-20 2004-07-15 Infineon Technologies Ag Verfahren zum Herstellen einer Kondensatoranordnung und Kondensatoranordnung
TWI621185B (zh) * 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US8878338B2 (en) * 2012-05-31 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor for interposers and methods of manufacture thereof
US9466660B2 (en) * 2013-10-16 2016-10-11 Micron Technology, Inc. Semiconductor structures including molybdenum nitride, molybdenum oxynitride or molybdenum-based alloy material, and method of making such structures
US9530833B2 (en) 2014-06-17 2016-12-27 Globalfoundaries Inc. Semiconductor structure including capacitors having different capacitor dielectrics and method for the formation thereof
US9978938B2 (en) * 2015-11-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive RAM structure and method of fabrication thereof
US9564310B1 (en) 2015-11-18 2017-02-07 International Business Machines Corporation Metal-insulator-metal capacitor fabrication with unitary sputtering process
DE102018107387B4 (de) * 2017-09-28 2022-08-25 Taiwan Semiconductor Manufacturing Co. Ltd. Metall-isolator-metall-kondensatorstruktur mit hoher kapazität und verfahren zu deren herstellung
US10658455B2 (en) * 2017-09-28 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal insulator metal capacitor structure having high capacitance
US11024801B2 (en) * 2018-06-27 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Diffusion layer for magnetic tunnel junctions
US10665550B2 (en) * 2018-07-16 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Electromagnetic shielding metal-insulator-metal capacitor structure
CN112445433A (zh) * 2019-08-29 2021-03-05 钉钉控股（开曼）有限公司 文件打印方法、装置、设备和系统
CN112764696A (zh) * 2021-01-22 2021-05-07 广州快批信息科技有限公司 一种云打印服务器、远程打印设备的智能打印方法及系统

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060067395A (ko) * 2004-12-15 2006-06-20 동부일렉트로닉스 주식회사 금속-절연체-금속 커패시터의 제조 방법
KR20070023148A (ko) * 2005-08-23 2007-02-28 매그나칩 반도체 유한회사 Ｍｉｍ 커패시터 및 그 제조방법
US20090316331A1 (en) * 2008-06-24 2009-12-24 Fujitsu Microelectronics Limited Manufacture method for semiconductor device having mim capacitor, and semiconductor device
KR101397977B1 (ko) * 2011-12-07 2014-05-27 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치의 제조 방법
JP2016526798A (ja) * 2013-06-27 2016-09-05 サイプレス セミコンダクター コーポレーション Ｆ−ｒａｍの製造方法
US20160204190A1 (en) * 2015-01-08 2016-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing copper contamination in metal-insulator-metal (mim) capacitors

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