KR20210093840A - 양자 클리포드 회로에 대한 결함 허용 계산 방법, 장치, 디바이스 및 칩 - Google Patents
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Abstract
본 출원은 양자 클리포드 회로에 대한 결함 허용 계산 방법, 장치, 디바이스 및 칩을 개시한다. 본 방법은: 양자 클리포드 회로를 s개의 로직 클리포드 회로로 분해하는 단계; s개의 로직 클리포드 회로에 각각 대응하는 보조 상태들을 준비하는 단계; 각각의 로직 클리포드 회로에 대해, 로직 클리포드 회로에 대응하는 입력 상태를 보조 큐비트에 텔레포트하는 단계- 텔레포트 후에 획득된 양자 상태는 로직 클리포트 회로에 의해 처리되어 대응하는 출력 상태가 획득됨 -; 텔레포트 동안 로직 클리포드 회로에 대응하는 보조 상태 및 입력 상태에 기초하여 대응하는 증상 에러를 측정하는 단계; 및 에러 증상에 따라 로직 클리포드 회로에 대응하는 출력 상태에 대한 에러 정정을 수행하여, 결함 허용 계산 이후의 출력 상태를 획득하는 단계를 포함한다. 본 출원의 기술적 해결책을 사용함으로써, 양자 클리포드 회로의 결함 허용 계산이 효율적으로 구현되면서도 더 적은 물리적 큐비트들 및 물리적 양자 게이트들이 사용된다.
Description
본 출원은 2020년 1월 17일자로 출원되고 발명의 명칭이 "FAULT TOLERANT COMPUTATION METHOD AND APPARATUS FOR QUANTUM CLIFFORD CIRCUIT, DEVICE, AND CHIP"인 중국 특허 출원 제202010053343.X호에 대한 우선권을 주장하며, 이 출원은 그 전체가 본 명세서에 참고로 포함된다.
본 출원의 실시예들은 양자 기술 분야에 관한 것으로, 특히 양자 클리포드 회로(quantum Clifford circuit)에 대한 결함 허용 계산 방법, 장치, 디바이스 및 칩에 관한 것이다.
큐비트들은 잡음에 극도로 민감하기 때문에, 현재의 기술에서는, 물리적 큐비트들에 의해 양자 계산(QC)을 직접 구현하는 것이 여전히 실용적이지 않다. QEC(quantum error correction) 코드 기술 및 FTQC(fault tolerant quantum computation) 기술의 발달에 따라, 원칙적으로 잡음이 있는 큐비트들에 의해 임의의 정밀도들의 QC를 구현하는 것이 가능해졌다.
현재, 가장 인기 있는 FTQC 방식은 표면 코드를 사용하는 방식이다. 또한, 일부 다른 FTQC 방식, 예를 들어, 단일 로직 큐비트의 캐스케이드 코드에 기초한 방식, 양자 에러 검출 및 후선택을 위한 C4/C6 코드에 기초한 방식, 및 하이 코드 레이트 대형 블록 큐비트 에러 정정 코드에 기초한 방식이 여전히 존재한다.
고품질 물리적 큐비트 및 물리적 양자 게이트는 고가이고, 실험에서 각각의 고품질 큐비트 또는 양자 게이트를 구현하기 위해 엄청난 엔지니어링 비용들이 요구된다. 현재의 FTQC 방식은 일반적으로, 사용되는 물리적 큐비트 및 물리적 양자 게이트의 총 수가 지나치게 크다는 다음과 같은 단점이 있다.
본 출원의 실시예들은 양자 클리포드 회로에 대한 결함 허용 계산 방법, 장치, 디바이스 및 칩을 제공하여, 양자 클리포드 회로의 결함 허용 계산이 효율적으로 구현되면서도 더 적은 물리적 큐비트들 및 물리적 양자 게이트들이 사용되게 한다. 기술적 해결책들은 다음과 같다:
일 양태에 따르면, 본 출원의 실시예는 양자 클리포드 회로에 대한 결함 허용 계산 방법을 제공하며, 이 방법은:
양자 클리포드 회로를 s개의 로직 클리포드 회로로 분해하는 단계- s는 양의 정수임 -;
s개의 로직 클리포드 회로에 각각 대응하는 보조 상태들을 준비하는 단계;
s개의 로직 클리포드 회로 내의 i번째 로직 클리포드 회로에 대해, i번째 로직 클리포드 회로에 대응하는 입력 상태를 보조 큐비트에 텔레포트하는 단계- 텔레포트 후에 획득된 양자 상태는 i번째 로직 클리포드 회로에 의해 처리되어 i번째 로직 클리포드 회로에 대응하는 출력 상태를 획득하고, i는 s 이하의 양의 정수임 -;
텔레포트 동안 i번째 로직 클리포드 회로에 대응하는 보조 상태 및 입력 상태에 기초하여 i번째 로직 클리포드 회로에 대응하는 에러 증상을 측정하는 단계; 및
i번째 로직 클리포드 회로에 대응하는 에러 증상에 따라 i번째 로직 클리포드 회로에 대응하는 출력 상태에 대한 에러 정정을 수행하여, 결함 허용 계산 이후의 출력 상태를 획득하는 단계를 포함한다.
다른 양태에 따르면, 본 출원의 실시예는 컴퓨터 디바이스에 적용 가능한, 양자 클리포드 회로에 대한 결함 허용 계산 방법을 제공하며, 이 방법은:
양자 클리포드 회로를 s개의 로직 클리포드 회로로 분해하는 단계- s는 양의 정수임 -;
s개의 로직 클리포드 회로에 각각 대응하는 보조 상태들을 준비하는 단계;
s개의 로직 클리포드 회로 내의 i번째 로직 클리포드 회로에 대해, i번째 로직 클리포드 회로에 대응하는 입력 상태를 보조 큐비트에 텔레포트하는 단계- 텔레포트 후에 획득된 양자 상태는 i번째 로직 클리포드 회로에 의해 처리되어 i번째 로직 클리포드 회로에 대응하는 출력 상태를 획득하고, i는 s 이하의 양의 정수임 -;
텔레포트 동안 i번째 로직 클리포드 회로에 대응하는 보조 상태 및 입력 상태에 기초하여 i번째 로직 클리포드 회로에 대응하는 에러 증상을 측정하는 단계; 및
i번째 로직 클리포드 회로에 대응하는 에러 증상에 따라 i번째 로직 클리포드 회로에 대응하는 출력 상태에 대한 에러 정정을 수행하여, 결함 허용 계산 이후의 출력 상태를 획득하는 단계를 포함한다.
다른 양태에 따르면, 본 출원의 실시예는 양자 클리포드 회로에 대한 결함 허용 계산 장치를 제공하며, 이 장치는:
양자 클리포드 회로를 s개의 로직 클리포드 회로로 분해하도록 구성된 회로 분해 모듈- s는 양의 정수임 -;
s개의 로직 클리포드 회로에 각각 대응하는 보조 상태들을 준비하도록 구성된 보조 상태 준비 모듈;
s개의 로직 클리포드 회로 내의 i번째 로직 클리포드 회로에 대해, i번째 로직 클리포드 회로에 대응하는 입력 상태를 보조 큐비트에 텔레포트하도록 구성된 텔레포트 모듈- 텔레포트 후에 획득된 양자 상태는 i번째 로직 클리포드 회로에 의해 처리되어 i번째 로직 클리포드 회로에 대응하는 출력 상태를 획득하고, i는 s 이하의 양의 정수임 -;
텔레포트 동안 i번째 로직 클리포드 회로에 대응하는 보조 상태 및 입력 상태에 기초하여 i번째 로직 클리포드 회로에 대응하는 에러 증상을 측정하도록 구성된 에러 추출 모듈; 및
i번째 로직 클리포드 회로에 대응하는 에러 증상에 따라 i번째 로직 클리포드 회로에 대응하는 출력 상태에 대한 에러 정정을 수행하여, 결함 허용 계산 이후의 출력 상태를 획득하도록 구성된 결함 허용 계산 모듈을 포함한다.
또 다른 양태에 따르면, 본 출원의 실시예는 프로세서와 메모리를 포함하는 컴퓨터 디바이스를 제공하며, 이 메모리는 적어도 하나의 명령어, 적어도 하나의 프로그램, 코드 세트 또는 명령어 세트를 저장하고, 적어도 하나의 명령어, 적어도 하나의 프로그램, 코드 세트 또는 명령어 세트는 프로세서에 의해 로딩 및 실행되어 양자 클리포드 회로에 대한 결함 허용 계산 방법을 구현한다.
또 다른 양태에 따르면, 본 출원의 실시예는 적어도 하나의 명령어, 적어도 하나의 프로그램, 코드 세트 또는 명령어 세트를 저장하는 컴퓨터 판독가능 저장 매체를 제공하며, 적어도 하나의 명령어, 적어도 하나의 프로그램, 코드 세트 또는 명령어 세트는 프로세서에 의해 로딩 및 실행되어 양자 클리포드 회로에 대한 결함 허용 계산 방법을 구현한다.
또 다른 양태에 따르면, 본 출원의 실시예는 컴퓨터 프로그램 제품을 제공하며, 이 컴퓨터 프로그램 제품은 실행될 때, 양자 클리포드 회로에 대한 결함 허용 계산 방법을 수행하는데 사용된다.
또 다른 양태에 따르면, 본 출원의 실시예는 초전도 QC 칩을 제공하며, 이 초전도 QC 칩은 양자 클리포드 회로에 대한 결함 허용 계산 방법을 구현하도록 구성되고, 초전도 QC 칩은 3차원 집적 패키징의 m층 물리적 큐비트들을 포함하는, 3차원 집적 패키징 물리적 구조체를 사용하고, m은 1보다 큰 정수이고;
물리적 큐비트들의 각 층은 양자 상태를 형성하는데 사용되고, 양자 상태는 입력 상태, 보조 상태, 및 출력 상태 중 어느 하나를 포함하고;
상이한 층들 내의 동일한 위치에서의 물리적 큐비트들은 데이터 버스에 의해 결합된다.
본 출원의 실시예들에서 제공되는 기술적 해결책들은 적어도 다음의 유익한 효과들을 포함한다:
양자 클리포드 회로는 제한된 상수의 로직 클리포드 회로들로 분해되고, 로직 클리포드 회로들에 각각 대응하는 보조 상태들이 준비되고, 대응하는 출력 상태를 획득하기 위해 로직 클리포드 회로에 의해 입력 상태가 텔레포트되고 처리되며, 로직 클리포드 회로에 대응하는 에러 증상이 텔레포트 동안 입력 상태 및 보조 상태에 기초하여 측정되고, 그 후 에러 증상에 따라 출력 상태에 대한 에러 정정이 수행되어 결함 허용 계산 이후의 출력 상태를 획득한다. 전술한 방식으로, 텔레포트-기반 로직 게이트의 구현 해결책을 사용하여, 양자 클리포드 회로의 결함 허용 계산이 효율적으로 구현되면서도 더 적은 물리적 큐비트들 및 물리적 양자 게이트들이 사용되게 한다.
본 출원의 실시예들에서의 기술적 해결책들을 더 명확하게 설명하기 위해, 다음은 실시예들을 설명하는데 필요한 첨부 도면들을 간단히 설명한다. 명백하게, 후속하는 기재에서의 첨부 도면들은 이 출원의 일부 실시예들만을 도시하지만, 본 기술분야의 통상의 기술자는 창의적 노력 없이도 이러한 첨부 도면들에 따라 다른 첨부 도면들을 여전히 도출할 수 있다.
도 1은 본 출원의 실시예에 따른 범용 QC 프로세스의 개략도이다.
도 2는 본 출원의 실시예에 따른 전체 양자 회로의 클리포드 회로 및 비-클리포드 회로의 개략적인 분해도이다.
도 3은 본 출원의 실시예에 따른 양자 클리포드 회로에 대한 결함 허용 계산 방법의 흐름도이다.
도 4는 도 3의 실시예에서의 에러 증상 추출 회로 텔레포트 방식의 개략도이다.
도 5는 도 3의 실시예에서 임의의 에러가 발생할 때의 에러 증상 추출 회로 텔레포트 방식의 등가 개략도이다.
도 6은 본 출원의 실시예에 따라 로직 클리포드 회로 및 비로직 클리포드 회로를 연속적으로 수행하기 위한 파이프라인의 개략적인 공간-시간 도면이다.
도 7은 본 출원의 실시예에 따라 보조 상태를 준비하는 절차의 개략도이다.
도 8은 본 출원의 실시예에 따른 2개의 증류 회로(distillation circuit)의 개략도이다.
도 9는 본 출원의 실시예에 따른 초전도 QC 칩의 3차원 패키징의 개략도이다.
도 10은 본 출원의 다른 실시예에 따른 양자 클리포드 회로에 대한 결함 허용 계산 장치의 블록도이다.
도 11은 본 출원의 실시예에 따른 컴퓨터 디바이스의 개략적인 구조도이다.
도 1은 본 출원의 실시예에 따른 범용 QC 프로세스의 개략도이다.
도 2는 본 출원의 실시예에 따른 전체 양자 회로의 클리포드 회로 및 비-클리포드 회로의 개략적인 분해도이다.
도 3은 본 출원의 실시예에 따른 양자 클리포드 회로에 대한 결함 허용 계산 방법의 흐름도이다.
도 4는 도 3의 실시예에서의 에러 증상 추출 회로 텔레포트 방식의 개략도이다.
도 5는 도 3의 실시예에서 임의의 에러가 발생할 때의 에러 증상 추출 회로 텔레포트 방식의 등가 개략도이다.
도 6은 본 출원의 실시예에 따라 로직 클리포드 회로 및 비로직 클리포드 회로를 연속적으로 수행하기 위한 파이프라인의 개략적인 공간-시간 도면이다.
도 7은 본 출원의 실시예에 따라 보조 상태를 준비하는 절차의 개략도이다.
도 8은 본 출원의 실시예에 따른 2개의 증류 회로(distillation circuit)의 개략도이다.
도 9는 본 출원의 실시예에 따른 초전도 QC 칩의 3차원 패키징의 개략도이다.
도 10은 본 출원의 다른 실시예에 따른 양자 클리포드 회로에 대한 결함 허용 계산 장치의 블록도이다.
도 11은 본 출원의 실시예에 따른 컴퓨터 디바이스의 개략적인 구조도이다.
본 출원의 목적들, 기술적 해결책들 및 장점들을 보다 명확하게 하기 위해, 이하에서는 첨부 도면들을 참조하여 본 출원의 구현예들을 상세히 추가로 설명한다.
본 출원의 실시예들이 설명되기 전에, 본 출원에 관련된 일부 용어들이 먼저 설명된다.
1. 양자 계산(QC): QC는 특정 계산 작업을 신속하게 완료하기 위해 양자 상태들의 중첩 및 얽힘 속성들을 사용하는 방식이다.
2. 양자 텔레포트: 양자 텔레포트는 양자가 얽힌 상태들을 분배하고 일부 고전적인 정보를 송신하는 방식으로 임의의 알려지지 않은 양자 상태를 임의의 거리만큼 수송하는 기술이다.
3. 양자 에러 정정(QEC): QEC는 인코딩을 위해 다체 양자 시스템(many-body quantum system)의 힐버트(Hilbert) 공간 내의 부분 공간에 양자 상태를 매핑하는 방식이다. 양자 잡음은 인코딩된 양자 상태가 다른 부분 공간으로 송신되게 할 수 있다. 양자 상태가 국부화된 공간을 지속적으로 관찰(증상 추출)함으로써, 양자 잡음은 인코딩된 양자 상태를 간섭하지 않고 평가 및 정정되어, 인코딩된 양자 상태를 양자 잡음으로부터의 간섭으로부터 보호할 수 있다. 구체적으로, QEC 코드 
에 대해, 임의의 단일 큐비트 상에서 발생하는 임의의 
에러들을 정정하기 위해, n 물리적 큐비트 내의 k 로직 큐비트가 인코딩된다는 것을 나타낸다.
4. 데이터 양자 상태: 데이터 양자 상태는 QC 동안 양자 정보의 양자 상태를 저장하는데 사용된다.
5. CSS(Calderbank-Shor-Steane) 코드: CSS 코드는 일종의 특수 양자 안정기 에러 정정 코드이다. CSS 코드의 안정기 생성기들은 모두 Pauli-X 연산자 또는 Pauli-Z 연산자의 직접적인 곱일 수 있다. 또한, 2개의 코드 블록 내의 2개의 쌍을 이룬 큐비트마다 CNOT(controlled NOT) 게이트를 수행함으로써, 모든 로직 큐비트에 대해 로직 CNOT 게이트가 수행될 수 있다.
6. Pauli-X 및 Pauli-Z 오류: Pauli-X 에러 및 Pauli-Z 에러는 물리적 큐비트의 양자 상태에 대해 랜덤하게 생성되는 Pauli-X 진화 에러 및 Pauli-Z 진화 에러이다. QEC 이론에 따르면, 에러 정정 코드가 Pauli-X 에러 및 Pauli-Z 에러를 정정하는데 사용될 수 있다면, 에러 정정 코드는 단일 큐비트에 발생하는 임의의 에러를 정정하는데 사용될 수 있다.
7. 결함 허용 양자 계산(FTQC): FTQC는 QEC 보호 하에서의 QC이다. QC 동안, QEC 회로 자체에 대한 동작 및 큐비트 측정을 포함한, 임의의 물리적 동작에서 잡음이 있다. 또한, 고전적인 동작에서는 잡음이 없다고 가정한다. FTQC는 QEC 방식을 적절히 설계하고 인코딩된 로직 양자 상태에 대해 특정 방식으로 게이트 동작을 수행하는 방법이 잡음이 있는 큐비트들을 사용하는 QC 동안 효과적인 제어 및 에러 정정을 보장하는데 사용되는 기술적 해결책이다.
8. 물리적 큐비트: 물리적 큐비트는 실제 물리적 디바이스를 사용하여 구현되는 큐비트이다.
9. 로직 큐비트: 로직 큐비트는 에러 정정 코드에 의해 정의되는 힐버트 부분 공간에서의 수학적 자유도이다. 로직 큐비트의 양자 상태의 설명은 일반적으로 다체가 얽힌 상태이다. 실제 FTQC는 에러 정정 코드에 의해 보호되는 로직 큐비트에 대해 실행된다.
10. 물리적 양자 게이트/회로: 물리적 양자 게이트/회로는 물리적 큐비트에서 작동하는 양자 게이트/회로이다.
11. 로직 양자 게이트/회로: 로직 양자 게이트/회로는 로직 큐비트에서 작동하는 양자 게이트/회로이다.
12. 임계 정리: 임계 정리에서, FTQC 요건을 충족하는 계산 방식에 대해, 모든 연산의 에러율이 임계값보다 작을 때, 계산의 정확도가 임의적으로 1에 근접할 수 있게 하기 위해 더 나은 에러 정정 코드, 더 많은 큐비트, 및 더 많은 양자 연산이 사용될 수 있다.
13. 양자 클리포드 회로: 양자 클리포드 회로는 양자 게이트 회로들의 부분 세트이며, 아다마르(Hadamard) 게이트, 위상 게이트, 및 CNOT 게이트에 의해 형성되는 양자 회로이다.
14. 양자 상태 증류(Quantum state distillation): 양자 상태 증류는 다수의 잡음-오염된 입력 양자 상태들(noise-contaminated input quantum states)로부터 소수의 비교적 순수한 양자 상태들(pure quantum states)을 추출하는 기술이다.
15. 비상관 잡음: 비상관 잡음의 경우, 에러 정정 코드 
에 대해, 
로 설정된다. n 큐비트에 존재하는 잡음이 E이고, E의 가중치(작동 큐비트의 수)는 wt(E)로서 정의되도록 설정된다. E가 다음과 같은 관계를 충족하면: wt(E)<t일 때, E의 발생 확률은 O(Ps)이고, 여기서 s≥wt(E)이고, 이와는 반대로, wt(E)≥t일 때, E의 발생 확률은 O(Ps)이고, 여기서 s≥t이고, E는 상관되지 않는 것으로 간주된다. 그렇지 않으면, E는 상관되는 것으로 간주된다.
16. 파이프라인: 컴퓨터에서의 파이프라인은 반복 프로세스를 복수의 서브프로세스로 분해하는 기술이고, 각각의 서브프로세스는 가속화된 계산을 구현하기 위해 다른 서브프로세스들과 병렬로 수행된다.
다음으로, 범용 QC가 간략하게 설명된다. 범용 QC의 일반적인 구조가 도 1에 도시되어 있으며, 이 구조는: 전체 계산 프로세스를 완료하기 위해, 초기 상태(일반적으로 간단한 직접적인 곱 상태, 예를 들어, 
를 준비하는 것(11), 양자 회로를 수행하는 것(12), 및 표준 기반으로 출력 상태를 측정 및 판독하는 것(13)을 포함한다.
양자 회로를 수행하는 것은 QC의 핵심 부분이고, 수학적으로 단위 변환 프로세스이고, 
로 표시될 수 있으며, 
은 해당 함수일 수 있다. 정교하게 설계된 양자 가속 알고리즘에서, 함수 
의 중요한 전체 특징들(예를 들어, 주기적 함수의 기간, 및 도메인 내의 모든 기능적 값들의 합)은 측정 전에 양자 간섭을 사용하여 추출되고, 고전적인 컴퓨터 상에서 이러한 타입의 특징들을 계산하는 것은 상당히 어렵다.
또한, 임의의 단위 변환은 도 2에 도시된 바와 같이, 클리포드 변환(회로)(21) 및 비-클리포드 변환(회로)(22)의 대체 작업으로 분할될 수 있다. 즉, 범용 QC를 구현하기 위해 클리포드 회로와 비-클리포드 회로가 요구된다.
로직 레벨의 결함 허용 비-클리포드 회로는 매직 상태 증류(magic state distillation) 및 양자 게이트 텔레포트를 통해 구현될 수 있다. 매직 상태 증류 회로와 양자 게이트 텔레포트 양쪽 모두는 클리포드 회로를 사용하여 구현될 수 있다. 따라서, 본 출원의 주 목적은 로직 클리포드 회로를 수행 및 최적화하는 것이다. 본 출원은 양자 클리포드 회로에 대한 결함 허용 계산 방법을 제공하여, 양자 클리포드 회로의 결함 허용 계산이 효율적으로 구현되는 동안 더 적은 물리적 큐비트들 및 물리적 양자 게이트들이 사용되게 한다.
본 출원의 방법 실시예가 설명되기 전에, 본 방법의 실행 환경(running environment)(또는 실행 주체(execution body)라고도 지칭됨)이 먼저 설명된다. 본 출원의 이 실시예에 따른 양자 클리포드 회로에 대한 결함 허용 계산 방법은 고전적인 컴퓨터(예를 들어, 퍼스널 컴퓨터(PC), 서버 또는 컴퓨팅 호스트)에 의해 구현될 수 있다. 예를 들어, 본 방법을 구현하기 위한 대응하는 컴퓨터 프로그램을 실행하기 위해 고전적인 컴퓨터가 사용된다. 본 방법은 대안적으로 양자 컴퓨터에 의해 수행될 수 있다. 본 방법은 대안적으로 고전적인 컴퓨터 및 양자 컴퓨터의 하이브리드 디바이스 환경에서 수행될 수 있다. 예를 들어, 고전적인 컴퓨터는 회로 분해와 같은 단계들을 수행하고, 양자 컴퓨터는 보조 상태 준비, 양자 텔레포트, 에러 증상 측정, 및 에러 정정과 같은 단계들을 수행하는데, 그 이유는, 본 방법을 수행하는 대응하는 계산 결과가 고전적인 컴퓨터 상에서 양자 회로를 시뮬레이션하는 대신에, 양자 컴퓨터 상에 양자 회로를 직접 배치함으로써 이론적으로 더 양호하다고 추측되기 때문이다.
다음의 방법 실시예에서, 설명의 용이함을 위해, 다만 컴퓨터 디바이스를 단계들의 실행 주체로서 사용하여 설명한다. 컴퓨터 디바이스는 고전적인 컴퓨터일 수 있거나 또는 양자 컴퓨터일 수 있거나, 또는 고전적인 컴퓨터와 양자 컴퓨터를 포함하는 하이브리드 실행 환경일 수 있다는 것을 이해해야 한다. 이는 본 출원의 실시예들에서 한정되지 않는다.
다음으로, 본 출원의 기술적 해결책이 몇몇 실시예들을 사용하여 설명된다.
도 3은 본 출원의 실시예에 따른 양자 클리포드 회로에 대한 결함 허용 계산 방법의 흐름도이다. 본 방법은 컴퓨터 디바이스에 적용될 수 있다. 컴퓨터 디바이스는 데이터 처리 능력 및 데이터 저장 능력을 갖는 임의의 전자 디바이스, 예를 들어, PC, 서버 또는 컴퓨팅 호스트 또는 양자 컴퓨터 디바이스와 같은 고전적인 컴퓨터 디바이스일 수 있다. 본 방법은 다음의 단계들 301 내지 305를 포함할 수 있다:
단계 301: 양자 클리포드 회로를 s개의 로직 클리포드 회로들로 분해하며, s는 양의 정수이다.
컴퓨터 디바이스는 알고리즘 회로도를 취득하고, 알고리즘 회로도로부터 양자 클리포드 회로를 추출하며, 그 후 양자 클리포드 회로를 제한된 상수의 로직 클리포드 회로로 분해할 수 있다.
예시적인 실시예에서, 양자 클리포드 회로는 양자 클리포드 회로의 심플렉틱 행렬 표현을 획득하기 위해 심플렉틱 행렬의 형태로 변환된다. 그 후, 양자 클리포드 회로의 심플렉틱 행렬 표현은 분해되어 s개의 로직 클리포드 회로의 심플렉틱 행렬 표현을 획득한다.
임의의 n 큐비트에 적용되는 로직 클리포드 회로들은 이진 2n×2n 심플렉틱 행렬로서 표현될 수 있다. 모든 n 큐비트의 클리포드 회로들은 
에 대한 심플렉틱 그룹을 형성한다. 
는 0들과 1들에 의해 형성되는 숫자 필드를 나타낸다. 임의의 
에 대한 심플렉틱 행렬이 다음과 같이 분할될 수 있다는 것이 증명될 수 있다:
브루햇(Bruhat) 분해에 기초하여, 임의의 이진 2n×2n 심플렉틱 그룹은 다음 형태로 분해될 수 있다:
여기서, 
은 위상 -C-의 심플렉틱 행렬이고, 심플렉틱 행렬에 의해 표현되는 회로는 C(q,r)(큐비트 q는 제어로서 사용되고, r은 피제어 타겟임)를 포함하는 일종의 CNOT 게이트이고, q<r이며; 
와 
는 위상 -P-와 위상 -H-의 심플렉틱 행렬들을 나타내고, π는 큐비트의 순열을 나타내는 순열 행렬이다.
즉, 양자 클리포드 회로는 제한된 수(전술한 수식에서 9개)의 로직 클리포드 회로들로 분할될 수 있으며, 로직 클리포드 회로들 각각은 단일 타입 게이트만을 포함하는 회로이다. 단일 타입 게이트는 CNOT 게이트, 하다마르 게이트, 및 위상 게이트 중 어느 하나를 포함한다. 이러한 분할은 정규 표현이라고 지칭된다.
예시적인 실시예에서, s는 9 이하이다. 즉, 양자 클리포드 회로는 9개 미만의 로직 클리포드 회로로 분해되어, 양자 클리포드 회로의 실시간 계산의 단계들의 수가 제한된 상수로 감소되고, 실시간 계산의 깊이가 감소되며, 실시간 계산에 필요한 시간이 감소된다.
302: s개의 로직 클리포드 회로에 각각 대응하는 보조 상태들을 준비한다.
s개의 로직 클리포드 회로를 획득하기 위한 분해 이후에, 각각의 로직 클리포드 회로에 필요한 보조 상태가 결정될 수 있으며, 그 후 로직 클리포드 회로들에 각각 대응하는 보조 상태들이 준비된다.
분해로부터 획득된 로직 클리포드 회로들은 각각 단일 타입 게이트만을 포함하는 회로이다. 따라서, 다음의 3가지 타입의 보조 상태: CNOT 게이트에 대응하는 보조 상태 
, 하다마르 게이트에 대응하는 보조 상태 
, 및 위상 게이트에 대응하는 보조 상태 
를 준비하기만 하면 된다. 3가지 타입의 보조 상태는 다음의 수식들을 사용하여 표현될 수 있다:
여기서, UC, UH, 및 UP는 각각 CNOT 게이트, 하다마르 게이트, 및 위상 게이트를 나타내고, I는 유효 동작이 없음을 나타내는 아이덴티티를 나타내고, 
와 
는 각각 로직 레벨에 대한 0 상태 및 1 상태를 나타낸다.
또한, UC, UH, 및 UP에 대응하는 심플렉틱 행렬들은 각각 다음과 같이 표현된다:
여기서 In은 아이덴티티 행렬이고, 
은 m개의 1들 및 나머지 0들을 포함하는 대각선 행렬이고, U는 상부 삼각형 비-단일 행렬(upper triangular non-singular matrix)이다. 이진 안정기 식(binary stabilizer expression)이 사용되는 경우, 3가지 타입의 보조 상태의 대응하는 이진 표현은 다음과 같다:
단계 303: s개의 로직 클리포드 회로 내의 i번째 로직 클리포드 회로에 대해, i번째 로직 클리포드 회로에 대응하는 입력 상태를 보조 큐비트에 텔레포트하고, 텔레포트 후에 획득된 양자 상태는 i번째 로직 클리포드 회로에 의해 처리되어 i번째 로직 클리포드 회로에 대응하는 출력 상태를 획득하고, i는 s 이하의 양의 정수이다.
본 출원의 이 실시예에서, 보조 큐비트가 생성되고, 로직 클리포드 회로에 대응하는 입력 상태가 보조 큐비트에 텔레포트됨으로써, 입력 상태가 로직 클리포드 회로에 의해 처리되어, 대응하는 출력 상태를 획득하게 된다.
예를 들어, 회로는 도 4에 도시될 수 있다. 도 4에는 사선을 갖는 3개의 직선, 즉 직선(41), 직선(42), 및 직선(43)이 존재한다. 사선을 갖는 각각의 직선은 n 물리적 큐비트의 그룹이 QEC 코드 
로 인코딩된다는 것을 나타내는, 큐비트 블록에 대응한다. 즉, 사선을 갖는 각각의 직선은 n 물리적 큐비트와 k 로직 큐비트를 포함한다. 직선(41)에 대응하는 n 물리적 큐비트가 입력 상태 
로서 사용되고, 직선(42)에 대응하는 n 물리적 큐비트가 보조 상태로서 사용되고, 직선(43)에 대응하는 n 물리적 큐비트가 입력 상태 
가 텔레포트된 후에 획득된 양자 상태로서 사용된다.
어떠한 잡음도 없고 UL=I라고 가정하면(여기서, UL은 구현될 필요가 있는 로직 회로를 나타내고, I는 유효 동작이 없다는 것을 표시하는 아이덴티티를 나타냄), 도 4의 회로는 직선(41)에 대응하는 n 보조 큐비트에 입력 상태 
를 텔레포트할 수 있다. 잡음이 존재하고 UL이 로직 클리포드 회로인 경우에, 대응하는 출력 상태 
를 획득하기 위해, 입력 상태 
가 텔레포트된 후에 획득되는 양자 상태가 로직 클리포드 회로 UL에 의해 처리된다.
도 4에서, 직선(42) 및 직선(43)에 의해 표현되는 2n 물리적 큐비트는 공동으로 얽힌 상태이고, 특정 형태는 k개의 로직 벨 상태의 직접적인 곱, 즉:
단계 304: 텔레포트 동안 i번째 로직 클리포드 회로에 대응하는 보조 상태 및 입력 상태에 기초하여 i번째 로직 클리포드 회로에 대응하는 에러 증상을 측정한다.
QEC 및 FTQC에 대한 목적은 에러 증상을 측정하여 가장 발생 가능성이 있는 에러를 평가하고 정정을 수행하는 것이다. 그러나, 에러 증상을 추출하기 위한 양자 회로는 대신에 인코딩된 계산 정보의 양자 상태들(즉, "출력 상태"로도 지칭되는, "출력 양자 상태")에 더 많은 에러들을 도입할 가능성이 더 많을 수 있다. 따라서, 주의 깊은 설계없이, QEC는 대신에 데이터 양자 상태들에서 로직 에러들을 유발할 가능성이 더 클 수 있다.
UL가 로직 클리포드 회로일 때, 즉, 보조 상태 
가 도 4에서 점선의 좌측 상에 준비될 때:
도 4로부터 알 수 있는 바와 같이, CNOT 게이트는 입력 상태 
에 대응하는 n 물리적 큐비트와 준비된 보조 상태 
에 대응하는 n 물리적 큐비트의 2개마다 수행되고, 그 후 입력 상태 
에 대응하는 n 물리적 큐비트 내의 각각의 물리적 큐비트는 Pauli-Z 방향에서 측정되고, 보조 상태 
에 대응하는 n 물리적 큐비트 내의 각각의 물리적 큐비트는 Pauli-X 방향에서 측정되어, 측정 결과를 획득한다. 로직 클리포드 회로에 대응하는 에러 증상은 측정 결과에 기초하여 결정될 수 있다. 선택적으로, 크닐(Knill) 에러 증상 추출 회로는 에러 증상을 추출하는데 사용될 수 있다.
단계 305: i번째 로직 클리포드 회로에 대응하는 에러 증상에 따라 i번째 로직 클리포드 회로에 대응하는 출력 상태에 대한 에러 정정을 수행하여, 결함 허용 계산 이후의 출력 상태를 획득한다.
로직 클리포드 회로에 대응하는 에러 증상이 결정된 후에, 로직 클리포드 회로의 출력 상태에 대해 에러 정정을 수행하여 결함 허용 계산 이후의 출력 상태를 획득한다.
선택적으로, 측정 결과에 기초하여, 일 양태에서, 에러 증상이 결정될 필요가 있고, 다른 양태에서, 정정될 필요가 있는 로직 Pauli-X 연산자 및 로직 Pauli-Z 연산자가 추가로 결정될 필요가 있다. 에러의 발생 위치 및 타입은 로직 클리포드 회로에 대응하는 에러 증상에 기초하여 그리고 QEC 코드에 대응하는 디코딩 알고리즘을 사용하여 결정되고, 에러 정정은 로직 클리포드 회로에 대응하는 출력 상태에 대해 수행되고, 결함 허용 계산 이후의 출력 상태는 정정될 필요가 있는 로직 Pauli-X 연산자 및 로직 Pauli-Z 연산자가 정정된 이후에 획득된다. 즉, 로직 Pauli-X 연산자 및 로직 Pauli-Z 연산자를 사용하여 출력 상태 
에 대해 에러 정정이 수행되고, 로직 Pauli-X 및 로직 Pauli-Z 연산자가 정정된 후에, 결함 허용 계산 이후의 출력 상태 
가 획득될 수 있다. 결함 허용 계산 이후의 출력 상태 
는 입력 상태 
가 결함 허용 클리포드 회로에 의해 처리된 후에 획득되는 출력 상태이다. 전술한 방식으로, 양자 상태 에러 정정 및 결함 허용 클리포드 회로 동작이 동시에 완료될 수 있다.
보조 상태가 잡음으로 오염되지 않는다고 가정하면, 에러 증상의 추출은 오염된 입력 상태 
의 잡음 증상의 추출을 포함한다. 후속하여, 측정을 통해 에러 증상이 획득되고, 디코딩이 수행되어, 텔레포트 전에 어떤 에러들이 발생했는지가 추정될 수 있고, 정정될 필요가 있는 로직 Pauli-X 연산자 및 로직 Pauli-Z 연산자가 계산된다. 마지막으로, 에러 정정은 제3 출력된 물리적 큐비트들의 그룹(즉, 도 4의 직선(43)에 대응하는 n 물리적 큐비트)에서 송신 시에 수행되어, 결함 허용 계산 이후의 출력 상태를 획득한다.
그러나, 일반적으로, 보조 상태는 준비 동안 잡음에 의해 오염되었고, 잡음은 2가지 타입의 위험 영향을 갖는다: 1. 보조 큐비트와 데이터 큐비트 사이에 CNOT 게이트를 사용함으로써 에러가 데이터 큐비트에 전달된다. 그러한 경우에 대한 발생 확률이 높다면, 정정 불가능한 에러가 도입되어 전체 계산이 실패하게 된다. 2. 잘못된 디코딩은 부정확한 측정 결과에 의해 야기된다. 두번째 요인로 인해, 상관된 잡음이 보조 큐비트로부터 데이터 큐비트로 다시 전달되는 것이 방지될 수 있는 경우에, (측정 결과들에 대해) 에러 증상들을 반복적으로 추출 및 측정하고 다수결 투표(majority voting)를 통해 에러 증상들 및 로직 Pauli-X 및 Z 직접적인 곱 연산자들의 신뢰성있는 고유값들을 결정하는 것이 여전히 필요하다. 이 프로세스가 다수의 귀중한 보조 상태를 소비한다는 것 외에도, 이러한 반복된 측정들이 단지 QEC의 구현을 위해서는 수용가능하지만, 로직 Pauli-연산자들이 텔레포트 이후에 그리고 측정 및 에러 정정 결과에 기초하여 바로 정정될 필요가 있다는 이유로 양자 회로 텔레포트의 구현을 위해서는 수용가능하지 않으며, 이는 반복된 측정들의 결과들에 대한 다수결 투표를 통해 획득될 수 없다.
다행히도, 크닐(Knill) 에러 증상 추출 회로의 구조에 대해, 다음의 정리가 존재한다: 준비된 보조 상태 
가 상관된 잡음을 포함하지 않는 경우, 회로에서 발생하는 임의의 에러는, 도 5에 도시된 바와 같이, 에러 증상 추출 이전의 데이터 큐비트 블록에서 발생하는 비상관 에러 Ei 및 텔레포트 이후의 제2 큐비트 블록에서 발생하는 비상관 에러 Ef와 등가일 수 있다. 따라서, 크닐 에러 증상 추출 회로의 경우, 회로가 한 번 사용된 후에 텔레포트 및 QEC가 완료될 수 있다. 이러한 정리의 보장으로, 도 4에 도시된 회로는 로직 클리포드 회로를 수행하는데 직접 사용될 수 있으며, 동시에 에러 정정을 수행할 수 있다.
즉, 3가지 타입의 보조 상태가 상관된 잡음을 포함하지 않는 경우, 에러 허용을 갖는 임의의 로직 클리포드 회로를 완료하기 위해 제한된 상수의 에러 증상 추출들이 사용될 수 있고, 로직 클리포드 회로가 완료되는 동안 유효 에러 정정이 유지될 수 있다. 3가지 타입의 보조 상태의 준비가 이하의 실시예들에서 설명된다.
전술한 실시예들에서, 분해 이후에 획득되는 i번째 로직 클리포드 회로는 i번째 로직 클리포드 회로의 FTQC를 설명하기 위한 예로서 사용될 필요가 있다. i번째 로직 클리포드 회로는 양자 클리포드 회로를 분해함으로써 획득되는 임의의 로직 클리포드 회로일 수 있다. 따라서, s개의 로직 클리포드 회로 내의 각각의 로직 클리포드 회로의 경우, 전술한 방식이 FTQC를 구현하는데 사용될 수 있다. 또한, i번째 로직 클리포드 회로에 대한 결함 허용 계산 이후의 출력 상태는 (i+1)번째 로직 클리포드 회로의 입력 상태로서 사용될 수 있다. 이러한 프로세스는 s번째 로직 클리포드 회로들에 대한 결함 허용 계산 이후의 출력 상태가 획득되고 전체 양자 클리포드 회로에 대한 결함 허용 계산 이후의 출력 상태가 획득될 때까지 반복된다.
요약하면, 본 출원에서 제공되는 기술적 해결책에서, 양자 클리포드 회로가 양자 클리포드 회로는 제한된 상수의 로직 클리포드 회로들로 분해되고, 로직 클리포드 회로들에 각각 대응하는 보조 상태들이 준비되고, 대응하는 출력 상태를 획득하기 위해 로직 클리포드 회로에 의해 입력 상태가 텔레포트되고 처리되며, 로직 클리포드 회로에 대응하는 에러 증상이 텔레포트 동안 입력 상태 및 보조 상태에 기초한 측정을 통해 획득되고, 그 후 에러 증상에 따라 출력 상태에 대한 에러 정정이 수행되어 결함 허용 계산 이후의 출력 상태를 획득한다. 전술한 방식으로, 텔레포트-기반 로직 게이트의 구현 해결책을 사용하여, 양자 클리포드 회로의 결함 허용 계산이 효율적으로 구현되면서도 더 적은 물리적 큐비트들 및 물리적 양자 게이트들이 사용되게 한다.
예시적인 실시예에서, s개의 로직 클리포드 회로에 각각 대응하는 보조 상태들을 준비하는 것은 다음의 하위 단계들을 포함할 수 있다:
1. s개의 로직 클리포드 회로에 각각 대응하는 보조 상태들을 결정하는 단계;
2. 보조 상태들에 각각 대응하는 결함 허용 준비 회로들을 구축하는 단계; 및
3. 파이프라인 방식으로 병렬로 결함 허용 준비 회로들을 사용하여 보조 상태들을 준비하는 단계.
보조 상태를 준비하기 위해 기간이 필요하기 때문에, 보조 상태의 준비가 지나치게 느리면, 로직 클리포드 회로에 대한 결함 허용 계산이 매우 빠르게 수행될 수 있더라도, 보조 상태의 준비가 먼저 완료될 필요가 있다. 로직 클리포드 회로에 대한 결함 허용 계산의 이점들을 충분히 활용하고 실시간 계산의 기간을 제한된 상수의 값으로 추가로 감소시키기 위해서는, 보조 상태 준비 회로와 보조 상태를 준비하기 시작하는 시간을 적절하게 설정하는 것이 필요하다. 상이한 보조 상태들에 대해, 상이한 보조 상태 준비 회로들(즉, 전술한 결함 허용 준비 회로들)이 준비를 위해 구축될 필요가 있다.
본 출원의 이 실시예에서는, 파이프라인 방식으로 병렬로 결함 허용 준비 회로들을 사용하여 보조 상태들을 준비함으로써, 보조 상태를 준비하는 효율성을 향상시키고, 로직 클리포드 회로에 대한 결함 허용 계산의 빠른 구현을 보장하는 것이 제안된다. 구체적으로는, 특정 파이프라인 구조가 특정 알고리즘에 따라 설계될 수 있다. 알고리즘은 다음과 같은 구조로 나타난다고 가정한다:
여기서 
는 특정 기간 Tj내에, 오직 회로 내에는 고정된 클리포드 회로들 및 비-클리포드 회로들(비-클리포드 회로는 클리포드 회로에 대해 매직 상태 증류를 수행함으로써 생성됨)의 그룹만이 존재한다는 것을 나타낸다. 설명을 단순화하기 위해, 각각의 기간 내에 사용될 필요가 있는 반복적인 클리포드 회로들의 총 수(매직 상태 증류 포함)는 O(kc)라고 가정한다. 증류를 위해 선택된 고전적인 에러 정정 코드는 회로들의 실제 수에 따라 조정되고, 후속하여 수행될 필요가 있는 반복 클리포드 회로들의 수에 의해 kc가 결정된다. O(nc)개의 블록은 상태 준비를 위해 각각의 기간 내에 입력될 필요가 있다. 연속적인 파이프라인의 실행을 유지하기 위해, 파이프라인에 필요한 깊이(즉 보조 블록들의 수)는 도 6을 참조할 때, O(ncmax(kc,k)/kc)이다. 이러한 방식으로, 실행 시간을 감소시키기 위해 보조 상태들이 연속적으로 공급되는 것을 보장할 수 있다. 실제 실행 시간에 대한 요건을 더 낮출 수 있는 경우, 보조 상태들의 수가 감소될 수 있거나 또는 비교적 낮은 효율을 갖는 증류 회로가 사용될 수 있다. 본 명세서에서의 선택은 비교적 유연하고, 실제 요건에 따라 선택될 수 있다.
또한, 보조 상태를 준비하는 기본 절차가 도 7에 도시되어 있다: 먼저, (클리포드 회로인) Uprep(71)를 사용하여 물리적 레벨 상에서 다수의 동일한 보조 상태가 준비되고, 그 후 보조 상태들은 큐비트 블록 상에서 (또한 클리포드 회로인) 인코딩 회로 Uenc(72)를 사용하여 QEC 코드 
로 인코딩된다. Uprep(71)와 Uenc(72)는 실제로 잡음을 포함한다(양자 잡음은 현재 인간 엔지니어링 기술에서 어디에나 존재한다). 이러한 인코딩된 보조 상태들은 (잡음을 또한 포함하는) 증류 회로 Udist(73)에 전달되고, 그 후 일부 블록들 내의 모든 큐비트가 측정된다. 출력된 큐비트 블록들에서 대응하는 에러 정정 코드들의 안정기 그룹 내의 (모두 Pauli-연산자의 직접적인 곱들인) 모든 요소들의 고유값들은 이러한 측정 결과들을 사용하여 평가될 수 있고, 동일한 방법이 또한 출력된 블록의 로직 Pauli-연산자의 고유값을 추정하는데 사용될 수 있다. 증류 회로들은 일부 고전적인 에러 정정 코드들의 패리티 검사 행렬들에 따라 구축될 수 있다. 각각의 출력된 큐비트 블록의 추정된 고유값(에러 증상)은 호환성 검사 및 후선택을 추가로 요구한다(비호환성 비트 블록들이 제거된다). 이 경우, 양자 에러 정정은 로직 이러한 에러 증상들 및 Pauli-연산자들의 고유값들에 따라 출력되는 코드 블록들에서의 보조 상태들에 대해 수행될 수 있다.
증류 회로 Udist는 고전적인 에러 정정 코드 [nc,kc,dc]의 패리티 검사 행렬에 따라 구축될 수 있고, 
의 형태를 갖는다. 특정 동작들은 다음과 같다: nc개의 보조 상태 블록들의 그룹에 대해, rc=nc-kc개의 제1 보조 상태 블록들은 고전적인 패리티 검사 결과를 유지하도록 선택되고, 그 후 CNOT 게이트는 행 Ac에서의 1의 위치에 따라 배치될 수 있다. 구체적인 동작들은 다음과 같다:
전술한 증류 회로 Udist의 사용 동안, 양자 게이트 또는 측정의 에러 레이트가 비교적 낮은 경우에, dc가 기본 CSS 양자 코드의 거리 d보다 큰 경우, 출력된 블록은 호환되지 않는 안정기(신드롬) 고유값들을 갖는 큐비트 블록들이 필터링된 후에 상관된 Pauli-X 에러를 포함하지 않는다. 상관된 Pauli-Z 에러를 제거하기 위해 유사한 방법이 사용될 수 있다.
QEC 이론에 따르면, 잡음이 있는 각각의 큐비트 블록은 Pauli-X 타입 에러 및 Pauli-Z 타입 에러에 의해 개별적으로 오염되는 것으로 간주될 수 있다. 따라서, 증류의 목적은 X 타입 상관 에러 및 Z 타입 상관 에러를 개별적으로 제거하는 것이다. 하나의 타입의 잡음의 상관 관계는 증류할 때마다 효과적으로 제거될 수 있다. 따라서, 2가지 타입의 상관 관계를 제거하기 위해서는 2번의 증류가 필요하다. 제2 타입의 상관된 잡음의 제거 동안, 제1 타입의 잡음의 상관 관계는 회로의 출력 상태에 다시 도입되도록 허용되지 않는다.
실현가능한 방식은 상관된 X-타입 에러 및 상관된 Z-타입 에러를 동시에 제거하기 위해 2개의 증류 회로(제1 단계에서의 복수의 출력된 블록이 제2 스테이지 증류 회로에 입력되기 전에 랜덤하게 스크램블링될 필요가 있음)를 캐스케이딩하는 것이다. 도 8의 부분 (a)는 
에 대응하는 증류 회로를 도시하고, 부분 (b)는 
에 대응하는 증류 회로를 도시한다. 도 8의 부분 (a)에 도시된 바와 같이, 증류 회로는 증류를 위해 고전적인 코드 [3, 1, 3]를 사용하는 2-스테이지 증류 회로이다. 2개의 고전적인 에러 정정 코드들 
및 
에 기초한 입력 및 출력 보조 상태들에 대해, 큐비트 블록들의 수는 각각 
및 
이다. 본 명세서에서의 Y(p)는 증류의 순 출력 레이트(net output rate)이고, 다음과 같이 정의된다:
본 명세서에서의 Ri(p)는 i번째-스테이지 증류 동안의 후선택에서의 블록의 거절 확률이고, 보통 물리적 양자 게이트 또는 측정의 에러 레이트 p에 의존한다. 점근적으로, p가 비교적 작을 때, 하나의 거절 블록이 출력될 수 있기 전에 양자 게이트 또는 측정의 에러가 적어도 2번 발생할 필요가 있기 때문에, 거절 확률은 O(p2)인 경향이 있다. 수치 시뮬레이션은 에러 레이트가 충분히 작을 때, R1(p)와 R2(p)가 무시할 만큼 충분히 작을 수 있다는 것을 나타낸다. 또한, 채널 용량에 도달하기에 적절한 고전적인 에러 정정 코드가 이미 존재함으로써, 
가 비교적 클 때, 즉, Y(p)-O(l)일 때 이론적으로 허용가능한 최대 값 Y(p)가 유지되게 된다. 이러한 방식으로, 요구되는 보조 양자 상태는 매우 낮은 점근적 리던던시 레이트로 준비될 수 있다.
도 8의 부분 (a)에 도시된 증류 회로는 적절한(상관된 잡음이 없는) 보조 상태 
를 증류하는데 사용될 수 있다는 것이 이미 전술되었다. 유사하게, 도 8의 부분 (b)의 증류 회로는 적절한 보조 상태 
를 증류하는데 사용될 수 있다. 적절한 보조 상태 
를 준비하여 모든 3개의 보조 상태의 준비를 구현하는 것이 여전히 필요하다. 
의 이진 표현은 다음과 같다는 점에 주목한다:
사용될 QEC 코드는 본 명세서에서 추가로 제한된다. 일종의 셀프-듀얼 CSS 코드가 고려된다. CSS 코드의 안정기 생성기의 가중치는 2배의-짝수(4의 배수)이고, 동시에 모든 로직 Pauli-X 연산자가 홀수 가중치를 갖는 것으로 규정된다(이것은 항상 홀수 거리 d를 갖는 순환 코드에 적용된다). 이 경우, 적절한 CSS 상태가 먼저 준비될 수 있고, CSS 상태의 이진 표현은 다음과 같다:
마지막으로, 로직 CNOT 게이트는 보조 상태의 제1 블록과 제2 블록 사이에 구현되어 
를 획득할 수 있다. 이러한 CNOT 게이트 회로는 적절한 CSS 상태를 사용함으로써 획득될 수 있다는 점에 주목한다. 즉, 도 8의 부분 (a)에 도시된 증류 회로가 다시 사용될 필요가 있다.
2-스테이지 상태 증류는 개념상 보다 이해하기 쉬운 보조 상태 준비 방식이다. 이 방식이 이미 점근적으로 최적인 방식이지만, 실제로는, 
개의 큐비트 블록이 한 번에 입력될 필요가 있다. 이 숫자는 보통 엄청나다. 요구되는 큐비트들의 총 수가 방대할 뿐만 아니라, 전체적인 증류 프로세스가 지나치게 복잡하고, 그 결과 비교적 낮은 증류 회로의 임계값이 야기된다. 또한, 그렇게 많은 큐비트 블록들을 동작시키는 것도 매우 불편하고 유연하지 않다.
따라서, 본 출원은 보다 효과적인 보조 상태 준비 방식을 추가로 제공한다. 간단히 말해서, 스틴(Steane) 방식을 사용하여 리소스들을 압축하고 준비를 신속하게 완료할 수 있다(대략 O(k)의 회로 깊이가 요구되며, 증류 회로의 깊이와 점근적으로 동일하다). 고속 스크리닝 방식 스틴(Steane)은 상관된 잡음의 제거의 제1 라운드만을 위해 사용될 수 있지만, 방식에서의 회로가 상관된 잡음을 도입하기 때문에 제2 라운드를 위해서는 사용될 수 없다. 따라서, 본 출원에서는 첫번째 층에 방식 스틴(Steane)을 사용하고 그 후 증류 방식을 두번째 층에 적용하는 것이 제안된다. 이러한 방식으로, 입력된 블록들의 수는 nc이고, 출력된 블록들의 수는 kc이다. 이 방식은 회로 복잡도를 감소시키고(동시에, 증류 회로의 임계값을 증가시키고) 또한 전체 방식을 보다 유연하게 만든다(한 번에 입력되는 큐비트 블록들의 수가 감소된다).
본 출원의 실시예들에서 제공되는 기술적 해결책에 대해, 점근적 분석은 평균 리소스 오버헤드(각각의 로직 클리포드 회로에 필요한 리소스 오버헤드)를 추정하는데 사용되며, 다른 관련 방식들과의 비교된다. 비교 결과들에 대해서는 아래의 표 1을 참조할 수 있다:
표 1로부터 알 수 있는 바와 같이, k가 비교적 클 때(점근적 추세), 물리적 레벨 상에서 클리포드 회로를 수행하는 것과 같은 본 출원의 기술적 해결책은 다른 방식들과 비교하여 실질적인 감소를 달성하며, 실시간 회로 깊이 면에서 최적이다. 또한, 파이프라인 구조를 사용함으로써, 본 출원의 기술적 해결책에서 소비될 필요가 있는 큐비트들의 총 수는 O(nckmax(kc, k)/kc이고, 이 기술적 해결책은 방식 3을 제외한 모든 스킴보다 더 양호하다. 방식 3은 본 출원의 기술적 해결책보다 훨씬 더 높은 시간 오버헤드를 갖는다. 즉, 종합적으로, 본 출원의 기술적 해결책은 점근적 근사를 사용하는 관련 방식들과 비교하여 요구되는 물리적 큐비트들의 총 수, 양자 게이트들의 총 수, 및 실시간 계산 지속기간에 있어서의 현저한 개선들을 이루었다.
본 출원의 기술적 해결책은 양자 컴퓨터들이 실용화된 후에 대단히 유용할 것이며, 미래에 이용가능하게 될 양자 클라우드 컴퓨팅 플랫폼들 및 QC 서비스들에서 상당한 가치를 생성할 것이다. 특히, 엄청난 수의 로직 큐비트들의 경우(예를 들어, 양자 필드 이론에 대한 시뮬레이션 및 계산은 수백만 개의 로직 큐비트를 필요로 함), 양자 다체 시뮬레이션을 포함하는 일련의 알고리즘들(양자 다체 시뮬레이션은 QC의 가장 중요한 애플리케이션일 수 있고, 이 특정 경우, 속도는 잠재적으로 수백 내지 수천 회만큼 증가될 수 있음)이 현저하게 가속될 수 있고, 필요한 물리적 큐비트들의 수와 필요한 물리적 양자 게이트의 수가 현저하게 감소될 수 있다.
본 출원의 예시적인 실시예는 초전도 QC 칩을 추가로 제공한다. 초전도 QC 칩은 양자 클리포드 회로에 대한 전술한 결함 허용 계산 방법을 구현하도록 구성된다. 도 9에 도시된 바와 같이, 초전도 QC 칩(90)은 3차원 집적 패키징의 물리적 큐비트들의 m개의 층을 포함하는 3차원 집적 패키징 물리적 구조를 사용하며, 여기서 m은 1보다 큰 정수이다.
도 9에서, 각각의 층의 흑색 점은 물리적 큐비트를 나타내고, 각각의 층의 물리적 큐비트들은 동일한 코드 블록에 위치된다. 물리적 큐비트들의 각각의 층은 양자 상태를 형성하는데 사용된다. 양자 상태는 전술한 입력 상태, 보조 상태, 및 출력 상태 중 어느 하나를 포함할 수 있다.
동일한 층 내의 물리적 큐비트의 경우, 범용 양자 공진 공동을 결합하는데 사용하여 원격 결합을 구현할 수 있다. 상이한 층들 내의 동일한 위치에서의 물리적 큐비트들의 경우, 2개의 큐비트마다 데이터 버스에 의해 결합된다. 선택적으로, 상이한 층들 내의 동일한 위치에서의 물리적 큐비트들의 경우, 데이터 버스는 물리적 큐비트들을 결합하기 위해 딥 스루 실리콘 비아 기술(deep through-silicon via technology)을 사용하여 형성된다.
전술한 해결책에 의하면, 3차원 집적 패키징 물리적 구조를 사용하여 초전도 QC 칩을 구현하여 원격 CNOT 게이트를 구현함으로써, 양자 클리포드 회로에 대한 전술한 결함 허용 계산 방법을 구현하기 위한 완전한 하드웨어 지원을 제공한다.
다음은 본 출원의 방법 실시예들을 실행하는데 사용될 수 있는 본 출원의 장치 실시예들을 설명한다. 본 출원의 장치 실시예들에 개시되지 않은 세부사항들에 대해서는, 본 출원의 방법 실시예들을 참조한다.
도 10은 본 출원의 실시예에 따른 양자 클리포드 회로에 대한 결함 허용 계산 장치의 블록도이다. 본 장치는 전술한 방법 예들을 구현하는 기능들을 갖는다. 기능들은 하드웨어를 사용하여 구현될 수 있거나, 또는 대응하는 소프트웨어를 실행하는 하드웨어에 의해 구현될 수 있다. 장치는 컴퓨터 디바이스일 수 있거나, 또는 컴퓨터 디바이스에 배치될 수 있다. 장치(1000)는 회로 분해 모듈(1010), 보조 상태 준비 모듈(1020), 텔레포트 모듈(1030), 에러 추출 모듈(1040), 및 결함 허용 계산 모듈(1050)을 포함할 수 있다.
회로 분해 모듈(1010)은 양자 클리포드 회로를 s개의 로직 클리포드 회로로 분해하도록 구성되며, s는 양의 정수이다.
보조 상태 준비 모듈(1020)은 s개의 로직 클리포드 회로에 각각 대응하는 보조 상태들을 준비하도록 구성된다.
텔레포트 모듈(1030)은: s개의 로직 클리포드 회로 내의 i번째 로직 클리포드 회로에 대해, i번째 로직 클리포드 회로에 대응하는 입력 상태를 보조 큐비트에 텔레포트하고, 텔레포트 후에 획득된 양자 상태는 i번째 로직 클리포드 회로에 의해 처리되어 i번째 로직 클리포드 회로에 대응하는 출력 상태를 획득하도록 구성되고, i는 s 이하의 양의 정수이다.
에러 추출 모듈(1040)은 텔레포트 동안 i번째 로직 클리포드 회로에 대응하는 보조 상태 및 입력 상태에 기초하여 i번째 로직 클리포드 회로에 대응하는 에러 증상을 측정하도록 구성된다.
결함 허용 계산 모듈(1050)은 i번째 로직 클리포드 회로에 대응하는 에러 증상에 따라 i번째 로직 클리포드 회로에 대응하는 출력 상태에 대한 에러 정정을 수행하여, 결함 허용 계산 이후의 출력 상태를 획득하도록 구성된다.
요약하면, 본 출원의 실시예들에서 제공되는 기술적 해결책에서, 양자 클리포드 회로는 제한된 상수의 로직 클리포드 회로들로 분해되고, 로직 클리포드 회로들에 각각 대응하는 보조 상태들이 준비되고, 대응하는 출력 상태를 획득하기 위해 로직 클리포드 회로에 의해 입력 상태가 텔레포트되고 처리되며, 로직 클리포드 회로에 대응하는 에러 증상이 텔레포트 동안 입력 상태 및 보조 상태에 기초하여 측정되고, 그 후 에러 증상에 따라 출력 상태에 대한 에러 정정이 수행되어 결함 허용 계산 이후의 출력 상태를 획득한다. 전술한 방식으로, 텔레포트-기반 로직 게이트의 구현 해결책을 사용하여, 양자 클리포드 회로의 결함 허용 계산이 효율적으로 구현되면서도 더 적은 물리적 큐비트들 및 물리적 양자 게이트들이 사용되게 한다.
예시적인 실시예에서, 에러 추출 모듈(1040)은:
CNOT 게이트를 사용하여 i번째 로직 클리포드 회로에 대응하는 보조 상태 및 입력 상태를 처리하고;
Pauli-Z 방향의 입력 상태에 대응하는 물리적 큐비트를 측정하고, Pauli-X 방향의 보조 상태에 대응하는 물리적 큐비트를 측정하여, 측정 결과를 획득하고; 측정 결과에 기초하여 i번째 로직 클리포드 회로에 대응하는 에러 증상을 결정하도록 구성된다.
예시적인 실시예에서, 결함 허용 계산 모듈(1050)은:
측정 결과에 기초하여, 정정될 필요가 있는 로직 Pauli-X 연산자 및 로직 Pauli-Z 연산자를 결정하고;
i번째 로직 클리포드 회로에 대응하는 에러 증상에 기초하여 그리고 QEC(quantum error correction) 코드에 대응하는 디코딩 알고리즘을 사용하여 에러의 발생 위치 및 타입을 결정하고, i번째 로직 클리포드 회로에 대응하는 출력 상태에 대해 에러 정정을 수행하고, 정정될 필요가 있는 로직 Pauli-X 연산자 및 로직 Pauli-Z 연산자가 정정된 후에, 결함 허용 계산 이후의 출력 상태를 획득하도록 구성된다.
예시적인 실시예에서, 보조 상태 준비 모듈(1020)은:
s개의 로직 클리포드 회로에 각각 대응하는 보조 상태들을 결정하고;
보조 상태들에 각각 대응하는 결함 허용 준비 회로들을 구축하고;
파이프라인 방식으로 병렬로 결함 허용 준비 회로들을 사용하여 보조 상태들을 준비하도록 구성된다.
예시적인 실시예에서, s는 9 이하이다.
예시적인 실시예에서, 로직 클리포드 회로는 단일 타입 게이트만을 포함하는 회로이고, 단일 타입 게이트는 CNOT 게이트, 하다마르 게이트, 및 위상 게이트 중 어느 하나를 포함한다.
예시적인 실시예에서, 보조 상태는: CNOT 게이트에 대응하는 보조 상태, 하다마르 게이트에 대응하는 보조 상태, 및 위상 게이트에 대응하는 보조 상태 중 적어도 하나를 포함한다.
예시적인 실시예에서, 회로 분해 모듈(1010)은:
양자 클리포드 회로를 심플렉틱 행렬의 형태로 변환하여, 양자 클리포드 회로의 심플렉틱 행렬 표현을 획득하고;
양자 클리포드 회로의 심플렉틱 행렬 표현을 분해하여, s개의 로직 클리포드 회로의 심플렉틱 행렬 표현을 획득하도록 구성된다.
전술한 실시예들에서 제공되는 장치가 장치의 기능들을 구현할 때, 각각의 기능 모듈의 분할의 예가 설명된다. 실제 애플리케이션에서, 기능 분포는 요건들에 따라 상이한 기능 모듈들에 의해 완성될 수 있는데, 즉, 디바이스의 내부 구조는 전술한 기능들의 전부 또는 일부를 구현하기 위해, 상이한 기능 모듈들로 분할된다. 또한, 전술한 실시예들에서 제공되는 장치 및 방법 실시예들은 하나의 개념에 속한다. 구체적인 구현 프로세스에 대해서는, 방법 실시예들이 참조될 수 있고, 세부사항들에 대해서는 본원에서 다시 설명되지 않는다.
도 11은 본 출원의 실시예에 따른 컴퓨터 디바이스의 개략적인 구조도이다. 컴퓨터 디바이스는 전술한 실시예들에서 제공되는 양자 클리포드 회로에 대한 결함 허용 계산 방법을 구현하도록 구성된다. 예를 들어, 컴퓨터 디바이스는 고전적인 컴퓨터이다. 세부사항들은 다음과 같다:
컴퓨터 디바이스(1100)는 중앙 처리 장치(CPU)(1101), 랜덤 액세스 메모리(RAM)(1102) 및 판독 전용 메모리(ROM)(1103)를 포함하는 시스템 메모리(1104), 및 시스템 메모리(1104)를 CPU(1101)에 접속하는 시스템 버스(1105)를 포함한다. 컴퓨터 디바이스(1100)는 컴퓨터 내의 컴포넌트들 사이에서 정보를 송신하도록 구성된 기본 입출력(I/O) 시스템(1106), 및 운영 체제(1113), 애플리케이션 프로그램(1114), 및 다른 프로그램 모듈(1115)을 저장하도록 구성된 대용량 저장 디바이스(1107)를 추가로 포함한다.
기본 I/O 시스템(1106)은 정보를 표시하도록 구성된 디스플레이(1108), 및 마우스 또는 키보드와 같은 정보를 입력하기 위해 사용자에 의해 사용되는 입력 디바이스(1109)를 포함한다. 디스플레이(1108) 및 입력 디바이스(1109)는 둘 다 시스템 버스(1105)에 접속된 입출력 제어기(1110)를 사용하여 CPU(1101)에 접속된다. 기본 I/O 시스템(1106)은 키보드, 마우스 또는 전자 스타일러스와 같은 다수의 다른 디바이스로부터의 입력들을 수신하고 처리하기 위한 입출력 제어기(1110)를 추가로 포함할 수 있다. 유사하게, 입출력 제어기(1110)는 디스플레이 스크린, 프린터 또는 다른 타입의 출력 디바이스에 출력을 추가로 제공한다.
대용량 저장 디바이스(1107)는 시스템 버스(1105)에 접속된 대용량 저장 제어기(도시되지 않음)를 사용하여 중앙 처리 장치(1101)에 접속된다. 대용량 저장 디바이스(1107) 및 연관된 컴퓨터 판독가능 매체는 컴퓨터 디바이스(1100)에 대한 비휘발성 스토리지를 제공한다. 즉, 대용량 저장 디바이스(1107)는 하드 디스크 또는 CD-ROM(compact disc ROM) 드라이브와 같은 컴퓨터 판독가능 매체(도시되지 않음)를 포함할 수 있다.
일반성을 잃지 않고, 컴퓨터 판독가능 매체는 컴퓨터 저장 매체 및 통신 매체를 포함할 수 있다. 컴퓨터 저장 매체는 임의의 방법 또는 기술을 사용하여 구현되고 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈, 또는 다른 데이터와 같은 정보를 저장하도록 구성된 휘발성 및 비휘발성 매체, 및 이동식 및 비이동식 매체를 포함한다. 컴퓨터 저장 매체는 RAM, ROM, EPROM(erasable programmable ROM), EEPROM(electrically erasable programmable ROM), 플래시 메모리 또는 다른 솔리드-스테이트 메모리 기술, CD-ROM, DVD(digital versatile disc) 또는 다른 광학 메모리, 테이프 카트리지, 자기 카세트, 자기 디스크 메모리, 또는 다른 자기 저장 디바이스를 포함한다. 물론, 본 기술분야의 통상의 기술자는 컴퓨터 저장 매체가 전술한 타입들로 제한되지 않는다는 것을 알 수 있다. 시스템 메모리(1104)와 대용량 저장 디바이스(1107)는 총칭하여 메모리라고 지칭될 수 있다.
본 출원의 실시예들에 따르면, 컴퓨터 디바이스(1100)는 인터넷과 같은 네트워크를 통해, 네트워크 상의 원격 컴퓨터에 추가로 접속될 수 있다. 즉, 컴퓨터 디바이스(1100)는 시스템 버스(1105)에 접속된 네트워크 인터페이스 유닛(1111)을 사용하여 네트워크(1112)에 접속될 수 있거나, 또는 네트워크 인터페이스 유닛(1111)을 사용하여 다른 타입의 네트워크 또는 원격 컴퓨터 시스템(도시되지 않음)에 접속될 수 있다.
메모리는 적어도 하나의 명령어, 프로그램의 적어도 하나의 섹션, 코드 세트, 또는 명령어 세트를 저장하고, 적어도 하나의 명령어, 프로그램의 적어도 하나의 섹션, 코드 세트, 또는 명령어 세트는 양자 클리포드 회로에 대한 전술한 결함 허용 계산 방법을 구현하기 위해 하나 이상의 프로세서에 의해 실행되도록 구성된다.
예시적인 실시예에서, 컴퓨터 판독가능 저장 매체가 추가로 제공되고, 이 저장 매체는 적어도 하나의 명령어, 적어도 하나의 프로그램, 코드 세트 또는 명령어 세트를 저장하고, 적어도 하나의 명령어, 적어도 하나의 프로그램, 코드 세트 또는 명령어 세트는 컴퓨터 디바이스의 프로세서에 의해 실행되어 양자 클리포드 회로에 대한 전술한 결함 허용 계산 방법을 구현한다. 예시적인 실시예에서, 컴퓨터 판독가능 저장 매체는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광학 데이터 저장 디바이스일 수 있다.
예시적인 실시예에서, 컴퓨터 프로그램 제품이 추가로 제공되고, 실행될 때, 이 컴퓨터 프로그램 제품은 전술한 실시예들에서 제공되는 양자 클리포드 회로에 대한 결함 허용 계산 방법을 수행하는데 사용된다.
명세서에서 언급된 "복수"는 2개 이상을 의미한다. "및/또는"은 연관된 객체들을 설명하기 위한 연관 관계를 설명하고 3개의 관계가 존재할 수 있다는 것을 나타낸다. 예를 들어, A 및/또는 B는 다음 세 가지 경우를 표현할 수 있다: A만 존재하고, A와 B가 모두 존재하고, 및 B만 존재하는 것. 본 명세서에서 문자 "/"는 일반적으로 연관된 객체들 사이의 "또는" 관계를 나타낸다. 또한, 본 명세서에서 설명되는 단계 번호들은 단지 단계들의 가능한 실행 순서를 예시적으로 나타낸다. 일부 다른 실시예들에서, 단계들은 번호 시퀀스에 따라 수행되지 않을 수 있다. 예를 들어, 상이한 번호들을 갖는 2개의 단계가 동시에 수행될 수 있거나, 또는 상이한 번호들을 갖는 2개의 단계가 도면에 도시된 시퀀스와 반대되는 시퀀스에 따라 수행될 수 있다. 이는 본 출원의 실시예들에서 한정되지 않는다.
전술한 설명들은 본 출원의 단지 예시적인 실시예들일 뿐이며, 본 출원을 제한하려고 의도는 아니다. 본 출원의 사상 및 원리 내에서 이루어진 임의의 수정, 균등한 대체, 또는 개선은, 본 출원의 보호 범위 내에 속한다.
Claims (14)
- 양자 클리포드 회로에 대한 결함 허용 계산 방법으로서,
양자 클리포드 회로를 s개의 로직 클리포드 회로로 분해하는 단계- s는 양의 정수임 -;
상기 s개의 로직 클리포드 회로에 각각 대응하는 보조 상태들을 준비하는 단계;
상기 s개의 로직 클리포드 회로 내의 i번째 로직 클리포드 회로에 대해, 상기 i번째 로직 클리포드 회로에 대응하는 입력 상태를 보조 큐비트에 텔레포트하는 단계- 텔레포트 후에 획득된 양자 상태는 상기 i번째 로직 클리포드 회로에 의해 처리되어 상기 i번째 로직 클리포드 회로에 대응하는 출력 상태를 획득하고, i는 s 이하의 양의 정수임 -;
상기 텔레포트 동안 상기 i번째 로직 클리포드 회로에 대응하는 보조 상태 및 입력 상태에 기초하여 상기 i번째 로직 클리포드 회로에 대응하는 에러 증상을 측정하는 단계; 및
상기 i번째 로직 클리포드 회로에 대응하는 에러 증상에 따라 상기 i번째 로직 클리포드 회로에 대응하는 출력 상태에 대한 에러 정정을 수행하여, 결함 허용 계산 이후의 출력 상태를 획득하는 단계를 포함하는 방법. - 제1항에 있어서,
상기 i번째 로직 클리포드 회로에 대응하는 상기 보조 상태 및 상기 입력 상태에 기초하여 상기 i번째 로직 클리포드 회로에 대응하는 에러 증상을 측정하는 단계는:
CNOT(controlled NOT) 게이트를 사용하여 상기 i번째 로직 클리포드 회로에 대응하는 상기 보조 상태 및 상기 입력 상태를 처리하는 단계;
Pauli-Z 방향의 상기 입력 상태에 대응하는 물리적 큐비트를 측정하고, Pauli-X 방향의 상기 보조 상태에 대응하는 물리적 큐비트를 측정하여 측정 결과를 획득하는 단계; 및
상기 측정 결과에 기초하여 상기 i번째 로직 클리포드 회로에 대응하는 에러 증상을 결정하는 단계를 포함하는 방법. - 제2항에 있어서,
상기 i번째 로직 클리포드 회로에 대응하는 에러 증상에 따라 상기 i번째 로직 클리포드 회로에 대응하는 출력 상태에 대한 에러 정정을 수행하여, 결함 허용 계산 이후의 출력 상태를 획득하는 단계는:
상기 측정 결과에 기초하여, 정정될 필요가 있는 로직 Pauli-X 연산자 및 로직 Pauli-Z 연산자를 결정하는 단계; 및
상기 i번째 로직 클리포드 회로에 대응하는 에러 증상에 기초하여 그리고 QEC(quantum error correction) 코드에 대응하는 디코딩 알고리즘을 사용하여 에러의 발생 위치 및 타입을 결정하고, 상기 i번째 로직 클리포드 회로에 대응하는 출력 상태에 대해 에러 정정을 수행하고, 정정될 필요가 있는 로직 Pauli-X 연산자 및 로직 Pauli-Z 연산자가 정정된 후에, 상기 결함 허용 계산 이후의 출력 상태를 획득하는 단계를 포함하는 방법. - 제1항에 있어서,
상기 s개의 로직 클리포드 회로에 각각 대응하는 보조 상태들을 준비하는 단계는:
상기 s개의 로직 클리포드 회로에 각각 대응하는 상기 보조 상태들을 결정하는 단계;
상기 보조 상태들에 각각 대응하는 결함 허용 준비 회로들을 구축하는 단계; 및
파이프라인 방식으로 병렬로 상기 결함 허용 준비 회로들을 사용하여 상기 보조 상태들을 준비하는 단계를 포함하는 방법. - 제1항에 있어서,
s는 9 이하인 방법. - 제1항에 있어서,
상기 로직 클리포드 회로는 단일 타입 게이트만을 포함하는 회로이고, 상기 단일 타입 게이트는 CNOT(controlled NOT) 게이트, 하다마르(Hadamard) 게이트, 및 위상 게이트 중 어느 하나를 포함하는 방법. - 제6항에 있어서,
상기 보조 상태는: 상기 CNOT 게이트에 대응하는 보조 상태, 상기 하다마르 게이트에 대응하는 보조 상태, 및 상기 위상 게이트에 대응하는 보조 상태 중 적어도 하나를 포함하는 방법. - 제1항에 있어서,
양자 클리포드 회로를 s개의 로직 클리포드 회로로 분해하는 단계는:
상기 양자 클리포드 회로를 심플렉틱 행렬의 형태로 변환하여, 상기 양자 클리포드 회로의 심플렉틱 행렬 표현을 획득하는 단계; 및
상기 양자 클리포드 회로의 상기 심플렉틱 행렬 표현을 분해하여, 상기 s개의 로직 클리포드 회로의 심플렉틱 행렬 표현을 획득하는 단계를 포함하는 방법. - 컴퓨터 디바이스에 적용가능한, 양자 클리포드 회로에 대한 결함 허용 계산 방법으로서,
양자 클리포드 회로를 s개의 로직 클리포드 회로로 분해하는 단계- s는 양의 정수임 -;
상기 s개의 로직 클리포드 회로에 각각 대응하는 보조 상태들을 준비하는 단계;
상기 s개의 로직 클리포드 회로 내의 i번째 로직 클리포드 회로에 대해, 상기 i번째 로직 클리포드 회로에 대응하는 입력 상태를 보조 큐비트에 텔레포트하는 단계- 텔레포트 후에 획득된 양자 상태는 상기 i번째 로직 클리포드 회로에 의해 처리되어 상기 i번째 로직 클리포드 회로에 대응하는 출력 상태를 획득하고, i는 s 이하의 양의 정수임 -;
상기 텔레포트 동안 상기 i번째 로직 클리포드 회로에 대응하는 보조 상태 및 입력 상태에 기초하여 상기 i번째 로직 클리포드 회로에 대응하는 에러 증상을 측정하는 단계; 및
상기 i번째 로직 클리포드 회로에 대응하는 에러 증상에 따라 상기 i번째 로직 클리포드 회로에 대응하는 출력 상태에 대한 에러 정정을 수행하여, 결함 허용 계산 이후의 출력 상태를 획득하는 단계를 포함하는 방법. - 양자 클리포드 회로에 대한 결함 허용 계산 장치로서,
양자 클리포드 회로를 s개의 로직 클리포드 회로로 분해하도록 구성된 회로 분해 모듈- s는 양의 정수임 -;
상기 s개의 로직 클리포드 회로에 각각 대응하는 보조 상태들을 준비하도록 구성된 보조 상태 준비 모듈;
상기 s개의 로직 클리포드 회로 내의 i번째 로직 클리포드 회로에 대해, 상기 i번째 로직 클리포드 회로에 대응하는 입력 상태를 보조 큐비트에 텔레포트하도록 구성된 텔레포트 모듈- 텔레포트 후에 획득된 양자 상태는 상기 i번째 로직 클리포드 회로에 의해 처리되어 상기 i번째 로직 클리포드 회로에 대응하는 출력 상태를 획득하고, i는 s 이하의 양의 정수임 -;
상기 텔레포트 동안 상기 i번째 로직 클리포드 회로에 대응하는 보조 상태 및 입력 상태에 기초하여 상기 i번째 로직 클리포드 회로에 대응하는 에러 증상을 측정하도록 구성된 에러 추출 모듈; 및
상기 i번째 로직 클리포드 회로에 대응하는 에러 증상에 따라 상기 i번째 로직 클리포드 회로에 대응하는 출력 상태에 대한 에러 정정을 수행하여, 결함 허용 계산 이후의 출력 상태를 획득하도록 구성된 결함 허용 계산 모듈을 포함하는 결함 허용 계산 장치. - 컴퓨터 디바이스로서,
프로세서와 메모리를 포함하고, 상기 메모리는 적어도 하나의 명령어, 적어도 하나의 프로그램, 코드 세트 또는 명령어 세트를 저장하고, 상기 적어도 하나의 명령어, 상기 적어도 하나의 프로그램, 상기 코드 세트 또는 상기 명령어 세트는 상기 프로세서에 의해 로딩 및 실행되어 제1항 내지 제8항 중 어느 한 항에 따른 방법을 구현하는 컴퓨터 디바이스. - 적어도 하나의 명령어, 적어도 하나의 프로그램, 코드 세트 또는 명령어 세트를 저장하는 컴퓨터 판독가능 저장 매체로서,
상기 적어도 하나의 명령어, 상기 적어도 하나의 프로그램, 상기 코드 세트 또는 상기 명령어 세트는 상기 프로세서에 의해 로딩 및 실행되어 제1항 내지 제8항 중 어느 한 항에 따른 방법을 구현하는 컴퓨터 판독가능 저장 매체. - 초전도 양자 계산(QC) 칩으로서,
상기 초전도 QC 칩은 제1항 내지 제8항 중 어느 한 항에 따른 방법을 구현하도록 구성되고, 상기 초전도 QC 칩은 3차원 집적 패키징의 m층 물리적 큐비트들을 포함하는, 3차원 집적 패키징 물리적 구조체를 사용하고, m은 1보다 큰 정수이고;
물리적 큐비트들의 각 층은 양자 상태를 형성하는데 사용되고, 상기 양자 상태는 상기 입력 상태, 상기 보조 상태, 및 상기 출력 상태 중 어느 하나를 포함하고;
상이한 층들 내의 동일한 위치에서의 물리적 큐비트들은 데이터 버스에 의해 결합되는 초전도 QC 칩. - 제13항에 있어서,
상이한 층들 내의 동일한 위치에서의 상기 물리적 큐비트들에 대해, 상기 데이터 버스는 물리적 큐비트들을 결합시키기 위해 딥 스루 실리콘 비아 기술(deep through-silicon via technology)을 사용하여 형성되는 초전도 QC 칩.
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