KR20210088563A - 링 오실레이터 기반 비트셀 지연 모니터 - Google Patents

링 오실레이터 기반 비트셀 지연 모니터 Download PDF

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KR20210088563A
KR20210088563A KR1020217013201A KR20217013201A KR20210088563A KR 20210088563 A KR20210088563 A KR 20210088563A KR 1020217013201 A KR1020217013201 A KR 1020217013201A KR 20217013201 A KR20217013201 A KR 20217013201A KR 20210088563 A KR20210088563 A KR 20210088563A
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bitcells
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transistors
bitcell
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레이너 허버홀즈
조지 맥네일 라티모어
아밋 취하브라
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에이알엠 리미티드
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Abstract

본 명세서에 기재된 다양한 구현예들 링 오실레이터로서 동작하도록 직렬로 서로 연쇄되는 비트셀들의 행을 갖는 집적 회로를 지칭한다. 비트셀들의 행 내의 각각의 비트셀은 링 오실레이터를 형성하기 위하여 추가 트랜지스터들에 독립적인 다수의 트랜지스터들을 갖는다. 비트셀들의 행 내의 각각의 비트셀의 다수의 트랜지스터들은 인버터로서 기능하도록 배열된다.

Description

링 오실레이터 기반 비트셀 지연 모니터
관련 출원의 상호 참조
본 정규 특허 출원은 2018년 11월 7일자로 출원되고, 발명의 명칭이 "SENSOR FOR PERFORMANCE VARIATION OF MEMORY READ AND WRITE CHARACTERISTICS"인, 미국 특허 출원 번호 16/183660에 관한 것으로, 이는 전체적으로 본 명세서에 참고로 포함된다.
본 섹션은 본 명세서에 기술된 다양한 기술들을 이해하는 것과 관련된 정보를 제공하고자 한다. 본 섹션의 명칭이 의미하는 바와 같이, 이는 그것이 종래 기술임을 의미하는 것이 결코 아닌 관련 기술에 대한 논의이다. 대체적으로, 관련 기술은 종래 기술로 간주될 수 있거나 간주되지 않을 수 있다. 따라서, 이러한 섹션에서의 임의의 언급은 이러한 관점에서 읽혀야 하고, 종래 기술에 대한 어떠한 인정도 아닌 것으로 이해되어야 한다.
일반적으로, 낮은 누설 메모리들은 일부 사물인터넷(IoT) 및 임베디드 애플리케이션에 중요한 특징이다. 이것의 필요성은 다양한 관련 기술들에서 파운드리에 의해 제공되는 초저누설(ULL) 메모리 비트셀들로 이어진다. 누설을 최소화하기 위하여, 일부 종래 비트셀 트랜지스터들은 높은 임계 전압 디바이스들을 사용하는데, 이는 속도 성능에 현저한 제약을 야기할 수 있다. 이와 같이, IoT 및 임베디드 설계의 경우, 메모리 경로는 속도 성능을 제한할 수 있고 따라서 느린 메모리들을 부분적으로 보상하기 위한 로직 내의 누설 고속 트랜지스터들의 사용을 구동할 수 있다.
다양한 기법들의 구현예들이 첨부 도면을 참조하여 본 명세서에 기술되어 있다. 그러나, 첨부 도면들은 본 명세서에 기술된 다양한 구현예들만을 예시하고 본 명세서에 기술된 다양한 기법들의 실시예들을 제한하고자 하는 것이 아님을 이해해야 한다.
도 1a 내지 도 1d는 본 명세서에 기재된 구현예들에 따른 다양한 비트셀 회로부의 다이어그램들을 도시한다.
도 2a 및 도 2b는 본 명세서에 기재된 구현예들에 따른 다양한 비트셀 체인 회로부의 다이어그램들을 도시한다.
도 3a 내지 도 3c는 본 명세서에 기재된 구현예들에 따른 약한 풀업을 구비한 비트셀 체인 회로부의 다이어그램들을 도시한다.
도 4a 내지 도 4c는 본 명세서에 기재된 구현예들에 따른 약한 풀다운을 구비한 비트셀 체인 회로부의 다이어그램들을 도시한다.
도 5a 내지 도 5d는 본 명세서에 기재된 구현예들에 따른 약한 풀업 및 약한 풀다운을 구비한 비트셀 체인 회로부의 다이어그램들을 도시한다.
도 6은 본 명세서에 기재된 구현예들에 따른 구성가능 풀업 및 풀다운 거동을 구비한 배치된 비트셀 체인 레이아웃을 도시한다.
본 명세서에 기재된 다양한 구현예들은 전압, 메모리 내부 마진 및/또는 보조 설정들의 적응형 스케일링을 위한 비트셀 지연 특성들을 검출하는 링 오실레이터 구성들을 지칭한다. 예를 들어, 본 명세서에 기재된 다양한 기법들 및 기술들은 비트셀 성능 및 안정성을 분석 및 평가하는데 사용되는, 예컨대, SF 및 FS 프로세스 스큐를 포함하는, 비트셀 스큐를 결정할 수 있는 링 오실레이터를 형성하기 위하여 비트셀 어레이를 구성(또는 적용)하는 것에 관한 것이다. 또한, 링 오실레이터 구성들은 적응형 전압 스케일링을 이용하는 시스템 내의 메모리들에 대한 제어 루프 기법들에 사용될 수 있다. 또한, 주파수 및 상이한 유형들의 링 오실레이터 구성들 사이의 관련 주파수 비율은 비트셀 트랜지스터들의 광역 스큐에 관한 정보를 제공하도록 설계될 수 있다. 이 아이디어는 또한 적응형 전압 스케일링에 대하여 제어 루프의 판독 및 기록 동작들을 실행하기 위한 최저 안전 공급 전압을 결정하는 데 사용될 수 있다. 메모리에 대한 적응형 전압 스케일링(AVS)을 사용하기 위해, 로직의 스큐에 더하여 비트셀의 스큐에 대한 정보를 제공하도록 지연 모니터가 사용될 수 있다. 스큐 정보를 수집하는 한가지 방법은 메모리 비트셀 내의 상이한 유형들의 스위칭 디바이스들 사이의 스큐를 검출할 수 있는 링 오실레이터의 주파수를 측정하는 것이다. 링 오실레이터는 또한 링 연결의 사용 없이 지연 체인으로서 동작할 수 있다. 링 오실레이터의 본 발명의 내용 및 다양한 특징부들은 본 명세서에 아래 더 상세하게 기재될 것이다.
다중입력 로직 회로부의 다양한 구현예들이 도 1a 내지 도 5d를 참조하여 본 명세서에 더 상세하게 기재될 것이다.
도 1a 내지 도 1d는 본 명세서에 기재된 구현예들에 따른 다양한 비트셀 회로부의 다이어그램들을 도시한다. 특히, 도 1a는 6T 비트셀 회로부(102)의 다이어그램(100A)을 도시하고, 도 1b는 6T 비트셀 인버터 회로부(112)의 다이어그램(100B)을 도시하고, 도 1c는 6T 비트셀 인버터 회로부(122)의 다이어그램(100C)을 도시하고, 도 1d는 6T 비트셀 인버터 회로부(132)의 다이어그램(100D)을 도시한다.
도 1a에 도시된 바와 같이, 6T 비트셀(102)은 예컨대, 6개의 트랜지스터들(6T)과 같은, 일부 개수(N)의 트랜지스터들(T)을 갖는 표준 메모리 셀을 지칭할 수 있다. 6T 비트셀(102)은 적어도 하나의 데이터 비트값을 저장하도록 구성될 수 있다(예컨대, 로직 0 또는 1을 저장하는 것과 관련됨). 6T 비트셀(102)은 정적 랜덤 액세스 메모리(SRAM) 셀로 지칭될 수 있고, 따라서, 6T 비트셀(102)은 멀티-트랜지스터 SRAM 셀로서 구현될 수 있다. 일부 경우들에서, 예컨대, 비트당 4T, 8T, 10T, 또는 그 이상의 트랜지스터들(T)과 같이 다양한 기타 유형들의 SRAM 셀들이 활용될 수 있다. 일반적으로 SRAM 비트셀들은 전력이 전력 단자들에 인가되는 한 데이터를 유지할 래치를 형성하기 위하여 커플링 또는 백투백 구성된 적어도 2개의 인버터들을 갖는 것을 특징으로 할 수 있다. 임의의 개수의 액세스 디바이스들이 있을 수 있고, 메모리는 다수의 단일 레일 또는 이중 레일 비트라인들을 지원할 수 있다. 이 설계의 통일적인 애플리케이션은 래치로서 구성된 2개의 인버터를 단일 인버터 기능으로 전환시키는 방법이다. 이러한 개념은 표준 6T(트랜지스터) SRAM 비트셀에 대한 적용의 논의를 통해 설명될 것이다. 그러나, 임의의 정적 RAM 비트셀에 적용되는 것이 이해될 수 있다. 또한, 도시된 바와 같이, 6T 비트셀(102)은 금속-산화물-반도체(MOS) 트랜지스터들(M1, M2, M3, M4, M5, M6)을 포함할 수 있고, 이는 n-형 MOS(NMOS) 트랜지스터들 및 p-형 MOS(PMOS) 트랜지스터들의 조합을 포함할 수 있다. 이 예에서, 6T 비트셀(102)은 피드백 인버터로서 지칭될 수 있는 예컨대, 제1 인버터(M3, M4) 및 제2 인버터(M1, M2)와 같은 백투백 인버터들을 이용하여 래칭 기능을 제공하도록 배열된 4개의 NMOS 트랜지스터들(M1, M3, M5, M6) 및 2개의 PMOS 트랜지스터들(M2, M4)을 포함할 수 있다. 이 예에서, 제1 인버터(M3, M4)는 전압 공급(Vdd)과 접지(Vss, Gnd) 사이에 커플링될 수 있고, 제2 인버터(M1, M2)는 또한 전압 공급(Vdd)과 접지(Vss, Gnd) 사이에 커플링된다. 또한, 트랜지스터들(M1, M2)의 게이트들은 노드(Q)에 커플링되고, 트랜지스터들(M3, M4)의 게이트들은 노드(QB)에 커플링된다. 또한, 도시된 바와 같이, 트랜지스터들(M5, M6)은 패스게이트 트랜지스터들로서 동작하도록 배열된다. 이 예에서, 트랜지스터(M6)는 노드(n1)에서 노드(Q)와 제1 비트라인(BL) 사이에 커플링되고, 트랜지스터(M5)는 노드(n2)에서 노드(QB)와 제2 비트라인(BLB) 사이에 커플링되고, 제2 비트라인(BLB)은 제1 비트라인(BL)의 보완체이다. 또한, 트랜지스터들(M5, M6)의 게이트들은 워드라인(WL)에 커플링되고, 트랜지스터들(M5, M6)은 워드라인(WL)으로부터의 워드라인 신호로 활성화된다.
도 1b에 도시된 바와 같이, 6T 비트셀 인버터(112)가 수정된(또는 변경된) 노드 연결을 갖도록 배열될 수 있는 점을 제외하고, 6T 비트셀 인버터(112)는 도 1a의 6T 비트셀(102)과 유사한 레이아웃을 가질 수 있다. 예를 들어, 6T 비트셀 인버터(112)는 인버터로서 기능하도록 수정된(또는 변경된) 6T 비트셀을 포함할 수 있다. 이 예에서, 도시된 바와 같이, 제2 인버터(M1, M2) 또는 피드백 인버터는 전압 공급(Vdd) 및 접지(Vss, Gnd)로부터 디커플링될 수 있는데, 예컨대, 트랜지스터(M2)와 전압 공급(Vdd) 사이에 개방이 형성되고/되거나 트랜지스터(M1)와 접지(Vss, Gnd) 사이에 다른 개방이 형성된다. 이 예에서, 도시된 바와 같이, 전압 공급(Vdd) 및 접지(Vss, Gnd)로부터 제2 인버터(M1, M2) 또는 피드백 인버터의 이러한 디커플링은 제2 인버터(M1, M2)를 디스에이블하는 역할을 한다. 일부 경우들에서, 용어 "디스에이블된"은 제2 인버터(M1, M2)의 무효화 동작(또는 기능), 또는 제2 인버터(M1, M2)를 인버터로서 동작불가능하게 렌더링하는 것을 지칭할 수 있다. 또한, 일부 경우들에서, 패스게이트 트랜지스터들(M5, M6)은 소스와 드레인을 단락시킴으로써 바이패스될 수 있다. 일부 경우들에서, 용어 "바이패스된"은 소스 및 드레인이 서로 단락되고, 따라서, 패스게이트 트랜지스터들(M5, M6)의 게이트들은 무효하게 렌더링되기 때문에, 패스게이트 트랜지스터들(M5, M6)의 유효한 사용을 디스에이블하는 것을 지칭할 수 있다. 따라서, 6T 비트셀 인버터(112)의 동작 동안, 제2 인버터(M1, M2)가 디스에이블되고 패스게이트 트랜지스터들(M5, M6)은 바이패스되어, 제1 인버터(M3, M4)는 노드(n2)로부터 전달되는 신호를 인버팅하고 노드(Q)를 통해 노드(n1)에서 인버팅된 신호를 제공한다.
도 1c에 도시된 바와 같이, 6T 비트셀 인버터(122)가 도 1b의 6T 비트셀 인버터와 상이한 수정된(또는 변경된) 노드 연결을 갖도록 배열될 수 있는 점을 제외하고, 6T 비트셀 인버터(122)는 도 1a의 6T 비트셀(102)과 유사한 레이아웃을 가질 수 있다. 예를 들어, 도 1c의 6T 비트셀 인버터(122)는 인버터로서 기능하도록 수정된(또는 변경된) 6T 비트셀을 포함할 수 있고, 제2 인버터(M1, M2) 또는 피드백 인버터는 노드(QB)로부터 디커플링될 수 있고(노드(QB)에 연결이 없음), 노드(QB)에 형성된 커플링은 더 이상 존재하지 않는다. 이 예에서, 도시된 바와 같이, 트랜지스터(M2)는 전압 공급(Vdd)에 커플링될 수 있고, 트랜지스터(M1)는 접지(Vss, Gnd)에 커플링될 수 있다. 또한, 이 예에서, 도시된 바와 같이, 노드(QB)로부터의 제2 인버터(M1, M2) 또는 피드백 인버터의 이러한 디커플링은 제2 인버터(M1, M2)를 디스에이블하는 역할을 한다. 또한, 일부 경우들에서, 패스게이트 트랜지스터들(M5, M6)은 소스와 드레인을 단락시킴으로써 바이패스될 수 있다. 따라서, 도 1c의 6T 비트셀 인버터(122)의 동작 동안, 제2 인버터(M1, M2)가 디스에이블되고 패스게이트 트랜지스터들(M5, M6)은 바이패스되어, 제1 인버터(M3, M4)는 노드(n2)로부터 전달되는 신호를 인버팅하고 노드(Q)를 통해 노드(n1)에서 인버팅된 신호를 제공한다.
도 1d에 도시된 바와 같이, 6T 비트셀 인버터(132)가 도 1b 및 도 1c의 수정된(또는 변경된) 노드 연결들의 조합을 갖도록 배열될 수 있는 점을 제외하고, 6T 비트셀 인버터(132)는 도 1a의 6T 비트셀(102)과 유사한 레이아웃을 가질 수 있다. 예를 들어, 6T 비트셀 인버터(132)는 제2 인버터(M1, M2)가 전압 공급(Vdd) 및 접지(Vss, Gnd)로부터 디커플링되고 또한 노드(QB)로부터 디커플링되도록(노드(QB)에 연결 없음) 인버터로서 기능하도록 수정된(또는 변경된) 6T 비트셀을 포함할 수 있다. 이 예에서, 도시된 바와 같이, 노드(QB)에서 연결이 없이 전압 공급(Vdd) 및 접지(Vss, Gnd)로부터 제2 인버터(M1, M2)의 이러한 디커플링은 제2 인버터(M1, M2)를 디스에이블시킨다. 또한, 일부 경우들에서, 패스게이트 트랜지스터들(M5, M6)은 소스와 드레인을 단락시킴으로써 바이패스될 수 있다. 따라서, 6T 비트셀 인버터(132)의 동작 동안, 제2 인버터(M1, M2)가 디스에이블되고 패스게이트 트랜지스터들(M5, M6)은 바이패스되어, 제1 인버터(M3, M4)는 노드(n2)로부터 전달되는 신호를 인버팅하고 노드(Q)를 통해 노드(n1)에서 인버팅된 신호를 제공한다.
도 2a 및 도 2b는 본 명세서에 기재된 구현예들에 따른 비트셀 체인 회로부(202)의 다이어그램들을 도시한다. 특히, 도 2a는 비트셀 체인 회로부(202)의 제1 부분의 다이어그램(200A)을 도시하고, 도 2b는 비트셀 체인 회로부(202)의 제2 부분의 다른 다이어그램(200B)을 도시한다. 일부 구현예들에서, 비트셀 체인 회로부(202)는 비트셀 인버터 체인으로서 지칭될 수 있다.
도 2a 및 도 2b에 도시된 바와 같이, 비트셀 인버터 체인(202)의 제1 및 제2 부분들의 조합은 링 오실레이터로서 기능하도록 배열된 다수의 6T 비트셀 인버터 체인을 제공한다. 일부 경우들에서, 비트셀 인버터 체인(202)은 링 오실레이터로서 동작하도록 직렬로 서로 연쇄되는 비트셀들(112A, 112B, …, 112N)의 행을 포함한다. 비트셀들(112A, 112B, …, 112N)의 행 내의 각각의 비트셀은 링 오실레이터를 형성하기 위하여 추가 트랜지스터들에 독립적인 다수의 트랜지스터들(M1, M2, …, M6)을 가질 수 있다. 용어 "독립적인"은 링 오실레이터를 형성하는 데 사용되는 하나 이상의 또는 모든 트랜지스터들이 비트셀 트랜지스터들이고 그것들의 전기 특성들이 도 1a에 도시된 바와 같이 데이터 저장 목적을 위한 비트셀 내의 트랜지스터들과 비교할 때 변하지 않는 것으로 정의될 수 있다. 또한, 비트셀들(112A, 112B, …, 112N)의 행 내의 각각의 비트셀의 다수의 트랜지스터들(M1, M2, …, M6)은 예컨대, 도 1b 내지 도 1d의 6T 비트셀 인버터들(112, 122, 132) 중 하나와 같은 인버터로서 기능하도록 배열된다. 또한, 비트셀들(112A, 112B, …, 112N)의 행 내의 각각의 비트셀은 예컨대, 표준 SRAM 비트셀과 같은 정적 랜덤 액세스 메모리(SRAM) 비트셀로 구현될 수 있다.
일부 경우들에서, 비트셀들(112A, 112B, …, 112N)의 행 내의 각각의 비트셀은 표준 비트셀(또는 메모리 셀)을 지칭할 수 있고, 각각의 비트셀의 다수의 트랜지스터들(M1, M2, …, M6)은 사전결정된 개수의 트랜지스터들로 구현될 수 있다. 위에서 도 1b 내지 도 1d를 참조하여 본 명세서에 기재된 바와 같이, 각각의 비트셀의 다수의 트랜지스터들(M1, M2, …, M6) 중 제1 개수의 트랜지스터들(예컨대, M3, M4)은 인버터로서 기능하도록 배열될 수 있고, 다수의 트랜지스터들(M1, M2, …, M6) 중 제2 개수의 트랜지스터들(예컨대, M1, M2)은 디스에이블될 수 있고, 또한, 다수의 트랜지스터들 중 제3 개수(예컨대, M5, M6)는 바이패스될 수 있다. 또한, 각각의 비트셀의 다수의 트랜지스터들(M1, M2, …, M6) 중 제1 개수의 트랜지스터들(M3, M4) 및 제2 개수의 트랜지스터들(M1, M2)은 인버터들(예컨대, M1, M2) 중 하나가 디스에이블되어 각각의 비트셀의 래치 기능을 디스에이블하는 백투백 인버터들로 배열될 수 있다.
일부 구현예들에서, 각각의 비트셀의 다수의 트랜지스터들(M1, M2, …, M6)의 유효 전기 특성들은 변하지 않고 유지되고, 유효 전기 특성들은 다수의 트랜지스터들(M1, M2, …, M6)의 각각의 트랜지스터의 구동 강도를 변하지 않게 유지한다. 일부 경우들에서, 각각의 트랜지스터의 구동 강도는 그것의 전류 전달 능력 및 임계 전압을 지칭할 수 있다. 일부 경우들에서, 각각의 트랜지스터의 프론트 엔드 층들은 변하지 않고 유지하고, 그럼으로써 구동 강도를 변하지 않게 유지한다. 또한, 일부 경우들에서, 각각의 프론트 엔드 층은 트랜지스터 강도 또는 전류 전달 능력을 변하지 않게 유지하면서 회로 내의 트랜지스터들의 연결성만을 수정하려고 시도하고 있다. 또한, 일부 경우들에서, 백 엔드 층(예컨대, 접촉부보다 더 높은 층)은 트랜지스터 강도를 변하지 않게 또는 전류 전달 능력을 변하지 않게 유지하는 동안, 회로 내의 트랜지스터들의 연결성만을 변경하거나 또는 변경을 시도할 수 있다. 디스에이블 또는 바이패스된 디바이스들 및/또는 와이어들은 커패시턴스를 추가할 수 있기 때문에, 그것들은 여전히 비트셀 인버터들(112A, 112B, …, 112N)의 타이밍 특성들에 기여할 수 있다. 또한, 링 오실레이터 구성은 비트셀들(112A, 112B, …, 112N)의 행 내의 각각의 비트셀 내의 전도성 연결들의 수정에 의해 비트셀들(112A, 112B, …, 112N)의 행의 비트셀 지연 특성들을 검출하기 위한 데이터 저장 목적을 위하여 비트셀들로부터 구성될 수 있다.
다양한 경우들에서, 비트셀들(112A, 112B, …, 112N)의 행은 링 오실레이터를 형성하기 위한 홀수 번호의 비트셀들을 포함하는데, 예컨대, 마지막 비트셀(112N)의 출력(OUT)이 제1 비트셀(112A)의 입력(IN)에 커플링되어 비트셀들(112A, 112B, …, 112N)의 행으로 하여금 링 오실레이터로서 동작하게 한다. 이 예에서, 마지막 비트셀(112N)의 출력(OUT)으로부터 제1 비트셀(112A)의 입력(IN)에 제공되는 신호는 피드백 신호(FB)로서 지칭될 수 있다. 또한, 일부 경우들에서, 비트셀들(112A, 112B, …, 112N)의 행은 링 오실레이터를 형성하기 위한 홀수 번호의 인버팅 스테이지들의 일부를 형성하여 마지막 인버팅 스테이지의 출력이 제1 인버팅 스테이지의 입력에 커플링되어 비트셀들의 행으로 하여금 링 오실레이터로서 동작하게 한다. 대안적인 구현예는 인버팅 스테이지들, 또는 인버전들 중 하나로 하여금 링 오실레이터 기능을 시작하는 인에이블 기능이 되게 할 수 있다. 인에이블 기능으로서 이 인버전 스테이지 기능은 다른 비트셀들과 동일한 행에 있을 수 있거나 또는 비트셀 영역 밖에 있고 비트셀 행과 일렬로 주변 회로들 내에 있을 수 있다. 이 인버전 스테이지는 마지막 인버팅 비트셀 구조로부터의 피드백 신호(FB)가 입력들 중 하나일 수 있다. 또한, 일부 경우들에서, 인버터로서 동작하도록 배열된 행 비트셀들(112A, 112B, …, 112N)의 각각의 비트셀은 비트라인(예컨대, BL)에 커플링된 입력 및 비트라인(예컨대, BL)의 보완체인 다른 비트라인(예컨대, BLB)에 커플링된 출력을 갖는다.
일부 구현예들에서, 위에서 도 1b를 참조하여 본 명세서에 기재된 바와 같이, 비트셀들(112A, 112B, …, 112N)의 행 내의 각각의 비트셀의 다수의 트랜지스터들(M1, M2, …, M6)은 제1 쌍의 트랜지스터들(M3, M4) 및 제2 쌍의 트랜지스터들(M1, M2)을 포함할 수 있다. 이 예들에서, 제2 쌍의 트랜지스터들(M1, M2)은 전압 공급(Vdd) 및 접지(Vss, Gnd)로부터 컷-오프되어 동작불가능하도록 디스에이블될 수 있고, 제1 쌍의 트랜지스터들(M3, M4)은 인버터로서 동작하도록 구성될 수 있다. 다른 구현예들에서, 위에서 도 1c를 참조하여 본 명세서에 기재된 바와 같이, 비트셀들(112A, 112B, …, 112N)의 행 내의 각각의 비트셀의 다수의 트랜지스터들(M1, M2, …, M6)은 제1 쌍의 트랜지스터들(M3, M4) 및 제2 쌍의 트랜지스터들(M1, M2)을 포함할 수 있고, 제2 쌍의 트랜지스터들(M1, M2)은 제1 쌍의 트랜지스터들(M3, M4)의 게이트들로부터 컷-오프되어 동작불가능하도록 되는 제2 쌍의 트랜지스터들(M1, M2)의 출력 노드(QB)를 가짐으로써 디스에이블될 수 있고, 제1 쌍의 트랜지스터들(M3, M4)은 인버터로서 동작하도록 구성될 수 있다.
또한, 일부 구현예들에서, 비트셀들(112A, 112B, …, 112N)의 행 내의 각각의 비트셀의 다수의 트랜지스터들(M1, M2, …, M6)은 패스게이트들로서 동작불가능하도록 바이패스되는 하나 이상의 패스게이트 트랜지스터들(M5, M6)을 포함한다. 또한, 이 예에서, 하나 이상의 패스게이트 트랜지스터들(M5, M6)은 하나 이상의 패스게이트 트랜지스터들(M5, M6)의 소스 및 드로운 단자들을 단락시킴으로써 바이패스될 수 있다. 일부 경우들에서, 본 명세서에 더 상세하게 기재되는 바와 같이, 비트셀들(112A, 112B, …, 112N)의 행은 병렬로 커플링된 비트셀들의 다수의 행들을 포함할 수 있다.
도 3a 내지 도 3c는 본 명세서에 기재된 구현예들에 따른 약한 풀업(302)을 구비한 비트셀 체인 회로부의 다이어그램들을 도시한다. 특히, 도 3a는 약한 풀업 구성을 구비한 비트셀 체인 회로부(302)의 제1 부분의 다이어그램(300A)을 도시하고, 도 3b는 약한 풀업 구성을 구비한 비트셀 체인 회로부(302)의 제2 부분의 다른 다이어그램(300B)을 도시한다. 또한, 도 3c는 전력 스위치(M7)를 사용하는 비트셀 체인 회로부(302)를 도시한다. 비트셀 체인 회로부(302)는 약한 풀업 회로를 갖는 비트셀 인버터 체인으로서 지칭될 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, 비트셀 인버터 체인(302)의 제1 및 제2 부분들의 조합은 제2 행(row_2)에 배치된 약한 풀업 회로부를 구비한 링 오실레이터로서 동작하도록 배열된 제1 행(row_1)에 배치된 다수의 6T 비트셀 인버터 체인을 제공한다. row_1의 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)은 링 오실레이터로서 동작하도록 배열될 수 있고, row_1의 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들은 인버터들로서 기능하도록 배열된다. 또한, row_2의 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2)은 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)에 대하여 병렬로 커플링될 수 있고, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2)은 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들에 대하여 풀다운 회로를 제공하도록 배열된다. row_2의 풀다운 회로는 row_1의 인버터 회로에 병렬로 커플링되어 row_1 및 row_2의 조합된 회로부는 약한 풀업 회로로서 기능한다. 이와 같이, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2) 내의 각각의 비트셀은 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 각각의 대응하는 비트셀에 대하여 풀다운 회로를 제공하도록 배열되고, 조합된 회로부의 순 결과물은 약한 풀업 구성을 제공한다.
일부 구현예들에서, row_1의 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)은 도 2a 및 도 2b의 링 오실레이터로서 기능하는 다수의 6T 비트셀 인버터 체인(202)과 범주, 기능 및 동작 면에서 유사한다. 위에서 도 2a 및 도 2b에 본 명세서에 기재된 바와 같이, 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들은 다수의 트랜지스터들(M1, M2, …, M6)을 포함하고, 다수의 트랜지스터들(M1, M2, …, M6) 중 제1 개수의 트랜지스터들(M3, M4)은 인버터로서 기능하도록 배열된다. 또한, 다수의 트랜지스터들(M1, M2, …, M6) 중 제2 개수의 트랜지스터들(M1, M2, M4)은 디스에이블되고, 일부 경우들에서, 다수의 트랜지스터들(M1, M2, …, M6) 중 제3 개수의 트랜지스터들(M5, M6)은 바이패스될 수 있다.
또한, 일부 구현예들에서, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2) 내의 비트셀들은 p-형 트랜지스터들(PMOS) 및 n-형 트랜지스터들(NMOS)을 포함한다. 일부 경우들에서, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2)의 비트셀들 내의 p-형 트랜지스터들(PMOS: M2, M4)의 스위칭은, 예컨대, 전압 공급(Vdd)에 대한 연결이 없는 것으로 도시된 바와 같이, 디스에이블될 수 있다. 이 예에서, PMOS 트랜지스터들(M2, M4)은 전압 공급(Vdd)으로부터 디커플링될 수 있고, NMOS 트랜지스터(M1)는 또한 접지(Vss, Gnd)로부터 디커플링될 수 있다. 또한, 이 예에서, NMOS 트랜지스터(M3)는 접지(Vss, Gnd)에 커플링된 상태를 유지하여 row_2의 IN2가 인에이블(또는 활성화)될 때 풀다운 회로를 제공하도록 한다. 또한, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2) 내의 비트셀들은 row_2 내의 풀다운 회로를 선택적으로 활성화하도록 인에이블되는 전력 스위치(예컨대, 도 3c의 NMOS M7)를 포함할 수 있다. 예를 들어, 도 3c에 도시된 바와 같이, 적어도 하나의 전력 스위치 트랜지스터(M7)는 다른 인에이블 신호(EN2)로 row_2 내의 풀다운 회로를 인에이블(또는 활성화)하는 데 사용될 수 있고, 로컬 접지(Vss2)가 M7을 통해 접지(Vss, Gnd)에 커플링될 수 있다.
또한, 일부 구현예들에서, 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)은 비트셀들의 다수의 제1 행들을 포함할 수 있고, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2)은 비트셀들의 다수의 제1 행들과 병렬로 커플링된 비트셀들의 다수의 제2 행들을 포함할 수 있다. 이 예에서, 병렬 풀다운 회로들의 수는 유사한 강도의 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2) 내의 제2 풀다운 트랜지스터들(M3)을 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들에 추가함으로써 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)의 유효 풀다운 강도의 유효 증가를 달성하도록 조정될 수 있다. 일부 경우들에서, 유효 풀다운 강도의 유효 증가는 유효 풀다운 강도의 유효 배가(예컨대, 2X)를 지칭할 수 있다. 다른 경우들에서, 추가 행들을 추가하는 것은 추가로 풀다운 강도를 증가시킬 수 있다.
도 4a 내지 도 4c는 본 명세서에 기재된 구현예들에 따른 약한 풀다운(402)을 구비한 비트셀 체인 회로부의 다이어그램들을 도시한다. 특히, 도 4a는 약한 풀다운 구성을 구비한 비트셀 체인 회로부(402)의 제1 부분의 다이어그램(400A)을 도시하고, 도 4b는 약한 풀다운 구성을 구비한 비트셀 체인 회로부(402)의 제2 부분의 다른 다이어그램(400B)을 도시한다. 또한, 도 4c는 전력 스위치(M8)를 사용하는 비트셀 체인 회로부(402)를 도시한다. 비트셀 체인 회로부(402)는 약한 풀다운 회로를 갖는 비트셀 인버터 체인으로서 지칭될 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 비트셀 인버터 체인(402)의 제1 및 제2 부분들의 조합은 제2 행(row_2)에 배치된 약한 풀다운 회로부를 구비한 링 오실레이터로서 동작하도록 배열된 제1 행(row_1)에 배치된 다수의 6T 비트셀 인버터 체인을 제공한다. row_1의 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)은 링 오실레이터로서 동작하도록 배열될 수 있고, row_1의 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들은 인버터들로서 기능하도록 배열된다. 또한, row_2의 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2)은 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)에 대하여 병렬로 커플링될 수 있고, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2)은 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들에 대하여 풀업 회로를 제공하도록 배열된다. row_2의 풀업 회로는 row_1의 인버터 회로에 병렬로 커플링되어 row_1 및 row_2의 조합된 회로부는 약한 풀다운 회로로서 기능한다. 따라서, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2) 내의 각각의 비트셀은 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 각각의 대응하는 비트셀에 대하여 풀업 회로를 제공하도록 배열되고, 조합된 회로부의 순 결과물은 약한 풀다운 구성을 제공한다.
일부 구현예들에서, row_1의 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)은 도 2a 및 도 2b의 링 오실레이터로서 기능하는 다수의 6T 비트셀 인버터 체인(202)과 범주, 기능 및 동작 면에서 유사한다. 위에서 도 2a 및 도 2b에 본 명세서에 기재된 바와 같이, 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들은 다수의 트랜지스터들(M1, M2, …, M6)을 포함하고, 다수의 트랜지스터들(M1, M2, …, M6) 중 제1 개수의 트랜지스터들(M3, M4)은 인버터로서 기능하도록 배열된다. 또한, 다수의 트랜지스터들(M1, M2, …, M6) 중 제2 개수의 트랜지스터들(M1, M2, M3)은 디스에이블되고, 일부 경우들에서, 다수의 트랜지스터들(M1, M2, …, M6) 중 제3 개수의 트랜지스터들(M5, M6)은 바이패스될 수 있다.
또한, 일부 구현예들에서, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2) 내의 비트셀들은 p-형 트랜지스터들(PMOS) 및 n-형 트랜지스터들(NMOS)을 포함한다. 일부 경우들에서, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2)의 비트셀들 내의 n-형 트랜지스터들(NMOS: M1, M3)의 스위칭은, 예컨대, 접지(Vss, Gnd)에 대한 연결이 없는 것으로 도시된 바와 같이, 디스에이블될 수 있다. 이 예에서, NMOS 트랜지스터들(M1, M3)은 접지(Vss, Gnd)로부터 디커플링될 수 있고, PMOS 트랜지스터(M2)는 또한 전압 공급(Vdd)으로부터 디커플링될 수 있다. 또한, 이 예에서, PMOS 트랜지스터(M4)는 전압 공급(Vdd)에 커플링된 상태를 유지하여 row_2의 IN2가 인에이블(또는 활성화)될 때 풀업 회로를 제공하도록 한다. 또한, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2) 내의 비트셀들은 row_2 내의 풀업 회로를 선택적으로 활성화하도록 인에이블되는 전력 스위치(PMOS M8)를 포함할 수 있다. 예를 들어, 인에이블 회로는 도 3c에 도시된 인에이블 회로와 유사할 수 있고, 도 4c에 도시된 바와 같이, 적어도 하나의 전력 스위치 트랜지스터(M8)는 다른 인에이블 신호(EN3)로 row_2 내의 풀업 회로를 인에이블(또는 활성화)하기 위한 전력 스위치로서 사용될 수 있고, 로컬 공급(Vdd2)은 M8을 통해 Vdd에 커플링될 수 있다.
또한, 일부 구현예들에서, 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)은 비트셀들의 다수의 제1 행들을 포함할 수 있고, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2)은 비트셀들의 다수의 제1 행들과 병렬로 커플링된 비트셀들의 다수의 제2 행들을 포함할 수 있다. 이 예에서, 병렬 풀업 회로들의 수는 유사한 강도의 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2) 내의 제2 풀업 트랜지스터들(M4)을 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들에 추가함으로써 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)의 유효 풀업 강도의 유효 증가를 달성하도록 조정될 수 있다. 일부 경우들에서, 유효 풀업 강도의 유효 증가는 유효 풀업 강도의 유효 배가(예컨대, 2X)를 지칭할 수 있다.
도 5a 내지 도 5d는 본 명세서에 기재된 일부 구현예들에 따른 약한 풀업 및 약한 풀다운을 구비한 비트셀 체인 회로부의 다이어그램들을 도시한다. 특히, 도 5a는 비트셀 체인 회로부(502)의 제1 부분의 다이어그램(500A)을 도시하고, 도 5b는 비트셀 체인 회로부(502)의 제2 부분의 다른 다이어그램(500B)을 도시하고, 도 5c는 비트셀 체인 회로부(502)의 제3 부분의 다른 다이어그램(500C)을 도시하고, 도 5d는 비트셀 체인 회로부(502)의 제4 부분의 다른 다이어그램(500D)을 도시한다. 일부 구현예들에서, 비트셀 체인 회로부(502)는 약한 풀업 회로 및 약한 풀다운 회로를 갖는 비트셀 인버터 체인으로서 수행하도록 구성될 수 있다.
도 5a 내지 도 5d에 도시된 바와 같이, 비트셀 인버터 체인(502)의 제1, 제2, 제3 및 제4 부분들의 조합은 제2 행(row_2) 내에 배치된 약한 풀업 회로부 및 제3 행(row_3) 내에 배치된 약한 풀다운 회로부를 구비한 링 오실레이터로서 동작하도록 배열된 제1 행(row_1) 내에 배치된 다수의 6T 비트셀 인버터 체인을 제공한다. row_1의 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)은 링 오실레이터로서 동작하도록 배열될 수 있고, row_1의 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들은 인버터들로서 기능하도록 배열된다. row_2의 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2)은 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)에 대하여 병렬로 커플링될 수 있고, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2)은 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들에 대하여 풀다운 회로를 선택적으로 제공하도록 배열된다. row_3의 제3 행의 비트셀들(112A-3, 112B-3, …, 112N-3)은 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 및 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2)에 병렬로 커플링될 수 있고, 제3 행의 비트셀들(112A-3, 112B-3, …, 112N-3)은 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들에 대한 풀업 회로를 선택적으로 제공하도록 배열된다. 일부 구현예들에서, 도 5b(도 3c와 유사함)에 도시된 바와 같이, row_2의 풀다운 회로들은 선택적으로 전력-스위치(M7)(예컨대, NMOS)을 활성화함으로써 인에이블 신호(EN2)로 인에이블될 수 있고, 또한 도 5d(도 4c와 유사함)에 도시된 바와 같이, row_3의 풀업 회로들은 전력-스위치(M8)(예컨대, PMOS)을 활성화함으로써 인에이블 신호(EN3)로 선택적으로 인에이블될 수 있다.
일부 구현예들에서, row_2 내의 풀다운 회로는 row_1 내의 인버터 회로와 병렬로 커플링되어 row_1 및 row_2의 조합된 회로부가 약한 풀업 회로로서 기능하도록 한다. 이와 같이, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2) 내의 각각의 비트셀은 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 각각의 대응하는 비트셀에 대하여 풀다운 회로를 선택적으로 제공하도록 배열되고, 조합된 회로부의 순 결과물은 약한 풀업 오실레이터 구성을 제공한다.
또한, 일부 구현예들에서, row_3 내의 풀업 회로는 row_1 내의 인버터 회로와 병렬로 커플링되어 row_1 및 row_3의 조합된 회로부가 약한 풀다운 회로로서 기능하도록 한다. 이와 같이, 제3 행의 비트셀들(112A-3, 112B-3, …, 112N-3) 내의 각각의 비트셀은 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 각각의 대응하는 비트셀에 대하여 풀업 회로를 선택적으로 제공하도록 배열되고, 조합된 회로부의 순 결과물은 약한 풀다운 오실레이터 구성을 제공한다.
일부 구현예들에서, row_1의 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)은 도 2a 및 도 2b의 링 오실레이터로서 기능하는 다수의 6T 비트셀 인버터 체인(202)과 범주, 기능 및 동작 면에서 유사한다. 또한, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2) 내의 비트셀들은 PMOS 및 NMOS를 포함하고, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2)의 비트셀들 내의 PMOS 트랜지스터들(M2, M4)의 스위칭은, 예컨대, 전압 공급(Vdd)에 대한 연결이 없는 것으로 도시된 바와 같이 디스에이블될 수 있다. 또한, 제3 행의 비트셀들(112A-3, 112B-3, …, 112N-3) 내의 비트셀들은 PMOS 및 NMOS를 포함하고, 제3 행의 비트셀들(112A-3, 112B-3, …, 112N-3)의 비트셀들 내의 NMOS 트랜지스터들(M1, M3)은, 예컨대, 접지(Vss, Gnd)에 대한 연결이 없는 것으로 도시된 바와 같이, 디스에이블될 수 있다.
위에 기재된 바와 같이, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2) 내의 비트셀들은 row_2 내의 풀다운 회로를 선택적으로 활성화하도록 인에이블되는 적어도 하나의 풀다운 트랜지스터(M3)를 포함할 수 있다. 또한, 위에 기재된 바와 같이, 제3 행의 비트셀들(112A-3, 112B-3, …, 112N-3) 내의 비트셀들은 row_3 내의 풀업 회로를 선택적으로 활성화하도록 인에이블되는 적어도 하나의 풀업 트랜지스터(M4)를 포함할 수 있다. 일부 경우들에서, 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)은 비트셀들의 다수의 제1 행들을 포함할 수 있고, 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2)은 비트셀들의 다수의 제1 행들과 병려로 커플링되는 비트셀들의 다수의 제2 행들을 포함할 수 있고, 제3 행의 비트셀들(112A-3, 112B-3, …, 112N-3)은 비트셀들의 다수의 제1 행들 및 비트셀들의 다수의 제2 행들과 병렬로 커플링되는 비트셀들의 다수의 제3 행들을 포함할 수 있다. 이 예에서, row_2 내의 병렬 풀다운 회로들은 유사한 강도의 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2) 내의 제2 풀다운 트랜지스터들(M3)을 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들에 추가함으로써 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)의 유효 풀다운 강도의 유효 증가를 달성하도록 조정될 수 있다. 또한, row_3 내의 병렬 풀업 회로들은 유사한 강도의 제3 행의 비트셀들(112A-3, 112B-3, …, 112N-3) 내의 제3 풀업 트랜지스터들(M4)을 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들에 추가함으로써 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1)의 유효 풀업 강도의 유효 증가를 달성하도록 조정될 수 있다.
일부 경우들에서, 인버터 체인의 외부에 있는 전력 스위치들(M7)(NMOS)은 풀다운 회로들을 활성화하도록 M3에 대한 연결들을 구비한 행을 인에이블하는 것을 허용한다. 또한, 일부 경우들에서, 인버터 체인의 외부에 있는 전력 스위치들(M8)(PMOS)은 풀업 회로들을 활성화하도록 M4에 대한 연결들을 구비한 행을 인에이블하는 것을 허용한다.
도 5a 및 도 5b를 참조하면, row_1 내의 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들은 인버터로서 거동(또는 기능)하도록 배열되고, 따라서, row_1 내의 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들의 체인은 링 오실레이터로서 거동(또는 기능)한다. row_2에서, 각각의 풀업 트랜지스터(M2, M4)의 소스는 공급(Vdd)으로부터 디커플링되고, 이는 제2 행의 비트셀들(112A-2, 112B-2, …, 112N-2) 내의 비트셀들이 오직 풀다운만 할 수 있고, 풀업은 할 수 없음을 의미한다. 따라서, 이러한 방식으로 수정된(또는 변경된) 링은 약한 풀업 및 강한 풀다운을 갖고, 따라서, 링 주파수는 더 약한 풀업 PMOS 트랜지스터(M4)에 더 민감하다. row_3에서, 각각의 풀다운 트랜지스터(M1, M3)의 소스는 접지(Vss, Gnd)로부터 디커플링(또는 연결해제)되고, 이는 제3 행의 비트셀들(112A-3, 112B-3, …, 112N-3) 내의 비트셀들이 오직 풀업만 할 수 있고, 풀다운은 할 수 없음을 의미한다. 따라서, 이러한 방식으로 수정된(또는 변경된) 링은 약한 풀다운 및 강한 풀업을 갖고, 따라서, 링 주파수는 더 약한 풀다운 NMOS 트랜지스터(M3)에 더 민감하다.
일부 구현예들에서, 도 5a 내지 도 5d는 도 3a 및 도 3b 및 도 4a 및 도 4b의 아이디어들을 단일 구성으로 병합한다. 제1 행(row_1)은 모든 비트셀들 상에 Vdd 및 접지(Vss, Gnd) 연결들을 구비한 링 오실레이터로서 배열된다. 제2 행(row_2)은 풀다운 구성으로 배열되는, 즉, Vdd에 대한 내부 연결이 없는, 전체적으로 약한 풀업 구성을 제공하도록 한다. 제3 행(row_3)은 풀업 구성으로 배열되는, 즉, 접지(Vss, Gnd)에 대한 내부 연결이 없는, 전체적으로 약한 풀다운 구성을 제공하도록 한다. 또한, 일부 경우들에서, 소스-드레인 단락이 제거된다면, row_1, row_2 및 row_3의 패스게이트 트랜지스터들(M5, M6)은 대응하는 게이트 인에이블 신호들(EN, EN_WUP, 및 EN_WDN)로 전체 행들을 인에이블하기 위한 전력 스위치들(M7, M8)을 대체하는 데 사용될 수 있다. 이러한 회로 계획은 약한 풀업 구성 및/또는 약한 풀다운 구성과 함께 비트셀 링 오실레이터로서 테스트될 콤팩트한 레이아웃을 제공한다. 따라서, 일부 경우들에서, 이러한 방식으로 설계된 RAM 모니터들은 AVS에서 로직 디바이스들을 감시하기 위하여 링 오실레이터들과 통합될 수 있다. 또한, 하나의 RAM 모니터는 다수의 RAM 인스턴스들의 광역 스큐에 관한 정보를 제공할 수 있다.
일부 구현예들에서, row_1 내의 제1 행의 비트셀들(112A-1, 112B-1, …, 112N-1) 내의 비트셀들은 생략될 수 있다. 이 경우에, 풀다운 구성을 구비한 적어도 하나의 행 및 풀업 구성을 구비한 하나의 행은 row_1의 인버터의 기능을 대체할 수 있다. 도 6은 본 명세서에 기재된 구현예들에 따른 전력 스위치들(602)과 함께 구성가능 풀업 및 풀다운 거동을 구비한 배치된 비트셀 체인 레이아웃(600)을 도시한다. 예를 들어, 도 6은 그것들을 인에이블하기 위한 행들 내의 전력 스위치들(PS2, PSN)과 함께 병합 및 구성가능 풀업 및 풀다운 배열을 도시한다.
도 6은 도 5a 내지 도 5d에 따른 완전히 배치된 비트셀 오실레이터를 도시하고, 인버터들로서 거동(또는 기능)하도록 배열된 제1 행의 비트셀들은 생략되었다. 이 배열 내의 열들은 오실레이터(또는 지연 체인)의 스테이지들을 형성한다. 열들은 풀다운 또는 풀업으로 각각 구성된다. 셀 배치는 인접한 비트셀들의 미러링을 이용하여 저장 목적을 위한 메모리 어레이를 형성하는 비트셀 배치와 동일하다. Vdd 및 Vss에 대한 연결들은 통상적으로 행들 또는 열들 내에서 또는 그 반대로 연장되도록 배열된다. 링 또는 지연 체인을 위한 인버팅 스테이지들을 인에이블하기 위하여, 적어도 하나의 풀다운 행은 Vss에 연결되어야 한다. 도 6은 Vss가 행 방향으로 연장되고 인접한 비트셀들 사이에서 공유되는 경우를 도시한다. 이 경우에, Vdd 연결들은 어레이 내에서 공유되고, Vss 연결들은 행들의 쌍들에 대하여 인에이블될 수 있다. 인에이블된 행들의 선택은 어레이의 각각의 열에서 형성된 인버팅 스테이지에 대한 풀다운 대 풀업 강도의 전체적인 균형을 제어한다. 행 방향으로 연장되는 어떠한 공급이든 상대적 강도를 선택하는 데 사용될 수 있고, 따라서, 트랜지스터들에 대한 스테이지 지연의 감도는 풀업 또는 풀다운을 제공함이 이해되어야 한다.
또한, 도 6을 참조하여, 비트셀 오실레이터를 형성하는 어레이의 배치는 데이터 저장 목적을 위한 비트셀 어레이와 동일하고, 그럼으로써 하나 이상의 또는 모든 수정들은 비트셀의 소정 트랜지스터들의 기능을 디스에이블하기 위하여 바이패스하기 위한 추가 연결들을 제공하거나 또는 연결들의 제거를 제공한다. 이러한 수정들은 비트셀 내의 트랜지스터들의 전기 특성들에 영향을 주지 않는 프로세스 층들에서 이루어질 수 있다. 통상적으로 프론트-엔드 층들(FEOL)로 지칭되는, 트랜지스터 디바이스들을 형성하고 그것들의 전기 속성들을 결정하는 프로세스 층들은 본 명세서에 기술된 수정된 비트셀들과 데이터 저장 목적을 위한 비트셀들 사이에서 동일하다. FEOL은 통상적으로 접촉 레벨을 포함하는 것까지 모든 CMOS 프로세스 층들을 포함한다. 전술된 비트셀들의 연결 수정을 제공할 수 있는 층들은 접촉, 통상적으로 금속 및 비아 이상의 상호연결 레벨일 수 있다.
일부 구현예들에서, 도 6에 도시된 바와 같이, 제1 행의 비트셀들(row_1)은 풀업 회로로서 동작하도록 배열될 수 있고, 제2 행의 비트셀들(row_2)은 제1 행의 비트셀들에 병렬로 커플링될 수 있다. 이 예에서, 제2 행의 비트셀들(row_2)은 링 오실레이터를 형성하도록 제1 행의 비트셀들 내의 비트셀들에 대하여 풀다운 회로를 제공하도록 배열될 수 있다. 또한, 제3 행의 비트셀들(row_N)은 제2 행의 비트셀들(row_2)에 병렬로 커플링될 수 있고, 제3 행의 비트셀들(row_N)은 링 오실레이터로서 동작하도록 배열될 수 있다. 이 예에서, 제1 행의 비트셀들(row_1) 및 제2 행의 비트셀들(row_2) 내의 비트셀들은 인버터들로서 기능하도록 배열될 수 있고, 그럼으로써 행 1은 인버터의 풀업 기능만을 제공할 수 있고, 행 2는 인버터의 풀다운 기능을 제공할 수 있다. 또한, 제1 행의 비트셀들(row_1) 및 제2 행의 비트셀들(row_2)은 비트셀들의 다수의 행들을 포함할 수 있고, 전력 공급(VDD) 및 접지(VSS) 중 적어도 하나는 하나 이상의 인에이블 스위치들을 이용하여 비트셀들의 다수의 행들에 커플링될 수 있다. 또한, 일부 경우들에서, 로직 게이트(예컨대, NAND 게이트(A1))는 전체 구조(602) 또는 예컨대, 구조(602)의 하나 이상의 행들(예컨대, row_1, row_2, …, row_N)과 같은 구조(602)의 특정 컴포넌트들을 선택적으로 인에이블하는 데 사용될 수 있다.
집적 회로의 다양한 구현예들이 본 명세서에 기재되어 있다. 집적 회로는 링 오실레이터로서 동작하도록 직렬로 서로 연쇄되는 비트셀들의 행을 포함할 수 있다. 비트셀들의 행 내의 각각의 비트셀은 링 오실레이터를 형성하기 위하여 추가 트랜지스터들에 독립적인 다수의 트랜지스터들을 가질 수 있다. 비트셀들의 행 내의 각각의 비트셀의 다수의 트랜지스터들은 인버터로서 기능하도록 배열된다.
집적 회로의 다양한 구현예들이 본 명세서에 기재되어 있다. 집적 회로는 링 오실레이터로서 동작하도록 배열된 제1 행의 비트셀들을 포함할 수 있고, 제1 행의 비트셀들 내의 비트셀들은 인버터들로서 기능하도록 배열될 수 있다. 집적 회로는 제1 행의 비트셀들에 병렬로 커플링되는 제2 행의 비트셀들을 포함할 수 있고, 제2 행의 비트셀들은 제1 행의 비트셀들 내의 비트셀들에 대한 풀다운 회로를 제공하도록 배열될 수 있다.
집적 회로의 다양한 구현예들이 본 명세서에 기재되어 있다. 집적 회로는 링 오실레이터로서 동작하도록 배열된 제1 행의 비트셀들을 포함할 수 있고, 제1 행의 비트셀들 내의 비트셀들은 인버터들로서 기능하도록 배열될 수 있다. 집적 회로는 제1 행의 비트셀들에 병렬로 커플링되는 제2 행의 비트셀들을 포함할 수 있고, 제2 행의 비트셀들은 제1 행의 비트셀들 내의 비트셀들에 대한 풀업 회로를 제공하도록 배열될 수 있다.
청구범위의 주제가 본 명세서에 제공된 구현예들 및 예시들로 제한되는 것이 아니라, 청구범위에 따른 상이한 구현예들의 요소들의 조합들 및 구현예들의 부분들을 포함하는 이들 구현예들의 수정된 형태들을 포함하는 것으로 의도되어야 한다. 임의의 그러한 구현예의 개발에 있어서, 임의의 공학 또는 설계 프로젝트에서와 같이, 구현예마다 다를 수 있는 시스템 관련 및 비즈니스 관련 제약들의 준수와 같은, 개발자의 특정 목표를 달성하기 위해 많은 구현-특정 결정들이 이루어져야 한다는 것이 이해되어야 한다. 더욱이, 그러한 개발 노력은 복잡하고 시간 소모적일 수 있지만, 그럼에도 불구하고, 본 발명의 이익을 갖는 당업자들을 위한 설계, 제작, 및 제조의 일상적인 업무일 것임이 이해되어야 한다.
다양한 구현예들에 대한 참조가 상세히 이루어져 있고, 이들의 예들은 첨부 도면들에 예시되어 있다. 하기의 상세한 설명에서, 본 명세서에 제공된 개시내용의 완전한 이해를 제공하기 위해 다수의 특정 상세사항들이 기재되어 있다. 그러나, 본 명세서에 제공된 개시내용은 이들 특정 상세사항들 없이 실시될 수 있다. 일부 다른 경우들에서, 잘 알려진 방법들, 절차들, 컴포넌트들, 회로들 및 네트워크들은 실시예들의 상세사항들을 불필요하게 모호하게 하지 않도록 하기 위해 상세히 기술되어 있지 않다.
다양한 요소들을 기술하기 위해 용어들 제1, 제2 등이 본 명세서에서 사용될 수 있지만, 이들 요소들은 이들 용어들에 의해 제한되지 않아야 한다는 것이 또한 이해되어야 한다. 이들 용어들은 단지 하나의 요소를 다른 요소와 구별하는 데에만 사용된다. 예를 들어, 제1 요소는 제2 요소로 지칭될 수 있고, 유사하게 제2 요소는 제1 요소로 지칭될 수 있다. 제1 요소 및 제2 요소는 각각 둘 모두 요소들이지만, 그들은 동일한 요소로 간주되지 않는다.
본 명세서에 제공된 개시내용의 설명에 사용되는 용어는 특정 구현예들을 설명하기 위한 것이며, 본 명세서에 제공되는 본 발명을 제한하도록 의도되지 않는다. 본 명세서 및 첨부된 청구범위에서 제공되는 본 발명의 설명에 사용되는 바와 같이, 단수 형태들("a", "an" 및 "the")은 문맥상 명백히 달리 나타내지 않는 한, 복수의 형태들도 또한 포함하도록 의도된다. 본 명세서에 사용되는 바와 같이, 용어 "및/또는"은 연관된 열거된 항목들 중 하나 이상의 항목 중 임의의 것 및 이의 모든 가능한 조합들을 지칭하며 이를 포괄한다. 본 명세서에서 사용될 때, 용어 "포함하다(includes)", "포함하는(including)", "포함하다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 특징부, 정수, 단계, 동작, 요소, 및/또는 컴포넌트의 존재를 명시하지만, 하나 이상의 다른 특징부, 정수, 단계, 동작, 요소, 컴포넌트 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다.
본 명세서에 사용되는 바와 같이, 용어 "~인 경우"는 문맥에 따라 "~할 때" 또는 "~시에" 또는 "결정하는 것에 응답하여" 또는 "검출하는 것에 응답하여"를 의미하는 것으로 해석될 수 있다. 유사하게, 문구 "그것이 결정되는 경우" 또는 "[언급된 상태 또는 이벤트]가 검출되는 경우"는 문맥에 따라 "결정 시에" 또는 "결정하는 것에 응답하여" 또는 "[언급된 상태 또는 이벤트]를 검출 시에" 또는 "[언급된 상태 또는 이벤트]를 검출하는 것에 응답하여"를 의미하는 것으로 해석될 수 있다. 용어들 "상부" 및 "하부"; "상위" 및 "하위"; "상방으로" 및 "하방으로"; "아래" 및 "위"; 및 주어진 지점 또는 요소 위의 또는 아래의 상대적 위치들을 나타내는 다른 유사한 용어들이 본 명세서에 기술된 다양한 기술들의 일부 구현예들과 관련하여 사용될 수 있다.
전술한 내용은 본 명세서에 기술된 다양한 기법들의 구현예들에 관한 것이지만, 다른 그리고 추가의 구현예들이 본 명세서의 개시내용에 따라 고안될 수 있으며, 이는 하기의 청구범위에 의해 결정될 수 있다.
본 주제는 구조적 특징부들 및/또는 방법론적 동작들에 특정된 언어로 기술되어 있지만, 첨부된 청구범위에 정의된 주제는 전술된 특정 특징부들 또는 동작들로 반드시 제한되지는 않는다는 것이 이해되어야 한다. 오히려, 전술된 특정 특징부들 및 동작들은 청구범위를 구현하는 예시적인 형태들로서 개시되어 있다.

Claims (26)

  1. 집적 회로로서,
    링 오실레이터로서 동작하도록 직렬로 서로 연쇄되는 비트셀들의 행을 포함하고, 상기 비트셀들의 행 내의 각각의 비트셀은 상기 링 오실레이터를 형성하기 위하여 추가 트랜지스터들에 독립적인 다수의 트랜지스터들을 갖고, 상기 비트셀들의 행 내의 각각의 비트셀의 상기 다수의 트랜지스터들은 인버터로서 기능하도록 배열된, 집적 회로.
  2. 제1항에 있어서, 상기 비트셀들의 행 내의 각각의 비트셀은 표준 비트셀을 지칭하고, 각각의 비트셀의 상기 다수의 트랜지스터들은 사전결정된 개수의 트랜지스터들로 구현되는, 집적 회로.
  3. 제1항에 있어서, 각각의 비트셀의 상기 다수의 트랜지스터들 중 제1 개수의 트랜지스터들은 상기 인버터로서 기능하도록 배열되고, 상기 다수의 트랜지스터들 중 제2 개수의 트랜지스터들은 디스에이블되고, 상기 다수의 트랜지스터들 중 제3 개수는 바이패스되는, 집적 회로.
  4. 제3항에 있어서, 각각의 비트셀의 상기 다수의 트랜지스터들 중 상기 제1 개수의 트랜지스터들 및 상기 제2 개수의 트랜지스터들은 백투백 인버터들로서 배열되어 상기 백투백 인버터들 중 하나의 인버터가 디스에이블되어 각각의 비트셀의 래치 기능을 디스에이블하도록 하는, 집적 회로.
  5. 제1항에 있어서, 각각의 비트셀의 상기 다수의 트랜지스터들의 유효 전기 특성들은 변하지 않고 유지하고, 상기 유효 전기 특성들은 상기 다수의 트랜지스터들의 각각의 트랜지스터의 강도를 변하지 않게 유지하는, 집적 회로.
  6. 제1항에 있어서, 상기 링 오실레이터는 상기 비트셀들의 행 내의 각각의 비트셀 내의 전도성 연결들의 수정에 의해 상기 비트셀들의 행의 비트셀 지연 특성들을 검출하도록 구성되는, 집적 회로.
  7. 제1항에 있어서, 상기 비트셀들의 행은 홀수 번호의 인버팅 스테이지들의 일부를 형성하여 마지막 인버팅 스테이지의 출력이 제1 인버팅 스테이지의 입력에 커플링되어 상기 비트셀들의 행으로 하여금 상기 링 오실레이터로서 동작하게 하도록 상기 링 오실레이터를 형성하는, 집적 회로.
  8. 제1항에 있어서, 상기 인버터로서 동작하도록 배열되는 상기 행 비트셀들 내의 각각의 비트셀은 비트라인에 커플링된 입력 및 상기 비트라인의 보완체인 다른 비트라인에 커플링된 출력을 갖는, 집적 회로.
  9. 제1항에 있어서, 상기 비트셀들의 행 내의 각각의 비트셀의 상기 다수의 트랜지스터들은 제1 쌍의 트랜지스터들 및 제2 쌍의 트랜지스터들을 포함하고, 상기 제1 쌍의 트랜지스터들은 동작불가능하도록 전압 공급 및 접지로부터 컷-오프됨으로써 디스에이블되고, 상기 제2 쌍의 트랜지스터들은 상기 인버터로서 동작하도록 구성되는, 집적 회로.
  10. 제1항에 있어서, 상기 비트셀들의 행 내의 각각의 비트셀의 상기 다수의 트랜지스터들은 제1 쌍의 트랜지스터들 및 제2 쌍의 트랜지스터들을 포함하고, 상기 제1 쌍의 트랜지스터들은 동작불가능하도록 상기 제1 쌍의 트랜지스터들의 출력 노드가 제2 쌍의 트랜지스터들의 게이트들로부터 컷-오프되게 함으로써 디스에이블되고, 상기 제2 쌍의 트랜지스터들은 상기 인버터로서 동작하도록 구성되는, 집적 회로.
  11. 제1항에 있어서, 상기 비트셀들의 행 내의 각각의 비트셀의 상기 다수의 트랜지스터들은 패스게이트들로서 동작불가능하도록 바이패스되는 하나 이상의 패스게이트 트랜지스터들을 포함하고, 상기 하나 이상의 패스게이트 트랜지스터들은 상기 하나 이상의 패스게이트 트랜지스터들의 소스 단자와 드레인 단자를 단락시킴으로써 바이패스되는, 집적 회로.
  12. 제1항에 있어서, 상기 비트셀들의 행은 병렬로 커플링되는 비트셀들의 다수의 행들을 포함하는, 집적 회로.
  13. 제1항에 있어서, 상기 비트셀들의 행 내의 각각의 비트셀은 정적 랜덤 액세스 메모리(SRAM) 비트셀로 구현되는, 집적 회로.
  14. 제1항에 있어서, 상기 비트셀들의 행은 제1 행의 비트셀들을 포함하고, 상기 집적 회로는 상기 제1 행의 비트셀들에 병렬로 커플링되는 제2 행의 비트셀들을 추가로 포함하고, 상기 제2 행의 비트셀들 내의 각각의 비트셀은 상기 제1 행의 비트셀들 내의 각각의 대응하는 비트셀에 대하여 풀다운 회로를 제공하도록 배열된, 집적 회로.
  15. 제14항에 있어서, 상기 제1 행의 비트셀들은 비트셀들의 다수의 제1 행들을 포함하고, 상기 제2 행의 비트셀들은 상기 제1 행의 비트셀들들과 병렬로 커플링되는 비트셀들의 다수의 제2 행들을 포함하고, 병렬 풀다운 회로들의 개수는 유사한 강도의 상기 제2 행의 비트셀들 내의 제2 풀다운 트랜지스터들을 상기 제1 행의 비트셀들 내의 상기 비트셀들에 추가함으로써 상기 제1 행의 비트셀들의 상기 유효 풀다운 강도의 유효 증가를 달성하도록 조정되는, 집적 회로.
  16. 제1항에 있어서, 상기 비트셀들의 행은 제1 행의 비트셀들을 포함하고, 상기 집적 회로는 상기 제1 행의 비트셀들에 병렬로 커플링되는 제2 행의 비트셀들을 추가로 포함하고, 상기 제2 행의 비트셀들 내의 각각의 비트셀은 상기 제1 행의 비트셀들 내의 각각의 대응하는 비트셀에 대하여 풀업 회로를 제공하도록 배열된, 집적 회로.
  17. 제16항에 있어서, 상기 제1 행의 비트셀들은 비트셀들의 다수의 제1 행들을 포함하고, 상기 제2 행의 비트셀들은 상기 제1 행들의 비트셀들과 병렬로 커플링되는 비트셀들의 다수의 제2 행들을 포함하고, 병렬 풀업 회로들의 개수는 유사한 강도의 상기 제2 행의 비트셀들 내의 제2 풀업 트랜지스터들을 상기 제1 행의 비트셀들 내의 상기 비트셀들에 추가함으로써 상기 제1 행의 비트셀들의 상기 유효 풀업 강도의 유효 증가를 달성하도록 조정되는, 집적 회로.
  18. 집적 회로로서,
    링 오실레이터로서 동작하도록 배열된 제1 행의 비트셀들로서, 상기 제1 행의 비트셀들 내의 상기 비트셀들은 인버터들로서 기능하도록 배열되는, 상기 제1 행의 비트셀들; 및
    상기 제1 행의 비트셀들에 병렬로 커플링되는 제2 행의 비트셀들로서, 상기 제2 행의 비트셀들은 상기 제1 행의 비트셀들 내의 상기 비트셀들에 대하여 풀다운 회로를 제공하도록 배열되는, 상기 제2 행의 비트셀들을 포함하는, 집적 회로.
  19. 제18항에 있어서, 상기 제1 행의 비트셀들 내의 상기 비트셀들은 다수의 트랜지스터들을 포함하고, 상기 다수의 트랜지스터들 중 제1 개수의 트랜지스터들은 인버터로서 기능하도록 배열되고, 상기 다수의 트랜지스터들 중 제2 개수의 트랜지스터들은 디스에이블되고, 상기 다수의 트랜지스터들 중 제3 개수의 트랜지스터들은 바이패스되는, 집적 회로.
  20. 제18항에 있어서, 상기 제2 행의 비트셀들 내의 상기 비트셀들은 p-형 트랜지스터들 및 n-형 트랜지스터들을 포함하고, 상기 제2 행의 비트셀들의 상기 비트셀들 내의 상기 p-형 트랜지스터들의 스위칭은 디스에이블되고, 상기 제2 행의 비트셀들 내의 상기 비트셀들은 상기 풀다운 회로를 선택적으로 활성화하도록 인에이블되는 하나 이상의 풀다운 트랜지스터들을 포함하는, 집적 회로.
  21. 집적 회로로서,
    링 오실레이터로서 동작하도록 배열된 제1 행의 비트셀들로서, 상기 제1 행의 비트셀들 내의 상기 비트셀들은 인버터들로서 기능하도록 배열되는, 상기 제1 행의 비트셀들; 및
    상기 제1 행의 비트셀들에 병렬로 커플링되는 제2 행의 비트셀들로서, 상기 제2 행의 비트셀들은 상기 제1 행의 비트셀들 내의 상기 비트셀들에 대하여 풀업 회로를 제공하도록 배열되는, 상기 제2 행의 비트셀들을 포함하는, 집적 회로.
  22. 제21항에 있어서, 상기 제1 행의 비트셀들 내의 상기 비트셀들은 다수의 트랜지스터들을 포함하고, 상기 다수의 트랜지스터들 중 제1 개수의 트랜지스터들은 인버터로서 기능하도록 배열되고, 상기 다수의 트랜지스터들 중 제2 개수의 트랜지스터들은 디스에이블되고, 상기 다수의 트랜지스터들 중 제3 개수의 트랜지스터들은 바이패스되는, 집적 회로.
  23. 제21항에 있어서, 상기 제2 행의 비트셀들 내의 상기 비트셀들은 p-형 트랜지스터들 및 n-형 트랜지스터들을 포함하고, 상기 제2 행의 비트셀들의 상기 비트셀들 내의 상기 n-형 트랜지스터들의 스위칭은 디스에이블되고, 상기 제2 행의 비트셀들 내의 상기 비트셀들은 상기 풀업 회로를 선택적으로 활성화하도록 인에이블되는 하나 이상의 풀업 트랜지스터들을 포함하는, 집적 회로.
  24. 집적 회로로서,
    풀업 회로로서 동작하도록 배열된 비트셀들의 행들의 제1 세트; 및
    상기 비트셀들의 행들의 제1 세트에 병렬로 커플링된 비트셀들의 행들의 제2 세트로서, 상기 비트셀들의 행들의 제2 세트는 링 오실레이터를 형성하도록 상기 비트셀들의 행들의 제1 세트 내의 비트셀들에 대한 풀다운 회로를 제공하도록 배열되고, 상기 비트셀들의 행들의 제1 세트 및 상기 비트셀들의 행들의 제2 세트는 수정된 비트셀들의 하나 이상의 행들을 포함하는, 상기 비트셀들의 행들의 제2 세트를 포함하는, 집적 회로.
  25. 제24항에 있어서, 상기 비트셀들의 행들의 제1 세트 및 상기 비트셀들의 행들의 제2 세트에 병렬로 커플링되고 링 오실레이터로서 동작하도록 배열된 비트셀들의 행들의 제3 세트를 추가로 포함하고, 상기 비트셀들의 행들의 제3 세트 내의 비트셀들은 인버터들로서 기능하도록 배열되는, 집적 회로.
  26. 제24항에 있어서, 상기 비트셀들의 행들의 제1 세트 및 상기 비트셀들의 행들의 제2 세트 내에서, 전력 공급(VDD) 및 접지(VSS) 중 적어도 하나는 인에이블 스위치를 이용하여 모든 행들 또는 행들의 서브세트에 커플링되는, 집적 회로.
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