KR20210086945A - 나노구조체를 갖는 반도체 디바이스 구조체 및 이를 형성하기 위한 방법 - Google Patents

나노구조체를 갖는 반도체 디바이스 구조체 및 이를 형성하기 위한 방법 Download PDF

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유-차오 린
차오-칭 쳉
츠-치앙 첸
퉁-잉 리
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 기판을 포함한다. 반도체 디바이스 구조체는 기판 위의 제 1 나노구조체를 포함한다. 반도체 디바이스 구조체는, 기판 위에 배치되고 제 1 나노구조체를 포위하는 게이트 스택을 포함한다. 반도체 디바이스 구조체는 기판 위의 제 1 소스/드레인 구조체 및 제 2 소스/드레인 구조체를 포함한다. 게이트 스택은 제 1 소스/드레인 구조체와 제 2 소스/드레인 구조체 사이에 있다. 반도체 디바이스 구조체는, 제 1 소스/드레인 구조체의 측벽을 피복하고, 부분적으로 게이트 스택과 제 1 소스/드레인 구조체 사이를 피복하는 내부 스페이서 층을 포함한다. 제 1 나노구조체는 내부 스페이서 층을 통과한다. 반도체 디바이스 구조체는, 게이트 스택 위에 배치되고 내부 스페이서 층 내로 연장되는 유전체 구조체를 포함한다.

Description

나노구조체를 갖는 반도체 디바이스 구조체 및 이를 형성하기 위한 방법{SEMICONDUCTOR DEVICE STRUCTURE WITH NANOSTRUCTURE AND METHOD FOR FORMING THE SAME}
우선권 주장 및 상호-참조
이 출원은 2019년 12월 31일자로 출원되고 "SEMICONDUCTOR DEVICE STRUCTURE AND METHOD FOR FORMING THE SAME"라는 명칭인 미국 가출원 제62/955,647호의 이익을 주장하고, 미국 가출원의 전체는 본원에 참조로 편입된다.
반도체 집적 회로(integrated circuit; IC) 산업은 급속한 성장을 경험하고 있다. IC 재료들 및 설계에서의 기술적 진전들은 IC들의 세대들을 생산하고 있다. 각각의 세대는 이전의 세대보다 더 작고 더 복잡한 회로들을 가진다. 그러나, 이 진전들은 IC들을 프로세싱하고 제조하는 복잡성을 증가시켰다.
IC 진화의 도중에, 기능적인 밀도(즉, 칩 면적 당 상호접속된 디바이스들의 수)는 일반적으로 증가한 반면, 기하학적 크기(즉, 제조 프로세스를 이용하여 생성될 수 있는 가장 작은 컴포넌트( 또는 라인))는 감소하였다. 이 스케일링-다운(scaling-down) 프로세스는 일반적으로, 생산 효율을 증가시키고 연관된 비용들을 저하시킴으로써 이익들을 제공한다.
그러나, 특징부(feature)의 크기가 계속적으로 감소하기 때문에, 제조 프로세스들은 수행하기가 점점 더 어려워지고 있다. 이에, 점점 더 작은 크기들로 신뢰성 있는 반도체 디바이스들을 형성하는 것이 과제이다.
본 개시내용의 양태들은 첨부 도면들과 함께 판독될 때에 다음의 상세한 설명으로부터 최상으로 이해된다. 산업에서의 표준 관례에 따르면, 다양한 특징부들은 축척에 맞게 그려진 것이 아니라는 것이 주목되어야 한다. 실제로, 다양한 특징부들의 치수는 논의의 명확함을 위하여 임의적으로 증가될 수 있거나 감소될 수 있다.
도 1a 내지 도 1n은 일부 실시예들에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 스테이지(stage)들의 단면도들이다.
도 1aa는 일부 실시예들에 따른, 도 1a의 반도체 디바이스 구조체의 사시도이다.
도 1na은 일부 실시예들에 따른, 도 1n의 반도체 디바이스 구조체의 사시도이다.
도 2는 일부 실시예들에 따른, 반도체 디바이스 구조체의 단면도이다.
도 3은 일부 실시예들에 따른, 반도체 디바이스 구조체의 단면도이다.
도 4는 일부 실시예들에 따른, 반도체 디바이스 구조체의 단면도이다.
도 5는 일부 실시예들에 따른, 반도체 디바이스 구조체의 단면도이다.
도 6은 일부 실시예들에 따른, 반도체 디바이스 구조체의 단면도이다.
도 7a는 일부 실시예들에 따른, 반도체 디바이스 구조체의 상면도이다.
도 7b는 일부 실시예들에 따른, 도 7a에서의 단면 라인 7B-7B'을 따라 반도체 디바이스 구조체를 예시하는 단면도이다.
도 7c는 일부 실시예들에 따른, 도 7a에서의 단면 라인 7C-7C'을 따라 반도체 디바이스 구조체를 예시하는 단면도이다.
도 7d는 일부 실시예들에 따른, 도 7a에서의 단면 라인 7D-7D'을 따라 반도체 디바이스 구조체를 예시하는 단면도이다.
도 8은 일부 실시예들에 따른, 반도체 디바이스 구조체의 단면도이다.
도 9는 일부 실시예들에 따른, 반도체 디바이스 구조체의 단면도이다.
도 10a 내지 도 10g는 일부 실시예들에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 스테이지들의 단면도들이다.
도 10ga는 일부 실시예들에 따른, 도 10g의 반도체 디바이스 구조체의 사시도이다.
다음의 개시내용은 제공된 발명요지의 상이한 특징부들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 컴포넌트(component)들 및 배열들의 특정 예들은 본 개시내용을 단순화하기 위하여 이하에서 설명된다. 물론, 이것들은 단지 예들이고, 제한적인 것으로 의도되지는 않는다. 예를 들어, 뒤따르는 설명에서 제 2 특징부 상부 또는 그 상에서의 제 1 특징부의 형성은, 제 1 및 제 2 특징부들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 특징부들이 직접 접촉하지 않을 수 있도록, 추가적인 특징부들이 제 1 및 제 2 특징부들 사이에 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확함을 위한 것이고, 그 자체적으로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 기술하지는 않는다.
또한, "바로 아래(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같이 또 다른 엘리먼트(element)(들) 또는 특징부(들)에 대한 하나의 엘리먼트 또는 특징부의 관계를 설명하기 위한 설명의 용이함을 위하여 본원에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가적으로, 이용 또는 동작 시에 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 이와 다르게 배향(90 도 또는 다른 배향들로 회전)될 수 있고, 본원에서 이용된 공간적으로 상대적인 설명어(descriptor)들은 이에 따라 마찬가지로 해독될 수 있다.
"실질적으로 평탄한" 또는 "실질적으로 동일평면인" 등에서와 같은, 설명에서의 용어 "실질적으로" 또는 "약"은 당해 분야에서의 당업자에 의해 이해될 것이다. 일부 실시예들에서, 형용사는 실질적으로 제거될 수 있다. 적용가능할 경우에, 용어 "실질적으로"는 또한, "전적으로", "완전히", "모든" 등을 갖는 실시예들을 포함할 수 있다. 용어 "약"은 특정 거리 또는 크기와 함께, 특정된 거리 또는 크기로부터의 사소한 편차를 제외하지 않도록 해독되어야 한다. 용어 "실질적으로" 또는 "약"은 상이한 기술들로 변동될 수 있고, 당해 분야에서의 당업자에 의해 이해된 편차 범위에 있을 수 있다. 예를 들어, 용어 "실질적으로" 또는 "약"은 또한, 본 발명이 그것으로 제한되지는 않지만, 특정되는 것의 100 %를 포함하여, 특정되는 것의 95 % 이상, 특히, 특정되는 것의 99 % 이상과 같은, 특정되는 것의 90 % 이상에 관련될 수 있다. 또한, "실질적으로 평행한" 또는 "실질적으로 수직인"과 같은 용어들은 특정된 배열로부터의 사소한 편차를 제외하지 않도록 해석될 수 있고, 예를 들어, 최대 10°의 편차들을 포함할 수 있다. 단어 "실질적으로"는 "완전히"를 제외하지 않고, 예컨대, Y가 "실질적으로 없는" 조성물은 Y가 완전히 없을 수 있다.
개시내용의 일부 실시예들이 설명된다. 추가적인 동작들은 이 실시예들에서 설명된 스테이지들 전에, 그 동안에, 및/또는 그 후에 제공될 수 있다. 설명되는 스테이지들의 일부는 상이한 실시예들을 위하여 대체될 수 있거나 제거될 수 있다. 추가적인 특징부들은 반도체 디바이스 구조체에 추가될 수 있다. 이하에서 설명된 특징부들의 일부는 상이한 실시예들을 위하여 대체될 수 있거나 제거될 수 있다. 일부 실시예들은 특정한 순서로 수행된 동작들로 논의되지만, 이 동작들은 또 다른 논리적 순서로 수행될 수 있다.
게이트 올 어라운드(gate all around; GAA) 트랜지스터 구조체들은 임의의 적당한 방법에 의해 패턴화될 수 있다. 예를 들어, 구조체들은 이중-패턴화(double-patterning) 또는 멀티-패턴화(multi-patterning) 프로세스들을 포함하는 하나 이상의 포토리소그래피(photolithography) 프로세스들을 이용하여 패턴화될 수 있다. 일반적으로, 이중-패턴화 또는 멀티-패턴화 프로세스들은 포토리소그래피 및 자기-정렬된(self-aligned) 프로세스들을 조합하여, 예를 들어, 단일의 직접적인 포토리소그래피 프로세스를 이용하여 그렇지 않을 경우에 획득가능한 것보다 더 작은 피치(pitch)들을 가지는 패턴들이 생성되는 것을 허용한다. 예를 들어, 하나의 실시예에서, 희생 층(sacrificial layer)은 기판 상부에 형성되고, 포토리소그래피 프로세스를 이용하여 패턴화된다. 스페이서(spacer)들은 자기-정렬된 프로세스를 이용하여 패턴화된 희생 층과 함께 형성된다. 희생 층은 그 다음으로 제거되고, 나머지 스페이서들은 그 다음으로, GAA 구조체를 패턴화하기 위하여 이용될 수 있다.
도 1a 내지 도 1n은 일부 실시예들에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 스테이지들의 단면도들이다. 도 1aa는 일부 실시예들에 따른, 도 1a의 반도체 디바이스 구조체의 사시도이다. 도 1a는 일부 실시예들에 따른, 도 1aa에서의 단면 라인 1A-1A'을 따라 반도체 디바이스 구조체를 예시하는 단면도이다.
도 1a 및 도 1aa에서 도시된 바와 같이, 기판(110)이 일부 실시예들에 따라 제공된다. 기판(110)은 일부 실시예들에 따라, 기저부(112), 및 기저부(112) 상부의 핀(fin)(114)을 가진다. 기판(110)은 예를 들어, 반도체 기판을 포함한다. 기판(110)은 예를 들어, (실리콘 웨이퍼(silicon wafer)와 같은) 반도체 웨이퍼, 또는 반도체 웨이퍼의 부분을 포함한다.
일부 실시예들에서, 기판(110)은 단일 결정(single crystal) 구조체, 다결정(polycrystal) 구조체, 또는 비정질(amorphous) 구조체에서의 실리콘(silicon) 또는 게르마늄(germanium)을 포함하는 원소 반도체 재료로 이루어진다. 일부 다른 실시예들에서, 기판(110)은 실리콘 카바이드(silicon carbide), 갈륨 아세나이드(gallium arsenide), 갈륨 포스파이드(gallium phosphide), 인듐 포스파이드(indium phosphide), 인듐 아세나이드(indium arsenide)와 같은 화합물 반도체, SiGe 또는 GaAsP와 같은 혼정 반도체, 또는 그 조합으로 이루어진다. 기판(110)은 또한, 다층 반도체들, (절연체 상의 실리콘 또는 절연체 상의 게르마늄과 같은) 절연체 상의 반도체(semiconductor on insulator; SOI), 또는 그 조합을 포함할 수 있다.
도 1a 및 도 1aa에서 도시된 바와 같이, 나노구조체 적층체(nanostructure stack)(120)는 일부 실시예들에 따라, 핀(114) 상부에 형성된다. 나노구조체 적층체(120)는 일부 실시예들에 따라, 나노구조체들(121, 122, 123, 124, 125, 126, 127, 및 128)을 포함한다.
나노구조체들(121, 122, 123, 124, 125, 126, 127, 및 128)은 일부 실시예들에 따라, 핀(114) 상부에 순차적으로 적층된다. 나노구조체들(121, 122, 123, 124, 125, 126, 127, 및 128)은 일부 실시예들에 따라, 나노와이어(nanowire)들 또는 나노시트(nanosheet)들을 포함한다.
나노구조체들(121, 123, 125, 및 127)은 일부 실시예들에 따라, 동일한 제 1 재료로 이루어진다. 제 1 재료는 일부 실시예들에 따라, 기판(110)의 재료와 상이하다. 제 1 재료는 일부 실시예들에 따라, 단일 결정 구조체, 다결정 구조체, 또는 비정질 구조체에서의 실리콘 또는 게르마늄을 포함하는 기본 반도체 재료를 포함한다.
제 1 재료는 일부 실시예들에 따라, 실리콘 카바이드, 갈륨 아세나이드, 갈륨 포스파이드, 인듐 포스파이드, 인듐 아세나이드와 같은 화합물 반도체, SiGe 또는 GaAsP와 같은 혼정 반도체, 또는 그 조합을 포함한다.
나노구조체들(122, 124, 126, 및 128)은 일부 실시예들에 따라, 동일한 제 2 재료로 이루어진다. 제 2 재료는 일부 실시예들에 따라, 제 1 재료와 상이하다. 제 2 재료는 일부 실시예들에 따라, 기판(110)의 재료와 동일하다. 제 2 재료는 일부 실시예들에 따라, 단일 결정 구조체, 다결정 구조체, 또는 비정질 구조체에서의 실리콘 또는 게르마늄을 포함하는 기본 반도체 재료를 포함한다.
제 2 재료는 일부 실시예들에 따라, 실리콘 카바이드, 갈륨 아세나이드, 갈륨 포스파이드, 인듐 포스파이드, 인듐 아세나이드와 같은 화합물 반도체, SiGe 또는 GaAsP와 같은 혼정 반도체, 또는 그 조합을 포함한다.
도 1aa 및 도 1a에서 도시된 바와 같이, 격리 층(isolation layer)(130)은 일부 실시예들에 따라, 기저부(112) 상부에 형성된다. 핀(114)은 일부 실시예들에 따라, 격리 층(130) 내에 부분적으로 내장된다. 핀(114)은 일부 실시예들에 따라, 격리 층(130)에 의해 포위된다.
격리 층(130)은 일부 실시예들에 따라, 옥사이드(oxide)-함유 재료(예컨대, 실리콘 옥사이드), 옥시나이트라이드(oxynitride)-함유 재료(예컨대, 실리콘 옥시나이트라이드), 로우-k(low-k)(낮은 유전 상수(dielectric constant)) 재료, 다공성 유전체 재료(porous dielectric material), 유리, 또는 그 조합과 같은 유전체 재료로 이루어진다. 유리는 일부 실시예들에 따라, 보로실리케이트 유리(borosilicate glass; BSG), 포스포릭 실리케이트 유리(phosphoric silicate glass; PSG), 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG), 플루오르화 실리케이트 유리(fluorinated silicate glass; FSG), 또는 그 조합을 포함한다.
격리 층(130)은 일부 실시예들에 따라, 퇴적(deposition) 프로세스(또는 스핀-온(spin-on) 프로세스), 화학적 기계적 연마(chemical mechanical polishing) 프로세스, 및 에칭 백(etching back) 프로세스를 이용하여 형성된다. 퇴적 프로세스는 일부 실시예들에 따라, 화학적 기상 퇴적(chemical vapor deposition; CVD) 프로세스, 고밀도 플라즈마 화학적 기상 퇴적(high density plasma chemical vapor deposition; HDPCVD) 프로세스, 유동가능한 화학적 기상 퇴적(flowable chemical vapor deposition; FCVD) 프로세스, 스퍼터링(sputtering) 프로세스, 또는 그 조합을 포함한다.
도 1a 및 도 1aa에서 도시된 바와 같이, 게이트 스택(gate stack)(140) 및 마스크 층(mask layer)(150)은 일부 실시예들에 따라, 나노구조체 적층체(120), 핀(114), 및 격리 층(130) 상부에 형성된다. 게이트 스택(140)는 일부 실시예들에 따라, 게이트 유전체 층(142) 및 게이트 전극(144)을 포함한다. 게이트 전극(144)은 일부 실시예들에 따라, 게이트 유전체 층(142) 상부에 있다.
게이트 유전체 층(142)은 일부 실시예들에 따라, 게이트 전극(144)과 나노구조체 적층체(120) 사이에 위치결정된다. 게이트 유전체 층(142)은 또한, 일부 실시예들에 따라, 게이트 전극(144)과 핀(114) 사이에 위치결정된다. 게이트 유전체 층(142)은 일부 실시예들에 따라, 게이트 전극(144)과 격리 층(130) 사이에 위치결정된다.
게이트 유전체 층(142)은 일부 실시예들에 따라, 실리콘 옥사이드와 같은 옥사이드-함유 재료로 이루어진다. 게이트 유전체 층(142)은 일부 실시예들에 따라, 화학적 기상 퇴적 프로세스 및 에칭 프로세스를 이용하여 형성된다. 게이트 전극(144)은 일부 실시예들에 따라, 폴리실리콘(polysilicon)과 같은 반도체 재료로 이루어진다. 게이트 전극(144)은 일부 실시예들에 따라, 화학적 기상 퇴적 프로세스 및 에칭 프로세스를 이용하여 형성된다.
마스크 층(150)은 일부 실시예들에 따라, 게이트 스택(140) 상부에 위치결정된다. 마스크 층(150)은 일부 실시예들에 따라, 게이트 스택(140)과는 상이한 재료로 이루어진다. 마스크 층(150)은 일부 실시예들에 따라, 나이트라이드(nitride)들(예컨대, 실리콘 나이트라이드) 또는 옥시나이트라이드(예컨대, 실리콘 옥시나이트라이드)로 이루어진다.
도 1a 및 도 1aa에서 도시된 바와 같이, 스페이서 구조체(160)는 일부 실시예들에 따라, 게이트 유전체 층(142), 게이트 전극(144), 및 마스크 층(150)의 측벽들(142a, 144a, 및 152) 상부에 형성된다. 스페이서 구조체(160)는 일부 실시예들에 따라, 게이트 스택(140) 및 마스크 층(150)을 포위한다. 스페이서 구조체(160)는 일부 실시예들에 따라, 나노구조체 적층체(120), 핀 구조체(114), 및 격리 층(130) 상부에 위치결정된다.
스페이서 구조체(160)는 일부 실시예들에 따라, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 또는 실리콘 카바이드와 같은 절연 재료들을 포함한다. 스페이서 구조체(160)는 일부 실시예들에 따라, 게이트 스택(140) 및 마스크 층(150)의 재료와는 상이한 재료로 이루어진다. 스페이서 구조체(160)의 형성은 일부 실시예들에 따라, 퇴적 프로세스들 및 이방성 에칭(anisotropic etching) 프로세스를 포함한다.
도 1b에서 도시된 바와 같이, 게이트 스택(140) 및 스페이서 구조체(160)에 의해 피복(cover)되지 않는 나노구조체들(121, 123, 125, 및 127)의 단부 부분들은 일부 실시예들에 따라 제거된다. 제거 프로세스는 일부 실시예들에 따라, 나노구조체 적층체(120)에서 트렌치(trench)들(120a)을 형성한다.
도 1b에서 도시된 바와 같이, 나노구조체들(121, 123, 125, 및 127)의 측벽들(121a, 123a, 125a, 및 127a)은 일부 실시예들에 따라, 스페이서 구조체(160)의 측벽들(162)과 실질적으로 정렬된다(또는 실질적으로 동일평면임). 제거 프로세스는 일부 실시예들에 따라, 에칭 프로세스를 포함한다. 에칭 프로세스는 일부 실시예들에 따라, 건식 에칭(dry etching) 프로세스와 같은 이방성 에칭 프로세스를 포함한다.
도 1c에서 도시된 바와 같이, 나노구조체들(121, 123, 125, 및 127)의 부분들은 일부 실시예들에 따라, 트렌치들(120a)을 통해 제거된다. 제거 프로세스는 일부 실시예들에 따라, 건식 에칭 프로세스 또는 습식 에칭(wet etching) 프로세스와 같은 에칭 프로세스를 포함한다.
도 1c에서 도시된 바와 같이, 내부 스페이서 층(170)은 일부 실시예들에 따라, 나노구조체들(121, 123, 125, 및 127)의 측벽들(121a, 123a, 125a, 및 127a) 상부에 형성된다. 내부 스페이서 층(170)은 일부 실시예들에 따라, 측벽들(121a, 123a, 125a, 및 127a)과 직접 접촉한다. 도 1c에서 도시된 바와 같이, 내부 스페이서 층(170)의 측벽들(172)은 일부 실시예들에 따라, 스페이서 구조체(160)의 측벽들(162)과 실질적으로 정렬된다(또는 실질적으로 동일평면임).
내부 스페이서 층(170)은 일부 실시예들에 따라, 옥사이드-함유 재료(예컨대, 실리콘 옥사이드), 나이트라이드-함유 재료(예컨대, 실리콘 나이트라이드), 옥시나이트라이드-함유 재료(예컨대, 실리콘 옥시나이트라이드), 카바이드-함유 재료(예컨대, 실리콘 카바이드), 하이-k(high-k) 재료(예컨대, HfO2, ZrO2, HfZrO2, 또는 Al2O3), 또는 로우-k 재료와 같은 절연 재료로 이루어진다.
용어 "하이-k 재료"는 일부 실시예들에 따라, 실리콘 디옥사이드(silicon dioxide)의 유전 상수보다 더 큰 유전 상수를 가지는 재료를 의미한다. 용어 "로우-k 재료"는 일부 실시예들에 따라, 실리콘 디옥사이드의 유전 상수보다 더 작은 유전 상수를 가지는 재료를 의미한다.
일부 실시예들에서, 내부 스페이서 층(170)은 퇴적 프로세스 및 에칭 프로세스를 이용하여 형성된다. 퇴적 프로세스는 일부 실시예들에 따라, 물리적 기상 퇴적(physical vapor deposition) 프로세스, 화학적 기상 퇴적 프로세스, 원자 층 퇴적(atomic layer deposition) 프로세스 등을 포함한다.
일부 다른 실시예들에서, 내부 스페이서 층(170)은 원자 층 퇴적 프로세스와 같은 선택적 퇴적 프로세스를 이용하여 형성된다. 일부 또 다른 실시예들에서는, 트렌치들(120a)을 통한 나노구조체들(121, 123, 125, 및 127)의 부분들의 제거가 수행되지 않고, 내부 스페이서 층(170)은 트렌치들(120a)을 통해 나노구조체들(121, 123, 125, 및 127)의 부분들을 직접적으로 산화시킴으로써 형성된다.
도 1d에서 도시된 바와 같이, 스트레서(stressor) 구조체들과 같은 소스/드레인 구조체들(180)은 일부 실시예들에 따라, 트렌치들(120a)에서 형성된다. 소스/드레인 구조체들(180)은 일부 실시예들에 따라, 나노구조체들(122, 124, 126, 및 128)을 포위한다. 소스/드레인 구조체들(180)은 일부 실시예들에 따라, 나노구조체들(122, 124, 126, 및 128), 스페이서 구조체(160), 내부 스페이서 층(170), 및 기판(110)과 직접 접촉한다.
일부 실시예들에서, 소스/드레인 구조체들(180)은 반도체 재료(예컨대, 실리콘 게르마늄)로 이루어진다. 일부 실시예들에서, 소스/드레인 구조체들(180)은 P-형 도펀트(dopant)들로 도핑된다. P-형 도펀트들은 일부 실시예들에 따라, 그룹 IIIA 원소(Group IIIA element)를 포함한다. 그룹 IIIA 원소는 붕소(boron) 또는 또 다른 적당한 재료를 포함한다.
일부 다른 실시예들에서, 소스/드레인 구조체들(180)은 반도체 재료(예컨대, 실리콘 또는 실리콘 카바이드)로 이루어진다. 소스/드레인 구조체들(180)은 일부 실시예들에 따라, 그룹 VA 원소(Group VA element)와 같은 N-형 도펀트들로 도핑된다. 그룹 VA 원소는 인(phosphor)(P), 안티몬(antimony)(Sb), 또는 또 다른 적당한 그룹 VA 재료를 포함한다. 소스/드레인 구조체들(180)은 일부 실시예들에 따라, 에피택셜(epitaxial) 프로세스를 이용하여 형성된다.
도 1d에서 도시된 바와 같이, 유전체 층(190)은 일부 실시예들에 따라, 소스/드레인 구조체들(180) 상부에 형성된다. 유전체 층(190)은 일부 실시예들에 따라, 옥사이드-함유 재료(예컨대, 실리콘 옥사이드), 옥시나이트라이드-함유 재료(예컨대, 실리콘 옥시나이트라이드), 로우-k 재료, 다공성 유전체 재료, 유리, 또는 그 조합과 같은 유전체 재료를 포함한다.
유리는 일부 실시예들에 따라, 보로실리케이트 유리(BSG), 포스포릭 실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 플루오르화 실리케이트 유리(FSG), 또는 그 조합을 포함한다. 유전체 층(190)은 일부 실시예들에 따라, 퇴적 프로세스(예컨대, 화학적 기상 퇴적 프로세스) 및 평탄화(planarization) 프로세스(예컨대, 화학적 기계적 연마(chemical mechanical polishing) 프로세스)에 의해 형성된다.
도 1d 및 도 1e에서 도시된 바와 같이, 게이트 스택(140) 및 마스크 층(150)은 일부 실시예들에 따라 제거된다. 제거 프로세스는 일부 실시예들에 따라, 스페이서 구조체(160)에서 트렌치(164)를 형성한다. 도 1d 및 도 1e에서 도시된 바와 같이, 나노구조체들(121, 123, 125, 및 127)은 일부 실시예들에 따라, 트렌치(164)를 통해 제거된다. 게이트 스택(140), 마스크 층(150), 및 나노구조체들(121, 123, 125, 및 127)을 제거하기 위한 제거 프로세스는 일부 실시예들에 따라, 습식 에칭 프로세스 또는 건식 에칭 프로세스와 같은 에칭 프로세스를 포함한다.
도 1e에서 도시된 바와 같이, 게이트 스택(210)는 일부 실시예들에 따라, 트렌치(164)에서 형성된다. 게이트 스택(210)는 일부 실시예들에 따라, 나노구조체들(122, 124, 126, 및 128)을 포위한다. 나노구조체들(122, 124, 126, 및 128)은 일부 실시예들에 따라, 게이트 스택(210), 내부 스페이서 층(170), 및 소스/드레인 구조체들(180)을 통과한다. 게이트 스택(210)는 일부 실시예들에 따라, 게이트 유전체 층(212), 일함수 금속 층(work function metal layer)(214), 및 게이트 전극 층(216)을 포함한다.
게이트 유전체 층(212)은 일부 실시예들에 따라, 나노구조체들(122, 124, 126, 및 128), 및 트렌치(164)의 내부 벽들 및 하단 표면을 등각적으로(conformally) 피복한다. 게이트 유전체 층(212)은 일부 실시예들에 따라, HfO2, La2O3, CaO, ZrO2, HfZrO2, 또는 Al2O3와 같은 하이-K 재료로 이루어진다. 게이트 유전체 층(212)은 원자 층 퇴적 프로세스 또는 또 다른 적당한 프로세스를 이용하여 형성된다.
일함수 금속 층(214)은 일부 실시예들에 따라, 게이트 유전체 층(212) 상부에 등각적으로 형성된다. 일함수 금속 층(214)은 티타늄-함유 재료(예컨대, TiN 또는 TiSiN), 탄탈륨-함유 재료(예컨대, TaN), 또는 또 다른 적당한 전도성 재료로 이루어진다. 일함수 금속 층(214)은 원자 층 퇴적 프로세스 또는 또 다른 적당한 프로세스를 이용하여 형성된다.
게이트 전극 층(216)은 일부 실시예들에 따라, 일함수 금속 층(214) 상부에 형성된다. 게이트 전극 층(216)은 금속(예컨대, W, Al, Ta, Ti, 또는 Au), 금속 나이트라이드(TiN 또는 TaN), 또는 또 다른 적당한 전도성 재료로 이루어진다. 게이트 전극 층(216)은 원자 층 퇴적 프로세스 또는 또 다른 적당한 프로세스를 이용하여 형성된다.
도 1f에서 도시된 바와 같이, 유전체 층(190)의 부분들은 일부 실시예들에 따라, 유전체 층(190)에서 관통 구멍(through hole)들(192)을 형성하기 위하여 제거된다. 관통 구멍들(192)은 일부 실시예들에 따라, 그 하부의 소스/드레인 구조체들(180)을 노출시킨다. 제거 프로세스는 일부 실시예들에 따라, 이방성 에칭 프로세스(예컨대, 건식 에칭 프로세스)와 같은 에칭 프로세스를 포함한다.
도 1f에서 도시된 바와 같이, 접촉 구조체들(220)은 일부 실시예들에 따라, 관통 구멍들(192)에서 형성된다. 접촉 구조체들(220)은 일부 실시예들에 따라, 그 하부의 소스/드레인 구조체들(180)에 전기적으로 접속된다. 접촉 구조체들(220)은 일부 실시예들에 따라, 그 하부의 소스/드레인 구조체들(180)과 직접 접촉한다. 도 1f에서 도시된 바와 같이, 접촉 구조체들(220), 유전체 층(190), 스페이서 구조체(160), 및 게이트 스택(210)의 상단 표면들(222, 194, 166, 및 218)은 일부 실시예들에 따라, 실질적으로 동일평면이다.
접촉 구조체들(220)은 일부 실시예들에 따라, 금속(예컨대, 텅스텐, 알루미늄, 구리, 또는 코발트), 그 합금들 등으로 이루어진다. 접촉 구조체들(220)은 일부 실시예들에 따라, 퇴적 프로세스(예컨대, 물리적 기상 퇴적 프로세스 또는 화학적 기상 퇴적 프로세스) 및 평탄화 프로세스(예컨대, 화학적 기계적 연마 프로세스)를 이용하여 형성된다.
도 1g에서 도시된 바와 같이, 반사-방지 층(anti-reflection layer)(230)은 일부 실시예들에 따라, 접촉 구조체들(220), 유전체 층(190), 스페이서 구조체(160), 및 게이트 스택(210) 상부에 형성된다. 반사-방지 층(230)은 금속들(예컨대, Cr), 반도체, 나이트라이드들(예컨대, CrN, SiN, TiN, 또는 TiSiN), 옥사이드들(CrON 또는 Cr2O3), 카바이드들(예컨대, SiC), 옥시나이트라이드들(예컨대, SiON), 옥시카바이드(oxycarbide)들(예컨대, SiOC), 또는 그 조합들로 이루어진다. 반사-방지 층(230)은 퇴적 프로세스 또는 또 다른 적당한 프로세스를 이용하여 형성된다.
도 1g에서 도시된 바와 같이, 마스크 층(240)은 일부 실시예들에 따라, 반사-방지 층(230) 상부에 형성된다. 마스크 층(240)은 일부 실시예들에 따라, 개구부(242)를 가진다. 개구부(242)는 일부 실시예들에 따라, 게이트 스택(210) 상부의 반사-방지 층(230)의 부분을 노출시킨다. 마스크 층(240)은 일부 실시예들에 따라, 포토레지스트 재료(photoresist material)와 같은 폴리머 재료(polymer material)로 이루어진다. 마스크 층(240)은 일부 실시예들에 따라, 스핀 코팅(spin coating) 프로세스 및 포토리소그래피(photolithography) 프로세스를 이용하여 형성된다.
도 1g에서 도시된 바와 같이, 마스크 층(240)의 형성 후에, 디스컴(descum) 프로세스는 일부 실시예들에 따라, 마스크 층(240)의 형성으로부터 기인하는 잔류물들을 제거하기 위하여 마스크 층(240) 및 반사-방지 층(230) 상부에서 수행된다. 제거 프로세스는 일부 실시예들에 따라, 플라즈마 에칭(plasma etching) 프로세스와 같은 에칭 프로세스를 포함한다. 플라즈마 에칭 프로세스의 프로세스 가스들은 일부 실시예들에 따라, 질소(N2) 및 산소(O2)를 포함한다. 프로세스 압력은 일부 실시예들에 따라, 약 3 mTorr로부터 약 30 mTorr까지의 범위이다.
그 후에, 도 1h에서 도시된 바와 같이, 개구부(242)에 의해 노출된 반사-방지 층(230)은 일부 실시예들에 따라 제거된다. 제거 프로세스는 일부 실시예들에 따라, 플라즈마 에칭 프로세스와 같은 에칭 프로세스를 포함한다. 플라즈마 에칭 프로세스의 프로세스 가스들은 일부 실시예들에 따라, 염소(Cl2), 산소(O2), 브롬화수소(hydrogen bromide)(HBr), 및 헬륨(He)을 포함한다. 프로세스 압력은 일부 실시예들에 따라, 약 3 mTorr로부터 약 30 mTorr까지의 범위이다.
추후에, 도 1h에서 도시된 바와 같이, 나노구조체(128) 상부 및 트렌치(164)에서의 게이트 스택(210)의 부분은 일부 실시예들에 따라 제거된다. 제거 프로세스는 일부 실시예들에 따라, 플라즈마 에칭 프로세스와 같은 에칭 프로세스를 포함한다. 플라즈마 에칭 프로세스의 프로세스 가스들은 일부 실시예들에 따라, 염소(Cl2) 및 삼염화붕소(boron trichloride)(BCl3)를 포함한다. 프로세스 압력은 일부 실시예들에 따라, 약 5 mTorr로부터 약 50 mTorr까지의 범위이다.
그 후에, 도 1h에서 도시된 바와 같이, 세정(cleaning) 프로세스는 일부 실시예들에 따라, 전술한 프로세스들로부터 기인하는 잔류물들을 제거하기 위하여 마스크 층(240), 반사-방지 층(230), 스페이서 구조체(160), 및 나노구조체(128) 상부에서 수행된다.
세정 프로세스는 일부 실시예들에 따라, 플라즈마 에칭 프로세스와 같은 에칭 프로세스를 포함한다. 플라즈마 에칭 프로세스의 프로세스 가스들은 일부 실시예들에 따라, 디아진(diazene)(N2H2), 질소(N2), 및 수소(H2)를 포함한다. 프로세스 압력은 일부 실시예들에 따라, 약 20 mTorr로부터 약 100 mTorr까지의 범위이다.
도 1g의 디스컴 프로세스, 개구부(242)에 의해 노출된 반사-방지 층(230) 및 나노구조체(128) 상부의 게이트 스택(210)의 부분의 제거 프로세스들, 및 도 1h의 세정 프로세스는 일부 실시예들에 따라, 동일한 플라즈마 챔버(도시되지 않음)에서 수행된다. 즉, 전술한 제거 프로세스들 및 전술한 세정 프로세스는 일부 실시예들에 따라, 인-시츄(in-situ)로 수행된다.
플라즈마 챔버(plasma chamber)는 일부 실시예들에 따라, 정전 척(electrostatic chuck; ESC) 및 챔버 벽을 가진다. 챔버 벽은 일부 실시예들에 따라, 정전 척을 포위한다. 정전 척은 일부 실시예들에 따라, 웨이퍼(예컨대, 기판(110))를 지지하기 위하여 이용된다. 플라즈마 챔버의 온도(또는 프로세스 온도)는 일부 실시예들에 따라, 약 60℃로부터 약 120℃까지의 범위이다.
추후에, 도 1i에서 도시된 바와 같이, 스페이서 구조체(160)의 트렌치(164) 하부의 나노구조체(128)는 일부 실시예들에 따라, 나노구조체(128)에서 트렌치(128a)를 형성하기 위하여 트렌치(164)를 통해 제거된다. 나노구조체(128)는 일부 실시예들에 따라, 트렌치(128a)에 의해 부분들(128b 및 128c)로 분할된다. 부분들(128b 및 128c)은 일부 실시예들에 따라, 서로로부터 떨어져서 이격된다.
제거 프로세스는 일부 실시예들에 따라, 이방성 에칭 프로세스(예컨대, 플라즈마 에칭 프로세스)와 같은 에칭 프로세스를 포함한다. 플라즈마 에칭 프로세스의 프로세스 가스들은 일부 실시예들에 따라, 브롬화수소(HBr), 산소(O2), 및 염소(Cl2)를 포함한다. 프로세스 압력은 일부 실시예들에 따라, 약 3 mTorr로부터 약 20 mTorr까지의 범위이다.
그 후에, 도 1i에서 도시된 바와 같이, 오버 에칭(over etching) 프로세스는 일부 실시예들에 따라, 트렌치(164) 하부의 나노구조체(128)의 제거 프로세스로부터 기인하는 잔류물들을 제거하기 위하여 나노구조체(128) 상부에서 수행된다. 오버 에칭 프로세스는 일부 실시예들에 따라, 플라즈마 에칭 프로세스를 포함한다.
플라즈마 에칭 프로세스의 프로세스 가스들은 일부 실시예들에 따라, 삼불화질소(nitrogen trifluoride)(NF3) 및 염소(Cl2)를 포함한다. 프로세스 압력은 일부 실시예들에 따라, 약 20 mTorr로부터 약 60 mTorr까지의 범위이다. 트렌치(164) 하부의 나노구조체(128)의 제거 프로세스 및 오버 에칭 프로세스의 프로세스 온도는 일부 실시예들에 따라, 약 50℃로부터 약 70℃까지의 범위이다.
추후에, 도 1j에서 도시된 바와 같이, 나노구조체(126) 상부 및 내부 스페이서 층(170)의 트렌치(174)에서의 게이트 스택(210)의 부분은 일부 실시예들에 따라 제거된다. 제거 프로세스는 일부 실시예들에 따라, 플라즈마 에칭 프로세스와 같은 에칭 프로세스를 포함한다. 플라즈마 에칭 프로세스의 프로세스 가스들은 일부 실시예들에 따라, 염소(Cl2) 및 삼염화붕소(BCl3)를 포함한다. 프로세스 압력은 일부 실시예들에 따라, 약 5 mTorr로부터 약 50 mTorr까지의 범위이다.
그 후에, 도 1j에서 도시된 바와 같이, 세정 프로세스는 일부 실시예들에 따라, 전술한 프로세스들로부터 기인하는 잔류물들을 제거하기 위하여 마스크 층(240), 반사-방지 층(230), 스페이서 구조체(160), 내부 스페이서 층(170), 및 나노구조체들(126 및 128) 상부에서 수행된다. 세정 프로세스는 일부 실시예들에 따라, 플라즈마 에칭 프로세스와 같은 에칭 프로세스를 포함한다.
플라즈마 에칭 프로세스의 프로세스 가스들은 일부 실시예들에 따라, 디아진(N2H2), 질소(N2), 및 수소(H2)를 포함한다. 프로세스 압력은 일부 실시예들에 따라, 약 20 mTorr로부터 약 100 mTorr까지의 범위이다. 나노구조체(126) 상부의 게이트 스택(210)의 부분의 제거 프로세스 및 도 1j의 세정 프로세스의 프로세스 온도는 일부 실시예들에 따라, 약 60℃로부터 약 120℃까지의 범위이다.
추후에, 도 1k에서 도시된 바와 같이, 스페이서 구조체(160)의 트렌치(164) 하부의 나노구조체(126)는 일부 실시예들에 따라, 나노구조체(126)에서 트렌치(126a)를 형성하기 위하여 트렌치(164)를 통해 제거된다. 나노구조체(126)는 일부 실시예들에 따라, 트렌치(126a)에 의해 부분들(126b 및 126c)로 분할된다. 부분들(126b 및 126c)은 일부 실시예들에 따라, 서로로부터 떨어져서 이격된다.
제거 프로세스는 일부 실시예들에 따라, 이방성 에칭 프로세스(예컨대, 플라즈마 에칭 프로세스)와 같은 에칭 프로세스를 포함한다. 플라즈마 에칭 프로세스의 프로세스 가스들은 일부 실시예들에 따라, 브롬화수소(HBr), 산소(O2), 및 염소(Cl2)를 포함한다. 프로세스 압력은 일부 실시예들에 따라, 약 3 mTorr로부터 약 20 mTorr까지의 범위이다.
그 후에, 도 1k에서 도시된 바와 같이, 오버 에칭 프로세스는 일부 실시예들에 따라, 트렌치(164) 하부의 나노구조체(126)의 제거 프로세스로부터 기인하는 잔류물들을 제거하기 위하여 나노구조체(126) 상부에서 수행된다. 오버 에칭 프로세스는 일부 실시예들에 따라, 플라즈마 에칭 프로세스를 포함한다.
플라즈마 에칭 프로세스의 프로세스 가스들은 일부 실시예들에 따라, 삼불화질소(NF3) 및 염소(Cl2)를 포함한다. 프로세스 압력은 일부 실시예들에 따라, 약 20 mTorr로부터 약 60 mTorr까지의 범위이다. 트렌치(164) 하부의 나노구조체(126)의 제거 프로세스 및 오버 에칭 프로세스의 프로세스 온도는 일부 실시예들에 따라, 약 50℃로부터 약 70℃까지의 범위이다.
일부 실시예들에서, 도 1g의 디스컴 프로세스, 개구부(242)에 의해 노출된 반사-방지 층(230) 및 나노구조체(128) 상부의 게이트 스택(210)의 부분의 제거 프로세스들 및 도 1h의 세정 프로세스, 트렌치(164) 하부의 나노구조체(128)의 제거 프로세스 및 도 1i의 오버 에칭 프로세스, 나노구조체(126) 상부의 게이트 스택(210)의 부분의 제거 프로세스 및 도 1j의 세정 프로세스, 트렌치(164) 하부의 나노구조체(126)의 제거 프로세스 및 도 1k의 오버 에칭 프로세스는 일부 실시예들에 따라, 동일한 플라즈마 챔버(도시되지 않음)에서 수행된다. 즉, 전술한 디스컴 프로세스, 전술한 제거 프로세스들, 전술한 세정 프로세스, 및 전술한 오버 에칭 프로세스들은 일부 실시예들에 따라, 인-시츄로 수행된다.
도 1k 및 도 1l에서 도시된 바와 같이, 나노구조체들(126 및 128)의 부분들은 일부 실시예들에 따라, 스페이서 구조체(160)의 트렌치(164)를 통해 나노구조체들(126 및 128)의 측벽들(126s 및 128s)로부터 제거된다. 제거 프로세스는 일부 실시예들에 따라, 트렌치들(126a 및 128a)을 넓힌다. 제거 프로세스 후에, 일부 실시예들에 따라, 트렌치(126a)는 내부 스페이서 층(170) 내로 연장되고, 트렌치(128a)는 스페이서 구조체(160)와 내부 스페이서 층(170) 사이에서 연장된다.
제거 프로세스는 일부 실시예들에 따라, 나노구조체(124) 상부의 게이트 스택(210)의 상부 부분을 추가로 제거한다. 제거 프로세스 후에, 게이트 유전체 층(212), 일함수 금속 층(214), 및 게이트 전극 층(216)의 상단 표면들(212a, 214a, 및 216a)은 일부 실시예들에 따라, 실질적으로 동일평면이다.
상단 표면들(212a, 214a, 및 216a)은 일부 실시예들에 따라, 나노구조체(126)의 상단 표면(126d)보다 더 낮다. 상단 표면들(212a, 214a, 및 216a)은 일부 실시예들에 따라, 내부 스페이서 층(170)의 상부 표면(176)보다 더 낮다. 제거 프로세스는 일부 실시예들에 따라, (횡방향) 습식 에칭 프로세스와 같은 등방성 에칭 프로세스를 포함한다.
도 1m에서 도시된 바와 같이, 반사-방지 층(230) 및 마스크 층(240)은 일부 실시예들에 따라 제거된다. 제거 프로세스는 일부 실시예들에 따라, 플라즈마 에칭 프로세스와 같은 에칭 프로세스를 포함한다. 도 1m에서 도시된 바와 같이, 유전체 층(250a)은 일부 실시예들에 따라, 스페이서 구조체(160), 나노구조체(128), 내부 스페이서 층(170), 및 나노구조체(126)의 트렌치들(164, 128a, 174, 및 126a)에서 형성된다.
유전체 층(250a)은 일부 실시예들에 따라, 로우-k(낮은 유전 상수) 유전체 재료로 이루어진다. 일부 다른 실시예들에서, 유전체 층(250a)은 일부 실시예들에 따라, 옥사이드-함유 재료(예컨대, 실리콘 옥사이드), 나이트라이드-함유 재료(예컨대, 실리콘 나이트라이드), 옥시나이트라이드-함유 재료(예컨대, 실리콘 옥시나이트라이드), 또는 카바이드-함유 재료(예컨대, 실리콘 카바이드)와 같은 절연 재료로 이루어진다.
유전체 층(250a)은 일부 실시예들에 따라, 퇴적 프로세스를 이용하여 형성된다. 퇴적 프로세스는 일부 실시예들에 따라, 원자 층 퇴적(atomic layer deposition; ALD) 프로세스, 화학적 기상 퇴적(CVD) 프로세스, 고밀도 플라즈마 화학적 기상 퇴적(HDPCVD) 프로세스, 유동가능한 화학적 기상 퇴적(FCVD) 프로세스, 스퍼터링 프로세스, 또는 그 조합을 포함한다.
도 1na는 일부 실시예들에 따른, 도 1n의 반도체 디바이스 구조체의 사시도이다. 도 1n은 일부 실시예들에 따른, 도 1na에서의 단면 라인 1N-1N'을 따라 반도체 디바이스 구조체를 예시하는 단면도이다.
도 1m, 도 1n, 및 도 1na에서 도시된 바와 같이, 트렌치들(164, 128a, 174, 및 126a) 외부의 유전체 층(250a)의 부분은 일부 실시예들에 따라 제거된다. 트렌치들(164, 128a, 174, 및 126a)에서 남아 있는 유전체 층(250a)은 일부 실시예들에 따라, 유전체 구조체(250)를 형성한다. 이 단계에서는, 반도체 디바이스 구조체(100)가 일부 실시예들에 따라 실질적으로 형성된다.
접촉 구조체들(220), 유전체 층(190), 스페이서 구조체(160), 및 유전체 구조체(250)의 상단 표면들(222, 194, 166, 및 251)은 일부 실시예들에 따라, 실질적으로 동일평면이다. 유전체 구조체(250)는 일부 실시예들에 따라, 내부 스페이서 층(170) 내로 횡방향으로 연장된다. 유전체 구조체(250)는 일부 실시예들에 따라, 내부 스페이서 층(170) 및 스페이서 구조체(160) 사이에서 횡방향으로 연장된다.
유전체 구조체(250)는 일부 실시예들에 따라, 나노구조체들(126 및 128)과 직접 접촉한다. 유전체 구조체(250)는 일부 실시예들에 따라, 게이트 유전체 층(212), 일함수 금속 층(214), 및 게이트 전극 층(216)과 직접 접촉한다.
일부 실시예들에서, 게이트 스택(210)의 상단 표면(211)과 기판(110)의 상단 표면(111) 사이의 거리 D1은 소스/드레인 구조체(180)의 상단 표면(181)과 상단 표면(111) 사이의 거리 D2보다 더 작다. 유전체 구조체(250)는 일부 실시예들에 따라, 게이트 스택(210) 상부의 나노구조체들(126 및 128)을 통과한다.
유전체 구조체(250)는 일부 실시예들에 따라, 연장 부분들(252 및 254)을 가진다. 연장 부분(252)은 일부 실시예들에 따라, 내부 스페이서 층(170)과 스페이서 구조체(160) 사이에 있다. 연장 부분(254)은 일부 실시예들에 따라, 내부 스페이서 층(170) 내로 침입한다. 즉, 내부 스페이서 층(170)은 일부 실시예들에 따라, 연장 부분(254)을 포위한다.
연장 부분(254)은 일부 실시예들에 따라, 내부 스페이서 층(170)을 통과한다. 스페이서 구조체(160)의 폭 W1, 연장 부분(252)의 폭 W2, 및 연장 부분(254)의 폭 W3은 일부 실시예들에 따라, 서로 실질적으로 동일하다.
(부분들(126b 및 126c)을 포함하는) 나노구조체(126)는 일부 실시예들에 따라, 내부 스페이서 층(170) 내로 연장되지 않는다. (부분들(128b 및 128c)을 포함하는) 나노구조체(128)는 일부 실시예들에 따라, 내부 스페이서 층(170)과 스페이서 구조체(160) 사이에서 연장되지 않는다. 제거 프로세스는 일부 실시예들에 따라, 화학적 연마 프로세스와 같은 평탄화 프로세스를 포함한다.
내부 스페이서 층(170)에서의 나노구조체(126)의 부분들이 제거되므로, 나노구조체(126)와 게이트 스택(210) 사이의 거리는 일부 실시예들에 따라 증가된다. 그러므로, 게이트 스택(210)와 나노구조체(126) 사이의 기생 커패시턴스(parasitic capacitance)는 일부 실시예들에 따라 감소된다.
유사하게, 내부 스페이서 층(170) 상부의 나노구조체(128)의 부분들이 제거되므로, 나노구조체(128)와 게이트 스택(210) 사이의 거리는 일부 실시예들에 따라 증가된다. 그러므로, 게이트 스택(210)와 나노구조체(128) 사이의 기생 커패시턴스는 일부 실시예들에 따라 감소된다. 그 결과, 반도체 디바이스 구조체(100)의 성능이 일부 실시예들에 따라 개선된다.
도 2는 일부 실시예들에 따른, 반도체 디바이스 구조체(200)의 단면도이다. 도 2에서 도시된 바와 같이, 일부 실시예들에 따라, (부분들(126b 및 126c)을 포함하는) 나노구조체(126)가 내부 스페이서 층(170) 내로 연장되고, (부분들(128b 및 128c)을 포함하는) 나노구조체(128)가 내부 스페이서 층(170)과 스페이서 구조체(160) 사이에서 연장되는 것을 제외하고는, 반도체 디바이스 구조체(200)가 도 1n의 반도체 디바이스 구조체(100)와 유사하다.
연장 부분(252)의 폭 W2는 일부 실시예들에 따라, 스페이서 구조체(160)의 폭 W1보다 더 작다. 연장 부분(254)의 폭 W3은 일부 실시예들에 따라, 스페이서 구조체(160)의 폭 W1보다 더 작다. 연장 부분(252)의 폭 W2는 일부 실시예들에 따라, 연장 부분(254)의 폭 W3과 실질적으로 동일하다.
일부 실시예들에서, 연장 부분(252)의 폭 W2는 연장 부분(254)의 폭 W3보다 더 작다. 일부 다른 실시예들에서, 연장 부분(252)의 폭 W2는 연장 부분(254)의 폭 W3보다 더 크다.
도 3은 일부 실시예들에 따른, 반도체 디바이스 구조체(300)의 단면도이다. 도 3에서 도시된 바와 같이, 일부 실시예들에 따라, 유전체 구조체(250)가 소스/드레인 구조체들(180) 내로 연장되거나 침입하는 것을 제외하고는, 반도체 디바이스 구조체(300)는 도 1n의 반도체 디바이스 구조체(100)와 유사하다.
유전체 구조체(250)의 연장 부분(252)은 일부 실시예들에 따라, 내부 스페이서 층(170) 상부에 있고, 소스/드레인 구조체(180) 내로 연장된다. 유전체 구조체(250)의 연장 부분(254)은 일부 실시예들에 따라, 내부 스페이서 층(170)을 통과하고, 소스/드레인 구조체(180) 내로 연장된다.
연장 부분(252)의 폭 W2는 일부 실시예들에 따라, 스페이서 구조체(160)의 폭 W1보다 더 크다. 연장 부분(254)의 폭 W3은 일부 실시예들에 따라, 스페이서 구조체(160)의 폭 W1보다 더 크다. 연장 부분(252)의 폭 W2는 일부 실시예들에 따라, 연장 부분(254)의 폭 W3과 실질적으로 동일하다.
일부 실시예들에서, 연장 부분(252)의 폭 W2는 연장 부분(254)의 폭 W3보다 더 작다. 일부 다른 실시예들에서, 연장 부분(252)의 폭 W2는 연장 부분(254)의 폭 W3보다 더 크다.
반도체 디바이스 구조체(300)의 형성은 일부 실시예들에 따라, 도 1a 내지 도 1k의 단계들을 수행하는 것; 내부 스페이서 층(170)에서 또는 그 상부에서, 그리고 소스/드레인 구조체들(180)에서 나노구조체들(126 및 128)을 제거하는 것; 및 도 1m 내지 도 1n의 단계들을 수행하는 것을 포함한다.
도 4는 일부 실시예들에 따른, 반도체 디바이스 구조체(400)의 단면도이다. 도 4에서 도시된 바와 같이, 일부 실시예들에 따라, 유전체 구조체(250)가 나노구조체들(128 및 126)의 트렌치들(128a 및 126a)에서 공극(void)들(252a 및 254a)을 가진다는 것을 제외하고는, 반도체 디바이스 구조체(400)는 도 1n의 반도체 디바이스 구조체(100)와 유사하다.
공극들(252a)은 일부 실시예들에 따라, 연장 부분들(252)에서 위치결정된다. 공극들(254a)은 일부 실시예들에 따라, 연장 부분들(254)에서 위치결정된다. 공극들(252a 및 254a)은 일부 실시예들에 따라, 공기로 충전된다. 일부 다른 실시예들에서, 공극들(252a 및 254a)은 비활성 가스(inert gas), 질소, 또는 또 다른 적당한 가스와 같은 가스로 충전된다.
공기 또는 가스들의 (상대적인) 유전 상수는 낮으므로(약 1), 공극들(252a 및 254a)의 형성은 일부 실시예들에 따라, 게이트 스택(210)와 나노구조체들(128 및 126) 사이의 유전체 구조체(250)의 유전 상수를 감소시킨다. 그러므로, 공극들(252a 및 254a)의 형성은 일부 실시예들에 따라, 게이트 스택(210)와 나노구조체들(128 및 126) 사이의 기생 커패시턴스를 감소시킨다. 그 결과, 반도체 디바이스 구조체(400)의 성능이 일부 실시예들에 따라 개선된다.
공극(252a)의 폭 W4는 일부 실시예들에 따라, 스페이서 구조체(160)의 폭 W1과 실질적으로 동일하다. 공극(254a)의 폭 W5는 일부 실시예들에 따라, 스페이서 구조체(160)의 폭 W1과 실질적으로 동일하다.
유전체 구조체(250)는 일부 실시예들에 따라, 퇴적 프로세스(예컨대, 화학적 기상 퇴적 프로세스) 및 평탄화 프로세스(예컨대, 화학적 기계적 연마 프로세스)를 이용하여 형성된다. 도 4의 유전체 구조체(250)를 형성하기 위한 퇴적 프로세스(예컨대, 화학적 기상 퇴적 프로세스)의 퇴적 레이트는 일부 실시예들에 따라, 도 1n의 유전체 구조체(250)를 형성하기 위한 퇴적 프로세스(예컨대, 원자 층 퇴적 프로세스)의 퇴적 레이트보다 더 크다.
도 5는 일부 실시예들에 따른, 반도체 디바이스 구조체(500)의 단면도이다. 도 5에서 도시된 바와 같이, 일부 실시예들에 따라, 반도체 디바이스 구조체(500)에서, 공극(252a)의 폭 W4 또는 공극(254a)의 폭 W5는 스페이서 구조체(160)의 폭 W1보다 더 작다는 것을 제외하고는, 반도체 디바이스 구조체(500)는 도 4의 반도체 디바이스 구조체(400)와 유사하다.
도 6은 일부 실시예들에 따른, 반도체 디바이스 구조체(600)의 단면도이다. 도 6에서 도시된 바와 같이, 일부 실시예들에 따라, 반도체 디바이스 구조체(600)에서, 공극(252a)의 폭 W4 또는 공극(254a)의 폭 W5는 스페이서 구조체(160)의 폭 W1보다 더 크다는 것을 제외하고는, 반도체 디바이스 구조체(600)는 도 3의 반도체 디바이스 구조체(300) 및 도 4의 반도체 디바이스 구조체(400)와 유사하다. 공극들(252a 및 254a)은 일부 실시예들에 따라, 소스/드레인 구조체들(180) 내로 연장된다.
도 7a는 일부 실시예들에 따른, 반도체 디바이스 구조체(700)의 상면도이다. 도 7b는 일부 실시예들에 따른, 도 7a에서의 단면 라인 7B-7B'을 따라 반도체 디바이스 구조체(700)를 예시하는 단면도이다. 도 7c는 일부 실시예들에 따른, 도 7a에서의 단면 라인 7C-7C'을 따라 반도체 디바이스 구조체(700)를 예시하는 단면도이다. 도 7d는 일부 실시예들에 따른, 도 7a에서의 단면 라인 7D-7D'을 따라 반도체 디바이스 구조체(700)를 예시하는 단면도이다.
도 7a에서 도시된 바와 같이, 반도체 디바이스 구조체(700)는 일부 실시예들에 따라, 부분들(701, 702, 및 703)을 가진다. 부분들(701, 702, 및 703)은 일부 실시예들에 따라 서로에 접속된다. 도 7a 및 도 7b에서 도시된 바와 같이, 부분(701)은 일부 실시예들에 따라, 도 1n의 반도체 디바이스 구조체(100)와 유사하거나 동일하다.
도 7a 및 도 7c에서 도시된 바와 같이, 부분(702)은 일부 실시예들에 따라, 도 1f의 반도체 디바이스 구조체와 유사하거나 동일하다. 도 7a 및 도 7d에서 도시된 바와 같이, 부분(703)은 일부 실시예들에 따라, 도 1f의 반도체 디바이스 구조체와 유사하거나 동일하다.
도 7a, 도 7b, 도 7c, 및 도 7d에서 도시된 바와 같이, 일부 실시예들에 따라, 부분(701)은 2 개의 채널 나노구조체들(즉, 나노구조체들(122 및 124))을 가지고, 부분(702 또는 703)은 4 개의 채널 나노구조체들(즉, 나노구조체들(122, 124, 126, 및 128))을 가진다. 즉, 반도체 디바이스 구조체(700)의 상이한 부분들에서의 채널 나노구조체들의 수는 일부 실시예들에 따르면, 상이한 요건들에 따라 변동될 수 있다.
도 8은 일부 실시예들에 따른, 반도체 디바이스 구조체(800)의 단면도이다. 도 8에서 도시된 바와 같이, 일부 실시예들에 따라, 반도체 디바이스 구조체(800)가 접촉 구조체(810)를 추가로 가진다는 것을 제외하고는, 반도체 디바이스 구조체(800)는 도 1n의 반도체 디바이스 구조체(100)와 유사하다.
접촉 구조체(810)는 일부 실시예들에 따라, 유전체 구조체(250) 및 나노구조체들(126 및 128)을 통과한다. 접촉 구조체(810)는 일부 실시예들에 따라, 게이트 스택(210)에 전기적으로 접속된다. 접촉 구조체(810)는 일부 실시예들에 따라, 게이트 스택(210)와 직접 접촉한다. 접촉 구조체(810)는 일부 실시예들에 따라, 금속(예컨대, 텅스텐, 알루미늄, 또는 구리), 그 합금들 등으로 이루어진다.
접촉 구조체들(810)은 일부 실시예들에 따라, 퇴적 프로세스(예컨대, 물리적 기상 퇴적 프로세스 또는 화학적 기상 퇴적 프로세스) 및 평탄화 프로세스(예컨대, 화학적 기계적 연마 프로세스)를 이용하여 형성된다.
도 9는 일부 실시예들에 따른, 반도체 디바이스 구조체(900)의 단면도이다. 도 9에서 도시된 바와 같이, 일부 실시예들에 따라, 반도체 디바이스 구조체(900)가 유전체 층(910) 및 접촉 구조체들(920 및 930)을 추가로 가진다는 것을 제외하고는, 반도체 디바이스 구조체(900)는 도 1n의 반도체 디바이스 구조체(100)와 유사하다.
유전체 층(910)은 일부 실시예들에 따라, 유전체 층(190), 접촉 구조체들(220), 스페이서 구조체(160), 및 유전체 구조체(250) 상부에 형성된다. 유전체 층(910)은 일부 실시예들에 따라, 옥사이드-함유 재료(예컨대, 실리콘 옥사이드), 옥시나이트라이드-함유 재료(예컨대, 실리콘 옥시나이트라이드), 로우-k 재료, 다공성 유전체 재료, 유리, 또는 그 조합과 같은 유전체 재료를 포함한다.
유리는 일부 실시예들에 따라, 보로실리케이트 유리(BSG), 포스포릭 실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 플루오르화 실리케이트 유리(FSG), 또는 그 조합을 포함한다. 유전체 층(910)은 일부 실시예들에 따라, 퇴적 프로세스(예컨대, 화학적 기상 퇴적 프로세스)에 의해 형성된다.
접촉 구조체들(920)은 일부 실시예들에 따라, 유전체 층(910)을 통과한다. 접촉 구조체들(920)은 일부 실시예들에 따라, 그 하부의 접촉 구조체들(220)에 전기적으로 접속된다. 접촉 구조체들(920)은 일부 실시예들에 따라, 그 하부의 접촉 구조체들(220)과 직접 접촉한다. 접촉 구조체들(920)은 일부 실시예들에 따라, 금속(예컨대, 텅스텐, 알루미늄, 또는 구리), 그 합금들 등으로 이루어진다.
접촉 구조체(930)는 일부 실시예들에 따라, 유전체 층(910), 유전체 구조체(250), 및 나노구조체들(126 및 128)을 통과한다. 접촉 구조체(930)는 일부 실시예들에 따라, 게이트 스택(210)에 전기적으로 접속된다. 접촉 구조체(930)는 일부 실시예들에 따라, 게이트 스택(210)와 직접 접촉한다.
일부 실시예들에서, 유전체 층(910) 및 접촉 구조체들(920 및 930)의 상단 표면들(916, 922, 및 932)은 실질적으로 동일평면이다. 접촉 구조체(930)는 일부 실시예들에 따라, 금속(예컨대, 텅스텐, 알루미늄, 또는 구리), 그 합금들 등으로 이루어진다.
접촉 구조체들(920 및 930)의 형성은 일부 실시예들에 따라, 접촉 구조체들(220) 및 유전체 구조체(250) 상부에 관통 구멍들(912 및 914)을 형성하기 위하여 유전체 층(910)의 부분들을 제거하는 것; 유전체 구조체(250)에서 관통 구멍(256)을 형성하기 위하여 유전체 구조체(250)의 부분을 제거하는 것; 관통 구멍들(912, 914, 및 256)에서, 그리고 유전체 층(910) 상부에 전도성 층(도시되지 않음)을 퇴적하는 것; 및 관통 구멍들(912, 914, 및 256) 외부의 전도성 층을 제거하는 것을 포함한다.
도 10a 내지 도 10g는 일부 실시예들에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 스테이지들의 단면도들이다. 도 1a의 단계 후에, 도 10b에서 도시된 바와 같이, 게이트 스택(140) 및 스페이서 구조체(160)에 의해 피복되지 않는 나노구조체들(121, 122, 123, 124, 125, 126, 127, 및 128)의 단부 부분들은 일부 실시예들에 따라 제거된다.
도 10a에서 도시된 바와 같이, 나노구조체들(121, 122, 123, 124, 125, 126, 127, 및 128)의 측벽들(121a, 122a, 123a, 124a, 125a, 126a, 127a, 및 128a)은 일부 실시예들에 따라, 스페이서 구조체(160)의 측벽들(162)과 실질적으로 정렬된다(또는 실질적으로 동일평면임). 제거 프로세스는 일부 실시예들에 따라, 에칭 프로세스를 포함한다. 에칭 프로세스는 일부 실시예들에 따라, 건식 에칭(dry etching) 프로세스와 같은 이방성 에칭 프로세스를 포함한다.
도 10b에서 도시된 바와 같이, 도 1d의 단계는 일부 실시예들에 따라, 기판(110) 상부에 소스/드레인 구조체들(180) 및 유전체 층(190)을 형성하기 위하여 수행된다. 도 10b 및 도 10c에서 도시된 바와 같이, 게이트 스택(140) 및 마스크 층(150)은 일부 실시예들에 따라 제거된다. 제거 프로세스는 일부 실시예들에 따라, 스페이서 구조체(160)에서 트렌치(164)를 형성한다. 도 10c에서 도시된 바와 같이, 트렌치(164) 하부의 나노구조체들(121, 123, 125, 및 127)의 부분들은 일부 실시예들에 따라 제거된다. 제거 프로세스는 일부 실시예들에 따라, 건식 에칭 프로세스와 같은 이방성 에칭 프로세스를 포함한다.
도 10d에서 도시된 바와 같이, 나머지 나노구조체들(121, 123, 125, 및 127)은 일부 실시예들에 따라, 내부 스페이서 층(170)을 형성하기 위하여 산화된다. 그 후에, 도 10d에서 도시된 바와 같이, 도 1e의 단계는 일부 실시예들에 따라, 트렌치(164)에서의, 그리고 나노구조체들(122, 124, 126, 및 128)을 포위하는 게이트 스택(210)를 형성하기 위하여 수행된다. 추후에, 도 10d에서 도시된 바와 같이, 도 1f의 단계는 일부 실시예들에 따라, 유전체 층(190)에서 접촉 구조체들(220)을 형성하기 위하여 수행된다.
도 10d 및 도 10e에서 도시된 바와 같이, 도 1g 내지 도 1k의 단계들은 일부 실시예들에 따라, 유전체 층(190), 접촉 구조체들(220), 및 스페이서 구조체(160) 상부에 반사-방지 층(230) 및 마스크 층(240)을 형성하고, 트렌치(164)에서의 게이트 스택(210), 트렌치(164) 하부의 나노구조체(128), 나노구조체들(126 및 128) 사이의 게이트 스택(210), 및 트렌치(164) 하부의 나노구조체(126)를 순차적으로 제거하기 위하여 수행된다. 제거 프로세스는 일부 실시예들에 따라, 나노구조체(128), 내부 스페이서 층(170), 및 나노구조체(126)에서 트렌치들(128a, 174, 및 126a)을 각각 형성한다. 트렌치들(126a, 174, 및 128a)은 일부 실시예들에 따라, 트렌치(164)와 연통한다.
나노구조체(126)는 일부 실시예들에 따라, 트렌치(126a)에 의해 부분들(126b 및 126c)로 분할된다. 부분들(126b 및 126c)은 일부 실시예들에 따라, 서로로부터 떨어져서 이격된다. 나노구조체(128)는 일부 실시예들에 따라, 트렌치(128a)에 의해 부분들(128b 및 128c)로 분할된다. 부분들(128b 및 128c)은 일부 실시예들에 따라, 서로로부터 떨어져서 이격된다.
도 10e 및 도 10f에서 도시된 바와 같이, 부분들(126b, 126c, 128b, 및 128c)은 일부 실시예들에 따라, 스페이서 구조체(160)의 트렌치(164)를 통해 제거된다. 나노구조체들(126 및 128)은 일부 실시예들에 따라, 이 단계에서 완전히 제거된다. 일부 실시예들에서, 스페이서 구조체(160)와 내부 스페이서 층(170) 사이의 트렌치들(TR1) 및 내부 스페이서 층(170)에서의 트렌치들(TR2)은 부분들(126b, 126c, 128b, 및 128c)이 제거된 후에 형성된다.
도 10ga는 일부 실시예들에 따른, 도 10g의 반도체 디바이스 구조체의 사시도이다. 도 10g 및 도 10ga에서 도시된 바와 같이, 도 1m 및 도 1n의 단계들은 일부 실시예들에 따라, 반사-방지 층(230) 및 마스크 층(240)을 제거하고 트렌치들(164, 174, TR1, 및 TR2)에서의 유전체 구조체(250)를 형성하기 위하여 수행된다. 유전체 구조체(250)는 일부 실시예들에 따라, 소스/드레인 구조체들(180)과 직접 접촉한다. 이 단계에서는, 반도체 디바이스 구조체(1000)가 일부 실시예들에 따라 실질적으로 형성된다.
내부 스페이서 층(170)에서의 나노구조체(126)의 부분들(126b 및 126c)의 제거는 일부 실시예들에 따라, 기생 커패시턴스가 게이트 스택(210)와 나노구조체(126) 사이에서 생성되는 것을 방지한다. 그러므로, 반도체 디바이스 구조체(1000)의 성능이 일부 실시예들에 따라 개선된다.
반도체 디바이스 구조체들(200, 300, 400, 500, 600, 700, 800, 900, 및 1000)을 형성하기 위한 프로세스들 및 재료들은 위에서 설명된 반도체 디바이스 구조체(100)를 형성하기 위한 것들과 유사하거나 동일할 수 있다.
일부 실시예들에 따라, 반도체 디바이스 구조체들 및 이를 형성하기 위한 방법들이 제공된다. (반도체 디바이스 구조체를 형성하기 위한) 방법들은 일부 실시예들에 따라, 게이트 스택과 나노구조체들 사이의 거리를 증가시키기 위하여 게이트 스택 위에서 그리고 내부 스페이서 층에서 나노구조체들의 부분들을 제거한다. 그러므로, 게이트 스택과 나노구조체 사이의 기생 커패시턴스는 일부 실시예들에 따라 감소된다. 그 결과, 반도체 디바이스 구조체들의 성능이 일부 실시예들에 따라 개선된다.
일부 실시예들에 따르면, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 기판을 포함한다. 반도체 디바이스 구조체는 기판 위의 제 1 나노구조체를 포함한다. 반도체 디바이스 구조체는, 기판 위에 배치되고 제 1 나노구조체를 포위하는 게이트 스택을 포함한다. 반도체 디바이스 구조체는 제 1 나노구조체를 포위하는 제 1 소스/드레인 구조체를 포함한다. 반도체 디바이스 구조체는 제 1 나노구조체를 포위하는 제 2 소스/드레인 구조체를 포함한다. 게이트 스택은 제 1 소스/드레인 구조체와 제 2 소스/드레인 구조체 사이에 있다. 반도체 디바이스 구조체는, 제 1 소스/드레인 구조체의 측벽을 피복하고, 부분적으로 게이트 스택과 제 1 소스/드레인 구조체 사이를 피복하는 내부 스페이서 층을 포함한다. 제 1 나노구조체는 내부 스페이서 층을 통과한다. 반도체 디바이스 구조체는, 게이트 스택 위에 배치되고 내부 스페이서 층 내로 연장되는 유전체 구조체를 포함한다.
일부 실시예들에 따르면, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 기판을 포함한다. 반도체 디바이스 구조체는 기판 위의 제 1 나노구조체 및 제 2 나노구조체를 포함한다. 제 1 나노구조체는 제 2 나노구조체와 기판 사이에 있다. 반도체 디바이스 구조체는, 기판 위에 배치되고 제 1 나노구조체를 포위하는 게이트 스택을 포함한다. 반도체 디바이스 구조체는 제 1 나노구조체 및 제 2 나노구조체를 포위하는 제 1 소스/드레인 구조체를 포함한다. 반도체 디바이스 구조체는 제 1 나노구조체 및 제 2 나노구조체를 포위하는 제 2 소스/드레인 구조체를 포함한다. 게이트 스택은 제 1 소스/드레인 구조체와 제 2 소스/드레인 구조체 사이에 있다. 반도체 디바이스 구조체는, 제 1 소스/드레인 구조체의 측벽을 피복하고, 부분적으로 게이트 스택과 제 1 소스/드레인 구조체 사이를 피복하는 내부 스페이서 층을 포함한다. 반도체 디바이스 구조체는 게이트 스택 위의 제 2 나노구조체를 통과하는 유전체 구조체를 포함한다. 유전체 구조체는 내부 스페이서 층 내로 침입하는 연장 부분을 가진다.
일부 실시예들에 따르면, 반도체 디바이스 구조체를 형성하기 위한 방법이 제공된다. 방법은 기판, 제 1 나노구조체, 제 2 나노구조체, 내부 스페이서 층, 제 1 소스/드레인 구조체, 제 2 소스/드레인 구조체, 유전체 층, 및 게이트 스택을 제공하는 것을 포함한다. 제 1 나노구조체는 제 2 나노구조체와 기판 사이에 있고, 제 1 소스/드레인 구조체, 제 2 소스/드레인 구조체, 및 게이트 스택은 제 1 나노구조체 및 제 2 나노구조체를 포위하고, 게이트 스택은 제 1 소스/드레인 구조체와 제 2 소스/드레인 구조체 사이에 있고, 내부 스페이서 층은 게이트 스택과 제 1 소스/드레인 구조체 사이에 있고, 유전체 층은 제 1 소스/드레인 구조체 및 제 2 소스/드레인 구조체 위에 있다. 방법은 유전체 층에서 트렌치를 형성하기 위하여 제 2 나노구조체 위의 게이트 스택의 제 1 부분을 제거하는 것을 포함한다. 방법은 트렌치 하부의 제 2 나노구조체의 제 2 부분을 제거하는 것을 포함한다. 방법은 트렌치를 통해 내부 스페이서 층 위의 제 2 나노구조체의 제 3 부분을 제거하는 것을 포함한다. 방법은 트렌치에서 유전체 구조체를 형성하는 것을 포함한다.
상기한 것은 몇몇 실시예들의 특징부들의 개요를 기술하여, 당해 분야에서의 당업자들은 본 개시내용의 양태들을 더 양호하게 이해할 수 있다. 당해 분야에서의 당업자들은 본원에서 도입된 실시예들의 동일한 목적들을 수행하고 및/또는 그 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조체들을 설계하거나 수정하기 위한 기초로서, 당업자들이 본 개시내용을 용이하게 이용할 수 있다는 것을 인식해야 한다. 당해 분야에서의 당업자들은 또한, 이러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으며, 이들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으면서 본원에서의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.
<부기>
1. 반도체 디바이스 구조체로서,
기판;
상기 기판 위의 제 1 나노구조체;
상기 기판 위에 배치되고, 상기 제 1 나노구조체를 포위하는 게이트 스택;
상기 기판 위의 제 1 소스/드레인 구조체 및 제 2 소스/드레인 구조체 - 상기 게이트 스택은 상기 제 1 소스/드레인 구조체와 상기 제 2 소스/드레인 구조체 사이에 있음 -;
상기 제 1 소스/드레인 구조체의 측벽을 피복하고, 부분적으로 상기 게이트 스택과 상기 제 1 소스/드레인 구조체 사이를 피복하는 내부 스페이서 층 - 상기 제 1 나노구조체는 상기 내부 스페이서 층을 통과함 -; 및
상기 게이트 스택 위에 배치되고, 상기 내부 스페이서 층 내로 연장되는 유전체 구조체를 포함하는, 반도체 디바이스 구조체.
2. 제 1 항에 있어서,
상기 제 1 나노구조체는 상기 제 1 소스/드레인 구조체와 상기 제 2 소스/드레인 구조체 사이에 있는, 반도체 디바이스 구조체.
3. 제 1 항에 있어서,
상기 제 1 소스/드레인 구조체 및 상기 제 2 소스/드레인 구조체는 상기 제 1 나노구조체를 포위하는, 반도체 디바이스 구조체.
4. 제 3 항에 있어서,
상기 제 1 나노구조체 위의 제 2 나노구조체를 더 포함하고, 상기 제 2 나노구조체는 서로로부터 떨어져서 이격된 제 1 부분 및 제 2 부분을 가지고, 상기 제 1 소스/드레인 구조체는 상기 제 1 부분을 추가로 포위하고, 제 2 소스/드레인 구조체는 상기 제 2 부분을 추가로 포위하는, 반도체 디바이스 구조체.
5. 제 4 항에 있어서,
상기 제 1 부분은 상기 제 1 소스/드레인 구조체를 통과하고 상기 내부 스페이서 층 내로 연장되지 않는, 반도체 디바이스 구조체.
6. 제 4 항에 있어서,
상기 제 1 부분은 상기 제 1 소스/드레인 구조체를 통과하고 상기 내부 스페이서 층 내로 부분적으로 연장되는, 반도체 디바이스 구조체.
7. 제 1 항에 있어서,
상기 게이트 스택은 상기 제 1 나노구조체 위에 순차적으로 적층된 게이트 유전체 층, 일함수 층(work function layer), 및 게이트 전극 층을 포함하고, 상기 유전체 구조체는 상기 게이트 유전체 층, 상기 일함수 층, 및 상기 게이트 전극 층과 직접 접촉하는, 반도체 디바이스 구조체.
8. 제 1 항에 있어서,
상기 게이트 스택의 제 1 상단 표면과 상기 기판의 제 2 상단 표면 사이의 제 1 거리가 상기 제 1 소스/드레인 구조체의 제 3 상단 표면과 상기 제 2 상단 표면 사이의 제 2 거리보다 더 작은, 반도체 디바이스 구조체.
9. 제 1 항에 있어서,
상기 유전체 구조체는 상기 제 1 소스/드레인 구조체 내로 추가로 연장되는, 반도체 디바이스 구조체.
10. 반도체 디바이스 구조체로서,
기저부(base), 및 상기 기저부 위의 핀(fin)을 가지는 기판;
상기 핀 위의 나노구조체;
상기 핀 및 상기 나노구조체 주위를 둘러싸는 게이트 스택;
상기 핀 위의 제 1 소스/드레인 구조체 및 제 2 소스/드레인 구조체 - 상기 게이트 스택은 상기 제 1 소스/드레인 구조체와 상기 제 2 소스/드레인 구조체 사이에 있음 -;
상기 제 1 소스/드레인 구조체의 측벽을 피복하고, 부분적으로 상기 게이트 스택과 상기 제 1 소스/드레인 구조체 사이를 피복하는 내부 스페이서 층 - 상기 내부 스페이서 층은 상기 게이트 스택과 상기 제 1 소스/드레인 구조체 사이의 상기 나노구조체를 포위함 -; 및
상기 게이트 스택 위의 유전체 구조체 - 상기 유전체 구조체는 상기 제 1 소스/드레인 구조체를 향해 연장되는 연장 부분을 가지고, 상기 내부 스페이서 층은 상기 연장 부분을 포위함 - 를 포함하는, 반도체 디바이스 구조체.
11. 제 10 항에 있어서,
상기 연장 부분은 공극(void)을 가지는, 반도체 디바이스 구조체.
12. 제 11 항에 있어서,
상기 연장 부분은 상기 제 1 소스/드레인 구조체 내로 연장되는, 반도체 디바이스 구조체.
13. 제 12 항에 있어서,
상기 공극은 상기 제 1 소스/드레인 구조체 내로 연장되는, 반도체 디바이스 구조체.
14. 제 10 항에 있어서,
상기 유전체 구조체를 통과하고 상기 게이트 스택에 접속된 접촉 구조체를 더 포함하는, 반도체 디바이스 구조체.
15. 반도체 디바이스 구조체를 형성하기 위한 방법으로서,
기판, 제 1 나노구조체, 제 2 나노구조체, 내부 스페이서 층, 제 1 소스/드레인 구조체, 제 2 소스/드레인 구조체, 유전체 층, 및 게이트 스택을 제공하는 단계 - 상기 제 1 나노구조체는 상기 제 2 나노구조체와 상기 기판 사이에 있고, 상기 게이트 스택은 상기 제 1 나노구조체 및 상기 제 2 나노구조체를 포위하고, 상기 게이트 스택은 상기 제 1 소스/드레인 구조체와 상기 제 2 소스/드레인 구조체 사이에 있고, 상기 내부 스페이서 층은 상기 게이트 스택과 상기 제 1 소스/드레인 구조체 사이에 있고, 상기 유전체 층은 상기 제 1 소스/드레인 구조체 및 상기 제 2 소스/드레인 구조체 위에 있음 -;
상기 유전체 층에서 트렌치를 형성하기 위하여 상기 제 2 나노구조체 위의 상기 게이트 스택의 제 1 부분을 제거하는 단계;
상기 트렌치 하부의 상기 제 2 나노구조체의 제 2 부분을 제거하는 단계;
상기 트렌치를 통해 상기 내부 스페이서 층 위의 상기 제 2 나노구조체의 제 3 부분을 제거하는 단계; 및
상기 트렌치에서 유전체 구조체를 형성하는 단계를 포함하는, 방법.
16. 제 15 항에 있어서,
상기 유전체 구조체는 상기 내부 스페이서 층 위에 추가로 형성되는, 방법.
17. 제 16 항에 있어서,
상기 내부 스페이서 층 위의 상기 유전체 구조체는 공극을 가지는, 방법.
18. 제 15 항에 있어서,
상기 내부 스페이서 층 위의 상기 제 2 나노구조체의 상기 제 3 부분의 제거는 상기 제 1 나노구조체 위의 상기 게이트 스택의 제 4 부분을 추가로 제거하는, 방법.
19. 제 18 항에 있어서,
상기 제 1 소스/드레인 구조체는 상기 제 1 나노구조체 및 상기 제 2 나노구조체를 포위하고, 상기 내부 스페이서 층 위의 상기 제 2 나노구조체의 상기 제 3 부분의 제거는 상기 제 1 소스/드레인 구조체에서 상기 제 2 나노구조체의 제 5 부분을 추가로 제거하는, 방법.
20. 제 19 항에 있어서,
상기 유전체 구조체는 상기 내부 스페이서 층 위에, 그리고 상기 제 1 소스/드레인 구조체 내에 추가로 형성되는, 방법.

Claims (10)

  1. 반도체 디바이스 구조체로서,
    기판;
    상기 기판 위의 제 1 나노구조체;
    상기 기판 위에 배치되고, 상기 제 1 나노구조체를 포위하는 게이트 스택;
    상기 기판 위의 제 1 소스/드레인 구조체 및 제 2 소스/드레인 구조체 - 상기 게이트 스택은 상기 제 1 소스/드레인 구조체와 상기 제 2 소스/드레인 구조체 사이에 있음 -;
    상기 제 1 소스/드레인 구조체의 측벽을 피복하고, 부분적으로 상기 게이트 스택과 상기 제 1 소스/드레인 구조체 사이를 피복하는 내부 스페이서 층 - 상기 제 1 나노구조체는 상기 내부 스페이서 층을 통과함 -; 및
    상기 게이트 스택 위에 배치되고, 상기 내부 스페이서 층 내로 연장되는 유전체 구조체를 포함하는, 반도체 디바이스 구조체.
  2. 제 1 항에 있어서,
    상기 제 1 나노구조체는 상기 제 1 소스/드레인 구조체와 상기 제 2 소스/드레인 구조체 사이에 있는, 반도체 디바이스 구조체.
  3. 제 1 항에 있어서,
    상기 제 1 소스/드레인 구조체 및 상기 제 2 소스/드레인 구조체는 상기 제 1 나노구조체를 포위하는, 반도체 디바이스 구조체.
  4. 제 3 항에 있어서,
    상기 제 1 나노구조체 위의 제 2 나노구조체를 더 포함하고, 상기 제 2 나노구조체는 서로로부터 떨어져서 이격된 제 1 부분 및 제 2 부분을 가지고, 상기 제 1 소스/드레인 구조체는 상기 제 1 부분을 추가로 포위하고, 제 2 소스/드레인 구조체는 상기 제 2 부분을 추가로 포위하는, 반도체 디바이스 구조체.
  5. 제 1 항에 있어서,
    상기 게이트 스택은 상기 제 1 나노구조체 위에 순차적으로 적층된 게이트 유전체 층, 일함수 층(work function layer), 및 게이트 전극 층을 포함하고, 상기 유전체 구조체는 상기 게이트 유전체 층, 상기 일함수 층, 및 상기 게이트 전극 층과 직접 접촉하는, 반도체 디바이스 구조체.
  6. 제 1 항에 있어서,
    상기 게이트 스택의 제 1 상단 표면과 상기 기판의 제 2 상단 표면 사이의 제 1 거리가 상기 제 1 소스/드레인 구조체의 제 3 상단 표면과 상기 제 2 상단 표면 사이의 제 2 거리보다 더 작은, 반도체 디바이스 구조체.
  7. 제 1 항에 있어서,
    상기 유전체 구조체는 상기 제 1 소스/드레인 구조체 내로 추가로 연장되는, 반도체 디바이스 구조체.
  8. 반도체 디바이스 구조체로서,
    기저부(base), 및 상기 기저부 위의 핀(fin)을 가지는 기판;
    상기 핀 위의 나노구조체;
    상기 핀 및 상기 나노구조체 주위를 둘러싸는 게이트 스택;
    상기 핀 위의 제 1 소스/드레인 구조체 및 제 2 소스/드레인 구조체 - 상기 게이트 스택은 상기 제 1 소스/드레인 구조체와 상기 제 2 소스/드레인 구조체 사이에 있음 -;
    상기 제 1 소스/드레인 구조체의 측벽을 피복하고, 부분적으로 상기 게이트 스택과 상기 제 1 소스/드레인 구조체 사이를 피복하는 내부 스페이서 층 - 상기 내부 스페이서 층은 상기 게이트 스택과 상기 제 1 소스/드레인 구조체 사이의 상기 나노구조체를 포위함 -; 및
    상기 게이트 스택 위의 유전체 구조체 - 상기 유전체 구조체는 상기 제 1 소스/드레인 구조체를 향해 연장되는 연장 부분을 가지고, 상기 내부 스페이서 층은 상기 연장 부분을 포위함 - 를 포함하는, 반도체 디바이스 구조체.
  9. 제 8 항에 있어서,
    상기 연장 부분은 공극(void)을 가지는, 반도체 디바이스 구조체.
  10. 반도체 디바이스 구조체를 형성하기 위한 방법으로서,
    기판, 제 1 나노구조체, 제 2 나노구조체, 내부 스페이서 층, 제 1 소스/드레인 구조체, 제 2 소스/드레인 구조체, 유전체 층, 및 게이트 스택을 제공하는 단계 - 상기 제 1 나노구조체는 상기 제 2 나노구조체와 상기 기판 사이에 있고, 상기 게이트 스택은 상기 제 1 나노구조체 및 상기 제 2 나노구조체를 포위하고, 상기 게이트 스택은 상기 제 1 소스/드레인 구조체와 상기 제 2 소스/드레인 구조체 사이에 있고, 상기 내부 스페이서 층은 상기 게이트 스택과 상기 제 1 소스/드레인 구조체 사이에 있고, 상기 유전체 층은 상기 제 1 소스/드레인 구조체 및 상기 제 2 소스/드레인 구조체 위에 있음 -;
    상기 유전체 층에서 트렌치를 형성하기 위하여 상기 제 2 나노구조체 위의 상기 게이트 스택의 제 1 부분을 제거하는 단계;
    상기 트렌치 하부의 상기 제 2 나노구조체의 제 2 부분을 제거하는 단계;
    상기 트렌치를 통해 상기 내부 스페이서 층 위의 상기 제 2 나노구조체의 제 3 부분을 제거하는 단계; 및
    상기 트렌치에서 유전체 구조체를 형성하는 단계를 포함하는, 방법.
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