KR20210085829A - 표시 장치 - Google Patents

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KR20210085829A
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Abstract

실시예는 복수의 게이트 라인, 복수의 데이터 라인에 의해 정의되는 복수의 서브 픽셀;을 포함하고, 상기 서브 픽셀에서 제1 방향을 따라 배치되는 화소 전극; 상기 서브 픽셀에서 상기 제1 방향을 따라 배치되는 공통 전극; 및 상기 서브 픽셀에서 상기 제1 방향을 따라 배치되는 센싱 배선;을 포함하고, 상기 공통 전극은 제2 방향의 최외측에 배치되는 제1 공통 전극;을 포함하고, 상기 제2 방향은 상기 제1 방향에 수직한 방향이고, 상기 센싱 배선은 상기 제1 공통 전극 사이에 배치되는 표시 장치를 개시한다.

Description

표시 장치{DISPLAY DEVICE}
실시예는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시 장치(LCD: Liquid Crystal Display), 플라즈마 표시 장치(PDP: Plasma Display Panel), 유기발광 표시 장치(OLED: Organic Light Emitting Display Device) 등과 같은 여러 가지 표시 장치가 활용되고 있다.
또한, 표시 장치는, 버튼, 키보드, 마우스 등의 통상적인 입력방식에서 탈피하여, 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는　터치　기반의 입력방식을 제공한다.
그리고 터치　기반의 입력 방식을 제공하기 위해서는, 사용자의　터치　유무를 파악하고　터치　좌표를 정확하게 검출할 수 있어야 한다.
또한, 표시 장치에　터치　스크린을 적용함에 있어서, 표시 장치 내에　터치　센서를 내장시키는 개발이 이루어지는데, 특히 하부 기판에 형성된　공통 전극을　터치 전극으로 활용하는 표시 장치가 개발되고 있다.
다만, 공통 전극(또는 터치 전극)에 의한 광 특성이 저하되는 문제가 존재한다.
실시예는 터치 기능을 포함한 표시 장치를 제공한다.
또한, 개구율이 개선된 표시 장치를 제공한다.
또한, 투과율이 개선된 표시 장치를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 실시예에 따른 표시 장치는 복수의 게이트 라인, 복수의 데이터 라인에 의해 정의되는 복수의 서브 픽셀;을 포함하고, 상기 서브 픽셀에서 제1 방향을 따라 배치되는 화소 전극; 상기 서브 픽셀에서 상기 제1 방향을 따라 배치되는 공통 전극; 및 상기 서브 픽셀에서 상기 제1 방향을 따라 배치되는 센싱 배선;을 포함하고, 상기 공통 전극은 제2 방향의 최외측에 배치되는 제1 공통 전극;을 포함하고, 상기 제2 방향은 상기 제1 방향에 수직한 방향이고, 상기 센싱 배선은 상기 제1 공통 전극 사이에 배치된다.
상기 센싱 배선은 인접한 화소 전극 사이에 배치될 수 있다.
상기 공통 전극은 상기 제1 공통 전극 사이에 배치되는 제2 공통 전극;을 포함하고, 상기 센싱 배선은 상기 제2 공통 전극과 제3 방향으로 중첩되고, 상기 제3 방향은 상기 제1 방향 및 상기 제2 방향에 수직한 방향일 수 있다.
상기 서브 픽셀은 인접한 제2 공통 전극 간에 제1 이격 거리를 갖는 제1 영역; 및 인접한 제2 공통 전극 간에 상기 제1 이격 거리보다 작은 제2 이격 거리를 갖는 제2 영역;을 포함하고, 상기 센싱 배선은 상기 제1 영역에 배치될 수 있다.
상기 센싱 배선은 상기 제2 공통 전극과 제3 방향으로 중첩되지 않고, 상기 제3 방향은 상기 제1 방향 및 상기 제2 방향에 수직한 방향일 수 있다.
상기 화소 전극과 상기 공통 전극은 제3 방향으로 이격 배치되고, 상기 제3 방향은 상기 제1 방향 및 상기 제2 방향에 수직한 방향일 수 있다.
상기 센싱 배선은 상기 공통 전극 및 상기 화소 전극과 제3 방향으로 중첩되고, 상기 제3 방향은 상기 제1 방향 및 상기 제2 방향에 수직한 방향일 수 있다.
상기 화소 전극과 상기 공통 전극은 상기 제2 방향으로 적어도 일부 중첩될 수 있다.
실시예에 따르면, 터치 기능을 포함한 표시 장치를 구현할 수 있다.
또한, 센싱 배선, 공통 전극 및 화소 전극의 위치를 변경하여 개구율 및 투과율이 개선된 표시 장치를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명에 따른 표시 장치의 구성도이고,
도 2는 본 발명에 따른 표시 장치에서 터치 모드 시 발생하는 커패시턴스 성분을 나타낸 도면이고,
도 3은 본 발명에 따른 표시 장치에 포함된 표시 패널의 평면도이고,
도 4는 센싱 배선으로 인가되는 신호를 설명하는 도면이고,
도 5는 도 3의 다른 실시예이고,
도 6은 본 발명의 제1 실시예에 따른 표시 장치의 서브 픽셀을 도시한 평면도이고,
도 7은 도 5에서 AA'로 절단된 단면도이고,
도 8은 도 5에서 BB'로 절단된 단면도이고,
도 9는 본 발명의 제2 실시예에 따른 표시 장치의 서브 픽셀을 도시한 평면도이고,
도 10은 도 9에서 CC'로 절단된 단면도이고,
도 11은 본 발명의 제3 실시예에 따른 표시 장치의 서브 픽셀을 도시한 평면도이고,
도 12은 도 11에서 DD'로 절단된 단면도이고,
도 13는 본 발명의 제4 실시예에 따른 표시 장치의 서브 픽셀을 도시한 평면도이고,
도 14는 도 13에서 EE'로 절단된 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 본 발명에 따른 표시 장치의 구성도이다.
도 1을 참조하면, 본 발명에 따른 표시 장치(100)는 표시 패널(110), 데이터 드라이버(120), 게이트 드라이버(130) 및 컨트롤러(140)를 포함할 수 있다. 그리고 표시 장치(100)는 디스플레이(display) 기능을 수행할 수 있다.
또한, 표시 장치(100)는 데이터 드라이버(120)와 표시 패널(110) 사이를 연결하는 데이터 라인(DL)을 더 포함할 수 있다. 또한, 표시 장치(100)는 게이트 드라이버(130)와 표시 패널(110) 사이를 연결하는 게이트 라인(GL)을 더 포함할 수 있다.
그리고 데이터 라인(DL)은 복수 개일 수 있으며, 제1 방향으로 연장 배치될 수 있다. 또한, 게이트 라인(GL)은 복수 개일 수 있으며 제2 방향으로 연장 배치될 수 있다.
데이터 드라이버(120)는 복수의 데이터 라인(DL)을 구동할 수 있다. 여기서, 데이터 드라이버(120)는 '소스 드라이버'라고도 한다.
또한, 게이트 드라이버(130)는 복수의 게이트 라인(GL)을 구동할 수 있다. 여기서, 게이트 드라이버(130)는 '스캔 드라이버'라고도 한다.
컨트롤러(140)는 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어할 수 있다. 실시예로, 컨트롤러(140)는 데이터 드라이버(120) 및 게이트 드라이버(130)로 각종 제어신호를 제공할 수 있다.
실시예로, 컨트롤러(140)는 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부로부터 입력된 입력 영상 데이터를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환할 수 있다. 또한, 컨트롤러(140)는 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 컨트롤할 수 있다.
또한, 컨트롤러(140)는 입력 영상 데이터와 함께 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신할 수 있다.
또한, 컨트롤러(140)는 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행하는 제어장치일 수 있다.
그리고 상술한 컨트롤러(140)의 제어에 따라 게이트 드라이버(130)는 온(On) 또는 오프(Off)의 스캔 신호(예컨대, 전압)를 복수의 게이트 라인(GL)으로 순차적으로 공급할 수 있다.
게이트 드라이버(130)에 의해 특정 게이트 라인이 온(on)되는 경우에, 데이터 드라이버(120)는 컨트롤러(140)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 신호(예컨대, 전압)로 변환하여 복수의 데이터 라인(DL)으로 공급할 수 있다.
또한, 데이터 드라이버(120)는 도면 상으로 표시 패널(110)의 일측(예: 상측 또는 하측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 표시 패널(110)의 양측(예: 상측과 하측)에 모두 위치할 수도 있다.
또한, 게이트 드라이버(130)는 도면 상으로 표시 패널(110)의 일 측(예: 좌측 또는 우측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 디스플레이 패널(110)의 양측(예: 좌측과 우측)에 모두 위치할 수도 있다.
또한, 본 발명에 따른 표시 장치(100)는 액정표시 장치(Liquid Crystal Display Device), 유기발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등의 다양한 타입의 장치일 수 있다. 예컨대, 표시 장치는 액정 표시 장치일 수 있고, 액정 분자를 수평으로 배열하고 액정 분자를 제자리에서 회전시키며 화면을 표현하는 방식으로, 고해상도, 저전력, 광시야각 등에 유리한 장점을 가지는 IPS(In-Plane Switching) 방식의 액정표시 장치일 수도 있다. 또한, 표시 장치는 AH-IPS(Advanced High Performance-IPS) 방식의 액정표시 장치일 수 있다.
또한, 표시 패널(110)에 배치되는 각 서브 픽셀(SP)은 트랜지스터 등의 회로 소자를 포함하여 구성될 수 있다.　서브 픽셀(SP)은 서로 다른 색을 표시하는 단위일 수도 있고, 서로 다른 색을 표시하는 단위의 집단일 수 있다. 예를 들어, 서브 화소는 적색, 녹색 및 청색 또는 적색, 녹색, 청색 및 백색을 표시할 수 있다. 이에 대한 설명은 후술한다.
또한, 실시예에 따른 표시 장치(100)는 터치 센서(Touch Sensor)로서 역할을 하는 복수의 터치 전극(TE), 복수의 터치 전극(TE)을 구동하여 터치를 센싱하는 터치 회로(150) 등을 포함할 수 있다.
터치 전극(TE)은 크기가 하나의 서브 픽셀(SP)의 크기와 동일하거나 대응될 수 있다. 또는 터치 전극(TE)의 크기가 복수의 서브 픽셀(SP)의 크기에 대응하거나 보다 클 수도 있다. 즉, 각 터치 전극(TE)은 적어도 하나의 서브 픽셀(SP)의 크기와 대응할 수 있음을 이해해야 한다.
또한, 터치 회로(150)는 터치 구동 신호를 복수의 터치 전극(TE)에 순차적으로 공급함으로써, 복수의 터치 전극(TE)을 순차적으로 구동할 수 있다. 실시예로, 터치 구동 신호는 둘 이상의 전압 레벨을 갖는 펄스 변조 신호의 파형을 가질 수 있다.
또한, 터치 회로(150)는 터치 구동 신호가 인가되면 터치 전극(TE)으로부터 터치 센싱 신호를 수신할 수 있다. 복수의 터치 전극(TE) 각각으로부터 수신된 터치 센싱 신호는, 해당 터치 전극의 주변에서 손가락, 펜 등의 포인터에 의한 터치 발생 유무에 따라 달라질 수 있다. 터치 회로(150)는 터치 센싱 신호를 통해 터치 전극(TE)에서의 커패시턴스 변화량(또는 전압 변화량 또는 전하량 변화) 등을 산출하고 이로부터 터치 유무 및 터치 좌표를 얻어낼 수 있다.
또한, 각각의 터치 전극(TE)은 터치 구동 신호를 수신하기 위하여 센싱 배선(SL)과 연결되고, 센싱 배선(SL)을 통해 터치 구동 신호를 제공받을 수 있다.
또한, 실시예에 따른 표시 장치(100)는 순차적으로 터치 구동 신호를 복수의 터치 전극(TE)로 공급하기 위하여, 센싱 배선(SL)을 터치 회로(150)에 순차적으로 연결해주는 스위치 회로(160)를 더 포함할 수 있다.
스위치 회로(160)는 적어도 하나의 멀티플렉서(Multiplexer)로 구성될 수 있다. 다만, 이러한 구성에 한정되는 것은 아니다.
한편, 복수의 터치 전극(TE)은 각각이 표시 패널(110)에 내장되어 배치될 수 있다. 또한, 터치 전극(TE)은 각각이 블록 형태로 되어 있을 수 있다.
즉, 표시 패널(110)은 터치스크린 또는 터치스크린 패널을 내장할 수 있다. 실시예로, 표시 패널(110)은, 인-셀(In-cell) 타입 또는 온-셀(On-cell) 타입의 터치스크린 내장형 표시 패널일 수 있다.
그리고 본 발명에 따른 표시 장치(100)는 디스플레이 기능을 제공하기 위하여 디스플레이 모드로 동작할 수도 있고, 터치 센싱 기능을 제공하기 위하여 터치 모드로 동작할 수도 있다.
또한, 복수의 터치 전극(TE)은 터치 모드 구간에서는 터치 센서로서 동작하지만, 디스플레이 모드 구간에서는 공통 전극으로 사용될 수도 있다.
일예로서 디스플레이 모드 구간에서, 복수의 터치 전극(TE)은 공통 전압(Vcom)이 인가되는 공통 전극으로 동작할 수 있다. 여기서, 공통 전압(Vcom)은 화소 전극에 인가되는 화소 전압과 대응되는 전압이다.
한편, 표시 패널(110)에 내장되어 배치되는 복수의 터치 전극(TE)은, 도 1과 같이 N(N≥2)행 M(M≥2)열의 매트릭스(matrix) 타입으로 배치될 수 있다.
도 2는 본 발명에 따른 표시 장치에서 터치 모드 시 발생하는 커패시턴스 성분을 나타낸 도면이고, 도 3은 본 발명에 따른 표시 장치에 포함된 표시 패널의 평면도이고, 도 4는 센싱 배선으로 인가되는 신호를 설명하는 도면이고, 도 5는 도 3의 다른 실시예이다.
도 2 내지 도 4를 참조하면, 복수의 터치 전극(TE)은 터치 모드에서는 터치 전극 역할을 하고, 디스플레이 모드에서는 화소 전극과 액정 커패시터를 형성하도록 공통 전압(Vcom)이 인가된 공통 전극 역할을 수행할 수 있다. 예컨대, 터치 전극(TE)은 터치 모드에서, 터치 유무 및 터치 좌표 등을 검출하기 위해, 손가락 및 펜 등의 포인터와 자기 커패시턴스(Cself)를 형성할 수 있다.
또한, 본 발명의 실시예에 따른 표시 패널(110)에서 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34)이 센싱 배선(SL)과 전기적으로 연결되고 센싱 배선(SL)을 통해 인가된 전압으로 공통 전극 및 터치 전극 역할을 수행할 수 있다. 본 명세서에서는 이를 기준으로 설명한다. 이엔, 각 서브 픽셀에서 터치 전극은 공통 전극으로도 수행할 수 있음을 이해해야 한다.
센싱 배선(SL)은 복수 개일 수 있고, 스위치 회로(160)를 통해 각 터치 전극(TE)과 전기적으로 연결될 수 있다. 예컨대, 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34)은 복수의 센싱 배선(SL11~SL14, SL21~SL24, SL31~SL34)과 전기적으로 연결되어 공통 전압 또는 터치 구동 신호가 인가될 수 있다.
실시예로, 표시 장치(100)는 1 프레임(Frame) 내에서 디스플레이 모드와 터치 모드를 수행할 수 있다. 이에 따라, 디스플레이 모드 시, 센싱 배선(SL)으로 공통 전압이 인가되고(Display), 터치 모드의 경우 터치 구동 신호가 인가될 수 있다(touch).
또한, 디스플레이 모드와 터치 모드는 1 프레임(Frame)에서 교대로 복수 회 수행될 수 있다. 예를 들어, 1 프레임(Frame)에서 디스플레이 모드와 터치 모드가 한번씩 수행될 수 있다. 또는, 1 프레임(Frame)에서 디스플레이 모드와 터치 모드가 복수 회 교번하여 수행될 수 있다.
도 5를 참조하면, 센싱 배선(SL)은 게이트 라인과 나란히 배치되고, 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34) 중 동일 열에 배치된 터치 전극과 중첩 배치될 수 있다. 예컨대, 센싱 배선(SL31)은 특정 터치 전극(TE31)과 전기적으로 연결되더라도, 동일 열에 배치된 터치 전극(TE11, TE21, TE31)과 중첩되도록 배치될 수 있다. 이에 따라, 센싱 배선(SL)에 의해 발생하는 기생 커패시턴스를 각 터치 전극 또는 서브 픽셀(SP) 내에서 균일하게 형성할 수 있다.
도 6은 본 발명의 제1 실시예에 따른 표시 장치의 서브 픽셀을 도시한 평면도이고, 도 7은 도 5에서 AA'로 절단된 단면도이고, 도 8은 도 5에서 BB'로 절단된 단면도이다.
도 6을 참조하면, 본 발명의 제1 실시예에 따른 표시 장치에서 서브 픽셀은 상술한 바와 같이 제1 방향으로 연장된 복수의 데이터 라인과 제2 방향으로 연장된 복수의 게이트 라인에 의해 정의될 수 있다. 또한, 제1 방향은 데이터 라인의 연장 방향으로, 도면 상으로 X축 방향에 대응하고, 제2 방향은 Y축 방향에 대응하며, 제3 방향은 Z축 방향에 대응하며 이를 기준으로 본 명세서에서 설명한다. 또한, 제1 방향은 제2 방향과 수직하고, 제2 방향은 제3 방향은 제1 방향 및 제2 방향에 수직한다. 또한, 제3 방향은 표시 패널의 각층의 적층 방향과 동일할 수 있다. 다만, 데이터 라인의 형상에 따라 상술한 방향이 변경될 수 있음을 이해해야 한다.
공통 배선(CL)은 제2 방향(Y축 방향)으로 연장하여 배치될 수 있다. 그리고 공통 배선(CL)은 상술한 터치 전극(TE) 내에 배치될 수 있다. 이에, 공통 배선(CL)을 통해 각 터치 전극(TE)으로 공통 전압(Vcom)이 인가될 수 있다.
실시예로, 공통 배선(CL)은 센싱 배선(SL1)과 전기적으로 연결될 수 있다. 그리고 공통 배선(CL)은 각 서브 픽셀(SP)에 배치되는 공통 전극(CE)과도 전기적으로 연결될 수 있다. 이에 따라, 디스플레이 모드에서는 센싱 배선(SL1)에서 각 터치 전극(TE) 내의 공통 배선(CL)으로 공통 전압(Vcom)이 인가되고, 공통 전압(Vcom)은 공통 배선(CL)을 따라 각 서브 픽셀(SP) 내의 공통 전극(CE)으로 인가될 수 있다.
또한, 터치 모드에서는 센싱 배선(SL1)에서 각 터치 전극(TE) 내의 공통 배선(CL)으로 터치 구동 신호가 인가될 수 있다. 또한, 공통 배선(CL)을 따라 터치 구동 신호가 공통 전극(CE)으로 이동할 수 있다. 이에 따라, 복수의 터치 전극(TE) 각각으로 터치 구동 신호가 인가될 수 있으며 터치 회로가 터치에 의한 셀프 커패시턴스의 변화로 변형된 터치 구동 신호(즉, 터치 센싱 신호)를 이용하여 터치 유무 및 좌표를 판단할 수 있다.
게이트 라인(GL1)은 상술한 바와 같이 제2 방향(y축 방향)으로 연장하여 배치될 수 있다. 그리고 데이터 라인(GL1, GL2)은 게이트 라인(GL1)과 다른 방향인 제1 방향(x축 방향)으로 연장될 수 있다.
또한, 실시예에 따른 표시 장치에서 상술한 바와 같이 복수의 게이트 라인과 복수의 데이터 라인에 의해 형성된 또는 정의된 루프 각각이 서브 픽셀일 수 있다. 도 6 이하에서 하나의 서브 픽셀(SP)을 기준으로 설명한다.
서브 픽셀(SP)에서는 인접한 데이터 라인 및 게이트 라인이 박막 트랜지스터(TFT)에 의해 전기적으로 연결될 수 있다. 실시예로, 박막 트랜지스터(TFT)의 소스 전극은 인접한 데이터 라인과 전기적으로 연결될 수 있다. 그리고 박막 트랜지스터(TFT)의 드레인 전극은 서브 픽셀(SP) 내의 화소 전극(PE)과 전기적으로 연결될 수 있다. 또한, 박막 트랜지스터(TFT)의 게이트 전극은 게이트 라인(GL1)과 전기적으로 연결될 수 있다. 다만, 이에 한정되는 것은 아니며, 화소 전극(PE)은 박막 트랜지스터(TFT)의 소스 전극과 연결될 수도 있다.
또한, 서브 픽셀(SP)은 화소 전극(PE)과 공통 전극(CE)에 의해 화상이 표시되는 개구 영역 및 화소 전극(PE)과 공통 전극(CE)의 구동을 위한 소자(예컨대, 박막 트랜지스터(TFT) 등)가 배치되는 비개구 영역으로 이루어질 수 있다.
화소 전극(PE)은 공통 전극(CE)과 전계를 형성할 수 있다. 그리고 형성된 전계에 의해 액정이 틸트될 수 있다. 화소 전극(PE)과 공통 전극(CE) 간의 전계는 디스플레이 모드에서 형성될 수 있다.
또한, 화소 전극(PE)은 나란히 제1 방향(x축 방향)으로 연장되는 복수의 화소 전극(이하 '화소 가지 전극', PEb) 및 제1 방향으로 연장되는 복수의 화소 가지 전극을 연결하는 화소 전극(이하 '화소 줄기 전극', PEa)를 포함할 수 있다.
화소 줄기 전극(PEa)은 상술한 박막 트랜지스터(TFT)의 드레인 전극과 전기적으로 연결될 수 있다. 실시예로, 화소 줄기 전극(PEa)은 제2 관통홀(PH2)을 통해 박막 트랜지스터(TFT)의 드레인 전극과 전기적으로 연결될 수 있다.
또한, 화소 줄기 전극(PEa)은 제2 방향(y축 방향)으로 연장하여 배치될 수 있으며, 복수의 화소 가지 전극(PEb)과 전기적으로 연결될 수 있다.
화소 가지 전극(PEb)은 제1 방향(x축 방향)으로 연장될 수 있고, 복수 개일 수 있다. 화소 가지 전극(PEb)은 인접한 데이터 라인(DL1, DL2)와 나란하게 배치될 수 있다. 또한, 화소 가지 전극(PEb)은 후술하는 공통 가지 전극(CEb)과 나란하게 배치될 수 있다.
또한, 복수의 화소 가지 전극(PEb)은 인접한 화소 가지 전극과 동일한 간격을 갖도록 이격 배치될 수 있다. 그리고 화소 가지 전극(PEb)은 공통 가지 전극(CEb)과 제2 방향(y 방향)으로 번갈아 배치될 수 있다.
또한, 화소 전극(PE)은 전도성 물질로 이루어질 수 있다. 실시예로, 화소 전극(PE)은 투명 도전막으로 이루어질 수 있다. 예를 들어, 투명 도전막은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명하면서도 도전성을 가진 재료를 포함할 수 있다.
공통 전극(CE)은 나란히 제1 방항(x축 방향)으로 연장되는 복수의 공통 전극(이하 '공통 가지 전극', CEb) 및 제1 방향(x축 방향)으로 연장되는 복수의 공통 가지 전극(CEb)을 연결하는 공통 전극(이하 '공통 줄기 전극', CEa)을 포함할 수 있다.
공통 줄기 전극(CEa)은 공통 배선(CL)과 전기적으로 연결될 수 있다. 또한, 공통 배선(CL)은 센싱 배선(SL1)과 전기적으로 연결되므로 공통 줄기 전극(CEa)은 센싱 배선(SL1)과 전기적으로 연결될 수 있다. 도 6에서는 센싱 배선(SL1)과 공통 줄기 전극(CEa)이 관통홀 등을 통해 전기적으로 연결된 것을 도시하지 않았다. 다만, 상술한 바와 같이 각 터치 전극 내의 다른 서브 픽셀에서 공통 배선(CL)이 센싱 배선과 전기적으로 연결되고, 공통 배선(CL)은 제2 방향(y축 방향)으로 복수의 서브 픽셀과 제3 방향으로 중첩되도록 연장되므로, 센싱 배선(SL1)은 서브 픽셀(SP)의 공통 줄기 전극(CEa)과 전기적으로 연결될 수 있음을 이해해야 한다.
또한, 공통 줄기 전극(CEa)은 제2 방향(y축 방향)으로 연장하여 배치될 수 있으며, 복수의 공통 가지 전극(CEb)과 전기적으로 연결될 수 있다.
공통 가지 전극(CEb)은 제1 방향(x축 방향)으로 연장될 수 있으며, 복수 개일 수 있다. 공통 가지 전극(CEb)은 인접한 화소 가지 전극(PEb) 또는 인접한 데이터 라인(DL1, DL2)와 나란하게 배치될 수 있다. 또한, 공통 가지 전극(CEb)은 상술한 바와 같이 화소 가지 전극(PEb)과 교번하여 나란하게 배치될 수 있다.
실시예로, 공통 가지 전극(CEb)은 인접한 공통 가지 전극과 동일한 간격을 가지면서 이격 배치될 수 있다. 또한, 공통 가지 전극(CEb)은 화소 가지 전극(PEb)과 제2 방향(y축 방향)으로 번갈아 배치될 수 있다. 다만, 이러한 구성에 한정되는 것은 아니다.
또한, 공통 전극(CE)은 전도성 물질로 이루어질 수 있다. 실시예로, 공통 전극(CE)은 투명 도전막으로 이루어질 수 있다. 예를 들어, 투명 도전막은 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명하면서도 도전성을 가진 재료를 포함할 수 있다.
또한, 공통 전극(CE)과 화소 전극(PE)은 동일층 상에 위치할 수 있다. 실시예로, 공통 전극(CE)은 화소 전극(PE)과 제2 방향(y축 방향)으로 적어도 일부 중첩될 수 있다. 또한, 공통 가지 전극(CEb0은 화소 가지 전극(PEb)과 제2 방향(y축 방향)으로 중첩될 수 있다.
도 7을 참조하면, 실시예에 따른 표시 기판은 복수의 층으로 이루어질 수 있다.
표시 패널은 기판(111), 기판(111) 상에 배치되는 공통 배선(CL) 및 게이트 라인, 공통 배선(CL) 및 게이트 라인 상의 게이트 절연층(112), 게이트 절연층(112) 상의 데이터 라인(DL1, DL2), 데이터 라인(DL1, DL2) 상의 제1 절연층(113), 제1 절연층(113) 상의 필터층(114), 필터층(114) 상의 제2 절연층(115) 및 제2 절연층(115) 상의 평탄화층(116)을 포함할 수 있다.
기판(111)은 상부에 박막 트랜지스터가 형성될 수 있다. 기판(111)은 글래스 등의 다양한 재질로 이루어질 수 있다.
게이트 절연층(112)은 공통 배선(CL)과 액티브층(미도시됨)을 전기적으로 절연할 수 있다. 액티브층(미도시됨) 상에 데이터 라인(DL1, DL2)이 배치될 수 있다. 또한, 게이트 절연층(112)은 공통 배선(CL)과 데이터 라인(DL1, DL2)를 전기적으로 절연할 수 있다.
또한, 액티브층(미도시됨) 상에는 소스 전극과 소스 전극에 이격된 드레인 전극이 배치될 수 있다. 그리고 액티브층(미도시됨)은 게이트 라인과 대응되는 상부 영역 중 소스 전극과 드레인 전극 간 이격 공간에 채널을 형성할 수 있다. 이러한 액티브층(미도시됨)은 다결정 폴리실리콘, 저온 폴리실리콘(Low Temperature Poly-Silicon; LTPS) 및 산화물 반도체 중 어느 하나로 이루어질 수 있다.
또한, 게이트 절연층(112)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 등의 절연성 재질로 이루어질 있다. 또한, 게이트 절연층(112)은 투명한 재질로 이루어질 수 있다. 또한, 게이트 절연층(112)은 단층 또는 다층으로 이루어질 수 있다.
공통 배선(CL), 데이터 라인(DL1, DL2), 게이트 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
또한, 소스 전극 및 드레인 전극도 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
제1 절연층(113)은 게이트 절연층(112) 상에 위치할 수 있다. 또한, 제1 절연층(113)은 데이터 라인(DL1, DL2) 상에 위치할 수 있다.
제1 절연층(113)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 등의 절연성 재질로 이루어질 있다. 또한, 제1 절연층(113)은 투명한 재질로 이루어질 수 있으며, 단층 또는 다층으로 이루어질 수 있다.
한편, 소스 전극 및 드레인 전극은 제1 절연층(113) 상에 배치될 수 있다.
필터층(114)은 제1 절연층(113) 상에 배치될 수 있다. 필터층(114)은 적색, 컬러필터, 청색 컬러필터, 녹색 컬러필터로 이루어질 수 있다. 또한, 필터층(114)은 빛 차단을 위해 적색 컬러필터와 청색 컬러필터가 적층된 구조를 가질 수도 있다.
제2 절연층(115)은 필터층(114) 상에 배치될 수 있다. 제2 절연층(115)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 등의 절연성 재질로 이루어질 있다. 또한, 제1 절연층(113)은 투명한 재질로 이루어질 수 있으며, 단층 또는 다층으로 이루어질 수 있다.
또한, 제2 절연층(115) 상에는 센싱 배선(SL1)이 배치될 수 있다.
또한, 평탄화층(116)은 제2 절연층(115) 상에 배치될 수 있다. 평탄화층(116)은 평탄화층(116) 하부의 각 층에서 형성된 단차를 제거하기 위해 상면이 평탄하게 형성될 수 있다.
평탄화층(116)은 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 아크릴레이트계 수지(acrylate resin) 등의 유기물로 이루어질 수 있다.
도 8을 참조하면, 공통 전극(CE) 및 화소 전극(PE)은 평탄화층(116) 상에 배치될 수 있다.
또한, 공통 전극(CE)은 제1 관통홀(PH1)을 통해 공통 배선(CL)과 전기적으로 연결될 수 있다.
실시예로, 제1 관통홀(PH1)은 평탄화층(116), 제2 절연층(115), 필터층(114), 제1 절연층(113) 및 게이트 절연층(112)을 관통하도록 형성될 수 있다. 즉, 제1 관통홀(PH1)에 의해 공통 배선(CL)이 노출될 수 있다.
공통 전극(CE)은 제1 관통홀(PH1)에 배치되고, 노출된 공통 배선(CL)과 접하여 전기적으로 연결될 수 있다. 이에, 공통 전극(CE)은 제1 관통홀(PH1)과 제3 방향(Z축 방향)으로 적어도 일부 중첩될 수 있다. 이러한 구성에 의하여, 센싱 배선을 통해 주입되는 공통 전압이 공통 배선(CL)을 통해 공통 전극(CE)으로 주입될 수 있다.
화소 전극(PE)은 제2 관통홀(PH2)을 통해 트랜지스터의 소스 전극/드레인 전극(SD)과 전기적으로 연결될 수 있다.
실시예로, 제2 관통홀(PH2)은 평탄화층(116), 제2 절연층(115) 및 필터층(114) 및 제1 절연층(113)을 관통할 수 있다. 이에, 제2 관통홀(PH2)에 의해 소스 전극/드레인 전극(SD)이 노출될 수 있다.
화소 전극(PE)은 제2 관통홀(PH2) 내에 배치되고, 노출된 소스 전극/드레인 전극(SD)과 전기적으로 연결될 수 있다. 노출된 소스 전극/드레인 전극(SD)은 박막 트랜지스터의 소스 전극 또는 드레인 전극으로부터 연장된 배선일 수도 있음을 이해해야 한다. 또한, 화소 전극(PE)은 제2 관통홀(PH2)과 제3 방향(Z축 방향)으로 중첩될 수 있다.
그리고 박막 트랜지스터(TFT)가 데이터 라인으로부터 공급된 데이터 신호에 따라 화소 전극(PE)에 전압이 인가되므로, 화소 전극(PE)과 공통 전극(CE) 간에 전계가 형상되고 영상이 출력될 수 있다.
다시 도 6 및 도 7을 참조하면, 공통 가지 전극(CEb)은 최외측에 배치되는 제1 공통 전극(CEb1)과 최외측의 제1 공통 전극(CEb1) 사이에 배치되는 제2 공통 전극(CEb2)을 포함할 수 있다.
이에, 제1 공통 전극(CEb1)은 하나의 서브 픽셀(SP)에서 2개일 수 있다. 또한, 2개의 제1 공통 전극(CEb1) 내측에 제1 공통 전극(CEb1)이 배치될 수 있으며, 제1 공통 전극(CEb1)은 제2 공통 전극(CEb2)과 제2 방향(y축 방향)으로 이격 배치될 수 있다.
또한, 도면과 같이 서브 픽셀(SP)에서 제1 공통 전극(CEb1)은 화소 가지 전극(PEb)보다 외측에 배치될 수 있다. 또는 서브 픽셀(SP)에서 제1 공통 전극(CEb1)은 화소 가지 전극(PEb)보다 내측에 배치될 수 있다. 이하에서는 도면을 기준으로 설명한다. 내측은 서브 픽셀의 가장자리에서 중심을 향한 방향이고, 외측은 반대 방향일 수 있다.
그리고 센싱 배선(SL1)은 제1 공통 전극(CEb1) 및 제2 공통 전극(CEb2) 하부에 위치할 수 있다. 실시예에서 센싱 배선(SL1)은 화소 전극(PE) 및 공통 전극(CE)과 제3 방향(z축 방향)으로 이격 배치될 수 있다.
또한, 센싱 배선(SL1)은 2개의 제1 공통 전극(CEb1) 사이에 배치될 수 있다. 다시 말해, 센싱 배선(LS1)은 서브 픽셀(SP) 내에서 인접한 제1 공통 전극(CEb1) 사이에 배치될 수 있다. 이러한 구성에 의하여, 센싱 배선(SL1) 및 제1 공통 전극(CEb1)에 공통 전압(Vcom)이 인가되더라도 화소 전극(PE) 간의 전계를 형성할 수 있다.
또한, 센싱 배선(SL1)은 제1 공통 전극(CEb1)과 제2 방향(y축 방향)으로 이격 배치될 수 있다. 예컨대, 센싱 배선(SL1)은 전계 영역(LC2) 내에 위치할 수 있다. 이에 따라, 센싱 배선(SL1)에 공통 전압(Vcom)이 인가되는 경우에 2개의 제1 공통 전극(CEb1) 사이가 전계 영역(LC2)이 되므로 개구율이 개선되고 전계 영역(LC2) 내의 화소 전극(PE)과 전계를 용이하게 형성할 수 있다.
실시예에서, 표시 패널은 비전계 영역(LC1)과 전계 영역(LC2)을 포함할 수 있다. 비전계 영역(LC1)은 액정의 틸트를 위한 공통 전극(CE)과 화소 전극(PE) 간의 전계가 형성되지 않는 영역이다. 그리고 전계 영역(LC2)은 액정의 틸트를 위한 공통 전극(CE)과 화소 전극(PE) 간의 전계가 형성되는 영역이다.
예를 들어, 비전계 영역(LC1)은 공통 가지 전극 사이에 화소 전극이 부재한 경우 상기 공통 가지 전극 사이의 영역일 수 있다. 또는, 비전계 영역(LC1)은 도면과 같이 공통 전극의 폭이 큰 경우에 공통 전극 상의 적어도 일부 영역일 수 있다. 그리고 전계 영역(LC2)은 화소 전극과 공통 전극이 교번하여 나란히 배치되는 영역일 수 있다.
센싱 배선(SL1)은 공통 가지 전극(CEb) 사이, 화소 가지 전극(PEb) 사이 또는 인접한 공통 가지 전극과 화소 가지 전극 사이에 배치될 수 있다.
실시예에서, 센싱 배선(SL1)은 제2 공통 전극(CEb2)과 중첩 배치될 수 있다. 다시 말해, 제2 공통 전극(CEb2)은 센싱 배선(SL1)과 제3 방향(z축 방향)으로 중첩될 수 있다. 이러한 구성에 의하여, 센싱 배선(SL1)에 의한 광의 차단을 감소할 수 있다. 즉, 실시예에 따른 표시 장치는 투과율이 개선될 수 있다.
또한, 실시예로, 센싱 배선(SL1)의 폭(W1)은 제2 공통 전극(CEb2)의 폭(W2)보다 클 수 있다. 이에, 센싱 배선(SL1)의 적어도 일부가 제2 공통 전극(CEb2)과 제3 방향(z축 방향)으로 중첩될 수 있다.
또한, 센싱 배선(SL1)은 인접한 화소 가지 전극(PEb) 사이에 위치하여 화소 가지 전극(PEb)과의 전계 형성을 개선할 수 있다.
또한, 센싱 배선(SL1)은 인접한 화소 가지 전극(PEb)의 중앙에 위치할 수 있다. 다시 말해, 센싱 배선(SL1)은 인접한 화소 가지 전극(PEb) 간의 제2 방향(y축 방향)으로 이격 거리(da1, da2)가 서로 동일할 수 있다. 이에 따라, 인접한 화소 가지 전극(PEb)과의 전계도 센싱 배선(SL1)을 기준으로 균일하게 형성될 수 있다. 또한, 센싱 배선(SL1)을 기준으로 광의 투과도 균일하게 이루어질 수 있다.
또한, 변형예로, 공통 배선(CL)은 센싱 배선(SL1)과 제3 방향(z축 방향)으로 중첩되는 영역을 최소화하도록 단차를 가질 수 있다. 즉, 서브 픽셀(SP) 내에서 공통 배선(CL)은 센싱 배선(SL1)과 제3 방향(Z축 방향)으로 중첩되는 영역에서의 제1 방향(x축 방향)으로 길이가 중첩되지 않는 영역에서의 제1 방향(x축 방향)으로 길이보다 작을 수 있다. 이러한 구성에 의하여, 공통 배선(CL)과 센싱 배선(SL1) 간에 형성되는 커패시턴스를 최소화할 수도 있다.
또한, 센싱 배선(SL1)은 서브 픽셀(SP) 내에 복수 개일 수 있다. 예컨대, 복수의 센싱 배선(SL1)은 2개의 제1 공통 전극(CEb1) 사이에서 제2 방향(y축 방향)으로 서로 이격 배치될 수 있다.
또한, 복수의 센싱 배선(SL1)은 각각이 인접한 화소 가지 전극(PEb) 사이에 위치할 수 있으며, 인접한 화소 가지 전극(PEb) 사이에 위치한 제2 공통 전극(CEb2)과 중첩될 수 있다.
나아가, 복수의 센싱 배선(SL1)은 서브 픽셀(SP) 내에서 제1 방향(x축 방향)을 따라 대칭으로 배치될 수 있다. 이에, 센싱 배선(SL1)에 의해 형성되는 기생 커패시턴스도 서브 픽셀(SP) 내에서 균일하게 형성될 수 있다.
도 9는 본 발명의 제2 실시예에 따른 표시 장치의 서브 픽셀을 도시한 평면도이고, 도 10은 도 9에서 CC'로 절단된 단면도이다.
도 9 및 도 10을 참조하면, 본 발명의 제2 실시예에 따른 표시 장치에서도 서브 픽셀은 상술한 바와 같이 제1 방향으로 연장된 복수의 데이터 라인과 제2 방향으로 연장된 복수의 게이트 라인에 의해 정의될 수 있다. 방향에 대한 설명도 상술한 내용이 동일하게 적용될 수 있다.
공통 배선(CL)은 제2 방향(Y축 방향)으로 연장하여 배치될 수 있다. 그리고 공통 배선(CL)은 상술한 터치 전극(TE) 내에 배치될 수 있다. 이에, 공통 배선(CL)을 통해 각 터치 전극(TE)로 공통 전압(Vcom)이 인가될 수 있다.
실시예로, 공통 배선(CL)은 센싱 배선(SL1)과 전기적으로 연결될 수 있다. 그리고 공통 배선(CL)은 각 서브 픽셀(SP)에 배치되는 공통 전극(CE)과도 전기적으로 연결될 수 있다. 이에 따라, 디스플레이 모드에서는 센싱 배선(SL1)에서 각 터치 전극(TE) 내의 공통 배선(CL)으로 공통 전압(Vcom)이 인가되고, 공통 전압(Vcom)은 공통 배선(CL)을 따라 각 서브 픽셀(SP) 내의 공통 전극(CE)으로 인가될 수 있다.
또한, 터치 모드에서는 센싱 배선(SL1)에선 각 터치 전극(TE) 내의 공통 배선(CL)으로 터치 구동 신호가 인가될 수 있다. 또한, 공통 배선(CL)을 따라 터치 구동 신호가 공통 전극(CE)으로 이동할 수 있다. 이에 따라, 복수의 터치 전극(TE) 각각으로 터치 구동 신호가 인가될 수 있으며 터치 회로가 터치에 의한 커패시턴스의 변화로 변형된 터치 구동 신호(즉, 터치 센싱 신호)를 이용하여 터치 유무 및 좌표를 판단할 수 있다.
또한, 게이트 라인(GL1)은 상술한 바와 같이 제2 방향(y축 방향)으로 연장하여 배치될 수 있다. 그리고 데이터 라인(GL1, GL2)은 게이트 라인(GL1)과 다른 방향인 제1 방향(x축 방향)으로 연장될 수 있다.
서브 픽셀(SP)은 인접한 데이터 라인 및 게이트 라인과 박막 트랜지스터(TFT)에 의해 전기적으로 연결될 수 있다. 실시예로, 박막 트랜지스터(TFT)의 소스 전극은 인접한 데이터 라인과 전기적으로 연결될 수 있다. 그리고 박막 트랜지스터(TFT)의 드레인 전극은 서브 픽셀(SP) 내의 화소 전극(PE)과 전기적으로 연결될 수 있다. 또한, 박막 트랜지스터(TFT)의 게이트 전극은 게이트 라인(GL1)과 전기적으로 연결될 수 있다. 다만, 이에 한정되는 것은 아니며, 화소 전극(PE)은 박막 트랜지스터(TFT)의 소스 전극과 연결될 수도 있다.
또한, 서브 픽셀(SP)은 화소 전극(PE)과 공통 전극(CE)에 의해 화상이 표시되는 개구 영역 및 화소 전극(PE)과 공통 전극(CE)의 구동을 위한 소자(예컨대, 박막 트랜지스터(TFT) 등)가 배치되는 비개구 영역으로 이루어질 수 있다.
화소 전극(PE)은 디스플레이 모드 시 공통 전극(CE)과 전계를 형성할 수 있다. 그리고 형성된 전계에 의해 액정이 틸트될 수 있다.
또한, 화소 전극(PE)은 나란히 제1 방향(x축 방향)으로 연장되는 복수의 화소 전극(이하 '화소 가지 전극', PEb) 및 제1 방향으로 연장되는 복수의 화소 가지 전극을 연결하는 화소 전극(이하 '화소 줄기 전극', PEa)를 포함할 수 있다.
화소 줄기 전극(PEa)은 상술한 박막 트랜지스터(TFT)의 드레인 전극과 전기적으로 연결될 수 있다. 실시예로, 화소 줄기 전극(PEa)은 제2 관통홀(PH2)을 통해 박막 트랜지스터(TFT)의 드레인 전극과 전기적으로 연결될 수 있다. 이에 대한 설명은 후술한다.
또한, 화소 줄기 전극(PEa)은 제2 방향(y축 방향)으로 연장하여 배치될 수 있으며, 복수의 화소 가지 전극(PEb)과 전기적으로 연결될 수 있다.
화소 가지 전극(PEb)은 제1 방향(x축 방향)으로 연장될 수 있고, 복수 개일 수 있다. 화소 가지 전극(PEb)은 인접한 데이터 라인(DL1, DL2)와 나란하게 배치될 수 있다. 또한, 화소 가지 전극(PEb)은 후술하는 공통 가지 전극(CEb)과 나란하게 배치될 수 있다.
또한, 복수의 화소 가지 전극(PEb)은 인접한 화소 가지 전극과 동일한 간격을 가지면서 이격 배치될 수 있다. 그리고 화소 가지 전극(PEb)은 공통 가지 전극(CEb)과 제2 방향(y 방향)으로 번갈아 배치될 수 있다.
또한, 화소 전극(PE)은 전도성 물질로 이루어질 수 있다. 실시예로, 화소 전극(PE)은 투명 도전막으로 이루어질 수 있다. 예를 들어, 투명 도전막은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명하면서도 도전성을 가진 재료를 포함할 수 있다.
공통 전극(CE)은 나란히 제1 방항(x축 방향)으로 연장되는 복수의 공통 전극(이하 '공통 가지 전극', CEb) 및 제1 방향(x축 방향)으로 연장되는 복수의 공통 가지 전극(CEb)을 연결하는 공통 전극(이하 '공통 줄기 전극', CEa)을 포함할 수 있다.
공통 줄기 전극(CEa)은 공통 배선(CL)과 전기적으로 연결될 수 있다. 또한, 공통 배선(CL)은 센싱 배선(SL1)과 전기적으로 연결되므로 공통 줄기 전극(CEa)은 센싱 배선(SL1)과 전기적으로 연결될 수 있다. 도 9에서는 센싱 배선(LS1)과 공통 줄기 전극(CEa)이 관통홀 등을 통해 전기적으로 연결된 것을 도시하지 않았다. 다만, 실시예로 터치 전극 내의 다른 서브 픽셀에서 공통 배선(CL)이 센싱 배선과 전기적으로 연결되고, 공통 배선(CL)은 제2 방향(y축 방향)으로 복수의 서브 픽셀과 제3 방향으로 중첩되도록 연장될 수 있으므로, 센싱 배선(SL1)은 서브 픽셀(SP)의 공통 줄기 전극(CEa)과 전기적으로 연결될 수 있다.
또한, 공통 줄기 전극(CEa)은 제2 방향(y축 방향)으로 연장하여 배치될 수 있으며, 복수의 공통 가지 전극(CEb)과 전기적으로 연결될 수 있다.
공통 가지 전극(CEb)은 제1 방향(x축 방향)으로 연장될 수 있으며, 복수 개일 수 있다. 공통 가지 전극(CEb)은 인접한 화소 가지 전극(PEb) 또는 인접한 데이터 라인(DL1, DL2)와 나란하게 배치될 수 있다. 또한, 공통 가지 전극(CEb)은 상술한 바와 같이 화소 가지 전극(PEb)과 교번하여 나란하게 배치될 수 있다.
실시예로, 공통 가지 전극(CEb)은 인접한 공통 가지 전극과 동일한 간격을 가지면서 이격 배치될 수 있다. 다만, 이에 한정되는 것은 아니다.
또한, 공통 가지 전극(CEb)은 화소 가지 전극(PEb)과 제2 방향(y축 방향)으로 번갈아 배치될 수 있다.
또한, 공통 전극(CE)은 전도성 물질로 이루어질 수 있다. 실시예로, 공통 전극(CE)은 투명 도전막으로 이루어질 수 있다. 예를 들어, 투명 도전막은 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명하면서도 도전성을 가진 재료를 포함할 수 있다.
또한, 공통 전극(CE)과 화소 전극(PE)은 동일층 상에 위치할 수 있다. 실시예로, 공통 전극(CE)은 화소 전극(PE)과 제2 방향(y축 방향)으로 적어도 일부 중첩될 수 있다. 또한, 공통 가지 전극(CEb0은 화소 가지 전극(PEb)과 제2 방향(y축 방향)으로 중첩될 수 있다.
또한, 표시 패널은 복수의 층으로 이루어질 수 있다. 표시 패널은 기판(111), 기판(111) 상에 배치되는 공통 배선(CL) 및 게이트 라인, 공통 배선(CL) 및 게이트 라인 상의 게이트 절연층(112), 게이트 절연층(112) 상의 데이터 라인(DL1, DL2), 데이터 라인(DL1, DL2) 상의 제1 절연층(113), 제1 절연층(113) 상의 필터층(114), 필터층(114) 상의 제2 절연층(115) 및 제2 절연층(115) 상의 평탄화층(116)을 포함할 수 있다.
기판(111)은 상부에 박막 트랜지스터가 형성될 수 있다. 기판(111)은 글래스 등의 다양한 재질로 이루어질 수 있다.
게이트 절연층(112)은 공통 배선(CL)과 액티브층(미도시됨)을 전기적으로 절연할 수 있다. 액티브층(미도시됨) 상에 데이터 라인(DL1, DL2)이 배치될 수 있다. 또한, 게이트 절연층(112)은 공통 배선(CL)과 데이터 라인(DL1, DL2)를 전기적으로 절연할 수 있다.
또한, 액티브층(미도시됨) 상에는 소스 전극과 소스 전극에 이격된 드레인 전극이 배치될 수 있다. 그리고 액티브층(미도시됨)은 게이트 라인과 대응되는 상부 영역 중 소스 전극과 드레인 전극 간 이격 공간에 채널을 형성할 수 있다. 이러한 액티브층(미도시됨)은 다결정 폴리실리콘, 저온 폴리실리콘(Low TEmperature Poly-Silicon; LTPS) 및 산화물 반도체 중 어느 하나로 이루어질 수 있다.
또한, 게이트 절연층(112)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 등의 절연성 재질로 이루어질 있다. 또한, 게이트 절연층(112)은 투명한 재질로 이루어질 수 있다. 또한, 게이트 절연층(112)은 단층 또는 다층으로 이루어질 수 있다.
공통 배선(CL), 데이터 라인(DL1, DL2), 게이트 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
또한, 소스 전극 및 드레인 전극도 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
제1 절연층(113)은 게이트 절연층(112) 상에 위치할 수 있다. 또한, 제1 절연층(113)은 데이터 라인(DL1, DL2) 상에 위치할 수 있다.
제1 절연층(113)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 등의 절연성 재질로 이루어질 있다. 또한, 제1 절연층(113)은 투명한 재질로 이루어질 수 있으며, 단층 또는 다층으로 이루어질 수 있다.
한편, 소스 전극 및 드레인 전극은 제1 절연층(113) 상에 배치될 수 있다.
필터층(114)은 제1 절연층(113) 상에 배치될 수 있다. 필터층(114)은 적색, 컬러필터, 청색 컬러필터, 녹색 컬러필터로 이루어질 수 있다. 또한, 필터층(114)은 빛 차단을 위해 적색 컬러필터와 청색 컬러필터가 적층된 구조를 가질 수 있다.
제2 절연층(115)은 필터층(114) 상에 배치될 수 있다. 제2 절연층(115)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 등의 절연성 재질로 이루어질 있다. 또한, 제1 절연층(113)은 투명한 재질로 이루어질 수 있으며, 단층 또는 다층으로 이루어질 수 있다.
또한, 제2 절연층(115) 상에는 센싱 배선(SL1)이 배치될 수 있다.
평탄화층(116)은 제2 절연층(115) 상에 배치될 수 있다. 평탄화층(116)은 평탄화층(116) 하부의 각 층에서 형성된 단차를 제거하기 위해 상면이 평탄하게 형성될 수 있다.
평탄화층(116)은 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 아크릴레이트계 수지(acrylate resin) 등의 유기물로 이루어질 수 있다.
또한, 이하에서 상술하는 구성 요소의 내용 이외의 내용은 상술한 내용이 동일하게 적용될 수 있음을 이해해야 한다.
실시예에서, 공통 가지 전극(CEb)은 최외측에 배치되는 제1 공통 전극(CEb1)과 최외측의 제1 공통 전극(CEb1) 사이에 배치되는 제2 공통 전극(CEb2)을 포함할 수 있다.
제1 공통 전극(CEb1)은 하나의 서브 픽셀(SP)에서 2개일 수 있다. 또한, 2개의 제1 공통 전극(CEb1) 내측에 제1 공통 전극(CEb1)이 배치될 수 있으며, 제1 공통 전극(CEb1)은 제2 공통 전극(CEb2)과 제2 방향(y축 방향)으로 이격 배치될 수 있다.
또한, 도면과 같이 서브 픽셀(SP)에서 제1 공통 전극(CEb1)은 화소 가지 전극(PEb)보다 외측에 배치될 수 있다. 또는 서브 픽셀(SP)에서 제1 공통 전극(CEb1)은 화소 가지 전극(PEb)보다 내측에 배치될 수 있다. 이하에서는 도면을 기준으로 설명한다.
제1 공통 전극(CEb1) 및 제2 공통 전극(CEb2) 하부에 위치할 수 있다. 실시예에서 센싱 배선(SL1)은 화소 전극(PE) 및 공통 전극(CE)과 제3 방향(z축 방향)으로 이격 배치될 수 있다.
또한, 센싱 배선(SL1)은 2개의 제1 공통 전극(CEb1) 사이에 배치될 수 있다. 다시 말해, 센싱 배선(LS1)은 서브 픽셀(SP) 내에서 인접한 제1 공통 전극(CEb1) 사이에 배치될 수 있다. 이러한 구성에 의하여, 센싱 배선(SL1) 및 제1 공통 전극(CEb1)에 공통 전압(Vcom)이 인가되더라도 화소 전극(PE) 간의 전계를 형성할 수 있다.
또한, 센싱 배선(SL1)은 제1 공통 전극(CEb1)과 제2 방향(y축 방향)으로 이격 배치될 수 있다. 예컨대, 센싱 배선(SL1)은 전계 영역(LC2) 내에 위치할 수 있다. 이에 따라, 센싱 배선(SL1)에 공통 전압(Vcom)이 인가되는 경우에 2개의 제1 공통 전극(CEb1) 사이가 전계 영역(LC2)이 되므로 개구율이 개선되고 전계 영역(LC2) 내의 화소 전극(PE)과 전계를 용이하게 형성할 수 있다.
센싱 배선(SL1)은 화소 가지 전극(PEb) 사이에 배치될 수 있다. 그리고 센싱 배선(SL1)은 제2 공통 전극(CEb2)과 제3 방향(z축 방향)으로 중첩되지 않을 수 있다.
실시예에서, 서브 픽셀(SP)은 인접한 제2 공통 전극(CEb2) 간에 이격 거리가 상이한 제1 영역(S1) 및 제2 영역(S2)을 포함할 수 있다. 제1 영역(S1)은 인접한 제2 공통 전극(CEb2) 사이에 위치하고 제1 이격 거리(dd1)를 갖는 영역이고, 제2 영역(S2)은 인접한 제2 공통 전극(CEb2) 사이에 위치하고 제2 이격 거리(dd2)를 갖는 영역일 수 있다. 이 때, 제1 이격 거리(dd1)는 제2 이격 거리(dd2)보다 클 수 있다. 또는 제2 이격 거리(dd2)가 제1 이격 거리(dd1)보다 작을 수 있다.
그리고 센싱 배선(SL1)은 제1 영역(S1)에 배치될 수 있다. 이에 따라, 제1 영역(S1)에서는 인접한 화소 가지 전극(PEb) 사이에 센싱 배선(SL1)이 배치될 수 있다. 이러한 구성에 의하여, 센싱 배선(SL1)은 제2 공통 전극(CEb2)과 동일한 기능을 수행할 수 있다. 즉, 센싱 배선(SL1)에는 공통 전압(Vcom)이 인가되므로, 센싱 배선(SL1)은 인접한 화소 가지 전극(PEb)과 전계를 형성할 수 있다. 이로써, 센싱 배선(SL1)이 제2 공통 전극(CEb2)과 대체되어 전계를 형성함과 동시에 터치 기능도 수행할 수 있다. 또한, 인접한 화소 가지 전극(PEb) 사이에 제2 공통 전압이 일부 제거되므로, 실시예에 따른 표시 장치는 개선된 투과율을 제공할 수 있다.
또한, 실시예로, 센싱 배선(SL1)은 인접한 화소 가지 전극(PEb)과 이격 거리가 동일할 수 있다. 이격 거리는 제2 방향(y축 방향)으로 길이일 수 있다. 예컨대, 센싱 배선(SL1)은 인접한 화소 가지 전극(PEb)의 중앙에 위치할 수 있다. 이로써, 인접한 화소 가지 전극(PEb)과의 전계도 센싱 배선(SL1)을 기준으로 균일하게 형성될 수 있다. 또한, 센싱 배선(SL1)을 기준으로 광의 투과도 균일하게 이루어질 수 있다.
도 11은 본 발명의 제3 실시예에 따른 표시 장치의 서브 픽셀을 도시한 평면도이고, 도 12은 도 11에서 DD'로 절단된 단면도이다.
도 11 및 도 12를 참조하면, 본 발명의 제3 실시예에 따른 표시 장치에서도 서브 픽셀은 상술한 바와 같이 제1 방향으로 연장된 복수의 데이터 라인과 제2 방향으로 연장된 복수의 게이트 라인에 의해 정의될 수 있다. 방향에 대한 설명도 상술한 내용이 동일하게 적용될 수 있다.
공통 배선(CL)은 제2 방향(Y축 방향)으로 연장하여 배치될 수 있다. 그리고 공통 배선(CL)은 상술한 터치 전극(TE) 내에 배치될 수 있다. 이에, 공통 배선(CL)을 통해 각 터치 전극(TE)로 공통 전압(Vcom)이 인가될 수 있다.
실시예로, 공통 배선(CL)은 센싱 배선(SL1)과 전기적으로 연결될 수 있다. 그리고 공통 배선(CL)은 각 서브 픽셀(SP)에 배치되는 공통 전극(CE)과도 전기적으로 연결될 수 있다. 이에 따라, 디스플레이 모드에서는 센싱 배선(SL1)에서 각 터치 전극(TE) 내의 공통 배선(CL)으로 공통 전압(Vcom)이 인가되고, 공통 전압(Vcom)은 공통 배선(CL)을 따라 각 서브 픽셀(SP) 내의 공통 전극(CE)으로 인가될 수 있다.
또한, 터치 모드에서는 센싱 배선(SL1)에선 각 터치 전극(TE) 내의 공통 배선(CL)으로 터치 구동 신호가 인가될 수 있다. 또한, 공통 배선(CL)을 따라 터치 구동 신호가 공통 전극(CE)으로 이동할 수 있다. 이에 따라, 복수의 터치 전극(TE) 각각으로 터치 구동 신호가 인가될 수 있으며 터치 회로가 터치에 의한 커패시턴스의 변화로 변형된 터치 구동 신호(즉, 터치 센싱 신호)를 이용하여 터치 유무 및 좌표를 판단할 수 있다.
또한, 게이트 라인(GL1)은 상술한 바와 같이 제2 방향(y축 방향)으로 연장하여 배치될 수 있다. 그리고 데이터 라인(GL1, GL2)은 게이트 라인(GL1)과 다른 방향인 제1 방향(x축 방향)으로 연장될 수 있다.
서브 픽셀(SP)은 인접한 데이터 라인 및 게이트 라인과 박막 트랜지스터(TFT)에 의해 전기적으로 연결될 수 있다. 실시예로, 박막 트랜지스터(TFT)의 소스 전극은 인접한 데이터 라인과 전기적으로 연결될 수 있다. 그리고 박막 트랜지스터(TFT)의 드레인 전극은 서브 픽셀(SP) 내의 화소 전극(PE)과 전기적으로 연결될 수 있다. 또한, 박막 트랜지스터(TFT)의 게이트 전극은 게이트 라인(GL1)과 전기적으로 연결될 수 있다. 다만, 이에 한정되는 것은 아니며, 화소 전극(PE)은 박막 트랜지스터(TFT)의 소스 전극과 연결될 수도 있다.
또한, 서브 픽셀(SP)은 화소 전극(PE)과 공통 전극(CE)에 의해 화상이 표시되는 개구 영역 및 화소 전극(PE)과 공통 전극(CE)의 구동을 위한 소자(예컨대, 박막 트랜지스터(TFT) 등)가 배치되는 비개구 영역으로 이루어질 수 있다.
화소 전극(PE)은 디스플레이 모드 시 공통 전극(CE)과 전계를 형성할 수 있다. 그리고 형성된 전계에 의해 액정이 틸트될 수 있다.
또한, 화소 전극(PE)은 나란히 제1 방향(x축 방향)으로 연장되는 복수의 화소 전극(이하 '화소 가지 전극', PEb) 및 제1 방향으로 연장되는 복수의 화소 가지 전극을 연결하는 화소 전극(이하 '화소 줄기 전극', PEa)를 포함할 수 있다.
화소 줄기 전극(PEa)은 상술한 박막 트랜지스터(TFT)의 드레인 전극과 전기적으로 연결될 수 있다. 실시예로, 화소 줄기 전극(PEa)은 제2 관통홀(PH2)을 통해 박막 트랜지스터(TFT)의 드레인 전극과 전기적으로 연결될 수 있다. 이에 대한 설명은 후술한다.
또한, 화소 줄기 전극(PEa)은 제2 방향(y축 방향)으로 연장하여 배치될 수 있으며, 복수의 화소 가지 전극(PEb)과 전기적으로 연결될 수 있다.
화소 가지 전극(PEb)은 제1 방향(x축 방향)으로 연장될 수 있고, 복수 개일 수 있다. 화소 가지 전극(PEb)은 인접한 데이터 라인(DL1, DL2)와 나란하게 배치될 수 있다. 또한, 화소 가지 전극(PEb)은 후술하는 공통 가지 전극(CEb)과 나란하게 배치될 수 있다.
또한, 복수의 화소 가지 전극(PEb)은 인접한 화소 가지 전극과 동일한 간격을 가지면서 이격 배치될 수 있다. 그리고 화소 가지 전극(PEb)은 공통 가지 전극(CEb)과 제2 방향(y 방향)으로 번갈아 배치될 수 있다.
또한, 화소 전극(PE)은 전도성 물질로 이루어질 수 있다. 실시예로, 화소 전극(PE)은 투명 도전막으로 이루어질 수 있다. 예를 들어, 투명 도전막은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명하면서도 도전성을 가진 재료를 포함할 수 있다.
공통 전극(CE)은 나란히 제1 방항(x축 방향)으로 연장되는 복수의 공통 전극(이하 '공통 가지 전극', CEb) 및 제1 방향(x축 방향)으로 연장되는 복수의 공통 가지 전극(CEb)을 연결하는 공통 전극(이하 '공통 줄기 전극', CEa)을 포함할 수 있다.
공통 줄기 전극(CEa)은 공통 배선(CL)과 전기적으로 연결될 수 있다. 또한, 공통 배선(CL)은 센싱 배선(SL1)과 전기적으로 연결되므로 공통 줄기 전극(CEa)은 센싱 배선(SL1)과 전기적으로 연결될 수 있다. 도 11에서는 센싱 배선(LS1)과 공통 줄기 전극(CEa)이 관통홀 등을 통해 전기적으로 연결된 것을 도시하지 않았다. 다만, 실시예로 터치 전극 내의 다른 서브 픽셀에서 공통 배선(CL)이 센싱 배선과 전기적으로 연결되고, 공통 배선(CL)은 제2 방향(y축 방향)으로 복수의 서브 픽셀과 제3 방향으로 중첩되도록 연장될 수 있으므로, 센싱 배선(SL1)은 서브 픽셀(SP)의 공통 줄기 전극(CEa)과 전기적으로 연결될 수 있다.
또한, 공통 줄기 전극(CEa)은 제2 방향(y축 방향)으로 연장하여 배치될 수 있으며, 복수의 공통 가지 전극(CEb)과 전기적으로 연결될 수 있다.
공통 가지 전극(CEb)은 제1 방향(x축 방향)으로 연장될 수 있으며, 복수 개일 수 있다. 공통 가지 전극(CEb)은 인접한 화소 가지 전극(PEb) 또는 인접한 데이터 라인(DL1, DL2)와 나란하게 배치될 수 있다. 또한, 공통 가지 전극(CEb)은 상술한 바와 같이 화소 가지 전극(PEb)과 교번하여 나란하게 배치될 수 있다.
실시예로, 공통 가지 전극(CEb)은 인접한 공통 가지 전극과 동일한 간격을 가지면서 이격 배치될 수 있다. 다만, 이에 한정되는 것은 아니다.
또한, 공통 가지 전극(CEb)은 화소 가지 전극(PEb)과 제2 방향(y축 방향)으로 번갈아 배치될 수 있다.
또한, 공통 전극(CE)은 전도성 물질로 이루어질 수 있다. 실시예로, 공통 전극(CE)은 투명 도전막으로 이루어질 수 있다. 예를 들어, 투명 도전막은 예를 들어, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명하면서도 도전성을 가진 재료를 포함할 수 있다.
또한, 공통 전극(CE)과 화소 전극(PE)은 동일층 상에 위치할 수 있다. 실시예로, 공통 전극(CE)은 화소 전극(PE)과 제2 방향(y축 방향)으로 적어도 일부 중첩될 수 있다. 또한, 공통 가지 전극(CEb0은 화소 가지 전극(PEb)과 제2 방향(y축 방향)으로 중첩될 수 있다.
또한, 표시 패널은 복수의 층으로 이루어질 수 있다. 표시 패널은 기판(111), 기판(111) 상에 배치되는 공통 배선(CL) 및 게이트 라인, 공통 배선(CL) 및 게이트 라인 상의 게이트 절연층(112), 게이트 절연층(112) 상의 데이터 라인(DL1, DL2), 데이터 라인(DL1, DL2) 상의 제1 절연층(113), 제1 절연층(113) 상의 필터층(114), 필터층(114) 상의 제2 절연층(115) 및 제2 절연층(115) 상의 평탄화층(116)을 포함할 수 있다.
기판(111)은 상부에 박막 트랜지스터가 형성될 수 있다. 기판(111)은 글래스 등의 다양한 재질로 이루어질 수 있다.
게이트 절연층(112)은 공통 배선(CL)과 액티브층(미도시됨)을 전기적으로 절연할 수 있다. 액티브층(미도시됨) 상에 데이터 라인(DL1, DL2)이 배치될 수 있다. 또한, 게이트 절연층(112)은 공통 배선(CL)과 데이터 라인(DL1, DL2)를 전기적으로 절연할 수 있다.
또한, 액티브층(미도시됨) 상에는 소스 전극과 소스 전극에 이격된 드레인 전극이 배치될 수 있다. 그리고 액티브층(미도시됨)은 게이트 라인과 대응되는 상부 영역 중 소스 전극과 드레인 전극 간 이격 공간에 채널을 형성할 수 있다. 이러한 액티브층(미도시됨)은 다결정 폴리실리콘, 저온 폴리실리콘(Low Temperature Poly-Silicon; LTPS) 및 산화물 반도체 중 어느 하나로 이루어질 수 있다.
또한, 게이트 절연층(112)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 등의 절연성 재질로 이루어질 있다. 또한, 게이트 절연층(112)은 투명한 재질로 이루어질 수 있다. 또한, 게이트 절연층(112)은 단층 또는 다층으로 이루어질 수 있다.
공통 배선(CL), 데이터 라인(DL1, DL2), 게이트 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
또한, 소스 전극 및 드레인 전극도 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
제1 절연층(113)은 게이트 절연층(112) 상에 위치할 수 있다. 또한, 제1 절연층(113)은 데이터 라인(DL1, DL2) 상에 위치할 수 있다.
제1 절연층(113)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 등의 절연성 재질로 이루어질 있다. 또한, 제1 절연층(113)은 투명한 재질로 이루어질 수 있으며, 단층 또는 다층으로 이루어질 수 있다.
한편, 소스 전극 및 드레인 전극은 제1 절연층(113) 상에 배치될 수 있다.
필터층(114)은 제1 절연층(113) 상에 배치될 수 있다. 필터층(114)은 적색, 컬러필터, 청색 컬러필터, 녹색 컬러필터로 이루어질 수 있다. 또한, 필터층(114)은 빛 차단을 위해 적색 컬러필터와 청색 컬러필터가 적층된 구조를 가질 수 있다.
제2 절연층(115)은 필터층(114) 상에 배치될 수 있다. 제2 절연층(115)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 등의 절연성 재질로 이루어질 있다. 또한, 제1 절연층(113)은 투명한 재질로 이루어질 수 있으며, 단층 또는 다층으로 이루어질 수 있다.
또한, 제2 절연층(115) 상에는 센싱 배선(SL1)이 배치될 수 있다.
평탄화층(116)은 제2 절연층(115) 상에 배치될 수 있다. 평탄화층(116)은 평탄화층(116) 하부의 각 층에서 형성된 단차를 제거하기 위해 상면이 평탄하게 형성될 수 있다.
평탄화층(116)은 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 아크릴레이트계 수지(acrylate resin) 등의 유기물로 이루어질 수 있다.
또한, 이하에서 상술하는 구성 요소의 내용 이외의 내용은 상술한 내용이 동일하게 적용될 수 있음을 이해해야 한다.
공통 가지 전극(CEb)은 최외측에 배치되는 제1 공통 전극(CEb1)과 최외측의 제1 공통 전극(CEb1) 사이에 배치되는 제2 공통 전극(CEb2)을 포함할 수 있다.
제1 공통 전극(CEb1)은 하나의 서브 픽셀(SP)에서 2개일 수 있다. 또한, 2개의 제1 공통 전극(CEb1) 내측에 제1 공통 전극(CEb1)이 배치될 수 있으며, 제1 공통 전극(CEb1)은 제2 공통 전극(CEb2)과 제2 방향(y축 방향)으로 이격 배치될 수 있다.
또한, 도면과 같이 서브 픽셀(SP)에서 제1 공통 전극(CEb1)은 화소 가지 전극(PEb)보다 외측에 배치될 수 있다. 또는 서브 픽셀(SP)에서 제1 공통 전극(CEb1)은 화소 가지 전극(PEb)보다 내측에 배치될 수 있다. 이하에서는 도면을 기준으로 설명한다.
제1 공통 전극(CEb1) 및 제2 공통 전극(CEb2) 하부에 위치할 수 있다. 실시예에서 센싱 배선(SL1)은 화소 전극(PE) 및 공통 전극(CE)과 제3 방향(z축 방향)으로 이격 배치될 수 있다.
또한, 센싱 배선(SL1)은 2개의 제1 공통 전극(CEb1) 사이에 배치될 수 있다. 다시 말해, 센싱 배선(LS1)은 서브 픽셀(SP) 내에서 인접한 제1 공통 전극(CEb1) 사이에 배치될 수 있다. 이러한 구성에 의하여, 센싱 배선(SL1) 및 제1 공통 전극(CEb1)에 공통 전압(Vcom)이 인가되더라도 화소 전극(PE) 간의 전계를 형성할 수 있다.
또한, 센싱 배선(SL1)은 제1 공통 전극(CEb1)과 제2 방향(y축 방향)으로 이격 배치될 수 있다. 예컨대, 센싱 배선(SL1)은 전계 영역(LC2) 내에 위치할 수 있다. 이에 따라, 센싱 배선(SL1)에 공통 전압(Vcom)이 인가되는 경우에 2개의 제1 공통 전극(CEb1) 사이가 전계 영역(LC2)이 되므로 개구율이 개선되고 전계 영역(LC2) 내의 화소 전극(PE)과 전계를 용이하게 형성할 수 있다.
센싱 배선(SL1)은 화소 가지 전극(PEb) 사이에 배치될 수 있다.
실시예에서, 센싱 배선(SL1)은 제2 공통 전극(CEb2)과 일부 중첩 배치될 수 있다. 또한, 제2 공통 전극(CEb2)은 센싱 배선(SL1)과 제3 방향(z축 방향)으로 일부 중첩될 수 있다. 이러한 구성에 의하여, 센싱 배선(SL1)에 의한 광의 차단을 감소할 수 있다. 즉, 실시예에 따른 표시 장치는 투과율이 개선될 수 있다.
도 13는 본 발명의 제4 실시예에 따른 표시 장치의 서브 픽셀을 도시한 평면도이고, 도 14는 도 13에서 EE'로 절단된 단면도이다.
도 13 및 도 14를 참조하면, 제4 실시예에 따른 표시 장치에서 표시 패널은 기판(111), 게이트 절연층(112), 제1 절연층(113) 및 제2 절연층(115)을 포함할 수 있다. 또한, 표시 장치는 공통 전극(CE), 화소 전극(PE), 데이터 라인(DL1, DL2) 및 센싱 배선(SL)을 포함할 수 있다.
또한, 이하에서 상술하는 구성요소의 내용 이외의 내용은 상술한 내용이 동일하게 적용될 수 있음을 이해해야 한다.
실시예서, 화소 전극(PE)과 공통 전극(CE)은 서로 다른 층에 배치될 수 있다. 또는 화소 전극(PE)과 공통 전극(CE)은 제3 방향(z축 방향)으로 이격 배치될 수 있다. 이에, 화소 전극(PE)과 공통 전극(CE)은 제2 방향(y축 방향)으로 중첩되지 않을 수 있다.
또한, 센싱 배선(SL)은 서브 픽셀(SP) 내에서 2개의 제1 공통 전극(CEb1) 사이에 배치될 수 있다. 그리고 센싱 배선(SL)은 제2 공통 전극(CEB2)과 적어도 일부 제3 방향(z축 방향)으로 중첩될 수 있다. 이러한 구성에 의하여, 센싱 배선(SL)은 화소 전극(PE) 간에 전계를 형성함과 동시에 투과율을 개선할 수 있다.
또한, 센싱 배선(SL)은 화소 전극(PE)과 제3 방향(z축 방향)으로 중첩될 수 있다. 실시예로, 화소 전극(PE)은 제2 공통 전극(CEb2)과 중첩될 수 있다. 예컨대, 화소 전극(PE) 상에 센싱 배선(SL) 및 제2 공통 전극(CEb2)이 배치될 수 있다. 이에, 센싱 배선(SL)이 화소 전극(PE)과 이격된 경우에 대비하여 센싱 배선(SL)은 상술한 바와 같이 화소 전극(PE) 간에 전계를 형성하고 투과율을 개선할 수 있다.
또한, 센싱 배선(SL)은 화소 전극(PE)의 중앙에 위치할 수 있다. 다시 말해, 센싱 배선(SL1)은 중첩된 화소 전극(PE)을 이등분할 수 있다. 이에 따라, 화소 전극(PE)과의 전계도 센싱 배선(SL)을 기준으로 균일하게 형성될 수 있다.
또한, 센싱 배선(SL)은 서브 픽셀(SP)에서 인접한 제1 공통 전극(CEb1) 의 중앙에 위치할 수 있다. 이에 따라, 센싱 배선(SL)을 기준으로 광의 투과도 균일하게 이루어질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (8)

  1. 복수의 게이트 라인, 복수의 데이터 라인에 의해 정의되는 복수의 서브 픽셀;을 포함하고,
    상기 서브 픽셀에서 제1 방향을 따라 배치되는 화소 전극;
    상기 서브 픽셀에서 상기 제1 방향을 따라 배치되는 공통 전극; 및
    상기 서브 픽셀에서 상기 제1 방향을 따라 배치되는 센싱 배선;을 포함하고,
    상기 공통 전극은 제2 방향의 최외측에 배치되는 제1 공통 전극;을 포함하고,
    상기 제2 방향은 상기 제1 방향에 수직한 방향이고,
    상기 센싱 배선은 상기 제1 공통 전극 사이에 배치되는 표시 장치.
  2. 제1항에 있어서,
    상기 센싱 배선은 인접한 화소 전극 사이에 배치되는 표시 장치.
  3. 제1항에 있어서,
    상기 공통 전극은 상기 제1 공통 전극 사이에 배치되는 제2 공통 전극;을 포함하고,
    상기 센싱 배선은 상기 제2 공통 전극과 제3 방향으로 중첩되고,
    상기 제3 방향은 상기 제1 방향 및 상기 제2 방향에 수직한 방향인 표시 장치.
  4. 제1항에 있어서,
    상기 서브 픽셀은 인접한 제2 공통 전극 간에 제1 이격 거리를 갖는 제1 영역; 및 인접한 제2 공통 전극 간에 상기 제1 이격 거리보다 작은 제2 이격 거리를 갖는 제2 영역;을 포함하고,
    상기 센싱 배선은 상기 제1 영역에 배치되는 표시 장치.
  5. 제4항에 있어서,
    상기 센싱 배선은 상기 제2 공통 전극과 제3 방향으로 중첩되지 않고,
    상기 제3 방향은 상기 제1 방향 및 상기 제2 방향에 수직한 방향인 표시 장치.
  6. 제1항에 있어서,
    상기 화소 전극과 상기 공통 전극은 제3 방향으로 이격 배치되고,
    상기 제3 방향은 상기 제1 방향 및 상기 제2 방향에 수직한 방향인 표시 장치.
  7. 제1항에 있어서,
    상기 센싱 배선은 상기 공통 전극 및 상기 화소 전극과 제3 방향으로 중첩되고,
    상기 제3 방향은 상기 제1 방향 및 상기 제2 방향에 수직한 방향인 표시 장치.
  8. 제1항에 있어서,
    상기 화소 전극과 상기 공통 전극은 상기 제2 방향으로 적어도 일부 중첩되는 표시 장치.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160378233A1 (en) * 2011-11-25 2016-12-29 Shanghai Tianma Micro-Eledronics Co., Ltd. Active matrix organic light emitting diode panel and drive method thereof
US20170153735A1 (en) * 2015-11-30 2017-06-01 Lg Display Co., Ltd. Subpixel structure of display device and touch screen-integrated display device having the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101429905B1 (ko) * 2006-09-29 2014-08-14 엘지디스플레이 주식회사 액정표시장치
KR101720524B1 (ko) * 2010-06-07 2017-03-28 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR102112979B1 (ko) * 2013-11-20 2020-05-20 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
CN104808376B (zh) * 2015-05-11 2018-05-11 厦门天马微电子有限公司 阵列基板及显示装置
KR102429122B1 (ko) * 2015-12-31 2022-08-05 엘지디스플레이 주식회사 터치스크린 내장형 표시장치 및 그 제조방법
JP2017151702A (ja) * 2016-02-24 2017-08-31 株式会社ジャパンディスプレイ 表示装置
KR102596176B1 (ko) * 2016-11-25 2023-10-31 엘지디스플레이 주식회사 액정표시패널
CN108255355B (zh) * 2016-12-29 2021-01-15 南京瀚宇彩欣科技有限责任公司 内嵌式触控显示面板
JP2019016283A (ja) * 2017-07-10 2019-01-31 株式会社ジャパンディスプレイ 表示装置
JP2019053116A (ja) * 2017-09-13 2019-04-04 シャープ株式会社 位置入力機能付き表示装置
KR102402768B1 (ko) * 2017-11-29 2022-05-26 엘지디스플레이 주식회사 터치 센싱 장치 및 이를 이용한 영상 표시장치
JP2019184864A (ja) * 2018-04-12 2019-10-24 シャープ株式会社 表示装置
TWI690838B (zh) * 2019-05-03 2020-04-11 友達光電股份有限公司 畫素陣列基板
KR102628760B1 (ko) * 2019-12-31 2024-01-24 엘지디스플레이 주식회사 표시 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160378233A1 (en) * 2011-11-25 2016-12-29 Shanghai Tianma Micro-Eledronics Co., Ltd. Active matrix organic light emitting diode panel and drive method thereof
US20170153735A1 (en) * 2015-11-30 2017-06-01 Lg Display Co., Ltd. Subpixel structure of display device and touch screen-integrated display device having the same

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