KR20210081162A - 표시 장치 - Google Patents

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KR20210081162A
KR20210081162A KR1020190173424A KR20190173424A KR20210081162A KR 20210081162 A KR20210081162 A KR 20210081162A KR 1020190173424 A KR1020190173424 A KR 1020190173424A KR 20190173424 A KR20190173424 A KR 20190173424A KR 20210081162 A KR20210081162 A KR 20210081162A
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electrode
disposed
sub
common electrode
common
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KR1020190173424A
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이진욱
박일
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엘지디스플레이 주식회사
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Abstract

실시 예들은 개구 영역에 배치된 화소 전극, 상기 화소 전극과 적어도 일 영역이 중첩하도록 배치되는 공통 전극, 상기 개구 영역을 둘러싸는 비개구 영역에서 제1 방향으로 연장되고, 상기 화소 전극에 게이트 신호를 전달하는 게이트 라인, 상기 비개구 영역에서 상기 제1 방향과 상이한 제2 방향으로 연장되고, 상기 화소 전극에 데이터 신호를 전달하는 데이터 라인 및 상기 비개구 영역에서 상기 데이터 라인과 중첩하여 배치되고, 상기 공통 전극에 전기적으로 연결되는 더미 라인을 포함하는, 표시 장치에 관한 것이다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 다양한 형태의 표시 장치가 개발되고 있다. 최근에는 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 표시 장치(Plasma Display Panel; PDP), 유기 발광 표시 장치(Organic Light Emitting Display; OLED)와 같은 여러 가지 표시 장치가 활용되고 있다.
최근에는 영상을 표시함과 동시에 사용자의 터치를 감지할 수 있는 터치 스크린이 많이 이용되고 있다. 터치 스크린은 부착형(add-on type), 상판형(on-cell type) 및 일체형(in-cell type)의 구조를 가질 수 있다. 이중, 일체형 구조를 갖는 터치 스크린은 표시 장치의 박형화 및 내구성 향상이 가능하다.
실시 예들은 터치 일체형 표시 장치에서 더미 라인으로 인해 터치 블록들의 경계에서 세로띠 현상이 발생하는 것을 방지할 수 있는 표시 장치를 제공한다.
실시 예들은, 터치 블록들의 경계에 마련되는 서브 화소에 있어서, 더미 라인이 공통 전극과 전기적으로 연결되는 표시 장치를 제공한다.
일 실시 예에 따른 표시 장치는, 개구 영역에 배치된 화소 전극, 상기 화소 전극과 적어도 일 영역이 중첩하도록 배치되는 공통 전극, 상기 개구 영역을 둘러싸는 비개구 영역에서 제1 방향으로 연장되고, 상기 화소 전극에 게이트 신호를 전달하는 게이트 라인, 상기 비개구 영역에서 상기 제1 방향과 상이한 제2 방향으로 연장되고, 상기 화소 전극에 데이터 신호를 전달하는 데이터 라인 및 상기 비개구 영역에서 상기 데이터 라인과 중첩하여 배치되고, 상기 공통 전극에 전기적으로 연결되는 더미 라인을 포함할 수 있다.
상기 더미 라인은, 한 프레임의 표시 기간 동안 상기 공통 전극으로 전달되는 공통 전압을 인가받을 수 있다.
상기 더미 라인은, 상기 데이터 라인과 상기 화소 전극 사이에 배치될 수 있다.
상기 표시 장치는, 상기 공통 전극 및 상기 더미 라인을 연결하는 브릿지 전극을 더 포함할 수 있다.
상기 브릿지 전극과 상기 화소 전극은 동일한 층에 배치될 수 있다.
상기 브릿지 전극은, 상기 화소 전극과 분리된 아일랜드 형태의 전극일 수 있다.
상기 공통 전극은, 각각이 복수의 서브 화소들을 포함하는 터치 블록들에 대해 각각 형성될 수 있다.
상기 복수의 서브 화소들 중 상기 터치 블록들 사이의 경계에 배치되는 상기 더미 라인이, 상기 공통 전극에 전기적으로 연결될 수 있다.
상기 표시 장치는, 상기 비개구 영역에서 상기 제2 방향으로 연장되고, 상기 공통 전극에 공통 전압 또는 터치 스캔 전압을 전달하는 센싱 라인을 더 포함할 수 있다.
일 실시 예에 따른 표시 장치는, 개구 영역 및 상기 개구 영역을 둘러싸는 비개구 영역이 정의되는 기판, 상기 기판 상에 배치되고, 상기 비개구 영역에서 상기 제1 방향으로 연장되는 게이트 라인을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되고, 상기 비개구 영역에서 상기 제1 방향과 상이한 제2 방향으로 연장되는 데이터 라인을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치되고, 상기 비개구 영역에서 상기 데이터 라인에 중첩하여 배치되는 더미 라인, 상기 개구 영역에서 상기 제2 도전층 상에 배치되는 공통 전극 및 상기 개구 영역에서 상기 공통 전극 상에 배치되는 화소 전극을 포함하되, 상기 더미 라인은, 상기 공통 전극과 전기적으로 연결될 수 있다.
상기 표시 장치는, 상기 비개구 영역에서 상기 공통 전극과 동일한 층에 배치되고, 상기 공통 전극 및 상기 더미 라인을 연결하는 브릿지 전극을 더 포함할 수 있다.
상기 브릿지 전극은, 상기 화소 전극과 분리된 아일랜드 형태의 전극일 수 있다.
상기 공통 전극은, 각각이 복수의 서브 화소들을 포함하는 터치 블록들에 대해 각각 형성될 수 있다.
상기 복수의 서브 화소들 중 상기 터치 블록들 사이의 경계에 배치되는 상기 더미 라인이, 상기 공통 전극에 전기적으로 연결될 수 있다.
일 실시 예에 따른 표시 장치는, 서브 화소들, 각각이 상기 서브 화소들 중 하나 또는 복수 개에 대응하여 배치되는 공통 전극들 및 상기 공통 전극과 적어도 일 영역이 중첩하여 배치되는 화소 전극들이 배치된 표시 패널, 상기 서브 화소들로 게이트 신호를 인가하는 게이트 구동부, 상기 서브 화소들로 데이터 신호를 인가하는 데이터 구동부 및 상기 공통 전극들에 공통 전압 또는 터치 스캔 전압을 인가하는 터치 구동부를 포함하고, 상기 표시 패널은, 상기 화소 전극들에 게이트 신호를 전달하는 게이트 라인들, 상기 화소 전극들에 데이터 신호를 전달하는 데이터 라인들 및 상기 데이터 라인들과 각각 중첩하여 배치되고, 상기 공통 전극들 중 적어도 하나에 전기적으로 연결되는 더미 라인들을 포함할 수 있다.
실시 예들에 따른 표시 장치는, 트랜지스터의 소스 전극으로 인가되는 데이터 전압이 더미 라인으로 전위될 때, 더미 라인에 공통 전압을 인가함으로써 더미 라인의 전압을 안정화시킬 수 있다.
실시 예들에 따른 표시 장치는, 데이터 전압이 전위된 더미 라인과 화소 전극 사이에 전계가 형성되어 세로띠 현상이 발생하는 것을 방지할 수 있다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 2는 도 1에 도시된 표시 패널의 일 영역을 개략적으로 나타낸 평면도이다.
도 3은 도 1에 도시된 표시 패널의 터치 블록을 설명하기 위한 개념도이다.
도 4는 일 실시 예에 따른 서브 화소의 레이아웃을 나타낸 평면도이다.
도 5는 도 4의 AA 영역을 확대한 평면도이다.
도 6은 도 5의 I-I' 선에 따른 단면도이다.
도 7은 도 6의 II-II' 선에 따른 단면도이다.
도 8은 다른 실시 예에 따른 서브 화소의 레이아웃을 나타낸 평면도이다.
도 9는 도 8의 BB 영역을 확대한 평면도이다.
도 10은 도 9의 III-III' 선에 따른 단면도이다.
도 11은 도 9의 VI-VI' 선에 따른 단면도이다.
이하, 도면을 참조하여 실시 예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 실시 예들의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 터치 구동부(40) 및 표시 패널(50)을 포함한다.
타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다.
타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 터치 구동 제어 신호(CONT3)를 생성 및 출력할 수 있다.
게이트 구동부(20)는 복수의 게이트 라인들(GL1~GLn)을 통해 표시 패널(50)의 서브 화소(PX)들과 연결될 수 있다. 게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 게이트 라인들(GL1~GLn)을 통해 서브 화소(PX)들에 제공할 수 있다.
데이터 구동부(30)는 복수의 데이터 라인들(DL1~DLm)을 통해 표시 패널(50)의 서브 화소(PX)들과 연결될 수 있다. 데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 데이터 구동부(30)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1~DLm)을 통해 서브 화소(PX)들에 제공할 수 있다.
터치 구동부(40)는 복수의 센싱 라인들(SL1~SLm)을 통해 표시 패널(50)의 서브 화소(PX)들과 연결될 수 있다. 터치 구동부(40)는 타이밍 제어부(10)로부터 출력되는 터치 구동 제어 신호(CONT3)에 기초하여 터치 스캔 신호를 생성하고, 이를 서브 화소(PX)들에 제공할 수 있다. 터치 구동부(40)는 복수의 센싱 라인들(SL1~SLm)을 통해 터치 감지 신호를 수신하고, 수신된 터치 감지 신호를 기초로 터치 입력을 감지할 수 있다.
표시 패널(50)에는 복수의 서브 화소(PX)들이 배치된다. 서브 화소(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다.
각각의 서브 화소(PX)는 대응되는 게이트 라인 및 데이터 라인에 전기적으로 연결될 수 있다. 이러한 서브 화소(PX)들은 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다.
각각의 서브 화소(PX)는 제1 내지 제3 색 중 어느 하나의 색을 표시할 수 있다. 일 실시 예에서, 각각의 서브 화소(PX)는 레드, 그린 및 블루 중 어느 하나의 색을 표시할 수 있다. 다른 실시 예에서, 각각의 서브 화소(PX)는 시안, 마젠타 및 옐로우 중 어느 하나의 색을 표시할 수 있다. 다양한 실시 예에서, 서브 화소(PX)들은 4개 이상의 색들 중 어느 하나를 표시하도록 구성될 수 있다. 예를 들어, 각각의 서브 화소(PX)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수도 있다.
표시 패널(50)은 터치 입력을 감지할 수 있는 터치 일체형으로 구성될 수 있다. 예를 들어, 표시 패널(50)은 한 프레임 내의 표시 기간 동안 공통 전압을 인가받고, 한 프레임 내에서 표시 기간과 시간적으로 분리된 터치 감지 기간 동안 터치 스캔 전압을 인가받아 구동되는 공통 전극을 포함하여 구성될 수 있다. 이러한 실시 예에서, 표시 패널(50) 상에 배치된 복수의 서브 화소(PX)들은 일정한 단위로 그룹화되어 터치 블록(TB)을 구성할 수 있다.
터치 블록(TB)은 둘 이상의 서브 화소(PX)를 포함할 수 있다. 터치 블록(TB)들을 구성하는 서브 화소(PX)들의 공통 전극에는 표시 기간 동안 영상을 표시하기 위한 공통 전압이 인가되고, 터치 감지 기간 동안 터치를 감지하기 위한 터치 스캔 전압이 인가될 수 있다. 공통 전극은 표시 기간 동안 화소 전극과 함께 액정을 구동하는 표시 구동 전극으로 동작할 수 있고, 터치 감지 기간 동안 터치 위치를 감지하는 터치 감지 전극으로 동작할 수 있다. 터치 블록(TB)들은 한 프레임동안 순차적으로 구동될 수 있으나, 이로써 한정되지 않는다.
타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30) 및 터치 구동부(40)는 각각 별개의 집적 회로(Integrated Circuit; IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수 있다. 예를 들어, 데이터 구동부(30) 및 터치 구동부(40) 중 적어도 하나가 타이밍 제어부(10)와 통합된 집적 회로로 구성될 수 있다.
또한, 도 1에서는 게이트 구동부(20)와 데이터 구동부(30)가 표시 패널(50)과 별개의 구성 요소로써 도시되지만, 게이트 구동부(20) 및 데이터 구동부(30) 중 적어도 하나는 표시 패널(50)과 일체로 형성되는 인 패널(In Panel) 방식으로 구성될 수 있다. 예를 들어, 게이트 구동부(20)는 게이트 인 패널(Gate In Panel; GIP) 방식에 따라 표시 패널(50)과 일체로 형성될 수 있다.
도 2는 도 1에 도시된 표시 패널의 일 영역을 개략적으로 나타낸 평면도이다. 구체적으로, 도 2는 표시 패널(50)에 마련되는 데이터 라인(DL), 게이트 라인(GL) 및 센싱 라인(SL)의 배치 관계를 상세히 도시한다. 도 3은 도 1에 도시된 표시 패널의 터치 블록(TB)을 설명하기 위한 개념도이다.
도 2를 참조하면, 일 실시 예에 따른 표시 패널(50)은 복수의 서브 화소(PX)들 및 복수의 서브 화소(PX)들로 게이트 신호와 데이터 신호를 인가하는 게이트 라인들(GL1, GL2, GL3) 및 데이터 라인들(DL1, DL2, DL3, DL4, DL5)들을 포함한다.
게이트 라인들(GL1, GL2, GL3)은 서브 화소행들 사이에서 제1 방향(DR1)으로 연장된다. 게이트 라인들(GL1, GL2, GL3)은 게이트 구동부(20)로부터 인가된 게이트 신호를, 연결된 서브 화소(PX)에 전달한다.
데이터 라인들(DL1, DL2, DL3, DL4, DL5)은 서브 화소행들 사이에서 제1 방향(DR1)과 대체로 수직한 제2 방향(DR2)으로 연장된다. 데이터 라인들(DL1, DL2, DL3, DL4, DL5)은 데이터 구동부(30)로부터 인가된 데이터 신호를, 연결된 서브 화소(PX)에 전달한다.
센싱 라인들(SL1, SL2, SL3, SL4, SL5)은 데이터 라인들(DL1, DL2, DL3, DL4, DL5)에 각각 중첩하여 배치된다. 센싱 라인들(SL1, SL2, SL3)은 각각 대응되는 공통 전극(CE1, CE2, CE3, CE4)에 연결될 수 있다. 공통 전극들(CE1, CE2, CE3, CE4)은 하나의 터치 블록(TB1, TB2, TB3, TB4)에 대하여 하나씩 배치될 수 있다.
센싱 라인들(SL1, SL2, SL3, SL4, SL5)은 표시 기간 동안 공통 전압을 인가받아 공통 전극들(CE1, CE2, CE3, CE4)로 전달하고, 터치 감지 기간 동안 터치 스캔 신호를 인가받아 공통 전극들(CE1, CE2, CE3, CE4)로 전달할 수 있다.
일 실시 예에서, 센싱 라인들(SL1, SL2, SL3, SL4, SL5)은 각각 복수의 서브 센싱 라인들(SL11, SL12, SL13, SL21, SL22, SL23, SL31, SL32, SL33, SL41, SL42, SL43, SL51, SL52, SL53)로 구성될 수 있다. 도 3에 도시된 것과 같이, 하나의 서브 센싱 라인(SL11, SL12, SL13, SL21, SL22, SL23, SL31, SL32, SL33, SL41, SL42, SL43, SL51, SL52, SL53)은 하나의 서브 화소(PX) 내에 마련되는 하나의 공통 전극(CE1, CE2, CE3, CE4)에 1:1로 연결될 수 있다. 즉 하나의 공통 전극(CE1, CE2, CE3, CE4)에 하나의 서브 센싱 라인(SL11, SL12, SL13, SL21, SL22, SL23, SL31, SL32, SL33, SL41, SL42, SL43, SL51, SL52, SL53)이 전기적으로 연결될 수 있다.
도 2에서는 센싱 라인들(SL1, SL2, SL3, SL4, SL5)이 각각 세 개의 서브 센싱 라인들(SL11, SL12, SL13, SL21, SL22, SL23, SL31, SL32, SL33, SL41, SL42, SL43, SL51, SL52, SL53)로 구성되지만, 본 실시 예가 이로써 한정되지 않는다. 즉, 다양한 실시 예에서, 하나의 센싱 라인(SL1, SL2, SL3, SL4, SL5)을 구성하는 서브 센싱 라인들(SL11, SL12, SL13, SL21, SL22, SL23, SL31, SL32, SL33, SL41, SL42, SL43, SL51, SL52, SL53)의 개수는 표시 패널(50)의 크기 및 단위 면적당 서브 화소 수 등에 대응하여 다양하게 결정될 수 있다.
도 4는 일 실시 예에 따른 서브 화소의 레이아웃을 나타낸 평면도이다. 도 5는 도 4의 AA 영역을 확대한 평면도이다. 도 6은 도 5의 I-I' 선에 따른 단면도이다. 도 7은 도 6의 II-II' 선에 따른 단면도이다. 여기서, 도 4 내지 도 7에 도시된 서브 화소들(PX1, PX2)은 각각 상이한 터치 블록들(TB1, TB2)에 배치되며 터치 블록들(TB1, TB2)의 경계에서 서로 인접하게 배치되는 서브 화소들(PX1, PX2)이다.
도 4 내지 도 7을 함께 참조하면, 서브 화소들(PX1, PX2) 각각은 화소 전극(PE)과 공통 전극(CE) 사이의 전계에 의해 영상이 표시되는 개구 영역(OA) 및 개구 영역(OA)의 화소 전극(PE)과 공통 전극(CE)의 구동을 위한 구동 소자, 예를 들어, 박막 트랜지스터(TFT)가 배치되고 개구 영역을 둘러싸는 비개구 영역(NOA)을 포함한다. 여기서, 개구 영역(OA)은 영상이 표시되는 표시 영역일 수 있고, 비개구 영역(NOA)은 영상이 표시되지 않는 비표시 영역일 수 있다.
개구 영역에는 화소 전극(PE)과 공통 전극(CE)이 배치된다.
화소 전극(PE)은 한 프레임 내의 표시 기간 동안 공통 전압이 인가되는 공통 전극(CE)과 전계를 형성한다. 화소 전극(PE)은 동일한 간격으로 나란히 배치되는 가지부(PEa)들 및 가지부(PEa)들을 연결하는 줄기부(PEb)를 포함한다. 화소 전극(PE)은 대체로 개구 영역(OA)에 형성되며, 개구 영역(OA)으로부터 비개구 영역(NOA)까지 확장되어 배치될 수 있다.
공통 전극(CE)은 터치 블록들(TB1, TB2) 내에 넓게 형성될 수 있다.
비개구 영역(NOA)에는 데이터 라인(DL), 게이트 라인(GL), 박막 트랜지스터(TFT)가 배치될 수 있다.
데이터 라인(DL)은 서브 화소들(PX1, PX2) 사이의 비개구 영역(NOA)에서 제2 방향(DR2)을 따라 연장된다. 게이트 라인(GL)은 서브 화소들(PX1, PX2)의 비개구 영역(NOA)을 가로지르도록 제1 방향(DR1)을 따라 연장된다. 본 실시 예의 설명을 명확히 하기 위해 센싱 라인(SL)은 도시가 생략되었다. 그러나 서브 화소들(PX1, PX2) 사이의 비개구 영역(NOA)에 센싱 라인(SL)이 배치될 수 있다. 센싱 라인(SL)은 데이터 라인(DL)과 중첩하여 배치될 수 있다.
박막 트랜지스터(TFT)는 게이트 라인(GL)과 연결되는 게이트 전극(GE), 데이터 라인(DL)과 연결되는 소스 전극(SE) 및 소스 전극(SE)과 이격하여 배치된 드레인 전극(DE)을 포함한다. 박막 트랜지스터(TFT)의 드레인 전극(DE)은 컨택홀을 통해 화소 전극(PE)과 연결될 수 있다.
일 실시 예에서, 서브 화소들(PX1, PX2) 각각은 더미 라인(FL)을 더 포함할 수 있다. 더미 라인(FL)은 서브 화소들(PX1, PX2) 사이의 비개구 영역(NOA)에서 제2 방향(DR2)으로 연장된다. 더미 라인(FL)은 데이터 라인(DL)에 중첩하여 배치될 수 있다.
일 실시 예에서, 더미 라인(FL)은 다른 배선들 및/또는 회로 소자의 전극들과 전기적으로 분리된 플로팅 상태일 수 있다. 이 경우, 데이터 라인(DL)으로 데이터 신호가 인가될 때, 데이터 신호에 대응하는 데이터 전압이 더미 라인(FL)으로 전위될 수 있다. 데이터 전압이 전위된 상태의 더미 라인(FL)과 화소 전극(PE) 사이에 전계가 형성되면, 해당 화소 전극(PE)과 공통 전극(CE) 사이의 전계에 의해 틸팅되는 액정에 경사 결함(disclination)이 발생하여 영상이 올바르게 표시되지 못할 수 있다. 또한, 더미 라인(FL)이 서브 화소들(PX1, PX2)의 경계에서 제2 방향(DR2)으로 연장되기 때문에, 표시 패널(50)에 세로띠 모양의 불량이 발생할 수 있다.
본 실시 예는, 상기한 문제를 해결하기 위하여, 더미 라인(FL)과 공통 전극(CE)을 연결하여, 표시 기간 동안 공통 전극(CE)으로 인가되는 공통 전압이 더미 라인(FL)에 동일하게 인가되게 한다. 그러면, 더미 라인(FL)의 전위가 공통 전압으로 안정화되어, 더미 라인(FL)에서 발생하는 전계 효과에 의한 세로띠 불량이 개선될 수 있다.
이하에서, 도 6 및 도 7을 참조하여 상술한 서브 화소들(PX1, PX2)의 구체적인 적층 구조를 상세히 설명한다.
기판(SUB)은 표시 패널(50)의 베이스 기재로서, 투광성 기판일 수 있다. 기판(SUB)은 유리 또는 강화 유리를 포함하는 경성 기판(rigid substrate) 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(Polyimide), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate; PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN), 폴리카보네이트(polycarbonate; PC) 등의 플라스틱 재료로 형성될 수 있다. 그러나 기판(SUB)의 재질이 이로써 한정되지 않는다.
기판(SUB) 상에는 개구 영역(OA)과 비개구 영역(NOA)이 형성된다. 개구 영역(OA)은 화소 전극(PE)과 공통 전극(CE) 사이의 전계에 따라 영상이 표시되는 영역으로 정의될 수 있다. 비개구 영역(NOA)은 개구 영역(OA)의 화소 전극(PE)과 공통 전극(CE)의 구동을 위한 구동 소자, 예를 들어, 박막 트랜지스터(TFT) 및 배선들이 배치되는 영역으로 정의될 수 있다.
기판(SUB) 상에는 광 차단층(LS)이 형성될 수 있다. 광 차단층(LS)은 박막 트랜지스터(TFT)의 반도체 패턴, 특히 액티브층(ACT)의 채널 영역과 평면 상에서 중첩하도록 배치되어, 외부광으로부터 산화물 반도체 소자를 보호할 수 있다.
버퍼층(BUF)은 광 차단층(LS)을 커버한다. 버퍼층(BUF)은 기판(SUB)으로부터 이온이나 불순물이 확산되는 것을 방지하고, 수분 침투를 차단할 수 있다. 또한, 버퍼층(BUF)은 기판(SUB)의 표면 평탄도를 향상시킬 수 있다. 버퍼층(BUF)은 산화물 및 질화물 등의 무기물, 유기물 또는 유무기 복합물을 포함할 수 있으며, 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 버퍼층(BUF)은 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 실리콘 옥사이드로 이루어진 삼중층 이상의 구조를 가질 수 있다.
버퍼층(BUF) 상에는 액티브층(ACT)이 형성된다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 실리콘계 반도체 물질로는 비정질 실리콘(Amorphous Silicon) 또는 다결정 실리콘(Polycrystalline Silicon)이 이용될 수 있다. 산화물계 반도체 물질로는 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO), 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO), 인듐 주석 아연 산화물(InSnZnO), 인듐 알루미늄 아연 산화물(InAlZnO), 주석 갈륨 아연 산화물(SnGaZnO), 알루미늄 갈륨 아연 산화물(AlGaZnO), 주석 알루미늄 아연 산화물(SnAlZnO), 2원계 금속 산화물인 인듐 아연 산화물(InZnO), 주석 아연 산화물(SnZnO), 알루미늄 아연 산화물(AlZnO), 아연 마그네슘 산화물(ZnMgO), 주석 마그네슘 산화물(SnMgO), 인듐 마그네슘 산화물(InMgO), 인듐 갈륨 산화물(InGaO), 인듐 산화물(InO), 주석 산화물(SnO), 아연 산화물(ZnO) 등이 이용될 수 있다.
액티브층(ACT)은 p형 또는 n형의 불순물을 포함하는 소스 영역 및 드레인 영역, 그리고 소스 영역과 드레인 영역 사이에 형성된 채널을 포함할 수 있다.
액티브층(ACT) 상에는 게이트 절연층(GI)이 형성될 수 있다. 게이트 절연층(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
게이트 절연층(GI) 상에는 제1 도전층이 형성된다. 제1 도전층은 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 대응되는 액티브층(ACT)의 채널 상에 중첩하여 배치될 수 있다. 게이트 전극(GE)은 게이트 전극(GE)과 전기적으로 연결되는 배선과 일체로 형성되어 하나의 패턴을 구성할 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 라인(GL)의 분기된 영역일 수 있다.
절연층(IL)은 제1 도전층을 커버할 수 있다. 절연층(IL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
절연층(IL) 상에는 제2 도전층이 형성된다. 제2 도전층은 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 또한, 제2 도전층은 데이터 라인(DL)을 더 포함할 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 액티브층(ACT)의 소스 영역과 드레인 영역에 각각 연결될 수 있다. 일 실시 예에서, 소스 전극(SE)과 드레인 전극(DE) 중 적어도 하나는 전기적으로 연결되는 배선과 일체로 형성되어 하나의 패턴을 구성할 수 있다. 예를 들어, 소스 전극(SE)은 데이터 라인(DL)의 분기된 영역일 수 있다.
평탄화층(PAC)은 제2 도전층을 커버한다. 평탄화층(PAC)은 하부 구조의 단차를 완화시키기 위해 마련될 수 있다. 평탄화층(PAC)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 구성될 수 있다.
본 실시 예의 설명을 명확히 하기 위해 도시가 생략되었으나, 평탄화층(PAC) 상에는 센싱 라인(SL)이 형성될 수 있다. 센싱 라인(SL)은 예를 들어 제1 내지 제3 서브 센싱 라인들(SL1, SL2, SL3)로 구성될 수 있다. 제1 내지 제3 서브 센싱 라인들(SL1, SL2, SL3) 중 적어도 일부 또는 전부가 데이터 라인(DL)과 중첩하여 배치될 수 있다. 센싱 라인(SL)은 제1 패시베이션층(PAS1)에 의해 커버될 수 있다.
본 실시 예에서, 제1 패시베이션층(PAS1) 상에는 제3 도전층이 형성된다. 제3 도전층은 더미 라인(FL)을 포함할 수 있다. 더미 라인(FL)은 데이터 라인(DL)과 중첩하여 배치될 수 있다. 더미 라인(FL)은 제2 패시베이션층(PAS2)에 의해 커버될 수 있다. 본 실시 예에서 더미 라인(FL)은 후술되는 공통 전극(CE)과 전기적으로 연결될 수 있다.
제2 패시베이션층(PAS2) 상에는 공통 전극(CE)이 형성된다. 공통 전극(CE)은 각각의 터치 블록들(TB1, TB2) 내에서 개구 영역(OA) 및 비개구 영역(NOA)에 넓게 형성된다. 공통 전극(CE)은 터치 블록(TB) 단위로 형성되므로, 터치 블록들(TB1, TB2) 사이의 경계에서 분리된다. 예를 들어, 공통 전극(CE)은 터치 블록들(TB1, TB2) 경계에 위치한 데이터 라인(DL)과 중첩하지 않도록 배치될 수 있다. 그러나 본 실시 예가 이로써 한정되지 않는다.
일 실시 예에서, 공통 전극(CE)은 적어도 일 영역에서 개구부를 포함할 수 있다. 예를 들어, 공통 전극(CE)은 드레인 전극(DE)과 화소 전극(PE)이 컨택되는 영역에서 개구부를 가질 수 있다. 그에 따라, 드레인 전극(DE)과 화소 전극(PE) 사이에서 형성되는 전계의 영향이 공통 전극(CE)에 미치는 것이 방지될 수 있다.
본 실시 예에서, 공통 전극(CE)은 더미 라인(FL)과 전기적으로 연결된다. 그에 따라, 한 프레임 내의 표시 기간 동안 공통 전극(CE)으로 인가되는 공통 전압이 더미 라인(FL)으로 전달되어, 더미 라인(FL)의 전압이 안정화될 수 있다. 실시 예에 따라, 공통 전극(CE)은 컨택홀을 통해 더미 라인(FL)과 직접 컨택되거나, 후술되는 브릿지 전극(BRE)을 경유하여 더미 라인(FL)에 전기적으로 연결될 수 있다.
공통 전극(CE) 상에는 제3 패시베이션층(PAS3)에 형성될 수 있다. 제1 내지 제3 패시베이션층(PAS1, PAS2, PAS3)은 커버되는 소자들을 보호하기 위한 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.
제3 패시베이션층(PAS3) 상에는 화소 전극(PE)이 형성될 수 있다. 화소 전극(PE)은 대체로 개구 영역(OA)에 형성되며, 개구 영역으로부터 비개구 영역(NOA)까지 확장되어 배치될 수 있다. 일 실시 예에서, 화소 전극(PE)은 동일한 간격으로 나란히 배치되는 가지부(PEa)들 및 가지부(PEa)들을 연결하는 줄기부(PEb)를 포함할 수 있다. 화소 전극(PE)은 컨택홀을 통해 드레인 전극(DE)과 전기적으로 연결된다.
본 실시 예에서, 제3 패시베이션층(PAS3) 상에 브릿지 전극(BRE)이 더 형성될 수 있다. 브릿지 전극(BRE)은 비개구 영역(NOA)에 형성되며, 화소 전극(PE)과 이격된 아일랜드 형태의 전극일 수 있다. 브릿지 전극(BRE)은 일 영역이 공통 전극(CE)과 연결되고 다른 일 영역이 더미 라인(FL)에 연결된다. 이러한 브릿지 전극(BRE)은 공통 전극(CE)과 더미 라인(FL)을 전기적으로 연결시킬 수 있다.
상기와 같이 본 실시 예에서는, 더미 라인(FL)과 공통 전극(CE)을 연결하여, 표시 기간 동안 공통 전극(CE)으로 인가되는 공통 전압이 더미 라인(FL)에 동일하게 인가되게 한다. 그러면, 더미 라인(FL)의 전위가 공통 전압으로 안정화되어, 더미 라인(FL)에서 발생하는 전계 효과에 의한 세로띠 불량이 개선될 수 있다.
제3 패시베이션층(PAS3) 상에는 제4 패시베이션층(PAS4)이 마련되어 하부 소자들을 커버할 수 있다.
상기에서는, 터치 블록들(TB1, TB2)의 경계에서, 서브 화소들(PX1, PX2) 사이의 비개구 영역(NOA)에 형성되는 더미 라인(FL)을 공통 전극(CE)과 연결하는 것으로 설명하였으나, 본 실시 예는 이로써 한정되지 않는다. 즉, 다양한 실시 예들에서, 터치 블록들(TB1, TB2) 내부에 배치되는 서브 화소(PX)들의 비개구 영역(NOA)에 형성되는 더미 라인(FL)을 공통 전극(CE)과 연결하여 전압을 안정화시킬 수 있다. 이하에서 이러한 실시 예를 보다 구체적으로 설명한다.
도 8은 다른 실시 예에 따른 서브 화소의 레이아웃을 나타낸 평면도이다. 도 9는 도 8의 BB 영역을 확대한 평면도이다. 도 10은 도 9의 III-III' 선에 따른 단면도이다. 도 11은 도 9의 VI-VI' 선에 따른 단면도이다. 여기서, 도 8 내지 도 11에 도시된 서브 화소들(PX3, PX4)은 하나의 터치 블록(TB) 내에서 인접하게 배치되는 서브 화소들(PX3, PX4)이다.
도 8 내지 도 11을 함께 참조하면, 일 실시 예에 따른 서브 화소들(PX3, PX4) 각각은 공통 전극(CE) 사이의 전계에 의해 영상이 표시되는 개구 영역(OA) 및 개구 영역(OA)의 화소 전극(PE)과 공통 전극(CE)의 구동을 위한 구동 소자, 예를 들어, 박막 트랜지스터(TFT)가 배치되고 개구 영역을 둘러싸는 비개구 영역(NOA)을 포함한다.
개구 영역에는 화소 전극(PE)과 공통 전극(CE)이 배치된다.
화소 전극(PE)은 한 프레임 내의 표시 기간 동안 공통 전압이 인가되는 공통 전극(CE)과 전계를 형성한다. 화소 전극(PE)은 동일한 간격으로 나란히 배치되는 가지부(PEa)들 및 가지부(PEa)들을 연결하는 줄기부(PEb)를 포함한다. 화소 전극(PE)은 대체로 개구 영역(OA)에 형성되며, 개구 영역(OA)으로부터 비개구 영역(NOA)까지 확장되어 배치될 수 있다.
공통 전극(CE)은 터치 블록(TB) 내에 넓게 형성될 수 있다.
비개구 영역(NOA)에는 데이터 라인(DL), 게이트 라인(GL), 박막 트랜지스터(TFT)가 배치될 수 있다.
데이터 라인(DL)은 서브 화소들(PX1, PX2) 사이의 비개구 영역(NOA)에서 제2 방향(DR2)을 따라 연장된다. 게이트 라인(GL)은 서브 화소들(PX1, PX2)의 비개구 영역(NOA)을 가로지르도록 제1 방향(DR1)을 따라 연장된다. 본 실시 예의 설명을 명확히 하기 위해 센싱 라인(SL)은 도시가 생략되었다. 그러나 서브 화소들(PX1, PX2) 사이의 비개구 영역(NOA)에 센싱 라인(SL)이 배치될 수 있다. 센싱 라인(SL)은 데이터 라인(DL)과 중첩하여 배치될 수 있다.
박막 트랜지스터(TFT)는 게이트 라인(GL)과 연결되는 게이트 전극(GE), 데이터 라인(DL)과 연결되는 소스 전극(SE) 및 소스 전극(SE)과 이격하여 배치된 드레인 전극(DE)을 포함한다. 박막 트랜지스터(TFT)의 드레인 전극(DE)은 컨택홀을 통해 화소 전극(PE)과 연결될 수 있다.
일 실시 예에서, 서브 화소들(PX3, PX4) 각각은 더미 라인(FL)을 더 포함할 수 있다. 더미 라인(FL)은 서브 화소들(PX3, PX4) 사이의 비개구 영역(NOA)에서 제2 방향(DR2)으로 연장된다. 더미 라인(FL)은 데이터 라인(DL)에 중첩하여 배치될 수 있다. 더미 라인(FL)은 공통 전극(CE)과 연결되어, 표시 기간 동안 공통 전극(CE)으로 인가되는 공통 전압을 동일하게 인가받는다.
이하에서, 도 10 및 도 11을 참조하여 상술한 서브 화소들(PX3, PX4)의 구체적인 적층 구조를 상세히 설명한다.
기판(SUB)은 표시 패널(50)의 베이스 기재로서, 투광성 기판일 수 있다. 기판(SUB)은 유리 또는 강화 유리를 포함하는 경성 기판(rigid substrate) 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다.
기판(SUB) 상에는 개구 영역(OA)과 비개구 영역(NOA)이 형성된다. 개구 영역(OA)은 화소 전극(PE)과 공통 전극(CE) 사이의 전계에 따라 영상이 표시되는 영역으로 정의될 수 있다. 비개구 영역(NOA)은 개구 영역(OA)의 화소 전극(PE)과 공통 전극(CE)의 구동을 위한 구동 소자, 예를 들어, 박막 트랜지스터(TFT) 및 배선들이 배치되는 영역으로 정의될 수 있다.
기판(SUB) 상에는 광 차단층(LS)이 형성될 수 있다. 광 차단층(LS)은 박막 트랜지스터(TFT)의 반도체 패턴, 특히 액티브층(ACT)의 채널 영역과 평면 상에서 중첩하도록 배치되어, 외부광으로부터 산화물 반도체 소자를 보호할 수 있다.
버퍼층(BUF)은 광 차단층(LS)을 커버한다. 버퍼층(BUF)은 기판(SUB)으로부터 이온이나 불순물이 확산되는 것을 방지하고, 수분 침투를 차단할 수 있다.
버퍼층(BUF) 상에는 액티브층(ACT)이 형성된다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 액티브층(ACT)은 p형 또는 n형의 불순물을 포함하는 소스 영역 및 드레인 영역, 그리고 소스 영역과 드레인 영역 사이에 형성된 채널을 포함할 수 있다.
액티브층(ACT) 상에는 게이트 절연층(GI)이 형성될 수 있다. 게이트 절연층(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
게이트 절연층(GI) 상에는 제1 도전층이 형성된다. 제1 도전층은 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 대응되는 액티브층(ACT)의 채널 상에 중첩하여 배치될 수 있다. 게이트 전극(GE)은 게이트 전극(GE)과 전기적으로 연결되는 배선과 일체로 형성되어 하나의 패턴을 구성할 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 라인(GL)의 분기된 영역일 수 있다.
절연층(IL)은 제1 도전층을 커버할 수 있다. 절연층(IL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
절연층(IL) 상에는 제2 도전층이 형성된다. 제2 도전층은 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 또한, 제2 도전층은 데이터 라인(DL)을 더 포함할 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 액티브층(ACT)의 소스 영역과 드레인 영역에 각각 연결될 수 있다. 일 실시 예에서, 소스 전극(SE)과 드레인 전극(DE) 중 적어도 하나는 전기적으로 연결되는 배선과 일체로 형성되어 하나의 패턴을 구성할 수 있다. 예를 들어, 소스 전극(SE)은 데이터 라인(DL)의 분기된 영역일 수 있다.
평탄화층(PAC)은 제2 도전층을 커버한다. 평탄화층(PAC)은 하부 구조의 단차를 완화시키기 위해 마련될 수 있다. 평탄화층(PAC)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 구성될 수 있다.
본 실시 예의 설명을 명확히 하기 위해 도시가 생략되었으나, 평탄화층(PAC) 상에는 센싱 라인(SL)이 형성될 수 있다. 센싱 라인(SL)은 예를 들어 제1 내지 제3 서브 센싱 라인들(SL1, SL2, SL3)로 구성될 수 있다. 제1 내지 제3 서브 센싱 라인들(SL1, SL2, SL3) 중 적어도 일부 또는 전부가 데이터 라인(DL)과 중첩하여 배치될 수 있다. 센싱 라인(SL)은 제1 패시베이션층(PAS1)에 의해 커버될 수 있다.
본 실시 예에서, 제1 패시베이션층(PAS1) 상에는 제3 도전층이 형성된다. 제3 도전층은 더미 라인(FL)을 포함할 수 있다. 더미 라인(FL)은 데이터 라인(DL)과 중첩하여 배치될 수 있다. 더미 라인(FL)은 제2 패시베이션층(PAS2)에 의해 커버될 수 있다. 본 실시 예에서 더미 라인(FL)은 후술되는 공통 전극(CE)과 전기적으로 연결될 수 있다.
제2 패시베이션층(PAS2) 상에는 공통 전극(CE)이 형성된다. 공통 전극(CE)은 터치 블록(TB) 내에서 개구 영역(OA) 및 비개구 영역(NOA)에 넓게 형성된다. 일 실시 예에서, 공통 전극(CE)은 적어도 일 영역에서 개구부를 포함할 수 있다. 예를 들어, 공통 전극(CE)은 드레인 전극(DE)과 화소 전극(PE)이 컨택되는 영역에서 개구부를 가질 수 있다. 그에 따라, 드레인 전극(DE)과 화소 전극(PE) 사이에서 형성되는 전계의 영향이 공통 전극(CE)에 미치는 것이 방지될 수 있다.
본 실시 예에서, 공통 전극(CE)은 더미 라인(FL)과 전기적으로 연결된다. 그에 따라, 한 프레임 내의 표시 기간 동안 공통 전극(CE)으로 인가되는 공통 전압이 더미 라인(FL)으로 전달되어, 더미 라인(FL)의 전압이 안정화될 수 있다. 실시 예에 따라, 공통 전극(CE)은 더미 라인(FL)과 직접 컨택되거나, 후술되는 브릿지 전극(BRE)을 경유하여 더미 라인(FL)에 전기적으로 연결될 수 있다.
공통 전극(CE) 상에는 제3 패시베이션층(PAS3)에 형성될 수 있다. 제1 내지 제3 패시베이션층(PAS1, PAS2, PAS3)은 커버되는 소자들을 보호하기 위한 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.
제3 패시베이션층(PAS3) 상에는 화소 전극(PE)이 형성될 수 있다. 화소 전극(PE)은 대체로 개구 영역(OA)에 형성되며, 개구 영역으로부터 비개구 영역(NOA)까지 확장되어 배치될 수 있다. 일 실시 예에서, 화소 전극(PE)은 동일한 간격으로 나란히 배치되는 가지부(PEa)들 및 가지부(PEa)들을 연결하는 줄기부(PEb)를 포함할 수 있다. 화소 전극(PE)은 컨택홀을 통해 드레인 전극(DE)과 전기적으로 연결된다.
본 실시 예에서, 제3 패시베이션층(PAS3) 상에 브릿지 전극(BRE)이 더 형성될 수 있다. 브릿지 전극(BRE)은 비개구(NOA) 영역에 형성되며, 화소 전극(PE)과 이격된 아일랜드 형태의 전극일 수 있다. 브릿지 전극(BRE)은 일 영역이 공통 전극(CE)과 연결되고 다른 일 영역이 더미 라인(FL)에 연결된다. 이러한 브릿지 전극(BRE)은 공통 전극(CE)과 더미 라인(FL)을 전기적으로 연결시킬 수 있다.
상기와 같이 본 실시 예에서는, 더미 라인(FL)과 공통 전극(CE)을 연결하여, 표시 기간 동안 공통 전극(CE)으로 인가되는 공통 전압이 더미 라인(FL)에 동일하게 인가되게 한다. 그러면, 더미 라인(FL)의 전위가 공통 전압으로 안정화되어, 더미 라인(FL)에서 발생하는 전계 효과에 의한 세로띠 불량이 개선될 수 있다.
제3 패시베이션층(PAS3) 상에는 제4 패시베이션층(PAS4)이 마련되어 하부 소자들을 커버할 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 표시 장치
10: 타이밍 제어부
20: 게이트 구동부
30: 데이터 구동부
40: 터치 구동부
50: 표시 패널

Claims (15)

  1. 개구 영역에 배치된 화소 전극;
    상기 화소 전극과 적어도 일 영역이 중첩하도록 배치되는 공통 전극;
    상기 개구 영역을 둘러싸는 비개구 영역에서 제1 방향으로 연장되고, 상기 화소 전극에 게이트 신호를 전달하는 게이트 라인;
    상기 비개구 영역에서 상기 제1 방향과 상이한 제2 방향으로 연장되고, 상기 화소 전극에 데이터 신호를 전달하는 데이터 라인; 및
    상기 비개구 영역에서 상기 데이터 라인과 중첩하여 배치되고, 상기 공통 전극에 전기적으로 연결되는 더미 라인을 포함하는, 표시 장치.
  2. 제1항에 있어서, 상기 더미 라인은,
    한 프레임의 표시 기간 동안 상기 공통 전극으로 전달되는 공통 전압을 인가받는, 표시 장치.
  3. 제1항에 있어서, 상기 더미 라인은,
    상기 데이터 라인과 상기 화소 전극 사이에 형성된, 표시 장치.
  4. 제1항에 있어서,
    상기 공통 전극 및 상기 더미 라인을 연결하는 브릿지 전극을 더 포함하는, 표시 장치.
  5. 제4항에 있어서,
    상기 브릿지 전극과 상기 화소 전극은 동일한 층에 배치되는, 표시 장치.
  6. 제5항에 있어서, 상기 브릿지 전극은,
    상기 화소 전극과 분리된 아일랜드 형태의 전극인, 표시 장치.
  7. 제1항에 있어서, 상기 공통 전극은,
    각각이 복수의 서브 화소들을 포함하는 터치 블록들에 대해 각각 형성되는, 표시 장치.
  8. 제7항에 있어서,
    상기 복수의 서브 화소들 중 상기 터치 블록들 사이의 경계에 배치되는 상기 더미 라인이, 상기 공통 전극에 전기적으로 연결되는, 표시 장치.
  9. 제1항에 있어서,
    상기 비개구 영역에서 상기 제2 방향으로 연장되고, 상기 공통 전극에 공통 전압 또는 터치 스캔 전압을 전달하는 센싱 라인을 더 포함하는, 표시 장치.
  10. 개구 영역 및 상기 개구 영역을 둘러싸는 비개구 영역이 정의되는 기판;
    상기 기판 상에 배치되고, 상기 비개구 영역에서 제1 방향으로 연장되는 게이트 라인을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되고, 상기 비개구 영역에서 상기 제1 방향과 상이한 제2 방향으로 연장되는 데이터 라인을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치되고, 상기 비개구 영역에서 상기 데이터 라인에 중첩하여 배치되는 더미 라인;
    상기 개구 영역에서 상기 제2 도전층 상에 배치되는 공통 전극; 및
    상기 개구 영역에서 상기 공통 전극 상에 배치되는 화소 전극을 포함하되,
    상기 더미 라인은,
    상기 공통 전극과 전기적으로 연결되는, 표시 장치.
  11. 제10항에 있어서,
    상기 비개구 영역에서 상기 공통 전극과 동일한 층에 배치되고, 상기 공통 전극 및 상기 더미 라인을 연결하는 브릿지 전극을 더 포함하는, 표시 장치.
  12. 제11항에 있어서, 상기 브릿지 전극은,
    상기 화소 전극과 분리된 아일랜드 형태의 전극인, 표시 장치.
  13. 제10항에 있어서, 상기 공통 전극은,
    각각이 복수의 서브 화소들을 포함하는 터치 블록들에 대해 각각 형성되는, 표시 장치.
  14. 제13항에 있어서,
    상기 복수의 서브 화소들 중 상기 터치 블록들 사이의 경계에 배치되는 상기 더미 라인이, 상기 공통 전극에 전기적으로 연결되는, 표시 장치.
  15. 서브 화소들, 각각이 상기 서브 화소들 중 하나 또는 복수 개에 대응하여 배치되는 공통 전극들 및 상기 공통 전극과 적어도 일 영역이 중첩하여 배치되는 화소 전극들이 배치된 표시 패널;
    상기 서브 화소들로 게이트 신호를 인가하는 게이트 구동부;
    상기 서브 화소들로 데이터 신호를 인가하는 데이터 구동부; 및
    상기 공통 전극들에 공통 전압 또는 터치 스캔 전압을 인가하는 터치 구동부를 포함하고,
    상기 표시 패널은,
    상기 화소 전극들에 게이트 신호를 전달하는 게이트 라인들,
    상기 화소 전극들에 데이터 신호를 전달하는 데이터 라인들; 및
    상기 데이터 라인들과 각각 중첩하여 배치되고, 상기 공통 전극들 중 적어도 하나에 전기적으로 연결되는 더미 라인들을 포함하는, 표시 장치.
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