KR20210081088A - 메모리 컨트롤러를 포함하는 스토리지 장치 - Google Patents

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KR20210081088A
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Abstract

본 기술은 메모리 장치의 동작을 제어하는 메모리 컨트롤러에 관한 것으로, 본 기술에 따른 향상된 신뢰도 및 성능을 갖는 메모리 컨트롤러는 호스트로부터 쓰기 요청 및 상기 쓰기 요청에 대응하는 제1 논리 어드레스를 수신하는 제1 코어 및 제2 논리 어드레스를 상기 메모리 장치에 포함된 메모리 셀의 위치를 나타내는 물리 어드레스로 변환하는 제2 코어를 포함하고, 상기 제1 코어는, 상기 제1 논리 어드레스를 상기 제2 논리 어드레스에 대응하도록 크기를 변환하는 논리 어드레스 처리 동작을 수행한다.

Description

메모리 컨트롤러를 포함하는 스토리지 장치{STORAGE DEVICE INCLUDING MEMORY CONTROLLER}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러를 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 메모리 장치(memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다.
불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
스토리지 장치는 입력 받는 전원에 이상이 발생하는 경우, 스토리지 장치에 저장된 데이터의 신뢰성을 확보하기 위한 보호 동작을 수행할 수 있다.
본 발명의 실시 예는 향상된 성능을 갖는 메모리 컨트롤러 및 메모리 컨트롤러를 포함하는 스토리지 장치를 제공한다.
본 발명의 실시 예에 따른 메모리 장치의 동작을 제어하는 메모리 컨트롤러는, 호스트로부터 쓰기 요청 및 상기 쓰기 요청에 대응하고, 제1 크기를 갖는 제1 논리 어드레스를 수신하고, 상기 제1 논리 어드레스를 상기 제1 크기와 다른 제2 크기를 갖는 제2 논리 어드레스로 변환하는 논리 어드레스 처리 동작을 수행하는 제1 코어; 및 상기 제2 논리 어드레스를 상기 메모리 장치에 포함된 메모리 셀의 위치를 나타내는 물리 어드레스로 변환하는 제2 코어를 포함하는, 메모리 컨트롤러.
본 발명의 실시 예에 따른 메모리 장치의 동작을 제어하는 메모리 컨트롤러는, 호스트로부터 쓰기 요청 및 상기 쓰기 요청에 대응하고, 제1 크기를 갖는 제1 논리 어드레스를 수신하고, 상기 제1 논리 어드레스를 상기 제1 크기와 다른 제2 크기를 갖는 제2 논리 어드레스로 변환하는 논리 어드레스 처리 동작을 수행하는 제1 코어; 및 상기 쓰기 요청 중에서 동일한 논리 어드레스에 대응되는 중복 쓰기 요청 중에서 일부를 무효로 처리하는 중복 요청 체크 동작을 수행하고, 상기 제2 논리 어드레스를 상기 메모리 장치에 포함된 메모리 셀의 위치를 나타내는 물리 어드레스로 변환하는 제2 코어를 포함한다.
본 발명의 실시 예에 따른 메모리 장치 및 상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하는 스토리지 장치는, 호스트로부터 둘 이상의 쓰기 요청들 및 상기 둘 이상의 쓰기 요청들에 각각 대응하는 프리 논리 어드레스들을 수신하는 제1 코어 및 메인 논리 어드레스를 이용하여 상기 메모리 장치에 포함된 메모리 셀에 대응하는 물리 어드레스를 획득하는 제2 코어를 포함하는 메모리 컨트롤러, 상기 메모리 장치에 저장될 데이터를 임시로 저장하는 버퍼 메모리 및 상기 메모리 컨트롤러로부터 수신한 커맨드에 응답하여 동작하는 메모리 장치를 포함하고, 상기 메모리 컨트롤러가 비정상적인 전력 상태를 감지하는 것에 응답하여, 상기 제2 코어는, 상기 메모리 장치가 수행 중인 동작을 취소하고, 상기 버퍼 메모리에 저장된 상기 메인 논리 어드레스에 대응하는 상기 물리 어드레스를 나타내는 맵핑 정보가 상기 메모리 장치에 저장되도록 덤프 동작을 수행하고, 상기 제1 코어는, 상기 제2 코어가 상기 덤프 동작을 수행하는 도중에, 상기 둘 이상의 쓰기 요청들에 각각 대응하는 프리 논리 어드레스들이 동일한 지 여부를 판단한다.
본 기술의 실시 예에 따르면, 향상된 성능을 갖는 메모리 컨트롤러 및 메모리 컨트롤러를 포함하는 스토리지 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 블록도이다.
도 2는 실시 예에 따른 제1 코어 및 제2 코어의 동작 내용을 상세히 설명하는 블록도이다.
도 3은 실시 예에 따른 제1 코어 및 제2 코어의 구성을 나타내는 블록도이다.
도 4는 제1 코어의 동작을 상세하게 설명하기 위한 도면이다.
도 5는 실시 예에 따른 PLP 정보(PLP_info)의 예시를 설명하기 위한 도면이다.
도 6은 제2 코어의 동작을 상세하게 설명하기 위한 도면이다.
도 7은 덤프 제어부의 동작을 설명하기 위한 도면이다.
도 8은 실시 예에 따른 제1 코어 및 제2 코어의 구성을 나타내는 블록도이다.
도 9는 제1 코어가 논리 어드레스 처리 동작 및 중복 요청 체크 동작을 수행하는 것을 설명하기 위한 순서도이다.
도 10은 제2 코어의 동작을 설명하기 위한 순서도이다.
도 11은 제1 코어 및 제2 코어의 동작을 설명하기 위한 순서도이다.
도 12는 본 발명의 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 13은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 컨트롤러(200)는 제1 코어(210) 및 제2 코어(220)를 포함할 수 있다.
스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC, 이하 MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC, 이하 TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 선택된 영역을 액세스한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미한다. 예를 들면, 메모리 장치(100)는 쓰기 동작(프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어한다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 펌웨어(FW)는 호스트(300)로부터 입력된 요청을 수신하거나 호스트(300)로 응답을 출력하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 어드레스(Logical Address, LA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(Logical Block Address, LBA)일 수 있고, 물리 어드레스는 물리 블록 어드레스(Physical Block Address, PBA)일 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
도 1을 참조하면, 메모리 컨트롤러(200)는 제1 코어(210) 및 제2 코어(220)를 포함할 수 있다. 제1 코어(210) 및 제2 코어(220)는 서로 독립적으로 메모리 컨트롤러(200)의 동작을 수행할 수 있다. 또는, 제1 코어(210) 및 제2 코어(220)는 독립적으로 메모리 컨트롤러(200)의 동작을 수행하면서, 동작의 진행 상태에 관한 정보를 서로 주고 받을 수 있다.
예를 들어, 제1 코어(210)는 호스트(300)로부터 입력된 요청을 수신하거나 호스트(300)로 응답을 출력하는 호스트 인터페이스 레이어(Host Interface Layer, HIL)에 대응하는 동작을 수행할 수 있다. 그리고 제2 코어(220)는 호스트(300)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(Flash Translation Layer, FTL)에 대응하는 동작을 수행할 수 있다. 또한, 제2 코어(220)는 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)에 대응하는 동작을 더 수행할 수 있다.
스토리지 장치(50)는 외부로부터 전력을 공급 받을 수 있다. 다양한 이유로, 스토리지 장치(50)에 공급되던 전력 상태가 비정상적일 수 있다. 비정상적인 전력 상태는 스토리지 장치(50)에 공급되던 전력이 끊어진 상태일 수 있다. 또는 비정상적인 전력 상태는 정상적인 전력 크기보다 더 작은 크기의 전력이 스토리지 장치(50)에 공급되는 상태일 수 있다. 이러한 비정상적인 전력 상태를 서든 파워 오프(sudden power off; 이하 'SPO')로 정의할 수 있다. 메모리 컨트롤러(200)는 SPO를 감지하고, 스토리지 장치(50)내의 보조 전력을 이용하여 전력 손실 보호(Power Loss Protection; 이하 'PLP') 동작을 수행할 수 있다. PLP 동작은 SPO가 감지되는 경우에 메모리 컨트롤러(200) 및 메모리 장치(100)에서 수행되는 동작일 수 있다. PLP 동작은 현재 메모리 장치(100)가 수행 중인 동작을 취소하는 동작 및 덤프 동작을 포함할 수 있다. 덤프 동작은 전력이 완전히 끊어지기 전에, 보조 전력이 공급되는 동안 메모리 장치(100)에 데이터를 저장하는 동작일 수 있다. 이 때, 메모리 장치(100)에 저장되는 데이터는 호스트(300)로부터 쓰기 요청된 데이터 또는 메타 데이터일 수 있다. 구체적으로, 스토리지 장치(50) 또는 메모리 컨트롤러(200)에 포함된 버퍼 메모리에 메타 데이터가 임시로 저장될 수 있다. 메타 데이터는 논리 어드레스와 물리 어드레스의 변환 관계를 나타내는 맵핑 정보를 포함할 수 있다. 맵핑 정보는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는데 필수적으로 필요한 정보이므로, 높은 신뢰도가 요구된다. 따라서, SPO가 감지된 경우, 맵핑 정보를 포함하는 메타 데이터가 호스트(300)로부터 쓰기 요청된 데이터보다 우선적으로 메모리 장치(100)에 저장될 수 있다.
SPO가 감지 되는 경우, 제1 코어(210) 및 제2 코어(220)는 데이터의 신뢰도를 확보하기 위한 동작을 수행할 수 있다.
다양한 실시 예에서, 제2 코어(220)가 메모리 장치(100)에 메타 데이터가 저장되도록 덤프 동작을 수행하는 동안에, 제1 코어(210)는 호스트(300)로부터 쓰기 요청 받은 데이터를 정리할 수 있다.
예를 들어, 호스트(300)가 사용하는 데이터의 어드레스 체계와 제2 코어(220)가 사용하는 데이터의 어드레스 체계가 다를 수 있다. 즉, 호스트(300)가 처리하는 데이터의 논리 블록 사이즈와 제2 코어(220)가 처리하는 데이터의 논리 블록 사이즈가 다를 수 있다. 이 때, 제1 코어(210)는 호스트(300)로부터 전달 받은 논리 어드레스를 제2 코어(220)가 사용할 논리 어드레스에 대응하는 크기로 변환하는 논리 어드레스 처리 동작을 수행할 수 있다. 호스트(300)로부터 전달 받은 논리 어드레스는 프리 논리 어드레스로 정의할 수 있다. 그리고 제2 코어(220)가 사용할 논리 어드레스는 메인 논리 어드레스로 정의할 수 있다. 또한, 제1 코어(210)는 호스트(300)로부터 수신한 요청들 중에서 아직 처리되지 않은 요청이 있는 경우에, 동일한 논리 어드레스에 대한 요청이 다시 수신된 경우, 이전에 수신한 요청은 불필요한 요청으로 판단할 수 있다. 그리고, 이전에 수신한 요청에 대한 리소스를 해제하는 중복 요청 체크 동작을 수행할 수 있다. 실시 예에 관한 상세한 내용은 후술하는 도면들을 통해 설명될 것이다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 실시 예에 따른 제1 코어 및 제2 코어의 동작 내용을 상세히 설명하는 블록도이다.
도 2를 참조하면, 호스트(300)는 메모리 컨트롤러(200)에 데이터 및 요청을 제공할 수 있다. 호스트(300)로부터 수신한 요청은 쓰기 요청 또는 리드 요청 중에 적어도 하나를 포함할 수 있다. 이하에서는 설명의 편의를 위해서 쓰기 요청인 경우를 예시적으로 설명한다. 메모리 컨트롤러(200)는 쓰기 요청에 응답하여 호스트(300)로부터 수신한 데이터가 메모리 장치(100)에 저장되도록 메모리 장치(100)를 제어할 수 있다.
메모리 컨트롤러(200)는 제1 코어(210), 제2 코어(220) 및 버퍼 메모리(230)를 포함할 수 있다. 도 2를 참조하면, 버퍼 메모리(230)는 메모리 컨트롤러(200)에 포함된 것으로 도시되었으나, 다양한 실시 예에서, 버퍼 메모리(230)는 메모리 컨트롤러(200)의 외부에 위치하면서, 스토리지 장치(50)의 내부에 위치할 수 있다. 제1 코어(210) 및 제2 코어(220)는 버퍼 메모리(230)에 접근할 수 있고, 버퍼 메모리(230)에 데이터를 임시로 저장하거나, 임시로 저장된 데이터를 다양한 방법으로 처리할 수 있다.
SPO가 감지 되지 않은 상황에서, 호스트(300)는 쓰기 요청 및 데이터를 메모리 컨트롤러(200)에 제공할 수 있다. 제1 코어(210)는 호스트(300)로부터 쓰기 요청 및 데이터를 수신하고, 데이터가 버퍼 메모리(230)에 임시로 저장되도록 버퍼 메모리(230)를 제어할 수 있다. 그리고 호스트(300)로부터 수신한 쓰기 요청을 제1 코어(210)의 큐(미도시)에 추가할 수 있다. 제1 코어(210)의 큐(미도시)는 호스트(300)로부터 수신하는 요청들을 순차적으로 또는 미리 정해진 규칙에 따라서 저장할 수 있다. 호스트(300)로부터 수신한 복수의 요청들을 큐(미도시)에 추가함으로써 스토리지 장치(50)의 응답 속도를 빠르게 향상시킬 수 있다. 호스트(300)로부터 쓰기 요청 및 데이터를 정상적으로 수신하면 제1 코어(210)는 제2 코어(220)에 요청 완료 정보를 제공할 수 있다. 제2 코어(220)는 제1 코어(210)로부터 요청 완료 정보를 수신하고, 호스트(300)의 쓰기 요청을 수행하기 위한 동작을 수행할 수 있다. 예를 들어, 메모리 장치(100)에 제공할 커맨드를 제2 코어(220)의 큐(미도시)에 추가할 수 있다. 메모리 장치(100)에 제공할 커맨드는 호스트(300)로부터 수신한 쓰기 요청을 수행하기 위한 쓰기 커맨드를 포함할 수 있다. 그리고, 호스트(300)로부터 수신한 쓰기 요청 이외에, 배경 동작(background operation)을 수행하기 위한 커맨드를 포함할 수 있다. 예를 들어, 호스트(300)로부터 수신한 논리 어드레스를 메모리 장치(100)의 저장 위치를 나타내는 물리 어드레스로 변환할 수 있다. 이 때, 사용되는 맵핑 정보는 버퍼 메모리(230)의 일부 영역에 저장되어 있을 수 있다. 맵핑 정보는 호스트(300)로부터 수신한 쓰기 요청 이외에도 배경 동작(background operation)을 수행하면서 계속적으로 갱신될 수 있다. 갱신된 맵핑 정보는 스토리지 장치(50)의 신뢰도에 중요한 요소이므로 주기적으로 또는 특정한 시기에 메모리 장치(100)에 제공될 수 있다. 즉, 제2 코어(220)의 큐(미도시)에는 맵핑 정보를 메모리 장치(100)에 저장하기 위한 커맨드 또한 포함될 수 있다. 제2 코어(220)는 버퍼 메모리(230)에 임시로 저장된 데이터가 메모리 장치(100)에 저장되도록 쓰기 커맨드를 제공할 수 있다. 메모리 장치(100)는 제2 코어(220)의 커맨드에 응답하여 버퍼 메모리(230)에 저장된 데이터를 메모리 장치(100)의 물리 어드레스에 대응하는 메모리 블록(또는 페이지)에 저장할 수 있다.
SPO가 감지된 상황에서, 제1 코어(210)를 SPO를 감지하고 제2 코어(220)에 이를 알릴 수 있다. 그리고 제1 코어(210)는 호스트(300)로부터 정상적으로 수신한 쓰기 요청과 데이터를 확인하고, 이를 제1 코어(210)의 큐(미도시)에 추가할 수 있다. 또한 제1 코어(210)의 메타 데이터를 큐(미도시)에 더 추가할 수 있다. 제1 코어(210)의 메타 데이터는 제1 코어(210)의 동작에 이용되는 펌웨어(firmware)에 관한 데이터일 수 있다. 그리고 제1 코어(210)는 제1 코어(210)의 큐(미도시)에 포함된 모든 정보를 제2 코어(220)에 제공할 수 있다.
실시 예에서, 제1 코어(210)는 SPO가 감지된 후에, 논리 어드레스 처리 동작 및 중복 요청 체크 동작을 수행할 수 있다. 예를 들어, 제1 코어(210)는 호스트(300)로부터 전달 받은 논리 어드레스를 제2 코어(220)가 사용할 논리 어드레스에 대응하는 크기로 변환하는 논리 어드레스 처리 동작을 수행할 수 있다. 또는, 제1 코어(210)는 호스트(300)로부터 이전에 수신한 요청과 동일한 논리 어드레스에 대한 요청을 다시 수신하였는지 판단하고, 이전에 수신한 요청에 대한 리소스를 해제하는 중복 요청 체크 동작을 수행할 수 있다. 구체적으로, 호스트(300)가 특정한 논리 어드레스에 대한 쓰기 요청을 메모리 컨트롤러(200)에 제공하였으나, 다시 동일한 논리 어드레스에 대해서 쓰기 요청을 메모리 컨트롤러(200)에 제공한 경우, 이전에 입력된 쓰기 요청은 불필요한 것일 수 있다. 그리고 제1 코어(210)는 이를 판단하고, 이전에 입력된 쓰기 요청에 대한 리소스를 해제할 수 있다. 리소스가 해제되는 것은 이전에 입력된 쓰기 요청을 불필요한 것으로 보고, 해당 쓰기 요청을 무효로 처리되는 것을 의미할 수 있다. 또한, 리소스가 해제되는 것은 무효로 처리한 쓰기 요청에 대응한 데이터가 임시로 저장되어 있던 버퍼 메모리(230)의 영역에, 다른 데이터가 저장될 수 있도록 버퍼 메모리(230)가 제어되는 것을 의미할 수 있다. 상술한 논리 어드레스 처리 동작 및 중복 요청 체크 동작의 순서는 바뀔 수 있다. 즉, 중복 요청 체크 동작이 먼저 수행되고, 논리 어드레스 처리 동작이 나중에 수행될 수도 있다.
실시 예에서, 제1 코어(210)는 제2 코어(220)에 SPO가 감지되었음을 알리고, 제2 코어(220)는 이에 대응하여 PLP 동작을 수행할 수 있다. 예를 들어, 메모리 장치(100)가 수행 중인 동작들을 취소할 수 있다. 메모리 장치(100)는 호스트(300)로부터 수신한 데이터 및 맵핑 정보를 포함하는 메타 데이터를 저장하는 동작을 수행 중일 수 있다. 메모리 장치(100)는 동작들을 취소하고, 그 중에서, 맵핑 정보를 포함하는 메타 데이터를 메모리 장치(100)에 저장하는 덤프 동작을 수행할 수 있다. 저장되는 데이터의 양에 따라서 덤프 동작에 소요되는 시간이 길어지거나 짧아질 수 있다. 실시 예에서, 제2 코어(220)가 PLP 동작을 수행하는 동안에 제1 코어(210)는 논리 어드레스 처리 동작 또는 중복 요청 체크 동작 중에서 적어도 하나를 수행할 수 있다. 즉, 동시에 제1 코어(210) 및 제2 코어(220)가 동작하므로, 긴급한 상황에서 처리 효율이 높아질 수 있다.
제1 코어(210)는 논리 어드레스 처리 동작 및 중복 요청 체크 동작에 관한 정보인 PLP 정보(PLP_Info)를 제2 코어(220)에 제공할 수 있다. 제2 코어(220)는 PLP 정보(PLP_Info)를 수신하고, 제1 코어(210)가 논리 어드레스 처리 동작 및 중복 요청 체크 동작을 완료하였는지 여부를 확인할 수 있다. 만약 PLP 정보(PLP_Info)가 논리 어드레스 처리 동작 및 중복 요청 체크 동작 중에서 적어도 하나를 완료하지 않았음을 나타내는 경우에, 제2 코어(220)는 완료되지 않은 동작을 수행할 수 있다. 이후에 제2 코어(220)는 논리 어드레스를 물리 어드레스로 변환할 수 있다. 그리고, 제2 코어(220)는 버퍼 메모리(230)에 저장된 데이터가 물리 어드레스에 대응되는 메모리 블록(또는 페이지)에 저장되도록 쓰기 커맨드 및 데이터를 메모리 장치(100)에 제공할 수 있다.
다른 실시 예에서, 제1 코어(210)는 제2 코어(220)가 PLP 동작을 수행하는 동안에 논리 어드레스 동작, 중복 요청 체크 동작을 수행할 수 있고, 또한 제1 코어(210)는 논리 어드레스를 물리 어드레스로 변환할 수 도 있다. 제1 코어(210)가 논리 어드레스를 물리 어드레스로 변환하는 경우에, 제2 코어(220)에 이를 알려줄 수 있다.
도 3은 실시 예에 따른 제1 코어 및 제2 코어의 구성을 나타내는 블록도이다.
도 3을 참조하면, 제1 코어(210)는 SPO 감지부(211), 제1 PLP 관리부(212), 논리 어드레스 처리부(213), 중복 요청 체크부(214) 및 제1 코어 큐(215)를 포함할 수 있다.
SPO 감지부(211)는 비정상적인 전력 상태를 나타내는 SPO를 감지할 수 있다. 그리고 제1 PLP 관리부(212)를 통해서 SPO가 감지되었음을 나타내는 SPO 정보(SPO_detect)를 제2 코어(220)에 제공할 수 있다.
제1 PLP 관리부(212)는 논리 어드레스 처리부(213)의 동작을 제어하고, 논리 어드레스 처리 동작의 완료 여부를 나타내는 정보를 수신할 수 있다. 또한, 제1 PLP 관리부(212)는 중복 요청 체크부(214)의 동작을 제어하고, 중복 요청 체크 동작의 완료 여부를 나타내는 정보를 수신할 수 있다. 제1 PLP 관리부(212)는 제1 코어 큐(215)에 포함된 요청들을 제2 코어(220)에 제공할 수 있다. 제1 PLP 관리부(212)는 논리 어드레스 처리부(213) 및 중복 요청 체크부(214)의 동작의 결과를 나타내는 정보를 포함하는 PLP 정보(PLP_info)를 제2 코어(220)에 제공할 수 있다.
논리 어드레스 처리부(213)는 호스트로부터 수신한 논리 어드레스의 크기를 제2 코어(220)가 사용하는 논리 어드레스의 크기에 대응하도록 변환하는 논리 어드레스 처리 동작을 수행할 수 있다. 그리고 논리 어드레스 처리부(213)는 논리 어드레스 처리 동작이 완료되었는지를 나타내는 정보를 제1 PLP 관리부(212)에 제공할 수 있다.
중복 요청 체크부(214)는 호스트(300)로부터 이전에 수신한 요청과 동일한 논리 어드레스에 대한 요청을 다시 수신하였는지 판단하고, 이전에 수신한 요청에 대한 리소스를 해제하는 중복 요청 체크 동작을 수행할 수 있다. 그리고 중복 요청 체크부(214)는 중복 요청 체크 동작이 완료되었는지를 나타내는 정보를 제1 PLP 관리부(212)에 제공할 수 있다.
제1 코어 큐(215)는 호스트로부터 수신한 요청을 포함할 수 있다. 호스트로부터 수신하는 요청들은 순차적으로 또는 미리 정해진 규칙에 따라서 제1 코어 큐(215)에 추가될 수 있다. 제1 코어 큐(215)에 추가된 요청들은 순차적으로 또는 미리 정해진 규칙에 따라서 수행될 수 있다. 즉, 호스트로부터 수신한 하나 이상의 요청들이 제1 코어 큐(215)에 추가됨으로써 스토리지 장치(50)의 응답 속도를 빠르게 향상시킬 수 있다.
제2 코어(220)는 덤프 제어부(221), 제2 PLP 관리부(222), 어드레스 변환부(223) 및 제2 코어 큐(224)를 포함할 수 있다.
덤프 제어부(221)는 보조 전력이 공급되는 동안 메모리 장치(100)에 데이터를 저장하는 덤프 동작을 수행할 수 있다. 이 때, 메모리 장치(100)에 저장되는 데이터는 호스트로부터 쓰기 요청된 데이터 또는 맵핑 정보를 포함하는 메타 데이터일 수 있다.
제2 PLP 관리부(222)는 제1 PLP 관리부(212)로부터 SPO 정보(SPO_detect) 및 PLP 정보(PLP_info)를 수신할 수 있다. 제2 PLP 관리부(222)는 SPO 정보(SPO_detect)를 수신하고, 덤프 제어부(221)의 동작을 제어할 수 있다. 제2 PLP 관리부(222)는 어드레스 변환부(223)의 동작을 제어할 수 있다. 제2 PLP 관리부(222)는 제2 코어 큐(224)에 요청을 추가하거나 무효로 처리할 수 있다. 즉, SPO 정보(SPO_detect)를 수신하고, 메모리 장치(100)의 현재 수행 중인 동작에 대응하는 요청을 무효로 처리할 수 있다. 그리고, 맵핑 데이터를 포함하는 메타 데이터를 메모리 장치에 저장하기 위한 요청이 제2 코어 큐(224)에 추가될 수 있다. 또한, 제1 코어로부터 제공받은 요청이 제2 코어 큐(224)에 추가될 수 있다.
도 4는 제1 코어의 동작을 상세하게 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 컨트롤러(200)는 제1 코어(210), 제2 코어(220) 및 버퍼 메모리(230)를 포함할 수 있다. 제1 코어(210)는 SPO 감지부(211), 제1 PLP 관리부(212), 논리 어드레스 처리부(213), 중복 요청 체크부(214) 및 제1 코어 큐(215)를 포함할 수 있다. 논리 어드레스 처리부(213)는 블록 관리부(216) 및 블록 변환부(217)를 포함할 수 있다. 제2 코어(220)는 제2 PLP 관리부(222)를 포함할 수 있다. 버퍼 메모리(230)는 메모리 컨트롤러(200)에 포함된 것으로 도시되어 있으나, 다양한 실시 예에서 버퍼 메모리(230)는 메모리 컨트롤러(200)의 외부에 위치하면서, 스토리지 장치(50)의 내부에 위치할 수 있다. 버퍼 메모리(230)는 휘발성 메모리 장치일 수 있다.
SPO 감지부(211)는 비정상적인 전력 상태를 나타내는 SPO를 감지할 수 있다. 그리고 제1 PLP 관리부(212)를 통해서 SPO가 감지되었음을 나타내는 SPO 정보(SPO_detect)를 제2 코어(220)에 제공할 수 있다.
제2 PLP 관리부(222)는 SPO 정보(SPO_detect)를 수신할 수 있다. 그리고 제2 코어(220)는 SPO 정보(SPO_detect)에 응답하여 PLP 동작을 수행할 수 있다. PLP 동작은 메모리 장치가 수행 중인 동작을 취소하는 동작 및 맵핑 정보를 포함하는 메타 데이터를 메모리 장치에 저장하는 덤프 동작을 포함할 수 있다. 제2 코어(220)가 PLP 동작을 수행하는 동안에 제1 코어(210)에서는 논리 어드레스 처리 동작 및 중복 요청 체크 동작이 수행될 수 있다. 즉, 실시 예에 따르면 제1 코어(210) 및 제2 코어(220)가 동시에 독립적인 동작들을 수행할 수 있다. 따라서 SPO가 감지된 이후 짧은 시간 동안에 메타 데이터 및 호스트로부터 쓰기 요청된 데이터가 메모리 장치에 저장될 수 있다. 실시 예에 따르면, SPO가 감지된 이후 제1 코어(210) 및 제2 코어(220)가 동시에 독립적인 동작들을 수행할 수 있으므로, 보조 전력이 공급되어야 하는 시간이 더 짧아질 수 있다. 따라서, 더 작은 양의 보조 전력을 공급하는 보조 전원만으로도 데이터의 신뢰도를 보장할 수 있다.
구체적으로, 제1 PLP 관리부(212)는 논리 어드레스 처리부(213)의 동작을 제어할 수 있다. 블록 관리부(216)는 호스트로부터 전달 받은 논리 어드레스의 크기가 제2 코어(220)가 사용할 논리 어드레스의 크기와 동일한 지 여부를 판단할 수 있다. 예를 들어, 호스트가 제공하는 요청에 대응하는 논리 어드레스 512바이트(byte)일 수 있다. 그리고 제2 코어(220)가 처리하는 논리 어드레스는 1킬로바이트(Kbyte)일 수 있다. 예를 든 것처럼 서로 크기가 다르다면, 블록 관리부(216)는 호스트로부터 전달 받은 논리 어드레스의 크기가 제2 코어(220)가 처리하는 논리 어드레스의 크기에 대응하도록 변환하는 논리 어드레스 처리 동작을 수행할 수 있다. 다른 예에서, 호스트가 제공하는 요청에 대응하는 논리 어드레스의 크기와 제2 코어(220)가 처리하는 논리 어드레스의 크기가 동일할 수 있다. 이 경우에는, 논리 어드레스의 크기를 변환하는 동작이 수행되지 않을 수 있다. 논리 어드레스 처리부(213)는 논리 어드레스 처리 동작의 완료 여부를 나타내는 정보 또는 논리 어드레스의 크기를 나타내는 정보 중에서 적어도 하나를 포함하는 논리 어드레스 블록 정보(blk_fin)를 제1 PLP 관리부(212)에 제공할 수 있다.
제1 PLP 관리부(212)는 중복 요청 체크부(214)의 동작을 제어할 수 있다. 중복 요청 체크부(214)는 호스트로부터 이전에 수신한 요청과 동일한 논리 어드레스에 대한 요청을 다시 수신하였는지 판단할 수 있다. 그리고 이전에 수신한 요청과 동일한 논리 어드레스에 대한 요청이 다시 수신된 것으로 판단되면, 중복 요청 체크부(214)는 이전에 수신한 요청에 대한 리소스를 해제하는 중복 요청 체크 동작을 수행할 수 있다. 구체적으로, 쓰기 요청을 예로 들어서 리소스를 해제하는 중복 요청 체크 동작을 보다 상세하게 설명할 수 있다. 동일한 논리 어드레스에 대해서 둘 이상의 쓰기 요청이 호스트로부터 입력되는 경우에, 이전에 입력된 쓰기 요청은 불필요한 것으로 판단될 수 있다. 따라서 이전에 입력된 쓰기 요청은 무효로 처리될 수 있다. 또한, 무효로 처리된 쓰기 요청에 대응한 데이터가 임시로 저장되어 있던 버퍼 메모리(230)의 영역에, 다른 데이터가 저장될 수 있도록 버퍼 메모리(230)가 제어될 수 있다. 한편, 이전에 수신한 요청과 동일한 논리 어드레스에 대한 요청이 다시 수신된 것으로 판단되지 않으면, 리소스를 해제하는 중복 요청 체크 동작은 수행되지 않을 수 있다. 중복 요청 체크부(214)는 중복 요청 체크 동작의 완료 여부를 나타내는 중복 요청 정보(req_fin)를 제1 PLP 관리부(212)에 제공할 수 있다.
제1 PLP 관리부(212)는 SPO 정보(SPO_detect)를 제2 코어(220)에 제공할 수 있다. 제1 PLP 관리부(212)는 제1 코어 큐(215)에 포함된 요청을 제2 코어(220)에 제공할 수 있다. 제1 PLP 관리부(212)는 PLP 정보(PLP_info)를 제2 PLP 관리부(222)에 제공할 수 있다. PLP 정보(PLP_info)는 논리 어드레스 처리 동작의 완료 여부를 나타내는 정보 또는 논리 어드레스의 크기를 나타내는 정보 중에서 적어도 하나를 포함하는 논리 어드레스 블록 정보(blk_fin)를 포함할 수 있다. 또한, PLP 정보(PLP_info)는 중복 요청 체크 동작의 완료 여부를 나타내는 중복 요청 정보(req_fin)를 포함할 수 있다.
제2 PLP 관리부(222)는 논리 어드레스 블록 정보(blk_fin)를 포함하는 PLP 정보(PLP_info)를 수신할 수 있다. 만약, PLP 정보(PLP_info)에 포함된 논리 어드레스 블록 정보(blk_fin)가 논리 어드레스 처리 동작이 완료되었음을 나타내는 경우 제2 코어(220)는 논리 어드레스 처리 동작을 수행하지 않을 수 있다. 즉, 제1 코어(210)가 이미 논리 어드레스 처리 동작을 수행한 것으로 판단하고, 제2 코어(220)는 논리 어드레스 처리 동작을 스킵할 수 있다. 한편, PLP 정보(PLP_info)에 포함된 논리 어드레스 블록 정보(blk_fin)가 논리 어드레스 처리 동작이 완료되지 않았음을 나타내는 경우 제2 코어(220)는 논리 어드레스 처리 동작을 수행할 수 있다. 즉, 제1 코어(210)가 논리 어드레스 처리 동작을 수행하지 않은 것으로 판단하고, 제2 코어(220)는 논리 어드레스 처리 동작을 수행할 수 있다. 이 때, 이미 설명된 것과 같이 제2 코어(220)는 호스트로부터 전달 받은 논리 어드레스의 크기가 제2 코어(220)가 사용할 논리 어드레스의 크기와 동일한 지 여부를 먼저 판단할 수 있다. 그리고, 호스트가 사용하는 논리 어드레스의 크기와 제2 코어(220)가 사용하는 논리 어드레스의 크기가 동일하게 되도록, 제2 코어(220)는 논리 어드레스의 크기를 변환하는 논리 어드레스 처리 동작을 수행할 수 있다. 즉, 제1 코어(210)가 논리 어드레스 처리 동작을 수행하지 않거나 수행을 완료하지 않은 것으로 판단되면, 제2 코어(220)는 앞서 설명된 논리 어드레스 처리부(213)의 논리 어드레스 처리 동작을 수행할 수 있다.
제2 PLP 관리부(222)는 중복 요청 정보(req_fin)를 포함하는 PLP 정보(PLP_info)를 수신할 수 있다. 만약, PLP 정보(PLP_info)에 포함된 중복 요청 정보(req_fin)가 중복 요청 체크 동작이 완료되었음을 나타내는 경우 제2 코어(220)는 중복 요청 체크 동작을 수행하지 않을 수 있다. 즉, 제1 코어(210)가 이미 중복 요청 체크 동작을 수행한 것으로 판단하고, 제2 코어(220)는 중복 요청 체크 동작을 스킵할 수 있다. 한편, PLP 정보(PLP_info)에 포함된 중복 요청 정보(req_fin)가 중복 요청 체크 동작이 완료되지 않았음을 나타내는 경우 제2 코어(220)는 중복 요청 체크 동작을 수행할 수 있다. 즉, 제1 코어(210)가 중복 요청 체크 동작을 수행하지 않은 것으로 판단하고, 제2 코어(220)는 중복 요청 체크 동작을 수행할 수 있다. 이 때, 이미 설명된 것과 같이 제2 코어(220)는 호스트로부터 동일한 논리 어드레스에 대해서 둘 이상의 요청이 수신되었는지 여부를 먼저 판단할 수 있다. 즉, 논리 어드레스가 중복되는 둘 이상의 요청이 수신되었는지 여부가 판단된다. 그리고 동일한 논리 어드레스에 대해서 둘 이상의 쓰기 요청이 호스트로부터 입력된 것으로 판단되면, 제2 코어(220)는 이전에 수신한 요청에 대한 리소스를 해제하는 중복 요청 체크 동작을 수행할 수 있다. 구체적으로, 쓰기 요청을 예로 들면, 제2 코어(220)는 이전에 입력된 쓰기 요청을 무효로 처리할 수 있다. 또한, 무효로 처리된 쓰기 요청에 대응한 데이터가 임시로 저장되어 있던 버퍼 메모리(230)의 영역에, 다른 데이터가 저장될 수 있도록 제2 코어(220)는 버퍼 메모리(230)를 제어할 수 있다. 즉, 제1 코어(210)가 중복 요청 체크 동작을 수행하지 않거나 수행을 완료하지 않은 것으로 판단되면, 제2 코어(220)는 앞서 설명된 중복 요청 체크부(214)의 중복 요청 체크 동작을 수행할 수 있다.
제2 코어(220)는 논리 어드레스 처리 동작 또는 중복 요청 체크 동작 중에서 제1 코어(210)가 수행하지 않거나, 수행을 완료하지 않은 것으로 판단되는 동작을 선택적으로 수행할 수 있다.
도 5는 실시 예에 따른 PLP 정보(PLP_info)의 예시를 설명하기 위한 도면이다.
PLP 정보(PLP_info)는 논리 어드레스 블록 정보(blk_fin) 중복 요청 정보(req_fin) 중에서 적어도 하나를 포함할 수 있다.
논리 어드레스 블록 정보(blk_fin)는 논리 어드레스 처리 동작의 완료 여부를 나타내는 정보 또는 논리 어드레스의 크기를 나타내는 정보 중에서 적어도 하나를 포함할 수 있다. 도 5에 도시된 것처럼 제1 플래그(flag1)는 논리 어드레스 처리 동작의 완료 여부를 나타낼 수 있다. 예를 들어, 제1 플래그(flag1)가 '0000'을 나타내면 논리 어드레스 처리 동작이 완료된 것을 나타낼 수 있다. 제2 코어는 PLP 정보(PLP_info)에 포함된 논리 어드레스 블록 정보(blk_fin)를 수신하고, 논리 어드레스 처리 동작을 수행할 지 여부를 판단할 수 있다. 논리 어드레스 블록 정보(blk_fin)가 제1 코어가 논리 어드레스 처리 동작을 수행하지 않거나, 수행을 완료하지 않은 것을 나타내면 제2 코어는 논리 어드레스 처리 동작을 수행할 수 있다. 이 때, 제2 코어는 호스트로부터 전달 받은 논리 어드레스의 크기가 제2 코어가 사용할 논리 어드레스의 크기와 동일하면 논리 어드레스 처리 동작을 수행하지 않을 수 있다. 한편, 논리 어드레스 블록 정보(blk_fin)가 제1 코어가 논리 어드레스 처리 동작을 수행하였음을 나타내면 제2 코어는 논리 어드레스 처리 동작을 수행하지 않고 스킵할 수 있다.
중복 요청 정보(req_fin)는 중복 요청 체크 동작의 완료 여부를 나타내는 정보를 포함할 수 있다. 도 5에 도시된 것처럼 제2 플래그(flag2)는 중복 요청 체크 동작의 완료 여부를 나타낼 수 있다. 예를 들어, 제2 플래그(flag2)가 '1000'을 나타내면 중복 요청 체크 동작이 완료된 것을 나타낼 수 있다. 제2 코어는 PLP 정보(PLP_info)에 포함된 중복 요청 정보(req_fin)를 수신하고, 중복 요청 체크 동작을 수행할 지 여부를 판단할 수 있다. 중복 요청 정보(req_fin)가 제1 코어가 중복 요청 체크 동작을 수행하지 않거나, 수행을 완료하지 않은 것을 나타내면 제2 코어는 중복 요청 체크 동작을 수행할 수 있다.
도 6은 제2 코어의 동작을 상세하게 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 컨트롤러(200)는 제1 코어(210), 제2 코어(220) 및 버퍼 메모리(230)를 포함할 수 있다. 제2 코어(220)는 덤프 제어부(221), 제2 PLP 관리부(222), 어드레스 변환부(223) 및 제2 코어 큐(224)를 포함할 수 있다.
구체적으로, 제2 PLP 관리부(222)는 제1 코어(210)로부터 SPO 정보(SPO_detect)를 수신할 수 있다. 이에 응답하여, 제2 PLP 관리부(222)는 메모리 장치(100)에 수행 중인 동작을 취소하는 동작을 수행할 수 있다. 이후에, 제2 PLP 관리부(222)는 덤프 제어부(221)가 덤프 동작을 수행하도록 제어할 수 있다. 덤프 동작은 전력이 완전히 끊어지기 전에, 즉 보조 전력이 공급되는 동안 메모리 장치(100)에 데이터를 저장하는 동작일 수 있다. 이 때, 메모리 장치(100)에 저장되는 데이터는 메타 데이터일 수 있다. 버퍼 메모리(230)는 메타 데이터가 임시로 저장된 상태일 수 있다. 메타 데이터는 논리 어드레스와 물리 어드레스의 변환 관계를 나타내는 맵핑 정보를 포함할 수 있다. 맵핑 정보는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는데 필수적으로 필요한 정보이므로, 높은 신뢰도가 요구된다. 따라서, SPO가 감지된 이후, 메모리 장치(100)가 수행 중인 동작들이 취소되고, 맵핑 정보를 포함하는 메타 데이터가 호스트로부터 쓰기 요청된 데이터보다 우선적으로 메모리 장치(100)에 저장될 수 있다. 제2 PLP 관리부(222) 및 덤프 제어부(221)가 메모리 장치(100)에 수행 중인 동작을 취소하고, 메타 데이터가 메모리 장치(100)에 저장되는 동안, 제1 코어(210)는 도 4에서 설명된 논리 어드레스 처리 동작 또는 중복 요청 체크 동작 중에서 적어도 하나의 동작을 수행할 수 있다. 즉, 제1 코어(210) 및 제2 코어(220)가 동시에 서로 다른 동작들을 각각 수행할 수 있다.
다음으로, 제1 코어(210)는 PLP 정보(PLP_info)를 제2 코어(220)에 제공할 수 있다. 제2 PLP 관리부(222)는 PLP 정보(PLP_info)에 따라서 제1 코어(210)가 수행하지 않은 나머지 동작을 수행할 수 있다. 예를 들어, PLP 정보(PLP_info)가 논리 어드레스 처리 동작이 수행되지 않거나 수행이 완료되지 않았음을 나타내는 경우, 제2 PLP 관리부(222)는 논리 어드레스 처리 동작을 수행할 수 있다. 다른 예에서, PLP 정보(PLP_info)가 중복 요청 체크 동작이 수행되지 않거나 수행이 완료되지 않았음을 나타내는 경우, 제2 PLP 관리부(222)는 중복 요청 체크 동작을 수행할 수 있다.
PLP 정보(PLP_info)가 논리 어드레스 처리 동작 및 중복 요청 체크 동작을 모두 수행하였음을 나타내는 경우, 제2 PLP 관리부(222)는 어드레스 변환부(223)를 제어하여 논리 어드레스를 물리 어드레스로 변환할 수 있다. 어드레스 변환부(223)는 버퍼 메모리(230)에 임시로 저장되어 있는 맵핑 정보를 이용하여 논리 어드레스에 대응하는 물리 어드레스를 획득할 수 있다. 또한, 제2 PLP 관리부(222)는 제1 코어(210)로부터 요청을 수신하고, 이를 제2 코어 큐(224)에 추가할 수 있다.
덤프 제어부(221)는 보조 전력이 공급되는 동안 메모리 장치(100)에 데이터를 저장하는 덤프 동작을 수행할 수 있다. 이미 맵핑 정보를 포함하는 메타 데이터는 메모리 장치(100)에 저장된 상태일 수 있다. 다음으로 제2 코어 큐(224)에 포함된 요청에 대응하는 데이터가 저장되는 덤프 동작이 수행될 수 있다. 논리 어드레스 처리 동작 및 중복 요청 체크 동작이 완료된 이후이므로, 덤프 동작이 빠르게 수행될 수 있다. 구체적으로, 제2 PLP 관리부(222) 및 덤프 제어부(221)는 제2 코어 큐(224)에 포함된 요청에 대응하는 동작을 수행할 수 있다. 제2 코어 큐(224)에 쓰기 요청이 포함되어 있는 경우를 가정한다. 덤프 제어부(221)는 쓰기 요청에 대응하여 쓰기 커맨드를 생성할 수 있다. 그리고 덤프 제어부(221)는 쓰기 커맨드와 버퍼 메모리(230)에 임시로 저장되어 있는 쓰기 요청된 데이터를 메모리 장치(100)에 제공할 수 있다. 그리고, 어드레스 변환부(223)에 의해서 변환된 물리 어드레스 또한 메모리 장치(100)에 제공될 수 있다. 메모리 장치(100)는 쓰기 커맨드, 쓰기 요청된 데이터, 물리 어드레스를 수신할 수 있다. 메모리 장치(100)는 물리 어드레스에 대응하는 메모리 블록(또는 페이지)에 포함된 메모리 셀에 쓰기 요청된 데이터를 저장할 수 있다.
도 7은 덤프 제어부의 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 덤프 제어부(221)는 SPO에 대한 알림을 수신함에 따라서, 메모리 장치가 수행 중인 동작을 취소하도록 취소 커맨드(abort)를 생성하고, 메모리 장치에 제공할 수 있다. 메모리 장치는 취소 커맨드(abort)를 수신하고 현재 수행 중인 동작을 중단할 수 있다. 다음으로, 덤프 제어부(221)는 메타 데이터가 우선적으로 메모리 장치에 저장되도록 쓰기 커맨드를 생성하고, 메모리 장치에 제공할 수 있다. 메모리 장치는 쓰기 커맨드 및 메타 데이터를 수신하고, 메타 데이터를 저장할 수 있다. 메모리 장치가 수행 중인 동작을 취소하고, 메타 데이터를 저장하는 동안에 도 6에 도시된 제1 코어(210)는 논리 어드레스 처리 동작 또는 중복 요청 체크 동작을 수행할 수 있다. 메타 데이터가 저장된 후, 덤프 제어부(221)는 메타 데이터가 저장 동작이 완료되었음을 나타내는 완료 정보(meta_fin)를 생성할 수 있다. 그리고 완료 정보(meta_fin)는 도 6에 도시된 제1 코어(210)에 제공될 수 있다. 제1 코어(210)는 완료 정보(meta_fin)를 수신하고, PLP 정보(PLP_info)를 생성할 수 있다. 즉, 제1 코어(210)는 완료 정보(meta_fin)를 수신하고, 논리 어드레스 처리 동작 또는 중복 요청 체크 동작이 완료되었는지 여부를 나타내는 정보를 생성할 수 있다.
도 8은 실시 예에 따른 제1 코어 및 제2 코어의 구성을 나타내는 블록도이다.
도 8에서는 도 3에서 설명된 것과 동일하거나 상응하는 내용은 생략하고, 도 3과 차이점을 위주로 설명한다.
도 8을 참조하면, 제1 코어(210)는 SPO 감지부(211), 제1 PLP 관리부(212), 논리 어드레스 처리부(213) 및 제1 코어 큐(215)를 포함할 수 있다. 제2 코어(220)는 덤프 제어부(221), 제2 PLP 관리부(222), 중복 요청 체크부(214), 어드레스 변환부(223) 및 제2 코어 큐(224)를 포함할 수 있다. 도 3과의 차이점은 제1 코어(210)에 포함되어 있던 중복 요청 체크부(214)가 도 8의 실시 예에서는 제2 코어(220)에 포함되어 있는 것이다.
구체적으로, 제1 코어(210)에 포함된 논리 어드레스 처리부(213)는 호스트로부터 전달 받은 논리 어드레스를 제2 코어(220)가 사용할 논리 어드레스에 대응하는 크기로 변환하는 논리 어드레스 처리 동작을 수행할 수 있다. 제2 코어(220)는 메타 데이터를 메모리 장치에 저장하는 덤프 동작이 완료 되었음을 제1 코어(210)에 알려줄 수 있다. 이때, 논리 어드레스 처리 동작이 수행되는 도중이고, 아직 중복 요청 체크 동작이 수행되지 않은 상태일 수 있다. 제1 코어(210)는 논리 어드레스 처리 동작이 수행되고 있고, 중복 요청 체크 동작이 수행되지 않음을 나타내는 PLP 정보(PLP_info)를 제2 코어(220)에 제공할 수 있다. 제2 코어(220)는 PLP 정보(PLP_info)를 수신하고, 중복 요청 체크 동작이 완료되지 않음을 확인할 수 있다. 그리고, 제2 코어(220)에 포함된 중복 요청 체크부(214)는 중복 요청 체크 동작을 수행할 수 있다. 즉, 제1 코어(210)가 논리 어드레스 처리 동작을 수행하는 동안에 제2 코어(220)는 중복 요청 체크 동작을 수행할 수 있다. 실시 예에 따르면, 동시에 제1 코어(210) 및 제2 코어(220)에 의해서 동작이 수행되므로, SPO가 발생한 이후 짧은 시간 내에 데이터를 안전하게 메모리 장치에 저장할 수 있다.
도 8을 참조하면 제1 코어(210)는 논리 어드레스 처리 동작을 수행하고, 제2 코어(220)는 중복 요청 체크 동작을 수행하는 것으로 도시되어 있으나, 논리 어드레스 처리 동작 및 중복 요청 체크 동작은 서로 순서에 관계없이 수행될 수 있다. 따라서, 제1 코어(210)가 중복 요청 체크부(214)를 포함하고, 먼저 중복 요청 체크 동작을 수행할 수 있다. 이에 따라 제2 코어(220)가 논리 어드레스 처리부(213)를 포함하고 논리 어드레스 처리 동작을 수행할 수도 있다.
도 9는 제1 코어가 논리 어드레스 처리 동작 및 중복 요청 체크 동작을 수행하는 것을 설명하기 위한 순서도이다.
S910단계에서, 제1 코어는 SPO를 감지할 수 있다. 그리고 제1 코어는 SPO가 감지되었음을 제2 코어에 알려줄 수 있다.
S920단계에서, 제1 코어는 호스트로부터 정상적으로 수신한 요청을 확인하고, 이를 제1 코어의 큐에 추가할 수 있다. 정상적으로 수신한 요청은 SPO가 감지되기 전에 수신한 요청일 수 있다. 또한 제1 코어는 제1 코어의 메타 데이터를 제1 코어의 큐에 추가할 수 있다. 제1 코어의 메타 데이터는 제1 코어(210)의 동작에 이용되는 펌웨어(firmware)에 관한 데이터를 포함할 수 있다.
S930단계에서, 제1 코어는 호스트의 논리 블록 사이즈와 제2 코어의 논리 블록 사이즈가 동일한지 여부를 판단할 수 있다. 즉, 호스트가 사용하는 데이터의 어드레스 체계와 제2 코어가 사용하는 데이터의 어드레스 체계가 동일한지 여부가 판단될 수 있다. 논리 블록 사이즈가 동일하지 않으면 S940단계로 진행될 수 있다. 논리 블록 사이즈가 동일하면 S950단계로 진행될 수 있다.
S940단계에서, 제1 코어는 논리 블록 사이즈를 변환할 수 있다. 즉, 제1 코어는 호스트로부터 전달 받은 논리 어드레스를 제2 코어가 사용할 논리 어드레스에 대응하는 크기로 변환하는 논리 어드레스 처리 동작을 수행할 수 있다.
S950단계에서, 제1 코어는 호스트로부터 수신한 요청 중에서 동일한 논리 어드레스에 중복되는 요청이 존재하는지 여부를 판단할 수 있다. 즉 동일한 논리 어드레스에 대해서 둘 이상의 요청이 존재하는지 여부가 판단될 수 있다. 중복되는 요청이 존재하면 S960단계로 진행하고, 중복되는 요청이 존재하지 않으면 중복 요청 체크 동작이 수행되지 않을 수 있다.
S960단계에서, 동일한 논리 어드레스에 대해서 둘 이상의 요청이 존재하는 경우, 제1 코어는 이전 요청에 대한 리소스를 해제할 수 있다. 이전 요청에 대한 리소스가 해제되는 것은 이전에 입력된 요청을 불필요한 것으로 보고, 해당 요청을 무효로 처리되는 것을 의미할 수 있다. 또한 리소스가 해제되는 것은, 무효로 처리한 요청에 대응한 데이터가 임시로 저장되어 있던 버퍼 메모리의 영역에, 다른 데이터가 저장될 수 있도록 버퍼 메모리가 제어되는 것을 의미할 수 있다.
앞서 설명한 것처럼 S930단계 및 S940단계는 논리 어드레스 처리 동작일 수 있다. 그리고, S950단계 및 S960단계는 중복 요청 체크 동작일 수 있다. 논리 어드레스 처리 동작 및 중복 요청 체크 동작의 순서는 바뀔 수 있다. 따라서 S950단계 및 S960단계가 S930단계 및 S940보다 먼저 수행될 수 있다.
도 10은 제2 코어의 동작을 설명하기 위한 순서도이다.
S1010단계에서, 제2 코어는 제1 코어로부터 SPO가 감지됨을 나타내는 SPO 정보를 수신할 수 있다.
S1020단계에서, 제2 코어는 현재 수행 중인 메모리 장치의 동작을 취소할 수 있다.
S1030단계에서, 메타 데이터가 메모리 장치에 저장되도록 제2 코어는 메타 데이터를 메모리 장치에 제공할 수 있다. 이때 메타 데이터는 메모리 장치 자체의 동작에 필수적인 데이터일 수 있다. 또는, 메타 데이터는 메모리 장치의 신뢰도에 영향을 주는 데이터일 수 있다. 예를 들어, 메타 데이터는 맵핑 정보를 포함할 수 있다. 맵핑 정보는 메모리 장치의 동작에 필수적인 정보이므로 우선적으로 메모리 장치에 저장될 필요가 있다. 따라서 S1030단계에서 우선적으로 맵핑 정보를 포함하는 메타 데이터가 메모리 장치에 제공될 수 있다.
S1040단계에서, 제2 코어는 제1 코어로부터 PLP 정보(PLP_info)를 수신할 수 있다. PLP 정보(PLP_info)는 제1 코어가 논리 어드레스 처리 동작 또는 중복 요청 체크 동작을 수행하였는지 여부에 관한 정보를 포함할 수 있다. 수신한 PLP 정보(PLP_info)가 제1 코어가 논리 어드레스 처리 동작 및 중복 요청 체크 동작을 모두 수행한 것을 가정한다.
S1050단계에서, 제2 코어는 호스트로부터 수신한 논리 어드레스를 대응하는 물리 어드레스로 변환할 수 있다. 물리 어드레스는 메모리 장치에 포함된 메모리 셀의 위치를 나타낼 수 있다.
S1060단계에서, 제2 코어는 제1 코어로부터 수신한 요청을 제2 코어의 큐에 추가할 수 있다. 추가된 요청에 따라서 제2 코어는 메모리 장치를 제어할 수 있다. 예를 들어, 추가된 요청이 쓰기 요청인 경우, 제2 코어는 쓰기 커맨드, 저장할 데이터 및 물리 어드레스를 메모리 장치에 제공할 수 있다. 메모리 장치는 물리 어드레스에 대응하는 메모리 셀에 데이터를 저장할 수 있다.
도 11은 제1 코어 및 제2 코어의 동작을 설명하기 위한 순서도이다.
S1101단계에서, 제1 코어는 SPO를 감지할 수 있다.
S1102단계에서, 제1 코어는 제2 코어에게 SPO를 감지하였음을 알릴 수 있다. 또는 제1 코어는 제2 코어에게 SPO를 감지하였음을 나타내는 정보를 제공할 수 있다.
S1103단계에서, 제1 코어는 호스트로부터 정상적으로 수신한 요청 및 제1 코어의 펌웨어(firmware)에 관한 메타 데이터를 제1 코어의 큐에 추가할 수 있다.
S1104단계에서, 제1 코어는 제2 코어에서 사용되는 블록 사이즈에 대응하도록 호스트로부터 수신한 블록 사이즈를 변환할 수 있다. 호스트가 사용하는 논리 어드레스의 크기와 제2 코어가 사용하는 논리 어드레스의 크기가 동일하도록 논리 어드레스 크기를 변환할 수 있다. 다양한 실시 예에서, S1104단계는 제2 코어가 수행할 수도 있다.
S1105단계에서, 제1 코어는 동일한 논리 어드레스를 갖는 둘 이상의 요청이 존재하는 지 확인하고, 이전 요청에 대응하는 리소스를 해제할 수 있다. 즉, 제1 코어는 이전 요청을 무효로 처리하고, 이전 요청에 대응하는 데이터가 임시로 저장된 버퍼 메모리 영역에 다른 데이터가 저장될 수 있도록 버퍼 메모리를 제어할 수 있다. 다양한 실시 예에서, S1105단계는 제2 코어가 수행할 수도 있다.
S1106단계에서, 제2 코어는 수행 중인 메모리 장치의 동작을 취소할 수 있다.
S1107단계에서, 제2 코어는 맵핑 정보를 포함하는 메타 데이터를 저장하도록 쓰기 커맨드를 메모리 장치에 제공할 수 있다.
S1108단계에서, 제1 코어는 PLP 정보(PLP_info)를 제2 코어에 제공할 수 있다. PLP 정보(PLP_info)는 S1104단계 및 S1105단계의 수행 여부에 관한 정보를 포함할 수 있다.
S1109단계에서, 제1 코어는 제1 코어의 큐에 포함된 요청을 제2 코어에 제공할 수 있다.
S1110단계에서, 제2 코어는 제1 코어로부터 요청을 수신하고, 이를 제2 코어의 큐에 추가할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 장치는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 비휘발성 메모리 셀들이다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.
어드레스 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 어드레스 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 어드레스 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 연결되는 워드라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(1225)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(120)을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 13은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다.
도 13을 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 스토리지 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜덤화하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜덤 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜덤화할 것이다. 랜덤화된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜덤화하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜덤 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜덤화할 것이다. 디랜덤화된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜덤화 및 디랜덤화 동작을 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus)및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 14를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100) 또는 메모리 장치(2200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic DualIn Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric QuadFlat Pack(MQFP), Thin QuadFlatpack(TQFP), Small Outline(SOIC),Shrink Small OutlinePackage(SSOP), Thin Small Outline(TSOP),Thin QuadFlatpack(TQFP), System In Package(SIP), MultiChip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다. 또는, 메모리 장치(2200)는 복수의 불휘발성 메모리 칩들을 포함하고, 복수의 불휘발성 메모리 칩들은 상술된 패키지 방식들을 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
예시적으로, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
예시적으로, 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(100)일 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 15를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 맵핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
예시적으로, 불휘발성 메모리들(3221~322n)은 도 1을 참조하여 설명된 메모리 장치(100)일 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 16을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division MultipleAccess), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision MultipleAccess), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-FI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)일 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 제1 코어
220: 제2 코어

Claims (22)

  1. 메모리 장치의 동작을 제어하는 메모리 컨트롤러에 있어서,
    호스트로부터 쓰기 요청 및 상기 쓰기 요청에 대응하고, 제1 크기를 갖는 제1 논리 어드레스를 수신하고, 상기 제1 논리 어드레스를 상기 제1 크기와 다른 제2 크기를 갖는 제2 논리 어드레스로 변환하는 논리 어드레스 처리 동작을 수행하는 제1 코어; 및
    상기 제2 논리 어드레스를 상기 메모리 장치에 포함된 메모리 셀의 위치를 나타내는 물리 어드레스로 변환하는 제2 코어;를 포함하는, 메모리 컨트롤러.
  2. 제 1항에 있어서, 상기 제1 코어는,
    상기 제1 논리 어드레스를 상기 제2 논리 어드레스로 변환하는 논리 어드레스 처리부; 및
    상기 쓰기 요청 및 상기 제2 논리 어드레스를 저장하는 제1 코어 큐;를 포함하는 메모리 컨트롤러.
  3. 제 1항에 있어서,
    상기 쓰기 요청 및 상기 제1 논리 어드레스를 저장하는 제1 코어 큐; 및
    상기 제1 코어큐에 저장된 쓰기 요청들 중 동일한 논리 어드레스에 대응되는 쓰기 요청들의 일부를 무효로 처리하는 중복 요청 체크 동작을 수행하는 중복 요청 체크부;를 포함하는, 메모리 컨트롤러.
  4. 제 3항에 있어서, 상기 중복 요청 체크부는,
    상기 동일한 논리 어드레스에 대응되는 쓰기 요청들 중 상대적으로 먼저 입력된 쓰기 요청을 무효로 처리하는 메모리 컨트롤러.
  5. 제 3항에 있어서, 상기 제1 코어는,
    비정상적인 전력 상태를 감지하고 서든 파워 오프 정보를 생성하는 서든 파워 오프 감지부;를 포함하고, 상기 서든 파워 오프 정보에 따라 상기 논리 어드레스 처리 동작 또는 상기 중복 요청 체크 동작 중에서 적어도 하나를 수행하는, 메모리 컨트롤러.
  6. 제 5항에 있어서, 상기 제1 코어는,
    상기 논리 어드레스 처리 동작 또는 상기 중복 요청 체크 동작 중에서 적어도 하나에 관한 정보를 포함하는 전력 손실 보호 정보를 생성하는 제1 전력 손실 보호 관리부;를 더 포함하는, 메모리 컨트롤러.
  7. 제 6항에 있어서, 상기 제1 코어는,
    상기 서든 파워 오프 정보를 상기 제2 코어에 제공하는, 메모리 컨트롤러.
  8. 제 6항에 있어서, 상기 전력 손실 보호 정보는,
    상기 논리 어드레스 처리 동작의 수행 여부 또는 상기 중복 요청 체크 동작의 수행 여부 중에서 적어도 하나를 나타내는 정보를 포함하는, 메모리 컨트롤러.
  9. 제 5항에 있어서, 상기 제2 코어는,
    상기 서든 파워 오프 정보를 기반으로, 상기 메모리 장치가 수행 중인 동작을 취소하고, 상기 제2 논리 어드레스에 대응하는 상기 물리 어드레스를 나타내는 맵핑 정보가 상기 메모리 장치에 저장되는 덤프 동작을 수행하는 덤프 제어부;를 포함하는, 메모리 컨트롤러.
  10. 제 9항에 있어서, 상기 제2 코어는,
    상기 제2 논리 어드레스를 상기 물리 어드레스로 변환하는 어드레스 변환부;를 포함하고,
    상기 덤프 제어부는,
    상기 맵핑 정보가 상기 물리 어드레스에 대응하는 상기 메모리 장치에 저장되도록 상기 덤프 동작을 수행하는, 메모리 컨트롤러.
  11. 메모리 장치의 동작을 제어하는 메모리 컨트롤러에 있어서,
    호스트로부터 쓰기 요청 및 상기 쓰기 요청에 대응하고, 제1 크기를 갖는 제1 논리 어드레스를 수신하고, 상기 제1 논리 어드레스를 상기 제1 크기와 다른 제2 크기를 갖는 제2 논리 어드레스로 변환하는 논리 어드레스 처리 동작을 수행하는 제1 코어; 및
    상기 쓰기 요청 중에서 동일한 논리 어드레스에 대응되는 중복 쓰기 요청 중에서 일부를 무효로 처리하는 중복 요청 체크 동작을 수행하고, 상기 제2 논리 어드레스를 상기 메모리 장치에 포함된 메모리 셀의 위치를 나타내는 물리 어드레스로 변환하는 제2 코어;를 포함하는, 메모리 컨트롤러.
  12. 제 11항에 있어서, 상기 중복 요청 체크 동작은,
    상기 중복 쓰기 요청 중에서 상대적으로 먼저 입력된 요청을 무효로 처리하는, 메모리 컨트롤러.
  13. 제 11항에 있어서, 상기 제1 코어는,
    비정상적인 전력 상태를 감지하고 서든 파워 오프 정보를 생성하는 서든 파워 오프 감지부;를 포함하고,
    상기 서든 파워 오프 정보에 따라 상기 논리 어드레스 처리 동작 또는 상기 중복 요청 체크 동작 중에서 적어도 하나가 수행되는, 메모리 컨트롤러.
  14. 제 13항에 있어서, 상기 제2 코어는,
    상기 서든 파워 오프 정보를 기반으로, 상기 메모리 장치가 수행 중인 동작을 취소하고, 상기 제2 논리 어드레스에 대응하는 상기 물리 어드레스를 나타내는 맵핑 정보가 상기 메모리 장치에 저장되는 덤프 동작을 수행하는 덤프 제어부;를 포함하는, 메모리 컨트롤러.
  15. 제 14항에 있어서,
    상기 덤프 제어부가 상기 덤프 동작을 수행하는 동안에, 상기 제1 코어가 상기 논리 어드레스 처리 동작을 수행하는, 메모리 컨트롤러.
  16. 메모리 장치 및 상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하는 스토리지 장치에 있어서,
    호스트로부터 둘 이상의 쓰기 요청들 및 상기 둘 이상의 쓰기 요청들에 각각 대응하는 프리 논리 어드레스들을 수신하는 제1 코어 및 메인 논리 어드레스를 이용하여 상기 메모리 장치에 포함된 메모리 셀에 대응하는 물리 어드레스를 획득하는 제2 코어를 포함하는 메모리 컨트롤러;
    상기 메모리 장치에 저장될 데이터를 임시로 저장하는 버퍼 메모리; 및
    상기 메모리 컨트롤러로부터 수신한 커맨드에 응답하여 동작하는 메모리 장치;를 포함하고,
    상기 메모리 컨트롤러가 비정상적인 전력 상태를 감지하는 것에 응답하여,
    상기 제2 코어는,
    상기 메모리 장치가 수행 중인 동작을 취소하고, 상기 버퍼 메모리에 저장된 상기 메인 논리 어드레스에 대응하는 상기 물리 어드레스를 나타내는 맵핑 정보가 상기 메모리 장치에 저장되도록 덤프 동작을 수행하고,
    상기 제1 코어는,
    상기 제2 코어가 상기 덤프 동작을 수행하는 도중에, 상기 둘 이상의 쓰기 요청들에 각각 대응하는 프리 논리 어드레스들이 동일한 지 여부를 판단하는, 스토리지 장치.
  17. 제 16항에 있어서, 상기 제1 코어는,
    상기 둘 이상의 쓰기 요청들에 각각 대응하는 프리 논리 어드레스들이 동일한 경우, 상기 둘 이상의 쓰기 요청들 중에서 먼저 수신된 쓰기 요청을 무효로 처리하고, 상기 버퍼 메모리 중에서 상기 먼저 수신된 쓰기 요청에 대응하는 데이터가 저장된 영역을 해제하는 중복 요청 체크 동작을 수행하는, 스토리지 장치.
  18. 제 16항에 있어서,
    상기 프리 논리 어드레스 및 상기 메인 논리 어드레스의 크기가 서로 다르고,
    상기 제1 코어는,
    상기 프리 논리 어드레스를 상기 메인 논리 어드레스에 대응하는 크기로 변환하는 논리 어드레스 처리 동작을 수행하는, 스토리지 장치.
  19. 제 17항에 있어서, 상기 제1 코어는,
    상기 중복 요청 체크 동작의 완료 여부를 나타내는 전력 손실 보호 정보를 상기 제2 코어에 제공하는, 스토리지 장치.
  20. 제 18항에 있어서, 상기 제1 코어는,
    상기 논리 어드레스 처리 동작의 완료 여부를 나타내는 전력 손실 보호 정보를 상기 제2 코어에 제공하는, 스토리지 장치.
  21. 제 19항에 있어서, 상기 제2 코어는,
    상기 중복 요청 체크 동작이 완료되지 않음을 나타내는 상기 전력 손실 보호 정보를 수신하고, 상기 중복 요청 체크 동작을 수행하는, 스토리지 장치.
  22. 제 20항에 있어서, 상기 제2 코어는,
    상기 논리 어드레스 처리 동작이 완료되지 않음을 나타내는 상기 전력 손실 보호 정보를 수신하고, 상기 논리 어드레스 처리 동작을 수행하는, 스토리지 장치.
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