KR20210077477A - 발광 표시 장치 - Google Patents
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- 239000002184 metal Substances 0.000 claims abstract description 212
- 229910052751 metal Inorganic materials 0.000 claims abstract description 212
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims description 27
- 239000010410 layer Substances 0.000 description 221
- 101100257421 Arabidopsis thaliana SPA4 gene Proteins 0.000 description 112
- 101000836906 Homo sapiens Signal-induced proliferation-associated protein 1 Proteins 0.000 description 106
- 102100027163 Signal-induced proliferation-associated protein 1 Human genes 0.000 description 106
- 101150012812 SPA2 gene Proteins 0.000 description 50
- 101100257420 Arabidopsis thaliana SPA3 gene Proteins 0.000 description 40
- 238000000605 extraction Methods 0.000 description 17
- 230000007261 regionalization Effects 0.000 description 15
- 238000005538 encapsulation Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 11
- 238000000295 emission spectrum Methods 0.000 description 11
- 101100301219 Arabidopsis thaliana RDR6 gene Proteins 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000002161 passivation Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 239000010408 film Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000002096 quantum dot Substances 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000004020 luminiscence type Methods 0.000 description 4
- 239000003086 colorant Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000002123 temporal effect Effects 0.000 description 3
- 102100032306 Aurora kinase B Human genes 0.000 description 2
- 101000798306 Homo sapiens Aurora kinase B Proteins 0.000 description 2
- 101000821435 Homo sapiens Replication stress response regulator SDE2 Proteins 0.000 description 2
- 102100021847 Replication stress response regulator SDE2 Human genes 0.000 description 2
- 101100381534 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BEM2 gene Proteins 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000011358 absorbing material Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000002346 layers by function Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- -1 acryl Chemical group 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000149 argon plasma sintering Methods 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000012044 organic layer Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L51/5262—
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/30—Devices specially adapted for multicolour light emission
- H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
- H10K59/352—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels the areas of the RGB subpixels being different
-
- H01L27/3216—
-
- H01L27/322—
-
- H01L27/3244—
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- H01L51/5203—
-
- H01L51/5237—
-
- H01L51/5293—
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/124—Insulating layers formed between TFT elements and OLED elements
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/30—Devices specially adapted for multicolour light emission
- H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
- H10K59/351—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels comprising more than three subpixels, e.g. red-green-blue-white [RGBW]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/30—Devices specially adapted for multicolour light emission
- H10K59/38—Devices specially adapted for multicolour light emission comprising colour filters or colour changing media [CCM]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/80—Constructional details
- H10K59/805—Electrodes
- H10K59/8051—Anodes
- H10K59/80515—Anodes characterised by their shape
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/80—Constructional details
- H10K59/875—Arrangements for extracting light from the devices
- H10K59/878—Arrangements for extracting light from the devices comprising reflective means
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
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- H10K59/875—Arrangements for extracting light from the devices
- H10K59/879—Arrangements for extracting light from the devices comprising refractive means, e.g. lenses
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- H10K59/131—Interconnections, e.g. wiring lines or terminals
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- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/80—Constructional details
- H10K59/87—Passivation; Containers; Encapsulations
- H10K59/873—Encapsulations
- H10K59/8731—Encapsulations multilayered coatings having a repetitive structure, e.g. having multiple organic-inorganic bilayers
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Abstract
본 명세서는 백색 서브 픽셀의 휘도와 색온도가 향상될 수 있는 발광 표시 장치를 제공하는 것으로, 일 예에 따른 발광 표시 장치는 기판, 기판 상에 제 1 방향을 따라 이격되고 제 1 방향을 가로지르는 제 2 방향을 따라 배치된 제 1 금속 라인과 제 2 금속 라인, 및 제 1 금속 라인과 제 2 금속 라인 중 적어도 하나와 중첩되는 서브 픽셀을 포함하며, 서브 픽셀은 제 1 금속 라인과 제 2 금속 라인 사이의 제 1 발광부, 및 제 1 금속 라인과 제 2 금속 라인 중 적어도 하나와 중첩된 제 2 발광부를 포함할 수 있다.
Description
본 명세서는 발광 표시 장치에 관한 것이다.
발광 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조 가능하다. 또한, 발광 표시 장치는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 배치, 응답 속도, 시야각, 명암 대비비도 우수하여, 차세대 표시 장치로 각광 받고 있다.
발광 표시 장치는 2개의 전극 사이에 개재된 발광 소자를 포함하는 발광 소자층의 발광을 통해서 영상을 표시한다. 이때, 발광 소자의 발광에 따라 발생되는 광은 전극과 기판 등을 통해서 외부로 방출된다.
최근에는, 적색, 녹색, 및 청색의 서브 픽셀을 갖는 단위 픽셀에 백색의 서브 픽셀을 추가한 발광 표시 장치가 제안되고 있다.
백색의 서브 픽셀을 포함하는 발광 표시 장치는 백색의 서브 픽셀을를 통해 표시 영상의 휘도와 색온도를 향상시킬 수 있지만, 적색, 녹색, 및 청색의 순색 휘도와 백색의 휘도는 트레이드 오프(trade off) 관계를 갖는다. 예를 들어, 백색의 서브 픽셀의 휘도와 색온도가 증가될 경우, 적색과 녹색의 서브 픽셀에서의 효율이 감소함으로써 발광 표시 장치의 전체적인 성능이 저하될 수 있다.
발광 표시 장치는 발광 소자에서 발광된 광 중 일부의 광이 발광 소자와 전극 사이의 계면 및/또는 기판과 공기층 사이의 계면에서의 전반사 등으로 인하여 외부로 방출되지 못함에 따라 광 추출 효율이 감소하게 된다. 예를 들어, 일반적인 발광 표시 장치에서, 발광 소자에서 발광된 광 중 약 80% 정도의 광이 외부로 방출(또는 추출)되지 못하고 내부에 갇히게 되며, 약 20%의 광만이 외부로 추출될 수 있다. 이러한 발광 표시 장치의 광 추출 효율을 향상시키기 위해, 개구부(또는 발광부) 내에 미세 구조물, 예를 들어, 마이크로 렌즈 또는 요철 패턴부가 적용된 발광 표시 장치가 제안되고 있다.
서브 픽셀에 미세 구조물을 적용한 발광 표시 장치는 백색 스펙트럼에서 파장 영역별로 휘도 상승률의 차이가 발생하고, 이로 인한 적색, 녹색, 및 청색의 효율 상승률 차이로 인하여 표시 영상의 휘도와 색온도가 감소할 수 있다. 예를 들어, 서브 픽셀에 미세 구조물을 적용한 발광 표시 장치에서, 청색의 휘도 상승률로 인하여 백색의 서브픽셀의 색온도가 낮아지고, 이로 인해 백색의 서브픽셀의 색온도가 낮아질 경우 발광 표시 장치의 효율이 감소할 수 있다.
따라서, 본 명세서는 백색 서브 픽셀의 휘도와 색온도가 향상될 수 있는 발광 표시 장치를 제공하는 것을 과제로 한다.
본 명세서는 표시 영상의 휘도와 색온도가 향상될 수 있는 발광 표시 장치를 제공하는 것을 과제로 한다.
본 명세서의 예에 따른 해결하고자 하는 과제들은 위에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 몇몇 예에 따른 발광 표시 장치는 기판, 기판 상에 제 1 방향을 따라 이격되고 제 1 방향을 가로지르는 제 2 방향을 따라 배치된 제 1 금속 라인과 제 2 금속 라인, 및 제 1 금속 라인과 제 2 금속 라인 중 적어도 하나와 중첩되는 서브 픽셀을 포함하며, 서브 픽셀은 제 1 금속 라인과 제 2 금속 라인 사이의 제 1 발광부, 및 제 1 금속 라인과 제 2 금속 라인 중 적어도 하나와 중첩된 제 2 발광부를 포함할 수 있다.
본 명세서의 몇몇 예에 따른 발광 표시 장치는 제 1 방향과 제 1 방향을 가로지르는 제 2 방향을 따라 배치된 복수의 서브 픽셀 영역을 갖는 기판, 제 2 방향을 따라 길게 연장되고 복수의 서브 픽셀 영역에 배치된 복수의 금속 라인, 및 복수의 서브 픽셀 영역 각각에 배치된 발광부를 포함하며, 복수의 서브 픽셀 영역 중 일부의 서브 픽셀 영역에 배치된 발광부는 복수의 금속 라인 중 제 1 방향을 따라 인접한 적어도 하나의 금속 라인과 중첩될 수 있다.
위에서 언급된 과제의 해결 수단 이외의 본 명세서의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
본 명세서에 따른 발광 표시 장치는 백색 서브 픽셀의 휘도와 색온도가 향상될 수 있으며, 이로 인하여 휘도와 색온도가 향상된 표시 영상을 배치하거나 표시할 수 있다.
위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 일 예에 따른 단위 픽셀의 배치 구조를 나타내는 도면이다.
도 3은 도 2에 도시된 선 I-I'의 단면도이다.
도 4는 도 3에 도시된 요철 패턴부의 평면 구조를 나타내는 도면이다.
도 5는 본 명세서의 일 예에 따른 제 1 서브 픽셀 영역을 설명하기 위한 도 3에 도시된 B1 부분의 확대도이다.
도 6은 도 5에 도시된 A 부분의 확대도이다.
도 7은 본 명세서의 일 예에 따른 제 2 서브 픽셀 영역을 설명하기 위한 도 3에 도시된 B2 부분의 확대도이다.
도 8은 본 명세서의 일 예에 따른 제 3 서브 픽셀 영역을 설명하기 위한 도 3에 도시된 B3 부분의 확대도이다.
도 9는 본 명세서의 일 예에 따른 제 4 서브 픽셀 영역을 설명하기 위한 도 3에 도시된 B4 부분의 확대도이다.
도 10은 도 1에 도시된 다른 예에 따른 단위 픽셀의 발광부를 나타내는 도면이다.
도 11은 도 2에 도시된 선 II-II'의 단면도이다.
도 12는 도 1에 도시된 또 다른 예에 따른 단위 픽셀의 발광부를 나타내는 도면이다.
도 13은 도 2에 도시된 선 III-III'의 단면도이다.
도 14는 도 2에 도시된 선 I-I'의 다른 단면도이다.
도 15는 도 14에 도시된 B5 부분의 확대도이다.
도 16은 도 14에 도시된 B6 부분의 확대도이다.
도 17은 도 14에 도시된 B6 부분의 다른 확대도이다.
도 18은 본 명세서의 일 예에 따른 백색 서브 픽셀의 제 1 발광부와 제 2 발광부에 대한 파장별 강도를 나타내는 그래프이다.
도 19는 본 명세서의 일 예에 따른 백색 서브 픽셀과 비교 예에 따른 백색 서브 픽셀에 대한 파장별 강도를 나타내는 그래프이다.
도 2는 도 1에 도시된 일 예에 따른 단위 픽셀의 배치 구조를 나타내는 도면이다.
도 3은 도 2에 도시된 선 I-I'의 단면도이다.
도 4는 도 3에 도시된 요철 패턴부의 평면 구조를 나타내는 도면이다.
도 5는 본 명세서의 일 예에 따른 제 1 서브 픽셀 영역을 설명하기 위한 도 3에 도시된 B1 부분의 확대도이다.
도 6은 도 5에 도시된 A 부분의 확대도이다.
도 7은 본 명세서의 일 예에 따른 제 2 서브 픽셀 영역을 설명하기 위한 도 3에 도시된 B2 부분의 확대도이다.
도 8은 본 명세서의 일 예에 따른 제 3 서브 픽셀 영역을 설명하기 위한 도 3에 도시된 B3 부분의 확대도이다.
도 9는 본 명세서의 일 예에 따른 제 4 서브 픽셀 영역을 설명하기 위한 도 3에 도시된 B4 부분의 확대도이다.
도 10은 도 1에 도시된 다른 예에 따른 단위 픽셀의 발광부를 나타내는 도면이다.
도 11은 도 2에 도시된 선 II-II'의 단면도이다.
도 12는 도 1에 도시된 또 다른 예에 따른 단위 픽셀의 발광부를 나타내는 도면이다.
도 13은 도 2에 도시된 선 III-III'의 단면도이다.
도 14는 도 2에 도시된 선 I-I'의 다른 단면도이다.
도 15는 도 14에 도시된 B5 부분의 확대도이다.
도 16은 도 14에 도시된 B6 부분의 확대도이다.
도 17은 도 14에 도시된 B6 부분의 다른 확대도이다.
도 18은 본 명세서의 일 예에 따른 백색 서브 픽셀의 제 1 발광부와 제 2 발광부에 대한 파장별 강도를 나타내는 그래프이다.
도 19는 본 명세서의 일 예에 따른 백색 서브 픽셀과 비교 예에 따른 백색 서브 픽셀에 대한 파장별 강도를 나타내는 그래프이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 배치될 것이며, 단지 본 명세서의 일 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 기술 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 기술 사상은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 다양한 예들 각각의 기술적 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 명세서의 일 예에 따른 발광 표시 장치는 표시 패널(10), 제어 회로(30), 데이터 구동 회로(50), 및 게이트 구동 회로(70)를 포함할 수 있다.
표시 패널(10)은 기판 상에 정의된 표시 영역(AA)(또는 활성 영역), 및 표시 영역(AA)을 둘러싸는 비표시 영역(IA) (또는 비활성 영역)을 포함할 수 있다.
표시 영역(AA)은 m개 게이트 라인(GL)과 n개의 데이터 라인(DL)에 의해 정의되는 영역에 배치된 복수의 서브 픽셀(12a, 12b, 12c, 12d)를 포함할 수 있다.
n개의 게이트 라인(GL) 각각은 제 1 방향(X)을 따라 길게 연장되고, 제 1 방향(X)을 가로지르는 제 2 방향(Y)을 따라 서로 이격될 수 있다. 예를 들어, n개의 게이트 라인(GL) 각각은 제 1 및 제 2 게이트 라인을 포함할 수 있다.
m개의 데이터 라인(DL) 각각은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 서로 이격될 수 있다.
표시 영역(AA)은 데이터 라인(DL)과 나란하게 배치된 복수의 픽셀 구동 전압 라인(PL) 및 복수의 레퍼런스 전압 라인(RL)을 더 포함할 수 있다. n개의 게이트 라인(GL) 각각은 m개의 데이터 라인(DL)과 복수의 픽셀 구동 전압 라인(PL) 및 복수의 레퍼런스 전압 라인(RL) 각각을 가로지르는 교차부를 포함할 수 있다. n개의 게이트 라인(GL) 각각의 교차부는 다른 라인들과의 중첩 면적을 최소화하기 위한 적어도 하나의 슬릿 또는 개구부를 포함할 수 있다.
복수의 서브 픽셀(12a, 12b, 12c, 12d) 각각은 인접한 게이트 라인(GL)으로부터 공급되는 게이트 신호와 인접한 데이터 라인(DL)으로부터 공급되는 데이터 전압에 대응되는 컬러 영상을 표시한다.
일 예에 따른 복수의 서브 픽셀(12a, 12b, 12c, 12d) 각각은 게이트 라인(GL)의 길이 방향(X)을 따라 서로 인접하게 배열될 수 있다.
일 예에 따른 복수의 서브 픽셀(12a, 12b, 12c, 12d) 각각은 서브 픽셀 영역의 회로 영역(또는 비발광부)에 배치된 픽셀 회로, 및 서브 픽셀 영역의 개구 영역(또는 발광부)에 배치되고 픽셀 회로에 전기적으로 연결된 발광 소자층을 포함할 수 있다.
픽셀 회로는 적어도 2개의 트랜지스터와 적어도 하나의 커패시터를 포함할 수 있다.
발광 소자층은 픽셀 회로로부터 제공되는 데이터 신호에 의해 자체 발광하여 영상을 표시하는 자발광 소자를 포함할 수 있다.
복수의 서브 픽셀(12a, 12b, 12c, 12d) 각각은 실제 빛이 발광되는 최소 단위의 영역으로 정의될 수 있다. 여기서, 서로 인접한 적어도 4개의 픽셀은 영상의 컬러 표시를 위한 하나의 단위 픽셀(12)을 구성할 수 있다.
일 예에 따른 하나의 단위 픽셀(12)은 게이트 라인(GL)의 길이 방향을 따라 서로 인접하게 배열된 제 1 내지 제 4 서브 픽셀(12a, 12b, 12c, 12d)를 포함할 수 있다. 예를 들어, 제 1 서브 픽셀(12a)은 적색 서브 픽셀 또는 제 1 색 서브 픽셀, 제 2 서브 픽셀(12b)은 백색 서브 픽셀 또는 제 2 색 서브 픽셀, 제 3 서브 픽셀(12c)은 청색 서브 픽셀 또는 제 3 색 서브 픽셀, 및 제 4 서브 픽셀(12d)은 녹색 서브 픽셀 또는 제 4 색 서브 픽셀일 수 있다.
제 1 내지 제 4 서브 픽셀(12a, 12b, 12c, 12d) 각각에 배치된 발광 소자층은 각기 다른 컬러 광을 개별적으로 방출하거나 백색 광을 공통적으로 방출할 수 있다.
일 예에 따르면, 제 1 내지 제 4 서브 픽셀(12a, 12b, 12c, 12d)의 발광 소자층 각각이 백색 광을 공통적으로 방출하는 경우, 제 1, 제 3, 및 제 4 서브 픽셀(12a, 12c, 12d) 각각은 백색 광을 각기 다른 컬러 광으로 변환하는 각기 컬러 필터(또는 다른 파장 변환 부재)를 포함할 수 있다. 이 경우, 일 예에 따른 제 2 서브 픽셀(12b)은 컬러 필터를 구비하지 않을 수 있다. 다른 예에 따른 제 2 서브 픽셀(12b)의 적어도 일부 영역은 제 1, 제 3, 및 제 4 서브 픽셀(12a, 12c, 12d) 중 어느 하나와 동일한 컬러 필터를 포함할 수 있다.
제어 회로(30)는 영상 신호를 기반으로 복수의 서브 픽셀(12a, 12b, 12c, 12d) 각각에 대응되는 픽셀별 데이터 신호를 생성할 수 있다. 일 예에 따른 제어 회로(30)는 영상 신호, 즉 각 단위 픽셀(12)의 적색 입력 데이터와 녹색 입력 데이터 및 청색 입력 데이터를 기반으로 백색 픽셀 데이터를 추출하고, 추출된 백색 픽셀 데이터에 기초한 옵셋 데이터를 적색 입력 데이터와 녹색 입력 데이터 및 청색 입력 데이터 각각에 반영하여 적색 픽셀 데이터와 녹색 픽셀 데이터 및 청색 픽셀 데이터를 각각 산출하고, 산출된 적색 픽셀 데이터, 녹색 픽셀 데이터, 청색 픽셀 데이터, 및 백색 픽셀 데이터를 픽셀 배열 구조에 알맞도록 정렬해 데이터 구동 회로(50)에 공급할 수 있다. 예를 들어, 제어 회로(30)는 대한민국 공개특허공보 제10-2013-0060476호 또는 제10-2013-0030598호에 개시된 데이터 변환 방법에 따라 적색, 녹색, 및 청색의 입력 데이터를 적색, 녹색, 청색, 및 백색의 4색 데이터로 변환할 수 있다.
제어 회로(30)는 게이트 구동 회로(50)와 데이터 구동 회로(70)를 표시 모드 또는 센싱 모드로 구동시킬 수 있다. 제어 회로(30)는 타이밍 동기 신호를 기반으로 게이트 구동 회로(50)와 데이터 구동 회로(70) 각각을 표시 모드 또는 센싱 모드로 구동시키기 위한 데이터 제어 신호와 게이트 제어 신호 각각을 생성하고, 데이터 제어 신호를 데이터 구동 회로(50)에 제공하며, 게이트 제어 신호를 게이트 구동 회로(70)에 제공할 수 있다. 예를 들어, 센싱 모드(또는 외부 보상 구동)는 발광 표시 장치의 제품 출하 전의 검사 공정시, 표시 패널(10)의 최초 초기 구동시, 발광 표시 장치의 전원 온(power on)시, 발광 표시 장치의 전원 오프(power off)시, 표시 패널(10)의 장시간 구동 후 전원 오프(power off)시, 실시간 또는 주기적으로 설정된 프레임의 블랭크 기간에 수행될 수 있다.
제어 회로(30)는 센싱 모드에 따라 데이터 구동 회로(50)로부터 제공되는 픽셀별 센싱 데이터를 저장 회로에 저장한다. 그리고, 제어 회로(30)는 표시 모드시, 저장 회로에 저장된 센싱 데이터에 기초하여 각 서브 픽셀(12a, 12b, 12c, 12d)에 공급될 픽셀 데이터를 보정하여 데이터 구동 회로(50)에 제공할 수 있다. 여기서, 픽셀별 센싱 데이터는 구동 트랜지스터와 발광 소자 각각의 경시적 변화 정보를 포함할 수 있다. 이에 따라, 제어 회로(350)는 센싱 모드에서, 각 서브 픽셀(12a, 12b, 12c, 12d)에 배치된 구동 트랜지스터의 특성 값(예를 들어, 문턱 전압 또는 이동도)을 센싱하고, 이를 기반으로 각 서브 픽셀(12a, 12b, 12c, 12d)에 공급될 픽셀 데이터를 보정함으로써 복수의 서브 픽셀들 내 구동 트랜지스터의 특성 값 편차에 따른 화질 저하를 최소화하거나 방지할 수 있다. 이와 같은, 발광 표시 장치의 센싱 모드는 본 명세서의 출원인에 의해 이미 공지된 기술이므로, 이에 대한 상세한 설명은 생략한다. 예를 들어, 본 명세서에 따른 발광 표시 장치는 대한민국 공개특허공보 제 10-2016-0093179호, 제10-2017-0054654호, 또는 제10-2018-0002099호에 개시된 센싱 모드를 통해서 각 서브 픽셀(12a, 12b, 12c, 12d)에 배치된 구동 트랜지스터의 특성 값을 센싱할 수 있다.
데이터 구동 회로(50)는 표시 패널(10)에 배치된 m개의 데이터 라인(DL) 각각과 개별적으로 연결될 수 있다. 데이터 구동 회로(50)는 제어 회로(30)로부터 제공되는 픽셀별 데이터 신호와 데이터 제어 신호를 수신하고, 전원 회로로부터 제공되는 복수의 기준 감마 전압을 수신할 수 있다.
데이터 구동 회로(50)는, 표시 모드에서, 데이터 제어 신호와 복수의 기준 감마 전압을 이용하여 디지털 형태의 픽셀별 데이터 신호를 아날로그 형태의 픽셀별 데이터 전압으로 변환하고, 변환된 픽셀별 데이터 전압을 해당하는 데이터 라인(DL)에 공급하고, 데이터 전압과 동기되는 레퍼런스 전압을 생성해 복수의 레퍼런스 전압 라인(RL)에 공급할 수 있다.
데이터 구동 회로(50)는, 센싱 모드에서 데이터 제어 신호와 복수의 기준 감마 전압을 기반으로, 디지털 형태의 센싱용 데이터 신호를 센싱용 데이터 전압으로 변환하여 해당하는 데이터 라인(DL)을 통해 해당하는 서브 픽셀(12a, 12b, 12c, 12d)에 공급하고, 복수의 레퍼런스 전압 라인(RL) 각각을 통해서 해당하는 서브 픽셀(12a, 12b, 12c, 12d)에 배치된 구동 트랜지스터의 특성 값을 센싱하고, 센싱된 픽셀별 센싱 데이터를 제어 회로(30)에 제공할 수 있다. 예를 들어, 데이터 구동 회로(50)는 단위 픽셀(12)을 구성하는 제 1 내지 제 4 서브 픽셀(12a, 12b, 12c, 12d)을 순차적으로 센싱할 수 있다.
게이트 구동 회로(70)는 픽셀 어레이부(10)에 마련된 n개의 게이트 라인(GL) 각각과 개별적으로 연결될 수 있다. 게이트 구동 회로(70)는 제어 회로(30)로부터 공급되는 게이트 제어 신호를 기반으로 정해진 순서에 따라 게이트 신호를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다.
일 예에 따른 게이트 구동 회로(70)는 박막 트랜지스터의 제조 공정에 따라 기판의 일측 가장자리 및/또는 양측 가장자리에 집적되어 복수의 게이트 라인(GL)과 일대일로 연결될 수 있다. 다른 예에 따른 게이트 구동 회로(70)는 집적 회로로 구성되어 기판에 실장되거나 연성 회로 필름에 실장되어 복수의 게이트 라인(GL)과 일대일로 연결될 수 있다.
한편, 데이터 구동 회로(50)가 센싱 모드 없이 표시 모드만으로 구동될 경우, 표시 영역(AA)에 배치된 복수의 레퍼런스 전압 라인(RL)은 생략되며, 데이터 구동 회로(50)는 데이터 전압만을 해당하는 데이터 라인(DL)에 공급할 수 있다.
도 2는 도 1에 도시된 일 예에 따른 단위 픽셀의 배치 구조를 나타내는 도면이며, 도 3은 도 2에 도시된 선 I-I'의 단면도이다.
도 2 및 도 3을 참조하면, 본 명세서의 일 예에 따른 단위 픽셀(12)은 제 1 방향(X)과 제 1 방향(Y)을 가로지르는 제 2 방향(Y)을 따라 배치된 복수의 서브 픽셀 영역(SPA1 내지 SPA4), 및 제 2 방향(Y)을 따라 길게 연장되고 복수의 서브 픽셀 영역(SPA1 내지 SPA4)에 배치된 복수의 금속 라인(PL, DL, RL)을 포함할 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 또는 복수의 서브 픽셀(12a, 12b, 12c, 12d) 각각은 복수의 금속 라인(PL, DL, RL) 중 제 1 방향(X)을 따라 인접한 적어도 하나의 금속 라인의 전체 또는 일부와 중첩되도록 배치되거나 인접한 금속 라인(PL, DL, RL) 사이에 배치되도록 배치될 수 있다. 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 또는 복수의 서브 픽셀(12a, 12b, 12c, 12d)은 각기 다른 크기를 가질 수 이다. 이하의 설명에서, 서브 픽셀 영역(SPA1 내지 SPA4) 또는 복수의 서브 픽셀(12a, 12b, 12c, 12d)의 크기는 서브 픽셀 영역(SPA1 내지 SPA4) 또는 복수의 서브 픽셀(12a, 12b, 12c, 12d)의 면적으로 이해될 수 있다. 또한, 이하의 설명에서, 서브 픽셀 영역(SPA1 내지 SPA4)은 서브 픽셀(12a, 12b, 12c, 12d)로 이해될 수 있다.
단위 픽셀(12)에 배치된 복수의 금속 라인(PL, DL, RL) 각각은 픽셀 구동 전압 라인(PL), 복수의 데이터 라인(DL4i-3, DL4i-2, DL4i-1, DL4i), 및 레퍼런스 전압 라인(RL)과 일대일로 대응될 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 1 서브 픽셀 영역(SPA1)은 복수의 데이터 라인 중 제 4i-3(i는 자연수) 데이터 라인(DL4i-3)과 복수의 픽셀 구동 전압 라인(PL) 중 제 2j-1(j는 자연수) 픽셀 구동 전압 라인(PL2j-1) 사이에 배치될 수 있다. 예를 들어, 제 4i-3 데이터 라인(DL4i-3)은 제 1 색 데이터 라인 또는 적색 데이터 라인일 수 있다. 그리고, 제 2j-1 픽셀 구동 전압 라인(PL2j-1)은 복수의 픽셀 구동 전압 라인(PL) 중 홀수번째 픽셀 구동 전압 라인일 수 있다. 예를 들어, 제 1 서브 픽셀 영역(SPA1)을 기준으로, 제 2j-1 픽셀 구동 전압 라인(PL2j-1)은 제 1 금속 라인일 수 있고, 제 4i-3 데이터 라인(DL4i-3)은 제 2 금속 라인일 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 2 서브 픽셀 영역(SPA2)은 복수의 데이터 라인 중 제 4i-3 데이터 라인(DL4i-3) 또는 제 4i-2 데이터 라인(DL4i-2)과 레퍼런스 전압 라인(RL) 사이에 배치될 수 있다. 예를 들어, 제 4i-2 데이터 라인(DL4i-2)은 제 2 색 데이터 라인 또는 백색 데이터 라인일 수 있다. 제 4i-3 데이터 라인(DL4i-3)과 제 4i-2 데이터 라인(DL4i-2)은 서로 인접하면서 서로 나란하게 배치될 수 있다. 예를 들어, 제 2 서브 픽셀 영역(SPA2)을 기준으로, 제 4i-3 데이터 라인(DL4i-3)과 제 4i-2 데이터 라인(DL4i-2)은 제 1 금속 라인일 수 있고, 레퍼런스 전압 라인(RL)은 제 2 금속 라인일 수 있다. 그리고, 제 4i-3 데이터 라인(DL4i-3)은 제 1 금속 라인의 제 1 금속 신호 라인일 수 있고, 제 4i-2 데이터 라인(DL4i-2)은 제 1 금속 라인의 제 2 금속 신호 라인일 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 3 서브 픽셀 영역(SPA3)은 복수의 데이터 라인 중 제 4i-1 데이터 라인(DL4i-1)과 레퍼런스 전압 라인(RL) 사이에 배치될 수 있다. 예를 들어, 제 4i-1 데이터 라인(DL4i-1)은 제 3 색 데이터 라인 또는 청색 데이터 라인일 수 있다. 예를 들어, 제 3 서브 픽셀 영역(SPA3)을 기준으로, 레퍼런스 전압 라인(RL)은 제 1 금속 라인일 수 있고, 제 4i-1 데이터 라인(DL4i-3)은 제 2 금속 라인일 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 4 서브 픽셀 영역(SPA4)은 복수의 데이터 라인 중 제 4i 데이터 라인(DL4i)과 복수의 픽셀 구동 전압 라인(PL) 중 제 2j 픽셀 구동 전압 라인(PL2j) 사이에 배치될 수 있다. 예를 들어, 제 4i 데이터 라인(DL4i)은 제 3 색 데이터 라인 또는 청색 데이터 라인일 수 있다. 그리고, 제 2j 픽셀 구동 전압 라인(PL2j)은 복수의 픽셀 구동 전압 라인(PL) 중 짝수번째 픽셀 구동 전압 라인일 수 있다. 제 4i-1 데이터 라인(DL4i-1)과 제 4i 데이터 라인(DL4i)은 서로 인접하면서 서로 나란하게 배치될 수 있다. 예를 들어, 제 4 서브 픽셀 영역(SPA4)을 기준으로, 제 4i-1 데이터 라인(DL4i-1)과 제 4i 데이터 라인(DL4i)은 제 1 금속 라인일 수 있고, 제 2j 픽셀 구동 전압 라인(PL2j)은 제 2 금속 라인일 수 있다. 그리고, 제 4i-1 데이터 라인(DL4i-1)은 제 1 금속 라인의 제 1 금속 신호 라인일 수 있고, 제 4i 데이터 라인(DL4i)은 제 1 금속 라인의 제 2 금속 신호 라인일 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각은 제 2 방향(Y)을 기준으로, 제 1 영역(A1)과 제 2 영역(A2)으로 구분될 수 있다.
제 1 영역(A1)(또는 발광 영역)은 제 2 방향(Y)을 기준으로, 게이트 라인(GL)의 상측부에 배치되고 게이트 라인(GL)과 중첩되지 않을 수 있다. 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 제 1 영역(A1)은 각기 다른 크기를 가질 수 있다.
제 2 영역(A2)(또는 회로 영역)은 제 2 방향(Y)을 기준으로, 게이트 라인(GL)의 하측부에 배치되고 게이트 라인(GL)과 중첩될 수 있다. 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 제 1 영역(A1)은 실질적으로 동일한 크기를 가질 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각은 제 2 영역(A2)에 배치되고 게이트 라인(GL)과 중첩되는 회로 영역에 배치된 픽셀 회로(PC)를 포함할 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 픽셀 회로(PC)는 게이트 라인(GL)의 제 1 및 제 2 게이트 라인(GLa, GLb), 픽셀 구동 전압 라인(PL), 4개의 데이터 라인(DL4i-3, DL4i-2, DL4i-1, DL4i), 및 레퍼런스 전압 라인(RL)에 선택적으로 연결될 수 있다.
제 1 게이트 라인(GLa)은 복수의 서브 픽셀 영역(SPA1 내지 SPA4)의 제 2 영역(A2) 중 제 1 영역(A1)에 가장 인접한 일측 영역에 배치될 수 있다. 제 2 게이트 라인(GLb)은 복수의 서브 픽셀 영역(SPA1 내지 SPA4)의 제 2 영역(A2) 중 제 1 게이트 라인(GLa)으로부터 이격된 타측 영역에 배치될 수 있다.
일 예에 따른 픽셀 회로(PC)는 제 1 스위칭 트랜지스터(Tsw1), 제 2 스위칭 트랜지스터(Tsw2), 구동 트랜지스터(Tdr), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 픽셀 회로(PC)의 트랜지스터(Tsw1, Tsw2, Tdr) 각각은 박막 트랜지스터(TFT)로 이루어질 수 있으며, 이들 박막 트랜지스터(Tsw1, Tsw2, Tdr) 중 적어도 하나는 a-Si TFT, poly-Si TFT, Oxide TFT, 또는 Organic TFT일 수 있다. 예를 들어, 픽셀 회로(PC)에서, 제 1 스위칭 트랜지스터(Tsw1), 제 2 스위칭 트랜지스터(Tsw2), 및 구동 트랜지스터(Tdr) 중 일부는 응답 특성이 우수한 LTPS(low-temperature poly-Si)으로 이루어진 반도체층(또는 활성층)을 포함하는 박막 트랜지스터일 수 있고, 제 1 스위칭 트랜지스터(Tsw1), 제 2 스위칭 트랜지스터(Tsw2), 및 구동 트랜지스터(Tdr) 중 일부를 제외한 나머지는 오프 전류(off current) 특성이 우수한 옥사이드(oxide)로 이루어진 반도체층(또는 활성층)을 포함하는 박막 트랜지스터일 수 있다.
제 1 스위칭 트랜지스터(Tsw1)는 제 1 게이트 라인(GLa)에 접속된 게이트 전극(GE), 인접한 데이터 라인(DL)에 접속된 제 1 소스/드레인 전극(SDE1), 및 제 1 컨택홀(CH1)을 통해 구동 트랜지스터(Tdr)의 게이트 전극(GE)에 접속된 제 2 소스/드레인 전극(SDE2)을 포함할 수 있다. 제 1 스위칭 트랜지스터(Tsw1)의 게이트 전극(GE)은 제 1 게이트 라인(GLa)의 일측으로부터 돌출된 돌출 영역일 수 있다. 이러한 제 1 스위칭 트랜지스터(Tsw1)는 제 1 게이트 라인(GLa)에 공급되는 제 1 게이트 신호에 따라 턴-온되어 인접한 데이터 라인(DL)으로부터 공급되는 데이터 전압을 구동 트랜지스터(Tdr)의 게이트 전극(GE)에 공급할 수 있다.
일 예에 따르면, 제 1 서브 픽셀 영역(SPA1)에 배치된 제 1 스위칭 트랜지스터(Tsw1)의 제 1 소스/드레인 전극(SDE1)은 제 4i-3 데이터 라인(DL4i-3)의 일측으로부터 돌출된 돌출 영역일 수 있고, 제 2 서브 픽셀 영역(SPA2)에 배치된 제 1 스위칭 트랜지스터(Tsw1)의 제 1 소스/드레인 전극(SDE1)은 제 4i-2 데이터 라인(DL4i-2)의 일측으로부터 돌출된 돌출 영역일 수 있고, 제 3 서브 픽셀 영역(SPA3)에 배치된 제 1 스위칭 트랜지스터(Tsw1)의 제 1 소스/드레인 전극(SDE1)은 제 4i-1 데이터 라인(DL4i-1)의 일측으로부터 돌출된 돌출 영역일 수 있으며, 제 4 서브 픽셀 영역(SPA4)에 배치된 제 1 스위칭 트랜지스터(Tsw1)의 제 1 소스/드레인 전극(SDE1)은 제 4i 데이터 라인(DL4i)의 일측으로부터 돌출된 돌출 영역일 수 있다.
제 2 스위칭 트랜지스터(Tsw2)는 제 2 게이트 라인(GLb)에 접속된 게이트 전극(GE), 구동 트랜지스터(Tdr)의 소스 전극에 접속된 제 1 소스/드레인 전극(SDE1), 및 인접한 레퍼런스 전압 라인(RL)에 접속된 제 2 소스/드레인 전극(SDE2)을 포함한다. 이러한 제 2 스위칭 트랜지스터(Tsw2)는, 표시 모드에서, 제 2 게이트 라인(GLb)에 공급되는 제 2 게이트 신호에 따라 인접한 레퍼런스 전압 라인(RL)에 공급되는 레퍼런스 전압을 구동 트랜지스터(Tdr)의 소스 전극(SE)에 공급할 수 있다. 그리고, 제 2 스위칭 트랜지스터(Tsw2)는, 센싱 모드에서, 제 2 게이트 라인(GLb)에 공급되는 제 2 게이트 신호에 의해 턴-온되어 구동 트랜지스터(Tdr)로부터 출력되는 전류를 인접한 레퍼런스 전압 라인(RL)에 공급하거나 구동 트랜지스터(Tdr)의 소스 전극(SE)을 인접한 레퍼런스 전압 라인(RL)에 연결할 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각에 있어서, 제 2 스위칭 트랜지스터(Tsw2)의 게이트 전극(GE)은 제 2 게이트 라인(GLb)의 일부 영역이거나 제 2 게이트 라인(GLb)의 일측으로부터 돌출된 돌출 영역일 수 있다. 제 2 스위칭 트랜지스터(Tsw2)의 제 1 소스/드레인 전극(SDE1)은 레퍼런스 전압 라인(RL)으로부터 분기된 레퍼런스 연결 라인(RCL)과 제 2 컨택홀(CH2)을 통해 전기적으로 연결될 수 있다. 레퍼런스 연결 라인(RCL)은 제 2 게이트 라인(GLb)과 나란하면서 레퍼런스 전압 라인(RL)을 지나가도록 배치되고 제 2 컨택홀(CH2)을 통해 레퍼런스 전압 라인(RL)과 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 소스 전극(SE) 사이에 형성된다. 일 예에 따른 스토리지 커패시터(Cst)는 구동 트랜지스터(Tdr)의 게이트 전극(GE)으로 이루어진 제 1 커패시터 전극, 구동 트랜지스터(Tdr)의 소스 전극으로 이루어진 제 2 커패시터 전극, 및 제 1 커패시터 전극과 제 2 커패시터 전극의 중첩 영역에 형성된 유전체층을 포함할 수 있다. 이러한 스토리지 커패시터(Cst)는 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 소스 전극(SE) 사이의 차 전압을 충전한 후, 충전된 전압에 따라 구동 트랜지스터(Tdr)를 스위칭시킬 수 있다.
구동 트랜지스터(Tdr)는 제 1 스위칭 트랜지스터(Tsw1)의 제 2 소스/ 드레인 전극(SDE1)에 접속된 게이트 전극(GE), 제 2 스위칭 트랜지스터(Tsw2)의 제 1 소스/드레인 전극(SDE1)에 연결된 소스 전극(SE), 및 픽셀 구동 전압 라인(PL)에 연결된 드레인 전극(DE)을 포함할 수 있다. 이러한 구동 트랜지스터(Tdr)는 스토리지 커패시터(Cst)의 전압에 의해 턴-온됨으로써 픽셀 구동 전압 라인(PL)으로부터 발광 소자층으로 흐르는 전류 량을 제어한다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 1 서브 픽셀 영역(SPA1)에 배치된 구동 트랜지스터(Tdr)의 드레인 전극(DE)은 제 2j-1 픽셀 구동 전압 라인(PL2j-1)으로부터 돌출된 돌출 영역으로 배치될 수 있고, 제 4 서브 픽셀 영역(SPA4)에 배치된 구동 트랜지스터(Tdr)의 드레인 전극(DE)은 제 2j 픽셀 구동 전압 라인(PL2j)으로부터 돌출된 돌출 영역으로 배치될 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 2 서브 픽셀 영역(SPA2)에 배치된 구동 트랜지스터(Tdr)의 드레인 전극(DE)은 제 1 내부 전원 공급 라인(IPL1)을 통해 제 2j-1 픽셀 구동 전압 라인(PL2j-1)에 전기적으로 연결될 수 있다. 이 경우, 제 1 내부 전원 공급 라인(IPL1)은 제 2 게이트 라인(GLb)과 동일층에 나란하게 배치되고, 적어도 하나의 제 3 컨택홀(CH3)을 통해 제 2j-1 픽셀 구동 전압 라인(PL2j-1)에 전기적으로 연결되며, 제 4 컨택홀(CH4)을 통해 제 2 서브 픽셀 영역(SPA2)에 배치된 구동 트랜지스터(Tdr)의 드레인 전극(DE)에 전기적으로 연결될 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 3 서브 픽셀 영역(SPA3)에 배치된 구동 트랜지스터(Tdr)의 드레인 전극(DE)은 제 2 내부 전원 공급 라인(IPL2)을 통해 제 2j 픽셀 구동 전압 라인(PL2j)에 전기적으로 연결될 수 있다. 이 경우, 제 2 내부 전원 공급 라인(IPL2)은 제 2 게이트 라인(GLb)과 동일층에 나란하게 배치되고, 적어도 하나의 제 5 컨택홀(CH5)을 통해 제 2j 픽셀 구동 전압 라인(PL2j)에 전기적으로 연결되며, 제 6 컨택홀(CH6)을 통해 제 3 서브 픽셀 영역(SPA3)에 배치된 구동 트랜지스터(Tdr)의 드레인 전극(DE)에 전기적으로 연결될 수 있다.
일 예에 따르면, 픽셀 회로(PC)의 트랜지스터(Tsw1, Tsw2, Tdr) 각각은 반도체층은 기판(100) 상에 배치되어 있는 버퍼층(110) 상에 배치될 수 있다. 반도체층은 소스 영역과 드레인 영역 및 채널 영역을 가지며, 반도체층의 채널 영역은 게이트 절연막에 의해 덮일 수 있다. 게이트 라인(GL)과 트랜지스터(Tsw1, Tsw2, Tdr) 각각은 게이트 절연막 상에 배치되고, 층간 절연막(120)에 의해 덮일 수 있다. 데이터 라인(DL), 픽셀 구동 전압 라인(PL), 레퍼런스 전압 라인(RL), 및 트랜지스터(Tsw1, Tsw2, Tdr)의 소스/드레인 전극은 층간 절연막(120) 상에 배치되고, 패시베이션층(130)에 의해 덮일 수 있다. 그리고, 패시베이션층(130)은 오버코층(140)(또는 평탄화층)에 의해 덮일 수 있다.
오버코트층(140)은 픽셀 회로(PC)를 덮도록 기판(10)의 표시 영역 전체에 배치될 수 있다. 일 예에 따른 오버코트층(140)은 포토 아크릴(photo acryl), 벤조사이클로부텐(benzocyclobutene), 폴리 이미드(polyimide), 및 불소 수지 등과 같은 유기 물질로 이루어질 수 있다.
일 예에 따르면, 픽셀 회로(PC)의 트랜지스터(Tsw1, Tsw2, Tdr) 각각의 반도체층은 기판(100) 상에 배치되어 있는 차광층 상에 배치될 수 있다.
차광층은 트랜지스터(Tsw1, Tsw2, Tdr) 각각의 반도체층과 기판(100) 사이에 배치되어 기판(100)을 통해서 반도체층 쪽으로 입사되는 광을 차단함으로써 외부 광에 의한 트랜지스터(Tsw1, Tsw2, Tdr)의 문턱 전압 변화를 최소화 내지 방지한다. 이러한 차광층은 버퍼층(110)에 의해 덮인다. 선택적으로, 차광층은 트랜지스터(Tsw1, Tsw2, Tdr)의 소스 전극에 전기적으로 연결되어 해당 트랜지스터의 하부 게이트 전극의 역할을 할 수도 있으며, 이 경우 광에 의한 특성 변화뿐만 아니라 바이어스 전압에 따른 트랜지스터(Tsw1, Tsw2, Tdr)의 문턱 전압 변화를 최소화 내지 방지한다.
한편, 픽셀 회로(PC)가 센싱 모드에 따른 센싱 구동 없이 표시 모드에 따른 표시 구동만으로 동작할 때, 제 2 스위칭 트랜지스터(Tsw2)와 레퍼런스 전압 라인(RL)은 생략되며, 이때, 도 2에 도시된 레퍼런스 전압 라인(RL)은 픽셀 구동 전압 라인(PL2j)으로 변경된다. 그리고, 픽셀 회로(PC)에서 제 2 스위칭 트랜지스터(Tsw2)가 생략되고, 단위 픽셀(12)에서 레퍼런스 전압 라인(RL)이 생략될 때, 단위 픽셀(12)에 배치된 픽셀 구동 전압 라인(PL)과 데이터 라인(DL)의 배치 순서 역시 변경 가능하다. 예를 들어, 도 2에서, 제 2j-1 픽셀 구동 전압 라인(PL2j-1)은 제 4i-3 데이터 라인(DL4i-3)으로 변경되고, 서로 인접한 제 4i-3 데이터 라인(DL4i-3)과 제 4i-2 데이터 라인(DL4i-2)은 제 2j-1 픽셀 구동 전압 라인(PL2j-1)으로 변경되고, 레퍼런스 전압 라인(RL)은 서로 인접한 제 4i-2 데이터 라인(DL4i-2)과 제 4i-1 데이터 라인(DL4i-1)으로 변경되고, 서로 인접한 제 4i-1 데이터 라인(DL4i-1)과 제 4i 데이터 라인(DL4i)은 제 2j 픽셀 구동 전압 라인(PL2j)으로 변경되며, 제 2j 픽셀 구동 전압 라인(PL2j)은 서로 인접한 제 4i 데이터 라인(DL4i)과 제 4i-3 데이터 라인(DL4i-3)을 변경될 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각은 제 1 영역(A1)에 배치된 발광부(EP), 및 제 1 영역(A1)을 둘러싸고 제 2 영역(A2)에 배치된 비발광부를 포함할 수 있다. 이하의 설명에서, 발광부(EP)는 개구부로 이해될 수 있고, 비발광부는 비개구부로 이해될 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 발광부(EP)는 표시 영상의 휘도와 색온도를 향상시키기 위하여, 각기 다른 크기를 가질 수 있다. 예를 들어, 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 발광부(EP)는 발광 표시 장치 또는 제 2 서브 픽셀(12b)에서 배치하고자 하는 6500K 이상의 색온도에 기초하여 각기 다른 크기를 가지도록 배치될 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 1 서브 픽셀 영역(SPA1)의 발광부(EP)는 적색 광을 방출하는 적색 발광부(EPr) 또는 적색 개구부일 수 있다. 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 2 서브 픽셀 영역(SPA2)의 발광부(EP)는 백색 광을 방출하는 백색 발광부(EPw) 또는 백색 개구부일 수 있다. 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 3 서브 픽셀 영역(SPA3)의 발광부(EP)는 청색 광을 방출하는 청색 발광부(EPb) 또는 청색 개구부일 수 있다. 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 4 서브 픽셀 영역(SPA4)의 발광부(EP)는 녹색 광을 방출하는 녹색 발광부(EPg) 또는 녹색 개구부일 수 있다. 일 예에 따르면, 제 1 내지 제 4 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 발광부(EP)는 백색 발광부(EPw), 적색 발광부(EPr), 청색 발광부(EPb), 및 녹색 발광부(EPg)의 순서로 큰 크기(EPw > EPr > EPb > EPg)를 가질 수 있으나, 반드시 이에 한정되는 것은 아니다.
일 예에 따른 제 1 내지 제 4 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 발광부(EP) 중 적어도 하나는 제 1 방향(X)을 따라 오목하거나 돌출된 적어도 하나의 벤트 영역(bent area)(BA)을 포함할 수 있다.
예를 들어, 적색 발광부(EPr)는 제 2j-1 픽셀 구동 전압 라인(PL2j-1)을 향하여 사다리꼴 형태로 돌출된 벤트 영역(BA)을 포함할 수 있다. 백색 발광부(EPw)는 레퍼런스 전압 라인(RL)을 향하여 사다리꼴 형태로 돌출된 벤트 영역(BA)을 포함할 수 있다. 청색 발광부(EPb)는 제 4i-1 데이터 라인(DL4i-1)을 향하여 사다리꼴 형태로 돌출된 벤트 영역(BA)을 포함할 수 있다. 녹색 발광부(EPg)는 인접한 청색 발광부(EPb)와 적색 발광부(EPr) 각각의 벤트 영역(BA)에 의해 사다리꼴 형태로 오목한 벤트 영역(BA)을 포함할 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 제 1 영역(A1)에 배치된 픽셀 구동 전압 라인(PL), 레퍼런스 전압 라인(RL), 제 4i-1 데이터 라인(DL4i-1), 및 제 4i 데이터 라인(DL4i) 각각은 발광부들(EP)의 벤트 영역(BA)과 대응되도록 벤트(bent)될 수 있다.
일 예에 따른 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 일부의 서브 픽셀 영역(SPA2, SPA4)에 배치된 발광부(EPw, EPg)는 복수의 금속 라인(PL, DL, RL) 중 제 1 방향(X)을 따라 인접한 적어도 하나의 금속 라인(PL, DL, RL)과 중첩될 수 있다.
일 예에 따르면, 복수의 금속 라인(PL, DL, RL) 중 제 1 금속 라인과 제 2 금속 라인은 제 1 방향(X)을 따라 서로 이격되도록 일부의 서브 픽셀 영역(SPA2, SPA4)에 배치되고, 일부의 서브 픽셀 영역(SPA2, SPA4)에 배치된 발광부(EPw, EPg)는 제 1 금속 라인과 제 2 금속 라인 중 적어도 하나와 중첩될 수 있다. 그리고, 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 일부의 서브 픽셀 영역(SPA2, SPA4)에 배치된 발광부(EPw, EPg)는 제 1 금속 라인과 제 2 금속 라인 사이에 배치된 제 1 발광부(EP1), 및 제 1 금속 라인과 제 2 금속 라인 중 적어도 하나와 중첩된 제 2 발광부(EP2)를 포함할 수 있다. 예를 들어, 제 2 발광부(EP2)는 제 1 방향(X)을 기준으로, 제 1 금속 라인과 제 2 금속 라인 중 적어도 하나와 절반 이상 중첩될 수 있다. 이 경우, 상기 일부의 서브 픽셀 영역이 제 2 서브 픽셀 영역(SPA2)일 때, 제 1 금속 라인은 제 4i-3 데이터 라인(DL4i-3)일 수 있고, 제 2 금속 라인은 레퍼런스 전압 라인(RL)일 수 있다. 그리고, 상기 일부의 서브 픽셀 영역이 제 4 서브 픽셀 영역(SPA4)일 때, 제 1 금속 라인은 제 4i-1 데이터 라인(DL4i-1)일 수 있고, 제 2 금속 라인은 제 2j 픽셀 구동 전압 라인(PL2j)일 수 있다.
그리고, 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 일부의 서브 픽셀 영역(SPA2, SPA4)을 제외한 나머지 서브 픽셀 영역(SPA1, SPA3)에 배치된 발광부(EPr, EPb)는 복수의 금속 라인(PL, DL, RL) 중 제 1 방향(X)을 따라 인접한 2개의 금속 라인(PL, DL, RL)과 비중첩될 수 있다. 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 일부의 서브 픽셀 영역(SPA2, SPA4)을 제외한 나머지 서브 픽셀 영역(SPA1, SPA3)은 제 1 방향(X)을 따라 인접한 2개의 금속 라인(PL, DL, RL) 사이에 배치된 하나의 발광부(EPr, EPb)만을 포함할 수 있다. 그리고, 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 적색 발광부(EPr)를 포함하는 제 1 서브 픽셀 영역(SPA1)은 인접한 2개의 금속 라인(PL, DL, RL) 중 적어도 하나와 중첩되는 제 2 발광부를 포함할 수도 있는데, 이 경우 적색 발광부(EPr)의 제 2 발광부에서 발생되는 광은 백색 휘도의 색온도를 저하시킬 수 있다. 이에 따라, 적색 발광부(EPr)는 인접한 2개의 금속 라인(PL, DL, RL) 중 적어도 하나와 중첩되는 제 2 발광부를 포함하지 않도록 구현된다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 발광부(EP)는 제 2 방향(Y)과 나란한 제 1 변과 제 2 변을 포함할 수 있다.
제 1 방향(X)을 기준으로, 적색 발광부(EPr)의 제 1 변은 제 2j-1 픽셀 구동 전압 라인(PL2j-1)의 제 1 측면(또는 제 2 측면)으로부터 이격되고, 적색 발광부(EPr)의 제 2 변은 제 4i-3 데이터 라인(DL4i-3)의 제 1 측면(또는 제 2 측면)으로부터 이격될 수 있다.
제 1 방향(X)을 기준으로, 백색 발광부(EPw)의 제 1 변은 적색 발광부(EPr)에 인접한 제 4i-3 데이터 라인(DL4i-3)의 제 1 측면(또는 제 2 측면)에 공정 오차 범위 내에서 정렬되고, 백색 발광부(EPw)의 제 2 변은 백색 발광부(EPw)에 인접한 레퍼런스 라인(RL)의 제 2 측면(또는 제 1 측면)에 공정 오차 범위 내에서 정렬될 수 있다.
제 1 방향(X)을 기준으로, 청색 발광부(EPb)의 제 1 변은 레퍼런스 라인(RL)의 제 2 측면(또는 제 1 측면)으로부터 이격되고, 청색 발광부(EPb)의 제 2 변은 제 4i-1 데이터 라인(DL4i-1)의 제 1 측면(또는 제 2 측면)으로부터 이격될 수 있다.
제 1 방향(X)을 기준으로, 녹색 발광부(EPg)의 제 1 변은 청색 발광부(EPb)에 인접한 제 4i-1 데이터 라인(DL4i-1)의 제 1 측면(또는 제 2 측면)에 공정 오차 범위 내에서 정렬되고, 백색 발광부(EPw)의 제 2 변은 적색 발광부(EPr)에 인접한 제 2j 픽셀 구동 전압 라인(PL2j)의 제 2 측면(또는 제 1 측면)에 공정 오차 범위 내에서 정렬될 수 있다.
일 예에 따른 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 발광부(EP)는 요철 패턴부(150) 및 발광 소자층(EDL)을 포함할 수 있다. 일 예에 따른 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 일부의 서브 픽셀 영역(SPA2, SPA4)에 배치된 발광부(EPw, EPg)는 평탄부(141)를 더 포함할 수 있다. 즉, 일 예에 따른 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 일부의 서브 픽셀 영역(SPA2, SPA4)에 배치된 발광부(EPw, EPg)는 요철 패턴부(150)와 평탄부(141) 및 발광 소자층(EDL)를 포함할 수 있다. 그리고, 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 일부의 서브 픽셀 영역(SPA2, SPA4)을 제외한 나머지 서브 픽셀 영역(SPA1, SPA3)에 배치된 발광부(EPr, EPb)는 평탄부(141)를 포함하지 않고 요철 패턴부(150) 및 발광 소자층(EDL)을 포함할 수 있다. 이하의 설명에서, 평탄부(141)는 비패턴부로 이해될 수 있다.
일 예에 따르면, 적색 발광부(EPr), 청색 발광부(EPb), 백색 발광부(EPw)의 제 1 발광부(EP1), 및 녹색 발광부(EPg)의 제 1 발광부(EP1) 각각은 오버코트층(140)에 배치된 요철 패턴부(150)를 포함하고, 백색 발광부(EPw)의 제 2 발광부(EP2), 및 녹색 발광부(EPg)의 제 2 발광부(EP2) 각각은 오버코트층(140)에 배치된 평탄부(141)를 포함할 수 있다. 즉, 기판(100) 상에 배치된 오버코트층(140)은 적색 발광부(EPr), 청색 발광부(EPb), 백색 발광부(EPw)의 제 1 발광부(EP1), 및 녹색 발광부(EPg)의 제 1 발광부(EP1) 각각에 배치된 요철 패턴부(150), 및 백색 발광부(EPw)의 제 2 발광부(EP2)와 녹색 발광부(EPg)의 제 2 발광부(EP2) 각각에 배치된 평탄부(141)를 포함할 수 있다.
요철 패턴부(150)는 적색 발광부(EPr), 청색 발광부(EPb), 백색 발광부(EPw)의 제 1 발광부(EP1), 및 녹색 발광부(EPg)의 제 1 발광부(EP1) 각각에 중첩되는 오버코트층(140)에 굴곡(또는 요철) 형태를 가지도록 배치됨으로써 발광 소자층(EDL)에서 발광된 광의 진행 경로를 변경하여 화소의 광 추출 효율을 증가시킨다. 이에 따라, 요철 패턴부(150)은 비평탄부, 미세 구조물, 광 경로 제어부, 마이크로 렌즈부, 마이크로 렌즈 어레이부, 또는 광 산란부로도 이해될 수 있다.
일 예에 따른 요철 패턴부(150)은 서로 이격된 복수의 볼록부(151), 및 복수의 볼록부(151) 사이에 배치된 복수의 오목부(153)를 포함할 수 있다.
복수의 볼록부(151) 각각은 발광 소자층(EDL)의 유효 발광 영역을 기반으로 화소에서 발생되는 광의 외부 추출 효율을 최대화할 수 있는 형상을 가지도록 발광부(EP)와 중첩되는 오버코트층(140)에 마련될 수 있다. 이러한 복수의 볼록부(151) 각각은 발광 소자층(EDL)에서 발광된 광의 진행 경로를 기판(100) 쪽으로 변경하여 발광 소자층(EDL)에서 발광된 광의 외부 추출 효율을 증가시킨다.
복수의 볼록부(151) 각각은 모든 방향에서 서로 연결될 수 있다. 예를 들어, 복수의 볼록부(151) 각각의 바닥부(또는 밑면)는 모든 방향으로 인접한 볼록부들(151)의 바닥부와 연결될 수 있다. 이에 따라, 발광부(EP)와 중첩되는 오버코트층(140)은 복수의 볼록부(151) 사이에 형성되는 복수의 오목부(153)를 포함할 수 있다. 하나의 오목부(153)는 인접한 복수의 볼록부(151)에 의해 둘러싸일 수 있다. 하나의 오목부(153)를 둘러싸는 복수의 볼록부(151)는 평면적으로 육각 형태(또는 벌집 형태)로 배치될 수 있다.
복수의 오목부(153) 각각은 복수의 볼록부(151) 사이에 대응되는 오버코트층(140)의 상면(또는 표면)으로부터 오목하게 배치될 수 있다. 복수의 오목부(153) 각각은 제 1 방향(X)을 따라 서로 이격되면서 서로 평행하게 배치되고 제 2 방향(Y)을 따라 지그재그 형태로 배치될 수 있다. 즉, 복수의 오목부(153) 각각은 일정한 간격을 갖는 격자 형태로 배치되고, 제 2 방향(Y)으로 따라 인접한 오목부들(153)은 서로 엇갈리게 배치될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 인접한 3개의 오목부(153)는 평면적으로 삼각 형태로 배치될 수 있으며, 인접한 3개의 오목부(153) 각각의 중심부 사이의 선분들은 평면적으로 삼각 형태(TS)를 이룰 수 있다. 또한, 복수의 오목부(153) 각각은 주변에 배치된 6개의 오목부(153)에 의해 둘러싸일 수 있다. 이 경우, 하나의 오목부(153)를 둘러싸도록 주변된 배치된 6개의 오목부(153)는 평면적으로 6각 형태(HS)로 배치될 수 있으며, 하나의 오목부(153)를 둘러싸도록 주변된 배치된 6개의 오목부(153) 각각의 중심부 사이의 선분들은 평면적으로 6각 형태(HS)를 이룰 수 있다. 예를 들어, 복수의 볼록부(151)과 복수의 오목부(153)는 평면적으로 벌집 형태로 배치될 수 있다.
복수의 볼록부(151)와 복수의 오목부(153)를 포함하는 요철 패턴부(150)은 포토 레지스트를 이용한 포토리소그래피 공정을 통해 발광부(EP) 상의 오버코트층(140) 상에 마스크 패턴을 형성한 후, 마스크 패턴을 이용한 오버코트층(140)의 에칭 공정을 통해 배치될 수 있다. 예를 들어, 포토 레지스트는 생산성의 향상을 위해 포지티브 포토 레지스트가 사용될 수 있다.
다시 도 2 및 도 3을 참조하면, 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 일부의 서브 픽셀 영역(SPA2, SPA4)의 발광부(EPr, EPb)에 배치된 평탄부(141)는 상기 일부의 서브 픽셀 영역(SPA2, SPA4)에 인접한 금속 라인 상에 배치될 수 있다. 결과적으로, 오버코트층(140)은 복수의 금속 라인 상에 배치된 복수의 평탄부(141), 및 복수의 평탄부(141) 사이에 배치된 요철 패턴부(150)를 포함할 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 발광부(EP)에 배치된 발광 소자층(EDL)은 애노드 전극(AE), 자발광 소자(SED), 및 캐소드 전극(CE)을 포함할 수 있다.
애노드 전극(AE)은 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 발광부(EP)에 대응되는 기판(100) 상의 오버코트층(140) 상에 개별적으로 배치될 수 있다. 일 예에 따르면, 제 1 영역(A1)에서 애노드 전극(AE)은 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 발광부(EP)와 대응되는 크기와 형태를 가질 수 있다. 일 예에 따른 애노드 전극(AE)은 자발광 소자(SED)에서 방출되는 광이 기판 쪽으로 투과될 수 있도록 TCO(Transparent Conductive Oxide)와 같은 투명 도전 물질로 이루어질 수 있다.
일 예에 따른 애노드 전극(AE)은 오버코트층(140)의 최상면과 직접적으로 접촉될 수 있다. 예를 들어, 애노드 전극(AE)은 오버코트층(140)의 요철 패턴부(150)와 평탄부(141) 각각과 직접적으로 접촉하기 때문에 요철 패턴부(150)와 평탄부(141)의 표면 형상(morphology)을 따르는 형상을 포함할 수 있다.
일 예에 따른 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 애노드 전극(AE)은 해당하는 픽셀 회로(PC) 쪽으로 연장된 연장부를 포함할 수 있다. 애노드 전극(AE)의 연장부는 오버코트층(140)과 패시베이션층(130)에 배치된 전극 컨택홀(ECH)을 통해서 해당하는 픽셀 회로(PC)의 구동 트랜지스터(Tdr)의 소스 전극(SE)과 전기적으로 연결될 수 있다. 이에 따라, 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 애노드 전극(AE)은 해당하는 픽셀 회로(PC)의 구동 트랜지스터(Tdr)로부터 데이터 전류를 개별적으로 공급받을 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 1 서브 픽셀 영역(SPA1)의 제 1 애노드 전극(AE1)은 요철 패턴부(150)보다 작은 크기를 가질 수 있다. 즉, 제 1 서브 픽셀 영역(SPA1)의 제 1 영역(A1)에서, 적색 발광부(EPr)의 크기는 제 1 애노드 전극(AE1)의 크기와 대응될 수 있고, 이로 인하여 요철 패턴부(150)의 크기는 적색 발광부(EPr)의 크기보다 클 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 2 서브 픽셀 영역(SPA2)의 백색 발광부(EPw)에 배치된 제 2 애노드 전극(AE2)은 요철 패턴부(150)보다 크거나 넓은 크기를 가질 수 있다. 예를 들어, 제 2 애노드 전극(AE2)은 요철 패턴부(150)와 평탄부(141) 상에 배치될 수 있다. 즉, 제 2 애노드 전극(AE2)은 요철 패턴부(150) 상에서 평탄부(141) 쪽으로 연장(또는 확장)된 구조를 가질 수 있다. 이에 따라, 제 2 서브 픽셀 영역(SPA2)의 제 1 영역(A1)에서, 백색 발광부(EPw)의 크기는 제 2 애노드 전극(AE2)의 크기와 대응될 수 있고, 이로 인하여 요철 패턴부(150)의 크기는 백색 발광부(EPr)의 크기보다 작을 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 3 서브 픽셀 영역(SPA3)의 제 3 애노드 전극(AE3)은 요철 패턴부(150)보다 작은 크기를 가질 수 있다. 즉, 제 3 서브 픽셀 영역(SPA3)의 제 1 영역(A1)에서, 청색 발광부(EPb)의 크기는 제 3 애노드 전극(AE3)의 크기와 대응될 수 있고, 이로 인하여 요철 패턴부(150)의 크기는 청색 발광부(EPb)의 크기보다 클 수 있다.
복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 4 서브 픽셀 영역(SPA4)의 녹색 발광부(EPg)에 배치된 제 4 애노드 전극(AE4)은 녹색 발광부(EPg)에 배치된 요철 패턴부(150)보다 크거나 넓은 크기를 가질 수 있다. 예를 들어, 제 4 애노드 전극(AE4)은 녹색 발광부(EPg)에 배치된 요철 패턴부(150)와 평탄부(141) 상에 배치될 수 있다. 즉, 제 4 애노드 전극(AE4)은 요철 패턴부(150) 상에서 평탄부(141) 쪽으로 연장(또는 확장)된 구조를 가질 수 있다. 이에 따라, 제 4 서브 픽셀 영역(SPA4)의 제 1 영역(A1)에서, 녹색 발광부(EPg)의 크기는 제 4 애노드 전극(AE4)의 크기와 대응될 수 있고, 이로 인하여 요철 패턴부(150)의 크기는 녹색 발광부(EPr)의 크기보다 작을 수 있다.
발광 소자층(EDL)의 자발광 소자(SED)는 제 1 내지 제 4 서브 픽셀 영역(SPA1 내지 SPA4) 각각에 배치되어 있는 애노드 전극(AE) 상에 배치될 수 있다. 일 예에 따른 자발광 소자(SED)는 유기 발광 소자, 양자점 발광 소자, 무기 발광 소자, 또는 마이크로 발광 다이오드 소자 등이 될 수 있다. 예를 들어, 유기 발광 소자로 이루어진 자발광 소자(SED)는 애노드 전극 상에 배치된 정공 기능층, 정공층 상에 배치된 유기 발광층, 유기 발광층 상에 배치된 전자 기능층을 포함할 수 있다.
일 예에 따르면, 제 1 내지 제 4 서브 픽셀 영역(SPA1 내지 SPA4) 각각에 배치된 자발광 소자(SED)는 각기 다른 색상의 광을 방출하도록 배치될 수 있다. 예를 들어, 제 1 서브 픽셀 영역(SPA1)의 자발광 소자(SED)는 적색 유기 발광층을 포함할 수 있고, 제 3 서브 픽셀 영역(SPA3)의 자발광 소자(SED)는 청색 유기 발광층을 포함할 수 있으며, 제 4 서브 픽셀 영역(SPA4)의 자발광 소자(SED)는 녹색 유기 발광층을 포함할 수 있다. 그리고, 제 2 서브 픽셀 영역(SPA2)의 자발광 소자는 백색 광을 방출하기 위한 복수의 유기 발광층을 포함할 수 있다
일 예에 따른 제 2 서브 픽셀 영역(SPA2)의 자발광 소자는 제 1 유기 발광층 및 제 2 유기 발광층이 적층된 스택 구조를 가질 수 있다. 일 예에 따른 제 1 유기 발광층은 제 1 광을 방출하는 것으로 청색 유기 발광셀, 녹색 유기 발광셀, 적색 유기 발광셀, 황색 유기 발광셀, 및 황록색 유기 발광셀 중 어느 하나를 포함할 수 있다. 일 예에 따른 제 2 유기 발광층은 청색 유기 발광셀, 녹색 유기 발광셀, 적색 유기 발광셀, 황색 유기 발광셀, 및 황록색 유기 발광셀 중 제 1 유기 발광층의 유기 발광셀을 제외한 나머지 어느 하나를 포함할 수 있다. 추가적으로, 제 2 서브 픽셀 영역(SPA2)의 자발광 소자는 청색 유기 발광셀, 녹색 유기 발광셀, 적색 유기 발광셀, 황색 유기 발광셀, 및 황록색 유기 발광셀 중 제 1 및 제 2 유기 발광층 각각의 유기 발광셀을 제외한 나머지 어느 하나를 포함하는 제 3 유기 발광층을 더 포함할 수 있다.
다른 예에 따르면, 제 1 내지 제 4 서브 픽셀 영역(SPA1 내지 SPA4) 각각에 배치된 자발광 소자(SED)는 백색 광을 방출하는 공통층으로 배치될 수 있다. 예를 들어, 제 1 내지 제 4 서브 픽셀 영역(SPA1 내지 SPA4) 각각에 배치된 자발광 소자(SED)는 상기 제 1 유기 발광층 및 상기 제 2 유기 발광층을 포함하거나 상기 제 1 유기 발광층과 상기 제 2 유기 발광층 및 상기 제 3 유기 발광층을 포함할 수 있다. 이 경우, 자발광 소자(SED)는 제 1 내지 제 4 서브 픽셀 영역(SPA1 내지 SPA4) 각각에 배치되어 있는 애노드 전극(AE)과 직접적으로 접촉하고, 오버코트층(140)에 배치된 평탄부(141)와 직접적으로 접촉할 수 있다. 즉, 본 예는 오버코트층(140)의 평탄부(141)와 애노드 전극(AE)의 가장자리 부분에 배치된 뱅크 또는 뱅크 패턴을 제거하고 애노드 전극(AE)과 자발광 소자(SED)를 오버코트층(140)의 평탄부(141) 상으로 연장 또는 확장함으로써 오버코트층(140)의 평탄부(141) 상에 제 2 발광부(EP2)를 배치할 수 있다.
부가적으로, 제 1 내지 제 4 서브 픽셀 영역(SPA1 내지 SPA4) 각각에 배치된 자발광 소자(SED)는 양자점 발광 소자로 변경되거나 색재현율 향상을 위해 양자점 발광층을 더 포함할 수 있다.
발광 소자층(EDL)의 캐소드 전극(CE)은 자발광 소자(SED)와 직접적으로 접촉되도록 기판(100)의 표시 영역 전체에 배치될 수 있다. 일 예에 따른 캐소드 전극(CE)은 자발광 소자(SED)에서 방출되어 입사되는 광을 기판(100) 쪽으로 반사시키기 위해 반사율이 높은 금속 물질을 포함할 수 있다.
본 명세서의 일 예에 따른 표시 패널은 봉지층(encapsulation layer)(160)을 더 포함할 수 있다.
봉지층(170)은 캐소드 전극(CE)를 덮도록 기판(100)의 표시 영역(AA) 상에 형성될 수 있다. 봉지층(160)은 외부 충격으로부터 박막 트랜지스터 및 자발광 소자(SED) 등을 보호하고, 산소 또는/및 수분 나아가 이물들(particles)이 발광 소자층(EDL)으로 침투하는 것을 방지하는 역할을 겸할 수 있다. 일 예에 따른 봉지층(160)은 적어도 하나의 무기막을 포함할 수 있다. 그리고, 봉지층(160)은 적어도 하나의 유기막을 더 포함할 수 있다. 예를 들어, 봉지층(160)은 제 1 무기 봉지층, 유기 봉지층, 및 제 2 무기 봉지층을 포함할 수 있다.
선택적으로, 봉지층(160)은 픽셀 전체를 둘러싸는 충진재로 변경될 수 있으며, 이 경우, 본 출원에 따른 발광 표시 패널(10)은 충진재를 매개로 하여 기판(100) 상에 부착되는 봉지 기판(170)을 더 포함한다. 봉지 기판(170)은 플라스틱 재질, 유리 재질, 또는 금속 재질로 이루어질 수 있다. 상기 충진재는 산소 또는/및 수분 등을 흡수하는 게터 물질을 포함할 수 있다.
추가적으로, 본 명세서에 따른 표시 패널은 컬러 필터층(CFL)을 더 포함할 수 있다. 컬러 필터층(CFL)은 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각에서 백색 광이 방출될 경우에 적용될 수 있다.
컬러 필터층(CFL)은 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 제 1, 제 3, 및 제 4 서브 픽셀 영역(SPA1, SPA3, SPA4) 각각의 발광부(EPr, EPb, EPg)와 중첩되도록 배치될 수 있다. 컬러 필터층(CFL)은 기판(100)과 오버코트층(140) 사이에 마련될 수 있다. 예를 들어, 컬러 필터층(CFL)은 패시베이션층(130)과 오버코트층(140) 사이에 개재될 수 있다.
컬러 필터층(CFL)은 제 1 서브 픽셀 영역(SPA1)의 적색 발광부(EPr)와 중첩되는 적색 컬러 필터(CFr), 제 3 서브 픽셀 영역(SPA3)의 청색 발광부(EPb)와 중첩되는 청색 컬러 필터(CFb), 및 제 4 서브 픽셀 영역(SPA4)의 녹색 발광부(EPg)와 중첩되는 녹색 컬러 필터(CFg)를 포함할 수 있다.
적색 컬러 필터(CFr), 청색 컬러 필터(CFb), 및 녹색 컬러 필터(CFg) 각각은 해당하는 발광부(EPr, EPb, EPg)보다 큰 크기를 가지거나 넓은 크기를 가질 수 있다. 예를 들어, 적색 컬러 필터(CFr), 청색 컬러 필터(CFb), 및 녹색 컬러 필터(CFg) 각각은 인접한 다른 서브 픽셀 영역으로부터 입사되는 빛샘 성분이 기판(100) 쪽으로 추출(또는 출광)되는 빛샘 현상을 방지하거나 최소화하기 위하여, 해당하는 발광부(EPr, EPb, EPg)보다 큰 크기를 가지거나 넓은 크기를 가질 수 있다.
적색 컬러 필터(CFr), 청색 컬러 필터(CFb), 및 녹색 컬러 필터(CFg) 각각의 끝단은 해당하는 발광부(EPr, EPb, EPg)를 사이에 두고 서로 인접한 제 1 및 제 2 금속 라인(PL, DL, RL) 각각과 중첩될 수 있다. 일 예에 따르면, 적색 컬러 필터(CFr), 청색 컬러 필터(CFb), 및 녹색 컬러 필터(CFg) 각각의 끝단은 인접한 금속 라인(PL, DL, RL) 상에 위치할 수 있다.
일 예에 따른 적색 컬러 필터(CFr), 청색 컬러 필터(CFb), 및 녹색 컬러 필터(CFg) 각각은 발광 소자층(EDL)으로부터 기판(100) 쪽으로 방출되는 광에 따라 재발광하여 서브 픽셀에 설정된 색상의 광을 방출하는 크기를 갖는 양자점을 포함할 수 있다. 이 경우, 적색 컬러 필터(CFr)는 장파장 영역의 광에 대한 투과율(또는 출광율)이 감소될 수 있도록 적색 양자점을 함유하지 않거나 장파장 광의 적어도 일부를 흡수하는 장파장 흡수 물질(또는 염료)을 더 포함할 수 있다. 예를 들어, 장파장 흡수 물질은 620nm~700nm의 파장을 흡수함으로써 장파장 영역의 광에 대한 투과율(또는 출광율)을 감소시켜 색온도를 상승시킬 수 있다.
추가적으로, 본 명세서에 따른 발광 표시 장치는 기판(100)의 후면(또는 광 추출면)(100a)에 부착된 편광 필름(180)을 더 포함할 수 있다. 편광 필름(180)은 표시 영역에 배치된 트랜지스터 및/또는 라인들 등에 의해 반사된 외부 광을 원편광 상태로 변경하여 발광 표시 장치의 시인성과 명암비를 향상시킨다. 예를 들어, 편광 필름(180)은 원편광 필름으로 배치될 수 있다.
도 5는 본 명세서의 일 예에 따른 제 1 서브 픽셀 영역을 설명하기 위한 도 3에 도시된 B1 부분의 확대도이며, 도 6은 도 5에 도시된 A 부분의 확대도이다.
도 2 내지 도 6을 참조하면, 본 명세서의 일 예에 따른 제 1 서브 픽셀 영역(SPA1)은 제 2j-1 픽셀 구동 전압 라인(PL2j-1)과 제 4i-3 데이터 라인(DL4i-3) 사이에 대응되는 광 방출 영역(LOA), 요철 패턴부(150)에 대응되는 패턴 형성 영역(PFA), 및 요철 패턴부(150) 상에 배치된 적색 발광부(EPr)를 포함할 수 있다.
광 방출 영역(LOA)은 제 1 서브 픽셀 영역(SPA1)의 제 1 영역(A1)에 배치된 제 2j-1 픽셀 구동 전압 라인(PL2j-1)과 제 4i-3 데이터 라인(DL4i-3) 사이에 배치될 수 있다.
패턴 형성 영역(PFA)은 제 1 서브 픽셀 영역(SPA1)의 제 1 영역(A1) 중 요철 패턴부(150)가 배치되는 영역으로 정의될 수 있다. 이러한 패턴 형성 영역(PFA)은 광 방출 영역(LOA)과 실질적으로 동일한 크기를 가질 수 있다.
패턴 형성 영역(PFA)의 끝단과 오버코트층(140)의 평탄부(141) 사이의 경계부(BP)는 제 2j-1 픽셀 구동 전압 라인(PL2j-1)과 제 4i-3 데이터 라인(DL4i-3) 각각의 제 1 측면(SS1)에 각각 위치하거나 실질적으로 정렬될 수 있다. 이에 따라, 요철 패턴부(150)의 크기는 광 방출 영역(LOA)의 크기와 실질적으로 동일할 수 있다.
적색 발광부(EPr)는 요철 패턴부(150)보다 작은 크기를 가질 수 있다. 예를 들어, 적색 발광부(EPr)는 제 2j-1 픽셀 구동 전압 라인(PL2j-1)(또는 제 1 금속 라인)과 제 4i-3 데이터 라인(DL4i-3)(또는 제 1 금속 라인) 사이에 배치될 수 있다.
일 예에 따른 적색 발광부(EPr)는 요철 패턴부(150) 상에 배치된 발광 소자층(EDL)을 포함할 수 있다.
발광 소자층(EDL)은 요철 패턴부(150) 상에 배치됨에 따라 요철 패턴부(150)의 표면 형상에 대응되는 요철 형태의 표면 형상을 가질 수 있다.
일 예에 따른 발광 소자층(EDL)은 제 1 애노드 전극(AE1), 자발광 소자(SED), 및 캐소드 전극(CE)을 포함할 수 있다.
제 1 애노드 전극(AE1)은 제 1 서브 픽셀 영역(SPA1)의 제 1 영역(A1)에 배치되어 있는 요철 패턴부(150) 상에 배치될 수 있다. 이러한 제 1 애노드 전극(AE1)은 패턴 형성 영역(PFA)보다 작은 크기를 가질 수 있다. 즉, 제 1 서브 픽셀 영역(SPA1)의 제 1 영역(A1)에 배치된 제 1 애노드 전극(AE1)의 크기는 요철 패턴부(150)보다 작은 크기를 가질 수 있다. 일 예에 따른 제 1 애노드 전극(AE1)의 끝단은 요철 패턴부(150)에 포함된 복수의 오목부(153) 중 최외곽 오목부(153o)에 위치할 수 있다. 예를 들어, 제 1 애노드 전극(AE1)의 끝단은 제 1 방향(X)을 따라 인접한 서브 픽셀 영역에 배치된 애노드 전극(AE2, AE4)과 전기적으로 분리되기 위하여, 복수의 오목부(153) 중 최외곽 오목부(153o)의 바닥면에 위치할 수 있으나, 반드시 이에 한정되지 않고, 애노드 전극(AE2, AE4)과 전기적으로 분리될 수 있는 범위 내에서 최외곽 오목부(153o)의 경사면에 위치할 수도 있다.
제 1 방향(X)을 기준으로, 제 1 애노드 전극(AE1)의 끝단과 인접한 서브 픽셀 영역에 배치된 애노드 전극(AE2, AE4) 사이의 영역은 비발광 영역(NEP)으로 정의될 수 있다.
제 1 애노드 전극(AE1)은 요철 패턴부(150)와 직접적으로 접촉하기 때문에 요철 패턴부(150)의 표면 형상을 따르는 형상을 포함할 수 있다. 예를 들어, 제 1 애노드 전극(AE1)은 상대적으로 얇은 두께를 가지도록 오버코트층(140)의 요철 패턴부(150) 상에 형성(또는 증착)되기 때문에 제 1 애노드 전극(AE1)의 표면 형상을 그대로 따르는 표면 형상을 가질 수 있다. 이에 따라, 제 1 애노드 전극(AE1)은 투명 도전 물질의 증착 공정에 의해 요철 패턴부(150)의 표면 형상을 그대로 따르는 등각(conformal) 형태로 배치될 수 있다.
자발광 소자(SED)는 제 1 애노드 전극(AE1) 상에 형성되어 제 1 애노드 전극(AE1)과 직접적으로 접촉될 수 있다. 일 예에 따른 자발광 소자(SED)는 제 1 애노드 전극(AE1) 대비 상대적으로 두꺼운 두께를 가지도록 형성(또는 증착)됨으로써 제 1 애노드 전극(AE1)의 표면 형상과 다른 표면 형상을 가질 수 있다. 그리고, 자발광 소자(SED)는 패턴 형성 영역(PFA) 중 제 1 애노드 전극(AE1)이 배치되지 않는 영역에서 오버코트층(140)과 직접적으로 접촉되고, 이로 인하여 제 1 서브 픽셀 영역(SPA1)의 제 1 영역(A1)에서 요철 패턴부(150)의 가장자리 부분은 비발광 영역(NEP)일 수 있다.
일 예에 따른 자발광 소자(SED)는 요철 패턴부(150)의 볼록부(151)의 정상부를 포함하는 상부 영역(UA)에서 제 1 두께(t1)를 가지며, 오목부(153)의 바닥부를 포함하는 하부 영역(DA)에서 제 1 두께(t1)보다 두꺼운 제 2 두께(t2)를 가질 수 있다. 이에 따라, 자발광 소자(SED)는 두께(t1, t2)에 따라 유효 발광 영역과 비유효 발광 영역을 가질 수 있다. 자발광 소자(SED)의 유효 발광 영역은 상대적으로 강한 발광이 발생되는 영역으로서, 볼록부(151)들의 상부 영역(UA)으로 설정될 수 있고, 자발광 소자(SED)의 비유효 발광 영역은 상대적으로 약한 발광이 발생되거나 발광이 발생되지 않는 영역으로서, 볼록부(151)들의 하부 영역(DA)으로 설정될 수 있다. 따라서, 볼록부(151)의 직경과 높이는 소비전력과 발광 효율 등에 기초하여 볼록부(151)들의 하부 영역(DA)에서 발광이 발생되지 않고 볼록부(151)들의 상부 영역(UA)에서만 발광이 발생될 수 있도록 배치될 수 있다.
캐소드 전극(CE)은 자발광 소자(SED) 상에 형성되어 자발광 소자(SED)와 직접적으로 접촉될 수 있다. 일 예에 따른 캐소드 전극(CE)은 자발광 소자(SED) 대비 상대적으로 얇은 두께를 가지도록 자발광 소자(SED) 상에 형성(또는 증착)될 수 있다. 이에 따라, 캐소드 전극(CE)은 자발광 소자(SED)의 표면 형상을 그대로 따르는 등각(conformal) 형태로 배치될 수 있다.
이와 같은, 제 1 서브 픽셀 영역(SPA1) 또는 제 1 서브 픽셀(12a)은 요철 패턴부(150)보다 작은 크기의 적색 발광부(EPr)를 포함함으로써 백색 광에 대한 적색 광의 기여도를 줄여 백색 광의 색온도를 증가시킬 수 있다.
도 7은 본 명세서의 일 예에 따른 제 2 서브 픽셀 영역을 설명하기 위한 도 3에 도시된 B2 부분의 확대도이다.
도 2, 도 3, 및 도 7을 참조하면, 본 명세서의 일 예에 따른 제 2 서브 픽셀 영역(SPA2)은 제 4i-2 데이터 라인(DL4i-2)과 레퍼런스 전압 라인(RL) 사이에 대응되는 광 방출 영역(LOA), 요철 패턴부(150)에 대응되는 패턴 형성 영역(PFA), 제 4i-2 데이터 라인(DL4i-2)과 레퍼런스 전압 라인(RL) 각각 상에 배치된 평탄부(141), 및 요철 패턴부(150)와 평탄부(141) 상에 배치된 백색 발광부(EPw)를 포함할 수 있다.
광 방출 영역(LOA)은 제 2 서브 픽셀 영역(SPA2)의 제 1 영역(A1)에 배치된 제 4i-2 데이터 라인(DL4i-2)과 레퍼런스 전압 라인(RL) 사이에 배치될 수 있다.
패턴 형성 영역(PFA)은 제 2 서브 픽셀 영역(SPA2)의 제 1 영역(A1) 중 요철 패턴부(150)가 배치되는 영역으로 정의될 수 있다. 이러한 패턴 형성 영역(PFA)은 광 방출 영역(LOA)과 실질적으로 동일한 크기를 가질 수 있다.
패턴 형성 영역(PFA)의 끝단과 오버코트층(140)의 평탄부(141) 사이의 경계부(BP)는 제 4i-3 데이터 라인(DL4i-3)과 레퍼런스 전압 라인(RL) 각각의 제 1 측면(SS1)에 각각 위치하거나 실질적으로 정렬될 수 있다. 이에 따라, 요철 패턴부(150)의 크기는 광 방출 영역(LOA)의 크기와 실질적으로 동일할 수 있다.
백색 발광부(EPw)는 요철 패턴부(150)보다 큰 크기를 가질 수 있다. 일 예에 따른 백색 발광부(EPw)는 제 4i-3 데이터 라인(DL4i-3)(또는 제 1 금속 라인)과 레퍼런스 전압 라인(RL)(또는 제 2 금속 라인) 사이에 배치될 수 있다. 예를 들어, 백색 발광부(EPw)는 제 4i-3 데이터 라인(DL4i-3)과 제 4i-2 데이터 라인(DL4i-2) 및 레퍼런스 전압 라인(RL) 각각을 덮는 오버코트층(140)에 배치된 평탄부(141) 및 요철 패턴부(150) 상에 배치되고, 이로 인하여 백색 발광부(EPw)는 평탄부(141)의 크기만큼 요철 패턴부(150)보다 더 큰 크기를 가질 수 있다.
제 2 서브 픽셀 영역(SPA2)에 배치된 오버코트층(140)의 평탄부(141)는 제 4i-3 데이터 라인(DL4i-3)과 제 4i-2 데이터 라인(DL4i-2) 상에 배치된 제 1 평탄부(141a), 및 레퍼런스 전압 라인(RL) 상에 배치된 제 2 평탄부(141b)를 포함할 수 있다.
일 예에 따른 백색 발광부(EPw)는 요철 패턴부(150) 상에 배치된 제 1 발광부(EP1), 및 비평탄부(141) 상에 배치된 제 2 발광부(EP2)를 포함할 수 있다.
제 1 발광부(EP1)는 요철 패턴부(150) 상에 배치됨에 따라 요철 패턴부(150)의 표면 형상에 대응되는 표면 형상을 가질 수 있다. 제 2 발광부(EP2)는 평탄부(141) 상에 배치됨에 따라 평탄부(141)의 표면 형상에 대응되는 표면 형상을 가질 수 있다.
일 예에 따른 백색 발광부(EPw)는 오버코트층(140)에 배치된 요철 패턴부(150)와 평탄부(141) 상에 배치된 발광 소자층(EDL)을 포함할 수 있다.
발광 소자층(EDL)은 요철 패턴부(150)와 평탄부(141) 상에 배치됨에 따라 요철 패턴부(150)와 평탄부(141)의 표면 형상에 대응되는 요철 형태와 평탄면 형태를 포함하는 표면 형상을 가질 수 있다.
일 예에 따른 발광 소자층(EDL)은 제 2 애노드 전극(AE2), 자발광 소자(SED), 및 캐소드 전극(CE)을 포함할 수 있다.
제 2 애노드 전극(AE2)은 제 2 서브 픽셀 영역(SPA2)의 제 1 발광부(EP1)와 제 2 발광부(EP2)의 오버코트층(140) 상에 배치될 수 있다. 제 2 애노드 전극(AE2)은 제 2 서브 픽셀 영역(SPA2)의 제 1 영역(A1)에 배치되어 있는 요철 패턴부(150)와 평탄부(141) 상에 배치될 수 있다. 제 2 애노드 전극(AE2)은 패턴 형성 영역(PFA)보다 큰 크기를 가질 수 있다. 즉, 제 2 애노드 전극(AE2)은 요철 패턴부(150)와 평탄부(141) 전체를 덮도록 배치되고, 이로 인하여 제 2 애노드 전극(AE2)의 크기는 요철 패턴부(150)보다 평탄부(141)의 크기만큼 더 큰 크기를 가질 수 있다.
일 예에 따른 제 2 애노드 전극(AE2)의 끝단은 제 1 방향(X)으로 인접한 제 1 및 제 3 서브 픽셀 영역(SPA1, SPA3) 각각의 요철 패턴부(150)에 연결된 평탄부(141)에 위치할 수 있다.
평탄부(141)의 제 1 평탄부(141a) 상에 배치된 제 2 애노드 전극(AE2)의 제 1 끝단은 제 4i-3 데이터 라인(DL4i-3)의 제 1 측면(SS1)에 위치하거나 실질적으로 정렬될 수 있다. 다시 말하여, 제 2 애노드 전극(AE2)의 제 1 끝단은 제 1 방향(X)으로 인접한 제 1 서브 픽셀 영역(SPA1)의 요철 패턴부(150)에 연결된 제 1 평탄부(141a)의 끝단에 정렬될 수 있다. 이에 따라, 제 2 애노드 전극(AE2)은 제 1 서브 픽셀 영역(SPA1)에 배치된 제 1 애노드 전극(AE1)과 전기적으로 분리될 수 있다.
평탄부(141)의 제 2 평탄부(141b) 상에 배치된 제 2 애노드 전극(AE2)의 제 2 끝단은 제 3 서브 픽셀 영역(SPA3)에 인접한 레퍼런스 전압 라인(RL)의 제 2 측면(SS2)에 위치하거나 실질적으로 정렬될 수 있다. 다시 말하여, 제 2 애노드 전극(AE2)의 제 2 끝단은 제 1 방향(X)으로 인접한 제 3 서브 픽셀 영역(SPA3)의 요철 패턴부(150)에 연결된 제 2 평탄부(141b)의 끝단에 정렬될 수 있다. 이에 따라, 제 2 애노드 전극(AE2)은 제 3 서브 픽셀 영역(SPA3)에 배치된 제 3 애노드 전극(AE3)과 전기적으로 분리될 수 있다.
도 7에서는, 제 2 애노드 전극(AE2)의 제 1 끝단이 제 4i-3 데이터 라인(DL4i-3)의 제 1 측면(SS1)에 위치하는 것으로 도시하고 설명하였지만, 반드시 이에 한정되지 않는다. 예를 들어, 제 2 애노드 전극(AE2)의 제 1 끝단은 제 4i-2 데이터 라인(DL4i-2) 상에 위치할 수도 있다.
제 2 애노드 전극(AE2)은 요철 패턴부(150)와 평탄부(141) 각각과 직접적으로 접촉하기 때문에 요철 패턴부(150)와 평탄부(141) 각각의 표면 형상을 따르는 형상을 포함할 수 있다. 이러한 제 2 애노드 전극(AE2)은 백색 발광부(EPw)의 요철 패턴부(150)와 평탄부(141) 상에 배치되는 것으로 제외하고는 제 1 애노드 전극(AE1)과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
자발광 소자(SED)는 제 2 애노드 전극(AE2) 상에 형성되어 제 2 애노드 전극(AE2)과 직접적으로 접촉될 수 있다. 일 예에 따른 자발광 소자(SED)는 제 2 애노드 전극(AE2) 대비 상대적으로 두꺼운 두께를 가지도록 형성(또는 증착)됨으로써 제 2 애노드 전극(AE2)의 표면 형상과 다른 표면 형상을 가질 수 있다.
캐소드 전극(CE)은 자발광 소자(SED) 상에 형성되어 자발광 소자(SED)와 직접적으로 접촉될 수 있다. 일 예에 따른 캐소드 전극(CE)은 자발광 소자(SED) 대비 상대적으로 얇은 두께를 가지도록 자발광 소자(SED) 상에 형성(또는 증착)될 수 있다. 이에 따라, 캐소드 전극(CE)은 자발광 소자(SED)의 표면 형상을 그대로 따르는 등각(conformal) 형태로 배치될 수 있다.
이와 같은, 제 2 서브 픽셀 영역(SPA2) 또는 제 2 서브 픽셀(12b)은 오버코트층(140)의 요철 패턴부(150) 상에 배치된 제 1 발광부(EP1) 및 오버코트층(140)의 평탄부(141) 상에 배치된 제 2 발광부(EP2)를 포함함으로써 제 2 발광부(EP2)에서 발생되는 광(L2)에 의해 백색 광의 색온도가 증가될 수 있으며, 나아가 발광 표시 장치의 청색 효율을 증가시킬 수 있다.
예를 들어, 제 1 발광부(EP1)의 발광 소자층(EDL)에서 발생되는 제 1 광(L1)은 요철 패턴부(150)에 의해 반사되어 기판(100) 쪽으로 추출(또는 출광)될 수 있다. 이와 함께, 제 2 발광부(EP2)의 발광 소자층(EDL)에서 발생되는 제 2 광(L2)은 데이터 라인(DL4i-3, DL4i-2) 및/또는 레퍼런스 전압 라인(RL)에 의해 반사되어 요철 패턴부(150) 쪽으로 진행한 후, 요철 패턴부(150)에 의해 다시 반사되어 기판(100) 쪽으로 추출(또는 출광)될 수 있다. 이때, 제 2 발광부(EP2)에 평탄 구조로 배치된 발광 소자층(EDL)은 청색 피크 파장이 상대적으로 높은 색온도를 갖는 주광색(cool white)의 제 2 광(L2)을 방출할 수 있다. 따라서, 백색 발광부(EPw)는 제 1 발광부(EP1)의 발광 스펙트럼에 따른 제 1 광(L1)과 제 2 발광부(EP2)의 발광 스펙트럼에 따른 제 2 광(L2)이 혼합된 백색 광(L1+L2)을 기판(100) 쪽으로 방출할 수 있고, 이로 인하여 백색 광의 광 추출 효율과 색온도가 증가될 수 있다.
비교 예에 따르면, 백색 발광부(EPw)에 배치된 제 1 발광부(EP1)가 요철 구조를 갖지 않고 제 2 발광부(EP2)와 동일한 평탄 구조를 가질 때, 제 2 발광부(EP2)에서 발생된 광(L2)은 광 방출 영역(LOA) 쪽으로 반사되어 진행하는 진행 각도가 커 반복적으로 전반사되어 기판(100) 쪽으로 출광되지 못하고 내부에 갇힐 수 있다. 이에 따라, 비교 예는 기판(100) 쪽으로 출광되지 못하는 제 2 광(L2)을 발생하는 제 2 발광부(EP2)의 발광으로 인하여 전류 손실이 발생될 수 있다. 반면에, 본 예에 따르면, 제 2 발광부(EP2)에서 발생되어 전반사 각도로 진행하는 제 2 광(L2)이 제 1 발광부(EP1)에 배치된 요철 패턴부(150)에 의해 기판(100) 쪽으로 출광될 수 있고, 이로 인하여 전류 손실이 방지되거나 최소화될 수 있다.
도 8은 본 명세서의 일 예에 따른 제 3 서브 픽셀 영역을 설명하기 위한 도 3에 도시된 B3 부분의 확대도이다.
도 2, 도 3, 도 8을 참조하면, 본 명세서의 일 예에 따른 제 3 서브 픽셀 영역(SPA3)은 레퍼런스 전압 라인(RL)과 제 4i-1 데이터 라인(DL4i-1) 사이에 대응되는 광 방출 영역(LOA), 요철 패턴부(150)에 대응되는 패턴 형성 영역(PFA), 및 요철 패턴부(150) 상에 배치된 청색 발광부(EPb)를 포함할 수 있다.
광 방출 영역(LOA)은 제 3 서브 픽셀 영역(SPA3)의 제 1 영역(A1)에 배치된 레퍼런스 전압 라인(RL)과 제 4i-1 데이터 라인(DL4i-1) 사이에 배치될 수 있다. 이러한 광 방출 영역(LOA)의 크기는 제 2 서브 픽셀 영역(SPA2)에서 방출되는 백색 광의 색온도 증가에 기초하여 설정될 수 있다.
패턴 형성 영역(PFA)은 제 3 서브 픽셀 영역(SPA3)의 제 1 영역(A1) 중 요철 패턴부(150)가 배치되는 영역으로 정의될 수 있다. 이러한 패턴 형성 영역(PFA)은 광 방출 영역(LOA)과 실질적으로 동일한 크기를 가질 수 있다.
패턴 형성 영역(PFA)의 끝단과 오버코트층(140)의 평탄부(141) 사이의 경계부(BP)는 레퍼런스 전압 라인(RL)의 제 2 측면(SS2)과 제 4i-1 데이터 라인(DL4i-1)의 제 1 측면(SS1) 각각에 위치하거나 실질적으로 정렬될 수 있다. 이에 따라, 요철 패턴부(150)의 크기는 광 방출 영역(LOA)의 크기와 실질적으로 동일할 수 있다.
청색 발광부(EPb)는 요철 패턴부(150)보다 작은 크기를 가질 수 있다. 예를 들어, 청색 발광부(EPb)는 레퍼런스 전압 라인(RL)(또는 제 1 금속 라인)과 제 4i-1 데이터 라인(DL4i-1)(또는 제 2 금속 라인) 사이에 배치될 수 있다.
일 예에 따른 청색 발광부(EPb)는 요철 패턴부(150) 상에 배치된 발광 소자층(EDL)을 포함할 수 있다.
발광 소자층(EDL)은 요철 패턴부(150) 상에 배치됨에 따라 요철 패턴부(150)의 표면 형상에 대응되는 요철 형태의 표면 형상을 가질 수 있다.
일 예에 따른 발광 소자층(EDL)은 제 3 애노드 전극(AE3), 자발광 소자(SED), 및 캐소드 전극(CE)을 포함할 수 있다.
제 3 애노드 전극(AE3)은 제 3 서브 픽셀 영역(SPA3)의 제 1 영역(A1)에 배치되어 있는 요철 패턴부(150) 상에 배치될 수 있다. 이러한 제 3 애노드 전극(AE3)은 패턴 형성 영역(PFA)보다 작은 크기를 가질 수 있다. 즉, 제 3 서브 픽셀 영역(SPA3)의 제 1 영역(A1)에 배치된 제 3 애노드 전극(AE3)의 크기는 요철 패턴부(150)보다 작은 크기를 가질 수 있다. 일 예에 따른 제 3 애노드 전극(AE3)의 끝단은 요철 패턴부(150)에 포함된 복수의 오목부(153) 중 최외곽 오목부(153o)에 위치할 수 있다. 예를 들어, 제 3 애노드 전극(AE3)의 끝단은 제 1 방향(X)을 따라 인접한 서브 픽셀 영역에 배치된 애노드 전극(AE2, AE4)과 전기적으로 분리되기 위하여, 복수의 오목부(153) 중 최외곽 오목부(153o)의 바닥면에 위치할 수 있으나, 반드시 이에 한정되지 않고, 인접한 애노드 전극(AE2, AE4)과 전기적으로 분리될 수 있는 범위 내에서 최외곽 오목부(153o)의 경사면에 위치할 수도 있다.
제 1 방향(X)을 기준으로, 제 3 애노드 전극(AE3)의 끝단과 인접한 서브 픽셀 영역에 배치된 애노드 전극(AE2, AE4) 사이의 영역은 비발광 영역(NEP)으로 정의될 수 있다.
제 3 애노드 전극(AE3)은 요철 패턴부(150)와 직접적으로 접촉하기 때문에 요철 패턴부(150)의 표면 형상을 따르는 형상을 포함할 수 있다. 이러한 제 3 애노드 전극(AE3)은 적색 발광부(EPr)의 요철 패턴부(150) 상에 배치되는 것으로 제외하고는 제 1 애노드 전극(AE1)과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
자발광 소자(SED)는 제 1 애노드 전극(AE1) 상에 형성되어 제 1 애노드 전극(AE1)과 직접적으로 접촉될 수 있다. 캐소드 전극(CE)은 자발광 소자(SED) 상에 형성되어 자발광 소자(SED)와 직접적으로 접촉될 수 있다. 이러한 적색 발광부(EPr)에 배치된 자발광 소자(SED)와 캐소드 전극(CE)은 제 1 서브 픽셀 영역(SPA1)에 배치된 적색 발광부(EPr)의 자발광 소자(SED)와 캐소드 전극(CE) 각각과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
이와 같은, 제 3 서브 픽셀 영역(SPA3) 또는 제 3 서브 픽셀(12c)은 제 2 서브 픽셀 영역(SPA2)에서 방출되는 백색 광의 색온도 증가에 기초하여 요철 패턴부(150)보다 작은 크기의 청색 발광부(EPb)를 포함함으로써 수명이 연장될 수 있다.
도 9는 본 명세서의 일 예에 따른 제 4 서브 픽셀 영역을 설명하기 위한 도 3에 도시된 B4 부분의 확대도이다.
도 2, 도 3, 및 도 9를 참조하면, 본 명세서의 일 예에 따른 제 4 서브 픽셀 영역(SPA4)은 제 4i 데이터 라인(DL4i)과 제 2j 픽셀 구동 전압 라인(PL2j) 사이에 대응되는 광 방출 영역(LOA), 요철 패턴부(150)에 대응되는 패턴 형성 영역(PFA), 제 4i-1 데이터 라인(DL4i-1)과 제 2j 픽셀 구동 전압 라인(PL2j) 각각 상에 배치된 평탄부(141), 및 요철 패턴부(150)와 평탄부(141) 상에 배치된 녹색 발광부(EPg)를 포함할 수 있다.
광 방출 영역(LOA)은 제 4 서브 픽셀 영역(SPA4)의 제 1 영역(A1)에 배치된 제 4i 데이터 라인(DL4i)과 제 2j 픽셀 구동 전압 라인(PL2j) 사이에 배치될 수 있다.
패턴 형성 영역(PFA)은 제 4 서브 픽셀 영역(SPA4)의 제 1 영역(A1) 중 요철 패턴부(150)가 배치되는 영역으로 정의될 수 있다. 이러한 패턴 형성 영역(PFA)은 광 방출 영역(LOA)과 실질적으로 동일한 크기를 가질 수 있다.
패턴 형성 영역(PFA)의 끝단과 오버코트층(140)의 평탄부(141) 사이의 경계부(BP)는 제 4i 데이터 라인(DL4i)의 제 1 측면(SS1)과 제 2j 픽셀 구동 전압 라인(PL2j)의 제 2 측면(SS2)에 각각 위치하거나 실질적으로 정렬될 수 있다. 이에 따라, 요철 패턴부(150)의 크기는 광 방출 영역(LOA)의 크기와 실질적으로 동일할 수 있다.
녹색 발광부(EPg)는 요철 패턴부(150)보다 큰 크기를 가질 수 있다. 일 예에 따른 녹색 발광부(EPg)는 제 4i-1 데이터 라인(DL4i-1)(또는 제 1 금속 라인)과 제 2j 픽셀 구동 전압 라인(PL2j)(또는 제 2 금속 라인) 사이에 배치될 수 있다. 예를 들어, 녹색 발광부(EPg)는 제 4i-1 데이터 라인(DL4i-1)과 제 4i 데이터 라인(DL4i) 및 제 2j 픽셀 구동 전압 라인(PL2j) 각각을 덮는 오버코트층(140)에 배치된 평탄부(141) 및 요철 패턴부(150) 상에 배치되고, 이로 인하여 녹색 발광부(EPg)는 평탄부(141)의 크기만큼 요철 패턴부(150)보다 더 큰 크기를 가질 수 있다.
제 4 서브 픽셀 영역(SPA4)에 배치된 오버코트층(140)의 평탄부(141)는 제 4i-1 데이터 라인(DL4i-1)과 제 4i 데이터 라인(DL4i) 상에 배치된 제 1 평탄부(141a), 및 제 2j 픽셀 구동 전압 라인(PL2j) 상에 배치된 제 2 평탄부(141b)를 포함할 수 있다.
일 예에 따른 녹색 발광부(EPg)는 요철 패턴부(150) 상에 배치된 제 1 발광부(EP1), 및 비평탄부(141) 상에 배치된 제 2 발광부(EP2)를 포함할 수 있다.
제 1 발광부(EP1)는 요철 패턴부(150) 상에 배치됨에 따라 요철 패턴부(150)의 표면 형상에 대응되는 표면 형상을 가질 수 있다. 제 2 발광부(EP2)는 평탄부(141) 상에 배치됨에 따라 평탄부(141)의 표면 형상에 대응되는 표면 형상을 가질 수 있다.
일 예에 따른 녹색 발광부(EPg)는 오버코트층(140)에 배치된 요철 패턴부(150)와 평탄부(141) 상에 배치된 발광 소자층(EDL)을 포함할 수 있다.
발광 소자층(EDL)은 요철 패턴부(150)와 평탄부(141) 상에 배치됨에 따라 요철 패턴부(150)와 평탄부(141)의 표면 형상에 대응되는 요철 형태와 평탄면 형태를 포함하는 표면 형상을 가질 수 있다.
일 예에 따른 발광 소자층(EDL)은 제 4 애노드 전극(AE4), 자발광 소자(SED), 및 캐소드 전극(CE)을 포함할 수 있다.
제 4 애노드 전극(AE4)은 제 4 서브 픽셀 영역(SPA4)의 제 1 발광부(EP1)와 제 2 발광부(EP2)의 오버코트층(140) 상에 배치될 수 있다. 제 4 애노드 전극(AE4)은 제 4 서브 픽셀 영역(SPA4)의 제 1 영역(A1)에 배치되어 있는 요철 패턴부(150)와 평탄부(141) 상에 배치될 수 있다. 제 4 애노드 전극(AE4)은 패턴 형성 영역(PFA)보다 큰 크기를 가질 수 있다. 즉, 제 4 애노드 전극(AE4)은 요철 패턴부(150)와 평탄부(141) 전체를 덮도록 배치되고, 이로 인하여 제 4 애노드 전극(AE4)의 크기는 요철 패턴부(150)보다 평탄부(141)의 크기만큼 더 큰 크기를 가질 수 있다.
일 예에 따른 제 4 애노드 전극(AE4)의 끝단은 제 1 방향(X)으로 인접한 제 3 및 제 4 서브 픽셀 영역(SPA3, SPA4) 각각의 요철 패턴부(150)에 연결된 평탄부(141)에 위치할 수 있다.
평탄부(141)의 제 1 평탄부(141a) 상에 배치된 제 4 애노드 전극(AE4)의 제 1 끝단은 제 4i-1 데이터 라인(DL4i-1)의 제 1 측면(SS1)에 위치하거나 실질적으로 정렬될 수 있다. 다시 말하여, 제 4 애노드 전극(AE4)의 제 1 끝단은 제 1 방향(X)으로 인접한 제 3 서브 픽셀 영역(SPA3)의 요철 패턴부(150)에 연결된 제 1 평탄부(141a)의 끝단에 정렬될 수 있다. 이에 따라, 제 4 애노드 전극(AE4)은 제 3 서브 픽셀 영역(SPA3)에 배치된 제 3 애노드 전극(AE3)과 전기적으로 분리될 수 있다.
평탄부(141)의 제 2 평탄부(141b) 상에 배치된 제 4 애노드 전극(AE4)의 제 2 끝단은 인접한 제 2j 픽셀 구동 전압 라인(PL2j)의 제 2 측면(SS2)에 위치하거나 실질적으로 정렬될 수 있다. 다시 말하여, 제 4 애노드 전극(AE4)의 제 2 끝단은 제 1 방향(X)으로 인접한 제 1 서브 픽셀 영역(SPA1)의 요철 패턴부(150)에 연결된 제 2 평탄부(141b)의 끝단에 정렬될 수 있다. 이에 따라, 제 4 애노드 전극(AE4)은 다음 단위 픽셀의 제 1 서브 픽셀 영역(SPA1)에 배치된 제 1 애노드 전극(AE1)과 전기적으로 분리될 수 있다.
도 9에서는, 제 4 애노드 전극(AE4)의 제 1 끝단이 제 4i-1 데이터 라인(DL4i-1)의 제 1 측면(SS1)에 위치하는 것으로 도시하고 설명하였지만, 반드시 이에 한정되지 않는다. 예를 들어, 제 4 애노드 전극(AE4)의 제 1 끝단은 제 4i 데이터 라인(DL4i) 상에 위치할 수도 있다.
제 4 애노드 전극(AE4)은 요철 패턴부(150)와 평탄부(141) 각각과 직접적으로 접촉하기 때문에 요철 패턴부(150)와 평탄부(141) 각각의 표면 형상을 따르는 형상을 포함할 수 있다. 이러한 제 4 애노드 전극(AE4)은 녹색 발광부(EPg)의 요철 패턴부(150)와 평탄부(141) 상에 배치되는 것으로 제외하고는 제 1 애노드 전극(AE1)과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
자발광 소자(SED)는 제 4 애노드 전극(AE4) 상에 형성되어 제 4 애노드 전극(AE4)과 직접적으로 접촉될 수 있다. 캐소드 전극(CE)은 자발광 소자(SED) 상에 형성되어 자발광 소자(SED)와 직접적으로 접촉될 수 있다. 이러한 녹색 발광부(EPg)에 배치된 자발광 소자(SED)와 캐소드 전극(CE)은 제 2 서브 픽셀 영역(SPA2)에 배치된 백색 발광부(EPw)의 자발광 소자(SED)와 캐소드 전극(CE) 각각과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
이와 같은, 제 4 서브 픽셀 영역(SPA4) 또는 제 4 서브 픽셀(12d)은 오버코트층(140)의 요철 패턴부(150) 상에 배치된 제 1 발광부(EP1) 및 오버코트층(140)의 평탄부(141) 상에 배치된 제 2 발광부(EP2)를 포함함으로써 제 2 발광부(EP2)에서 발생되는 광(L4)에 의해 녹색 광의 광 추출 효율이 증가될 수 있다.
예를 들어, 제 1 발광부(EP1)의 발광 소자층(EDL)에서 발생되는 제 3 광(L3)은 요철 패턴부(150)에 의해 반사되어 기판(100) 쪽으로 추출(또는 출광)될 수 있다. 이와 함께, 제 2 발광부(EP2)의 발광 소자층(EDL)에서 발생되는 제 4 광(L4)은 데이터 라인(DL4i-1, DL4i) 및/또는 제 2j 픽셀 구동 전압 라인(PL2j)에 의해 반사되어 요철 패턴부(150) 쪽으로 진행한 후, 요철 패턴부(150)에 의해 다시 반사되어 녹색 컬러 필터(CFg)에 의해 필터링되어 기판(100) 쪽으로 추출(또는 출광)될 수 있다. 따라서, 녹색 발광부(EPg)는 제 1 발광부(EP1)의 발광 스펙트럼에 따른 제 3 광(L3)과 제 2 발광부(EP2)의 발광 스펙트럼에 따른 제 4 광(L4)이 혼합된 녹색 광을 기판(100) 쪽으로 방출할 수 있고, 이로 인하여 녹색 광의 광 추출 효율이 증가되고 단위 픽셀(12)의 휘도가 증가될 수 있다. 예를 들어, 제 4 서브 픽셀 영역(SPA4)의 녹색 발광부(EPg)에서 방출되는 녹색 광은 단위 픽셀(12)에 구현되는 백색 휘도를 높이는데 기여하므로, 본 예는 제 2 발광부(EP2)를 통하여 녹색 발광부(EPg)의 광 추출 효율을 증가시키고, 이를 통해 단위 픽셀(12)에 구현되는 백색 휘도를 높일 수 있다.
도 10은 도 1에 도시된 다른 예에 따른 단위 픽셀의 발광부를 나타내는 도면이며, 도 11은 도 2에 도시된 선 II-II'의 단면도로서, 이는 도 2 내지 도 9에 도시된 단위 픽셀에서 제 2 및 제 3 서브 픽셀 영역 각각의 발광부를 변경하여 구성한 것이다. 이에 따라, 이하의 설명에서는, 제 2 및 제 3 서브 픽셀 영역 각각의 발광부와 이와 관련된 구성에 대해서만 설명하기로 하고, 나머지 구성들에 대해서는 도 2 내지 도 9와 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 10 및 도 11을 참조하면, 본 명세서의 다른 예에 따른 단위 픽셀(12)에서, 제 2 서브 픽셀 영역(SPA2)은 제 4i-3 데이터 라인(DL4i-3)의 제 1 측면(SS1)과 레퍼런스 전압 라인(RL)의 제 1 측면(SS1) 사이에 배치된 백색 발광부(EPw)를 포함할 수 있다.
백색 발광부(EPw)는 제 2 애노드 전극(AE2)의 제 2 끝단(ES2)이 레퍼런스 전압 라인(RL)을 덮는 오버코트층(140)의 평탄부(141) 상에 배치되지 않고 요철 패턴부(150)에 배치되는 것을 제외하고는 도 2 및 도 7에 도시된 백색 발광부(EPw)와 실질적으로 동일하므로, 제 2 애노드 전극(AE2)을 제외한 나머지 구성들에 대한 중복 설명은 생략하거나 간략히 한다.
제 2 애노드 전극(AE2)의 제 2 끝단(ES2)은 백색 발광부(EPw)에 배치된 요철 패턴부(150)의 최외곽 오목부(153o)에 위치할 수 있다. 예를 들어, 제 2 애노드 전극(AE2)의 제 2 끝단(ES2)은 제 1 방향(X)을 따라 인접한 제 3 서브 픽셀 영역(SPA3)에 배치된 제 3 애노드 전극(AE3)과 전기적으로 분리되기 위하여, 복수의 오목부(153) 중 최외곽 오목부(153o)의 바닥면에 위치할 수 있으나, 반드시 이에 한정되지 않고, 제 3 애노드 전극(AE3)과 전기적으로 분리될 수 있는 범위 내에서 최외곽 오목부(153o)의 경사면에 위치할 수도 있다.
제 3 서브 픽셀 영역(SPA3)은 레퍼런스 전압 라인(RL)의 제 1 측면(SS1)과 제 4i-1 데이터 라인(DL4i-1)의 제 1 측면(SS1) 사이에 배치된 청색 발광부(EPb)를 포함할 수 있다.
청색 발광부(EPb)는 제 3 애노드 전극(AE3)이 레퍼런스 전압 라인(RL)을 덮는 오버코트층(140)의 평탄부(141) 상으로 연장된 것을 제외하고는 도 2 및 도 8에 도시된 청색 발광부(EPb)와 실질적으로 동일하므로, 제 3 애노드 전극(AE3)을 제외한 나머지 구성들에 대한 중복 설명은 생략하거나 간략히 한다.
청색 발광부(EPb)의 제 3 애노드 전극(AE3)은 레퍼런스 전압 라인(RL)과 중첩되고 제 4i-1 데이터 라인(DL4i-1)의 제 1 측면(SS1)으로부터 이격될 수 있다.
제 3 애노드 전극(AE3)의 제 1 끝단(ES1)은 레퍼런스 전압 라인(RL)을 덮는 오버코트층(140)의 평탄부(141) 상에 위치할 수 있다. 예를 들어, 제 3 애노드 전극(AE3)의 제 1 끝단(ES1)은 레퍼런스 전압 라인(RL)의 제 1 측면(SS1)에 위치하거나 실질적으로 정렬될 수 있다.
제 3 애노드 전극(AE3)의 제 2 끝단(ES2)은 청색 발광부(EPb)에 배치된 요철 패턴부(150)의 최외곽 오목부(153o)에 위치할 수 있다. 예를 들어, 제 3 애노드 전극(AE3)의 제 2 끝단(ES2)은 제 1 방향(X)을 따라 인접한 제 4 서브 픽셀 영역(SPA4)에 배치된 제 4 애노드 전극(AE4)과 전기적으로 분리되기 위하여, 복수의 오목부(153) 중 최외곽 오목부(153o)의 바닥면에 위치할 수 있으나, 반드시 이에 한정되지 않고, 제 4 애노드 전극(AE4)과 전기적으로 분리될 수 있는 범위 내에서 최외곽 오목부(153o)의 경사면에 위치할 수도 있다.
제 3 애노드 전극(AE3)이 레퍼런스 전압 라인(RL)과 중첩되고 제 4i-1 데이터 라인(DL4i-1)의 제 1 측면(SS1)으로부터 이격되도록 배치됨으로써 청색 발광부(EPb)는 요철 패턴부(150) 상에 배치된 제 1 발광부(EP1), 및 레퍼런스 전압 라인(RL)을 덮는 오버코트층(140)의 평탄부(141) 상에 배치된 제 2 발광부(EP2)를 포함할 수 있다.
청색 발광부(EPb)의 제 1 발광부(EP1)과 제 2 발광부(EP2) 각각은 백색 발광부(EPw)의 제 1 발광부(EP1)과 제 2 발광부(EP2) 각각과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
이와 같은, 제 4 서브 픽셀 영역(SPA4)의 청색 발광부(EPb)는 오버코트층(140)의 요철 패턴부(150) 상에 배치된 제 1 발광부(EP1) 및 오버코트층(140)의 평탄부(141) 상에 배치된 제 2 발광부(EP2)를 포함함으로써 제 2 발광부(EP2)에서 발생되는 광(L6)에 의해 청색 광의 광 추출 효율이 증가될 수 있다.
예를 들어, 청색 발광부(EPb)의 제 1 발광부(EP1)에 배치된 발광 소자층(EDL)에서 발생되는 제 5 광(L5)은 요철 패턴부(150)에 의해 반사되어 기판(100) 쪽으로 추출(또는 출광)될 수 있다. 이와 함께, 청색 발광부(EPb)의 제 2 발광부(EP2)에 배치된 발광 소자층(EDL)에서 발생되는 제 6 광(L6)은 레퍼런스 전압 라인(RL)에 의해 반사되어 요철 패턴부(150) 쪽으로 진행한 후, 요철 패턴부(150)에 의해 다시 반사되어 청색 컬러 필터(CFb)에 의해 필터링되어 기판(100) 쪽으로 추출(또는 출광)될 수 있다. 따라서, 청색 발광부(EPb)는 제 1 발광부(EP1)의 발광 스펙트럼에 따른 제 5 광(L5)과 제 2 발광부(EP2)의 발광 스펙트럼에 따른 제 6 광(L6)이 혼합된 청색 광을 기판(100) 쪽으로 방출할 수 있고, 이로 인하여 청색 광의 광 추출 효율이 증가되고 백색 영상의 색온도가 증가될 수 있다. 예를 들어, 제 3 서브 픽셀 영역(SPA3)의 청색 발광부(EPg)에서 방출되는 청색 광은 단위 픽셀(12)에 구현되는 백색 영상의 색온도를 높이는데 기여하므로, 본 예는 제 2 발광부(EP2)를 통하여 청색 발광부(EPb)의 광 추출 효율을 증가시키고, 이를 통해 단위 픽셀(12)에 구현되는 백색 영상의 색온도를 높일 수 있다.
이와 같은, 본 명세서의 다른 예에 따른 단위 픽셀(12)을 포함하는 발광 표시 장치는 도 2 내지 도 9에 도시된 일 예에 따른 단위 픽셀(12)을 포함하는 발광 표시 장치와 비교하여 청색 발광부(EPb)의 광 추출 효율이 증가될 수 있고, 이로 인하여 백색 영상의 색온도가 증가될 수 있다.
도 12는 도 1에 도시된 또 다른 예에 따른 단위 픽셀의 발광부를 나타내는 도면이며, 도 13은 도 2에 도시된 선 III-III'의 단면도로서, 이는 도 10 및 도 11에 도시된 단위 픽셀에서 백색 발광부와 청색 발광부 및 녹색 발광부 각각에 배치된 애노드 전극의 끝단 위치를 변경하여 구성한 것이다. 이에 따라, 이하의 설명에서는, 백색 발광부와 청색 발광부 및 녹색 발광부 각각의 애노드 전극 및 이와 관련된 구성에 대해서만 설명하기로 하고, 나머지 구성들에 대해서는 도 2 내지 도 11과 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 12 및 도 13을 참조하면, 본 명세서의 또 다른 예에 따른 단위 픽셀(12)에서, 제 2 서브 픽셀 영역(SPA2)의 백색 발광부(EPw)는 제 2 애노드 전극(AE2)의 제 2 끝단(ES2)이 레퍼런스 전압 라인(RL) 상에 위치하거나 정렬되는 것을 제외하고는 도 2 및 도 7에 도시된 백색 발광부(EPw)와 실질적으로 동일하므로, 제 2 애노드 전극(AE2)을 제외한 나머지 구성들에 대한 중복 설명은 생략하거나 간략히 한다.
제 2 애노드 전극(AE2)의 제 2 끝단(ES2)은 레퍼런스 전압 라인(RL)을 덮는 오버코트층(140)의 평탄부(141) 상에 배치될 수 있다. 예를 들어, 레퍼런스 전압 라인(RL)이 제 1 측면(SS1)과 제 2 측면(SS2) 사이의 중간부를 가질 때, 제 2 애노드 전극(AE2)의 제 2 끝단(ES2)은 레퍼런스 전압 라인(RL)의 제 1 측면(SS1)과 중간부 사이에 위치하거나 정렬될 수 있다.
제 3 서브 픽셀 영역(SPA3)의 청색 발광부(EPr)는 제 3 애노드 전극(AE3)이 레퍼런스 전압 라인(RL)의 적어도 일부와 요철 패턴부(150) 및 제 4i-1 데이터 라인(DL4i-1)를 덮도록 오버코트층(140)의 평탄부(141)와 요철 패턴부(150) 상에 배치되는 것을 제외하고는 도 2 및 도 7에 도시된 청색 발광부(EPb)와 실질적으로 동일하므로, 제 3 애노드 전극(AE3)을 제외한 나머지 구성들에 대한 중복 설명은 생략하거나 간략히 한다.
제 3 애노드 전극(AE3)의 제 1 끝단(ES1)은 레퍼런스 전압 라인(RL)을 덮는 오버코트층(140)의 평탄부(141) 상에 위치할 수 있다. 예를 들어, 제 3 애노드 전극(AE3)의 제 1 끝단(ES1)은 레퍼런스 전압 라인(RL)의 중간부와 제 1 측면(SS1) 사이에 위치하거나 정렬될 수 있다.
제 3 애노드 전극(AE3)의 제 2 끝단(ES2)은 제 4i-1 데이터 라인(DL4i-1)을 덮는 오버코트층(140)의 평탄부(141) 상에 위치할 수 있다. 예를 들어, 제 3 애노드 전극(AE3)의 제 2 끝단(ES2)은 제 4i-1 데이터 라인(DL4i-1)의 제 2 측면(SS2)에 위치하거나 정렬될 수 있다.
제 3 애노드 전극(AE3)이 레퍼런스 전압 라인(RL)의 일부와 중첩되고 제 4i-1 데이터 라인(DL4i-1)과 중첩됨으로써 청색 발광부(EPb)는 요철 패턴부(150) 상에 배치된 제 1 발광부(EP1), 및 레퍼런스 전압 라인(RL)의 일부와 제 4i-1 데이터 라인(DL4i-1) 각각을 덮는 오버코트층(140)의 평탄부(141) 상에 배치된 제 2 발광부(EP2)를 포함할 수 있다.
청색 발광부(EPb)의 제 1 발광부(EP1)과 제 2 발광부(EP2) 각각은 백색 발광부(EPw)의 제 1 발광부(EP1)과 제 2 발광부(EP2) 각각과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
청색 발광부(EPb)는 요철 패턴부(150) 상에 배치된 제 1 발광부(EP1), 및 레퍼런스 전압 라인(RL)의 일부와 제 4i-1 데이터 라인(DL4i-1) 각각을 덮는 오버코트층(140)의 평탄부(141) 상에 배치된 제 2 발광부(EP2)를 포함함으로써 도 10 및 도 11에 도시된 청색 발광부(EPb)와 비교하여 제 2 발광부(EP2)에서 발생되는 광(L8)에 의해 청색 광의 광 추출 효율이 더욱 증가될 수 있다.
예를 들어, 청색 발광부(EPb)의 제 1 발광부(EP1)에 배치된 발광 소자층(EDL)에서 발생되는 제 7 광(L7)은 요철 패턴부(150)에 의해 반사되어 기판(100) 쪽으로 추출(또는 출광)될 수 있다. 이와 함께, 청색 발광부(EPb)의 제 2 발광부(EP2)에 배치된 발광 소자층(EDL)에서 발생되는 제 8 광(L8)은 레퍼런스 전압 라인(RL)의 일부에 의해 반사되어 요철 패턴부(150) 쪽으로 진행한 후, 요철 패턴부(150)에 의해 다시 반사되어 청색 컬러 필터(CFb)에 의해 필터링되어 기판(100) 쪽으로 추출(또는 출광)될 수 있다. 따라서, 청색 발광부(EPb)는 제 1 발광부(EP1)의 발광 스펙트럼에 따른 제 7 광(L7)과 제 2 발광부(EP2)의 발광 스펙트럼에 따른 제 8 광(L8)이 혼합된 청색 광을 기판(100) 쪽으로 방출할 수 있고, 이로 인하여 청색 광의 광 추출 효율이 더욱 증가되고 백색 영상의 색온도가 더욱 증가될 수 있다.
제 4 서브 픽셀 영역(SPA4)의 녹색 발광부(EPg)는 제 4 애노드 전극(AE4)의 제 1 끝단(ES1)이 제 4i 데이터 라인(DL4i) 상에 위치하거나 정렬되는 것을 제외하고는 도 2 및 도 7에 도시된 녹색 발광부(EPg)와 실질적으로 동일하므로, 제 4 애노드 전극(AE4)을 제외한 나머지 구성들에 대한 중복 설명은 생략하거나 간략히 한다.
제 4 애노드 전극(AE4)의 제 1 끝단(ES1)은 제 4i 데이터 라인(DL4i)을 덮는 오버코트층(140)의 평탄부(141) 상에 배치될 수 있다. 예를 들어, 제 4 애노드 전극(AE4)의 제 1 끝단(ES1)은 제 4i-1 데이터 라인(DL4i-1)의 제 2 측면(SS2)에 인접한 제 4i 데이터 라인(DL4i)의 제 2 측면(SS)에 위치하거나 정렬될 수 있다.
이와 같은, 본 명세서의 또는 다른 예에 따른 단위 픽셀(12)을 포함하는 발광 표시 장치는, 도 10 및 도 11에 도시된 다른 예에 따른 단위 픽셀(12)을 포함하는 발광 표시 장치와 비교하여, 청색 발광부(EPb)의 광 추출 효율이 더욱 증가될 수 있고, 이로 인하여 백색 영상의 색온도가 더욱 증가될 수 있다.
도 14는 도 2에 도시된 선 I-I'의 다른 단면도로서, 이는 도 2 내지 도 13에 도시된 오버코트층의 평탄부에 그루브 패턴을 추가로 구성하고, 각 서브 픽셀의 애노드 전극의 끝단 위치를 변경하여 구성한 것이다. 이에 따라, 이하의 설명에서는, 오버코트층의 홈부와 이와 관련된 구성에 대해서만 설명하기로 하고, 나머지 구성들에 대해서는 도 2 내지 도 9와 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 한다.
도 2 및 도 14를 참조하면, 본 예에 따른 발광 표시 장치에서, 오버코트층(140)은 요철 패턴부(150), 평탄부(141), 및 홈부(145)를 포함할 수 있다.
요철 패턴부(150)는 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각의 발광부(EP)에 배치되는 것으로, 이는 전술한 바와 실질적으로 동일하므로, 이들에 대한 중복 설명은 생략한다.
평탄부(141)는 복수의 서브 픽셀 영역(SPA1 내지 SPA4)에 배치된 금속 라인(PL, DL, RL, GL) 상에 배치될 수 있다. 예를 들어, 평탄부(141)는 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 각각에 배치된 요철 패턴부(150) 상에 평면 구조로 구현될 수 있다.
홈부(145)는 평탄부(141)로부터 오목한 형태로 구현될 수 있다. 홈부(145)는 요철 패턴부(150)와 함께 구현될 수 있다.
일 예에 따르면, 홈부(145)는 제 2j-1 픽셀 구동 전압 라인(PL2j-1)을 덮는 평탄부(141)로부터 제 2j-1 픽셀 구동 전압 라인(PL2j-1) 쪽으로 오목하게 형성될 수 있다. 홈부(145)는 제 4i-3 데이터 라인(DL4i-3)과 제 4i-2 데이터 라인(DL4i-2)을 덮는 평탄부(141)로부터 제 4i-3 데이터 라인(DL4i-3)과 제 4i-2 데이터 라인(DL4i-2) 사이로 오목하게 형성될 수 있다. 홈부(145)는 레퍼런스 전압 라인(RL)을 덮는 평탄부(141)로부터 레퍼런스 전압 라인(RL) 쪽으로 오목하게 형성될 수 있다. 홈부(145)는 제 4i-1 데이터 라인(DL4i-1)과 제 4i 데이터 라인(DL4i)을 덮는 평탄부(141)로부터 제 4i-1 데이터 라인(DL4i-1)과 제 4i 데이터 라인(DL4i) 사이로 오목하게 형성될 수 있다.
일 예에 따른 홈부(145)는 수백 나노미터 내지 수백 마이크로미터의 폭을 가질 수 있으며, 오버코트층(140)의 두께와 동일한 깊이를 가지거나 오버코트층(140)의 두께보다 작은 깊이를 가질 수 있다. 기판(100)와 홈부(145) 사이의 최단 거리는 요철 패턴부(150)의 오목부(153)와 기판(100) 사이의 거리보다 가까울 수 있다. 홈부(145)의 바닥면은 패시베이션층(130)의 상면과 오목부(153)의 바닥면 사이에 위치할 수 있다. 예를 들어, 홈부(145)가 오버코트층(140)의 두께와 동일한 깊이를 가질 때, 홈부(145)의 바닥면은 패시베이션층(130)의 상면일 수 있다.
홈부(145)는 인접한 서브 픽셀 영역(SPA1 내지 SPA4)의 발광부(EP) 사이에 배치된 경사면을 포함할 수 있다. 홈부(145)의 경사면은 인접한 발광부(EP)로부터 입사되는 광을 반사시킴으로써 인접한 서브 픽셀 영역(SPA1 내지 SPA4) 간의 혼색을 방지할 수 있다. 또한, 홈부(145)는 인접한 서브 픽셀 영역(SPA1 내지 SPA4)에 배치된 애노드 전극이 전기적으로 분리되는 영역으로서, 전극 분리부로 이해될 수 있다.
홈부(145) 상에 배치된 발광 소자층(EDL)은 홈부(145)의 형태에 대응되는 홈(EDLa)을 포함할 수 있다. 예를 들어, 발광 소자층(EDL)은 경사면과 바닥면, 및 경사면과 바닥면에 둘러싸이는 U자 형태의 홈(EDLa)를 포함할 수 있다.
제 2j-1 픽셀 구동 전압 라인(PL2j-1) 상에 배치된 평탄부(141)는 홈부(145)를 사이에 두고 서로 나란한 제 1 평탄부(141c)와 제 2 평탄부(141d)를 포함할 수 있다. 이 경우, 제 1 평탄부(141c)는 제 2j-1 픽셀 구동 전압 라인(PL2j-1)의 일측과 중첩되고 홈부(145)의 일측과 이전 단위 픽셀(12)에 배치된 제 4 서브 픽셀 영역(SPA4)의 요철 패턴부(150) 사이에 배치될 수 있다. 제 2 평탄부(141c)는 제 2j-1 픽셀 구동 전압 라인(PL2j-1)의 타측과 중첩되고 홈부(145)의 타측과 제 2 서브 픽셀 영역(SPA2)의 요철 패턴부(150) 사이에 배치될 수 있다.
제 4i-3 데이터 라인(DL4i-3)과 제 4i-2 데이터 라인(DL4i-2) 상에 배치된 평탄부(141)는 홈부(145)를 사이에 두고 서로 나란한 제 1 평탄부(141c)와 제 2 평탄부(141d)를 포함할 수 있다. 이 경우, 제 1 평탄부(141c)는 제 4i-3 데이터 라인(DL4i-3)과 중첩되고 홈부(145)의 일측과 제 1 서브 픽셀 영역(SPA1)의 요철 패턴부(150) 사이에 배치될 수 있다. 제 2 평탄부(141c)는 제 4i-2 데이터 라인(DL4i-2)과 중첩되고 홈부(145)의 타측과 제 2 서브 픽셀 영역(SPA2)의 요철 패턴부(150) 사이에 배치될 수 있다.
레퍼런스 전압 라인(RL) 상에 배치된 평탄부(141)는 홈부(145)를 사이에 두고 서로 나란한 제 1 평탄부(141c)와 제 2 평탄부(141d)를 포함할 수 있다. 이 경우, 제 1 평탄부(141c)는 레퍼런스 전압 라인(RL)의 일측과 중첩되고 홈부(145)의 일측과 제 2 서브 픽셀 영역(SPA2)의 요철 패턴부(150) 사이에 배치될 수 있다. 제 2 평탄부(141c)는 레퍼런스 전압 라인(RL)의 타측과 중첩되고 홈부(145)의 타측과 제 3 서브 픽셀 영역(SPA3)의 요철 패턴부(150) 사이에 배치될 수 있다.
제 4i-1 데이터 라인(DL4i-1)과 제 4i 데이터 라인(DL4i) 상에 배치된 평탄부(141)는 홈부(145)를 사이에 두고 서로 나란한 제 1 평탄부(141c)와 제 2 평탄부(141d)를 포함할 수 있다. 이 경우, 제 1 평탄부(141c)는 제 4i-1 데이터 라인(DL4i-1)과 중첩되고 홈부(145)의 일측과 제 3 서브 픽셀 영역(SPA3)의 요철 패턴부(150) 사이에 배치될 수 있다. 제 2 평탄부(141c)는 홈부(145)의 타측과 제 4i 데이터 라인(DL4i)과 중첩되고 제 4 서브 픽셀 영역(SPA4)의 요철 패턴부(150) 사이에 배치될 수 있다.
제 2j 픽셀 구동 전압 라인(PL2j) 상에 배치된 평탄부(141)는 홈부(145)를 사이에 두고 서로 나란한 제 1 평탄부(141c)와 제 2 평탄부(141d)를 포함할 수 있다. 이 경우, 제 1 평탄부(141c)는 제 2j 픽셀 구동 전압 라인(PL2j)의 일측과 중첩되고 홈부(145)의 일측과 제 3 서브 픽셀 영역(SPA3)의 요철 패턴부(150) 사이에 배치될 수 있다. 제 2 평탄부(141c)는 제 2j 픽셀 구동 전압 라인(PL2j)의 타측과 중첩되고 홈부(145)의 타측과 다음 단위 픽셀(12)에 배치된 제 1 서브 픽셀 영역(SPA1)의 요철 패턴부(150)와 연결될 수 있다.
일 예에 따르면, 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 일부의 서브 픽셀 영역(SPA2, SPA4)은 오버코트층(140)에 구현된 요철 패턴부(150) 상에 배치된 제 1 발광부(EP1), 및 오버코트층(140)에 구현된 홈부(145)의 적어도 일부와 평탄부(141) 상에 배치된 제 2 발광부(EP2)를 포함할 수 있다. 그리고, 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 일부의 서브 픽셀 영역(SPA2, SPA4)을 제외한 나머지 서브 픽셀 영역(SPA1, SPA3)은 오버코트층(140)에 구현된 요철 패턴부(150) 상에 배치된 하나의 발광부(EPr, EPb)만을 포함할 수 있다.
일 예에 따르면, 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 일부의 서브 픽셀 영역(SPA2, SPA4)에 배치된 발광 소자층(EDL)은 요철 패턴부(150)와 평탄부(141) 및 홈부(145)를 포함하는 오버코트층(140)의 표면 형상과 대응되는 표면 형상을 가질 수 있다. 예를 들어, 복수의 서브 픽셀 영역(SPA1 내지 SPA4) 중 일부의 서브 픽셀 영역(SPA2, SPA4)에 배치된 발광 소자층(EDL)은 요철 패턴부(150) 상에 배치된 요철 구조, 평탄부(141) 상에 배치된 평면 구조, 및 홈부(145)의 적어도 일부에 배치된 곡면 구조를 포함할 수 있다.
도 15는 도 14에 도시된 B5 부분의 확대도이며, 도 16은 도 14에 도시된 B6 부분의 확대도로서, 이는 제 2 서브 픽셀 영역에 배치된 백색 발광부를 설명하기 위한 도면이다.
도 14 내지 도 16을 참조하면, 일 예에 따른 제 2 서브 픽셀 영역(SPA2)에 배치된 백색 발광부(EPw)는 오버코트층(140)의 요철 패턴부(15)에 배치된 제 1 발광부(EP1), 및 오버코트층(140)에 구현된 홈부(145)의 적어도 일부와 평탄부(141) 상에 배치된 제 2 발광부(EP2)를 포함할 수 있다. 이러한 백색 발광부(EPw)는 제 2 애노드 전극(AE2)의 제 1 끝단(ES1) 및 제 2 끝단(ES2) 각각이 인접한 홈부(145)의 적어도 일부에 위치하는 것을 제외하고는 도 2 및 도 7에 도시된 백색 발광부(EPw)와 실질적으로 동일하므로, 제 2 애노드 전극(AE2)을 제외한 나머지 구성들에 대한 중복 설명은 생략하거나 간략히 한다.
제 2 애노드 전극(AE2)의 제 1 끝단(ES1)은 제 4i-2 데이터 라인(DL4i-2)(또는 제 1 금속 라인 또는 제 2 금속 신호 라인) 상에 배치된 홈부(145)의 적어도 일부에 위치할 수 있다. 제 2 애노드 전극(AE2)의 제 1 끝단(ES1)은 제 4i-2 데이터 라인(DL4i-2)을 덮는 평탄부(141)의 제 2 평탄부(141d)와 홈부(145)의 바닥면 사이에 위치할 수 있다. 예를 들어, 제 2 애노드 전극(AE2)의 제 1 끝단(ES1)은 제 4i-2 데이터 라인(DL4i-2)의 제 1 측면(SS1)에 정렬되도록 제 2 평탄부(141d)에 연결된 홈부(145)의 경사면에 위치하거나 홈부(145)의 바닥면에 위치할 수 있다.
제 2 애노드 전극(AE2)의 제 2 끝단(ES2)은 레퍼런스 전압 라인(RL)(또는 제 2 금속 라인) 상에 배치된 홈부(145)의 적어도 일부에 위치할 수 있다. 제 2 애노드 전극(AE2)의 제 2 끝단(ES2)은 레퍼런스 전압 라인(RL)을 덮는 평탄부(141)의 제 1 평탄부(141c)와 홈부(145)의 바닥면 사이에 위치할 수 있다. 예를 들어, 제 2 애노드 전극(AE2)의 제 2 끝단(ES2)은 제 1 평탄부(141c)에 연결된 홈부(145)의 경사면에 위치하거나 홈부(145)의 바닥면에 위치할 수 있다.
제 1 서브 픽셀 영역(SPA1)에 배치된 제 1 애노드 전극(AE1)의 제 2 끝단(ES2)과 제 2 서브 픽셀 영역(SPA2)에 배치된 제 2 애노드 전극(AE2)의 제 1 끝단(ES1) 사이는 애노드 전극(AE1, AE2)이 배치되지 않기 때문에 비발광부(NEP)로 정의될 수 있다.
발광 소자층(EDL)의 자발광 소자(SED)는 제 2 애노드 전극(AE2)과 오버코트층(140)의 평탄부(141)의 일부 및 홈부(145)의 일부와 직접적으로 접촉함으로써 제 2 애노드 전극(AE2)과 오버코트층(140)의 평탄부(141)의 일부 및 홈부(145)의 일부에 대응되는 표면 형상을 가지도록 구현될 수 있다. 자발광 소자(SED)는 오버코트층(140)의 홈부(145)에 대응되는 오목한 홈(EDLa)을 포함할 수 있다.
발광 소자층(EDL)의 캐소드 전극(CE)은 자발광 소자(SED)의 표면 형상을 그대로 따르는 형상을 가지도록 구현될 수 있다. 이때, 캐소드 전극(CE)은 오버코트층(140)의 홈부(145)에 대응되는 오목한 홈(EDLa)을 포함할 수 있다. 이러한 캐소드 전극(CE)의 홈부(EDLa)는 제 1 서브 픽셀 영역(SPA1)과 제 2 서브 픽셀 영역(SPA2) 각각으로부터 입사되는 빛샘 성분을 반사시켜 해당하는 서브 픽셀 영역(SPA1, SPA2) 쪽으로 다시 진행시킴으로써 인접한 서브 픽셀 영역으로부터 입사되는 빛샘 성분이 기판(100) 쪽으로 추출(또는 출광)되는 빛샘 현상을 최소화하거나 방지할 수 있다. 이에 따라, 캐소드 전극(CE)의 홈부(EDLa)는 반사 전극의 역할을 겸할 수 있다.
한편, 제 2 애노드 전극(AE2)의 제 1 끝단(ES1)과 제 2 끝단(ES2) 각각은 홈부(145)의 일부 상에 위치하지 않는다. 즉, 제 2 애노드 전극(AE2)의 제 1 끝단(ES1)은 제 4i-3 데이터 라인(DL4i-3)을 덮는 오버코트층(140)의 제 1 평탄부(141c)와 홈부(145)의 바닥면 사이에 위치하지 않는다. 또한, 제 2 애노드 전극(AE2)의 제 2 끝단(ES2)은 레퍼런스 전압 라인(RL)을 덮는 오버코트층(140)의 제 2 평탄부(141d)와 홈부(145)의 바닥면 사이에 위치하지 않는다.
예를 들어, 제 2 애노드 전극(AE2)의 제 1 끝단(ES1)이 홈부(145) 전체를 덮도록 배치될 때, 홈부(145) 상에 발광부가 구현될 수 있다. 하지만, 오버코트층(140)의 제 1 평탄부(141c)와 홈부(145)의 바닥면 사이에 구현된 발광부에서 발생된 광은 홈부(145)에 의해 제 2 서브 픽셀 영역(SPA2) 쪽으로 진행하지 못하고 제 1 서브 픽셀 영역(SPA1) 쪽으로 반사됨으로써 제 2 서브 픽셀 영역(SPA2)로부터 제 1 서브 픽셀 영역(SPA1)으로 입사되는 빛샘 성분으로 작용하여 제 1 서브 픽셀(12a)의 휘도와 색재현율을 저하시킬 수 있다. 이러한 상기의 빛샘 성분을 방지하기 위해, 제 2 애노드 전극(AE2)의 제 1 끝단(ES1)은 오버코트층(140)의 제 1 평탄부(141c)와 홈부(145)의 바닥면 사이에 위치하지 않고, 오버코트층(140)의 제 2 평탄부(141d)와 홈부(145)의 바닥면 사이에 위치한다.
예를 들어, 제 2 애노드 전극(AE2)의 제 2 끝단(ES2)이 레퍼런스 전압 라인(RL) 상에 배치된 홈부(145) 전체를 덮도록 배치될 때, 홈부(145) 상에 발광부가 구현될 수 있다. 하지만, 오버코트층(140)의 제 2 평탄부(141d)와 홈부(145)의 바닥면 사이에 구현된 발광부에서 발생된 광은 홈부(145)에 의해 제 2 서브 픽셀 영역(SPA2) 쪽으로 진행하지 못하고 제 3 서브 픽셀 영역(SPA3) 쪽으로 반사됨으로써 제 2 서브 픽셀 영역(SPA2)로부터 제 3 서브 픽셀 영역(SPA3)으로 입사되는 빛샘 성분으로 작용하여 제 3 서브 픽셀(12c)의 휘도와 색재현율을 저하시킬 수 있다. 이러한 상기의 빛샘 성분을 방지하기 위해, 제 2 애노드 전극(AE2)의 제 2 끝단(ES2)은 오버코트층(140)의 제 2 평탄부(141d)와 홈부(145)의 바닥면 사이에 위치하지 않고, 오버코트층(140)의 제 1 평탄부(141c)와 홈부(145)의 바닥면 사이에 위치한다.
본 예에 따른 제 4 서브 픽셀 영역(SPA4)에 배치된 녹색 발광부(EPg)는 오버코트층(140)의 요철 패턴부(15)에 배치된 제 1 발광부(EP1), 및 오버코트층(140)에 구현된 홈부(145)의 적어도 일부와 평탄부(141) 상에 배치된 제 2 발광부(EP2)를 포함할 수 있다. 이러한 녹색 발광부(EPg)는 제 3 애노드 전극(AE3)의 제 1 끝단이 제 4i 데이터 라인(DL4i)과 제 2j 픽셀 구동 전압 라인(PL2j) 상에 배치된 홈부(145)의 적어도 일부에 위치하고, 제 3 애노드 전극(AE3)의 제 2 끝단이 제 2j 픽셀 구동 전압 라인(PL2j) 상에 배치된 홈부(145)의 적어도 일부에 위치하는 것을 제외하고는 전술한 백색 발광부(EPw)와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
도 17은 도 14에 도시된 B6 부분의 다른 확대도로서, 이는 도 14와 도 16에 도시된 제 3 서브 픽셀 영역에 배치된 제 3 애노드 전극의 구조를 변경한 것이다. 이에 따라, 이하에서는 제 3 애노드 전극 및 이들과 관련된 구성에 대해서만 설명하기로 하고, 나머지 구성들에 대한 중복 설명은 생략하거나 간략히 한다.
도 12 및 도 17을 참조하면, 일 예에 따른 제 3 서브 픽셀 영역(SPA3)에 배치된 청색 발광부(EPb)의 제 3 애노드 전극(AE3)의 제 1 끝단(ES1)은 레퍼런스 전압 라인(RL) 상에 배치된 홈부(145)의 적어도 일부에 위치할 수 있다. 제 3 애노드 전극(AE3)의 제 1 끝단(ES1)은 레퍼런스 전압 라인(RL)을 덮는 평탄부(141)의 제 2 평탄부(141d)와 홈부(145)의 바닥면 사이에 위치할 수 있다. 예를 들어, 제 3 애노드 전극(AE3)의 제 1 끝단(ES1)은 제 2 평탄부(141d)에 연결된 홈부(145)의 경사면에 위치하거나 홈부(145)의 바닥면에 위치할 수 있다. 이에 따라, 제 3 서브 픽셀 영역(SPA3)에 배치된 청색 발광부(EPb)는 요철 패턴부(150) 상에 배치된 제 1 발광부(EP1), 및 레퍼런스 전압 라인(RL)을 덮는 오버코트층(140)에 구현된 홈부(145)의 적어도 일부와 평탄부(141) 상에 배치된 제 2 발광부(EP2)를 포함할 수 있다. 이러한 청색 발광부(EPb)는 제 2 발광부(EP2)의 일부가 홈부(145) 상에 위치하는 것을 제외하고는 도 12 및 도 13에 도시된 청색 발광부(EPb)와 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다.
레퍼런스 전압 라인(RL) 상에 배치된 제 2 애노드 전극(AE2)의 제 2 끝단(ES2)과 제 3 서브 픽셀 영역(SPA3)에 배치된 제 3 애노드 전극(AE3)의 제 1 끝단(ES1) 사이는 애노드 전극(AE2, AE3)이 배치되지 않기 때문에 비발광부(NEP)로 정의될 수 있다.
도 18은 본 명세서의 일 예에 따른 백색 서브 픽셀의 제 1 발광부와 제 2 발광부에 대한 파장별 강도를 나타내는 그래프이다. 도 18에서, 점선은 제 1 발광부의 파장별 강도(또는 세기)를 나타내며, 실선은 제 2 발광부의 파장별 강도(또는 세기)를 나타낸다.
도 18에서 알 수 있듯이, 본 명세서의 일 예에 따른 백색 서브 픽셀의 제 2 발광부에서 발생되는 광은 제 2 발광부와 대비하여 청색 파장의 강도가 크게 증가하고 황록색 파장의 강도가 크게 낮은 발광 스펙트럼을 갖는 것을 알 수 있다. 이에 따라, 백색 서브 픽셀의 제 2 발광부에서 발생되는 광은 황록색 파장의 강도 대비 청색 파장의 강도가 상승하여 높은 색온도을 갖는 광이 방출되는 것을 알 수 있다. 예를 들어, 백색 광을 발생하는 자발광 소자가 제 1 청색 유기 발광층과 황록색 유기 발광층 및 제 2 청색 유기 발광층으로 적층된 구조를 가질 때, 제 2 발광부에서는 황록색 공진 피크가 청색 피크 파장으로 이동함에 따라 상대적으로 높은 색온도를 갖는 주광색(cool white)의 광이 방출되는 것을 알 수 있다.
도 19는 본 명세서의 일 예에 따른 백색 서브 픽셀과 비교 예에 따른 백색 서브 픽셀에 대한 파장별 강도를 나타내는 그래프이다. 도 19에서, 점선은 비교 예에 따른 백색 서브 픽셀의 파장별 강도(또는 세기)를 나타낸다. 실선은 본 명세서의 일 예에 따른 백색 서브 픽셀의 파장별 강도(또는 세기)를 나타낸다. 비교 예에 따른 백색 서브 픽셀은 요철 패턴부 상에 배치된 하나의 발광부만을 포함하며, 본 명세서에 따른 백색 서브 픽셀은 요철 패턴부 상에 배치된 제 1 발광부와 평탄부 상에 배치된 제 2 발광부를 포함한다.
도 19에서 알 수 있듯이, 본 명세서에 따른 백색 서브 픽셀에서 방출되는 광은 비교 예에 따른 백색 서브 픽셀과 대비하여 청색 파장의 강도가 크게 증가하고 황록색 파장의 강도가 크게 낮은 발광 스펙트럼을 갖는 것을 알 수 있다. 즉, 본 명세서에 따른 백색 서브 픽셀에서 방출되는 백색 광은 도 18에 도시된 점선과 같은 발광 스펙트럼을 가지도록 제 1 발광부에서 방출되는 제 1 광 및 도 19에 도시된 실선과 같은 발광 스펙트럼을 가지도록 제 2 발광부에서 방출되는 제 2 광이 혼합됨에 따라 비교 예에 따른 백색 서브 픽셀과 대비하여 청색 파장의 강도가 크게 증가하고 황록색 파장의 강도가 크게 낮아질 수 있다. 이에 따라, 본 명세서에 따른 백색 서브 픽셀은 높은 색온도, 예를 들어 주광색(cool white)의 백색 광을 방출할 수 있다. 결과적으로, 본 명세서에 따른 발광 표시 장치는 표시 영상의 휘도와 색온도가 향상될 수 있다.
이상과 같은, 본 명세서에 따른 발광 표시 장치에서는, 복수의 서브 픽셀 중 일부의 서브 픽셀에 배치된 발광부가 제 1 방향(X)을 따라 인접한 금속 라인의 적어도 일부와 중첩된 제 2 발광부를 포함하는 것으로 설명하였지만, 반드시 이에 한정되지 않고, 복수의 서브 픽셀 중 일부의 서브 픽셀에 배치된 발광부는 제 1 방향(X)을 따라 인접한 금속 라인뿐만 아니라 제 2 방향(Y)으로 인접한 금속 라인의 적어도 일부와 중첩된 제 3 발광부를 더 포함할 수 있다. 예를 들어, 복수의 서브 픽셀 중 일부의 서브 픽셀에 배치된 발광부는 오버코트층의 요철 패턴부 상에 배치된 제 1 발광부, 제 1 방향(X)을 따라 인접한 금속 라인을 덮는 오버코트층의 평탄부 또는 홈부 상에 배치된 제 2 발광부, 및 제 2 방향(Y)으로 인접한 게이트 라인을 덮는 오버 코트층의 평탄부 또는 홈부 상에 배치된 제 3 발광부를 더 포함할 수 있다. 이 경우 제 3 발광부에서 방출되는 광이 제 1 및 제 2 발광부 각각에서 방출되는 광과 혼합될 수 있고, 이로 인하여 표시 영상의 휘도와 색온도가 더욱 향상될 수 있다.
본 명세서에 따른 발광 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 몇몇 예에 따른 발광 표시 장치는 기판, 기판 상에 제 1 방향을 따라 이격되고 제 1 방향을 가로지르는 제 2 방향을 따라 배치된 제 1 금속 라인과 제 2 금속 라인, 및 제 1 금속 라인과 제 2 금속 라인 중 적어도 하나와 중첩되는 서브 픽셀을 포함하며, 서브 픽셀은 제 1 금속 라인과 제 2 금속 라인 사이의 제 1 발광부, 및 제 1 금속 라인과 제 2 금속 라인 중 적어도 하나와 중첩된 제 2 발광부를 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 제 1 발광부는 요철 패턴부를 포함하며, 제 2 발광부는 평탄부를 포함할 수 있다.
본 명세서의 몇몇 예에 따른 발광 표시 장치는 제 1 발광부와 제 2 발광부에 배치되고 제 1 금속 라인과 제 2 금속 라인을 덮는 오버코트층을 더 포함하며, 오버코트층은 제 1 발광부에 배치된 요철 패턴부, 및 제 2 발광부에 배치된 비패턴부를 포함할 수 있다.
본 명세서의 몇몇 예에 따른 발광 표시 장치는 제 1 발광부와 제 2 발광부에 배치되고 제 1 금속 라인과 제 2 금속 라인을 덮는 오버코트층을 더 포함하며, 서브 픽셀은 제 1 발광부와 제 2 발광부의 오버코트층 상에 배치된 애노드 전극, 애노드 전극 상에 배치된 자발광 소자, 및 자발광 소자 상에 배치된 캐소드 전극을 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 오버코트층은 제 1 발광부에 배치된 요철 패턴부, 및 제 2 발광부에 배치된 비패턴부를 포함하며, 애노드 전극은 요철 패턴부와 비패턴부의 표면 형상을 따르는 표면 형상을 포함할 수 있다.
본 명세서의 몇몇 예에 발광 표시 장치는 제 1 발광부와 제 2 발광부에 배치되고 제 1 금속 라인과 제 2 금속 라인을 덮는 오버코트층을 더 포함하며, 오버코트층은 제 1 발광부에 배치된 요철 패턴부, 및 제 2 발광부에 배치된 평탄부와 평탄부로부터 오목한 홈부를 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 서브 픽셀은 오버코트층의 요철 패턴부와 평탄부 및 홈부 상에 배치된 애노드 전극, 애노드 전극 상에 배치된 자발광 소자, 및 자발광 소자 상에 배치된 캐소드 전극을 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 오버코트층의 평탄부는 홈부의 일측에 연결된 제 1 평탄부, 및 홈부의 타측과 요철 패턴부 사이의 제 2 평탄부를 포함하며, 서브 픽셀은 오버코트층의 요철 패턴부와 제 2 평탄부 및 홈부의 일부 상에 배치된 애노드 전극, 애노드 전극 상에 배치된 자발광 소자, 및 자발광 소자 상에 배치된 캐소드 전극을 포함할 수 있다.
본 명세서의 몇몇 예에 따른 발광 표시 장치는 제 1 발광부와 제 2 발광부에 배치되고 제 1 금속 라인과 제 2 금속 라인을 덮는 오버코트층을 더 포함하고, 제 1 금속 라인은 제 1 금속 신호 라인, 및 제 1 금속 신호 라인과 제 2 금속 라인 사이에 배치된 제 2 금속 신호 라인을 포함하고, 제 2 발광부는 제 1 금속 신호 라인과 제 2 금속 신호 라인 및 제 2 금속 라인 중 적어도 하나와 중첩되며, 오버코트층은 제 1 발광부에 배치된 요철 패턴부, 제 1 금속 신호 라인과 제 2 금속 신호 라인 상의 평탄부, 및 평탄부로부터 제 1 금속 신호 라인과 제 2 금속 신호 라인 사이로 오목한 홈부를 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 서브 픽셀은 오버코트층의 요철 패턴부와 평탄부 및 홈부 상에 배치된 애노드 전극, 애노드 전극 상에 배치된 자발광 소자, 및 자발광 소자 상에 배치된 캐소드 전극을 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 오버코트층의 평탄부는 제 1 금속 신호 라인 상에 배치된 제 1 평탄부, 및 제 2 금속 신호 라인 상에 배치되고 요철 패턴부와 연결된 제 2 평탄부를 포함하며, 서브 픽셀은 오버코트층의 요철 패턴부와 제 2 평탄부 및 홈부의 일부 상에 배치된 애노드 전극, 애노드 전극 상에 배치된 자발광 소자, 및 자발광 소자 상에 배치된 캐소드 전극을 포함할 수 있다.
본 명세서의 몇몇 예에 따른 발광 표시 장치는 제 1 방향과 제 1 방향을 가로지르는 제 2 방향을 따라 배치된 복수의 서브 픽셀 영역을 갖는 기판, 제 2 방향을 따라 길게 연장되고 복수의 서브 픽셀 영역에 배치된 복수의 금속 라인, 및 복수의 서브 픽셀 영역 각각에 배치된 발광부를 포함하며, 복수의 서브 픽셀 영역 중 일부의 서브 픽셀 영역에 배치된 발광부는 복수의 금속 라인 중 제 1 방향을 따라 인접한 적어도 하나의 금속 라인과 중첩될 수 있다.
본 명세서의 몇몇 예에 따르면, 복수의 서브 픽셀 영역 중 일부의 서브 픽셀 영역을 제외한 나머지 서브 픽셀 영역에 배치된 발광부는 복수의 금속 라인 중 제 1 방향을 따라 인접한 2개의 금속 라인과 비중첩될 수 있다.
본 명세서의 몇몇 예에 따르면, 복수의 금속 라인 중 제 1 금속 라인과 제 2 금속 라인은 제 1 방향을 따라 서로 이격되도록 일부의 서브 픽셀 영역에 배치되고, 일부의 서브 픽셀 영역에 배치된 발광부는 제 1 금속 라인과 제 2 금속 라인 중 적어도 하나와 중첩될 수 있다.
본 명세서의 몇몇 예에 따르면, 복수의 금속 라인 중 제 1 금속 라인과 제 2 금속 라인은 제 1 방향을 따라 서로 이격되도록 일부의 서브 픽셀 영역에 배치되고, 일부의 서브 픽셀 영역에 배치된 발광부는 제 1 금속 라인과 제 2 금속 라인 사이에 배치된 제 1 발광부, 및 제 1 금속 라인과 제 2 금속 라인 중 적어도 하나와 중첩된 제 2 발광부를 포함할 수 있다.
본 명세서의 몇몇 예에 따르면, 복수의 서브 픽셀 영역 중 제 1 서브 픽셀 영역의 발광부는 적색 광을 방출하고, 복수의 서브 픽셀 영역 중 제 2 서브 픽셀 영역의 발광부는 백색 광을 방출하고, 복수의 서브 픽셀 영역 중 제 3 서브 픽셀 영역은 청색 광을 방출하고, 복수의 서브 픽셀 영역 중 제 4 서브 픽셀 영역은 녹색 광을 방출하며, 복수의 서브 픽셀 영역 중 일부의 서브 픽셀 영역은 제 2 서브 픽셀 영역과 제 4 서브 픽셀 영역이거나 제 2 내지 제 4 서브 픽셀 영역일 수 있다.
본 명세서의 몇몇 예에 따르면, 제 1 방향을 기준으로, 제 2 발광부는 제 1 금속 라인과 제 2 금속 라인 중 적어도 하나와 절반 이상 중첩될 수 있다.
본 명세서의 몇몇 예에 따르면, 제 1 금속 라인과 제 2 금속 라인 각각은 제 1 발광부에 인접한 제 1 측면, 제 1 측면과 반대되는 제 2 측면, 및 제 1 측면과 제 2 측면 사이의 중간부를 포함하며, 제 1 방향을 기준으로, 제 2 발광부의 끝단은 제 1 금속 라인과 제 2 금속 라인 각각의 중간부와 제 2 측 사이에 위치할 수 있다.
본 명세서의 몇몇 예에 따르면, 제 1 금속 라인은 제 1 금속 신호 라인, 및 제 1 금속 신호 라인과 제 2 금속 라인 사이에 배치된 제 2 금속 신호 라인을 포함하고, 제 2 발광부는 제 1 금속 신호 라인과 제 2 금속 신호 라인 및 제 2 금속 라인 중 적어도 하나와 중첩될 수 있다.
본 명세서의 몇몇 예에 따르면, 제 1 발광부는 요철 패턴부를 포함하며, 제 2 발광부는 제 1 금속 신호 라인과 제 2 금속 신호 라인 상의 평탄부, 및 평탄부로부터 제 1 금속 신호 라인과 제 2 금속 신호 라인 사이로 오목한 홈부를 포함할 수 있다.
이상과 같은 본 명세서에 따른 발광 표시 장치를 포함하는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 명세서에 따른 발광 표시 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.
상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서의 기술 사상이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 기술 범위 또는 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
10: 표시 패널 12: 단위 픽셀
12a: 제 1 서브 픽셀 12b: 제 2 서브 픽셀
12c: 제 3 서브 픽셀 12d: 제 4 서브 픽셀
100: 기판 130: 패시베이션층
140: 오버코트층 141: 평탄부
145: 홈부 150: 요철 패턴부
151: 볼록부 153: 오목부
12a: 제 1 서브 픽셀 12b: 제 2 서브 픽셀
12c: 제 3 서브 픽셀 12d: 제 4 서브 픽셀
100: 기판 130: 패시베이션층
140: 오버코트층 141: 평탄부
145: 홈부 150: 요철 패턴부
151: 볼록부 153: 오목부
Claims (20)
- 기판;
상기 기판 상에 제 1 방향을 따라 이격되고 상기 제 1 방향을 가로지르는 제 2 방향을 따라 배치된 제 1 금속 라인과 제 2 금속 라인; 및
상기 제 1 금속 라인과 제 2 금속 라인 중 적어도 하나와 중첩되는 서브 픽셀을 포함하며,
상기 서브 픽셀은,
상기 제 1 금속 라인과 제 2 금속 라인 사이의 제 1 발광부; 및
상기 제 1 금속 라인과 상기 제 2 금속 라인 중 적어도 하나와 중첩된 제 2 발광부를 포함하는, 발광 표시 장치. - 제 1 항에 있어서,
상기 제 1 발광부는 요철 패턴부를 포함하며,
상기 제 2 발광부는 평탄부를 포함하는, 발광 표시 장치. - 제 1 항에 있어서,
상기 제 1 발광부와 상기 제 2 발광부에 배치되고 상기 제 1 금속 라인과 상기 제 2 금속 라인을 덮는 오버코트층을 더 포함하며,
상기 오버코트층은,
상기 제 1 발광부에 배치된 요철 패턴부; 및
상기 제 2 발광부에 배치된 비패턴부를 포함하는, 발광 표시 장치. - 제 1 항에 있어서,
상기 제 1 발광부와 상기 제 2 발광부에 배치되고 상기 제 1 금속 라인과 상기 제 2 금속 라인을 덮는 오버코트층을 더 포함하며,
상기 서브 픽셀은,
상기 제 1 발광부와 상기 제 2 발광부의 상기 오버코트층 상에 배치된 애노드 전극;
상기 애노드 전극 상에 배치된 자발광 소자; 및
상기 자발광 소자 상에 배치된 캐소드 전극을 포함하는, 발광 표시 장치. - 제 4 항에 있어서,
상기 오버코트층은,
상기 제 1 발광부에 배치된 요철 패턴부; 및
상기 제 2 발광부에 배치된 비패턴부를 포함하며,
상기 애노드 전극은 상기 요철 패턴부와 상기 비패턴부의 표면 형상을 따르는 표면 형상을 포함하는, 발광 표시 장치. - 제 1 항에 있어서,
상기 제 1 발광부와 상기 제 2 발광부에 배치되고 상기 제 1 금속 라인과 상기 제 2 금속 라인을 덮는 오버코트층을 더 포함하며,
상기 오버코트층은,
상기 제 1 발광부에 배치된 요철 패턴부; 및
상기 제 2 발광부에 배치된 평탄부와 상기 평탄부로부터 오목한 홈부를 포함하는, 발광 표시 장치. - 제 6 항에 있어서,
상기 서브 픽셀은,
상기 오버코트층의 요철 패턴부와 평탄부 및 홈부 상에 배치된 애노드 전극;
상기 애노드 전극 상에 배치된 자발광 소자; 및
상기 자발광 소자 상에 배치된 캐소드 전극을 포함하는, 발광 표시 장치. - 제 6 항에 있어서,
상기 오버코트층의 평탄부는 상기 홈부의 일측에 연결된 제 1 평탄부, 및 상기 홈부의 타측과 상기 요철 패턴부 사이의 제 2 평탄부를 포함하며,
상기 서브 픽셀은,
상기 오버코트층의 요철 패턴부와 제 2 평탄부 및 홈부의 일부 상에 배치된 애노드 전극;
상기 애노드 전극 상에 배치된 자발광 소자; 및
상기 자발광 소자 상에 배치된 캐소드 전극을 포함하는, 발광 표시 장치. - 제 1 항에 있어서,
상기 제 1 발광부와 상기 제 2 발광부에 배치되고 상기 제 1 금속 라인과 상기 제 2 금속 라인을 덮는 오버코트층을 더 포함하고,
상기 제 1 금속 라인은 제 1 금속 신호 라인, 및 상기 제 1 금속 신호 라인과 상기 제 2 금속 라인 사이에 배치된 제 2 금속 신호 라인을 포함하고,
상기 제 2 발광부는 상기 제 1 금속 신호 라인과 상기 제 2 금속 신호 라인 및 상기 제 2 금속 라인 중 적어도 하나와 중첩되며,
상기 오버코트층은,
상기 제 1 발광부에 배치된 요철 패턴부;
상기 제 1 금속 신호 라인과 상기 제 2 금속 신호 라인 상의 평탄부; 및
상기 평탄부로부터 상기 제 1 금속 신호 라인과 상기 제 2 금속 신호 라인 사이로 오목한 홈부를 포함하는, 발광 표시 장치. - 제 9 항에 있어서,
상기 서브 픽셀은,
상기 오버코트층의 요철 패턴부와 평탄부 및 홈부 상에 배치된 애노드 전극;
상기 애노드 전극 상에 배치된 자발광 소자; 및
상기 자발광 소자 상에 배치된 캐소드 전극을 포함하는, 발광 표시 장치. - 제 10 항에 있어서,
상기 오버코트층의 평탄부는 상기 제 1 금속 신호 라인 상에 배치된 제 1 평탄부, 및 상기 제 2 금속 신호 라인 상에 배치되고 상기 요철 패턴부와 연결된 제 2 평탄부를 포함하며,
상기 서브 픽셀은,
상기 오버코트층의 요철 패턴부와 제 2 평탄부 및 홈부의 일부 상에 배치된 애노드 전극;
상기 애노드 전극 상에 배치된 자발광 소자; 및
상기 자발광 소자 상에 배치된 캐소드 전극을 포함하는, 발광 표시 장치. - 제 1 방향과 상기 제 1 방향을 가로지르는 제 2 방향을 따라 배치된 복수의 서브 픽셀 영역을 갖는 기판;
상기 제 2 방향을 따라 길게 연장되고 상기 복수의 서브 픽셀 영역에 배치된 복수의 금속 라인; 및
상기 복수의 서브 픽셀 영역 각각에 배치된 발광부를 포함하며,
상기 복수의 서브 픽셀 영역 중 일부의 서브 픽셀 영역에 배치된 발광부는 상기 복수의 금속 라인 중 상기 제 1 방향을 따라 인접한 적어도 하나의 금속 라인과 중첩된, 발광 표시 장치. - 제 12 항에 있어서,
상기 복수의 서브 픽셀 영역 중 일부의 서브 픽셀 영역을 제외한 나머지 서브 픽셀 영역에 배치된 발광부는 상기 복수의 금속 라인 중 상기 제 1 방향을 따라 인접한 2개의 금속 라인과 비중첩된, 발광 표시 장치. - 제 12 항에 있어서,
상기 복수의 금속 라인 중 제 1 금속 라인과 제 2 금속 라인은 상기 제 1 방향을 따라 서로 이격되도록 상기 일부의 서브 픽셀 영역에 배치되고,
상기 일부의 서브 픽셀 영역에 배치된 발광부는 상기 제 1 금속 라인과 상기 제 2 금속 라인 중 적어도 하나와 중첩된, 발광 표시 장치. - 제 12 항에 있어서,
상기 복수의 금속 라인 중 제 1 금속 라인과 제 2 금속 라인은 상기 제 1 방향을 따라 서로 이격되도록 상기 일부의 서브 픽셀 영역에 배치되고,
상기 일부의 서브 픽셀 영역에 배치된 발광부는,
상기 제 1 금속 라인과 상기 제 2 금속 라인 사이에 배치된 제 1 발광부; 및
상기 제 1 금속 라인과 상기 제 2 금속 라인 중 적어도 하나와 중첩된 제 2 발광부를 포함하는, 발광 표시 장치. - 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
상기 복수의 서브 픽셀 영역 중 제 1 서브 픽셀 영역의 발광부는 적색 광을 방출하고, 상기 복수의 서브 픽셀 영역 중 제 2 서브 픽셀 영역의 발광부는 백색 광을 방출하고, 상기 복수의 서브 픽셀 영역 중 제 3 서브 픽셀 영역은 청색 광을 방출하고, 상기 복수의 서브 픽셀 영역 중 제 4 서브 픽셀 영역은 녹색 광을 방출하며,
상기 복수의 서브 픽셀 영역 중 일부의 서브 픽셀 영역은 상기 제 2 서브 픽셀 영역과 제 4 서브 픽셀 영역이거나 제 2 내지 제 4 서브 픽셀 영역인, 발광 표시 장치. - 제 1 항 또는 제 15 항에 있어서,
상기 제 1 방향을 기준으로, 상기 제 2 발광부는 상기 제 1 금속 라인과 상기 제 2 금속 라인 중 적어도 하나와 절반 이상 중첩된, 발광 표시 장치. - 제 1 항 또는 제 15 항에 있어서,
상기 제 1 금속 라인과 상기 제 2 금속 라인 각각은 상기 제 1 발광부에 인접한 제 1 측면, 상기 제 1 측면과 반대되는 제 2 측면, 및 상기 제 1 측면과 상기 제 2 측면 사이의 중간부를 포함하며,
상기 제 1 방향을 기준으로, 상기 제 2 발광부의 끝단은 상기 제 1 금속 라인과 상기 제 2 금속 라인 각각의 상기 중간부와 상기 제 2 측 사이에 위치한, 발광 표시 장치. - 제 1 항 또는 제 15 항에 있어서,
상기 제 1 금속 라인은 제 1 금속 신호 라인, 및 상기 제 1 금속 신호 라인과 상기 제 2 금속 라인 사이에 배치된 제 2 금속 신호 라인을 포함하고,
상기 제 2 발광부는 상기 제 1 금속 신호 라인과 상기 제 2 금속 신호 라인 및 상기 제 2 금속 라인 중 적어도 하나와 중첩된, 발광 표시 장치. - 제 19 항에 있어서,
상기 제 1 발광부는 요철 패턴부를 포함하며,
상기 제 2 발광부는,
상기 제 1 금속 신호 라인과 상기 제 2 금속 신호 라인 상의 평탄부; 및
상기 평탄부로부터 상기 제 1 금속 신호 라인과 상기 제 2 금속 신호 라인 사이로 오목한 홈부를 포함하는, 발광 표시 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190169152A KR20210077477A (ko) | 2019-12-17 | 2019-12-17 | 발광 표시 장치 |
| CN202011416147.0A CN112992978B (zh) | 2019-12-17 | 2020-12-04 | 发光显示装置 |
| JP2020203951A JP7254758B2 (ja) | 2019-12-17 | 2020-12-09 | 発光表示装置 |
| US17/120,746 US11670642B2 (en) | 2019-12-17 | 2020-12-14 | Light emitting display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190169152A KR20210077477A (ko) | 2019-12-17 | 2019-12-17 | 발광 표시 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210077477A true KR20210077477A (ko) | 2021-06-25 |
Family
ID=76318276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190169152A KR20210077477A (ko) | 2019-12-17 | 2019-12-17 | 발광 표시 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11670642B2 (ko) |
| JP (1) | JP7254758B2 (ko) |
| KR (1) | KR20210077477A (ko) |
| CN (1) | CN112992978B (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220042007A (ko) | 2020-09-25 | 2022-04-04 | 삼성디스플레이 주식회사 | 발광 표시 장치 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4310984B2 (ja) | 2002-02-06 | 2009-08-12 | 株式会社日立製作所 | 有機発光表示装置 |
| JP4788174B2 (ja) | 2005-03-31 | 2011-10-05 | 大日本印刷株式会社 | 有機エレクトロルミネッセント用基板および有機エレクトロルミネッセント画像表示装置 |
| KR20090089151A (ko) * | 2008-02-18 | 2009-08-21 | 삼성전자주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| JP5849981B2 (ja) | 2013-03-25 | 2016-02-03 | ソニー株式会社 | 表示装置および電子機器 |
| JP6257259B2 (ja) | 2013-10-18 | 2018-01-10 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP2016075868A (ja) * | 2014-10-09 | 2016-05-12 | Ｎｌｔテクノロジー株式会社 | 画素アレイ及び電気光学装置並びに電気機器並びに画素レンダリング方法 |
| KR20170052447A (ko) | 2015-10-30 | 2017-05-12 | 엘지디스플레이 주식회사 | 유기발광 표시장치 |
| KR102448611B1 (ko) * | 2015-10-30 | 2022-09-27 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
| US10516131B2 (en) * | 2015-12-03 | 2019-12-24 | Sharp Kabushiki Kaisha | Organic electroluminescence device, method for producing organic electroluminescence device, illumination device, and display device |
| KR102590011B1 (ko) | 2016-08-31 | 2023-10-16 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 및 이의 제조 방법 |
| KR102429944B1 (ko) | 2017-09-27 | 2022-08-04 | 엘지디스플레이 주식회사 | 전계발광장치 |
| KR102546293B1 (ko) | 2017-12-28 | 2023-06-20 | 엘지디스플레이 주식회사 | 전계 발광 표시장치 |
-
2019
- 2019-12-17 KR KR1020190169152A patent/KR20210077477A/ko not_active Application Discontinuation
-
2020
- 2020-12-04 CN CN202011416147.0A patent/CN112992978B/zh active Active
- 2020-12-09 JP JP2020203951A patent/JP7254758B2/ja active Active
- 2020-12-14 US US17/120,746 patent/US11670642B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20210183900A1 (en) | 2021-06-17 |
| US11670642B2 (en) | 2023-06-06 |
| CN112992978B (zh) | 2024-06-11 |
| JP7254758B2 (ja) | 2023-04-10 |
| CN112992978A (zh) | 2021-06-18 |
| JP2021096470A (ja) | 2021-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal |