KR20210074999A - 반도체 웨이퍼 다이싱 공정 - Google Patents

반도체 웨이퍼 다이싱 공정 Download PDF

Info

Publication number
KR20210074999A
KR20210074999A KR1020200148573A KR20200148573A KR20210074999A KR 20210074999 A KR20210074999 A KR 20210074999A KR 1020200148573 A KR1020200148573 A KR 1020200148573A KR 20200148573 A KR20200148573 A KR 20200148573A KR 20210074999 A KR20210074999 A KR 20210074999A
Authority
KR
South Korea
Prior art keywords
wafer
frame
polymer coating
coating
chamber
Prior art date
Application number
KR1020200148573A
Other languages
English (en)
Inventor
매튜 마이클 데이
사미라 빈테 카즈미
Original Assignee
에스피티에스 테크놀러지스 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스피티에스 테크놀러지스 리미티드 filed Critical 에스피티에스 테크놀러지스 리미티드
Publication of KR20210074999A publication Critical patent/KR20210074999A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836Wafer tapes, e.g. grinding or dicing support tapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192Microwave generated discharge
    • H01J37/32311Circuits specially adapted for controlling the microwave discharge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02076Cleaning after the substrates have been singulated
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67075Apparatus for fluid treatment for etching for wet etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67092Apparatus for mechanical treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67115Apparatus for thermal treatment mainly by radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68721Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge clamping, e.g. clamping ring
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31058After-treatment of organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Dicing (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

웨이퍼를 개별 다이들로 다이싱하기 위한 반도체 웨이퍼 다이싱 공정이 개시되며, 각각의 다이는 집적 회로를 포함한다. 본 공정은 폴리머 코팅으로 반도체 웨이퍼를 코팅하고, 코팅을 포함하는 웨이퍼를 접착 테이프 위에 배치하며, 테이프를 웨이퍼 프레임 상에 마운팅하는 단계를 포함한다. 본 공정은 폴리머 코팅 내에 스크라이브 라인들을 형성하여 웨이퍼의 영역들을 노출시켜서 전처리된 제품을 형성하는 단계를 더 포함한다. 웨이퍼 프레임은 후속적으로 공정 챔버 내의 지지부 상에 배치되고 프레임 커버는 웨이퍼 프레임 및 접착 테이프의 적어도 일부를 덮도록 웨이퍼 프레임 위에 배치된다. 본 공정은 챔버 내에서 전처리된 제품을 플라즈마 에칭하여 웨이퍼의 노출된 영역들을 제거하고, 개별 다이들을 분리시켜서, 처리된 제품을 형성하는 단계를 더 포함한다. 그런 후, 프레임 커버가 웨이퍼 프레임 위로부터 제거되고, 처리된 제품, 웨이퍼 프레임, 및 접착 테이프가 상기 챔버 내에서 산소 플라즈마에 노출되어, 가장 심하게 불소로 오염된 폴리머 코팅의 최외각 영역이 부분적으로 제거되고, 개별 다이들 상에 잔류 폴리머 코팅이 남겨지고, 후처리된 제품이 형성된다. 그런 후, 습식 제거 기술을 사용하여, 후처리된 제품의 개별 다이들 상의 잔류 폴리머 코팅이 제거된다.

Description

반도체 웨이퍼 다이싱 공정{A SEMICONDUCTOR WAFER DICING PROCESS}
본 발명은 반도체 웨이퍼 다이싱 공정에 관한 것이다.
반도체 웨이퍼 상에서의 반도체 또는 MEMS(micro-electromechanical system) 디바이스의 제조에 후속하여, 웨이퍼를 개별 칩들 또는 다이로 세그먼트화하기 위해서는 웨이퍼 다이싱(dicing) 또는 스크라이빙(scribing) 단계가 필요하다. 웨이퍼 다이싱 단계 이전에, 웨이퍼들은 사후 개별 다이 다이싱 단계를 지원하기 위해 지지 막에 부착되며, 이는 이어서 환형 지지 프레임에 부착된다. 다이싱 작업이 완료되면, 개별 다이는 지지 막에서 제거되고 테스트되어 패키지화된 디바이스 내로 통합될 수 있다.
반도체 웨이퍼들의 다이싱은 기계적 스크라이빙, 소잉(sawing), 레이저 스크라이빙, 플라즈마 에칭, 또는 이러한 기술들의 조합에 의해 달성될 수 있다. 플라즈마 다이싱은 개별 다이들의 물리적 무결성과 강도를 향상시키는 것으로 밝혀졌다. 더욱이, 플라즈마 다이싱은 웨이퍼 상에 더 좁은 스크라이브 채널을 제공하여, 더 많은 다이가 웨이퍼를 차지할 수 있도록 하고, 집적 회로의 개선된 레이아웃을 제공한다. 프레임형의 테이프처리된 웨이퍼들은, 다이들 간에 웨이퍼의 마스크되지 않은 영역들, 즉 웨이퍼 "스트리트"를 에칭함으로써 개별 다이들이 분리되는 플라즈마 에칭 챔버 내로 로딩된다. 에칭 공정은 스트리트 내의 모든 웨이퍼 물질이 제거되고, 이에 따라 테이프가 노출되면 중지된다.
플라즈마 에칭 공정 동안, 실리콘 웨이퍼를 에칭하기 위해 불소계 화학물질을 사용하는 것이 일반적이다. US5501893은 에칭 사이클에서 SF6와 Ar 가스를 사용하는 실리콘 웨이퍼 다이싱을 위한, 보쉬(Bosch) 공정으로서 통상적으로 설명되는 순환 에칭 공정을 개시한다. 그러나, 에칭 공정 후 챔버 내에 잔류 불소가 노출된 금속 접촉 개구들 또는 솔더 범프들의 부식을 초래할 수 있다는 것이 관찰되었다. 노출된 금속 상에서 부식이 즉시적으로 보이지 않는 경우에도, 불소 오염은 불량한 솔더링 접착 및/또는 높은 전기 접촉 저항을 초래할 수 있고, 이는 솔더/와이어 접합의 열화로 인한 조기 고장을 일으킬 수 있음이 밝혀졌다.
본 출원은 위에서 언급한 문제들 중 적어도 일부를 완화시키는 개선된 반도체 웨이퍼 다이싱 공정을 고안했다.
본 발명에 따르면, 웨이퍼를 개별 다이들로 다이싱하기 위한 반도체 웨이퍼 다이싱 공정이 제공되며, 각각의 다이는 집적 회로를 포함하며, 본 공정은 다음을 포함한다:
- 폴리머 코팅으로 반도체 웨이퍼를 코팅하는 단계;
- 코팅을 포함하는 웨이퍼를 접착 테이프 상에 배치하고, 상기 테이프를 웨이퍼 프레임 상에 마운팅하는 단계;
- 웨이퍼의 폴리머 코팅 내에 스크라이브 라인들을 형성하여 웨이퍼의 영역들을 노출시켜서 전처리된(pre-processed) 제품을 형성하는 단계;
- 테이프 및 전처리된 제품을 포함하는 웨이퍼 프레임을 공정 챔버 내의 지지부 상에 배치하는 단계;
- 웨이퍼 프레임 및 접착 테이프의 적어도 일부를 덮도록 웨이퍼 프레임 위에 프레임 커버를 배치하는 단계;
- 챔버 내에서 전처리된 제품을 플라즈마 에칭하여 웨이퍼의 노출된 영역들을 제거하고, 개별 다이들을 분리시켜서, 처리된 제품을 형성하는 단계;
- 웨이퍼 프레임 위로부터 프레임 커버를 제거하는 단계;
- 처리된 제품, 웨이퍼 프레임, 및 테이프를 챔버 내에서 산소 플라즈마에 노출시켜서, 가장 심하게 불소로 오염된 폴리머 코팅의 최외각 영역을 부분적으로 제거하고, 개별 다이들 상에 잔류 폴리머 코팅을 남기고, 후처리된(post-processed) 제품을 형성하는 단계;
- 습식 제거 기술을 사용하여, 후처리된 제품의 개별 다이들 상의 잔류 폴리머 코팅을 제거하는 단계.
실시예에서, 잔류 폴리머 코팅이 제거된 후의, 후처리된 제품에서의 불소 대 산소의 비율은 0.1 미만이다.
실시예에서, 본 공정은 스크라이브 라인들을 형성하기 전에 폴리머 코팅을 가열하여 폴리머 코팅을 베이킹하는 단계를 더 포함한다. 코팅은 레이저 스크라이브 공정을 위한 보호층을 제공하고 공정 플라즈마에 대한 직접적인 노출을 방지하여 웨이퍼 표면을 보호하는 역할을 하여, 불소계 금속 부식 및 웨이퍼 오염을 최소화한다. 실시예에서, 폴리머 코팅은 40℃ 내지 150℃의 온도로 가열된다. 폴리머 코팅의 베이킹은 불소가 코팅 속으로 확산하고 전파하는 능력을 더욱 감소시켜서, 웨이퍼의 불소 오염을 더욱 감소시키는 것으로 밝혀졌다.
실시예에서, 접착 테이프 또는 백킹(backing) 테이프는 웨이퍼에 대한 기계적 지지를 제공하기 위해, 환형 디스크를 포함할 수 있는 프레임과 결합된다.
처리된 제품은, 플라즈마 에칭 공정 후 그리고 공정 챔버를 떠나기 전에, 에칭 단계에 일부 물리적 성분을 제공하기 위해 낮은 RF 바이어스를 갖는 산소 플라즈마에 노출된다. 이러한 노출은 가장 심하게 불소로 오염된 코팅의 영역을 제거하기 위해, 플라즈마에 직접 노출된 폴리머의 최외각 또는 최상층을 효과적으로 제거한다. 이러한 노출은 노출된 테이프와 프레임으로부터 불소 화합물을 추가로 제거하고, 테이프와 프레임을 효과적으로 세정하는 것을 보장하기 위해, 이 단계 동안에 프레임은 덮혀지거나, 보호되거나, 또는 새도우잉(shadow)되어서는 안된다. 프레임 또는 테이프의 덮음 또는 새도우잉은 웨이퍼 상에서의 보호 코팅의 과도한 제거 및 프레임 및/또는 테이프의 표면 상에서의 불소 부산물의 잔류를 초래할 수 있고, 이는 다이를 오염시킬 수 있음이 밝혀졌다.
실시예에서, 후처리된 제품은 습식 제거 기술을 사용하여 잔류 폴리머 코팅을 제거하기 전에 챔버로부터 제거된다. 이와 관련하여, 웨이퍼의 플라즈마 에칭 및 처리된 제품의 산소 플라즈마에 대한 노출이 동일한 공정 챔버 내에서 발생한다는 것은 분명하다.
실시예에서, 프레임 커버는, 다음 웨이퍼를 처리하기 전에 프레임 커버의 온도를 감소시키기 위해, 챔버로부터의 후처리된 제품의 제거 후에 지지부와 열 접촉하도록 배치된다.
실시예에서, 처리된 제품을 산소 플라즈마에 노출시키는 단계 동안, 산소 가스가 200~500sccm의 유량으로 약 60~120초의 지속기간 동안 공정 챔버를 통과한다. 또한, 공정 챔버 내의 압력은 50~150mT의 범위로 유지된다. 이 단계 동안, 지지부에는 400~800W의 범위의 전력이 공급된다.
실시예에서, 스크라이브 라인들이 레이저 방사선을 사용하여 폴리머 코팅 내에 형성된다. 레이저 스크라이빙 공정과 연관된 폴리머 코팅 및 잔류물은 습식 제거 기술을 사용하여 다이싱이 완료되면 제거된다. 그러나, 코팅 속으로의 확산과 코팅 내로의 불소의 주입은 백그라운드 레벨보다 더 높은 불소가 코팅의 제거 후 검출되는 것을 야기시키고, 이들 중 일부는 습식 제거 단계의 시작 동안, 표면 상에서의 불소 풍부 슬러리의 단기 형성으로부터 유도된 것이다. 불소 오염의 또다른 잠재적 원인은 에칭 플라즈마에 또한 노출되되 일반적으로 코팅된 폴리머에 의해 보호되지 않은 프레임과 테이프이다. 그러나, 위에서 언급했듯이, 테이프와 프레임을 산소 플라즈마에 노출시킴으로써 프레임과 테이프의 오염은 완화된다.
이제부터, 본 발명의 실시예를 첨부된 도면들을 참조하면서 예시만을 통해 설명할 것이다.
도 1은 본 발명의 실시예에 따른 웨이퍼 다이싱 공정을 수행하기 위한 반도체 웨이퍼 다이싱 장치의 개략도이다.
도 2는 본 발명의 실시예에 따른 반도체 웨이퍼 다이싱 공정과 연관된 단계들을 순서대로 나타내는 흐름도이다.
도 3은 공정의 상이한 스테이지들에서의 반도체 웨이퍼의 개략도이다.
도 4는 (a) 공지된 다이싱 공정 및 (b) 본 발명의 실시예에 따른 공정이 적용된 웨이퍼 내의 불소/산소 비율의 그래픽 예시이다. (c)는 제어 피스, 즉 알루미늄 피스에서의 불소/산소 비율을 나타낸다.
도면들 중 도 1을 참조하면, 반도체 웨이퍼를 개별 다이들(도면들 중 도 3 참조)로 다이싱하기 위한 장치(100)가 도시되어 있다.
장치(100)는 처리를 위한 기판 또는 웨이퍼(11)가 내부에 배치된 처리 챔버(10)를 포함한다. 웨이퍼(11)는 스트리트 영역(12)에 의해 분리된 복수의 집적 회로들(13)을 포함한다. 웨이퍼(11)는 접착 테이프, 즉 다이싱 테이프(14) 상에 배치되며, 이는 환형 프레임과 같은 프레임(16)에 자체적으로 고정된다. 웨이퍼(11), 테이프(14), 및 프레임(16)은 플래튼(platen) 또는 정전 척(15)과 같은 지지부 상에 배치되는 프레임 어셈블리(17)를 집합적으로 형성한다.
다이싱 테이프(14)는 일반적으로 폴리올레핀, 폴리(비닐 클로라이드), 또는 폴리(에틸렌 테레프탈레이트)로 구성된다. 환형 프레임(16)은 일반적으로 스테인레스 스틸 또는 플라스틱으로 구성되며, 프레임 어셈블리(17) 및 정전 척(15)의 표면적은, 정전 척(15)이 환형 프레임(16)의 직경을 넘어 연장되고 냉매 유체가 지나가는 내부 냉각 채널(18)을 포함하도록 선택된다. 전력 공급기(미도시됨)를 통해 정전 척(15)에 고전압이 인가될 수 있다. 정전 클램핑 메커니즘은 프레임 어셈블리(17)와 정전 척(15) 사이에 양호한 열 접촉이 존재할 수 있게 한다. 프레임 어셈블리(17)와 정전 척(15) 사이의 양호한 열 접촉은 플라즈마 처리 동안 프레임 어셈블리(17)를 냉각 상태로 유지하고 다이싱 테이프(14)의 열적 열화를 방지하는 데 도움이 된다.
환형 프레임(16) 및 노출된 테이프(14)는 프레임 커버(21)의 사용에 의해 플라즈마(19)에 대한 직접적 노출로부터 차폐된다. 프레임 커버(21)는 (도 1에서의 참조번호 22로 도시된 바와 같이) 프레임(16)과 접촉하도록 위치되거나 또는 액추에이터(24) 및 관련 리프트 커넥터(25)의 사용을 통해 융기될 수 있다. 일반적으로 13.56MHz에서 동작하는 RF 공급기(20)가 웨이퍼(11)에 바이어스 전압을 제공하기 위해 플래튼/정전 척(15)에 제조된다. 챔버(10) 안팎으로 공정 가스를 도입하기 위한 표준 기술들이 채용된다.
도면들 중 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 웨이퍼 다이싱 공정(200)과 연관된 단계들을 순서대로 나타내는 흐름도가 도시되어 있다. 도 3은 또한 다이싱 공정에서의 상이한 스테이지들에서의 웨이퍼의 개략도를 제공한다. 단계 201에서, 복수의 집적 회로들(도 3에서는 도시되지 않음)을 포함하는 반도체 웨이퍼(11)가 먼저 수용성 코팅과 같은, 폴리머 코팅(110)으로 코팅된다. 이는 균일한 코팅 두께를 달성하기 위해 웨이퍼(11) 상에 폴리머의 스핀 코팅 또는 스프레이 코팅에 의해 달성될 수 있다. 그런 후, 단계 202에서, 폴리머 코팅(110)은 40℃~150℃ 범위 내에서 가열되어, 코팅(110)을 효과적으로 베이킹하고, 공정 가스들에 의한 오염 및 침투에 대한 코팅의 감수성(susceptibility)을 감소시킨다.
베이킹 공정 후, 웨이퍼(11)는 웨이퍼(11)에 대한 기계적 지지를 제공하기 위해, 환형 프레임과 같은 웨이퍼 프레임(16) 상에 배치된 접착 테이프(14) 상에 배치된다. 접착 테이프(14) 또는 백킹 테이프는 프레임(16)에 대해 웨이퍼(11)를 제자리에 홀딩시키는 역할을 하여, 웨이퍼(11)가 적절하게 정렬될 수 있도록 하고, 또한, 다이싱 공정 후 다이들을 고정시켜서, 다이들이 용이하게 조작될 수 있도록 한다.
그런 후, 단계(203)에서, 웨이퍼, 테이프, 프레임 어셈블리(17)는 스크라이빙 작업을 거치며, 이에 의해 웨이퍼 스트리트(12)에 인접하게 배치된 코팅(110)의 영역들, 즉 집적 회로들 사이의 영역들이 제거된다. 실시예에서, 이러한 제거는 레이저(미도시됨)를 사용하여 달성된다. 레이저 빔은 렌즈 및 빔 조향 장치(미도시됨)를 사용하여 코팅(110)에 포커싱되고, 레이저 빔이 웨이퍼(11) 상의 코팅(110)에 대해 스캐닝되어 코팅(110) 내에 원하는 패턴을 스크라이빙하며, 이에 따라 웨이퍼(11)의 윗면을 노출시켜서, 전처리된 제품 또는 워크피스를 형성한다.
그런 후, 단계(204)에서, 테이프(14) 및 전처리된 제품을 포함하는 웨이퍼 프레임(16)은 처리 챔버(10) 내로 로딩되고 정전 척(15) 상에 배치된다. 그런 후, 프레임(16) 및 테이프(14)의 적어도 일부를 덮기 위해 프레임 커버(21)가 프레임 어셈블리(17) 상에 배치된다. 이어서, 단계 205에서, 보쉬 순환 에칭 공정이 챔버(10) 내에 도입되는 SF6 및 Ar의 조합과 같은 에칭 가스들을 사용하여 수행된다. 이어서, 단계 206에서, 플라즈마 생성 장치(미도시됨)가 활성화되어 플라즈마(19)가 생성된다. 플라즈마는, 비제한적인 예시로서, 전자기 에너지가 챔버(10) 주위에 배치된 코일(미도시됨)을 통해 챔버(10) 내에서 유도 결합되는 유도 결합 기술을 비롯한 상이한 기술들을 사용하여 생성될 수 있음을 이해해야 한다. 이어서, 단계 207에서, 전기 바이어스가 전기 발생기(20)를 통해 정전 척(15)을 통해 웨이퍼(11)에 인가된다. 전기 바이어스는 플라즈마 종(plasma species)과 노출된 웨이퍼 영역들 사이의 상호작용을 용이하게 하여 웨이퍼(11)의 노출된 영역들을 플라즈마 에칭하고 웨이퍼(11)를 구성 다이들(11a)로 효과적으로 다이싱함으로써 처리된 제품을 형성한다. 프레임 커버(21)는 프레임(16) 및 테이프(14)에 대한 열 부하를 감소시키고 테이프(14)의 에칭률을 감소시키는 것으로 밝혀졌다. 프레임 커버(21)는, 프레임 어셈블리(17)가 존재하지 않을 때 정전 척(15) 내의 리세스(23) 내에 위치할 수 있는 클램핑 핀(22)에 의해 유지되어서, 프레임 커버(21)는 프레임 커버(21)로부터의 열의 제거를 용이하게 하기 위해 척(15)과의 우수한 열 접촉을 형성할 수 있다.
에칭 공정 후, 단계 208에서, 불소계 에칭 가스들이 챔버(10)로부터 제거되고, 단계 209에서, 프레임(16) 및 테이프(14)를 노출시키기 위해 프레임 커버(21)는 리프트 커넥터(25)를 통해 연결된 액추에이터(24)에 의해 프레임 어셈블리(17)로부터 들어올려진다. 그런 후, 단계 210에서, 산소 가스가 50~150mT의 범위 내에서 약 200~500sccm의 레이트로 챔버(10)속으로 플러시(flush)된다. 그런 후, 단계 211에서, 공정 플라즈마는 60~120초 동안 활성화되고, 400~800W RF의 범위의 전기 바이어스가 전기 발생기(20)를 사용하여 정전 척(15)을 통해 웨이퍼(11)에 인가된다. 단계 212에서, 산소 플라즈마 종은 처리된 제품과 상호작용하고, 코팅(26)의 최외각 층(110a), 즉, 불소(F)와 같은 에칭 가스에 의해 가장 심하게 오염된 코팅의 영역을 효과적으로 에칭한다. 산소 플라즈마 종은 노출된 프레임(16) 및 테이프(14)와 추가로 상호작용하여 그 표면으로부터 임의의 탄화불소 오염물들을 제거한다.
플라즈마 발생 장치(미도시됨) 및 정전 척(15)으로의 전기 공급은 처리된 제품에 걸쳐 코팅의 실질적으로 균일한 에칭률을 획득하도록 튜닝된다. 코팅(110)은 산소 플라즈마 에칭 단계 동안 부분적으로만 제거되어 웨이퍼(11) 위에 잔류 폴리머 코팅층(110b)을 남기고, 따라서 이전 공정 단계로부터 챔버(10) 내에 존재하는 임의의 잔여 불소로부터 웨이퍼(11)를 추가로 보호하는데, 그렇지 않으면 챔버(10) 자체가 웨이퍼(11)의 우연히 노출된 표면을 오염시킬 수 있다. 테이프(14) 및 프레임(16) 상의 불소 오염 층은 또한, 특히 코팅의 습식 제거의 후속 단계 동안에 그리고 보관 동안에 불소계 오염의 중요한 원인라는 점을 유의하는 것이 중요하다. 웨이퍼(11)를 적절하게 보호하는 데 필요한 잔류 코팅(110b)의 최소 두께는 코팅 자체에 의존한다. 일반적으로 최적의 보호를 달성하는 데 필요한 최소량을 제거하는 것이 필요하다. 불소 이동을 차단하는 데 비교적 효과적인 코팅(110)의 경우, 1㎛ 미만의 코팅 두께 제거가 충분할 수 있지만, 불량한 차단 효과를 갖는 코팅(110)은 불소 오염의 영향을 완화하기 위해 더 큰 깊이까지 제거가 필요할 수 있다.
따라서, 후처리된 제품의 잔류 코팅(110b)은 특히 후처리된 제품이 챔버(10) 내에 남아있는 동안 챔버(10) 내의 백그라운드 불소에 의한 오염으로부터 웨이퍼(11)를 보호하는 역할을 한다. 산소 플라즈마 에칭 단계 후, 단계 213에서, 프레임 어셈블리(17)가 챔버(10)로부터 제거되고 후처리된 제품 상의 잔류 코팅(110b)이 습식 제거 기술을 사용하여 제거된다. 그런 후, 단계 214에서, 프레임 커버(21)는 내부 냉각 채널(18)을 통해 자체가 냉각되는 척(15)과의 열 접촉에 의해 프레임 커버(21)의 냉각을 용이하게 하도록 척(15) 상으로 하강될 수 있다.
불소 오염은 일반적으로 불소 대 산소의 비율로 정량화된다. 백분율 농도가 아닌 비율을 측정하는 것은 다른 오염물들의 존재에 대해 상대적으로 둔감하거나 또는 실행간 측정 변동성이 있기 때문에 샘플들 간의 반복성을 향상시킨다. 도면들 중 도 4를 참조하면, 코팅의 습식 제거를 수반하는 종래의 다이싱 공정들과 비교하여, 본 발명의 공정으로 달성되는 다이싱된 웨이퍼의 최상면에서의 불소/산소(F/O) 비율의 감소의 그래픽 표현이 도시되어 있다. F/O 비율은 예를 들어, 에너지 분산형 x선 분광법 또는 x선 광전자 분광법을 통해 결정될 수 있다. 도 4a는 A와 B로 라벨표시된 두 개의 상이한 코팅들에 대해, 웨이퍼를 다이싱하기 위한 공지된 플라즈마 에칭 공정 및 이어서 코팅의 습식 제거를 거친 웨이퍼의 에너지 분산형 x선 분광법에 의해 결정된 F/O 비율을 보여준다. 코팅 A와 코팅 B는 모두 플라즈마 에칭 공정 이전에 두께가 7㎛ 및 10㎛인 상이한 제형(formulation)들의 수용성 코팅들이다. 도 4b에서, F/O 비율은 O2 플라즈마 에칭 단계를 포함하는 전술한 실시예에 따른 공정을 거친 동일한 2개의 코팅들에 대해 도시된 것이다. 도 4c는 플라즈마 단계들에 노출되지 않은 제어, 즉, 알루미늄의 차단에 대한 F/O 비율을 보여준다. 허용가능한 최대 타겟 F/O 비율 0.1이 점선으로 명확하게 표시되어 있다.
도 4는 2개의 코팅 유형들에 대한 이 새로운 공정의 이점들을 보여준다: 검출가능한 이점을 측정하기 위해, 코팅 A는 O2 플라즈마 에칭 단계 동안에 ~0.6㎛ 제거되었던 7㎛ 두께의 효과적인 배리어층이고, 코팅 B는 O2 플라즈마 에칭 단계 동안에 ~2.2㎛ 제거되었던 10㎛ 두께의 낮은 차단 효율 코팅이다. 코팅(110)을 과도하게 얇게 하거나 또는 극단적으로 폴리머 코팅(110)을 완전히 제거하는 산소 플라즈마 처리는 상기 이점을 번복하고 웨이퍼 표면들에 접합된 불소의 증가를 야기시킬 것이다. 도 4a에서 실증된 종래의 습식 제거 공정만을 비교하여, 도 4b에서 실증된 것처럼, 산소 플라즈마 에칭 및 이어서 습식 제거를 포함하는 본 공정에서는 F/O 비율이 현저하게 감소되는 것이 분명한다.

Claims (12)

  1. 웨이퍼를 개별 다이들로 다이싱하기 위한 반도체 웨이퍼 다이싱 공정에 있어서, 각각의 다이는 집적 회로를 포함하며,
    - 폴리머 코팅으로 반도체 웨이퍼를 코팅하는 단계;
    - 상기 코팅을 포함하는 상기 웨이퍼를 접착 테이프 상에 배치하고, 상기 테이프를 웨이퍼 프레임 상에 마운팅하는 단계;
    - 상기 웨이퍼의 폴리머 코팅 내에 스크라이브(scribe) 라인들을 형성하여 웨이퍼의 영역들을 노출시켜서 전처리된(pre-processed) 제품을 형성하는 단계;
    - 상기 테이프 및 전처리된 제품을 포함하는 상기 웨이퍼 프레임을 공정 챔버 내의 지지부 상에 배치하는 단계;
    - 상기 웨이퍼 프레임 및 접착 테이프의 적어도 일부를 덮도록 상기 웨이퍼 프레임 위에 프레임 커버를 배치하는 단계;
    - 상기 챔버 내에서 상기 전처리된 제품을 플라즈마 에칭하여 상기 웨이퍼의 노출된 영역들을 제거하고, 상기 개별 다이들을 분리시켜서, 처리된 제품을 형성하는 단계;
    - 상기 웨이퍼 프레임 위로부터 상기 프레임 커버를 제거하는 단계;
    - 상기 처리된 제품, 웨이퍼 프레임, 및 테이프를 상기 챔버 내에서 산소 플라즈마에 노출시켜서, 가장 심하게 불소로 오염된 상기 폴리머 코팅의 최외각 영역을 부분적으로 제거하고, 상기 개별 다이들 상에 잔류 폴리머 코팅을 남기고, 후처리된(post-processed) 제품을 형성하는 단계;
    - 습식 제거 기술을 사용하여, 상기 후처리된 제품의 개별 다이들 상의 상기 잔류 폴리머 코팅을 제거하는 단계
    를 포함하는 반도체 웨이퍼 다이싱 공정.
  2. 제1항에 있어서,
    상기 잔류 폴리머 코팅이 제거된 후의, 상기 후처리된 제품에서의 불소 대 산소의 비율은 0.1 미만인 것인 반도체 웨이퍼 다이싱 공정.
  3. 제1항 또는 제2항에 있어서,
    상기 스크라이브 라인들을 형성하기 전에 상기 폴리머 코팅을 가열하여 상기 폴리머 코팅을 베이킹하는 단계
    를 더 포함하는 반도체 웨이퍼 다이싱 공정.
  4. 제3항에 있어서,
    상기 폴리머 코팅은 40℃ 내지 150℃의 온도로 가열되는 것인 반도체 웨이퍼 다이싱 공정.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 후처리된 제품은 상기 습식 제거 기술을 사용하여 상기 잔류 폴리머 코팅의 제거 전에 상기 챔버로부터 제거되는 것인 반도체 웨이퍼 다이싱 공정.
  6. 제5항에 있어서,
    상기 프레임 커버는, 다음 웨이퍼를 처리하기 전에 상기 프레임 커버의 온도를 감소시키기 위해, 상기 챔버로부터의 상기 후처리된 제품의 제거 후에 상기 지지부와 열 접촉하도록 배치되는 것인 반도체 웨이퍼 다이싱 공정.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 처리된 제품을 산소 플라즈마에 노출시키는 단계 동안, 산소 가스가 200~500sccm의 유량으로 상기 공정 챔버를 통과하는 것인 반도체 웨이퍼 다이싱 공정.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 처리된 제품을 산소 플라즈마에 노출시키는 단계 동안, 상기 공정 챔버 내의 압력은 50~150mT의 범위에서 유지되는 것인 반도체 웨이퍼 다이싱 공정.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 처리된 제품을 산소 플라즈마에 노출시키는 단계 동안, 산소 가스가 60~120초의 지속기간 동안 상기 공정 챔버를 통과하는 것인 반도체 웨이퍼 다이싱 공정.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 처리된 제품을 산소 플라즈마에 노출시키는 단계 동안, 상기 지지부에 400~800W의 범위의 전력이 공급되는 것인 반도체 웨이퍼 다이싱 공정.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기스크라이브 라인들은 레이저 방사선을 사용하여 상기 폴리머 코팅 내에 형성되는 것인 반도체 웨이퍼 다이싱 공정.
  12. 제1항 내지 제11항 중 어느 한 항에 따른 반도체 웨이퍼 다이싱 공정을 수행하도록 구성된 장치.
KR1020200148573A 2019-12-12 2020-11-09 반도체 웨이퍼 다이싱 공정 KR20210074999A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GBGB1918333.4A GB201918333D0 (en) 2019-12-12 2019-12-12 A semiconductor wafer dicing process
GB1918333.4 2019-12-12

Publications (1)

Publication Number Publication Date
KR20210074999A true KR20210074999A (ko) 2021-06-22

Family

ID=69186619

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200148573A KR20210074999A (ko) 2019-12-12 2020-11-09 반도체 웨이퍼 다이싱 공정

Country Status (6)

Country Link
US (1) US11545394B2 (ko)
EP (1) EP3836199A1 (ko)
KR (1) KR20210074999A (ko)
CN (1) CN112992760B (ko)
GB (1) GB201918333D0 (ko)
TW (1) TWI834008B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022096079A (ja) * 2020-12-17 2022-06-29 パナソニックIpマネジメント株式会社 素子チップの製造方法
KR20220144991A (ko) * 2021-04-21 2022-10-28 주식회사 제우스 기판처리장치 및 기판처리방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4241045C1 (de) 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
US20050191863A1 (en) * 2004-02-05 2005-09-01 Olmer Leonard J. Semiconductor device contamination reduction in a fluorinated oxide deposition process
TW200935506A (en) 2007-11-16 2009-08-16 Panasonic Corp Plasma dicing apparatus and semiconductor chip manufacturing method
US9082839B2 (en) 2011-03-14 2015-07-14 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8703581B2 (en) 2011-06-15 2014-04-22 Applied Materials, Inc. Water soluble mask for substrate dicing by laser and plasma etch
US20140057414A1 (en) 2012-08-27 2014-02-27 Aparna Iyer Mask residue removal for substrate dicing by laser and plasma etch
US9236305B2 (en) 2013-01-25 2016-01-12 Applied Materials, Inc. Wafer dicing with etch chamber shield ring for film frame wafer applications
US20150255349A1 (en) 2014-03-07 2015-09-10 JAMES Matthew HOLDEN Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes
US9076860B1 (en) * 2014-04-04 2015-07-07 Applied Materials, Inc. Residue removal from singulated die sidewall
US11195756B2 (en) 2014-09-19 2021-12-07 Applied Materials, Inc. Proximity contact cover ring for plasma dicing
CN105514038B (zh) * 2014-10-13 2020-08-11 联测总部私人有限公司 切割半导体晶片的方法
US9779986B2 (en) * 2015-09-07 2017-10-03 Panasonic Intellectual Property Management Co., Ltd. Plasma treatment method and method of manufacturing electronic component
GB201518756D0 (en) 2015-10-22 2015-12-09 Spts Technologies Ltd Apparatus for plasma dicing
TWI679691B (zh) * 2016-11-30 2019-12-11 美商帕斯馬舍門有限責任公司 用於電漿切割半導體晶圓的方法與設備
JP7065311B2 (ja) 2017-11-22 2022-05-12 パナソニックIpマネジメント株式会社 素子チップの製造方法
JP6994646B2 (ja) * 2018-01-17 2022-01-14 パナソニックIpマネジメント株式会社 素子チップの製造方法
US10535561B2 (en) * 2018-03-12 2020-01-14 Applied Materials, Inc. Hybrid wafer dicing approach using a multiple pass laser scribing process and plasma etch process
JP7142323B2 (ja) * 2018-06-05 2022-09-27 パナソニックIpマネジメント株式会社 素子チップの製造方法

Also Published As

Publication number Publication date
CN112992760B (zh) 2024-01-30
US20210183703A1 (en) 2021-06-17
US11545394B2 (en) 2023-01-03
CN112992760A (zh) 2021-06-18
TWI834008B (zh) 2024-03-01
TW202133259A (zh) 2021-09-01
GB201918333D0 (en) 2020-01-29
EP3836199A1 (en) 2021-06-16

Similar Documents

Publication Publication Date Title
US10763124B2 (en) Manufacturing process of element chip
JP5023614B2 (ja) 半導体チップの製造方法及び半導体ウエハの処理方法
KR100698981B1 (ko) 반도체 장치 및 그 제조 방법
TWI520205B (zh) 用於使用雷射劃線和電漿蝕刻之元件裁切的原位沉積光罩層
US8991329B1 (en) Wafer coating
US20140057414A1 (en) Mask residue removal for substrate dicing by laser and plasma etch
JP7233019B2 (ja) 素子チップの製造方法
JP2013522896A (ja) セミコンダクタオンインシュレータ型の基板の仕上げ処理方法
US11545394B2 (en) Semiconductor wafer dicing process
KR20130130834A (ko) 웨이퍼 레벨 싱귤레이션 방법 및 시스템
US9443765B2 (en) Water soluble mask formation by dry film vacuum lamination for laser and plasma dicing
JP6377449B2 (ja) ウエーハの分割方法
US9130030B1 (en) Baking tool for improved wafer coating process
US20200294791A1 (en) Element chip manufacturing method
US20100129941A1 (en) Processing method for uniformizing film thickness distribution of layer having predetermined film thickness formed on surface of silicon wafer and processing method for uniformizing thickness distribution of silicon wafer
JP2022096079A (ja) 素子チップの製造方法
TWI642096B (zh) 用於改善晶粒封裝品質的晶片切割方法
US7055532B2 (en) Method to remove fluorine residue from bond pads
US12100619B2 (en) Semiconductor wafer dicing process
KR100595323B1 (ko) 반도체 소자의 제조방법
KR100821822B1 (ko) 레이저 어닐에 의한 패드 teos 막 표면의 세정 방법
KR100620163B1 (ko) 반도체 소자의 백그라인딩 방법

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
X701 Decision to grant (after re-examination)