KR20210074454A - Semiconductor package device - Google Patents

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KR20210074454A
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KR
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interposer
package
hole
connection terminals
semiconductor chip
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KR1020190165011A
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Korean (ko)
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김지황
김현규
심종보
정은희
최경세
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삼성전자주식회사
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

Provided is a semiconductor package device according to the present invention includes a lower package, an interposer on the lower package, and an underfill layer between the interposer and the lower package. The interposer may include a through hole vertically penetrating the same, and the underfill layer may include an extension portion filling at least a portion of the through hole. The semiconductor package of the present invention may have less warpage due to heat, and structural stability may be improved.

Description

반도체 패키지 장치 {Semiconductor package device}semiconductor package device

본 발명은 반도체 패키지 장치에 관한 것으로 보다 상세하게는 인터포저(interposer)를 포함하는 반도체 패키지 장치에 관한 것이다.The present invention relates to a semiconductor package device, and more particularly, to a semiconductor package device including an interposer.

반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 그 중의 하나가 여러 가지 반도체 칩들을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 온 패키지(Package on package, PoP)이다. 패키지 온 패키지(PoP)는 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.BACKGROUND ART In the semiconductor industry, demands for high-functionality, high-speed, and miniaturization of semiconductor devices and electronic products using the same are increasing. In response to this trend, a method of stacking and mounting several semiconductor chips on one semiconductor substrate or stacking a package on a package is emerging as a semiconductor mounting technology. One of them is a package on package (PoP) that can implement high-density chip stacking by vertically stacking various semiconductor chips. The package-on-package (PoP) may have an advantage in that semiconductor chips having various functions can be integrated in a smaller area than a general package including one semiconductor chip.

본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지 장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor package device having improved structural stability.

본 발명이 해결하고자 하는 다른 과제는 불량 발생이 적은 반도체 패키지 장치의 제조 방법을 제공하는데 있다.Another object to be solved by the present invention is to provide a method of manufacturing a semiconductor package device having less defects.

본 발명이 해결하고자 하는 다른 과제는 기판의 단위 면적당 생산 가능한 유닛 패키지(unit package)의 수를 증가시키는 제조 방법을 제공함에 있다. Another object of the present invention is to provide a manufacturing method for increasing the number of unit packages that can be produced per unit area of a substrate.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 실시예들에 따른 반도체 패키지 장치는 하부 패키지, 상기 하부 패키지 상의 인터포저, 및 상기 인터포저 및 상기 하부 패키지 사이의 언더필(underfill) 층을 포함하고, 상기 인터포저는 이를 수직 관통하는 관통 홀(Through hole)을 포함하고, 상기 언더필 층은 상기 관통 홀의 적어도 일부를 채우는 연장부를 포함할 수 있다.A semiconductor package device according to an embodiment of the present invention includes a lower package, an interposer on the lower package, and an underfill layer between the interposer and the lower package, and the interposer has a penetrating penetrating therethrough. A through hole may be included, and the underfill layer may include an extension portion filling at least a portion of the through hole.

일부 실시예들에 따른 반도체 패키지 장치는 하부 패키지, 상기 하부 패키지 상의 상부 패키지, 상기 하부 패키지 및 상기 상부 패키지 사이의 인터포저, 상기 인터포저는 이를 수직 관통하는 적어도 하나의 관통 홀을 포함하고, 상기 인터포저 및 상기 하부 패키지 사이의 갭(gap) 및 상기 관통 홀의 적어도 일부를 채우는 언더필 층을 포함하고, 상기 언더필 층의 최상부는 상기 관통 홀에 의해 노출될 수 있다.A semiconductor package device according to some embodiments includes a lower package, an upper package on the lower package, an interposer between the lower package and the upper package, and the interposer includes at least one through hole vertically penetrating the lower package, and the and an underfill layer filling at least a portion of the through hole and a gap between the interposer and the lower package, and an uppermost portion of the underfill layer may be exposed by the through hole.

일부 실시예들에 따른 반도체 패키지 장치는 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장되는 하부 반도체 칩, 상기 하부 반도체 칩의 측면을 덮는 하부 몰딩 부재, 상기 하부 반도체 칩 상의 인터포저, 상기 인터포저는 상기 인터포저를 수직 관통하는 관통 홀을 포함하고, 상기 인터포저 및 상기 하부 패키지 기판 사이에 배치되고, 상기 하부 반도체 칩을 둘러싸는 제1 연결 단자들, 및 상기 제1 연결 단자들, 상기 하부 반도체 칩의 상면, 상기 하부 몰딩 부재의 상면을 덮고, 상기 관통 홀의 일부를 채우는 언더필 층을 포함할 수 있다.A semiconductor package device according to some embodiments may include a lower package substrate, a lower semiconductor chip mounted on the lower package substrate, a lower molding member covering a side surface of the lower semiconductor chip, an interposer on the lower semiconductor chip, and the interposer first connection terminals including a through hole vertically penetrating the interposer, disposed between the interposer and the lower package substrate, and surrounding the lower semiconductor chip, and the first connection terminals and the lower semiconductor chip The underfill layer may cover an upper surface of the chip and an upper surface of the lower molding member and fill a portion of the through hole.

본 발명의 실시예들에 따른 반도체 패키지 장치의 제조 방법은 기판 상에 복수개의 하부 반도체 칩들을 실장하는 것, 상기 하부 반도체 칩들의 각각의 측면을 덮는 하부 몰딩 부재를 형성하는 것, 상기 하부 반도체 칩들의 각각의 상에 인터포저를 실장하고, 상기 인터포저는 이를 수직 관통하는 관통 홀을 포함하고, 상기 인터포저 상에서 상기 관통 홀을 통하여 언더필 물질을 주입하는 것을 포함하되, 상기 언더필 물질에 의해서, 상기 인터포저 및 상기 하부 패키지 사이의 제1 갭(gap)을 채울 수 있다.A method of manufacturing a semiconductor package device according to embodiments of the present invention includes mounting a plurality of lower semiconductor chips on a substrate, forming a lower molding member covering respective side surfaces of the lower semiconductor chips, and the lower semiconductor chip Mounting an interposer on each of the interposers, the interposer includes a through hole vertically penetrating it, and injecting an underfill material through the through hole on the interposer, by the underfill material, the A first gap between the interposer and the lower package may be filled.

본 발명의 실시예들에 따른 반도체 패키지 장치는 언더필층이 반도체 패키지의 상부와 하부의 열팽창률의 차이를 보정할 수 있다. 이에 따라, 반도체 패키지는 열에 의한 휘어짐이 적을 수 있으며, 구조적 안정성이 향상될 수 있다. 또한, 언더필 층은 하부 반도체 칩에서 발생하는 열을 외부로 효율적으로 방출시킬 수 있으며, 인터포저와 하부 패키지를 견고하게 접착시킬 수 있다.In the semiconductor package device according to the exemplary embodiment of the present invention, the underfill layer may correct a difference in thermal expansion coefficient between the upper portion and the lower portion of the semiconductor package. Accordingly, the semiconductor package may be less warped due to heat, and structural stability may be improved. In addition, the underfill layer may efficiently dissipate heat generated from the lower semiconductor chip to the outside, and may firmly bond the interposer and the lower package to the outside.

본 발명의 실시예들에 따른 반도체 패키지 장치의 제조 방법은 인터포저 및 하부 패키지 사이의 갭(gap)에서 언더필 물질의 이동이 용이할 수 있다. 따라서, 인터포저와 하부 몰딩부의 사이의 공극(void)이 감소될 수 있다. 또한 언더필 물질의 주입 위치를 인터포저의 외곽 부분과 달리함으로써, 인터포저들 사이의 간격이 줄어들어 기판의 단위 면적당 생산 가능한 유닛 패키지의 수가 증가할 수 있다.In the method of manufacturing a semiconductor package device according to embodiments of the present invention, the underfill material may be easily moved in a gap between the interposer and the lower package. Accordingly, a void between the interposer and the lower molding portion can be reduced. In addition, by differentiating the injection position of the underfill material from the outer portion of the interposer, the distance between the interposers is reduced, and thus the number of unit packages that can be produced per unit area of the substrate may increase.

도 1a는 본 발명의 실시예들에 따른 반도체 패키지 장치의 단면도이다.
도 1b는 도 1a 의 I-I'의 단면도이다.
도 1c는 도 1a의 I-I'에 대응하는 단면도이다.
도 2a는 일부 실시예들에 따른 반도체 패키지의 평면도이다.
도 2b는 도 2a 의 I-I'의 단면도이다.
도 3a는 일부 실시예들에 따른 반도체 패키지의 평면도이다.
도 3b는 도 3a의 II-II'의 단면도이다.
도 4는 일부 실시예들에 따른 반도체 패키지 장치의 단면도이다.
도 5는 일부 실시예들에 따른 반도체 패키지 장치의 단면도이다.
도 6a 내지 도 6d는 일부 실시예들에 따른 반도체 패키지 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 및 도 7b는 일부 실시예들에 따른 반도체 패키지 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 비교예를 나타낸 도면이다.1A is a cross-sectional view of a semiconductor package device according to example embodiments.
FIG. 1B is a cross-sectional view taken along line II′ of FIG. 1A .
1C is a cross-sectional view corresponding to I-I' of FIG. 1A.
2A is a plan view of a semiconductor package in accordance with some embodiments.
FIG. 2B is a cross-sectional view taken along line II′ of FIG. 2A .
3A is a plan view of a semiconductor package in accordance with some embodiments.
3B is a cross-sectional view taken along line II-II' of FIG. 3A.
4 is a cross-sectional view of a semiconductor package device according to some embodiments.
5 is a cross-sectional view of a semiconductor package device according to some embodiments.
6A to 6D are cross-sectional views illustrating a method of manufacturing a semiconductor package device according to some embodiments.
7A and 7B are cross-sectional views illustrating a method of manufacturing a semiconductor package device according to some embodiments.
8 is a view showing a comparative example.

이하, 도면들을 참조하여 본 발명의 개념에 따른 반도체 패키지 장치를 설명한다.Hereinafter, a semiconductor package device according to the concept of the present invention will be described with reference to the drawings.

도 1a는 본 발명의 실시예들에 따른 반도체 패키지 장치의 평면도이다. 도 1b는 도 1a 의 I-I'의 단면도이다. 구성요소를 보다 명확하게 나타내기 위하여 도 1b의 일부 구성요소들은 도 1a에서 생략되었다.1A is a plan view of a semiconductor package device according to example embodiments. FIG. 1B is a cross-sectional view taken along line II′ of FIG. 1A . In order to show the components more clearly, some components of FIG. 1B are omitted from FIG. 1A.

본 발명의 일 실시예에 따른 반도체 패키지 장치(1000)는 하부 패키지(100), 인터포저(200) 및 복수개의 제1 연결 단자들(CT1)을 포함할 수 있다. The semiconductor package device 1000 according to an embodiment of the present invention may include a lower package 100 , an interposer 200 , and a plurality of first connection terminals CT1 .

하부 패키지(100)는 하부 패키지 기판(110), 하부 반도체 칩(120) 및 하부 몰딩 부재(130)를 포함할 수 있다.The lower package 100 may include a lower package substrate 110 , a lower semiconductor chip 120 , and a lower molding member 130 .

하부 패키지 기판(110)은 그 상면에 신호 패턴들을 가지는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 또는, 하부 패키지 기판(110)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 하부 패키지 기판(110)은 그의 상면 상에 배치되는 제1 하부 기판 패드들(112) 및 제2 하부 기판 패드들(114)을 가질 수 있다.The lower package substrate 110 may be a printed circuit board (PCB) having signal patterns on its upper surface. Alternatively, the lower package substrate 110 may have a structure in which an insulating film and a wiring layer are alternately stacked. The lower package substrate 110 may have first lower substrate pads 112 and second lower substrate pads 114 disposed on an upper surface thereof.

하부 패키지 기판(110)의 아래에 외부 단자들(105)이 배치될 수 있다. 상세하게는, 외부 단자들(105)은 하부 패키지 기판(110)의 하면 상에 배치되는 외부 단자 패드들(116) 상에 배치될 수 있다. 외부 단자들(105)은 솔더 볼들 또는 솔더 범프들을 포함할 수 있고, 외부 단자들(105)의 종류에 따라 하부 패키지(100)는 볼 그리드 어레이(ball grid array, BGA), 파인 볼 그리드 어레이(fine ball-grid array, FBGA) 또는 랜드 그리드 어레이(land grid array, LGA) 형태를 포함할 수 있다.External terminals 105 may be disposed under the lower package substrate 110 . In detail, the external terminals 105 may be disposed on the external terminal pads 116 disposed on the lower surface of the lower package substrate 110 . The external terminals 105 may include solder balls or solder bumps, and depending on the type of the external terminals 105 , the lower package 100 may include a ball grid array (BGA), a fine ball grid array ( It may include a fine ball-grid array (FBGA) or a land grid array (LGA) form.

하부 패키지 기판(110) 상에 하부 반도체 칩(120)이 배치될 수 있다. 하부 반도체 칩(120)은 평면적인 관점에서 하부 패키지 기판(110)의 중심부 상에 배치될 수 있다. 하부 반도체 칩(120)은 하부 패키지 기판(110)을 향하는 하면 및 하면과 대향하는 상면을 가질 수 있다. 하부 반도체 칩(120)의 하면은 활성면(active surface)이고, 하부 반도체 칩(120)의 상면은 비활성면일 수 있다. 하부 반도체 칩(120)은 하부 패키지 기판(110)의 상면 상에 실장될 수 있다. 예를 들어, 하부 반도체 칩(120)은 플립칩 본딩(flip-chip bonding) 방식으로 하부 패키지 기판(110)에 실장될 수 있다. 즉, 하부 반도체 칩(120)은 그의 하면 상에 배치되는 솔더 볼들이나 솔더 범프들과 같은 칩 단자들(124)에 의해 하부 패키지 기판(110)과 전기적으로 연결될 수 있다. 칩 단자들(124)은 하부 반도체 칩(120)의 하면 상에 제공되는 하부 칩 패드들(122)과 하부 패키지 기판(110)의 제1 하부 기판 패드들(112) 사이에 제공될 수 있다. A lower semiconductor chip 120 may be disposed on the lower package substrate 110 . The lower semiconductor chip 120 may be disposed on the central portion of the lower package substrate 110 in a plan view. The lower semiconductor chip 120 may have a lower surface facing the lower package substrate 110 and an upper surface facing the lower surface. A lower surface of the lower semiconductor chip 120 may be an active surface, and an upper surface of the lower semiconductor chip 120 may be an inactive surface. The lower semiconductor chip 120 may be mounted on the upper surface of the lower package substrate 110 . For example, the lower semiconductor chip 120 may be mounted on the lower package substrate 110 by a flip-chip bonding method. That is, the lower semiconductor chip 120 may be electrically connected to the lower package substrate 110 by chip terminals 124 such as solder balls or solder bumps disposed on the lower surface thereof. The chip terminals 124 may be provided between the lower chip pads 122 provided on the lower surface of the lower semiconductor chip 120 and the first lower substrate pads 112 of the lower package substrate 110 .

그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 하부 반도체 칩(120)은 본딩 와이어에 의해 하부 패키지 기판(110)에 실장될 수 있다. 이하에서, 전기적으로 연결된다는 것은 직접 또는 간접적으로 연결되는 것을 포함할 수 있다. 하부 반도체 칩(120)은 예를 들어, 로직 칩(logic chip)일 수 있다. 하부 반도체 칩(120)은 어플리케이션 프로세서(application processor)와 같은 비메모리 칩으로 기능할 수 있다. However, embodiments of the present invention are not limited thereto, and the lower semiconductor chip 120 may be mounted on the lower package substrate 110 by a bonding wire. Hereinafter, being electrically connected may include being directly or indirectly connected. The lower semiconductor chip 120 may be, for example, a logic chip. The lower semiconductor chip 120 may function as a non-memory chip such as an application processor.

일부 실시예들에 따르면 하부 반도체 칩(120)은 복수개로 제공될 수 있다. 복수개의 하부 반도체 칩들은 제1 방향(D1) 및/또는 제2 방향(D2)를 따라서 이격되게 배치될 수 있다. 복수개의 하부 반도체 칩들의 각각은 플립칩 본딩(flip-chip bonding) 또는 와이어 본딩(wrie bonding) 방식으로 하부 패키지(110) 상에 실장될 수 있다.According to some embodiments, a plurality of lower semiconductor chips 120 may be provided. The plurality of lower semiconductor chips may be disposed to be spaced apart from each other in the first direction D1 and/or the second direction D2 . Each of the plurality of lower semiconductor chips may be mounted on the lower package 110 by flip-chip bonding or wire bonding.

하부 패키지 기판(110) 상에 하부 몰딩 부재(130)가 제공될 수 있다. 하부 몰딩 부재(130)는 하부 패키지 기판(110)의 그 상면 상에서 하부 반도체 칩(120)의 측면을 둘러쌀 수 있다. 예를 들어, 하부 몰딩 부재(130)는 하부 반도체 칩(120)의 측면, 및 하부 패키지 기판(110)의 상면을 덮을 수 있다. 다른 실시예에 있어서는 하부 몰딩 부재(130)는 하부 반도체 칩(120)의 상면을 덮을 수 있다. 하부 몰딩 부재(130)는 일 예로 에폭시 몰딩 콤파운드(epoxy molding compound)를 포함할 수 있다.The lower molding member 130 may be provided on the lower package substrate 110 . The lower molding member 130 may surround the side surface of the lower semiconductor chip 120 on the upper surface of the lower package substrate 110 . For example, the lower molding member 130 may cover the side surface of the lower semiconductor chip 120 and the upper surface of the lower package substrate 110 . In another embodiment, the lower molding member 130 may cover the upper surface of the lower semiconductor chip 120 . The lower molding member 130 may include, for example, an epoxy molding compound.

하부 반도체 칩(120) 및 하부 몰딩 부재(130) 상에 인터포저(interposer) (200)가 배치될 수 있다. 이때, 인터포저(200)는 하부 몰딩 부재(130) 및 하부 반도체 칩(120)으로부터 수직으로 이격될 수 있다. 인터포저(200)는 절연 기판 또는 실리콘 기판을 포함할 수 있다. An interposer 200 may be disposed on the lower semiconductor chip 120 and the lower molding member 130 . In this case, the interposer 200 may be vertically spaced apart from the lower molding member 130 and the lower semiconductor chip 120 . The interposer 200 may include an insulating substrate or a silicon substrate.

인터포저(200)는 인터포저(200)의 상면에 평행한 제1 방향(D1)으로의 폭을 가질 수 있다. 인터포저(200)의 제1 방향(D1)으로의 폭은 하부 반도체 칩(120)의 제1 방향(D1)으로의 폭보다 클 수 있다. 이 경우, 인터포저(200)는 하부 반도체 칩(120)의 일측 상으로 돌출될 수 있다. 인터포저(200)의 하부에는 제1 패드들(216)이 인터포저의 상부에는 제2 패드들(212)이 배치될 수 있다.The interposer 200 may have a width in the first direction D1 parallel to the upper surface of the interposer 200 . A width of the interposer 200 in the first direction D1 may be greater than a width of the lower semiconductor chip 120 in the first direction D1 . In this case, the interposer 200 may protrude onto one side of the lower semiconductor chip 120 . First pads 216 may be disposed on a lower portion of the interposer 200 , and second pads 212 may be disposed on an upper portion of the interposer.

인터포저(200)는 그를 수직으로 관통하는 관통 홀(Through hole)(TH)을 가질 수 있다. 관통 홀(TH)은 언더필 물질이 주입되는 개구일 수 있다. 관통 홀(TH)에 관한 자세한 설명은 후술하도록 한다.The interposer 200 may have a through hole TH vertically penetrating therethrough. The through hole TH may be an opening through which an underfill material is injected. A detailed description of the through hole TH will be provided later.

인터포저(200)의 아래에 제1 연결 단자들(CT1)이 배치될 수 있다. 제1 연결 단자들(CT1)은 평면적 관점에서 하부 반도체 칩(120)의 외측에 배치될 수 있다. 제1 연결 단자들(CT1)은 인터포저(200)의 하부의 제1 패드들(216)과 접속할 수 있다. 제1 연결 단자들(CT1)은 하부 반도체 칩(120)의 측면으로부터 이격되어 배치될 수 있다. 제1 연결 단자들(CT1)은 하부 몰딩 부재(130)에 형성된 개구 내에 배치될 수 있다. 개구는 하부 몰딩 부재(130)를 수직으로 관통하여 하부 패키지 기판(110)의 제2 하부 기판 패드들(114)을 노출시킬 수 있다. 즉, 제1 연결 단자들(CT1)은 하부 몰딩 부재(130)를 관통하여 하부 패키지 기판(110)의 제2 하부 기판 패드들(114)에 접속될 수 있다.The first connection terminals CT1 may be disposed under the interposer 200 . The first connection terminals CT1 may be disposed outside the lower semiconductor chip 120 in a plan view. The first connection terminals CT1 may be connected to the first pads 216 under the interposer 200 . The first connection terminals CT1 may be disposed to be spaced apart from the side surface of the lower semiconductor chip 120 . The first connection terminals CT1 may be disposed in an opening formed in the lower molding member 130 . The opening may vertically penetrate the lower molding member 130 to expose the second lower substrate pads 114 of the lower package substrate 110 . That is, the first connection terminals CT1 may pass through the lower molding member 130 to be connected to the second lower substrate pads 114 of the lower package substrate 110 .

관통 홀(TH)은 인터포저(200)의 중심부에 위치할 수 있다. 관통 홀(TH)은 하부 반도체 칩(120) 상에 위치할 수 있으며, 관통 홀(TH)은 평면적 관점에서 하부 반도체 칩(120)과 오버랩(overlap)될 수 있다. 관통 홀(TH)은 제1 연결 단자들(CT1)에 의해서 둘러싸일 수 있다.The through hole TH may be located in the center of the interposer 200 . The through hole TH may be located on the lower semiconductor chip 120 , and the through hole TH may overlap the lower semiconductor chip 120 in a plan view. The through hole TH may be surrounded by the first connection terminals CT1 .

관통 홀(TH)은 일 예로 슬릿(slit)(SL)의 형상을 가질 수 있다. 슬릿(SL)은 좁고 긴 홀(hole)을 말한다. 슬릿(SL)은 제1 방향(D1)에 따른 폭(△D1) 및 인터포저(200)의 상면에 평행하고, 제1 방향(D1)에 수직한 제2 방향(D2)에 따른 폭(△D2)을 가질 수 있다. 슬릿(SL)의 제1 방향(D1)에 따른 폭(△D1) 및 제2 방향에 따른 폭의 비(△D2), 즉 종횡비(aspect ratio)는 1:2 이상일 수 있다. 슬릿(SL)의 제1 방향(D1)에 따른 폭(△D1)은 일 예로 100㎛ 이상 200㎛ 이하일 수 있다. 슬릿(SL)의 제1 방향(D1)에 따른 폭(△D1)은 변경될 수 있다. The through hole TH may have a shape of a slit SL, for example. The slit SL refers to a narrow and long hole. The slit SL has a width ΔD1 in the first direction D1 and a width ΔD1 in a second direction D2 parallel to the upper surface of the interposer 200 and perpendicular to the first direction D1. D2) may have. A ratio ΔD2 of the width ΔD1 in the first direction D1 to the width ΔD2 in the second direction of the slit SL may be 1:2 or more. The width ΔD1 of the slit SL in the first direction D1 may be, for example, 100 μm or more and 200 μm or less. The width ΔD1 of the slit SL in the first direction D1 may be changed.

인터포저(200) 및 하부 패키지 기판(110) 사이에 언더필 층(400)이 배치될 수 있다. 언더필 층(400)은 인터포저(200) 및 하부 패키지 기판(110) 사이의 제1 갭(gap)(GP1)을 채울 수 있다.An underfill layer 400 may be disposed between the interposer 200 and the lower package substrate 110 . The underfill layer 400 may fill a first gap GP1 between the interposer 200 and the lower package substrate 110 .

구체적으로 언더필 층(400)은 하부 반도체 칩(120)의 상면, 하부 몰딩 부재(130)의 상면 및 제1 연결 단자들(CT1)의 측면을 덮을 수 있다. 언더필 층(400)은 인터포저(200)의 하면 및 하부 패키지(100)의 상면과 접촉할 수 있다.In detail, the underfill layer 400 may cover the upper surface of the lower semiconductor chip 120 , the upper surface of the lower molding member 130 , and side surfaces of the first connection terminals CT1 . The underfill layer 400 may contact the lower surface of the interposer 200 and the upper surface of the lower package 100 .

언더필 층(400)은 관통 홀(TH)의 적어도 일부를 채우는 연장부(400G)를 포함할 수 있다. 언더필 층(400)의 최상부(400T)는 연장부(400G)의 상면에 대응될 수 있다. 즉, 언더필 층(400)의 최상부(400T)는 관통 홀(TH)에 의하여 노출될 수 있다. 연장부(400G)의 상면(400T)의 레벨은 인터포저(200) 하면(200L)의 레벨보다 높을 수 있다. 연장부(400G)의 상면(400T)의 레벨은 인터포저(200)의 상면(200T)의 레벨보다 낮을 수 있다. The underfill layer 400 may include an extension 400G filling at least a portion of the through hole TH. The uppermost portion 400T of the underfill layer 400 may correspond to the upper surface of the extension portion 400G. That is, the uppermost portion 400T of the underfill layer 400 may be exposed through the through hole TH. The level of the upper surface 400T of the extension 400G may be higher than the level of the lower surface 200L of the interposer 200 . The level of the upper surface 400T of the extension 400G may be lower than the level of the upper surface 200T of the interposer 200 .

후술할 제조 과정에서, 언더필 층(400)의 제1 갭(GP1)을 완전히(충분히) 채울 만큼의 언더필 물질을 주입시키기 위해서, 언더필 물질은 제1 갭(GP1)을 채울 양보다 좀 더 주입될 수 있다. 따라서, 제1 갭(GP1)을 채우고 남은 언더필 물질은 관통 홀(TH)의 적어도 일부를 채우게 된다. In a manufacturing process to be described later, in order to inject enough underfill material to completely (suffice) the first gap GP1 of the underfill layer 400 , the underfill material may be injected a little more than the amount to fill the first gap GP1 . can Accordingly, the underfill material remaining after filling the first gap GP1 fills at least a portion of the through hole TH.

다른 실시예에 있어서는, 연장부(400G)의 상면(400T)의 레벨이 인터포저(200)의 상면(200T)의 레벨과 같거나 이보다 높을 수 있다. 즉, 언더필 층(400)이 관통 홀(TH)을 완전히 채우거나, 관통 홀(TH) 주위의 인터포저(200) 상면의 일부를 덮을 수 있다. 인터포저(200) 상면의 일부를 덮는 경우는, 언더필 물질을 제1 갭(GP1) 및 관통 홀(TH)이 차지하는 공간 이상으로 물질을 주입하는 경우일 수 있다. In another embodiment, the level of the upper surface 400T of the extension 400G may be equal to or higher than the level of the upper surface 200T of the interposer 200 . That is, the underfill layer 400 may completely fill the through hole TH or cover a portion of the upper surface of the interposer 200 around the through hole TH. When a portion of the upper surface of the interposer 200 is covered, the underfill material may be injected beyond the space occupied by the first gap GP1 and the through hole TH.

언더필 층(400)은 하부 몰딩 부재(130)와는 다른 열팽창율 및 다른 점성도를 갖는 절연 물질을 포함할 수 있다. 언더필 층(400)은 일 예로 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. The underfill layer 400 may include an insulating material having a different coefficient of thermal expansion and a different viscosity than that of the lower molding member 130 . The underfill layer 400 may include, for example, an epoxy molding compound (EMC).

도 1c는 도 1a 의 I-I'에 대응하는 단면도이다. 도 1b와 중복되는 구성은 생략하기로 한다.1C is a cross-sectional view corresponding to I-I' of FIG. 1A . Configurations overlapping those of FIG. 1B will be omitted.

도 1a 및 도 1c를 참조하면, 일부 실시예들에 따른 반도체 패키지 장치(1100)는 도 1b와 비교할 때, 하부 몰딩 부재(130)가 생략되고, 생략된 공간을 언더필 층(400)이 연장되어 채울 수 있다. 1A and 1C , in the semiconductor package device 1100 according to some embodiments, as compared with FIG. 1B , the lower molding member 130 is omitted, and the underfill layer 400 is extended to fill the omitted space. can be filled

구체적으로, 인터포저(200) 및 하부 패키지 기판(110) 사이에 언더필 층(400)이 배치될 수 있다. 언더필 층(400)은 하부 패키지 기판(110)의 상면, 하부 반도체 칩(120)의 상면 및 측면들, 칩 단자들(124)의 측면들, 및 제1 연결 단자들(CT1)의 측면을 덮을 수 있다. 언더필 층(400)은 인터포저(200) 및 하부 패키지 기판(110) 사이의 제1 갭(GP1), 제1 연결 단자들(CT1) 사이의 공간, 칩 단자들(124) 사이의 공간을 채울 수 있다. 도 2a는 본 발명의 실시예들에 따른 반도체 패키지 장치의 평면도이다. 도 2b는 도 2a 의 I-I'의 단면도이다. 구성요소를 보다 명확하게 나타내기 위하여 도 2b의 일부 구성요소들은 도 2a에서 생략되었다. 이하에서 설명하는 것들을 제외하면 도 1a 및 도 1b를 통하여 상세하게 설명하였으므로, 생략하기로 한다.Specifically, the underfill layer 400 may be disposed between the interposer 200 and the lower package substrate 110 . The underfill layer 400 may cover the upper surface of the lower package substrate 110 , the upper surface and side surfaces of the lower semiconductor chip 120 , the side surfaces of the chip terminals 124 , and the side surfaces of the first connection terminals CT1 . can The underfill layer 400 fills the first gap GP1 between the interposer 200 and the lower package substrate 110 , the space between the first connection terminals CT1 , and the space between the chip terminals 124 . can 2A is a plan view of a semiconductor package device according to example embodiments. FIG. 2B is a cross-sectional view taken along line II′ of FIG. 2A . In order to show the components more clearly, some components of FIG. 2B are omitted from FIG. 2A. Except for those described below, since detailed descriptions have been made with reference to FIGS. 1A and 1B , they will be omitted.

도 2a 및 도 2b를 참조하면, 일 실시예에 따른 반도체 패키지 장치(1100)는 복수개의 관통 홀들(TH)을 포함하는 인터포저(200)를 포함할 수 있다. 복수개의 관통 홀들(TH)의 각각은 일 예로 슬릿(SL)일 수 있다. 복수개의 슬릿들(SL)은 제1 방향(D1)을 따라서 서로 이격될 수 있다. 복수개의 슬릿들(SL)을 통해 언더필 물질이 주입됨으로써, 언더필 물질이 인터포저(200)의 제1 갭(GP1)을 보다 균일하게 채울 수 있고 공극(Void)의 생성을 억제할 수 있다.2A and 2B , a semiconductor package device 1100 according to an embodiment may include an interposer 200 including a plurality of through holes TH. Each of the plurality of through-holes TH may be, for example, a slit SL. The plurality of slits SL may be spaced apart from each other in the first direction D1 . As the underfill material is injected through the plurality of slits SL, the underfill material may more uniformly fill the first gap GP1 of the interposer 200 and suppress the formation of the void.

도 3a는 본 발명의 실시예들에 따른 반도체 패키지 장치의 평면도이다. 도 3b는 도 3a 의 I-I'의 단면도이다. 구성요소를 보다 명확하게 나타내기 위하여 도 3b의 일부 구성요소들은 도 3a에서 생략되었다. 이하에서 설명하는 것들을 제외하면 도 1a 및 도 1b를 통하여 상세하게 설명하였으므로, 생략하기로 한다.3A is a plan view of a semiconductor package device according to example embodiments. FIG. 3B is a cross-sectional view taken along line II′ of FIG. 3A . In order to show the components more clearly, some components of FIG. 3B are omitted from FIG. 3A. Except for those described below, since detailed descriptions have been made with reference to FIGS. 1A and 1B , they will be omitted.

도 3a 및 도 3b를 참조하면, 일 실시예에 따른 반도체 패키지 장치(2000)는 평면적 관점에서, 사각형(WD) 모양을 가지는 관통 홀(TH)을 가지는 인터포저(200)를 포함할 수 있다. 관통 홀(TH)의 모양은 사각형(WD)에 한정되지 않고 원 등의 다양한 형태를 가질 수 있다.3A and 3B , the semiconductor package device 2000 according to an exemplary embodiment may include the interposer 200 having a through hole TH having a quadrangular (WD) shape in a plan view. The shape of the through hole TH is not limited to the quadrangle WD and may have various shapes such as a circle.

사각형(WD)의 모양을 가지는 관통 홀(TH)의 각 변들은 인접하는 인터포저(200)의 각 변들과 평행할 수 있다. 일 예로 사각형(WD) 모양의 관통 홀(TH)은 인터포저(200)의 종횡비와 동일한 종횡비를 가질 수 있다. 다른 실시예들에 있어서, 사각형(WD) 모양의 관통 홀(TH)의 종횡비는 다양할 수도 있다. Each side of the through hole TH having the shape of a quadrangle WD may be parallel to each side of the adjacent interposer 200 . For example, the through hole TH having a rectangular WD shape may have the same aspect ratio as that of the interposer 200 . In other embodiments, the aspect ratio of the square WD-shaped through hole TH may vary.

사각형(WD)의 모양을 가지는 관통 홀(TH)의 각각의 변들로부터 인접한 인터포저(200)의 각각의 변들까지의 이격거리(△P)는 동일할 수 있다. 각 이격거리(△P)가 동일함으로서, 관통 홀(TH)을 통한 언더필 물질의 주입 공정시에 언더필 물질이 인터포저(200)의 외곽 부분에 이르는 시간이 실질적으로 동일하게끔 조절될 수 있다. 결과적으로, 언더필 물질이 인터포저(200)의 제1 갭(GP1)을 균일하게 채울 수 있음에 따라서, 공극(Void)의 생성을 억제할 수 있다.The separation distance ΔP from each side of the through hole TH having the shape of a quadrangle WD to each side of the adjacent interposer 200 may be the same. Since the respective separation distances ΔP are the same, the time for the underfill material to reach the outer portion of the interposer 200 during the injection process of the underfill material through the through hole TH may be adjusted to be substantially the same. As a result, as the underfill material can uniformly fill the first gap GP1 of the interposer 200 , the generation of the void may be suppressed.

도 4는 일부 실시예들에 따른 반도체 패키지 장치의 단면도이다. 이하에서 설명하는 것들을 제외하면 도 1b를 통하여 상세하게 설명하였으므로, 생략하기로 한다.4 is a cross-sectional view of a semiconductor package device according to some embodiments. Since it has been described in detail with reference to FIG. 1B except for those described below, it will be omitted.

도 4를 도 1b와 비교하면, 일부 실시예들에 따른 반도체 패키지 장치(3000)는 도 1b를 통하여 설명한 반도체 패키지 장치(1000) 상에 상부 패키지(300)를 더 포함할 수 있다.Comparing FIG. 4 with FIG. 1B , the semiconductor package device 3000 according to some embodiments may further include an upper package 300 on the semiconductor package device 1000 described with reference to FIG. 1B .

인터포저(200) 상에 상부 패키지(300)가 제공될 수 있다. 상부 패키지(300)는 상부 패키지 기판(310), 상부 반도체 칩들(320) 및 상부 몰딩 부재(330)를 포함할 수 있다.The upper package 300 may be provided on the interposer 200 . The upper package 300 may include an upper package substrate 310 , upper semiconductor chips 320 , and an upper molding member 330 .

상부 패키지 기판(310)은 인터포저(200) 상에 배치될 수 있다. 이때, 상부 패키지 기판(310)은 인터포저(200)으로부터 수직으로 이격될 수 있다. 상부 패키지 기판(310) 및 인터포저(200) 사이에는 제2 갭(GP2)이 존재할 수 있다. 제1 갭(GP1)이 언더필 층(400)에 덮인 것과 비교하여, 제2 갭(GP2)은 언더필 물질 등의 몰딩 물질로 채워지지 않을 수 있다. 언더필 층(400)의 최상부(400T)의 레벨, 즉 연장부(400G)의 상면(400T)의 레벨은 상부 패키지 기판(310)의 하면(310L)의 레벨보다 낮을 수 있다.The upper package substrate 310 may be disposed on the interposer 200 . In this case, the upper package substrate 310 may be vertically spaced apart from the interposer 200 . A second gap GP2 may exist between the upper package substrate 310 and the interposer 200 . Compared to the case in which the first gap GP1 is covered with the underfill layer 400 , the second gap GP2 may not be filled with a molding material such as an underfill material. The level of the uppermost portion 400T of the underfill layer 400 , that is, the level of the upper surface 400T of the extension portion 400G may be lower than the level of the lower surface 310L of the upper package substrate 310 .

상부 패키지 기판(310)은 신호 패턴들을 가지는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 또는, 상부 패키지 기판(310)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. The upper package substrate 310 may be a printed circuit board (PCB) having signal patterns. Alternatively, the upper package substrate 310 may have a structure in which an insulating layer and a wiring layer are alternately stacked.

상부 패키지 기판(310)의 아래에 제2 연결 단자들(CT2)이 배치될 수 있다. 제2 연결 단자들(CT2)은 상부 패키지 기판(310)의 하부의 제1 상부 기판 패드(314)와 접속될 수 있다. 제2 연결 단자들(CT2)은 인터포저(200)의 상부의 제2 패드들(212)에 접속될 수 있다. 제2 연결 단자들(CT2)은 솔더 볼들 또는 솔더 범프들을 포함할 수 있다.The second connection terminals CT2 may be disposed under the upper package substrate 310 . The second connection terminals CT2 may be connected to the first upper substrate pad 314 under the upper package substrate 310 . The second connection terminals CT2 may be connected to the second pads 212 on the interposer 200 . The second connection terminals CT2 may include solder balls or solder bumps.

평면적 관점에서 제2 연결 단자들(CT2)은 관통 홀(TH)을 둘러 쌀 수 있다. 제2 연결 단자들(CT2)은 언더필 층(CT)과는 접촉하지 않을 수 있다. In a plan view, the second connection terminals CT2 may surround the through hole TH. The second connection terminals CT2 may not contact the underfill layer CT.

상부 패키지 기판(310) 상에 적어도 하나의 상부 반도체 칩(320)이 배치될 수 있다. 상부 반도체 칩(320)은 상부 패키지 기판(310)을 향하는 하면 및 하면과 대향하는 상면을 가질 수 있다. 상부 반도체 칩들(320)의 하면은 비활성면이고, 상부 반도체 칩(320)의 상면은 활성면(active surface)일 수 있다. 상부 반도체 칩들(320)은 상부 패키지 기판(310)의 상면 상에 실장될 수 있다. 예를 들어, 상부 반도체 칩들(320은 와이어 본딩(wire bonding) 방식으로 상부 패키지 기판(310)에 실장될 수 있다. 즉, 상부 반도체 칩(320)은 본딩 와이어(324)에 의해 상부 패키지 기판(310)과 전기적으로 연결될 수 있다. 본딩 와이어(324)는 상부 패키지 기판(310)의 상면에 제공되는 제2 상부 기판 패드(312)와 상부 칩 패드(322)를 연결할 수 있다.At least one upper semiconductor chip 320 may be disposed on the upper package substrate 310 . The upper semiconductor chip 320 may have a lower surface facing the upper package substrate 310 and an upper surface facing the lower surface. Lower surfaces of the upper semiconductor chips 320 may be inactive surfaces, and upper surfaces of the upper semiconductor chips 320 may be active surfaces. The upper semiconductor chips 320 may be mounted on the upper surface of the upper package substrate 310 . For example, the upper semiconductor chips 320 may be mounted on the upper package substrate 310 by a wire bonding method, that is, the upper semiconductor chip 320 is connected to the upper package substrate ( The bonding wire 324 may connect the second upper substrate pad 312 provided on the upper surface of the upper package substrate 310 and the upper chip pad 322 .

도시하지는 않았으나, 상부 반도체 칩들320)은 접착층에 의해 상부 패키지 기판(310)의 상면에 접착될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 상부 반도체 칩들(320)은 플립칩(flip-chip) 본딩 방식으로 상부 패키지 기판(310)에 실장될 수 있다. 상부 반도체 칩(320)은 예를 들어, 메모리 칩(memory chip)일 수 있다. 예를 들어, 메모리 칩은 DRAM, NAND flash, NOR flash, PRAM, ReRAM 또는 MRAM일 수 있다. Although not shown, the upper semiconductor chips 320 may be adhered to the upper surface of the upper package substrate 310 by an adhesive layer. However, embodiments of the present invention are not limited thereto, and the upper semiconductor chips 320 may be mounted on the upper package substrate 310 by a flip-chip bonding method. The upper semiconductor chip 320 may be, for example, a memory chip. For example, the memory chip may be DRAM, NAND flash, NOR flash, PRAM, ReRAM, or MRAM.

상부 반도체 칩들(320)은 상부 패키지 기판(310) 및 인터포저(200)를 통해 하부 패키지 기판(110)의 외부 단자들(105)과 전기적으로 연결될 수 있다. 도 4에서는 하나의 상부 반도체 칩(320)을 포함하는 것을 도시하였으나, 상부 반도체 칩(320)은 둘 이상의 복수로 제공될 수도 있다. 또한 상부 반도체 칩(320)이 상부 패키지 기판(210)의 중심부에 배치되는 것을 도시하였으나 상부 반도체 칩(320)은 상부 패키지 기판(210)의 가장자리 부근에 배치될 수도 있다.The upper semiconductor chips 320 may be electrically connected to the external terminals 105 of the lower package substrate 110 through the upper package substrate 310 and the interposer 200 . Although it is illustrated in FIG. 4 that one upper semiconductor chip 320 is included, two or more upper semiconductor chips 320 may be provided. Also, although the upper semiconductor chip 320 is illustrated to be disposed at the center of the upper package substrate 210 , the upper semiconductor chip 320 may be disposed near the edge of the upper package substrate 210 .

상부 패키지 기판(310) 상에 상부 몰딩 부재(330)가 제공될 수 있다. 상부 몰딩 부재(330)는 상부 패키지 기판(310)의 상면 상에서 상부 반도체 칩(320)을 둘러쌀 수 있다. 상부 몰딩 부재(330)는 상부 반도체 칩(320)의 상면 및 측면을 덮을 수 있다. 예를 들어, 상부 몰딩 부재(330)는 상부 패키지 기판(310) 상에서 상부 반도체 칩들(320)을 매립(embedded)할 수 있다.An upper molding member 330 may be provided on the upper package substrate 310 . The upper molding member 330 may surround the upper semiconductor chip 320 on the upper surface of the upper package substrate 310 . The upper molding member 330 may cover the upper surface and side surfaces of the upper semiconductor chip 320 . For example, the upper molding member 330 may embed the upper semiconductor chips 320 on the upper package substrate 310 .

도 5는 일부 실시예들에 따른 반도체 패키지 장치의 단면도이다. 이하에서 설명하는 것들을 제외하면 도 3b를 통하여 상세하게 설명하였으므로, 생략하기로 한다.5 is a cross-sectional view of a semiconductor package device according to some embodiments. Since it has been described in detail with reference to FIG. 3B except for those described below, it will be omitted.

도 5를 도 3b과 비교하면, 일부 실시예들에 따른 반도체 패키지 장치(4000)는 도 3b를 통하여 설명한 반도체 패키지 장치(3000)에 상부 패키지(300)를 더 포함할 수 있다.Comparing FIG. 5 with FIG. 3B , the semiconductor package device 4000 according to some embodiments may further include the upper package 300 in the semiconductor package device 3000 described with reference to FIG. 3B .

일반적으로, 반도체 패키지의 제조 공정 또는 반도체 패키지의 사용 중 발생하는 고온의 열에 따라, 상부 패키지(300) 및/또는 하부 패키지(100)에 휘어짐(warpage)이 발생될 수 있다. 일 예로, 상부 패키지(300) 및/또는 하부 패키지(100)의 가운데가 오목한 U모양의 스마일형(smile type) 또는 가운데가 볼록한 크라이형(cry type) 형태로 휘어질 수 있다.In general, warpage may occur in the upper package 300 and/or the lower package 100 according to high-temperature heat generated during a semiconductor package manufacturing process or use of the semiconductor package. For example, the upper package 300 and/or the lower package 100 may be bent into a U-shaped smile type with a concave center or a cry type with a convex center.

인터포저(200)와 하부 패키지(100) 사이의 공간을 채우는 언더필 층(400)은 반도체 패키지 장치의 휘어짐(warpage)을 감소시킬 수 있다. 언더필 층(400)은 상부 패키지(300) 및 하부 패키지(100)와는 다른 열팽창률을 가질 수 있다. 언더필 층(400)은 상부 패키지(300) 및/또는 하부 패키지(100)의 휘어짐을 보정할 수 있는 열팽창률을 가질 수 있다. 즉, 언더필 층(400)은 반도체 패키지의 상부와 하부의 열팽창률의 차이를 보정할 수 있다. 이에 따라, 본 발명의 실시예들에 따른 반도체 패키지는 열에 의한 휘어짐이 적을 수 있으며, 구조적 안정성이 향상될 수 있다.The underfill layer 400 filling the space between the interposer 200 and the lower package 100 may reduce warpage of the semiconductor package device. The underfill layer 400 may have a different coefficient of thermal expansion from that of the upper package 300 and the lower package 100 . The underfill layer 400 may have a coefficient of thermal expansion capable of correcting warpage of the upper package 300 and/or the lower package 100 . That is, the underfill layer 400 may compensate for a difference in coefficients of thermal expansion between the upper portion and the lower portion of the semiconductor package. Accordingly, the semiconductor package according to the embodiments of the present invention may have less warpage due to heat, and structural stability may be improved.

상부 패키지 기판(310) 상에 적어도 하나의 상부 반도체 칩(320)이 배치될 수 있다At least one upper semiconductor chip 320 may be disposed on the upper package substrate 310 .

도 6a 내지 도 6d은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.6A to 6D are cross-sectional views illustrating a method of manufacturing a semiconductor package according to embodiments of the present invention.

도 6a를 참조하면, 기판(110a)이 제공될 수 있다. 기판(110a)은 후술할 쏘잉 공정에 의해서 복수개의 하부 패키지 기판(110)을 형성할 수 있다. 기판(110a)은 하부 패키지 기판(110)의 구성요소들을 포함할 수 있다. 기판(110a) 상에 복수개의 하부 반도체 칩들(120)이 실장될 수 있다. 일 예로, 하부 반도체 칩들(120)의 각각은 플립칩 본딩(flip-chip bonding) 방식으로 기판(110a) 상에 실장될 수 있다. 하부 반도체 칩들(120)을 둘러싸는 하부 몰딩막(130a)이 형성될 수 있다. 몰딩 물질이 기판(110a) 상에 도포되고, 경화되어 하부 몰딩막(130a)이 형성될 수 있다. 다른 실시예에 있어서 하부 몰딩막(130a)을 형성하는 과정은 생략될 수 있다.Referring to FIG. 6A , a substrate 110a may be provided. The substrate 110a may form a plurality of lower package substrates 110 by a sawing process to be described later. The substrate 110a may include components of the lower package substrate 110 . A plurality of lower semiconductor chips 120 may be mounted on the substrate 110a. For example, each of the lower semiconductor chips 120 may be mounted on the substrate 110a using a flip-chip bonding method. A lower molding layer 130a surrounding the lower semiconductor chips 120 may be formed. A molding material may be applied on the substrate 110a and cured to form a lower molding layer 130a. In another embodiment, the process of forming the lower molding layer 130a may be omitted.

도 6b를 참조하면, 기판(110a)의 기판 패드들(114)이 노출되는 개구들(OP)이 형성될 수 있다. 개구들(OP)은 일 예로 레이저 드릴링에 의해서 형성될 수 있다. 노출된 기판 패드들(114) 상에 제1 범프들(BP1)이 형성될 수 있다. Referring to FIG. 6B , openings OP through which the substrate pads 114 of the substrate 110a are exposed may be formed. The openings OP may be formed by, for example, laser drilling. First bumps BP1 may be formed on the exposed substrate pads 114 .

중심부에 관통 홀(TH)을 포함하는 복수개의 인터포저들(200)이 하부 반도체 칩(120) 및 하부 몰딩막(130a) 상에 실장될 수 있다. 인터포저들(200)의 각각의 관통 홀(TH)은 레이저 드릴링(laser drilling) 또는 기계적 드릴링(mechanical drilling)을 통해서 형성된 것일 수 있다.A plurality of interposers 200 including a through hole TH in a central portion may be mounted on the lower semiconductor chip 120 and the lower molding layer 130a. Each of the through-holes TH of the interposers 200 may be formed through laser drilling or mechanical drilling.

인터포저들(200)의 각각은 하부 반도체 칩(120) 및 하부 몰딩막(130a)과 수직 방향으로 이격되게 배치될 수 있다.Each of the interposers 200 may be vertically spaced apart from the lower semiconductor chip 120 and the lower molding layer 130a.

인터포저(200)의 제1 패드들(216) 상에는 제2 범프들(BP2)이 형성될 수 있다. 제2 범프들(BP2)의 각각은 제1 범프들(BP1)의 각각과 얼라인 될 수 있다. 이어서 리플로우 공정에 의해서 인터포저(200)가 하부 반도체 칩(120) 및 하부 몰딩막(130a) 상에 실장될 수 있다. 제1 범프들(350a) 및 제2 범프들(350b)은 제1 연결 단자들(CT1)을 형성할 수 있다.Second bumps BP2 may be formed on the first pads 216 of the interposer 200 . Each of the second bumps BP2 may be aligned with each of the first bumps BP1 . Subsequently, the interposer 200 may be mounted on the lower semiconductor chip 120 and the lower molding layer 130a by a reflow process. The first bumps 350a and the second bumps 350b may form first connection terminals CT1 .

도 6c를 참조하면, 인터포저(200) 및 하부 몰딩막(130a)의 사이를 채우는 언더필 물질(400a)이 주입될 수 있다. 언더필 물질(400a)은 인터포저(200)의 상면으로부터 기판(110a) 방향으로 화살표로 도시한 것과 같이, 관통 홀(TH) 내로 주입될 수 있다. 언더필 물질(400a)을 주입 하기 전에 언더필 물질의 원활한 이동을 위하여 기판(110a)의 열처리가 이루어질 수 있다. 언더필 물질(400a)은 모세관 현상(capillary action)에 의하여 인터포저(200)의 가장자리까지 이동할 수 있다. 언더필 물질(400a)이 인터포저의 측면에 도달하면, 언더필 물질(400a)의 주입이 중단될 수 있다.Referring to FIG. 6C , an underfill material 400a filling a space between the interposer 200 and the lower molding layer 130a may be injected. The underfill material 400a may be injected into the through hole TH as indicated by an arrow from the top surface of the interposer 200 toward the substrate 110a. Before the underfill material 400a is injected, heat treatment of the substrate 110a may be performed for smooth movement of the underfill material. The underfill material 400a may move to the edge of the interposer 200 by a capillary action. When the underfill material 400a reaches the side of the interposer, the injection of the underfill material 400a may be stopped.

언더필 물질(400a)은 인터포저(200)와 하부 몰딩막(130a) 및 하부 반도체 칩(120) 사이의 제1 갭(GP1)을 채울 수 있다. 언더필 물질(400a)은 관통 홀(TH)을 다 채우기 전에 주입이 중단될 수 있다. 이에 따라, 언더필 물질(400a)이 반도체 패키지 장치의 외부로 유출되는 것을 방지할 수 있으며, 언더필 물질(400a)이 낭비되는 것을 방지할 수 있다.The underfill material 400a may fill the first gap GP1 between the interposer 200 and the lower molding layer 130a and the lower semiconductor chip 120 . Injection of the underfill material 400a may be stopped before the through hole TH is completely filled. Accordingly, it is possible to prevent the underfill material 400a from leaking to the outside of the semiconductor package device, and it is possible to prevent the underfill material 400a from being wasted.

언더필 물질(400a)의 일부는 관통 홀(TH)을 지나 인터포저(200)의 하면 상으로 흐를 수 있다. 언더필 물질(400a)은 인터포저(200)와 하부 몰딩막(130a) 사이에서 인터포저(200)의 외곽을 향하여 흐를 수 있다.A portion of the underfill material 400a may flow through the through hole TH and onto the lower surface of the interposer 200 . The underfill material 400a may flow between the interposer 200 and the lower molding layer 130a toward the outside of the interposer 200 .

일부 실시예에 있어서, 하부 몰딩막(130a)이 형성되지 않은 경우, 언더필 물질(400a)은 추가적으로 하부 반도체 칩(120)의 측면 및 칩 단자들(124)의 측면들을 덮을 수 있다. 언더필 물질(400a)은 제1 연결단자들(CT1) 사이의 공간, 칩 단자들(124) 사이의 공간, 하부 반도체 칩(120) 및 하부 패키지(110) 사이의 공간을 채울 수 있다(도 1c 참조).In some embodiments, when the lower molding layer 130a is not formed, the underfill material 400a may additionally cover the side surface of the lower semiconductor chip 120 and side surfaces of the chip terminals 124 . The underfill material 400a may fill a space between the first connection terminals CT1 , a space between the chip terminals 124 , and a space between the lower semiconductor chip 120 and the lower package 110 ( FIG. 1C ). Reference).

본 발명에 따르면, 언더필 물질(400a)은 기존의 인터포저(200)의 외곽에서 언더필 물질을 주입하는 것과 비교하여, 기판(110a)의 단위 면적 당 더 많은 유닛 패키지(unit package)를 생산할 수 있다. 인터포저(200)의 외곽을 통하여 언더필 물질을 채우는 경우 인접한 인터포저들(200) 사이의 일정한 이격거리가 요구되었다. 구체적으로는 언더필 물질(400a)을 주입하기 위한 니들(needle)이 접근할 수 있는 공간이 요구되었다. According to the present invention, the underfill material 400a can produce more unit packages per unit area of the substrate 110a as compared to injecting the underfill material from the outside of the conventional interposer 200 . . When the underfill material is filled through the periphery of the interposer 200 , a certain distance between adjacent interposers 200 is required. Specifically, a space accessible to a needle for injecting the underfill material 400a was required.

본 발명은 인터포저(200)의 홀을 통하여 언더필 물질(400a)을 주입시킴으로서 인터포저들(200) 사이의 니들(needle)이 접근할 수 있는 공간이 불필요해짐에 따라서, 인터포저들(200) 사이의 간격(△T1)이 더 줄어들 수 있다. 인접한 인터포저들(200) 사이의 간격(△T1)은 4mm보다 작을 수 있고, 일 예로 인터포저들(200) 사이의 간격(△T1)은 2.8mm일 수 있다. 인터포저들(200)의 사이의 간격(△T)이 더 줄어듬에 따라서, 이와 대응하여 기판(110a) 상에 하부 반도체 칩들(120)이 단위 면적당 더 많이 실장될 수 있다. 따라서 결과적으로 기판(110a)의 단위 면적 당 더 많은 유닛 패키지(unit package)가 생산될 수 있다.In the present invention, by injecting the underfill material 400a through the hole of the interposer 200, the space to which the needle between the interposers 200 can access becomes unnecessary, so the interposers 200 The interval ΔT1 between them may be further reduced. The interval ΔT1 between adjacent interposers 200 may be less than 4 mm, and for example, the interval ΔT1 between the interposers 200 may be 2.8 mm. As the distance ΔT between the interposers 200 is further reduced, more lower semiconductor chips 120 may be mounted per unit area on the substrate 110a correspondingly. Accordingly, as a result, more unit packages may be produced per unit area of the substrate 110a.

또한, 인터포저(200)의 중심부에 위치한 관통 홀(TH)을 통하여 언더필 물질(400a)이 주입됨으로서, 언더필 물질(430)이 흐르는 거리(FL1)가 짧을 수 있다. 이에 따라, 언더필 물질(430)의 흐름에 대한 저항이 적으며, 언더필 물질(430)의 이동이 용이할 수 있다. 따라서 인터포저(100a)의 외곽을 통하여 언더필 물질을 주입하는 것보다 언더필 물질이 용이하게 이동될 수 있음에 따라서 언더필 물질의 공극이 감소할 수 있는 효과가 있다. 언더필 물질이 주입된 후에, 경화(cure) 공정이 이루어질 수 있다. 언더필 물질(400a)이 경화되어 언더필 층(400)이 형성될 수 있다.In addition, since the underfill material 400a is injected through the through hole TH located in the center of the interposer 200 , the distance FL1 through which the underfill material 430 flows may be short. Accordingly, resistance to the flow of the underfill material 430 may be low, and movement of the underfill material 430 may be facilitated. Accordingly, as the underfill material can be moved more easily than when the underfill material is injected through the periphery of the interposer 100a, voids of the underfill material can be reduced. After the underfill material is injected, a cure process may occur. The underfill material 400a may be cured to form the underfill layer 400 .

경화된 후에는 인접한 인터포저들(200) 사이를 가로지르는 쏘잉(sawing)(SS)이 이루어질 수 있다. 쏘잉(SS)에 의하여 하부 몰딩막(130a) 및 기판(110a)이 절단되어 복수개의 하부 패키지들(100)이 형성 할 수 있다. After curing, a sawing (SS) crossing between the adjacent interposers 200 may be made. The lower molding film 130a and the substrate 110a may be cut by sawing SS to form a plurality of lower packages 100 .

도 6d 및 도 4를 참조하면, 형성된 복수개의 하부 패키지들(100) 각각의 상에 상부 패키지(300)가 실장될 수 있다. 상부 패키지(300) 하부의 솔더볼(SB)이 인터포저(200) 상에 연결될 수 있다. 솔더볼(SB)은 리플로우 과정에 의하여 제2 연결 단자들(CT2)을 형성할 수 있다. 이때, 상부 패키지 기판(310)은 인터포저(200)의 상면으로부터 이격될 수 있다. 이후, 하부 패키지 기판(110)의 하면 상에 외부 단자들(105)이 형성될 수 있다. 6D and 4 , the upper package 300 may be mounted on each of the formed lower packages 100 . A solder ball SB under the upper package 300 may be connected to the interposer 200 . The solder ball SB may form the second connection terminals CT2 by a reflow process. In this case, the upper package substrate 310 may be spaced apart from the upper surface of the interposer 200 . Thereafter, external terminals 105 may be formed on the lower surface of the lower package substrate 110 .

도 7a 및 도 7b는 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.7A and 7B are cross-sectional views illustrating a method of manufacturing a semiconductor package according to some embodiments.

도 6a 및 도 7a를 참조하면, 기판(110a) 상에 인터포저(200)가 형성될 복수개의 영역들(200R) 및 그들 사이의 더미 영역(DM)을 포함하는 중간 기판(200P)이 제공될 수 있다. 중간 기판(200P)은 복수개의 하부 반도체 칩들(120) 및 하부 몰딩막(130a) 상에 실장될 수 있다.6A and 7A , an intermediate substrate 200P including a plurality of regions 200R in which the interposer 200 is to be formed and a dummy region DM therebetween is provided on the substrate 110a. can The intermediate substrate 200P may be mounted on the plurality of lower semiconductor chips 120 and the lower molding layer 130a.

도 7b 및 도 6d를 참조하면, 중간 기판(200P) 및 하부 몰딩막(130a) 사이를 채우는 언더필 물질(400a)이 주입될 수 있다. 언더필 물질(400a)은 중간 기판(200P)의 상면으로부터 기판(110a) 방향으로 화살표로 도시한 것과 같이, 관통 홀(TH) 내로 주입될 수 있다. 언더필 물질이 주입된 후에, 경화(cure) 공정이 이루어질 수 있다. 언더필 물질(400a)이 경화되어 언더필 층(400)이 형성될 수 있다.Referring to FIGS. 7B and 6D , an underfill material 400a filling the space between the intermediate substrate 200P and the lower molding layer 130a may be implanted. The underfill material 400a may be injected into the through hole TH as indicated by an arrow from the upper surface of the intermediate substrate 200P toward the substrate 110a. After the underfill material is injected, a cure process may occur. The underfill material 400a may be cured to form the underfill layer 400 .

경화된 후에는 중간 기판(200P)의 더미 영역(DM) 및 이와 수직중첩하는 하부 몰딩막(130a) 및 기판(110a)을 수직으로 가로지르는 쏘잉(sawing)(SS)이 이루어질 수 있다. 쏘잉(SS)에 의하여 중간 기판(200P)이 절단되어 복수개의 인터포저들(200)이 형성될 수 있다. 쏘잉(SS)에 의해서 더미 영역(DM)의 적어도 일부가 제거될 수 있다. 이어서 하부 몰딩막(130a) 및 기판(110a)이 절단되어 복수개의 하부 패키지들(100)이 형성될 수 있다. 형성된 복수개의 인터포저들(200)의 각각의 상에 상부 패키지(300)가 실장될 수 있다.After curing, a sawing SS may be performed that vertically crosses the dummy region DM of the intermediate substrate 200P, the lower molding layer 130a vertically overlapping therewith, and the substrate 110a. The intermediate substrate 200P may be cut by sawing SS to form a plurality of interposers 200 . At least a portion of the dummy area DM may be removed by the sawing SS. Subsequently, the lower molding layer 130a and the substrate 110a may be cut to form a plurality of lower packages 100 . The upper package 300 may be mounted on each of the formed plurality of interposers 200 .

반면, 본 발명의 개념과 달리 인터포저(200)의 중심부가 아닌 외곽부에서 언더필 물질을 주입하는 경우 인터포저(200)와 하부 패키지(100) 사이에서 공극(void)이 발생할 수 있다. 도 8은 관통 홀(TH)이 제공되지 않는 반도체 패키지 장치의 제조 방법을 설명하기 위한 단면도이다.On the other hand, unlike the concept of the present invention, when the underfill material is injected from the outer portion instead of the central portion of the interposer 200 , a void may be generated between the interposer 200 and the lower package 100 . 8 is a cross-sectional view illustrating a method of manufacturing a semiconductor package device in which a through hole TH is not provided.

도 8을 참조하면, 화살표로 도시한 바와 같이, 언더필 물질(400a)은 인터포저(200) 외곽으로부터 인터포저(200)와 하부 반도체 칩(120) 및 하부 몰딩막(130a) 사이로 유입될 수 있다.Referring to FIG. 8 , as indicated by an arrow, the underfill material 400a may flow from the outside of the interposer 200 into between the interposer 200 and the lower semiconductor chip 120 and the lower molding layer 130a. .

언더필 물질(400a)의 흐름은 인터포저(200)의 일측에서부터 다른 일측을 향할 수 있다. 이 경우, 언더필 물질(400a)이 흐르는 길이(FL2)가 길 수 있으며, 언더필 물질(400a)의 흐름에 대한 저항이 클 수 있다. 이에 따라, 언더필 물질(400a)이 주입되는 인터포저(200)의 일측에서 언더필 물질(200a)이 오버 플로우(overflow)될 수 있으며, 인터포저(200)와 기판(110a)의 사이에 공극(void)이 발생할 수 있다. The flow of the underfill material 400a may be directed from one side of the interposer 200 to the other side. In this case, the length FL2 through which the underfill material 400a flows may be long, and the resistance to the flow of the underfill material 400a may be large. Accordingly, the underfill material 200a may overflow from one side of the interposer 200 into which the underfill material 400a is injected, and there may be a void between the interposer 200 and the substrate 110a. ) may occur.

또한 언더필 물질(400a)을 주입하기 위한 니들(needle)(400M)이 접근할 수 있는 공간이 요구되므로, 인접한 인터포저들(200) 사이의 일정한 이격거리가 요구(△T2)되었다. 일 예로 인터포저들(200) 사이의 간격(△T2)은 5mm일 수 있다. 즉, 본 발명과 대비하여 기판(110a)의 단위 면적 당 더 적은 유닛 패키지(unit package)가 생산될 수 있다.이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.In addition, since a space accessible to the needle 400M for injecting the underfill material 400a is required, a certain distance between the adjacent interposers 200 is required (ΔT2). For example, the interval ΔT2 between the interposers 200 may be 5 mm. That is, a smaller unit package per unit area of the substrate 110a can be produced compared to the present invention. Although embodiments of the present invention have been described with reference to the accompanying drawings, the present invention pertains to the present invention. Those of ordinary skill in the art will understand that the present invention may be embodied in other specific forms without changing the technical spirit or essential features thereof. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

100: 하부 패키지 110: 하부 패키지 기판
120: 하부 반도체 칩 130: 하부 몰딩 부재
200: 인터포저 300: 상부 패키지
310: 하부 패키지 기판 320: 상부 반도체 칩
330: 상부 몰딩 부재 400: 언더필 층
400G: 연장부100: lower package 110: lower package substrate
120: lower semiconductor chip 130: lower molding member
200: interposer 300: upper package
310: lower package substrate 320: upper semiconductor chip
330: upper molding member 400: underfill layer
400G: extension

Claims (20)

하부 패키지;
상기 하부 패키지 상의 인터포저; 및
상기 인터포저 및 상기 하부 패키지 사이의 언더필(underfill) 층을 포함하고,
상기 인터포저는 이를 수직 관통하는 관통 홀(Through hole)을 포함하고,
상기 언더필 층은 상기 관통 홀의 적어도 일부를 채우는 연장부를 포함하는 반도체 패키지 장치.
lower package;
an interposer on the lower package; and
an underfill layer between the interposer and the lower package;
The interposer includes a through hole vertically penetrating it,
and the underfill layer includes an extension portion filling at least a portion of the through hole.
 제1항에 있어서,
상기 인터포저 및 상기 하부 패키지 사이의 제1 연결 단자들을 더 포함하고,
상기 제1 연결 단자들은 상기 인터포저 및 상기 하부 패키지를 전기적으로 연결하고,
평면적 관점에서 상기 관통 홀은 상기 제1 연결 단자들에 의해서 둘러싸인 반도체 패키지 장치.
According to claim 1,
Further comprising first connection terminals between the interposer and the lower package,
The first connection terminals electrically connect the interposer and the lower package,
In a plan view, the through hole is surrounded by the first connection terminals.
 제2항에 있어서,
상기 관통 홀은 상기 인터포저의 중심부에 배치되는 반도체 패키지 장치.
3. The method of claim 2,
The through hole is disposed in a central portion of the interposer.
 제2항에 있어서,
상기 언더필 층은 상기 제1 연결 단자들의 측면을 덮는 반도체 패키지 장치.
3. The method of claim 2,
The underfill layer covers side surfaces of the first connection terminals.
 제1항에 있어서,
상기 인터포저의 하면 및 상기 하부 패키지의 상면은 서로 이격하고,
이들 사이의 이격 거리는 0 초과 50 ㎛이하인 반도체 패키지 장치.
According to claim 1,
The lower surface of the interposer and the upper surface of the lower package are spaced apart from each other,
The separation distance between them is greater than 0 and less than or equal to 50 μm for a semiconductor package device.
 제1 항에 있어서,
상기 관통 홀은 슬릿(Slit) 형태를 가지고,
상기 슬릿의 종횡비(aspect ratio)는 1:2 이상인 반도체 패키지 장치.
According to claim 1,
The through hole has a slit shape,
An aspect ratio of the slit is 1:2 or more.
 제6항에 있어서,
상기 슬릿은 상기 인터포저의 상면에 평행한 제1 방향으로의 폭 및 상기 인터포저의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로의 폭을 가지고,
상기 제1 방향에 따른 폭이 상기 제2 방향에 따른 폭보다 더 작고,
상기 제1 방향에 따른 폭은 100㎛ 이상 200㎛ 이하인 반도체 패키지 장치.
7. The method of claim 6,
The slit has a width in a first direction parallel to the upper surface of the interposer and a width in a second direction parallel to the upper surface of the interposer and perpendicular to the first direction,
a width along the first direction is smaller than a width along the second direction;
A semiconductor package device having a width of 100 μm or more and 200 μm or less in the first direction.
 제1항에 있어서,
평면적 관점에서, 상기 관통 홀은 사각형 모양이고,
상기 관통 홀의 변들의 각각으로부터 상기 인터포저의 인접한 측면들까지의 각각의 거리들은 실질적으로 동일한 반도체 패키지 장치.
According to claim 1,
In a plan view, the through hole has a rectangular shape,
The respective distances from each of the sides of the through hole to the adjacent side surfaces of the interposer are substantially the same.
 제1항에 있어서,
상기 언더필 층은 상기 인터포저의 하면 및 상기 하부 패키지의 상면과 접촉하는 반도체 패키지 장치.
According to claim 1,
The underfill layer is in contact with a lower surface of the interposer and an upper surface of the lower package.
 제1항에 있어서,
상기 인터포저 상의 상부 패키지; 및
상기 인터포저 및 상기 상부 패키지 사이의 제2 연결 단자들을 더 포함하고,
상기 제2 연결 단자들은 상기 상부 패키지 및 상기 인터포저를 전기적으로 연결하는 반도체 패키지 장치.
According to claim 1,
an upper package on the interposer; and
Further comprising second connection terminals between the interposer and the upper package,
The second connection terminals electrically connect the upper package and the interposer.
 제10항에 있어서,
평면적 관점에서 상기 관통 홀은 상기 제2 연결 단자들에 의해서 둘러싸인 반도체 패키지 장치.
11. The method of claim 10,
In a plan view, the through hole is surrounded by the second connection terminals.
 하부 패키지;
상기 하부 패키지 상의 상부 패키지;
상기 하부 패키지 및 상기 상부 패키지 사이의 인터포저, 상기 인터포저는 이를 수직 관통하는 적어도 하나의 관통 홀을 포함하고,
상기 인터포저 및 상기 하부 패키지 사이의 갭(gap) 및 상기 관통 홀의 적어도 일부를 채우는 언더필 층을 포함하고,
상기 언더필 층의 최상부는 상기 관통 홀에 의해 노출되는 반도체 패키지 장치.
lower package;
an upper package on the lower package;
An interposer between the lower package and the upper package, wherein the interposer includes at least one through hole vertically penetrating therethrough,
an underfill layer filling at least a portion of a gap between the interposer and the lower package and the through hole;
an uppermost portion of the underfill layer is exposed by the through hole.
 제12항에 있어서,
싱기 언더필 층의 최상부의 레벨은
상기 인터포저의 하면의 레벨보다 높은 반도체 패키지 장치.
13. The method of claim 12,
The top level of the thin underfill layer is
A semiconductor package device higher than a level of a lower surface of the interposer.
 제13항에 있어서,
싱기 언더필 층의 최상부의 레벨은
상기 상부 패키지의 하면의 레벨보다 낮은 반도체 패키지 장치.
14. The method of claim 13,
The top level of the thin underfill layer is
A semiconductor package device lower than a level of a lower surface of the upper package.
 제12항에 있어서,
상기 인터포저 및 상기 하부 패키지 사이의 제1 연결 단자들; 및
상기 인터포저 및 상기 상부 패키지 사이의 제2 연결 단자들을 더 포함하고,
상기 제1 연결 단자들은 상기 인터포저 및 상기 하부 패키지를 전기적으로 연결하고,
상기 제2 연결 단자들은 상기 상부 패키지 및 상기 인터포저를 전기적으로 연결하되,
상기 언더필 층은 상기 제1 연결 단자들의 측면을 덮고,
상기 언더필 층은 상기 제2 연결 단자들과 접촉하지 않는 반도체 패키지 장치.
13. The method of claim 12,
first connection terminals between the interposer and the lower package; and
Further comprising second connection terminals between the interposer and the upper package,
The first connection terminals electrically connect the interposer and the lower package,
The second connection terminals electrically connect the upper package and the interposer,
the underfill layer covers side surfaces of the first connection terminals;
The underfill layer does not contact the second connection terminals.
 제12항에 있어서,
상기 적어도 하나의 관통 홀은 복수개의 슬릿들이고,
상기 슬릿들의 각각의 종횡비(aspect ratio)는 1:2 이상인 반도체 패키지 장치.
13. The method of claim 12,
The at least one through hole is a plurality of slits,
An aspect ratio of each of the slits is 1:2 or more.
 제12항에 있어서,
상기 하부 패키지는:
하부 패키지 기판;
상기 하부 패키지 기판 상의 하부 반도체 칩; 및
상기 하부 반도체 칩의 측면을 덮는 하부 몰딩 부재를 포함하고,
상기 상부 패키지는 :
상부 패키지 기판;
상기 상부 패키지 기판 상의 상부 반도체 칩; 및
상기 상부 반도체 칩의 상면 및 측면을 덮는 상부 몰딩 부재를 포함하고,
상기 언더필 층의 물질은 상기 하부 몰딩 부재 및 상기 상부 몰딩 부재의 물질과 다른 반도체 패키지 장치.
13. The method of claim 12,
The subpackage is:
a lower package substrate;
a lower semiconductor chip on the lower package substrate; and
a lower molding member covering a side surface of the lower semiconductor chip;
The top package is:
an upper package substrate;
an upper semiconductor chip on the upper package substrate; and
an upper molding member covering an upper surface and a side surface of the upper semiconductor chip;
The material of the underfill layer is different from the material of the lower molding member and the upper molding member.
 제17항에 있어서,
평면적 관점에서, 상기 관통 홀은 상기 상부 반도체 칩과 오버랩되는 반도체 패키지 장치.
18. The method of claim 17,
In a plan view, the through hole overlaps the upper semiconductor chip.
 하부 패키지 기판;
상기 하부 패키지 기판 상에 실장되는 하부 반도체 칩;
상기 하부 반도체 칩의 측면을 덮는 하부 몰딩 부재;
상기 하부 반도체 칩 상의 인터포저, 상기 인터포저는 상기 인터포저를 수직 관통하는 관통 홀을 포함하고,
상기 인터포저 및 상기 하부 패키지 기판 사이에 배치되고, 상기 하부 반도체 칩을 둘러싸는 제1 연결 단자들; 및
상기 제1 연결 단자들, 상기 하부 반도체 칩의 상면, 상기 하부 몰딩 부재의 상면을 덮고, 상기 관통 홀의 일부를 채우는 언더필 층을 포함하는 반도체 패키지 장치.
a lower package substrate;
a lower semiconductor chip mounted on the lower package substrate;
a lower molding member covering a side surface of the lower semiconductor chip;
an interposer on the lower semiconductor chip, wherein the interposer includes a through hole penetrating the interposer vertically;
first connection terminals disposed between the interposer and the lower package substrate and surrounding the lower semiconductor chip; and
and an underfill layer covering the first connection terminals, an upper surface of the lower semiconductor chip, and an upper surface of the lower molding member, and filling a portion of the through hole.
 제19항에 있어서,
상기 인터포저 상의 상부 패키지 기판;
상기 인터포저 및 상기 상부 패키지 기판 사이의 복수개의 제2 연결 단자들;
상기 상부 패키지 기판 상의 상부 반도체 칩; 및
상기 상부 반도체 칩의 상면 및 양 측면을 덮는 상부 몰딩 부재를 포함하는 반도체 패키지 장치.

20. The method of claim 19,
an upper package substrate on the interposer;
a plurality of second connection terminals between the interposer and the upper package substrate;
an upper semiconductor chip on the upper package substrate; and
and an upper molding member covering an upper surface and both sides of the upper semiconductor chip.
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