JP2013191898A - Semiconductor device - Google Patents

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一真 谷田
Osamu Miyata
修 宮田
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device that allows preventing the occurrence of voids in a sealing layer.SOLUTION: A semiconductor device 1 includes a wiring board 2 and a semiconductor chip 3 connected to a first surface 2a of the wiring board 2 so that its function surface 3a is faced to the first surface 2a. On the first surface 2a of the wiring board 2, a rectangular connection pad is formed, the wiring board 2 and the semiconductor chip 3 are bonded by a connection member 5 connected to the connection pad so as to maintain a predetermined interval, and they are electrically connected to each other. On the first surface 2a of the wiring board 2, a solder resist film 6 is formed. In the solder resist film 6, an opening 6a having a larger size than the semiconductor chip 3, namely, formed so that the semiconductor chip 3 is entirely included therein, is provided in a planar view vertically looking down the surface 2a. A step is not formed in the opening 6a except for a step provided on the first surface 2a of the wiring board 2 and formed by wiring connected to the connection member 5.

Description

この発明は、フリップチップ接続された半導体チップを有する半導体装置に関する。   The present invention relates to a semiconductor device having flip-chip connected semiconductor chips.

半導体装置の小型化および高密度実装のために、半導体チップの機能素子が形成された機能面を固体装置に対向させて、半導体チップを固体装置に接続するフリップチップ接続構造が注目されている。
図４は、フリップチップ接続構造の半導体装置の図解的な断面図である。この半導体装置５１は、配線基板５２と、この配線基板５２の表面５２ａに機能面５３ａを対向させて接続された半導体チップ５３とを含んでいる。 For downsizing and high-density mounting of a semiconductor device, a flip chip connection structure in which a functional surface on which a functional element of a semiconductor chip is formed is opposed to a solid device and a semiconductor chip is connected to the solid device has attracted attention.
FIG. 4 is a schematic cross-sectional view of a semiconductor device having a flip-chip connection structure. The semiconductor device 51 includes a wiring board 52 and a semiconductor chip 53 connected to a surface 52a of the wiring board 52 with a functional surface 53a facing each other.

配線基板５２の表面５２ａには、矩形状の接続パッド５８が形成されており、配線基板５２と半導体チップ５３とは、その接続パッド５８に接続された接続部材５５によって、所定間隔を保つように接合され、かつ互いに電気的に接続されている。また、配線基板５２の表面５２ａには、その表面５２ａと半導体チップ５３の機能面５３ａとの間隔より小さい厚みを有するソルダレジスト膜５６が形成されている。   A rectangular connection pad 58 is formed on the surface 52 a of the wiring substrate 52, and the wiring substrate 52 and the semiconductor chip 53 are kept at a predetermined distance by the connection member 55 connected to the connection pad 58. They are joined and electrically connected to each other. Further, a solder resist film 56 having a thickness smaller than the distance between the surface 52 a and the functional surface 53 a of the semiconductor chip 53 is formed on the surface 52 a of the wiring substrate 52.

ソルダレジスト膜５６には、接続パッド５８を露出させるための矩形状の開口５６ａが形成されている。この開口５６ａは、図５に示すように、平面視で接続パッド５８よりも大きく形成されており、この開口５６ａ内において、接続パッド５８に接続部材５５が接続されている。
また、ソルダレジスト膜５６の表面と半導体チップ５３の機能面５３ａとの間には、微小な隙間が形成されており、この隙間は、アンダーフィル層５７によって封止されている。このアンダーフィル層５７は、配線基板５２と半導体チップ５３との接合後に、それらの間に液状のアンダーフィル材を注入することによって形成される。 In the solder resist film 56, a rectangular opening 56a for exposing the connection pad 58 is formed. As shown in FIG. 5, the opening 56a is formed larger than the connection pad 58 in a plan view, and the connection member 55 is connected to the connection pad 58 in the opening 56a.
In addition, a minute gap is formed between the surface of the solder resist film 56 and the functional surface 53 a of the semiconductor chip 53, and this gap is sealed with an underfill layer 57. The underfill layer 57 is formed by injecting a liquid underfill material between the wiring substrate 52 and the semiconductor chip 53 after bonding.

具体的には、配線基板５２と半導体チップ５３との接合後、図６Ａに示すように、半導体チップ５３の外周部の近傍に、ディスペンサ６０が配置されて、このディスペンサ６０からソルダレジスト膜５６の表面と半導体チップ５３の機能面５３ａとの間に液状のアンダーフィル材が流し込まれる。アンダーフィル材は、毛細管現象によって、図６Ｂに示すように、ソルダレジスト膜５６の表面と半導体チップ５３の機能面５３ａとの間に進入して広がっていく。そして、ソルダレジスト膜５６の表面と半導体チップ５３の機能面５３ａとの間の全域がアンダーフィル材で埋められると、ディスペンサ６０からのアンダーフィル材の吐出が停止され、その後、アンダーフィル材が硬化されることによって、アンダーフィル層５７が得られる。   Specifically, after bonding the wiring substrate 52 and the semiconductor chip 53, as shown in FIG. 6A, a dispenser 60 is disposed in the vicinity of the outer peripheral portion of the semiconductor chip 53, and from the dispenser 60, the solder resist film 56 is formed. A liquid underfill material is poured between the surface and the functional surface 53 a of the semiconductor chip 53. The underfill material enters and spreads between the surface of the solder resist film 56 and the functional surface 53a of the semiconductor chip 53 by capillarity as shown in FIG. 6B. When the entire area between the surface of the solder resist film 56 and the functional surface 53a of the semiconductor chip 53 is filled with the underfill material, the discharge of the underfill material from the dispenser 60 is stopped, and then the underfill material is cured. As a result, the underfill layer 57 is obtained.

Chee Choong Kooi、他６名、"Capillary Underfill and Mold Encapsulation Materials for Exposed Die Flip Chip Molded Matrix Array Package with Thin Substrate"、2003 Electronics Packaging Technology Conference、p.324-330Chee Choong Kooi and 6 others, "Capillary Underfill and Mold Encapsulation Materials for Exposed Die Flip Chip Molded Matrix Array Package with Thin Substrate", 2003 Electronics Packaging Technology Conference, p.324-330

ところが、開口５６ａ内と開口５６ａ外との間に段差が生じ、また、開口５６ａの上方が半導体チップ５３で制限されているため、アンダーフィル材が開口５６ａ内に流れ込むときに、その開口５６ａの周縁部（段差部分）に存在している空気が上手く抜けずに、アンダーフィル材に取り込まれて、アンダーフィル層５７に、いわゆるボイド６１を生じることがあった。たとえば、アンダーフィル層５７にボイドが生じていると、リフロー工程で、アンダーフィル層５７にクラックが発生し、半導体装置の信頼性の低下を招く。   However, there is a step between the opening 56a and the outside of the opening 56a, and the upper portion of the opening 56a is restricted by the semiconductor chip 53. Therefore, when the underfill material flows into the opening 56a, the opening 56a The air present at the peripheral edge (stepped portion) is not taken out well and is taken into the underfill material, and so-called void 61 may be generated in the underfill layer 57. For example, if voids are generated in the underfill layer 57, cracks occur in the underfill layer 57 in the reflow process, leading to a decrease in the reliability of the semiconductor device.

そこで、この発明の目的は、封止層中のボイドの形成を防止できる構成の半導体装置を提供することである。   Accordingly, an object of the present invention is to provide a semiconductor device having a configuration capable of preventing formation of voids in a sealing layer.

上記の目的を達成するための請求項１記載の発明は、表面（２ａ，２２ａ）と、この表面とは反対側の外部接続面（２ｂ，２２ｂ）とを有する固体装置（２，２２）と、活性面（３ａ）を有し、当該活性面が前記固体装置の上記表面と対向するように上記固体装置にフリップチップ接続された半導体チップ（３）と、上記固体装置の上記表面と上記半導体チップの上記活性面との間に設けられ、上記固体装置の上記表面と上記半導体チップの上記活性面と間に渡って延び、均一な幅を有する接続部材（５，１６）と、上記固体装置の上記表面に設けられ、平面視において、上記半導体チップよりも大きなサイズに形成された開口（６ａ）を有する絶縁膜（６）と、上記開口、および上記固体装置と上記半導体チップとの間を完全に封止する封止層（７）と、上記固体装置の上記表面において、上記絶縁膜に対して上記開口とは反対側に設けられ、上記絶縁膜の外縁と接する導電材（８）とを含むことを特徴とする半導体装置（１，２１）である。   In order to achieve the above object, the invention according to claim 1 comprises a solid state device (2, 22) having a surface (2a, 22a) and an external connection surface (2b, 22b) opposite to the surface. A semiconductor chip (3) having an active surface (3a) and flip-chip connected to the solid device so that the active surface faces the surface of the solid device, and the surface of the solid device and the semiconductor A connecting member (5, 16) provided between the active surface of the chip, extending between the surface of the solid state device and the active surface of the semiconductor chip and having a uniform width; and the solid state device An insulating film (6) having an opening (6a) formed in a size larger than the semiconductor chip in plan view, the opening, and the space between the solid device and the semiconductor chip. Seal completely sealed A layer (7); and a conductive material (8) provided on a surface opposite to the opening on the surface of the solid-state device and in contact with an outer edge of the insulating film. This is a semiconductor device (1, 21).

請求項２記載の発明は、表面（２ａ，２２ａ）と、この表面とは反対側の外部接続面（２ｂ，２２ｂ）とを有する固体装置（２）と、活性面（３ａ）を有し、当該活性面が前記固体装置の上記表面と対向するように上記固体装置にフリップチップ接続された半導体チップ（３）と、上記固体装置の上記表面と上記半導体チップの上記活性面との間に設けられ、均一な幅を有する接続部材（５，１６）と、上記固体装置の上記表面に設けられ、平面視において、上記半導体チップよりも大きなサイズに形成された開口（６ａ）を有する絶縁膜（６）と、上記開口、および上記固体装置と上記半導体チップとの間を完全に封止する封止層（７）と、上記固体装置の上記表面において、上記絶縁膜に対して上記開口とは反対側に設けられ、上記絶縁膜の外縁と接する導電材（８）とを含み、上記固体装置の上記表面に設けられ上記接続部材に接続された配線により形成された段差を除き、上記絶縁膜の上記開口内には段差が形成されていないことを特徴とする半導体装置（１，２１）である。   The invention according to claim 2 has a solid state device (2) having a surface (2a, 22a) and an external connection surface (2b, 22b) opposite to the surface, and an active surface (3a), A semiconductor chip (3) flip-chip connected to the solid state device so that the active surface faces the surface of the solid state device, and provided between the surface of the solid state device and the active surface of the semiconductor chip. A connecting member (5, 16) having a uniform width, and an insulating film (6a) provided on the surface of the solid-state device and having an opening (6a) larger in size than the semiconductor chip in plan view. 6), the opening, a sealing layer (7) that completely seals between the solid state device and the semiconductor chip, and the opening on the surface of the solid state device with respect to the insulating film. Provided on the opposite side, the above insulation A step is formed in the opening of the insulating film except for a step formed by a wiring provided on the surface of the solid-state device and connected to the connection member. The semiconductor device (1, 21) is characterized in that it is not.

請求項３記載の発明は、表面（２ａ，２２ａ）と、この表面とは反対側の外部接続面（２ｂ，２２ｂ）とを有する固体装置（２）と、活性面（３ａ）を有し、当該活性面が前記固体装置の上記表面と対向するように上記固体装置にフリップチップ接続された半導体チップ（３）と、上記固体装置の上記表面と上記半導体チップの上記活性面との間に設けられ、均一な幅を有する接続部材（５，１６）と、上記固体装置の上記表面に設けられ、平面視において、上記半導体チップよりも大きなサイズに形成された開口（６ａ）を有する絶縁膜（６）と、上記開口、および上記固体装置と上記半導体チップとの間を完全に封止する封止層（７）と、上記固体装置の上記表面において、上記絶縁膜に対して上記開口とは反対側に設けられ、上記絶縁膜の外縁と接する導電材（８）とを含み、上記絶縁膜の上記開口内には段差が形成されていないことを特徴とする半導体装置（２１）である。   The invention according to claim 3 has a solid state device (2) having a surface (2a, 22a) and an external connection surface (2b, 22b) opposite to the surface, and an active surface (3a), A semiconductor chip (3) flip-chip connected to the solid state device so that the active surface faces the surface of the solid state device, and provided between the surface of the solid state device and the active surface of the semiconductor chip. A connecting member (5, 16) having a uniform width, and an insulating film (6a) provided on the surface of the solid-state device and having an opening (6a) larger in size than the semiconductor chip in plan view. 6), the opening, a sealing layer (7) that completely seals between the solid state device and the semiconductor chip, and the opening on the surface of the solid state device with respect to the insulating film. Provided on the opposite side, the above insulation Comprises a conductive material and (8) in contact with the outer edge of the inside the opening of the insulating film is a semiconductor device which is characterized in that no step is formed (21).

なお、括弧内の数字は、後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この発明によれば、絶縁膜の開口は、固体装置の半導体チップとの対向面を垂直に見下ろす平面視において、半導体チップよりも大きなサイズに形成されている。たとえば、請求項１７に記載のように、絶縁膜の開口は、固体装置の対向面を垂直に見下ろす平面視において、その中に半導体チップが完全に含まれるように形成されているものとすることができる。これにより、固体装置と半導体チップとの隙間に、絶縁膜の開口による段差が生じることを防止できるとともに、その開口周縁部の上方のスペースが半導体チップによって制限されることを防止できる。 The numbers in parentheses indicate corresponding components in the embodiments described later. The same applies hereinafter.
According to the present invention, the opening of the insulating film is formed in a size larger than that of the semiconductor chip in a plan view in which the surface facing the semiconductor chip of the solid-state device is viewed vertically. For example, as described in claim 17, the opening of the insulating film is formed so that the semiconductor chip is completely included in a plan view in which the facing surface of the solid-state device is vertically looked down. Can do. Accordingly, it is possible to prevent a step due to the opening of the insulating film from occurring in the gap between the solid state device and the semiconductor chip, and to prevent the space above the peripheral edge of the opening from being restricted by the semiconductor chip.

そのため、この半導体装置の製造工程において、絶縁膜の形成および固体装置と半導体チップとの接合の後、封止層を形成するために、液状の封止樹脂材を固体装置と半導体チップとの隙間に充填する際、液状の封止樹脂材に空気が取り込まれることによるボイドの形成を防止することができる。その結果、この半導体装置の信頼性を向上させることができる。   Therefore, in the manufacturing process of this semiconductor device, after forming the insulating film and joining the solid device and the semiconductor chip, a liquid sealing resin material is used as a gap between the solid device and the semiconductor chip to form a sealing layer. When filling the liquid, formation of voids due to air being taken into the liquid sealing resin material can be prevented. As a result, the reliability of this semiconductor device can be improved.

固体装置の半導体チップとの対向面を垂直に見下ろす平面視において、半導体チップの外周と絶縁膜の開口縁部との間隔は、請求項１８に記載のように、０．１ｍｍ以上であることが好ましい。
固体装置は、絶縁基板に配線が形成されてなる配線基板であってもよく、半導体基板であってもよい。 In a plan view in which a surface facing the semiconductor chip of the solid state device is vertically looked down, the distance between the outer periphery of the semiconductor chip and the opening edge of the insulating film may be 0.1 mm or more as described in claim 18. preferable.
The solid-state device may be a wiring substrate in which wiring is formed on an insulating substrate, or may be a semiconductor substrate.

絶縁膜は、請求項１５に記載のように、ソルダレジストであってもよい。この場合、ソルダレジストで覆われた領域における電気的短絡（ショート）を防止することができる。
上記封止層は、上記開口内を埋めつくすように設けられていてもよい。これにより、固体装置において、絶縁膜の開口からの露出部を封止層により保護することができる。
請求項４記載のように、上記固体装置の端面には、配線により上記接続部材と電気的に接続された端面電極が形成されていてもよい。この場合、請求項５記載のように、上記端面電極は、上記固体装置の上記表面から上記端面を経て上記外部接続面に至るように形成されていてもよく、請求項６記載のように、当該半導体装置は、上記端面電極において、他の配線基板との電気的接続を達成できるものであってもよい。 As described in claim 15, the insulating film may be a solder resist. In this case, an electrical short circuit (short circuit) in the region covered with the solder resist can be prevented.
The sealing layer may be provided so as to fill the opening. Thereby, in the solid-state device, the exposed portion from the opening of the insulating film can be protected by the sealing layer.
According to a fourth aspect of the present invention, an end face electrode that is electrically connected to the connecting member by wiring may be formed on the end face of the solid state device. In this case, as described in claim 5, the end surface electrode may be formed so as to reach the external connection surface from the surface of the solid device through the end surface. In the semiconductor device, the end face electrode may be capable of achieving electrical connection with another wiring board.

請求項７記載のように、上記固体装置において上記半導体チップとは反対側の面である外部接続面に、金属ボールが設けられており、上記金属ボールは、上記固体装置の内部で再配線されて、上記固体装置の上記表面側の上記接続部材に電気的に接続されていてもよい。請求項８記載のように、上記外部接続面に、金属ボールが設けられており、上記金属ボールは、上記固体装置の内部で再配線されて、上記固体装置の上記表面側の上記接続部材に電気的に接続されていてもよい。   According to a seventh aspect of the present invention, a metal ball is provided on an external connection surface that is the surface opposite to the semiconductor chip in the solid-state device, and the metal ball is rewired inside the solid-state device. In addition, the solid-state device may be electrically connected to the connection member on the surface side. The metal ball is provided on the external connection surface as described in claim 8, and the metal ball is rewired inside the solid device and is connected to the connection member on the surface side of the solid device. It may be electrically connected.

請求項９記載のように、上記固体装置の上記表面において、上記絶縁膜の上記開口内には、上記固体装置の上記表面に形成された接続パッドを除いて、配線が形成されていなくてもよい。
請求項１０記載のように、当該半導体装置は、上記金属ボールを介して、他の配線基板との電気的接続を達成できるものであってもよい。 The wiring of the surface of the solid-state device may be formed in the opening of the insulating film, except for connection pads formed on the surface of the solid-state device. Good.
According to a tenth aspect of the present invention, the semiconductor device may be capable of achieving electrical connection with another wiring board via the metal ball.

請求項１１記載のように、上記固体装置の上記表面には、接続パッドが設けられていてもよく、この場合、請求項１２記載のように、上記接続部材は、上記接続パッドを含んでもよく、この場合、請求項１３記載のように、上記固体装置と上記半導体チップとは、上記接続パッドを含む上記接続部材により、所定間隔を保つように接合されていてもよい。
請求項１４記載のように、上記固体装置と上記半導体チップとは、電気的に接続されていてもよい。 As described in claim 11, a connection pad may be provided on the surface of the solid-state device. In this case, as described in claim 12, the connection member may include the connection pad. In this case, as in a thirteenth aspect, the solid-state device and the semiconductor chip may be joined together by the connection member including the connection pad so as to maintain a predetermined interval.
According to a fourteenth aspect of the present invention, the solid state device and the semiconductor chip may be electrically connected.

請求項１９記載のように、上記封止層によって、上記活性面、上記接続部材、および上記絶縁膜の上記開口からの上記固体装置の上記表面の露出部が保護されていてもよい。
請求項２０記載のように、上記固体装置に、２つ以上の上記半導体チップが、フリップチップ接続されていてもよく、この場合、請求項２１記載のように、上記絶縁膜には、２つ以上の上記開口が形成されており、平面視において、各開口には、上記半導体チップが完全に含まれていてもよい。 The exposed portion of the surface of the solid device from the opening of the active surface, the connection member, and the insulating film may be protected by the sealing layer.
As described in claim 20, two or more of the semiconductor chips may be flip-chip connected to the solid-state device. In this case, the insulating film includes two insulating films as described in claim 21. The above-described openings are formed, and each opening may completely include the semiconductor chip in a plan view.

請求項１６記載のように、上記絶縁膜は、上記固体装置の上記表面と、上記半導体チップとの間隔よりも小さい厚みを有してもよい。
請求項２２記載のように、上記半導体チップは、１つの面のみに上記活性面を有してもよい。請求項２３記載のように、上記活性面は、上記半導体チップの１つの面の全面には形成されていなくてもよい。 According to a sixteenth aspect of the present invention, the insulating film may have a thickness smaller than a distance between the surface of the solid-state device and the semiconductor chip.
According to a twenty-second aspect of the present invention, the semiconductor chip may have the active surface only on one surface. The active surface may not be formed on the entire surface of one surface of the semiconductor chip.

請求項２４記載のように、上記封止層は、上記絶縁膜上を覆っていなくてもよい。請求項２５記載のように、上記封止層は、上記半導体チップの側面の一部を覆っていてもよい。請求項２６記載のように、上記封止層は、上記半導体チップにおいて上記活性面と反対側の上面には達していなくてもよい。請求項２７記載のように、上記封止層の外縁は、上記絶縁膜の輪郭に沿って形成されていてもよい。   According to a twenty-fourth aspect, the sealing layer may not cover the insulating film. The sealing layer may cover a part of the side surface of the semiconductor chip. According to a twenty-sixth aspect of the present invention, the sealing layer may not reach the upper surface opposite to the active surface in the semiconductor chip. According to a twenty-seventh aspect, the outer edge of the sealing layer may be formed along the contour of the insulating film.

本発明の第１の実施形態に係る半導体装置の図解的な断面図である。1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 図１に示す半導体装置の製造方法を説明するための図解的な断面図である。FIG. 3 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 1. 図１に示す半導体装置の製造方法を説明するための図解的な断面図である。FIG. 3 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 1. 図１に示す半導体装置の製造方法を説明するための図解的な断面図である。FIG. 3 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 1. 図１に示す半導体装置の製造方法を説明するための図解的な断面図である。FIG. 3 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 1. 本発明の第２の実施形態に係る半導体装置の図解的な断面図である。FIG. 4 is a schematic cross-sectional view of a semiconductor device according to a second embodiment of the present invention. フリップチップ接続された半導体チップを有する従来の半導体装置の構造を示す図解的な断面図である。It is an illustrative sectional view showing the structure of a conventional semiconductor device having a semiconductor chip flip-chip connected. 図４に示す配線基板の接続面を垂直に見下ろす図解的な平面図である。FIG. 5 is a schematic plan view in which a connection surface of the wiring board shown in FIG. 4 is looked down vertically. 図４に示す半導体装置の製造方法を説明するための図解的な断面図である。FIG. 5 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 4. 図４に示す半導体装置の製造方法を説明するための図解的な断面図である。FIG. 5 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 4.

以下では、この発明の実施の形態を、図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の図解的な断面図である。
この半導体装置１は、配線基板２と、この配線基板２の表面２ａに機能面（活性面）３ａを対向させてフリップチップ接続された半導体チップ３とを含んでいる。配線基板２の表面２ａには、矩形状の接続パッド（図２Ｃおよび図２Ｄ参照）が形成されており、配線基板２と半導体チップ３とは、その接続パッドに接続された接続部材５によって、所定間隔を保つように接合され、かつ互いに電気的に接続されている。 Embodiments of the present invention will be described below in detail with reference to the drawings.
FIG. 1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
The semiconductor device 1 includes a wiring substrate 2 and a semiconductor chip 3 that is flip-chip connected to a surface 2a of the wiring substrate 2 with a functional surface (active surface) 3a facing it. A rectangular connection pad (see FIGS. 2C and 2D) is formed on the surface 2a of the wiring board 2, and the wiring board 2 and the semiconductor chip 3 are connected to each other by a connection member 5 connected to the connection pad. They are joined so as to maintain a predetermined distance and are electrically connected to each other.

配線基板２の表面２ａには、その表面２ａと半導体チップ３との間隔より小さい厚みを有するソルダレジスト膜６が形成されている。このソルダレジスト膜６により、配線基板２の表面に形成されている配線間での電気的短絡が防止されている。ソルダレジスト膜６には、表面２ａを垂直に見下ろす平面視において、半導体チップ３よりも大きなサイズを有する開口６ａが形成されている。言い換えれば、ソルダレジスト膜６には、表面２ａを垂直に見下ろす平面視において、その内部に半導体チップ３が完全に含まれるようなサイズの開口６ａが形成されている。これにより、配線基板２と半導体チップ３との隙間Ｇ（配線基板２と半導体チップ３との間であって、表面２ａを垂直に見下ろす平面視において、半導体チップ３と重なる領域）には、ソルダレジスト膜６が存在していない。   A solder resist film 6 having a smaller thickness than the distance between the surface 2 a and the semiconductor chip 3 is formed on the surface 2 a of the wiring board 2. The solder resist film 6 prevents an electrical short circuit between the wirings formed on the surface of the wiring board 2. In the solder resist film 6, an opening 6a having a size larger than that of the semiconductor chip 3 is formed in a plan view in which the surface 2a is looked down vertically. In other words, the solder resist film 6 has an opening 6a having a size such that the semiconductor chip 3 is completely included in the solder resist film 6 in a plan view when the surface 2a is vertically looked down. As a result, the gap G between the wiring board 2 and the semiconductor chip 3 (the area between the wiring board 2 and the semiconductor chip 3 and overlapping with the semiconductor chip 3 in a plan view when the surface 2a is vertically viewed) is soldered. The resist film 6 does not exist.

表面２ａを垂直に見下ろす平面視において、半導体チップ３の外周とソルダレジスト膜６の開口６ａの縁部との間隔Ｄは、０．１ｍｍ以上にされている。
配線基板２と半導体チップ３との隙間Ｇおよびその周辺には、アンダーフィル層７が設けられている。アンダーフィル層７は、ソルダレジスト膜６の開口６ａを埋めつくすように形成されており、アンダーフィル層７によって、隙間Ｇが封止されるとともに、機能面３ａ、接続部材５、および開口６ａからの表面２ａの露出部が保護されている。 In a plan view of the surface 2a looking down vertically, the distance D between the outer periphery of the semiconductor chip 3 and the edge of the opening 6a of the solder resist film 6 is set to 0.1 mm or more.
An underfill layer 7 is provided in and around the gap G between the wiring board 2 and the semiconductor chip 3. The underfill layer 7 is formed so as to fill the opening 6a of the solder resist film 6. The underfill layer 7 seals the gap G, and from the functional surface 3a, the connection member 5, and the opening 6a. The exposed portion of the surface 2a is protected.

配線基板２の端部には、図示しない配線により接続部材５と電気的に接続された端面電極８が形成されている。端面電極８は、配線基板２の表面２ａから端面を経て、表面２ａの反対側の外部接続面２ｂに至るように形成されている。この半導体装置１は、端面電極８において、他の配線基板（実装基板）との電気的接続を達成することができる。
図２Ａないし図２Ｄは、図１に示す半導体装置１の製造方法を説明するための図解的な断面図である。半導体装置１は、配線基板２の表面２ａに対して、半導体チップ３を、その機能面３ａを対向させて接合した後、ソルダレジスト膜６の開口６ａ内にアンダーフィル材７Ｐを注入し、そのアンダーフィル材７Ｐを硬化させてアンダーフィル層７を形成することによって得られる。 An end face electrode 8 that is electrically connected to the connection member 5 by a wiring (not shown) is formed at the end of the wiring board 2. The end surface electrode 8 is formed so as to reach the external connection surface 2b on the opposite side of the surface 2a from the surface 2a of the wiring board 2 through the end surface. The semiconductor device 1 can achieve electrical connection with another wiring board (mounting board) at the end face electrode 8.
2A to 2D are schematic cross-sectional views for explaining a method of manufacturing the semiconductor device 1 shown in FIG. The semiconductor device 1 joins the semiconductor chip 3 to the surface 2a of the wiring board 2 with the functional surface 3a facing each other, and then injects an underfill material 7P into the opening 6a of the solder resist film 6, It is obtained by forming the underfill layer 7 by curing the underfill material 7P.

具体的には、先ず、複数の配線基板２が作り込まれた基板１５が用意される。
次に、この基板１５の表面１５ａ（配線基板２の表面２ａに対応する面）の全面に液状で感光性を有するソルダレジスト膜６が塗布（たとえば、スピンコートによる）または印刷された後、露光および現像により、半導体チップ３よりも大きなサイズを有する開口６ａが形成される。 Specifically, first, a substrate 15 in which a plurality of wiring substrates 2 are formed is prepared.
Next, a liquid photosensitive solder resist film 6 is applied (for example, by spin coating) or printed on the entire surface 15a of the substrate 15 (the surface corresponding to the surface 2a of the wiring substrate 2), and then exposed. And the opening 6a which has a size larger than the semiconductor chip 3 is formed by development.

次に、機能素子４の電極に接続された突起電極（バンプ）１８を有する半導体チップ３が用意される。突起電極１８は、はんだ材料を含む。
続いて、基板１５が、表面１５ａを上に向けられ、ほぼ水平な姿勢で保持される。そして、内部にヒータを備えて加熱することが可能なボンディングツール１９により、半導体チップ３が、その機能面３ａと反対側の面を吸着されて保持される。半導体チップ３は、機能面３ａが下方に向けられて基板１５の表面１５ａに対向される。この状態が、図２Ａに示されている。 Next, the semiconductor chip 3 having the protruding electrodes (bumps) 18 connected to the electrodes of the functional element 4 is prepared. The protruding electrode 18 includes a solder material.
Subsequently, the substrate 15 is held in a substantially horizontal posture with the surface 15a facing upward. Then, the surface of the semiconductor chip 3 opposite to the functional surface 3a is sucked and held by the bonding tool 19 that can be heated with a heater inside. The semiconductor chip 3 faces the surface 15a of the substrate 15 with the functional surface 3a facing downward. This state is shown in FIG. 2A.

続いて、半導体チップ３の突起電極１８が基板１５の接続パッド１６に当接するように位置合わせされた後、ボンディングツール１９が下降されて、半導体チップ３が基板１５に接合される。この際、ボンディングツール１９により、半導体チップ３が加熱され、その熱により突起電極１８のはんだ材料が溶融されて、突起電極１８と接続パッド１６とが接合される。これにより、基板１５と半導体チップ３とを機械的に接合する接続部材５が形成される。接続部材５により、基板１５の表面１５ａに形成された配線と、半導体チップ３の機能素子４とが電気的に接続される。   Subsequently, after the bump electrodes 18 of the semiconductor chip 3 are aligned so as to contact the connection pads 16 of the substrate 15, the bonding tool 19 is lowered and the semiconductor chip 3 is bonded to the substrate 15. At this time, the semiconductor chip 3 is heated by the bonding tool 19, the solder material of the bump electrode 18 is melted by the heat, and the bump electrode 18 and the connection pad 16 are joined. Thereby, the connection member 5 that mechanically joins the substrate 15 and the semiconductor chip 3 is formed. By the connection member 5, the wiring formed on the surface 15 a of the substrate 15 and the functional element 4 of the semiconductor chip 3 are electrically connected.

続いて、ソルダレジスト膜６の開口６ａの周縁部上方に、ディスペンサ１０が配置されて、そのディスペンサ１０から開口６ａ内にアンダーフィル材７Ｐが注入される（図２Ｂ参照）。
アンダーフィル材７Ｐは、毛細管現象により、基板１５と半導体チップ３との隙間Ｇに進入していき、この隙間Ｇ内を表面２ａに沿って広がっていく（図２Ｃ参照。アンダーフィル材７Ｐが広がる方向を、図２Ｃに矢印Ａで示す。）。そして、ディスペンサ１０から適当な量のアンダーフィル材７Ｐが吐出され、隙間Ｇおよびソルダレジスト膜６の開口６ａの内部がアンダーフィル材７Ｐで埋められると、アンダーフィル材７Ｐの吐出は停止される。その後、アンダーフィル材７Ｐを硬化させるための処理が行われて、開口６ａ内にアンダーフィル層７が形成される。 Subsequently, the dispenser 10 is disposed above the periphery of the opening 6a of the solder resist film 6, and the underfill material 7P is injected from the dispenser 10 into the opening 6a (see FIG. 2B).
The underfill material 7P enters the gap G between the substrate 15 and the semiconductor chip 3 due to a capillary phenomenon, and spreads in the gap G along the surface 2a (see FIG. 2C. The underfill material 7P spreads). The direction is indicated by arrow A in FIG. When an appropriate amount of the underfill material 7P is discharged from the dispenser 10 and the gap G and the inside of the opening 6a of the solder resist film 6 are filled with the underfill material 7P, the discharge of the underfill material 7P is stopped. Then, the process for hardening the underfill material 7P is performed, and the underfill layer 7 is formed in the opening 6a.

その後、基板１５が配線基板２の個片に切断され（切断位置を、図２Ａに符号Ｃで示す。）、配線基板２の端部に端面電極８が形成されて、図１に示す半導体装置１が得られる。
以上のように、ソルダレジスト膜６の開口６ａは、表面１５ａを垂直に見下ろす平面視において、その中に半導体チップ３が完全に含まれるように形成される。これにより、基板１５と半導体チップ３との隙間Ｇに、ソルダレジスト膜６の開口６ａによる段差が生じることを防止できるとともに、その開口６ａ周縁部の上方のスペースが半導体チップ３によって制限されることを防止できる。 Thereafter, the substrate 15 is cut into individual pieces of the wiring substrate 2 (the cutting position is indicated by a symbol C in FIG. 2A), and the end face electrode 8 is formed at the end of the wiring substrate 2, and the semiconductor device shown in FIG. 1 is obtained.
As described above, the opening 6a of the solder resist film 6 is formed so that the semiconductor chip 3 is completely included in a plan view of the surface 15a looking down vertically. Thereby, it is possible to prevent a step due to the opening 6a of the solder resist film 6 from occurring in the gap G between the substrate 15 and the semiconductor chip 3, and the space above the peripheral edge of the opening 6a is limited by the semiconductor chip 3. Can be prevented.

このため、液状のアンダーフィル材７Ｐを基板１５と半導体チップ３との隙間Ｇに充填する際、アンダーフィル材７Ｐに空気が取り込まれることによるボイドの形成を防止することができる。その結果、得られたこの半導体装置１の信頼性を向上させることができる。
アンダーフィル層７にボイドが含まれていないことにより、この半導体装置１を、たとえば、リフローにより他の配線基板に接合してもボイドに起因するクラックは生じない。 For this reason, when the liquid underfill material 7P is filled in the gap G between the substrate 15 and the semiconductor chip 3, the formation of voids due to the intake of air into the underfill material 7P can be prevented. As a result, the reliability of the obtained semiconductor device 1 can be improved.
Since the underfill layer 7 does not contain voids, cracks due to voids do not occur even if the semiconductor device 1 is joined to another wiring substrate by reflow, for example.

図３は、本発明の第２の実施形態に係る半導体装置の図解的な断面図である。図３において、図１に示す各部に対応する部分には、図１と同じ参照符号を付している。
この半導体装置２１は、配線基板２２と、この配線基板２２の表面２２ａに機能面３ａを対向させて接続された半導体チップ３とを含んでいる。
配線基板２２の表面２２ａには、ソルダレジスト膜６が形成されている。ソルダレジスト膜６には、表面２２ａを垂直に見下ろす平面視において、半導体チップ３よりも大きなサイズの、すなわち、その内部に半導体チップ３が完全に含まれるように形成された開口６ａが設けられている。 FIG. 3 is a schematic cross-sectional view of a semiconductor device according to the second embodiment of the present invention. 3, parts corresponding to the respective parts shown in FIG. 1 are denoted by the same reference numerals as those in FIG.
The semiconductor device 21 includes a wiring substrate 22 and a semiconductor chip 3 connected to the surface 22a of the wiring substrate 22 with the functional surface 3a facing the surface.
A solder resist film 6 is formed on the surface 22 a of the wiring substrate 22. The solder resist film 6 is provided with an opening 6a having a size larger than that of the semiconductor chip 3 in a plan view when the surface 22a is vertically viewed, that is, the semiconductor chip 3 is completely included therein. Yes.

配線基板２２において、表面２２ａと反対側の外部接続面２２ｂには、金属ボール２３が設けられている。金属ボール２３は、配線基板２２の内部および／または表面で再配線されて、表面２２ａ側の接続部材５に電気的に接続されている。この半導体装置２１は、金属ボール２３を介して、他の配線基板（実装基板）に接合できる。
この半導体装置２１を製造する場合は、基板１５の代わりに、複数の配線基板２２に相当する領域が密に形成された基板を用いて、上記と同様の製造方法（図２Ａないし図２Ｄ参照）を実施すればよい。金属ボール２３は、基板を配線基板２２の個片に切り出す前に、この基板に接合されてもよく、配線基板２２の個片が切り出された後に、この配線基板２２に接合されてもよい。 In the wiring board 22, a metal ball 23 is provided on the external connection surface 22b opposite to the surface 22a. The metal balls 23 are rewired inside and / or on the surface of the wiring board 22 and are electrically connected to the connection member 5 on the surface 22a side. The semiconductor device 21 can be bonded to another wiring board (mounting board) via the metal balls 23.
In the case of manufacturing the semiconductor device 21, a manufacturing method similar to the above is used by using a substrate in which regions corresponding to a plurality of wiring substrates 22 are densely formed instead of the substrate 15 (see FIGS. 2A to 2D). Should be implemented. The metal balls 23 may be bonded to the substrate before the substrate is cut into individual pieces of the wiring substrate 22, or may be bonded to the wiring substrate 22 after the individual pieces of the wiring substrate 22 are cut out.

本発明の実施形態の説明は以上の通りであるが、本発明は、別の形態でも実施できる。たとえば、配線基板２，２２には、２つ以上の半導体チップ３がフリップチップ接続されていてもよい。この場合、ソルダレジスト膜６には、表面２ａ，２２ａを垂直に見下ろす平面視において、各半導体チップ３を完全に含む１つまたは２つ以上の開口６ａが形成されているものとすることができる。   Although the embodiments of the present invention have been described above, the present invention can be implemented in other forms. For example, two or more semiconductor chips 3 may be flip-chip connected to the wiring boards 2 and 22. In this case, the solder resist film 6 may be formed with one or more openings 6a that completely include each semiconductor chip 3 in a plan view in which the surfaces 2a and 22a are vertically looked down. .

その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。   In addition, various modifications can be made within the scope of the matters described in the claims.

１，２１ 半導体装置
２，２２ 配線基板
２ａ，２２ａ 表面
２ｂ，２２ｂ 外部接続面
３ 半導体チップ
３ａ 機能面
４ 機能素子
５ 接続部材
６ ソルダレジスト膜
６ａ ソルダレジスト膜の開口
７ 封止樹脂
８ 端面電極
１６ 接続パッド
Ｇ 配線基板と半導体チップとの隙間 DESCRIPTION OF SYMBOLS 1,21 Semiconductor device 2,22 Wiring board 2a, 22a Surface 2b, 22b External connection surface 3 Semiconductor chip 3a Functional surface 4 Functional element 5 Connection member 6 Solder resist film 6a Opening of solder resist film 7 Sealing resin 8 End surface electrode 16 Connection pad G Gap between wiring board and semiconductor chip

Claims (27)

表面と、この表面とは反対側の外部接続面とを有する固体装置と、
活性面を有し、当該活性面が前記固体装置の上記表面と対向するように上記固体装置にフリップチップ接続された半導体チップと、
上記固体装置の上記表面と上記半導体チップの上記活性面との間に設けられ、上記固体装置の上記表面と上記半導体チップの上記活性面との間に渡って延び、均一な幅を有する接続部材と、
上記固体装置の上記表面に設けられ、平面視において、上記半導体チップよりも大きなサイズに形成された開口を有する絶縁膜と、
上記開口、および上記固体装置と上記半導体チップとの間を完全に封止する封止層と、
上記固体装置の上記表面において、上記絶縁膜に対して上記開口とは反対側に設けられ、上記絶縁膜の外縁と接する導電材とを含むことを特徴とする半導体装置。 A solid state device having a surface and an external connection surface opposite to the surface;
A semiconductor chip that has an active surface and is flip-chip connected to the solid state device so that the active surface faces the surface of the solid state device;
A connecting member provided between the surface of the solid state device and the active surface of the semiconductor chip, extending between the surface of the solid state device and the active surface of the semiconductor chip, and having a uniform width When,
An insulating film provided on the surface of the solid-state device and having an opening formed in a size larger than the semiconductor chip in plan view;
A sealing layer that completely seals between the opening and the solid state device and the semiconductor chip;
A semiconductor device comprising: a conductive material provided on a surface opposite to the opening on the surface of the solid-state device and in contact with an outer edge of the insulating film. 表面と、この表面とは反対側の外部接続面とを有する固体装置と、
活性面を有し、当該活性面が前記固体装置の上記表面と対向するように上記固体装置にフリップチップ接続された半導体チップと、
上記固体装置の上記表面と上記半導体チップの上記活性面との間に設けられ、均一な幅を有する接続部材と、
上記固体装置の上記表面に設けられ、平面視において、上記半導体チップよりも大きなサイズに形成された開口を有する絶縁膜と、
上記開口、および上記固体装置と上記半導体チップとの間を完全に封止する封止層と、
上記固体装置の上記表面において、上記絶縁膜に対して上記開口とは反対側に設けられ、上記絶縁膜の外縁部と接する導電材とを含み、
上記固体装置の上記表面に設けられ上記接続部材に接続された配線により形成された段差を除き、上記絶縁膜の上記開口内には段差が形成されていないことを特徴とする半導体装置。 A solid state device having a surface and an external connection surface opposite to the surface;
A semiconductor chip that has an active surface and is flip-chip connected to the solid state device so that the active surface faces the surface of the solid state device;
A connecting member provided between the surface of the solid state device and the active surface of the semiconductor chip and having a uniform width;
An insulating film provided on the surface of the solid-state device and having an opening formed in a size larger than the semiconductor chip in plan view;
A sealing layer that completely seals between the opening and the solid state device and the semiconductor chip;
A conductive material provided on the opposite side of the opening to the insulating film on the surface of the solid device, and in contact with an outer edge of the insulating film;
A semiconductor device, wherein a step is not formed in the opening of the insulating film except for a step formed by wiring provided on the surface of the solid-state device and connected to the connection member. 表面と、この表面とは反対側の外部接続面とを有する固体装置と、
活性面を有し、当該活性面が前記固体装置の上記表面と対向するように上記固体装置にフリップチップ接続された半導体チップと、
上記固体装置の上記表面と上記半導体チップの上記活性面との間に設けられ、均一な幅を有する接続部材と、
上記固体装置の上記表面に設けられ、平面視において、上記半導体チップよりも大きなサイズに形成された開口を有する絶縁膜と、
上記開口、および上記固体装置と上記半導体チップとの間を完全に封止する封止層と、
上記固体装置の上記表面において、上記絶縁膜に対して上記開口とは反対側に設けられ、上記絶縁膜の外縁部と接する導電材とを含み、
上記絶縁膜の上記開口内には段差が形成されていないことを特徴とする半導体装置。 A solid state device having a surface and an external connection surface opposite to the surface;
A semiconductor chip that has an active surface and is flip-chip connected to the solid state device so that the active surface faces the surface of the solid state device;
A connecting member provided between the surface of the solid state device and the active surface of the semiconductor chip and having a uniform width;
An insulating film provided on the surface of the solid-state device and having an opening formed in a size larger than the semiconductor chip in plan view;
A sealing layer that completely seals between the opening and the solid state device and the semiconductor chip;
A conductive material provided on the opposite side of the opening to the insulating film on the surface of the solid device, and in contact with an outer edge of the insulating film;
A semiconductor device, wherein no step is formed in the opening of the insulating film. 上記固体装置の端面には、配線により上記接続部材と電気的に接続された端面電極が形成されていることを特徴とする請求項１または２に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein an end face electrode electrically connected to the connection member by wiring is formed on an end face of the solid state device. 上記端面電極は、上記固体装置の上記表面から上記端面を経て上記外部接続面に至るように形成されていることを特徴とする請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein the end surface electrode is formed so as to extend from the surface of the solid state device to the external connection surface through the end surface. 当該半導体装置は、上記端面電極において、他の配線基板との電気的接続を達成できることを特徴とする請求項４または５に記載の半導体装置。   6. The semiconductor device according to claim 4, wherein the end face electrode can achieve electrical connection with another wiring board. 上記外部接続面に、金属ボールが設けられており、
上記金属ボールは、上記固体装置の表面で再配線されて、上記固体装置の上記表面側の上記接続部材に電気的に接続されていることを特徴とする請求項１または２に記載の半導体装置。 Metal balls are provided on the external connection surface,
3. The semiconductor device according to claim 1, wherein the metal ball is rewired on the surface of the solid-state device and is electrically connected to the connection member on the surface side of the solid-state device. . 上記外部接続面に、金属ボールが設けられており、
上記金属ボールは、上記固体装置の内部で再配線されて、上記固体装置の上記表面側の上記接続部材に電気的に接続されていることを特徴とする請求項３に記載の半導体装置。 Metal balls are provided on the external connection surface,
The semiconductor device according to claim 3, wherein the metal ball is rewired inside the solid-state device and is electrically connected to the connection member on the surface side of the solid-state device. 上記固体装置の上記表面において、上記絶縁膜の上記開口内には、上記固体装置の上記表面に形成された接続パッドを除いて、配線が形成されていないことを特徴とする請求項１，３または８に記載の半導体装置。   4. A wiring is not formed in the opening of the insulating film on the surface of the solid-state device except for connection pads formed on the surface of the solid-state device. Or a semiconductor device according to 8; 当該半導体装置は、上記金属ボールを介して、他の配線基板との電気的接続を達成できることを特徴とする請求項７または８に記載の半導体装置。   9. The semiconductor device according to claim 7, wherein the semiconductor device can achieve electrical connection with another wiring board via the metal ball. 上記固体装置の上記表面には、接続パッドが設けられていることを特徴とする請求項１ないし１０のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a connection pad is provided on the surface of the solid-state device. 上記接続部材は、上記接続パッドを含むことを特徴とする請求項１１に記載の半導体装置。   The semiconductor device according to claim 11, wherein the connection member includes the connection pad. 上記固体装置と上記半導体チップとは、上記接続パッドを含む上記接続部材により、所定間隔を保つように接合されていることを特徴とする請求項１２に記載の半導体装置。   13. The semiconductor device according to claim 12, wherein the solid-state device and the semiconductor chip are joined so as to maintain a predetermined interval by the connection member including the connection pad. 上記固体装置と上記半導体チップとは、電気的に接続されていることを特徴とする請求項１ないし１３のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the solid state device and the semiconductor chip are electrically connected. 上記絶縁膜は、ソルダレジストであることを特徴とする請求項１ないし１４のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the insulating film is a solder resist. 上記絶縁膜は、上記固体装置の上記表面と、上記半導体チップとの間隔よりも小さい厚みを有することを特徴とする請求項１ないし１５のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the insulating film has a thickness smaller than a distance between the surface of the solid-state device and the semiconductor chip. 平面視において、上記半導体チップが、上記絶縁膜の上記開口内に、完全に含まれることを特徴とする請求項１ないし１６のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor chip is completely contained in the opening of the insulating film in a plan view. 平面視において、上記半導体チップの外周と、上記絶縁膜の上記開口の縁部との間隔が、０．１ｍｍ以上であることを特徴とする請求項１ないし１７のいずれか１項に記載の半導体装置。   18. The semiconductor according to claim 1, wherein a distance between an outer periphery of the semiconductor chip and an edge of the opening of the insulating film is 0.1 mm or more in a plan view. apparatus. 上記封止層によって、上記活性面、上記接続部材、および上記絶縁膜の上記開口からの上記固体装置の上記表面の露出部が保護されていることを特徴とする請求項１ないし１８のいずれか１項に記載の半導体装置。   19. The exposed portion of the surface of the solid device from the opening of the active surface, the connection member, and the insulating film is protected by the sealing layer. 2. A semiconductor device according to item 1. 上記固体装置に、２つ以上の上記半導体チップが、フリップチップ接続されていることを特徴とする請求項１ないし１９のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein two or more of the semiconductor chips are flip-chip connected to the solid-state device. 上記絶縁膜には、２つ以上の上記開口が形成されており、
平面視において、各開口には、上記半導体チップが完全に含まれていることを特徴とする請求項２０に記載の半導体装置。 Two or more openings are formed in the insulating film,
21. The semiconductor device according to claim 20, wherein each of the openings completely includes the semiconductor chip in a plan view. 上記半導体チップは、１つの面のみに上記活性面を有することを特徴とする請求項１ないし２１のいずれか１項に記載の半導体装置。   The semiconductor device according to any one of claims 1 to 21, wherein the semiconductor chip has the active surface only on one surface. 上記活性面は、上記半導体チップの１つの面の全面には形成されていないことを特徴とする請求項１ないし２２のいずれか１項に記載の半導体装置。   23. The semiconductor device according to claim 1, wherein the active surface is not formed on the entire surface of one surface of the semiconductor chip. 上記封止層は、上記絶縁膜上を覆っていないことを特徴とする請求項１ないし２３のいずれか１項に記載の半導体装置。   The semiconductor device according to any one of claims 1 to 23, wherein the sealing layer does not cover the insulating film. 上記封止層は、上記半導体チップの側面の一部を覆っていることを特徴とする請求項１ないし２４のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the sealing layer covers a part of a side surface of the semiconductor chip. 上記封止層は、上記半導体チップにおいて上記活性面と反対側の上面には達していないことを特徴とする請求項１ないし２５のいずれか１項に記載の半導体装置。   26. The semiconductor device according to claim 1, wherein the sealing layer does not reach an upper surface opposite to the active surface in the semiconductor chip. 上記封止層の外縁は、上記絶縁膜の輪郭に沿って形成されている、請求項１ないし２６のいずれか１項に記載の半導体装置。   27. The semiconductor device according to claim 1, wherein an outer edge of the sealing layer is formed along an outline of the insulating film.
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