KR100855268B1 - Semiconductor package and manufacturing method of the same - Google Patents

Semiconductor package and manufacturing method of the same Download PDF

Info

Publication number
KR100855268B1
KR100855268B1 KR1020060138507A KR20060138507A KR100855268B1 KR 100855268 B1 KR100855268 B1 KR 100855268B1 KR 1020060138507 A KR1020060138507 A KR 1020060138507A KR 20060138507 A KR20060138507 A KR 20060138507A KR 100855268 B1 KR100855268 B1 KR 100855268B1
Authority
KR
South Korea
Prior art keywords
bump
semiconductor chip
guide
solder
bonding pads
Prior art date
Application number
KR1020060138507A
Other languages
Korean (ko)
Other versions
KR20080062566A (en
Inventor
한권환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060138507A priority Critical patent/KR100855268B1/en
Publication of KR20080062566A publication Critical patent/KR20080062566A/en
Application granted granted Critical
Publication of KR100855268B1 publication Critical patent/KR100855268B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Abstract

반도체 패키지는, 상면에 다수의 본딩 패드와 보호막을 구비한 반도체 칩; 상기 반도체 칩의 본딩 패드 사이에 형성된 범프 가이드; 및 상기 본딩 패드 상에 형성된 씨드막을 포함한 솔더 범프;를 포함하며, 상기 씨드막을 포함한 솔더 범프는 상기 범프 가이드 보다 높거나 또는 동일한 높이로 형성된 것을 특징으로 한다.The semiconductor package includes a semiconductor chip having a plurality of bonding pads and a protective film on an upper surface thereof; Bump guides formed between bonding pads of the semiconductor chip; And a solder bump including a seed film formed on the bonding pad, wherein the solder bump including the seed film is formed at a height higher than or equal to the bump guide.

Description

반도체 패키지 및 그의 제조 방법{Semiconductor package and manufacturing method of the same}Semiconductor package and manufacturing method of the same

도 1은 종래 플립 칩 패키지를 도시한 단면도.1 is a cross-sectional view showing a conventional flip chip package.

도 2는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도 및 사시도.2 is a cross-sectional view and a perspective view of a semiconductor package according to an embodiment of the present invention.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위하여 도시한 공정별 단면도.3A to 3E are cross-sectional views illustrating processes of the semiconductor package according to the embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200 : 반도체 칩 202 : 본딩 패드200: semiconductor chip 202: bonding pad

204 : 보호막 206 : 범프 가이드204: protective film 206: bump guide

208 : 씨드막 212 : 솔더 범프208: seed film 212: solder bump

본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로, 보다 상세하게는, 파인 피치를 가지는 플립 칩 패키지에서 패드 간의 전기적인 쇼트를 방지하여 패키지의 수율을 높이고, 반도체 칩 패드의 디자인 자유도를 높일 수 있는 반도체 패키지 및 그의 제조 방법에 관한 것이다. The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to prevent electrical short between pads in a flip chip package having a fine pitch, thereby increasing the yield of the package and increasing the design freedom of the semiconductor chip pad. A semiconductor package and a method of manufacturing the same.

전형적인 반도체 패키지는 물론 일부 패키지는 인쇄회로기판(Printed Circuit Board : PCB)에 실장하는 방법으로 리드프레임에 의한 솔더링(Soldering) 방식을 이용하고 있다. 그런데, 상기 리드프레임에 의한 솔더링 방식은 공정 진행이 용이하고 신뢰성 측면에서 우수하다는 잇점이 있지만, 반도체 칩과 인쇄회로 기판 사이의 전기적 신호 전달 길이가 긴 것과 관련하여 전기적 특성 측면에서는 불리함이 있다. Some packages, as well as typical semiconductor packages, use soldering by lead frames as a method of mounting on a printed circuit board (PCB). By the way, the soldering method by the lead frame is easy to proceed the process and excellent in terms of reliability, but there is a disadvantage in terms of electrical characteristics in connection with the long electrical signal transmission length between the semiconductor chip and the printed circuit board.

이와 같은 문제를 해결하기 위하여 제안된 플립 칩 패키지(Flip Chip Package)는 고밀도 패키징이 가능한 본딩 프로세스로 반도체 칩 내부 회로에서 입출력 패드의 위치를 필요에 따라 결정할 수 있으므로 회로 설계를 단순화시키고, 회로선에 의한 저항이 감소하여 소요 전력을 줄일 수 있으며, 전기적 신호의 경로가 짧아져 반도체 패키지의 동작 속도를 향상시킬 수 있어 전기적 특성이 우수하고, 반도체 칩의 배면이 외부로 노출되어 있어 열적 특성이 우수하며, 작은 형태의 패키지를 구현할 수 있고, 솔더 자기정렬(Self-Alignment) 특성 때문에 본딩이 용이한 점이 있다.In order to solve this problem, the proposed flip chip package is a bonding process capable of high-density packaging, which simplifies the circuit design because the position of the input / output pad in the internal circuit of the semiconductor chip can be determined as needed. It can reduce power consumption by reducing resistance, and shorten the path of the electrical signal to improve the operating speed of the semiconductor package, so it has excellent electrical characteristics, and the back side of the semiconductor chip is exposed to the outside, so the thermal characteristics are excellent. In addition, it is possible to realize a small package and easy bonding due to solder self-alignment characteristics.

플립 칩 패키지에서 반도체 칩과 기판 사이의 전기적 연결은 반도체 칩의 입출력 패드 상에 형성된 솔더 범프(Solder Bump), 스터드 범프(Stud Bump), 도금 또는 스크린 프린팅(Screen Printing) 방법으로 형성된 범프, 금속을 증착 및 식각하여 형성시킨 범프 등과 같이 형성된 돌출된 범프와 기판 상에 형성되어 있는 범프 패드가 직접적으로 콘택함으로써 이루어진다.In the flip chip package, the electrical connection between the semiconductor chip and the substrate may be performed using solder bumps, stud bumps, platings, or screen printing methods formed on the input / output pads of the semiconductor chip. Protruding bumps, such as bumps formed by deposition and etching, and bump pads formed on the substrate are directly contacted.

도 1은 종래 플립 칩 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a conventional flip chip package.

도시된 바와 같이, 상면에 다수의 본딩 패드(102)가 형성된 반도체 칩(100)의 본딩 패드(102) 상에 전기 연결 수단으로 언더 범프 메탈러지(Under Bump Metallurgy : 114)와 그 상부에 솔더 범프(116)가 형성되어 있다. 그리고, 상기 반도체 칩(100)은 상면에 다수의 접속 패드(120)와 하면에 볼랜드(122)들이 구비된 인쇄회로 기판(118)에 페이스 다운(Face down) 타입으로 플립 칩 본딩 되어 있다. 또한, 상기 반도체 칩(100)과 인쇄회로 기판(118) 사이에는 언더필(Underfill : 124)이 형성되어 있고, 상기 반도체 칩(100)을 포함한 인쇄회로 기판(118)의 상면에는 봉지제(126)가 형성되어 있으며, 상기 인쇄회로 기판(118) 하면의 볼랜드(122에는 다수의 솔더볼(128)이 부착되어 있다.As shown, under bump metallurgy 114 and solder bumps thereon as electrical connecting means on the bonding pads 102 of the semiconductor chip 100 having a plurality of bonding pads 102 formed thereon. 116 is formed. The semiconductor chip 100 is flip chip bonded to a face down type on a printed circuit board 118 having a plurality of connection pads 120 and upper and lower lands 122. In addition, an underfill 124 is formed between the semiconductor chip 100 and the printed circuit board 118, and an encapsulant 126 is formed on an upper surface of the printed circuit board 118 including the semiconductor chip 100. Is formed, and a plurality of solder balls 128 are attached to the ball lands 122 on the lower surface of the printed circuit board 118.

한편, 상기 플립 칩 패키지를 형성하기 위하여 솔더를 사용하게 되면 필연적으로 솔더링(Soldering) 공정을 거치게 되고, 상기 솔더링 공정으로 반도체 칩(100) 또는 인쇄회로 기판(118)의 각 패드 상에 형성되는 솔더 범프(116)는 일정 온도에서 녹게 되고 다시 냉각 과정을 거치면서 반도체 칩(100)의 본딩 패드(102)와 인쇄회로 기판(118)의 접속 패드(120) 사이를 접합하게 된다.Meanwhile, when solder is used to form the flip chip package, it is inevitably subjected to a soldering process, and solder formed on each pad of the semiconductor chip 100 or the printed circuit board 118 by the soldering process. The bump 116 is melted at a predetermined temperature and is cooled again to bond between the bonding pad 102 of the semiconductor chip 100 and the connection pad 120 of the printed circuit board 118.

그러나, 솔더 범프(116)가 용융되어 접합될 때, 솔더 범프(116) 간의 거리가 충분하지 않으면, 즉, 반도체 칩의 본딩 패드(102)가 일정 피치(Pitch) 이상의 거리를 확보하지 않으면 인접 솔더 범프(116) 간에 전기적인 쇼트(Short)가 발생하게 된다. 따라서, 상기 인접 솔더 범프(116) 간의 전기적인 쇼트를 방지하기 위하여 솔더 범프(116)의 높이는 낮추는 방법과 솔더 범프(116) 피치, 즉, 본딩 패드(102) 간의 간격을 늘리는 방법 등이 제안되었다.However, when the solder bumps 116 are melted and joined, the adjacent solder is not sufficient if the distance between the solder bumps 116 is not sufficient, that is, the bonding pads 102 of the semiconductor chip do not secure a distance over a certain pitch. An electrical short occurs between the bumps 116. Therefore, in order to prevent electrical short between the adjacent solder bumps 116, a method of lowering the height of the solder bumps 116 and increasing the pitch between the solder bumps 116, that is, the bonding pads 102, has been proposed. .

여기서, 상기 솔더 범프(116)의 높이를 낮추는 방법은 전기적인 쇼트를 방지하는 가장 좋은 방법이나 반도체 칩(100)과 인쇄회로 기판(118) 간의 접합 후, 반도체 칩(100)과 인쇄회로 기판(118) 간의 간격이 낮아 후속의 언더필(124) 형성 공정이 어려워지고 낮은 솔더 범프(116)의 높이로 인하여 솔더 접합의 신뢰성이 낮아지는 문제가 있다. Here, the method of lowering the height of the solder bump 116 is the best method for preventing electrical short or after the bonding between the semiconductor chip 100 and the printed circuit board 118, the semiconductor chip 100 and the printed circuit board ( The gap between the layers 118 is low, which makes the subsequent underfill 124 forming process difficult and the reliability of the solder joint is low due to the low height of the solder bumps 116.

그리고, 상기 솔더 범프(116) 피치를 늘리는 방법으로는 초기 반도체 칩(100)의 설계시부터 플립 칩 범프 피치를 고려하여 반도체 칩(100)의 본딩 패드(102) 간의 간격을 충분한 확보하거나, 기존의 본딩 패드(102)를 재배열하여 솔더 범프(116) 간의 간격을 늘려주는 방법이 있으나, 상기 전술한 방법은 반도체 칩(100) 디자인의 제한을 유발하여 반도체 칩(100) 사이즈의 증가 및 전기적인 특성의 열화와 같은 문제를 발생시키고, 후술한 방법은 재배열 방법이 별도로 필요하게 되어 개별 패키지의 제조 비용이 증가하게 된다. In addition, as a method of increasing the pitch of the solder bumps 116, the gap between the bonding pads 102 of the semiconductor chip 100 is sufficiently secured in consideration of the flip chip bump pitch from the initial design of the initial semiconductor chip 100, or the existing Rearrangement of the bonding pads 102 to increase the spacing between the solder bumps 116. However, the aforementioned method causes a limitation in the design of the semiconductor chip 100, thereby increasing the size of the semiconductor chip 100 and increasing the electrical Problems such as deterioration of the characteristic characteristics are generated, and the method described below requires a rearrangement method separately, thereby increasing the manufacturing cost of individual packages.

본 발명은 파인 피치를 가지는 플립 칩 패키지에서 패드 간의 전기적인 쇼트를 방지하여 패키지의 수율을 높이고, 반도체 칩 패드의 디자인 자유도를 높일 수 있는 반도체 패키지 및 그의 제조 방법을 제공한다. The present invention provides a semiconductor package and a method of manufacturing the same, which can increase the yield of the package by preventing electrical short between pads in a flip chip package having a fine pitch and increase the design freedom of the semiconductor chip pad.

일 실시예에 있어서, 반도체 패키지는, 상면에 다수의 본딩 패드와 보호막을 구비한 반도체 칩; 상기 반도체 칩의 본딩 패드 사이에 형성된 범프 가이드; 및 상기 본딩 패드 상에 형성된 씨드막을 포함한 솔더 범프;를 포함하며, 상기 씨드막을 포함한 솔더 범프는 상기 범프 가이드 보다 높거나 또는 동일한 높이로 형성된 것을 특징으로 한다.In one embodiment, a semiconductor package includes a semiconductor chip having a plurality of bonding pads and a protective film on an upper surface thereof; Bump guides formed between bonding pads of the semiconductor chip; And a solder bump including a seed film formed on the bonding pad, wherein the solder bump including the seed film is formed at a height higher than or equal to the bump guide.

삭제delete

상기 범프 가이드는 상기 솔더 범프의 측면에 형성된 라인 형태인 것을 특징으로 한다. The bump guide is in the form of a line formed on the side of the solder bump.

상기 범프 가이드는 상기 솔더 범프가 중앙에 위치하는 매트릭스 형태인 것을 특징으로 한다.The bump guide is characterized in that the solder bump is in the form of a matrix located in the center.

다른 실시예에 있어서, 반도체 패키지의 제조 방법은, 상면에 다수의 본딩 패드와 보호막이 형성된 반도체 칩 상에 상기 본딩 패드 사이의 보호막 일부분을 외부로 노출시키는 제1마스크패턴을 형성하는 단계; 상기 노출된 보호막 상에 절연물질 매립하여 범프 가이드를 형성하는 단계; 상기 제1마스크패턴을 제거하는 단계; 상기 본딩 패드 및 범프 가이드를 포함한 반도체 칩 상에 씨드막을 형성하는 단계; 상기 본딩 패드를 외부로 노출시키는 제2마스크패턴을 형성하는 단계; 상기 노출된 본딩 패드의 씨드막 상에 솔더 범프를 형성하는 단계; 및 상기 제2마스크패턴 및 그 하부의 씨드막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다. In another embodiment, a method of manufacturing a semiconductor package includes: forming a first mask pattern exposing a portion of a protective film between the bonding pads to an outside on a semiconductor chip having a plurality of bonding pads and a protective film formed on an upper surface thereof; Forming a bump guide by embedding an insulating material on the exposed passivation layer; Removing the first mask pattern; Forming a seed film on the semiconductor chip including the bonding pad and the bump guide; Forming a second mask pattern exposing the bonding pads to the outside; Forming a solder bump on the exposed seed film of the bonding pad; And removing the second mask pattern and the seed film under the second mask pattern.

상기 범프 가이드는 상기 씨드막을 포함한 솔더 범프의 높이와 동일하거나 또는 낮은 것을 특징으로 한다.The bump guide may be the same as or lower than the height of the solder bump including the seed layer.

상기 솔더 범프는 전해도금 공정으로 형성되는 것을 특징으로 한다.The solder bumps are formed by an electroplating process.

상기 범프 가이드는 상기 솔더 범프의 측면에 라인 형태로 형성하는 것을 특 징으로 한다.The bump guide may be formed in a line shape on the side of the solder bump.

상기 범프 가이드는 상기 솔더 범프가 중앙에 위치하도록 매트릭스 형태로 형성하는 것을 특징으로 한다.The bump guide may be formed in a matrix so that the solder bumps are located at the center.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도 및 사시도이다.2 is a cross-sectional view and a perspective view of a semiconductor package according to an embodiment of the present invention.

도시된 바와 같이, 본 발명의 실시예에 따른 반도체 패키지는 상면에 다수의 본딩 패드(202)와 보호막(204)을 구비한 반도체 칩(200)의 본딩 패드(202) 사이에 형성된 보호막(204) 상에 범프 가이드(206)가 형성되어 있고, 상기 본딩 패드(202) 상에는 씨드막(208)을 포함한 솔더 범프(212)가 형성되어 있다. As shown, the semiconductor package according to the embodiment of the present invention has a protective film 204 formed between the bonding pad 202 of the semiconductor chip 200 having a plurality of bonding pads 202 and the protective film 204 on the upper surface. A bump guide 206 is formed on the solder pad, and a solder bump 212 including the seed film 208 is formed on the bonding pad 202.

여기서, 상기 범프 가이드(206)는 씨드막(208)을 포함한 솔더 범프(212)의 높이보다 낮거나 또는 동일한 높이로 가진다. 그리고, 상기 범프 가이드(206)는 상기 솔더 범프(212)의 측면으로 라인 형태 또는 상기 솔더 범프(212)를 중앙에 위치시킨 매트릭스 형태를 가진다. Here, the bump guide 206 has a height lower than or equal to the height of the solder bump 212 including the seed film 208. In addition, the bump guide 206 may have a line shape or a matrix shape in which the solder bumps 212 are positioned at the center of the solder bumps 212.

따라서, 미세 피치 플립 칩 본딩 공정에서 솔더 범프들 간에 발생할 수 있는 전기적인 쇼트 등의 문제를 방지하기 위하여 솔더 범프들 간에 범프 가이드를 형성하여 패키지를 형성함으로써 높은 수율을 얻을 수 있고, 범프 가이드의 형성으로 반도체 칩의 본딩 패드 피치 간의 거리 제한을 완화시킴으로써 반도체 칩 설계의 디자인 자유도를 향상시킬 수 있다. Therefore, in order to prevent problems such as electrical shorts that may occur between the solder bumps in the fine pitch flip chip bonding process, a bump guide may be formed between the solder bumps to form a package, thereby obtaining a high yield. Accordingly, the design freedom of the semiconductor chip design can be improved by mitigating the distance limitation between the bonding pad pitches of the semiconductor chip.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위하여 도시한 공정별 단면도이다.3A through 3E are cross-sectional views illustrating processes of the semiconductor package according to the embodiment of the present invention.

도 3a를 참조하면, 상면에 다수의 본딩 패드(302)와 상기 본딩 패드(302) 사이에 반도체 칩을 보호하기 위한 보호막(304)이 형성되어 있는 반도체 칩(300) 상에 상기 보호막(304)의 일부분이 외부로 노출되도록 제1마스크패턴(330)을 형성한다.Referring to FIG. 3A, a passivation layer 304 is formed on a semiconductor chip 300 on which a plurality of bonding pads 302 and a passivation layer 304 are formed between the bonding pads 302 to protect the semiconductor chip. The first mask pattern 330 is formed so that a portion of the portion is exposed to the outside.

도 3b를 참조하면, 상기 제1마스크패턴(미도시)이 형성된 웨이퍼(300) 상에 절연물질을 도포 또는 증착한 후, 상기 제1마스크패턴(미도시)을 제거하여 상기 보호막(304) 상에 일정 높이를 갖는 범프 가이드(Bump Guide : 306)를 형성한다. 이때, 상기 범프 가이드(306)는 후속 공정에서 형성될 씨드막을 포함한 솔더 범프의 높이보다 낮거나 동일한 높이로 형성된다. Referring to FIG. 3B, an insulating material is coated or deposited on the wafer 300 on which the first mask pattern (not shown) is formed, and then the first mask pattern (not shown) is removed to form the protective layer 304. A bump guide 306 having a constant height is formed in the. In this case, the bump guide 306 is formed at a height lower than or equal to a height of the solder bump including the seed film to be formed in a subsequent process.

그리고, 상기 범프 가이드(306)는 상기 보호막(304) 상에 본딩 패드(302)의 측면으로 라인 형태 또는 상기 본딩 패드(302)를 중앙에 위치시키는 매트릭스의 형태로 형성한다.The bump guide 306 is formed on the passivation layer 304 in the form of a line toward the side of the bonding pad 302 or a matrix in which the bonding pad 302 is positioned at the center.

도 3c를 참조하면, 상기 범프 가이드(306)가 형성된 반도체 칩(300) 상에 전해도금 공정을 진행하기 위한 금속 씨드막(308)을 형성한다. 그런 다음, 상기 반도체 칩(300) 상에 본딩 패드(302)가 외부로 노출되도록 포토레지스트(Photoresist)로 제2마스크패턴(310)을 형성한다. Referring to FIG. 3C, a metal seed film 308 is formed on the semiconductor chip 300 on which the bump guide 306 is formed to perform an electroplating process. Next, a second mask pattern 310 is formed of a photoresist on the semiconductor chip 300 to expose the bonding pads 302 to the outside.

도 3d를 참조하면, 상기 제2마스크패턴(310)이 형성된 웨이퍼(300)에 전기 도금 공정을 진행하여 상기 외부로 노출된 본딩 패드(302) 상에 솔더 범프(312)를 형성시킨다. 여기서, 상기 솔더 범프(312)의 높이는 후속 플립 칩 본딩 공정에서 반도체 칩(300)과 인쇄회로 기판을 접착시키는 열압착 공정의 조건 등을 고려하여 결정된다. Referring to FIG. 3D, a solder bump 312 is formed on the externally exposed bonding pad 302 by performing an electroplating process on the wafer 300 on which the second mask pattern 310 is formed. Here, the height of the solder bump 312 is determined in consideration of the conditions of the thermocompression bonding process for bonding the semiconductor chip 300 and the printed circuit board in a subsequent flip chip bonding process.

도 3e를 참조하면, 상기 제2마스크패턴(미도시) 및 그 하부에 형성되어 있던 금속 씨드막(308)을 제거하여 미세 피치를 가지는 반도체 패키지의 형성을 완료한다. Referring to FIG. 3E, the formation of the semiconductor package having a fine pitch is removed by removing the second mask pattern (not shown) and the metal seed layer 308 formed thereunder.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 미세 피치 플립 칩 본딩 공정에서 솔더 범프들 간에 발생할 수 있는 전기적인 쇼트 등의 문제를 방지하기 위하여 솔더 범프들 간에 범프 가이드를 형성하여 패키지를 형성함으로써 높은 수율을 얻을 수 있고, 범프 가이드의 형성으로 반도체 칩의 본딩 패드 피치 간의 거리 제한을 완화시킴으로써 반도체 칩 설계의 디자인 자유도를 향상시킬 수 있다. As described above, the present invention can obtain a high yield by forming a package by forming a bump guide between the solder bumps in order to prevent problems such as electrical shorts that may occur between the solder bumps in the fine pitch flip chip bonding process. In addition, it is possible to improve the degree of freedom in designing the semiconductor chip design by easing the distance limitation between the bonding pad pitches of the semiconductor chip by forming the bump guide.

Claims (9)

삭제delete 상면에 다수의 본딩 패드와 보호막을 구비한 반도체 칩;A semiconductor chip having a plurality of bonding pads and a passivation layer on an upper surface thereof; 상기 반도체 칩의 본딩 패드 사이에 형성된 범프 가이드; 및Bump guides formed between bonding pads of the semiconductor chip; And 상기 본딩 패드 상에 형성된 씨드막을 포함한 솔더 범프;를 포함하며, A solder bump including a seed film formed on the bonding pads; 상기 씨드막을 포함한 솔더 범프는 상기 범프 가이드 보다 높거나 또는 동일한 높이로 형성된 것을 특징으로 하는 반도체 패키지.The solder bump including the seed film is formed of a height higher than or equal to the bump guide. 제 2 항에 있어서, The method of claim 2, 상기 범프 가이드는 상기 솔더 범프의 측면에 형성된 라인 형태인 것을 특징으로 하는 반도체 패키지.The bump guide is a semiconductor package, characterized in that the line shape formed on the side of the solder bump. 제 2 항에 있어서, The method of claim 2, 상기 범프 가이드는 상기 솔더 범프가 중앙에 위치하는 매트릭스 형태인 것을 특징으로 하는 반도체 패키지.The bump guide is a semiconductor package, characterized in that the solder bump is in the form of a matrix located in the center. 상면에 다수의 본딩 패드와 보호막이 형성된 반도체 칩 상에 상기 본딩 패드 사이의 보호막 일부분을 외부로 노출시키는 제1마스크패턴을 형성하는 단계;Forming a first mask pattern exposing a portion of the passivation layer between the bonding pads to the outside on a semiconductor chip having a plurality of bonding pads and a passivation layer formed on an upper surface thereof; 상기 노출된 보호막 상에 절연물질 매립하여 범프 가이드를 형성하는 단계;Forming a bump guide by embedding an insulating material on the exposed passivation layer; 상기 제1마스크패턴을 제거하는 단계;Removing the first mask pattern; 상기 본딩 패드 및 범프 가이드를 포함한 반도체 칩 상에 씨드막을 형성하는 단계;Forming a seed film on the semiconductor chip including the bonding pad and the bump guide; 상기 본딩 패드를 외부로 노출시키는 제2마스크패턴을 형성하는 단계;Forming a second mask pattern exposing the bonding pads to the outside; 상기 노출된 본딩 패드의 씨드막 상에 솔더 범프를 형성하는 단계; 및 Forming a solder bump on the exposed seed film of the bonding pad; And 상기 제2마스크패턴 및 그 하부의 씨드막을 제거하는 단계;를Removing the second mask pattern and a seed layer under the second mask pattern; 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.The manufacturing method of the semiconductor element characterized by including. 제 5 항에 있어서,The method of claim 5, wherein 상기 범프 가이드는 상기 씨드막을 포함한 솔더 범프의 높이와 동일하거나 또는 낮은 것을 특징으로 하는 반도체 소자의 제조 방법.The bump guide is a semiconductor device manufacturing method, characterized in that the same or lower than the height of the solder bump including the seed film. 제 5 항에 있어서,The method of claim 5, wherein 상기 솔더 범프는 전해도금 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The solder bump is a method of manufacturing a semiconductor device, characterized in that formed by the electroplating process. 제 5 항에 있어서, The method of claim 5, wherein 상기 범프 가이드는 상기 솔더 범프의 측면에 라인 형태로 형성하는 것을 특 징으로 하는 반도체 패키지의 제조 방법.The bump guide is a semiconductor package manufacturing method, characterized in that formed in the form of a line on the side of the solder bump. 제 5 항에 있어서, The method of claim 5, wherein 상기 범프 가이드는 상기 솔더 범프가 중앙에 위치하도록 매트릭스 형태로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The bump guide is a semiconductor package manufacturing method, characterized in that formed in a matrix form so that the solder bump is located in the center.
KR1020060138507A 2006-12-29 2006-12-29 Semiconductor package and manufacturing method of the same KR100855268B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060138507A KR100855268B1 (en) 2006-12-29 2006-12-29 Semiconductor package and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060138507A KR100855268B1 (en) 2006-12-29 2006-12-29 Semiconductor package and manufacturing method of the same

Publications (2)

Publication Number Publication Date
KR20080062566A KR20080062566A (en) 2008-07-03
KR100855268B1 true KR100855268B1 (en) 2008-09-01

Family

ID=39814688

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060138507A KR100855268B1 (en) 2006-12-29 2006-12-29 Semiconductor package and manufacturing method of the same

Country Status (1)

Country Link
KR (1) KR100855268B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07302967A (en) * 1994-04-28 1995-11-14 Hirayama Chiyoukokushiyo:Kk Formation method of bump by metal plating
JPH08255798A (en) * 1995-03-16 1996-10-01 Fujitsu Ltd Formation of bump
JPH10335527A (en) 1997-05-30 1998-12-18 Nec Corp Semiconductor device, mounting method of semiconductor device and manufacture thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07302967A (en) * 1994-04-28 1995-11-14 Hirayama Chiyoukokushiyo:Kk Formation method of bump by metal plating
JPH08255798A (en) * 1995-03-16 1996-10-01 Fujitsu Ltd Formation of bump
JPH10335527A (en) 1997-05-30 1998-12-18 Nec Corp Semiconductor device, mounting method of semiconductor device and manufacture thereof

Also Published As

Publication number Publication date
KR20080062566A (en) 2008-07-03

Similar Documents

Publication Publication Date Title
US7382049B2 (en) Chip package and bump connecting structure thereof
US6607942B1 (en) Method of fabricating as grooved heat spreader for stress reduction in an IC package
US7327018B2 (en) Chip package structure, package substrate and manufacturing method thereof
US9117770B2 (en) Semiconductor device
US20050258544A1 (en) Substrate for solder joint
US7638881B2 (en) Chip package
JP4110189B2 (en) Semiconductor package
KR20000042664A (en) Multi chip package
JP2011142185A (en) Semiconductor device
US7407833B2 (en) Process for fabricating chip package structure
US20070023925A1 (en) Semiconductor element with conductive bumps and fabrication method thereof
TWI300261B (en) Chip package structur
JP2011166081A (en) Semiconductor device, semiconductor package, interposer, method of manufacturing semiconductor device, and method of manufacturing interposer
KR101740878B1 (en) Semiconductor device
US7595268B2 (en) Semiconductor package having re-distribution lines for supplying power and a method for manufacturing the same
KR100855268B1 (en) Semiconductor package and manufacturing method of the same
KR100693207B1 (en) Image sensor package by using flip chip technique and fabrication method thereof
US20160064316A1 (en) Package substrate with improved reliability
US20230317590A1 (en) Semiconductor package
US20220181274A1 (en) Hybrid semiconductor device and electronic device
JP2011061055A (en) Method of manufacturing semiconductor device
KR101046377B1 (en) Printed circuit board for semiconductor package and manufacturing method thereof
KR100833593B1 (en) Method for fabricating flip chip package
CN114023708A (en) Semiconductor packaging structure
KR100780696B1 (en) Manufacturing method of wafer level package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee