KR20210073732A - 디스플레이를 위한 시스템 - Google Patents

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장영욱
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Abstract

본 발명은 DRD(Double Rate Driving, 이하 "DRD"라 함) 방식으로 화소들을 구동하는 디스플레이를 위한 시스템을 개시하며, 상기 시스템은, 데이터 패킷 및 락 신호를 제공하는 타이밍 컨트롤러; 및 상기 데이터 패킷의 디스플레이 데이터 및 클럭을 복원하고, 상기 클럭을 이용하여 상기 디스플레이 데이터에 대응하는 소스 신호를 출력하는 복수 개의 드라이버;를 구비하고, 상기 락 신호가 상기 복수 개의 드라이버를 경유하여 상기 타이밍 컨트롤러로 피드백되며; 상기 각 드라이버는 상기 락 신호에 복원된 상기 클럭에 대한 정보를 업데이트한 내부 락 신호를 다음 순서로 출력하고; 상기 복수 개의 드라이버 각각은 저전력 모드로 동작될 수 있다.

Description

디스플레이를 위한 시스템{SYSTEM FOR DISPLAY}
본 발명은 디스플레이를 위한 시스템에 관한 것으로서, 보다 상세하게는 DRD(Double Rate Driving, 이하 "DRD"라 함) 방식으로 화소들을 구동하는 디스플레이를 위한 시스템에 관한 것이다.
최근, 디스플레이 시스템은 DRD 방식으로 화면을 구동하는 기술을 적용하고 있다.
DRD 방식으로 화면을 구동하기 위하여, 디스플레이 패널은 데이터 라인에 시분할 방식으로 데이터를 공급받는 렌더링(Rendering) 구조를 갖는다. 예시적으로, 디스플레이 패널은 한 쌍의 픽셀이 데이터 라인을 사이에 두고 좌우로 배치되며, 한 쌍의 픽셀이 이들 사이에 위치한 데이터 라인을 공유하는 DRD 구조를 가질 수 있다.
상기한, DRD 방식의 디스플레이 시스템은 디스플레이 패널의 데이터 라인의 수를 줄일 수 있으며, 적은 수의 데이터 라인으로 양질의 수평 해상도를 구현할 수 있다.
대체로, 디스플레이 시스템은 디스플레이 패널을 구동하기 위하여 복수 개의 드라이버를 포함하며, 각 드라이버는 할당된 수평 영역의 데이터 라인들에 소스 신호들을 구동하도록 구성된다.
DRD 구조의 디스플레이 패널을 채용하는 경우, 디스플레이 시스템의 구성에 필요한 드라이버의 수는 적은 수의 데이터 라인에 대응하여 감소된다.
타이밍 컨트롤러는 디스플레이 패널에 디스플레이 데이터를 랜더링하기 위하여 디스플레이 데이터의 정렬 순서를 결정하여야 한다. 그리고, 드라이버는 데이터 패킷에서 디스플레이 데이터를 복원하며, 복원된 디스플레이 데이터를 정렬 순서에 맞게 데이터 라인에 시분할 방식으로 분배하도록 설계될 필요가 있다.
특히, 드라이버는 디스플레이 데이터를 시분할 방식으로 분배하기 위한 래치 구조를 갖도록 설계될 필요가 있다. 상기한 드라이버의 래치 구조는 EMI 발생을 줄일 수 있고 적은 부품을 갖도록 설계될 필요가 있다.
한편, 디스플레이 시스템은 동영상이나 정지 영상 등 다양한 패턴의 화면을 표현할 수 있으며, 드라이버는 고해상도를 구현할수록 고주파 동작이 요구되며 전력 소모가 증가한다.
드라이버는 동일한 패턴을 유지하는 정지 영상을 표시하는 경우 수평 주기 단위로 반복되는 동일한 패턴의 수평 데이터에 대응한 소스 신호들을 반복하여 출력할 수 있다.
이 경우, 드라이버는 불필요한 동작을 비활성화하는 저전력 동작을 수행함으로써 전력 소모를 줄이도록 설계될 필요가 있다.
또한, DRD 구조의 디스플레이 패널에 화면을 표시하는 경우, 드라이버는 저전력 동작을 보장하면서 DRD 방식으로 디스플레이 데이터를 데이터 라인에 시분할 방식으로 분배할 수 있는 래치 구조를 갖도록 설계될 필요가 있다.
본 발명의 목적은 DRD 방식에 의해 디스플레이 데이터를 시분할 방식으로 분배하는 래치 구조를 갖는 구동 장치를 구비한 디스플레이를 위한 시스템을 제공함에 있다.
본 발명의 다른 목적은 DRD 방식으로 디스플레이 데이터를 분배하며, EMI 발생을 줄일 수 있고 적은 부품을 갖는 구동 장치를 구비한 디스플레이를 위한 시스템을 제공함에 있다.
본 발명의 또다른 목적은 DRD 방식으로 디스플레이 데이터를 분배하며, 정지 영상과 같이 반복되는 동일한 패턴의 수평 데이터를 저전력 모드로 처리하기 위한 구동 장치를 구비한 디스플레이를 위한 시스템을 제공함에 있다.
본 발명의 또다른 목적은 하나의 데이터 라인을 좌측의 두 개의 픽셀과 우측의 두 개의 픽셀이 공유하는 DRD 구조의 디스플레이 패널에 대응하여 디스플레이 데이터를 시분할 방식으로 분배하는 래치 구조를 갖는 구동 장치를 구비한 디스플레이를 위한 시스템을 제공함에 있다.
본 발명의 또다른 목적은 하나의 데이터 라인을 좌우의 한 쌍의 픽셀이 공유하는 DRD 구조의 디스플레이 패널에 대응하여 디스플레이 데이터를 시분할 방식으로 분배하는 래치 구조를 갖는 구동 장치를 구비한 디스플레이를 위한 시스템을 제공함에 있다.
본 발명의 또다른 목적은 DRD 방식에 의해 디스플레이 데이터를 시분할 방식으로 분배하는 래치 구조를 갖는 디스플레이를 위한 구동 장치에 저전력 모드를 제공하며, 저전력 모드에 의해 구동 장치의 전력 소모를 절감함에 있다.
본 발명의 디스플레이를 위한 시스템은, 데이터 패킷 및 락 신호를 제공하는 타이밍 컨트롤러; 및 상기 데이터 패킷의 디스플레이 데이터 및 클럭을 복원하고, 상기 클럭을 이용하여 상기 디스플레이 데이터에 대응하는 소스 신호를 출력하는 복수 개의 드라이버;를 구비하고, 상기 락 신호가 상기 복수 개의 드라이버를 경유하여 상기 타이밍 컨트롤러로 피드백되며; 상기 복수 개의 드라이버 각각은 저전력 모드로 동작될 수 있으며; 그리고, 상기 저전력 모드로 진입하는 제1 드라이버는 제1 수평 주기의 제1 수평 데이터 및 상기 제1 수평 주기보다 한 주기 빠른 제2 수평 주기의 제2 수평 데이터를 복원 및 래치한 후 상기 디스플레이 데이터 및 상기 클럭의 복원을 중지하고, 상기 내부 락 신호 대신 상기 락 신호를 바이패스함을 특징으로 한다.
본 발명에 의한 디스플레이를 위한 시스템에서, 구동 장치는 DRD 방식에 의해 디스플레이 데이터를 시분할 방식으로 분배하는 래치 구조를 가짐으로써 DRD 구조의 디스플레이 패널을 구동할 수 있다.
또한, 본 발명에 의한 디스플레이를 위한 시스템에서, 구동 장치는 본 발명의 DRD 방식으로 디스플레이 데이터를 래치할 때 수평 데이터의 업데이트 횟수를 최소화할 수 있으며, 그 결과 EMI 발생을 줄일 수 있고 적은 부품으로 래치 구조를 구현할 수 있는 이점이 있다.
또한, 본 발명에 의한 디스플레이를 위한 시스템에서, 구동 장치는 정지 영상과 같이 반복되는 동일한 패턴에 대응하여 저전력 모드를 수행하며, 저전력 모드에서 래치된 수평 데이터를 이용하여 DRD 방식으로 디스플레이 데이터를 분배함으로써 전력 소모를 줄일 수 있는 이점이 있다.
또한, 본 발명에 의한 디스플레이를 위한 시스템에서, 구동 장치는 하나의 데이터 라인을 좌측의 두 개의 픽셀과 우측의 두 개의 픽셀이 공유하는 DRD 구조 또는 하나의 데이터 라인을 좌우의 한 쌍의 픽셀이 공유하는 DRD 구조에 대응하여 저전력 모드를 제공할 수 있는 이점이 있다.
또한, 본 발명에 의하면 구동 장치가 저전력 모드를 수행하고, 저전력 모드의 경우 구동 장치가 디스플레이 데이터 및 클럭의 복원없이 래치된 수평 데이터를 이용하여 소스 신호를 출력하며, 락 신호를 바이패스시킴으로써, 구동 장치의 전력 소모를 절감할 수 있는 이점이 있다.
도 1은 본 발명의 구동 장치의 실시예가 적용된 디스플레이를 위한 시스템을 예시한 블록도.
도 2는 저전력 모드를 설명하기 위한 구동 장치와 디스플레이 패널 간의 구성을 설명하는 블록도.
도 3은 저전력 모드에 대응한 데이터 패킷을 설명하는 파형도.
도 4는 본 발명의 디스플레이를 위한 구동 장치의 바람직한 실시예를 예시한 블록도.
도 5는 도 4의 실시예의 동작을 설명하기 위한 파형도.
도 6은 도 5의 동작에 의해 래치되는 제1 수평 데이터와 제2 수평 데이터를 예시한 표.
도 7은 도 5의 동작을 위해 제1 선택 신호, 제2 선택 신호 및 디지털 아날로그 컨버터들에 업데이트되는 데이터를 예시한 표.
도 8은 도 5의 동작에 의한 렌더링 결과를 예시한 도면.
도 9는 도 4의 실시예의 다른 동작을 설명하기 위한 파형도.
도 10은 도 9의 동작에 의해 래치되는 제1 수평 데이터와 제2 수평 데이터를 예시한 표.
도 11은 도 9의 동작을 위해 제1 선택 신호, 제2 선택 신호 및 디지털 아날로그 컨버터들에 업데이트되는 데이터를 예시한 표.
도 12는 도 9의 동작에 의한 렌더링 결과를 예시한 도면.
본 발명의 디스플레이를 위한 시스템은 도 1과 같이 예시될 수 있다. 그리고, 본 발명의 시스템 의해 디스플레이 패널에 구동되는 상태는 도 2를 참조하여 설명될 수 있다.
본 발명의 시스템을 위한 구동 장치는 드라이버로 이해될 수 있으며, 이하 드라이버로 기재한다.
도 1 및 도 2를 참조하면, 화면을 디스플레이를 위한 시스템은 타이밍 컨트롤러(10)와 복수 개의 드라이버(20, 30, 40)를 포함하며, 디스플레이 패널(50)이 복수 개의 드라이버(20, 30, 40)의 소스 신호들 Sout1~Sout3을 수신하여 화면을 표시하도록 구성된다.
본 발명에 의해 실시되는 복수 개의 드라이버(20, 30, 40)는 각각 노멀 모드와 저전력 모드로 동작될 수 있다.
각 드라이버(20, 30, 40)는 노멀 모드인 경우 디스플레이 데이터 및 클럭을 복원하며 동영상과 같이 패턴의 변화가 발생하는 화면을 표시하고, 저전력 모드인 경우 디스플레이 데이터 및 클럭을 복원하는 일부 동작을 중지하는 저전력 상태로 설정되며 정지 영상과 같이 수평 주기 단위로 동일한 패턴이 반복되는 화면을 표시한다.
각 드라이버(20, 30, 40)는 한 프레임 전체에 대하여 노멀 모드로 화면을 표시하거나, 한 프레임 전체에 대하여 저전력 모드로 화면을 표시하거나, 한 프레임 중 일부 연속하는 수평 라인들에 대하여 노멀 모드로 화면을 표시하고 나머지 연속하는 수평 라인들에 대하여 저전력 모드로 화면을 표시할 수 있다.
각 드라이버(20, 30, 40)는 상술한 바와 같이 독립적으로 노멀 모드 또는 저전력 모드로 구동될 수 있으며, 저전력 모드에 대응하여 자신이 담당한 디스플레이 패널(50)의 영역을 블랙이나 화이트 또는 특정 색상으로 동일하게 표시하도록 동작될 수 있다.
도 2의 디스플레이 패널(50)에서, NP 영역은 노멀 모드에 의해 표현되는 영역을 의미하고, LP 영역은 저전력 모드에 의해 표현되는 영역을 의미한다.
도 1 및 도 2를 참조하여 본 발명의 실시예를 보다 상세히 설명한다.
타이밍 컨트롤러(10)는 내부에서 각 수평 주기의 컨트롤 데이터와 수평 데이터를 포함하는 데이터 패킷 EPI를 구성하여 출력하며, 저전력 모드가 개시되는 수평 주기의 컨트롤 데이터에 저전력 모드의 인에이블을 위한 저전력 정보를 포함시킨다
타이밍 컨트롤러(10)는 데이터 패킷 EPI와 별도의 신호 라인들을 통하여 락 신호 LK 및 제어 신호 L2 L3, L4를 출력하도록 구성된다.
타이밍 컨트롤러(10)는 락 신호 LK를 드라이버(20)로 제공하고 드라이버들(20, 30, 40)을 순차적으로 경유한 락 신호 LK를 드라이버(40)로부터 수신하도록 구성된다.
그리고, 타이밍 컨트롤러(10)는 모드 제어 신호, 선택 신호들 및 락 제어 신호를 각각 포함하는 제어 신호 L2, L3, L4를 각 드라이버(20, 30, 40)로 제공하도록 구성된다.
구체적으로, 제어 신호 L2는 모드 제어 신호 LPC2, 선택 신호 SE2 및 락 제어 신호 LS2를 포함한다. 제어 신호 L3는 모드 제어 신호 LPC3, 선택 신호 SE3 및 락 제어 신호 LS3을 포함한다. 그리고, 제어 신호 L4는 모드 제어 신호 LPC4, 선택 신호 SE4 및 락 제어 신호 LS4를 포함한다. 이 중, 선택 신호 SE2, SE3, SE4는 각각 도 4에서 후술되는 선택 신호들 SEL1, SEL2을 포함한다.
모드 제어 신호들 LPC2~LPC4는 저전력 모드가 종료되는 시점을 해당 드라이버에 알리기 위하여 저전력 모드의 웨이크업 시점에 인에이블 레벨로 천이되도록 출력된다.
선택 신호들 SE2~SE4는 저전력 모드 중에 출력되며, 각 드라이버(20, 30, 40)에 래치되는 디스플레이 데이터의 분배를 제어하기 위한 것이며, 도 4에서 후술되는 각 선택 신호들 SE2~SE4의 선택 신호들 SEL1, SEL2은 특정 픽셀 데이터가 디스플레이 패널(50)에 렌더링되는 위치를 결정하기 위한 주기적으로 변화되는 값을 가질 수 있다.
락 제어 신호 LPC2~LPC4는 저전력 모드로 동작하는 드라이버가 락 신호 LK를 바이패스하도록 제어하기 위한 것이며, 저전력 모드 중 인에이블 레벨을 유지한다.
한편, 드라이버(20, 30, 40)는 디스플레이 패널(50)의 미리 할당된 영역에 소스 신호 Sout1~Sout3을 출력하도록 구성된다.
각 드라이버(20, 30, 40)는 데이터 패킷 EPI을 수신하며, 노멀 모드에서 데이터 패킷 EPI의 컨트롤 데이터, 디스플레이 데이터 및 클럭을 복원하고, 클럭을 이용하여 디스플레이 데이터에 대응하는 소스 신호를 출력한다.
그리고, 각 드라이버(20, 30, 40)는 저전력 모드에서 데이터 패킷 EPI의 1 수평 주기의 제1 수평 데이터 및 제1 수평 주기보다 한 주기 빠른 제2 수평 주기의 제2 수평 데이터를 복원 및 래치한 후 컨트롤 데이터, 디스플레이 데이터 및 클럭의 복원을 중지하고, 래치된 제1 수평 데이터 및 제2 수평 데이터에 대응하는 소스 신호를 출력한다.
각 드라이버(20, 30, 40)는 컨트롤 데이터의 저전력 정보에 의해 저전력 모드로 진입할 수 있다.
상기한 노멀 모드 및 저전력 모드에 대응하여, 드라이버(20)는 소스 신호 Sout1을 출력하고, 드라이버(30)는 소스 신호 Sout2를 출력하며, 드라이버(40)는 소스 신호 Sout3을 출력한다.
디스플레이 패널(50)은 영역 별로 해당하는 소스 신호들 Sout1~Sout3을 수신하며 화면을 표시한다.
또한, 드라이버(20, 30, 40)는 타이밍 컨트롤러(10)에서 제공되는 락 신호 LK를 순차적으로 전달하고, 마지막 순서의 드라이버(40)가 락 신호 LK를 타이밍 컨트롤러(10)에 피드백하도록 구성된다.
노멀 모드에서, 각 드라이버(20, 30, 40)는 타이밍 컨트롤러(10) 또는 앞선 순서의 드라이버로부터 수신된 락 신호 LK에 내부에서 복원된 클럭에 대한 정보를 업데이트한 내부 락 신호 LKi를 생성하고, 락 신호 LK와 내부 락 신호 LKi 중 하나를 다음 순서로 전달하도록 구성된다.
드라이버들(20, 30, 40) 중 저전력 모드로 진입한 드라이버는 클럭 신호를 복원하지 않기 때문에 앞 순서에서 전달된 락 신호 LK를 다음 순서로 바이패스하도록 구성된다.
드라이버(20)는 클럭 데이터 복원 회로(22), 멀티플렉서(24) 및 구동 회로(26)를 포함하고, 드라이버(30)는 클럭 데이터 복원 회로(32), 멀티플렉서(34) 및 구동 회로(36)를 포함하며, 드라이버(40)는 클럭 데이터 복원 회로(42), 멀티플렉서(44) 및 구동 회로(46)를 포함한다.
각 드라이버(20, 30, 40)는 복원 회로, 구동 회로 및 멀티플렉서가 동일한 구조로 조합된 것으로 이해될 수 있다. 각 드라이버(20, 30, 40)에 이용되는 신호들 중, 내부 락 신호 LKi, 클럭 CLK 및 디스플레이 데이터 DAT는 각 드라이버(20, 30, 40)에 동일한 인용 부호로 표시하며. 모드 제어 신호, 선택 신호들, 락 제어 신호 및 소스 신호는 각 드라이버(20, 30, 40) 별로 구분되는 인용부호로 표시한다.
이하, 드라이버(30)의 구성 및 동작을 설명하며, 드라이버(20, 40)의 구성 및 동작 설명은 드라이버(30)를 참조하여 이해될 수 잇으므로 중복 설명은 생략한다.
먼저, 클럭 데이터 복원 회로(32)는 데이터 패킷 EPI, 모드 제어 신호 LPC3, 앞선 순서의 드라이버(20)로부터 제공되는 락 신호 LK를 수신한다.
노멀 모드에서, 클럭 데이터 복원 회로(32)는 데이터 패킷 EPI에서 컨트롤 데이터, 디스플레이 데이터 DAT 및 클럭 CLK을 수평 주기 단위로 복원하고, 디스플레이 데이터 DAT 및 클럭 CLK을 구동 회로(26)에 제공한다.
그리고, 클럭 데이터 복원 회로(32)는 수평 주기 단위로 내부에서 복원된 클럭 CLK의 정상 여부를 판단한 정보를 생성하고, 외부의 락 신호 LK 즉 앞선 순서의 드라이버(20)로부터 수신된 락 신호 LK에 클럭 CLK의 정상 여부를 판단한 정보를 업데이트한 내부 락 신호 LKi를 생성 및 출력한다.
클럭 데이터 복원 회로(32)는 복원된 디스플레이 데이터 DAT의 수평 주기 단위의 컨트롤 데이터에 저전력 모드의 인에이블을 위한 저전력 정보가 포함되어 있는지 판단한다.
복원된 디스플레이 데이터 DAT는 매 수평 주기에 해당하는 매 수평 라인 기간에 컨트롤 정보를 포함하는 컨트롤 데이터 기간, 수평 데이터를 포함하는 수평 데이터 기간 및 클럭 정보를 포함하는 클럭 트레이닝 기간을 포함하며, 컨트롤 데이터 기간의 컨트롤 정보는 일부의 비트들로써 저전력 정보를 표현하도록 구성될 수 있다. 이때, 저전력 정보는 1비트 또는 2비트로 구성될 수 있다.
클럭 데이터 복원 회로(32)는 컨트롤 데이터에 저전력 모드의 인에이블을 위한 저전력 정보가 포함된 경우, 저전력 모드 진입을 인식하고 저전력 정보가 포함된 수평 주기의 수평 데이터와 클럭을 복원한 후 저전력 모드로 진입하고 그 후 컨트롤 데이터, 디스플레이 데이터 DAT 및 클럭 CLK의 복원을 중지한다.
클럭 데이터 복원 회로(32)는 두 수평 주기 즉 후술하는 제1 수평 주기 및 제2 수평 주기의 저전력 정보들을 연산함으로써 저전력 모드 진입을 인식할 수 있다.
도 3을 참조하여, 데이터 패킷 EPI의 구조와 저전력 정보에 대해 보다 구체적으로 설명한다.
데이터 패킷 EPI는 수직 블랭크(VB)에 의해 구분되는 프레임 기간을 포함하며, 하나의 프레임 기간에는 디스플레이 패널(50)에 하나의 화면(프레임)을 표시하기 위한 프레임 데이터가 포함된다.
도 3의 경우, 첫째 프레임 기간은 노멀 모드에 의해 표현되는 NP 영역을 형성하기 위한 프레임 데이터를 포함하며, 이에 대응하여 드라이버들(20, 30, 40)은 모두 노멀 모드로 동작하며 NP 영역을 표현하기 위한 소스 신호들 Sout1~Sout3을 출력한다. 그러나, 둘째 프레임 기간은 노멀 모드에 의해 표현되는 NP 영역, 저전력 모드에 의해 표현되는 LP 영역 및 노멀 모드에 의해 표현되는 NP 영역을 형성하기 위한 프레임 데이터를 포함하며, 이에 대응하여 드라이버들(20, 40)은 노멀 모드로 동작하며 NP 영역을 표현하기 위한 소스 신호들 Sout1, Sout3을 출력하고, 드라이버(30)는 저전력 모드로 동작하며 LP 영역을 표혐하기 위한 소스 신호 Sout를 출력한다. 둘째 프레임 기간은 도 2의 디스플레이 패널(50)을 참조하여 이해될 수 있다.
하나의 프레임은 디스플레이 패널(50)의 해상도에 따라 결정되는 복수 개의 수평 라인을 포함한다. 그러므로, 하나의 프레임 기간에는 복수의 수평 라인 기간들이 포함된다. 각 수평 라인 기간의 데이터는 수평 라인 데이터로 칭할 수 있다.
각 수평 라인 기간에는 컨트롤 데이터가 포함된 컨트롤 데이터 기간 CTR, 수평 데이터가 포함된 수평 데이터 기간 및 클럭 정보가 포함된 클럭 트레이닝 기간 CT이 포함된다. 즉, 수평 라인 데이터에는 컨트롤 데이터, 수평 데이터 및 클럭 정보가 포함되는 것으로 이해될 수 있다.
도 3에서, NP 영역의 수평 라인 기간에 포함된 수평 데이터 기간은 RGB로 표시할 수 있다.
NP 영역의 표현을 위한 수평 라인 데이터를 수신하는 드라이버는 노멀 모드로 동작한다. 즉, 드라이버는 수평 라인 기간 단위로 컨트롤 데이터, 디스플레이 데이터 DAT 및 클럭 CLK을 복원하며, 컨트롤 데이터 및 클럭 CLK를 이용하여 디스플레이 데이터 DAT에 대응하는 소스 신호를 출력한다.
도 3에서, LP 영역의 수평 라인 기간에 포함된 수평 데이터 기간은 1H 및 2H로 표시할 수 있다.
LP 영역의 표현을 위한 수평 라인 데이터를 수신하는 드라이버는 저전력 모드로 동작한다. 즉, 드라이버는 수평 라인 데이터의 컨트롤 데이터로써 저전력 모드 진입을 인식하고, 저전력 모드로 진입하는 시점의 수평 라인 데이터의 수평 데이터를 래치한 후 컨트롤 데이터, 디스플레이 데이터 DAT 및 클럭 CLK의 복원을 중지하며, 래치된 수평 데이터에 대응하는 소스 신호를 출력한다.
본 발명의 실시예는 DRD 방식으로 화면을 구동하는 것을 예시하며, DRD 방식으로 구동을 위하여 두 개의 수평 데이터가 하나의 데이터 라인에 렌더링될 수 있다. 이를 위하여 본 발명에 의해 실시되는 드라이버는 저전력 모드로 진입하는 경우 두 수평 주기에 해당하는 수평 데이터 기간 1H 및 수평 데이터 기간 2H의 수평 데이터들을 래치하며, 래치된 두 수평 주기의 수평 데이터들을 렌더링한 소스 신호를 출력한다.
저전력 진입을 위한 저전력 정보는 각 수평 라인의 컨트롤 데이터 기간 CTR에 포함되는 컨트롤 정보에 포함될 수 있다. 컨트롤 정보는 저전력 정보를 표시하기 위한 하나 또는 두 개의 비트를 포함할 수 있다. 그러므로, 저전력 모드는 컨트롤 정보의 저전력 정보의 값에 의해 인에이블될 수 있다.
예시적으로, 드라이버는 수평 데이터 기간 1H의 저전력 정보에 의해 저전력 모드 동안 인에이블 레벨을 유지하는 제어 신호 CTR1과 수평 데이터 기간 2H의 저전력 정보에 의해 저전력 모드 동안 인에이블 레벨을 유지하는 제어 신호 CTR2를 내부에서 생성하고, 제어 신호 CTR1 및 CTR2를 조합함으로써 저전력 모드의 진입을 인식한다.
그에 따라, 클럭 데이터 복원 회로(32)는 제어 신호 CTR1가 인에이블되는 수평 주기의 수평 데이터 기간 1H의 수평 데이터와 제어 신호 CTR2가 인에이블되는 수평 주기의 수평 데이터 기간 2H의 수평 데이터를 복원하고 그 이후 저전력 모드 동안 디스플레이 데이터 DAT 및 클럭 CLK의 복원을 중지한다.
클럭 데이터 복원 회로(32)는 저전력 모드 동안 컨트롤 데이터, 디스플레이 데이터 및 클럭 정보를 복원하지 않기 때문에 데이터 패킷 EPI를 통하여 저전력 모드에서 노멀 모드로 복귀하기 위한 정보를 수신할 수 없다.
그러므로, 클럭 데이터 복원 회로(32)는 타이밍 컨트롤러(10)에서 제공되는 모드 제어 신호 LPC3에 의해 저전력 모드에서 노멀 모드로 복귀될 수 있다.
클럭 데이터 복원 회로(32)는 모드 제어 신호 LPC3(도 3의 LPC에 해당됨)를 이용하여 저전력 모드에서 노멀 모드로 복귀하기 위한 웨이크업 시점을 판단하며, 웨이크업 시점 이후 노멀 모드로 동작됨으로써 디스플레이 데이터 DAT 및 클럭 CLK의 복원을 재개한다.
그리고, 멀티플렉서(34)는 드라이버(20)에서 제공되는 락 신호 LK와 클럭 데이터 복원 회로(32)의 내부 락 신호 LKi를 수신하고, 이들 중 하나를 선택하고 락 신호 LK로서 다음 순서의 드라이버(40)에 제공한다. 멀티플렉서(34)는 드라이버(40)로 제공할 락 신호 LK의 선택 및 출력을 위하여 타이밍 컨트롤러(10)에서 제공되는 락 제어 신호 LS3를 수신한다.
락 제어 신호 LS3는 노멀 모드와 저전력 모드를 구분하기 위한 것이며, 저전력 모드의 경우 인에이블 레벨을 갖도록 제공된다.
멀티플렉서(34)는 락 제어 신호 LS3가 디스에이블 레벨인 노멀 모드의 경우 클럭 데이터 복원 회로(32)의 내부 락 신호 LKi를 선택하고 락 신호 LK로서 출력하며, 락 제어 신호 LS3가 인에이블 레벨인 저전력 모드의 경우 락 신호 LK를 그대로 드라이버(40)에 바이패스한다.
저전력 모드인 경우, 클럭 데이터 복원 회로(32)는 컨트롤 데이터, 디스플레이 데이터 DAT와 클럭 CLK의 복원을 중지하기 때문에 복원된 클럭의 정상 여부를 판단할 필요가 없다. 그러므로, 멀티플렉서(34)는 저전력 모드인 경우 드라이버(20)에서 제공된 락 신호 LK를 바이패스하여 드라이버(40)로 제공한다.
구동 회로(36)는 클럭 데이터 복원 회로(32)에서 디스플레이 데이터 DAT 및 클럭 CLK을 수신하고, 타이밍 컨트롤러(10)로부터 선택 신호 SE3을 수신하며, 소스 신호 Sout2를 디스플레이 패널(50)로 출력하도록 구성된다. 선택 신호 SE3는 도 4에서 후술되는 선택 신호들 SEL1, SEL2을 포함한다.
구동 회로(36)는 노멀 모드의 경우 클럭 CLK를 이용하여 디스플레이 데이터 DAT에 대응하는 소스 신호 Sout2를 출력하도록 구성된다.
구동 회로(36)는 노멀 모드의 경우 디스플레이 데이터 DAT를 수평 주기 단위로 래치하며, 래치되는 수평 데이터가 수평 주기마다 업데이트되면서 동영상과 같이 패턴의 변화가 발생하는 화면을 표시하기 위한 소스 신호 Sout2를 출력한다. 클럭 CLK은 노멀 모드에서 래치를 제어와 소스 신호 Sout의 출력에 이용된다. 참고로, 클럭 CLK는 설명의 편의를 위하여 도 4에서 예시를 생략한다.
구동 회로(36)는 저전력 모드로 진입하는 경우 제1 수평 주기의 제1 수평 데이터 및 제1 수평 주기보다 한 주기 빠른 제2 수평 주기의 제2 수평 데이터를 래치한다. 여기에서, 제1 수평 주기의 제1 수평 데이터는 도 3의 수평 데이터 기간 2H의 수평 데이터에 해당되며, 제2 수평 주기의 제2 수평 데이터는 도 3의 수평 데이터 기간 1H의 수평 데이터에 해당되는 것으로 이해될 수 있다.
그리고, 구동 회로(36)는 래치된 제1 수평 데이터 및 제2 수평 데이터를 이용하여 정지 영상과 같이 수평 주기 단위로 동일한 패턴이 반복되는 화면을 표시하기 위한 소스 신호 Sout2를 출력한다.
상기한 구동 회로(36)는 도 4를 참조하여 설명될 수 있다.
구동 회로(36)는 시프트 레지스터(SR), 제1 래치 회로(LAT1), 제2 래치 회로(LAT2), 제1 선택 회로(MUX1), 제2 선택 회로(MUX2), 디지털 아날로그 변환 회로(DAC) 및 버퍼 회로(BUF)를 포함한다.
시프트 레지스터(SR)는 직렬로 입력되는 디스플레이 데이터 DAT를 수평 주기 단위의 수평 데이터로 정렬하고, 수평 데이터의 각 픽셀 데이터를 병렬로 제1 래치 회로(LAT)에 제공하는 것이다.
제1 래치 회로(LAT1)는 제1 픽셀 데이터를 저장하는 제1 래치들(LAT11, LAT12, LAT13)을 포함한다.
그리고, 제2 래치 회로(LAT2)는 제1 래치들(LAT11, LAT12, LAT13)에 일대일로 대응되며 제2 픽셀 데이터를 저장하는 제2 래치들(LAT21, LAT22, LAT23)을 포함한다. 여기에서, 제2 픽셀 데이터는 제1 래치들(LAT11, LAT12, LAT13)을 통하여 업데이트된다.
보다 구체적으로, 제2 픽셀 데이터는 제1 수평 주기에 제1 픽셀 데이터가 제1 래치들(LAT11, LAT12, LAT13)에 업데이트되기 전 제2 수평 주기에 제1 래치들(LAT11, LAT12, LAT13)에 저장된 픽셀 데이터를 제1 픽셀 데이터를 업데이트한 것이다.
제1 래치 회로(LAT1)와 제2 래치 회로(LAT2)는 노멀 모드에 대응하여 수평 주기마다 저장되는 데이터를 업데이트하여 래치한다.
그러나, 저전력 모드에서, 제1 래치 회로(LAT1)는 제1 수평 주기의 제1 수평 데이터를 업데이트하고, 제1 수평 데이터를 저전력 모드 동안 유지하고, 제2 래치 회로(LAT2)는 제2 수평 주기의 수평 데이터를 업데이트하고, 제2 수평 데이터를 저전력 모드 동안 유지한다.
제1 선택 회로(MUX1)는 멀티플렉서로 구성되는 제1 선택부들(MUX11, MUX12, MUX13)을 포함한다. 각 제1 선택부들(MUX11, MUX12, MUX13)은 제1 픽셀 데이터와 제2 픽셀 데이터 중 하나를 선택함으로써 선택 데이터를 출력하도록 구성된다. 제1 선택 회로(MUX1)는 저전력 모드에 대응하여 타이밍 컨트롤러(10)에서 제공되는 제1 선택 신호 SEL1을 수신하고, 선택 신호 SEL1에 의해서 선택 및 출력을 수행하도록 구성된다.
보다 구체적으로, 제1 선택부(MUX1)는 선택 신호 SEL1에 의해서 제1 래치(LAT11)의 제1 픽셀 데이터와 제2 래치(LAT21)의 제2 픽셀 데이터 중 하나를 선택함으로써 선택 데이터를 출력하도록 구성되고, 제1 선택부(MUX2)는 선택 신호 SEL1에 의해서 제1 래치(LAT12)의 제1 픽셀 데이터와 제2 래치(LAT22)의 제2 픽셀 데이터 중 하나를 선택함으로써 선택 데이터를 출력하도록 구성되며, 제1 선택부(MUX3)는 선택 신호 SEL1에 의해서 제1 래치(LAT13)의 제1 픽셀 데이터와 제2 래치(LAT23)의 제2 픽셀 데이터 중 하나를 선택함으로써 선택 데이터를 출력하도록 구성된다.
제2 선택 회로(MUX2)는 멀티플렉서로 구성되는 제2 선택부들(MUX21, MUX22, MUX23)을 포함한다. 각 제2 선택부들(MUX21, MUX22, MUX23)은 이웃하는 한 쌍의 제1 선택부의 선택 데이터들 중 하나를 선택함으로써 소스 데이터를 출력하도록 구성된다. 제2 선택 회로(MUX2)는 저전력 모드에 대응하여 타이밍 컨트롤러(10)에서 제공되는 제2 선택 신호 SEL2를 수신하고, 선택 신호 SEL2에 의해서 선택 및 출력을 수행하도록 구성된다.
도 4에서, 제2 선택부(MUX21)는 플로팅된 하나의 입력단을 가지며, 입력단은 가상으로 제1 선택부가 연결된 것으로 이해될 수 있다.
그러므로, 제2 선택부(MUX21)는 선택 신호 SEL2에 의해서 이웃하는 가상의 제1 선택부와 제1 선택부(MUX11) 중 하나의 선택 데이터를 선택함으로써 소스 데이터를 출력하도록 구성되고, 제2 선택부(MUX22)는 선택 신호 SEL2에 의해서 이웃하는 제1 선택부(MUX11)과 제1 선택부(MUX12) 중 하나의 선택 데이터를 선택함으로써 소스 데이터를 출력하도록 구성되고, 제2 선택부(MUX23)는 선택 신호 SEL2에 의해서 이웃하는 제1 선택부(MUX12)과 제1 선택부(MUX13) 중 하나의 선택 데이터를 선택함으로써 소스 데이터를 출력하도록 구성된다.
디지털 아날로그 변환 회로(DAC)는 제2 선택 회로(MUX2)의 제2 선택부들(MUX21, MUX22, MUX23)에 일대일 대응하는 디지털 아날로그 변환기들(DAC1, DAC2, DAC3)을 포함하며, 각 디지털 아날로그 변환기(DAC1, DAC2, DAC3)는 입력되는 소스 데이터에 대응하는 아날로그 신호를 출력하도록 구성된다.
버퍼 회로(BUF)는 디지털 아날로그 변환 회로(DAC)의 디지털 아날로그 변환기(DAC1, DAC2, DAC3)에 일대일 대응하는 버퍼들(BUF1, BUF2, BUF3)을 포함하며, 각 버퍼들(BUF1, BUF2, BUF3)은 입력되는 아날로그 신호에 대응하는 소스 신호들 OUT1~OUT3을 출력한다.
드라이버(30)에서, 클럭 데이터 복원 회로(32)가 저전력 정보에 의해 저전력 모드의 진입을 인식하면 저전력 정보가 포함된 수평 주기의 수평 데이터와 클럭을 복원한 후 저전력 모드로 진입하고 그 후 디스플레이 데이터 DAT 및 클럭 CLK의 복원을 중지한다.
상기한 클럭 데이터 복원 회로(32)의 동작에 대응하여, 구동 회로(36)는 저전력 모드로 진입하는 시점의 제1 수평 주기의 제1 수평 데이터와 제2 수평 주기의 제2 수평 데이터를 수신한다.
저전력 모드에서, 제1 래치 회로(LAT1)는 제1 수평 주기의 제1 수평 데이터를 유지하고, 제2 래치 회로(LAT2)는 제1 래치 회로(LAT1)를 통하여 업데이트된 제2 수평 주기의 제2 수평 데이터를 유지한다.
제1 래치 회로(LAT1)의 제1 수평 데이터와 제2 래치 회로(LAT2)의 제2 수평 데이터는 저전력 모드에서 본 발명에 의한 DRD 방식으로 디스플레이 패널(50)에 랜더링되며, 제1 수평 데이터와 제2 수평 데이터의 랜더링은 제1 선택 회로(MUX1)와 제2 선택 회로(MUX2)의 스위칭에 의해 제어된다.
예시적으로, 제1 선택 회로(MUX1) 중, 제1 선택부(MUX11)는 제1 수평 데이터의 제1 픽셀 데이터를 저장하는 제1 래치(LAT11)와 제2 수평 데이터의 제2 픽셀 데이터를 저장하는 제2 래치(LAT21) 중 하나를 선택하고, 선택된 픽셀 데이터를 선택 데이터로서 출력한다.
상기와 같이, 제1 선택 회로(MUX1)의 각 제1 선택부들(MUX11, MUX12, MUX13)은 자신들에 연결된 제1 래치 회로(LAT1)의 제1 래치와 제2 래치 회로(LAT2)의 제2 래치 중 하나를 선택하고, 선택된 픽셀 데이터를 선택 데이터로서 출력하도록 구성된다.
결과적으로, 제1 선택 회로(MUX1)는 제1 수평 주기의 제1 수평 데이터와 제2 수평 주기의 제2 수평 데이터 중에서 랜더링을 위한 픽셀 데이터를 선택하는 기능을 가지며, 랜더링을 위한 픽셀 데이터의 선택은 제1 선택 신호 SEL1의 레벨에 의해 결정될 수 있다.
또한, 예시적으로, 제2 선택 회로(MUX2) 중, 제2 선택부(MUX22)는 인접한 제1 선택부(MUX11)의 선택 데이터 및 제2 선택부(MUX12)의 선택 데이터 중 하나를 선택하고, 선택된 선택 데이터를 소스 데이터로서 출력하도록 구성된다.
상기한 제1 선택 회로(MUX1)와 제2 선택 회로(MUX2)의 구성은 제1 선택 회로(MUX1)의 각각의 제1 선택부(MUX11, MUX12, MUX13)의 선택 데이터가 제2 선택 회로(MUX2)의 인접한 제2 선택부 중 하나를 통하여 소스 데이터로서 출력하는 것으로 이해될 수 있다.
즉, 제2 선택 회로(MUX2)는 제1 수평 데이터 또는 제2 수평 데이터를 랜더링할 채널을 선택하는 기능을 가지며, 랜더링을 위한 채널의 선택은 제2 선택 신호 SEL2의 레벨에 의해 결정될 수 있다.
도 4의 실시예는 하나의 데이터 라인을 공유하며 좌우로 한 쌍씩 배치된 픽셀들에 두 개의 수평 데이터를 랜더랑하는 DRD 구조에 적용될 수 있다.
이를 위하여, 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2는 저전력 모드에서 도 5와 같이 예시될 수 있다. 도 5에서 Sout은 소스 신호의 출력을 예시한다.
도 5에서, 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2는 미리 정해진 순서에 따라 제1 상태(로우 레벨, 하이 레벨), 제2 상태(하이 레벨, 하이 레벨), 제3 상태(로우 레벨, 로우 레벨) 및 제4 상태(하이 레벨, 로우 레벨)로 변환된다.
제1 선택 회로(MUX1)와 제2 선택 회로(MUX2)는 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2에 의해서 제1 수평 데이터에 연속된 순서로 포함된 두 개의 제1 픽셀 데이터와 상기 제2 수평 데이터에 연속된 순서로 포함된 두 개의 제2 픽셀 데이터를 동일한 데이터 라인에 대한 상기 소스 데이터로서 순차적으로 출력하도록 정렬한다.
상기한 도 5의 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2에 의한 렌더링을 설명하기 위하여, 도 6 내지 도 8을 참조한다. 도 6은 도 5의 저전력 모드에서 제1 래치 회로(LAT1)의 래치들에 래치되는 제1 수평 데이터(LAT1_D)와 제2 래치 회로(LAT2)의 래치들에 래치되는 제2 수평 데이터(LAT2_D)를 예시한 표이고, 도 7은 도 5의 동작을 위해 제1 선택 신호, 제2 선택 신호 및 디지털 아날로그 컨버터들에 업데이트되는 데이터를 예시한 표이며, 도 8은 도 5의 동작에 의한 랜더링 결과를 예시한 도면이다.
저전력 모드에서, 저전력 모드에서 제1 래치 회로(LAT1)와 제2 래치 회로(LAT2)는 도 6과 같이 제1 수평 데이터(LAT1_D)와 제2 수평 데이터(LAT2_D)를 래치한다. 도 6은 6개의 채널에 대응한 표를 예시하였으나, 이를 위한 제1 래치 회로(LAT1)와 제2 래치 회로(LAT2)의 구조는 도 4를 참조하여 이해될 수 있다.
제1 선택 신호 SEL1 및 제2 선택 신호 SEL2가 제1 선택 회로(MUX1) 및 제2 선택 회로(MUX2)에 제1 상태(로우 레벨, 하이 레벨)로 제공되면, 도 7과 같이 디지털 아날로그 변환 회로(DAC)의 디지털 아날로그 변환기들에 업데이트되는 소스 데이터는 도 6의 제2 래치 회로(LAT2)에 저장된 제2 수평 데이터(LAT2_D)와 동일하게 정렬된다.
그 후, 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2가 제1 선택 회로(MUX1) 및 제2 선택 회로(MUX2)에 제2 상태(하이 레벨, 하이 레벨)로 제공되면, 도 7과 같이 디지털 아날로그 변환 회로(DAC)의 디지털 아날로그 변환기들에 업데이트되는 소스 데이터는 도 6의 제1 래치 회로(LAT1)에 저장된 제1 수평 데이터(LAT1_D)와 동일하게 정렬된다.
제1 상태(로우 레벨, 하이 레벨) 및 제2 상태(하이 레벨, 하이 레벨)의 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2의 변화에 대응하여 디지털 아날로그 변환 회로(DAC)의 디지털 아날로그 변환기들에 업데이트되는 소스 데이터는 도 5에서 Sout은 소스 신호 1H-OUT에 대응되는 것으로 이해될 수 있다.
그 후, 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2가 제1 선택 회로(MUX1) 및 제2 선택 회로(MUX2)에 제3 상태(로우 레벨, 로우 레벨)로 제공되면, 도 7과 같이 디지털 아날로그 변환 회로(DAC)의 디지털 아날로그 변환기들에 업데이트되는 소스 데이터는 도 6의 제2 래치 회로(LAT2)에 저장된 제2 수평 데이터(LAT2_D)가 왼쪽으로 시프트된 상태로 정렬된다.
그 후, 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2가 제1 선택 회로(MUX1) 및 제2 선택 회로(MUX2)에 제4 상태(하이 레벨, 로우 레벨)로 제공되면, 도 7과 같이 디지털 아날로그 변환 회로(DAC)의 디지털 아날로그 변환기들에 업데이트되는 소스 데이터는 도 6의 제1 래치 회로(LAT1)에 저장된 제1 수평 데이터(LAT1_D)가 왼쪽으로 시프트된 상태로 정렬된다.
제3 상태(로우 레벨, 로우 레벨) 및 제4 상태(하이 레벨, 로우 레벨)의 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2의 변화에 대응하여 디지털 아날로그 변환 회로(DAC)의 디지털 아날로그 변환기들에 업데이트되는 소스 데이터는 도 5에서 Sout은 소스 신호 2H-OUT에 대응되는 것으로 이해될 수 있다.
제1 수평 데이터(LAT1_D) 및 제2 수평 데이터(LAT2_D)가 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2의 변화에 대응하여 디지털 아날로그 변환 회로(DAC)의 디지털 아날로그 변환기들에 정렬되면, 디스플레이 패널(50)의 픽셀 데이터 랜더링은 도 8과 같이 구현될 수 있다.
도 8은 하나의 데이터 라인을 공유하며 좌우로 한 쌍씩 배치된 픽셀들에 두 개의 수평 데이터를 랜더랑하는 DRD 구조의 디스플레이 패널(50)에 픽셀 데이터가 랜더링된 것을 예시하는 도면이다.
또한, 도 4의 실시예는 하나의 데이터 라인을 공유하며 좌우로 하나씩 배치된 픽셀들에 두 개의 수평 데이터를 랜더랑하는 DRD 구조에 적용될 수 있다.
이를 위하여, 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2는 저전력 모드에서 도 9와 같이 예시될 수 있다. 도 9에서 Sout은 소스 신호의 출력을 예시한다.
도 9에서, 제1 선택 신호 SEL1는 하이 레벨과 로우 레벨을 변화하도록 제공되며, 제2 선택 신호 SEL2는 고정된 레벨(예시적으로 로우 레벨)을 유지한다.
제1 선택 회로(MUX1)와 제2 선택 회로(MUX2)는 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2에 의해서 제1 픽셀 데이터와 상기 제2 픽셀 데이터를 동일한 데이터 라인에 대한 소스 데이터로서 번갈아서 출력되도록 정렬한다.
상기한 도 9의 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2에 의한 렌더링을 설명하기 위하여, 도 10 내지 도 12를 참조한다. 도 10은 도 9의 저전력 모드에서 제1 래치 회로(LAT1)의 래치들에 래치되는 제1 수평 데이터(LAT1_D)와 제2 래치 회로(LAT2)의 래치들에 래치되는 제2 수평 데이터(LAT2_D)를 예시한 표이고, 도 11은 도 9의 동작을 위해 제1 선택 신호, 제2 선택 신호 및 디지털 아날로그 컨버터들에 업데이트되는 데이터를 예시한 표이며, 도 12는 도 9의 동작에 의한 랜더링 결과를 예시한 도면이다.
저전력 모드에서, 저전력 모드에서 제1 래치 회로(LAT1)와 제2 래치 회로(LAT2)는 도 10과 같이 제1 수평 데이터(LAT1_D)와 제2 수평 데이터(LAT2_D)를 래치한다. 도 10도 6개의 채널에 대응한 표를 예시하였으나, 이를 위한 제1 래치 회로(LAT1)와 제2 래치 회로(LAT2)의 구조는 도 4를 참조하여 이해될 수 있다.
도 9의 경우, 제2 선택 신호 SEL2는 고정되고, 제1 선택 신호 SEL1는 하이 레벨과 로우 레벨로 변환된다. 그러므로, 제1 선택 회로(MUX1)는 제1 선택 신호 SEL1이 로우 레벨인 경우 제2 수평 데이터(LAT2_D)를 선택 데이터로 출력하고, 제1 선택 신호 SEL1이 하이 레벨인 경우 제1 수평 데이터(LAT1_D)를 선택 데이터로 출력한다. 그리고, 제2 선택 회로(MUX2)는 고정 레벨을 유지하므로 소스 데이터를 업데이트할 디지털 아날로그 변환 회로(DAC)의 디지털 아날로그 변환기가 연결 상태가 고정된다.
그러므로, 상기한 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2에 의해서, 제1 선택 회로(MUX1)와 제2 선택 회로(MUX2)는 제1 수평 데이터(LAT1_D)의 제1 픽셀 데이터와 제2 수평 데이터(LAT2_D)의 제2 픽셀 데이터를 동일한 데이터 라인에 대한 상기 소스 데이터로서 번갈아서 출력되도록 정렬할 수 있다.
제1 수평 데이터(LAT1_D) 및 제2 수평 데이터(LAT2_D)가 제1 선택 신호 SEL1 및 제2 선택 신호 SEL2의 변화에 대응하여 디지털 아날로그 변환 회로(DAC)의 디지털 아날로그 변환기들에 도 11과 같이 정렬되면, 디스플레이 패널(50)의 픽셀 데이터 랜더링은 도 12과 같이 구현될 수 있다.
도 12는 하나의 데이터 라인을 공유하며 좌우로 하나씩 배치된 픽셀들에 두 개의 수평 데이터를 랜더랑하는 DRD 구조의 디스플레이 패널(50)에 픽셀 데이터가 랜더링된 것을 예시하는 도면이다.
상술한 바와 같이 본 발명의 실시예는 DRD 방식에 의해 디스플레이 데이터를 시분할 방식으로 분배하는 래치 구조를 갖는다. 그러므로, DRD 구조의 디스플레이 패널을 구동할 수 있는 이점이 있다.
또한, 본 발명의 실시예는 DRD 방식으로 디스플레이 데이터를 분배할 때, 래치 간의 수평 데이터의 업데이트는 한 차례 발생한다. 그러므로, 본 발명의 실시예는 수평 데이터의 업데이트 횟수를 최소화할 수 있으며, 그 결과 EMI 발생을 줄일 수 있고 적은 부품으로 래치 구조를 구현할 수 있는 이점이 있다.
또한, 본 발명의 실시예는 정지 영상과 같이 반복되는 동일한 패턴에 대응하여 래치된 수평 데이터를 반복하여 이용하는 저전력 모드를 수행할 수 있으며, 그 결과 디스플레이에 필요한 구동 장치의 전력 소모를 줄일 수 있는 이점이 있다.
또한, 본 발명의 실시예는 하나의 데이터 라인을 좌측의 두 개의 픽셀과 우측의 두 개의 픽셀이 공유하는 DRD 구조 또는 하나의 데이터 라인을 좌우의 한 쌍의 픽셀이 공유하는 DRD 구조에 대응하여 디스플레이 데이터를 시분할 방식으로 분배할 수 있고, 상기한 DRD 구조들을 위한 저전력 모드를 제공할 수 있는 이점이 있다.
또한 본 발명의 실시예는 DRD 방식에 의해 디스플레이 데이터를 시분할 방식으로 분배하는 래치 구조를 갖는 구동 장치가 저전력 모드를 수행하고, 저전력 모드의 경우 구동 장치가 디스플레이 데이터 및 클럭의 복원없이 래치된 수평 데이터를 이용하여 소스 신호를 출력하며, 락 신호를 바이패스시킴으로써, 구동 장치의 전력 소모를 절감할 수 있는 이점이 있다.

Claims (15)

  1. 데이터 패킷 및 락 신호를 제공하는 타이밍 컨트롤러; 및
    상기 데이터 패킷의 디스플레이 데이터 및 클럭을 복원하고, 상기 클럭을 이용하여 상기 디스플레이 데이터에 대응하는 소스 신호를 출력하는 복수 개의 드라이버;를 구비하고,
    상기 락 신호가 상기 복수 개의 드라이버를 경유하여 상기 타이밍 컨트롤러로 피드백되며;
    상기 복수 개의 드라이버 각각은 저전력 모드로 동작될 수 있으며; 그리고,
    상기 저전력 모드로 진입하는 제1 드라이버는 제1 수평 주기의 제1 수평 데이터 및 상기 제1 수평 주기보다 한 주기 빠른 제2 수평 주기의 제2 수평 데이터를 복원 및 래치한 후 상기 디스플레이 데이터 및 상기 클럭의 복원을 중지하고, 상기 내부 락 신호 대신 상기 락 신호를 바이패스함을 특징으로 하는 디스플레이를 위한 시스템.
  2. 제1 항에 있어서,
    상기 타이밍 컨트롤러는 상기 저전력 모드에 대응하여 락 제어 신호를 제공하고; 그리고,
    상기 제1 드라이버는 상기 락 제어 신호에 대응하여 상기 락 신호를 바이패스하는 디스플레이를 위한 시스템.
  3. 제1 항에 있어서, 상기 제1 드라이버는,
    상기 데이터 패킷의 상기 디스플레이 데이터 및 상기 클럭을 복원하며, 상기 락 신호에 복원된 상기 클럭에 대한 정보를 업데이트한 내부 락 신호를 출력하는 클럭 데이터 복원부;
    상기 클럭을 이용하여 상기 디스플레이 데이터에 대응하는 소스 신호를 출력하는 구동 회로; 및
    락 제어 신호에 대응하여, 노멀 모드에서 상기 내부 락 신호를 선택하여 상기 락 신호로서 출력하고, 상기 저전력 모드에서 상기 락 신호를 선택 및 출력하는 멀티플렉서;를 포함하는 디스플레이를 위한 시스템.
  4. 제3 항에 있어서, 상기 클럭 데이터 복원부는,
    노멀 모드에서, 상기 디스플레이 데이터 및 상기 클럭을 복원하며, 상기 락 신호에 복원된 상기 클럭에 대한 정보를 업데이트한 내부 락 신호를 출력하고,
    상기 제1 수평 데이터에 포함된 제1 저전력 정보와 상기 제2 수평 데이터에 포함된 제2 저전력 정보가 저전력 모드의 인에이블을 위한 값인 경우, 상기 저전력 모드에 대응하여 상기 제1 수평 주기 이후 상기 디스플레이 데이터 및 상기 클럭의 복원을 중지하는 디스플레이를 위한 시스템.
  5. 제4 항에 있어서,
    상기 클럭 데이터 복원부는 상기 타이밍 컨트롤러로부터 모드 선택 신호를 수신하고, 상기 모드 선택 신호는 상기 데이터 패킷과 별도로 전송되며, 상기 모드 선택 신호에 의하여 설정되는 웨이크업 시점 이후 상기 노멀 모드로 복귀하는 디스플레이를 위한 구동 시스템.
  6. 제3 항에 있어서, 상기 구동 회로는;
    상기 제1 수평 데이터의 제1 픽셀 데이터를 저장하는 제1 래치들을 포함하는 제1 래치 회로;
    상기 제1 래치들에 일대일로 대응되며 상기 제2 수평 데이터의 제2 픽셀 데이터를 저장하는 제2 래치들을 포함하고, 상기 제2 픽셀 데이터는 대응되는 상기 제1 래치를 통하여 업데이트되는 제2 래치 회로;
    상기 제1 픽셀 데이터와 상기 제2 픽셀 데이터 중 하나를 선택함으로써 선택 데이터를 출력하는 제1 선택부들을 포함하는 제1 선택 회로; 및
    이웃하는 한 쌍의 상기 제1 선택부의 상기 선택 데이터들 중 하나를 선택함으로써 상기 소스 신호로 변환을 위한 소스 데이터를 출력하는 제2 선택부들을 포함하는 제2 선택 회로;를 구비함을 특징으로 하는 디스플레이를 위한 구동 시스템.
  7. 제6 항에 있어서,
    상기 제1 수평 데이터가 포함된 제1 수평 주기의 제1 저전력 정보와 상기 제2 수평 데이터가 포함된 제2 수평 주기의 제2 저전력 정보가 저전력 모드의 인에이블을 위한 값인 경우,
    상기 제1 래치 회로는 상기 제1 수평 데이터를 저장한 이후 업데이트를 중지하고, 상기 제2 래치 회로는 상기 제2 수평 데이터를 저장한 이후 업데이트를 중지하는 디스플레이를 위한 구동 시스템.
  8. 제7 항에 있어서,
    상기 제1 래치 회로 및 상기 제2 래치 회로는 모드 선택 신호에 의하여 설정되는 웨이크업 시점 이후 상기 제1 픽셀 데이터와 상기 제2 픽셀 데이터의 업데이트를 재개하며; 그리고,
    상기 모드 선택 신호는 상기 데이터 패킷과 별도로 상기 타이밍 컨트롤러부터 제공되는 디스플레이를 위한 구동 시스템.
  9. 제6 항에 있어서,
    상기 저전력 모드에 대응하여 상기 데이터 패킷과 별도로 상기 타이밍 컨트롤러로부터 제공되는 제1 선택 신호 및 제2 선택 신호를 수신하며;
    상기 제1 선택 회로의 상기 제1 선택부는 상기 제1 선택 신호에 의해 상기 제1 픽셀 데이터 또는 상기 제2 픽셀 데이터를 선택하고; 그리고,
    상기 제2 선택 회로의 상기 제2 선택부는 상기 제2 선택 신호에 의해서 이웃하는 한 쌍의 상기 제1 선택부의 상기 선택 데이터들 중 하나를 선택하는 디스플레이를 위한 구동 시스템.
  10. 제9 항에 있어서,
    상기 제1 선택 신호 및 상기 제2 선택 신호는 미리 정해진 순서에 따라 제1 상태(로우 레벨, 하이 레벨), 제2 상태(하이 레벨, 하이 레벨), 제3 상태(로우 레벨, 로우 레벨) 및 제4 상태(하이 레벨, 로우 레벨)로 변환되며; 그리고,
    상기 제1 선택 신호 및 상기 제2 선택 신호에 의해서, 상기 제1 선택 회로와 상기 제2 선택 회로는 상기 제1 수평 데이터에 연속된 순서로 포함된 두 개의 제1 픽셀 데이터와 상기 제2 수평 데이터에 연속된 순서로 포함된 두 개의 제2 픽셀 데이터가 동일한 데이터 라인에 대한 상기 소스 데이터로서 순차적으로 출력되도록 정렬하는 디스플레이를 위한 구동 시스템.
  11. 제9 항에 있어서,
    상기 제1 선택 신호는 하이 레벨과 로우 레벨을 변화하도록 제공되며;
    상기 제2 선택 신호는 고정된 레벨로 제공되고; 그리고,
    상기 제1 선택 신호 및 상기 제2 선택 신호에 의해서, 상기 제1 선택 회로와 상기 제2 선택 회로는 상기 제1 픽셀 데이터와 상기 제2 픽셀 데이터가 동일한 데이터 라인에 대한 상기 소스 데이터로서 번갈아서 출력되도록 정렬하는 디스플레이를 위한 구동 시스템.
  12. 제3 항에 있어서,
    상기 제1 드라이버는 상기 데이터 패킷과 별도로 상기 노멀 모드와 상기 상기 저전력 모드를 구분하는 상기 락 제어 신호를 수신하며,
    상기 멀티플렉서는 상기 락 제어 신호에 대응하여 선택 및 출력을 수행하는 디스플레이를 위한 구동 시스템.
  13. 제3 항에 있어서, 상기 구동 회로는;
    상기 제1 수평 주기의 제1 픽셀 데이터를 저장하는 제1 래치;
    상기 제2 수평 주기의 제2 픽셀 데이터를 저장하며, 상기 제1 래치를 통하여 상기 제2 픽셀 데이터가 업데이트되는 제2 래치;
    상기 제1 픽셀 데이터 및 상기 제2 픽셀 데이터 중 하나를 선택함으로써 제1 선택 데이터를 출력하는 제1 선택부;
    상기 제1 수평 주기의 제3 픽셀 데이터를 저장하는 제3 래치;
    상기 제2 수평 주기의 제4 픽셀 데이터를 저장하며, 상기 제3 래치를 통하여 상기 제4 픽셀 데이터가 업데이트되는 제4 래치;
    상기 제3 픽셀 데이터 및 상기 제4 픽셀 데이터 중 하나를 선택함으로써 제2 선택 데이터를 출력하는 제2 선택부; 및
    상기 제1 선택 데이터 또는 상기 제2 선택 데이터를 선택함으로써 상기 소스 신호로 변환을 위한 소스 데이터를 출력하는 제3 선택부;를 구비함을 특징으로 하는 디스플레이를 위한 구동 시스템.
  14. 제13 항에 있어서,
    상기 제1 수평 데이터는 제1 저전력 정보를 갖는 제1 컨트롤 데이터를 포함하고;
    제2 수평 데이터는 제2 저전력 정보를 갖는 제2 컨트롤 데이터를 포함하며;
    상기 제1 저전력 정보가 저전력 모드의 인에이블을 위한 값을 갖는 경우, 상기 제1 래치 및 상기 제3 래치는 상기 제1 수평 주기에 상기 제1 픽셀 데이터 및 상기 제3 픽셀 데이터를 저장한 이후 업데이트를 중지하고; 그리고,
    상기 제2 저전력 정보가 상기 저전력 모드의 인에이블을 위한 값을 갖는 경우, 상기 제2 래치 및 상기 제4 래치는 상기 제2 수평 주기에 상기 제2 픽셀 데이터 및 상기 제4 픽셀 데이터를 저장한 후 업데이트를 중지하는 디스플레이를 위한 구동 시스템.
  15. 제10 항에 있어서,
    상기 저전력 모드에 대응하여 상기 데이터 패킷과 별도로 상기 타이밍 컨트롤러로부터 제공되는 제1 선택 신호 및 제2 선택 신호를 수신하며;
    상기 제1 선택부 및 상기 제3 선택부는 상기 제1 선택 신호에 의해 선택 및 출력이 제어되고; 그리고,
    상기 제3 선택부는 상기 제2 선택 신호에 의해서 선택 및 출력이 제어되는 디스플레이를 위한 구동 시스템.
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