KR20210063653A

KR20210063653A - 표시장치, 표시패널 및 그 구동방법

Info

Publication number: KR20210063653A
Application number: KR1020190152032A
Authority: KR
Inventors: 심우성
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-11-25
Filing date: 2019-11-25
Publication date: 2021-06-02
Also published as: KR102631416B1

Abstract

본 명세서의 실시예들은 표시장치, 표시패널 및 그 구동방법에 관한 것으로서, 서브픽셀의 구동 시, 서브픽셀 내 주요 노드에서 원치 않는 불안정한 전압 변동이 발생하는 것을 방지해줄 수 있는 다양한 서브픽셀 구조와, 이를 활용한 구동방법을 제공할 수 있다. 이에 따라, 얼룩이나 잔상 또는 색 좌표 변화 등의 화상 이상 현상을 방지할 수 있다. 특히, 저계조에서의 화상 이상 현상을 방지할 수 있다.

Description

표시장치, 표시패널 및 그 구동방법{DISPLAY DEVICE, DISPLAY PANEL AND DRIVING METHOD OF THE SAME}

본 명세서는 표시장치, 표시패널 및 그 구동방법에 관한 것으로서, 보다 상세하게는, 화상 품질을 향상시킬 수 있는 서브픽셀 구조를 갖는 표시장치 및 표시패널과, 그 구동방법에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 다양한 종류의 표시장치가 개발되고 있다. 이러한 표시장치 중에는, 표시패널의 외부에 백 라이트 유닛을 구비하지 않고, 스스로 빛을 내는 발광소자들이 표시패널에 형성된 표시장치가 있다.

발광소자들을 포함하는 표시장치의 경우, 구동 시, 얼룩이나 잔상 또는 색 좌표 변화 등의 화상 이상 현상이 간혹 발생하고 있다. 이는 발광소자들을 포함하는 표시장치의 기본적인 높은 화상 품질 만족도를 저하시키는 요인이 될 수 있다.

예를 들어, 발광소자들을 포함하는 표시장치의 경우, 저계조 표현을 위한 구동 시, 얼룩이나 잔상 또는 색 좌표 변화 등의 화상 이상 현상이 발생할 수 있다. 이에, 화상 이상 현상을 해결하기 위한 다양한 구동 기법이 개발되고 있으나, 화상 이상 현상을 유발하는 구동 상의 원인을 정확하게 규명하지 못하여 화상 이상 현상을 깔끔하게 해결하지 못하는 실정이다.

본 명세서는, 얼룩이나 잔상 또는 색 좌표 변화 등의 화상 이상 현상을 방지할 수 있는 표시장치, 표시패널 및 그 구동방법을 제공할 수 있다. 특히, 저계조에서의 화상 이상 현상을 방지할 수 있는 표시장치, 표시패널 및 그 구동방법을 제공할 수 있다.

본 명세서는, 서브픽셀의 구동 시, 서브픽셀 내 주요 노드에서 원치 않는 불안정한 전압 변동이 발생하지 않도록 하는 서브픽셀 구조를 갖는 표시장치, 표시패널 및 그 구동방법을 제공할 수 있다.

본 명세서는, 발광 타이밍의 온-오프 제어 구동 시, 발생될 수 있는 스토리지 캐패시터의 양단 전압 차이의 불안정을 방지해주어, 저계조에서의 색 변화를 개선해줄 수 있는 표시장치, 표시패널 및 그 구동방법을 제공할 수 있다.

본 명세서의 실시예들은, 다수의 데이터 라인 및 다수의 게이트 라인과 연결된 다수의 서브픽셀이 배열된 표시패널과, 다수의 데이터 라인을 구동하는 데이터 구동 회로와, 다수의 게이트 라인을 구동하는 게이트 구동 회로를 포함하는 표시장치를 제공할 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각은, 발광소자, 제1 내지 제6 트랜지스터, 및 스토리지 캐패시터를 포함할 수 있다. 제1 내지 제6 트랜지스터 중 제2 트랜지스터는 발광소자를 구동하는 구동 트랜지스터이고 P형 트랜지스터일 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각은 제2 트랜지스터의 소스 노드 또는 드레인 노드와 대응되는 제1 노드와, 제2 트랜지스터의 게이트 노드와 대응되는 제2 노드와, 제2 트랜지스터의 드레인 노드 또는 소스 노드와 대응되는 제3 노드와, 발광소자의 픽셀전극과 대응되는 제4 노드를 포함할 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 제3 트랜지스터는 제1 스캔신호에 따라 제2 노드와 제3 노드 간의 전기적인 연결을 제어하고, 제1 트랜지스터는 제2 스캔신호에 따라 제1 노드와 데이터 라인 간의 전기적인 연결을 제어하고, 제6 트랜지스터는 제3 스캔신호에 따라 제4 노드와 초기화 전압 노드 간의 전기적인 연결을 제어하고, 제4 트랜지스터는 제1 발광제어신호에 따라 제1 노드와 구동 전압 노드 간의 전기적인 연결을 제어하고, 제5 트랜지스터는 제2 발광제어신호에 따라 제3 노드와 제4 노드 간의 전기적인 연결을 제어할 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 스토리지 캐패시터는 제1 플레이트와 제2 플레이트를 포함하고, 제1 플레이트는 구동 트랜지스터인 제2 트랜지스터의 게이트 노드에 전기적으로 연결되고, 제2 플레이트는 DC 전압 노드에 전기적으로 연결될 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 스토리지 캐패시터는 제2 노드와 구동 전압 노드 사이에 전기적으로 연결되고, 제2 노드는 구동 트랜지스터인 제2 트랜지스터의 게이트 노드와 대응되고, 구동 전압 노드는 DC 전압 노드일 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 제2 트랜지스터는 P형 트랜지스터이고, 제1, 제3 내지 제6 트랜지스터는 N형 트랜지스터일 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각의 구동 기간은 제1 내지 제5 구동 기간을 포함할 수 있다. 제1 구동 기간 동안, 제1 스캔신호, 제3 스캔신호 및 제2 발광제어신호는 하이 레벨 게이트 전압을 갖고, 제2 스캔신호 및 제1 발광제어신호는 로우 레벨 게이트 전압을 가질 수 있다. 제2 구동 기간 동안, 제2 스캔신호 및 제3 스캔신호는 하이 레벨 게이트 전압을 갖고, 제1 스캔신호, 제1 발광제어신호 및 제2 발광제어신호는 로우 레벨 게이트 전압을 가질 수 있다. 제3 구동 기간 동안, 제1 스캔신호 및 제2 스캔신호는 하이 레벨 게이트 전압을 갖고, 제3 스캔신호, 제1 발광제어신호 및 제2 발광제어신호는 로우 레벨 게이트 전압을 가질 수 있다. 제4 구동 기간 동안, 제1 스캔신호, 제2 스캔신호, 제3 스캔신호, 제1 발광제어신호 및 제2 발광제어신호는 로우 레벨 게이트 전압을 가질 수 있다. 제5 구동 기간 동안, 제1 스캔신호, 제2 스캔신호 및 제3 스캔신호는 로우 레벨 게이트 전압을 갖고, 제1 발광제어신호 및 제2 발광제어신호는 하이 레벨 게이트 전압을 갖고, 발광소자가 발광할 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 제2 구동 기간 동안, 하이 레벨 게이트 전압을 갖는 제2 스캔신호에 의해, 제1 트랜지스터가 턴-온 되고, 데이터 라인에 공급되는 데이터 전압은 턴-온 된 제1 트랜지스터를 통해 제1 노드에 인가될 수 있다. 제3 구동 기간 중에 제2 트랜지스터의 게이트 노드는 데이터 전압보다 일정 전압만큼 낮아진 전압 값을 갖고, 일정 전압은 제2 트랜지스터의 문턱전압의 크기와 대응될 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 제5 구동 기간 동안, 제1 발광제어신호 또는 제2 발광제어신호는 하이 레벨 게이트 전압을 갖는 하이 레벨 구간과 로우 레벨 게이트 전압을 갖는 로우 레벨 구간이 교번되는 펄스 폭 변조 신호 타입일 수 있다. 제5 구동 기간 동안, 제1 발광제어신호 또는 제2 발광제어신호의 전압 스윙에 따라 발광소자의 픽셀전극의 전압이 스윙할 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 제2 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터이고, 제1, 제3 내지 제6 트랜지스터는 하나 이상의 산화물 박막 트랜지스터와 하나 이상의 저온 다결정 실리콘 박막 트랜지스터를 포함하고, 산화물 박막 트랜지스터는 N형 트랜지스터일 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 제2 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터일 수 있다. 제3 트랜지스터는 산화물 박막 트랜지스터일 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 일 예로, 제2 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터이고, 제3 트랜지스터는 산화물 박막 트랜지스터이고, 제1 트랜지스터, 제4 트랜지스터, 제5 트랜지스터 및 제6 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터일 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 다른 예로, 제2 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터이고, 제3 트랜지스터는 산화물 박막 트랜지스터이고, 제1 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터고, 제6 트랜지스터는 산화물 박막 트랜지스터일 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 또 다른 예로, 제2 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터이고, 제3 트랜지스터는 산화물 박막 트랜지스터이고, 제4 트랜지스터 및 제5 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터고, 제1 트랜지스터 및 제6 트랜지스터는 산화물 박막 트랜지스터일 수 있다.

다른 측면에서, 본 명세서의 실시예들은, 발광소자와, 발광소자로 구동전류를 공급하는 구동 트랜지스터와, 구동 트랜지스터의 게이트 노드에 데이터 전압을 전달하기 위한 스위치 회로와, 제1 플레이트와 제2 플레이트를 포함하는 스토리지 캐패시터를 포함하는 표시패널을 제공할 수 있다.

구동 트랜지스터는 P형 저온 다결정 실리콘 박막 트랜지스터이고, 스토리지 캐패시터의 제1 플레이트와 제2 플레이트 중 하나는 구동 트랜지스터의 게이트 노드에 전기적으로 연결되고, 나머지 하나는 DC 전압 노드에 전기적으로 연결될 수 있다.

또 다른 측면에서, 본 명세서의 실시예들은, 발광소자와, 발광소자로 구동전류를 공급하는 구동 트랜지스터와, 구동 트랜지스터의 게이트 노드에 데이터 전압을 전달하기 위한 스위치 회로와, 제1 플레이트와 제2 플레이트를 포함하는 스토리지 캐패시터를 포함하는 표시장치의 구동방법을 제공할 수 있다.

표시장치의 구동방법은, 스토리지 캐패시터의 제1 플레이트에 초기화 전압을 인가하고, 스토리지 캐패시터의 제2 플레이트에 DC 전압을 인가하는 단계와, 스토리지 캐패시터의 제1 플레이트의 전압을 데이터 전압에 일정 전압이 더해지거나 빼진 보상 데이터 전압으로 변동시키는 단계와, 발광소자가 발광하는 단계를 포함할 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 구동 트랜지스터는 P형 저온 다결정 실리콘 박막 트랜지스터이고, 스토리지 캐패시터의 제1 플레이트와 제2 플레이트 중 하나는 구동 트랜지스터의 게이트 노드에 전기적으로 연결되고, 나머지 하나는 DC 전압 노드에 전기적으로 연결될 수 있다.

본 명세서의 실시예들에 의하면, 얼룩이나 잔상 또는 색 좌표 변화 등의 화상 이상 현상을 방지할 수 있다. 특히, 저계조에서의 화상 이상 현상을 방지할 수 있다.

또한, 본 명세서의 실시예들에 의하면, 서브픽셀의 구동 시, 서브픽셀 내 주요 노드에서 원치 않는 불안정한 전압 변동이 발생하는 것을 방지해줄 수 있다.

또한, 본 명세서의 실시예들에 의하면, 발광 타이밍의 온-오프 제어 구동 시, 발생될 수 있는 스토리지 캐패시터의 양단 전압 차이의 불안정을 방지해주어, 저계조에서의 색 변화를 개선해줄 수 있다.

또한, 본 명세서의 실시예들에 의하면, 발광제어신호의 파형의 온 시간을 조절하는 펄스 폭 변조 구동을 통해, 얼룩이나 잔상 등의 화상 이상 현상을 방지하고, 더 나아가, 서브픽셀 내 스토리지 캐패시터의 양단 전압을 안정화 시켜 주어 저계조에서의 색 변화를 개선시켜줄 수 있다. 이에 따라, 화상 품질을 향상시켜줄 수 있다.

또한, 본 명세서의 실시예들에 의하면, 서브픽셀 내 트랜지스터들의 각기 다른 기능 및 특성을 고려하여, P형 트랜지스터와 N형 트랜지스터가 혼합된 CMOS (Complementary Metal-Oxide Semiconductor) 타입의 서브픽셀 구조를 제공할 수 있다.

또한, 본 명세서의 실시예들에 의하면, 서브픽셀 내 트랜지스터들의 각기 다른 기능 및 특성을 고려하여, 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT: Low-Temperature Polycrystalline Silicon Thin Film Transistor)와 산화물 박막 트랜지스터(Oxide TFT)가 혼합된 서브픽셀 구조를 제공할 수 있다.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.

도 1은 본 명세서의 실시예들에 따른 표시장치의 시스템 구성도이다.
도 2는 본 명세서의 실시예들에 따른 표시장치의 서브픽셀의 등가회로이다.
도 3은 본 명세서의 실시예들에 따른 표시장치의 구동 타이밍에 대한 다이어그램이다.
도 4 내지 도 8은 본 명세서의 실시예들에 따른 표시장치의 제1 내지 제5 구동 기간들을 나타낸 다이어그램들이다.
도 9는 본 명세서의 실시예들에 따른 표시장치의 제1 발광제어신호에 대한 펄스 폭 변조 구동을 나타낸 다이어그램이다.
도 10은 본 명세서의 실시예들에 따른 표시장치의 제2 발광제어신호에 대한 펄스 폭 변조 구동을 나타낸 다이어그램이다.
도 11은 본 명세서의 실시예들에 따른 표시장치의 펄스 폭 변조 구동 시, 픽셀전극의 전압 변화를 나타낸 그래프이다.
도 12 내지 도 14는 본 명세서의 실시예들에 따른 표시장치의 서브픽셀 내 제1 내지 제 6 트랜지스터의 종류를 설명하기 위한 등가회로들이다.
도 15는 본 명세서의 실시예들에 따른 표시장치의 구동방법에 대한 흐름도이다.

이하, 본 명세서의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 명세서를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 명세서의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.

또한, 본 명세서의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.

도 1은 본 명세서의 실시예들에 따른 표시장치(100)의 시스템 구성도이다.

도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결되는 다수의 서브픽셀(SP)이 배열된 표시패널(110)과, 표시패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.

구동 회로는, 기능적으로 볼 때, 다수의 데이터 라인(DL)을 구동하는 데이터 구동 회로(120)와, 다수의 게이트 라인(GL)을 구동하는 게이트 구동 회로(130)와, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140) 등을 포함할 수 있다.

표시패널(110)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 데이터 라인(DL)은 행(Row) 또는 열(Column)으로 배치될 수 있고, 다수의 게이트 라인(GL)은 열(Column) 또는 행(Row)으로 배치될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 데이터 라인(DL)은 행(Row)으로 배치되고, 다수의 게이트 라인(GL)은 열(Column)로 배치되는 것으로 가정한다.

컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어한다.

이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.

전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.

컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하는 것 이외에, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.

예를 들어, 컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다. 여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(130)를 구성하는 하나 이상의 게이트 드라이버 집적회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적회로에 공통으로 입력되는 클럭 신호로서, 스캔신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적회로의 타이밍 정보를 지정하고 있다.

또한, 컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다. 여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(120)를 구성하는 하나 이상의 소스-드라이버 집적회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스-드라이버 집적회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(120)의 출력 타이밍을 제어한다.

이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.

컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.

데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.

데이터 구동 회로(120)는, 적어도 하나의 소스-드라이버 집적회로(S-DIC: Source-Driver Integrated Circuit)를 포함하여 구현될 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 경우에 따라서, 아날로그-디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.

각 소스-드라이버 집적회로(S-DIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식, 칩 온 글래스(COG: Chip On Glass) 방식, 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스-드라이버 집적회로(S-DIC)는, 표시패널(110)에 연결된 소스-회로필름 상에 실장 되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.

게이트 구동 회로(130)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 구동 회로(130)는 스캔 구동 회로라고도 한다.

게이트 구동 회로(130)는, 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.

게이트 구동 회로(130)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식, 칩 온 글래스(COG: Chip On Glass) 방식, 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 게이트 구동 회로(130)는 다수의 게이트 드라이버 집적회로(G-DIC)로 구현되어 표시패널(110)과 연결된 게이트-회로필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.

게이트 구동 회로(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.

데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.

데이터 구동 회로(120)는, 표시패널(110)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.

게이트 구동 회로(130)는, 표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 좌측과 우측)에 모두 위치할 수도 있다.

표시패널(110)에 배치된 다수의 게이트 라인(GL)은 다수의 스캔라인(SCL) 및 다수의 발광제어라인(EML) 등을 포함할 수 있다. 다수의 스캔라인(SCL) 및 다수의 발광제어라인(EML)은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 발광제어 트랜지스터)의 게이트 노드로 서로 다른 종류의 게이트 신호(스캔신호, 발광제어신호)를 전달하는 배선들이다.

게이트 구동 회로(130)는 게이트 라인(GL)의 한 종류인 다수의 스캔라인으로 스캔신호들을 출력하는 스캔 구동 회로와 게이트 라인(GL)의 다른 종류인 다수의 발광제어라인으로 발광제어신호들을 출력하는 발광 구동 회로를 포함할 수 있다.

도 2는 본 명세서의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 등가회로이다.

도 2를 참조하면, 각 서브픽셀(SP)은 발광소자(ED), 제1 내지 제6 트랜지스터(T1~T6), 및 스토리지 캐패시터(Cst) 등을 포함할 수 있다.

도 2를 참조하면, 각 서브픽셀(SP)은 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드와 대응되는 제1 노드(N1)와, 제2 트랜지스터(T2)의 게이트 노드와 대응되는 제2 노드(N2)와, 제2 트랜지스터(T2)의 드레인 노드 또는 소스 노드와 대응되는 제3 노드(N3)와, 발광소자(ED)의 픽셀전극(PE)과 대응되는 제4 노드(N4) 등의 주요 노드들을 포함한다.

발광소자(ED)는 픽셀전극(PE), 발광층(EL) 및 공통전극(CE)을 포함할 수 있다. 발광층(EL)은 픽셀전극(PE)과 공통전극(CE) 사이에 위치한다. 픽셀전극(PE) 및 발광층(EL)은 각 서브픽셀(SP) 마다 배치된다. 하지만, 공통전극(CE)은 다수의 서브픽셀(SP)에 공통으로 배치될 수 있다. 공통전극(CE)에는 공통전압에 해당하는 기저전압(VSS)이 인가될 수 있다.

제1 내지 제6 트랜지스터(T1~T6) 중 제2 트랜지스터(T2)는 발광소자(ED)를 구동하는 구동 트랜지스터(DRT: Driving Transistor)이다.

제1 내지 제6 트랜지스터(T1~T6) 중 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)를 제외한 나머지 5개의 트랜지스터(T1, T3, T4, T5, T6)의 게이트 노드들에 연결되는 5가지의 게이트 라인들(GL)이 필요하다.

5가지의 게이트 라인들(GL)은 제1 내지 제3 스캔라인(SCL1, SCL2, SCL3)과 제1 및 제2 발광제어라인(EML1, EML2)을 포함할 수 있다.

제3 트랜지스터(T3)는 제1 스캔라인(SCL1)을 통해 게이트 노드에 인가된 제1 스캔신호(Scan1(n))에 따라 제2 노드(N2)와 제3 노드(N3) 간의 전기적인 연결을 제어한다.

제1 트랜지스터(T1)는 제2 스캔라인(SCL2)을 통해 게이트 노드에 인가된 제2 스캔신호(Scan2(n))에 따라 제1 노드(N1)와 데이터 전압(Vdata)을 공급하는 데이터 라인(DL) 간의 전기적인 연결을 제어한다.

제6 트랜지스터(T6)는 제3 스캔라인(SCL3)을 통해 게이트 노드에 인가된 제3 스캔신호(Scan2(n-1))에 따라 제4 노드(N4)와 초기화 전압(Vini)이 인가되는 초기화 전압 노드(NVINI) 간의 전기적인 연결을 제어한다.

제4 트랜지스터(T4)는 제1 발광제어라인(EML1)을 통해 게이트 노드에 인가된 제1 발광제어신호(EM1(n))에 따라 제1 노드(N1)와 구동 전압(VDD)이 인가되는 구동 전압 노드(NVDD) 간의 전기적인 연결을 제어한다.

제5 트랜지스터(T5)는 제2 발광제어라인(EML2)을 통해 게이트 노드에 인가된 제2 발광제어신호(EM2(n))에 따라 제3 노드(N3)와 제4 노드(N4) 간의 전기적인 연결을 제어한다.

도 2를 참조하면, 스토리지 캐패시터(Cst)는 제1 플레이트(PLT1)와 제2 플레이트(PLT2)를 포함한다. 제1 플레이트(PLT1)는 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 게이트 노드에 전기적으로 연결되고, 제2 플레이트(PLT2)는 DC 전압 노드에 전기적으로 연결된다. 여기서, DC 전압 노드는, 일 예로, 구동 전압 노드(NVDD)를 포함할 수 있다.

도 2를 참조하면, 스토리지 캐패시터(Cst)는 제2 노드(N2)와 구동 전압 노드(NVDD) 사이에 전기적으로 연결될 수 있다. 여기서, 제2 노드(N2)는 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 게이트 노드와 대응되고, 구동 전압 노드(NVDD)는 DC 전압 노드일 수 있다.

도 2를 참조하면, 제1 내지 제6 트랜지스터(T1~T6) 중 제2 트랜지스터(T2)는 P형 트랜지스터일 수 있다. 일 예로, 제1 내지 제6 트랜지스터(T1~T6) 중 제2 트랜지스터(T2)는 P형 트랜지스터이고, 나머지 제1, 제3 내지 제6 트랜지스터(T6)는 N형 트랜지스터일 수 있다.

전술한 바와 같이, 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)를 P형 트랜지스터로 설계함으로써, 스토리지 캐패시터(Cst)를 제2 트랜지스터(T2)의 게이트 노드인 제2 노드(N2)와 DC 전압 노드인 구동 전압 노드(NVDD) 사이에 형성시켜줄 수 있다.

스토리지 캐패시터(Cst)의 양단 중 하나가 DC 전압 노드인 구동 전압 노드(NVDD)에 연결됨으로써, 스토리지 캐패시터(Cst)의 양단 중 다른 하나인 제2 노드(N2)의 전압 변화를 방지해줄 수 있다. 제2 노드(N2)는 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 게이트 노드에 해당한다.

또한, 본 명세서의 실시예들에 따르면, 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)는 동작 신뢰도와 전류 공급 성능이 무엇보다 중요하기 때문에, 동작 신뢰도와 전류 공급 성능에 유리한 P형 트랜지스터로 설계한다. 하지만, 나머지 제1, 제3 내지 제6 트랜지스터(T6)는 전류 공급 성능보다 스위칭 속도가 더욱더 중요한 트랜지스터들일 수 있다. 따라서, 제1, 제3 내지 제6 트랜지스터(T6)는 높은 캐리어 이동도로 인해 빠른 스위칭 속도를 갖는 N형 트랜지스터로 설계할 수 있다. 이에 따라, 서브픽셀(SP)의 구동 성능을 매우 향상시켜줄 수 있다.

한편, 본 실시예들에 따른 표시장치(100)는, OLED (Organic Light Emitting Diode) 디스플레이, 퀀텀닷 (Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.

본 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자(ED)로서 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷 (Quantum Dot)으로 만들어진 발광소자(ED)를 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자(ED)로서 포함할 수 있다.

도 3은 본 명세서의 실시예들에 따른 표시장치(100)의 구동 타이밍에 대한 다이어그램이다.

도 3을 참조하면, 다수의 서브픽셀(SP) 각각의 구동 기간은 제1 내지 제5 구동 기간(S10, S20, S30, S40, S50)을 포함할 수 있다.

제1 구동 기간(S10) 동안, 제1 스캔신호(Scan1(n)), 제3 스캔신호(Scan2(n-1)) 및 제2 발광제어신호(EM2(n))는 하이 레벨 게이트 전압(VGH)을 갖고, 제2 스캔신호(Scan2(n)) 및 제1 발광제어신호(EM1(n))는 로우 레벨 게이트 전압(VGL)을 가질 수 있다.

제2 구동 기간(S20) 동안, 제2 스캔신호(Scan2(n)) 및 제3 스캔신호(Scan2(n-1))는 하이 레벨 게이트 전압(VGH)을 갖고, 제1 스캔신호(Scan1(n)), 제1 발광제어신호(EM1(n)) 및 제2 발광제어신호(EM2(n))는 로우 레벨 게이트 전압(VGL)을 가질 수 있다.

제3 구동 기간(S30) 동안, 제1 스캔신호(Scan1(n)) 및 제2 스캔신호(Scan2(n))는 하이 레벨 게이트 전압(VGH)을 갖고, 제3 스캔신호(Scan2(n-1)), 제1 발광제어신호(EM1(n)) 및 제2 발광제어신호(EM2(n))는 로우 레벨 게이트 전압(VGL)을 가질 수 있다.

제4 구동 기간(S40) 동안, 제1 스캔신호(Scan1(n)), 제2 스캔신호(Scan2(n)), 제3 스캔신호(Scan2(n-1)), 제1 발광제어신호(EM1(n)) 및 제2 발광제어신호(EM2(n))는 로우 레벨 게이트 전압(VGL)을 가질 수 있다.

제5 구동 기간(S50) 동안, 제1 스캔신호(Scan1(n)), 제2 스캔신호(Scan2(n)) 및 제3 스캔신호(Scan2(n-1))는 로우 레벨 게이트 전압(VGL)을 갖고, 제1 발광제어신호(EM1(n)) 및 제2 발광제어신호(EM2(n))는 하이 레벨 게이트 전압(VGH)을 가질 수 있다.

도 4 내지 도 8은 본 명세서의 실시예들에 따른 표시장치(100)의 제1 내지 제5 구동 기간들(S10, S20, S30, S40, S50)을 나타낸 다이어그램들이다.

도 4를 참조하면, 제1 구동 기간(S10) 동안, 제1 스캔신호(Scan1(n)), 제3 스캔신호(Scan2(n-1)) 및 제2 발광제어신호(EM2(n))는 하이 레벨 게이트 전압(VGH)을 가짐에 따라, 제3 트랜지스터(T3), 제6 트랜지스터(T6) 및 제5 트랜지스터(T5)는 턴-온 상태이다. 이에 따라, 초기화 전압(Vini)이 제3 노드(N3) 및 제2 노드(N2)에 인가될 수 있다. 여기서, 제2 노드(N2)는 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 게이트 노드와 대응되고, 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)와 대응된다.

도 5를 참조하면, 제2 구동 기간(S20) 동안, 제2 스캔신호(Scan2(n))가 하이 레벨 게이트 전압(VGH)을 갖게 되어, 제1 트랜지스터(T1)가 턴-온 된다.

이에 따라, 데이터 라인(DL)에 공급된 데이터 전압(Vdata)이 턴-온 된 제1 트랜지스터(T1)를 통해 제1 노드(N1)에 인가된다. 이때, 초기화 전압(Vini)이 P 타입 트랜지스터인 제2 트랜지스터(T2)를 턴-온 시킬 수 있는 낮은 전압인 경우, 제2 구동 기간(S20) 동안, 제2 트랜지스터(T2)의 게이트 노드에 인가되어 있는 초기화 전압(Vini)에 의해, 제2 트랜지스터(T2)는 제2 구동 기간(S20) 동안 턴-온 상태일 수 있다. 이 경우, 데이터 전압(Vdata)은 제1 노드(N1)는 물론 제3 노드(N3)에도 인가될 수 있다.

도 6을 참조하면, 제3 구동 기간(S30)은 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 문턱전압(Vth)을 보상(내부 보상)하기 위한 샘플링(Sampling) 기간이다. 제3 구동 기간(S30) 동안, 제1 스캔신호(Scan1(n)) 및 제2 스캔신호(Scan2(n))가 하이 레벨 게이트 전압(VGH)을 가짐에 따라, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴-온 된다. 이때 초기화 전압(Vini)이 게이트 노드에 인가되어 있는 제2 트랜지스터(T2)도 턴-온 상태이다.

제3 구동 기간(S30) 동안, 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)는 다이오드 커넥션(Diode Connection) 상태가 된다. 제3 구동 기간(S30) 동안, 데이터 전압(Vdata)에 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 문턱전압(Vth)이 더해진 전압(Vdata + Vth, Vth<0)이 제2 트랜지스터(T2)의 게이트 노드인 제2 노드(N2)에 인가된다.

도 7를 참조하면, 제4 구동 기간(S40) 동안, 제1 스캔신호(Scan1(n)), 제2 스캔신호(Scan2(n)), 제3 스캔신호(Scan2(n-1)), 제1 발광제어신호(EM1(n)) 및 제2 발광제어신호(EM2(n))는 로우 레벨 게이트 전압(VGL)을 가질 수 있다. 이에 따라, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등이 플로팅(Floating) 상태가 될 수 있다.

도 8을 참조하면, 제5 구동 기간(S50) 동안, 제1 발광제어신호(EM1(n)) 및 제2 발광제어신호(EM2(n))가 하이 레벨 게이트 전압(VGH)을 가짐에 따라, 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 턴-온 상태가 되어, 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)는 구동전류를 발광소자(ED)로 공급할 수 있다. 이에 따라, 발광소자(ED)가 발광할 수 있다.

한편, 도 5를 참조하면, 제2 구동 기간(S20) 동안, 하이 레벨 게이트 전압(VGH)을 갖는 제2 스캔신호(Scan2(n))에 의해, 제1 트랜지스터(T1)가 턴-온 되고, 데이터 라인(DL)에 공급되는 데이터 전압(Vdata)은 턴-온 된 제1 트랜지스터(T1)를 통해 제1 노드(N1)에 인가될 수 있다.

도 6을 참조하면, 내부 보상을 위한 샘플링 기간인 제3 구동 기간(S30) 중에 제2 트랜지스터(T2)의 게이트 노드는 데이터 전압(Vdata)보다 일정 전압만큼 낮아진 전압 값(Vdata-ΔV)을 가질 수 있다. 여기서, 일정 전압(ΔV)은 제2 트랜지스터(T2)의 문턱전압(Vth, Vth<0)의 크기와 대응될 수 있다(ΔV = |Vth| = -Vth).

한편, 제3 구동기간(S30) 동안, 샘플링 동작이 가능하도록, 초기화 전압 노드(NVINI)에 인가되는 초기화 전압(Vini)은, 데이터 라인(DL)에 인가되는 데이터 전압(Vdata)의 최소값과 구동 트랜지스터(DRT)에 해당하는 제2 트랜지스터(T2)의 문턱전압(Vth)을 합한 값(Vdata+Vth) 미만일 수 있다(Vini < Vdata+Vth, Vth <0).

여기서, 제2 트랜지스터(T2)는 P형 트랜지스터이므로, 제2 트랜지스터(T2)의 문턱전압(Vth)은 네거티브 전압 값일 수 있다.

초기화 전압 노드(NVINI)에 인가되는 초기화 전압(Vini)은 발광소자(ED)의 공통전극(CE)에 인가되는 기저 전압(VSS)과 발광소자(ED)의 문턱전압(Vth_ED)을 합한 값(Vdata+Vth_ED) 미만일 수 있다(Vini < VSS+Vth_ED). 이에 따라, 샘플링 기간에 해당하는 제3 구동기간(S30) 동안, 발광소자(ED)의 불필요한 발광을 방지할 수 있다.

도 9는 본 명세서의 실시예들에 따른 표시장치(100)의 제1 발광제어신호(EM1(n))에 대한 펄스 폭 변조(PWM: Pulse Width Modulation) 구동을 나타낸 다이어그램이다. 도 10은 본 명세서의 실시예들에 따른 표시장치(100)의 제2 발광제어신호(EM2(n))에 대한 펄스 폭 변조(PWM) 구동을 나타낸 다이어그램이다. 도 11은 본 명세서의 실시예들에 따른 표시장치(100)의 펄스 폭 변조 구동 시, 픽셀전극(PE)의 전압 변화를 나타낸 그래프이다.

도 9 및 10을 참조하면, 게이트 구동 회로(130)는 빛이 발광되는 발광 기간에 해당하는 제5 구동 기간(S50) 동안, 제1 발광제어신호(EM1(n)) 및 제2 발광제어신호(EM2(n)) 중 1가지 이상에 대하여 펄스 폭 변조(PWM) 구동을 수행할 수 있다.

게이트 구동 회로(130)는, 제5 구동 기간(S50) 동안, 하이 레벨 게이트 전압(VGH)으로 유지되어야 하는 제1 발광제어신호(EM1(n)) 및 제2 발광제어신호(EM2(n)) 중 1가지 이상에 대하여, 로우 레벨 게이트 전압(VGL)을 갖는 로우 레벨 구간을 1차례 이상 의도적으로 만들어줌으로써, 펄스 폭 변조(PWM) 구동을 수행할 수 있다.

게이트 구동 회로(130)는, 펄스 폭 변조(PWM) 구동을 수행함으로써, 제5 구동 기간(S50) 동안, 하이 레벨 게이트 전압(VGH)을 갖는 하이 레벨 구간과 로우 레벨 게이트 전압(VGL)을 갖는 로우 레벨 구간이 교번되는 펄스 폭 변조(PWM: Pulse Width Modulation) 신호 타입의 제1 발광제어신호(EM1(n)) 및/또는 제2 발광제어신호(EM2(n))를 출력할 수 있다.

도 9를 참조하면, 펄스 폭 변조(PWM) 구동에 의해, 제5 구동 기간(S50) 동안, 제1 발광제어신호(EM1(n))는, 하이 레벨 게이트 전압(VGH)을 갖는 하이 레벨 구간과 로우 레벨 게이트 전압(VGL)을 갖는 로우 레벨 구간이 교번되는 펄스 폭 변조(PWM) 신호 타입일 수 있다.

도 9를 참조하면, 펄스 폭 변조(PWM) 구동을 수행하지 않은 기준(Ref.)의 경우, 제5 구동 기간(S50) 동안 제1 발광제어신호(EM1(n))는 하이 레벨 게이트 전압(VGH)을 유지한다.

도 9를 참조하면, 펄스 폭 변조(PWM) 구동을 수행하게 되면, 제5 구동 기간(S50) 동안, 제1 발광제어신호(EM1(n))는 1개 이상의 하이 레벨 구간과 1개 이상의 로우 레벨 구간을 가지게 된다.

도 9를 참조하면, 펄스 폭 변조(PWM) 구동 시, 표시장치(100)는, 구동 주파수를 조절하여 제5 구동 기간(S50) 동안 제1 발광제어신호(EM1(n))의 펄스 개수를 조절할 수 있다. 예를 들어, 구동 주파수가 120Hz인 경우, 제5 구동 기간(S50) 동안 제1 발광제어신호(EM1(n))의 펄스 개수는 2개일 수 있다. 구동 주파수가 240Hz인 경우, 제5 구동 기간(S50) 동안 제1 발광제어신호(EM1(n))의 펄스 개수는 4개일 수 있다.

도 9를 참조하면, 펄스 폭 변조(PWM) 구동 시, 표시장치(100)는 제5 구동 기간(S50) 동안 제1 발광제어신호(EM1(n))의 듀티비(DR)를 조절할 수 있다. 즉, 시장치(100)는 제5 구동 기간(S50) 동안 제1 발광제어신호(EM1(n))에서 1 사이클 기간 동안 하이 레벨 구간이 차지하는 비율(듀티비)을 조절할 수 있다.

도 9를 참조하면, 제1 발광제어신호(EM1(n))의 펄스 폭 변조 구동을 통해, 저계조 영역에서 얼룩 개선 효과를 얻을 수 있다. 제1 발광제어신호(EM1(n))의 듀티비를 작게 해줄수록, 저계조에서 얼룩 개선 효과를 높일 수 있으며, 발광소자(ED)의 발광시간이 짧아져 휘도가 저감되거나 광량이 떨어질 수 있으므로, 펄스 폭 변조 구동 시, 제1 발광제어신호(EM1(n))의 구동 주파수와 듀티비를 잘 조절하여 필요가 있다.

도 10을 참조하면, 펄스 폭 변조(PWM) 구동에 의해, 제5 구동 기간(S50) 동안, 제2 발광제어신호(EM2(n))는, 하이 레벨 게이트 전압(VGH)을 갖는 하이 레벨 구간과 로우 레벨 게이트 전압(VGL)을 갖는 로우 레벨 구간이 교번되는 펄스 폭 변조(PWM) 신호 타입일 수 있다.

도 10을 참조하면, 펄스 폭 변조(PWM) 구동을 수행하지 않은 기준(Ref.)의 경우, 제5 구동 기간(S50) 동안 제2 발광제어신호(EM2(n))는 하이 레벨 게이트 전압(VGH)을 유지한다.

도 10을 참조하면, 펄스 폭 변조(PWM) 구동을 수행하게 되면, 제5 구동 기간(S50) 동안, 제2 발광제어신호(EM2(n))는 1개 이상의 하이 레벨 구간과 1개 이상의 로우 레벨 구간을 가지게 된다.

도 10을 참조하면, 펄스 폭 변조(PWM) 구동 시, 표시장치(100)는, 구동 주파수를 조절하여 제5 구동 기간(S50) 동안 제2 발광제어신호(EM2(n))의 펄스 개수를 조절할 수 있다. 예를 들어, 구동 주파수가 120Hz인 경우, 제5 구동 기간(S50) 동안 제2 발광제어신호(EM2(n))의 펄스 개수는 2개일 수 있다. 구동 주파수가 240Hz인 경우, 제5 구동 기간(S50) 동안 제2 발광제어신호(EM2(n))의 펄스 개수는 4개일 수 있다.

도 10을 참조하면, 펄스 폭 변조(PWM) 구동 시, 표시장치(100)는 제5 구동 기간(S50) 동안 제2 발광제어신호(EM2(n))의 듀티비(DR)를 조절할 수 있다. 즉, 시장치(100)는 제5 구동 기간(S50) 동안 제2 발광제어신호(EM2(n))에서 1 사이클 기간 동안 하이 레벨 구간이 차지하는 비율(듀티비)을 조절할 수 있다.

도 10을 참조하면, 제2 발광제어신호(EM2(n))의 펄스 폭 변조 구동을 통해, 저계조 영역에서 얼룩 개선 효과를 얻을 수 있다. 제2 발광제어신호(EM2(n))의 듀티비를 작게 해줄수록, 저계조에서 얼룩 개선 효과를 높일 수 있으며, 발광소자(ED)의 발광시간이 짧아져 휘도가 저감되거나 광량이 떨어질 수 있으므로, 펄스 폭 변조 구동 시, 제2 발광제어신호(EM2(n))의 구동 주파수와 듀티비를 잘 조절하여 필요가 있다.

도 11을 참조하면, 한 프레임 시간 내 제5 구동 기간 동안, 펄스 폭 변조 구동에 따라 제1 발광제어신호(EM1(n)) 또는 제2 발광제어신호(EM2(n))의 전압이 하이 레벨 게이트 전압(VGH)과 로우 레벨 게이트 전압(VGL) 사이에서 스윙 함에 따라 발광소자(ED)의 픽셀전극(PE)의 전압이 스윙 할 수 있다.

도 12 내지 도 14는 본 명세서의 실시예들에 따른 표시장치(100)의 서브픽셀(SP) 내 제1 내지 제6 트랜지스터(T1~T6)의 종류를 설명하기 위한 등가회로들이다.

본 명세서의 실시예들에 따른 표시장치(100)의 서브픽셀(SP) 내 제1 내지 제6 트랜지스터(T1~T6)는, 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT: Low-Temperature Polycrystalline Silicon Thin Film Transistor)와 산화물 박막 트랜지스터(Oxide TFT) 중 1가지로만 구현될 수도 있고, 2가지를 혼합하여 구현될 수도 있다.

저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)는 비정질 실리콘(a-Si(Amorphous Silicon) 박막 트랜지스터(a-Si TFT)의 비정질 실리콘에 특수 레이저 공정을 더해 전자 이동도를 높인 박막 트랜지스터로서, 비정질 실리콘을 레이저로 순간적으로 녹여 비정질의 실리콘을 재 결정화하여 다결정 실리콘으로 만든 것으로서, 빠른 전자 이동도를 가지고 집적화가 가능하여 얇은 베젤 구현이 가능하고, 고해상도 및 높은 개구율과 낮은 소비전력을 가진다는 점에서 상당한 장점을 갖는다.

산화물 박막 트랜지스터(Oxide TFT)는, 반도체 물질에 실리콘 대신 산화물(Oxide)을 사용한 것으로서, 대면적 패널 제작에 유리하고 비정질 실리콘(a-Si) 박막 트랜지스터에 비해 우수한 전자 이동도를 지니면서도 상당히 높은 균일도를 갖고, 우수한 오프 전류(Off current) 제어 특성을 갖는 장점이 있다. 여기서, 산화물(Oxide)는, 일 예로, 인듈(In), 갈륨(Ga), 아연(Zn) 및 산소(O) 등을 결합한 IGZO 물질 등을 포함할 수 있다.

도 12 내지 도 14를 참조하면, 2가지 트랜지스터 종류(LTPS TFT, Oxide TFT)의 특성을 고려하여, 본 명세서의 실시예들에 따른 표시장치(100)의 각 서브픽셀(SP) 내 제1 내지 제6 트랜지스터(T1~T6) 중에서, 우수한 전자 이동도를 요구하는 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)는, 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)일 수 있다. 이에 따라, 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)의 전류 구동 성능을 향상시켜줄 수 있다.

도 12 내지 도 14를 참조하면, 본 명세서의 실시예들에 따른 표시장치(100)의 각 서브픽셀(SP) 내 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)를 제외한 나머지 제1, 제3 내지 제6 트랜지스터(T1, T3~T6) 중에서, 우수한 오프 전류 제어 특성을 요구하는 적어도 하나(예: T3 등)는 산화물 박막 트랜지스터(Oxide TFT)일 수 있다.

예를 들어, 도 12 내지 도 14에 도시된 바와 같이, 각 서브픽셀(SP) 내 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)를 제외한 나머지 제1, 제3 내지 제6 트랜지스터(T1, T3~T6) 중 제3 트랜지스터(T3)는 산화물 박막 트랜지스터(Oxide TFT)일 수 있다.

도 12를 참조하면, 각 서브픽셀(SP) 내 제1 내지 제6 트랜지스터(T1~T6) 중에서, 제3 트랜지스터(T3)는 산화물 박막 트랜지스터(Oxide TFT)이고, 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)와, 제1 트랜지스터(T1), 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)일 수 있다.

제1, 제3 내지 제6 트랜지스터(T1, T3~T6) 중 제3 트랜지스터(T3) 이외에도, 우수한 오프 전류 제어 특성을 필요로 하는 트랜지스터들(예: T1, T6)을 산화물 박막 트랜지스터(Oxide TFT)로 구현할 수 있다.

일 예로, 도 13에 도시된 바와 같이, 각 서브픽셀(SP) 내 제1 내지 제6 트랜지스터(T1~T6) 중에서, 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)는 산화물 박막 트랜지스터(Oxide TFT)이고, 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)와, 제1 트랜지스터(T1), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)일 수 있다.

다른 예로, 도 14에 도시된 바와 같이, 각 서브픽셀(SP) 내 제1 내지 제6 트랜지스터(T1~T6) 중에서, 제1 트랜지스터(T1), 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)는 산화물 박막 트랜지스터(Oxide TFT)이고, 구동 트랜지스터(DRT)인 제2 트랜지스터(T2)와, 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)일 수 있다.

전술한 예시 이외에도, 산화물 박막 트랜지스터(Oxide TFT)가 갖는 우수한 오프 전류 제어 특성과 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)가 갖는 빠른 전자 이동도 특성을 고려하여, 액티브 층의 종류(저온 다결정 실리콘, 산화물 반도체) 관점에서, 서브픽셀(SP) 내 제1 내지 제6 트랜지스터(T1~T6)를 다양하게 설계할 수 있다.

또한, N형 트랜지스터가 갖는 우수한 스위칭 속도 특성과 P형 트랜지스터가 갖는 우수한 동작 신뢰도 및 전류 공급 성능 특성을 고려하여, 채널 캐리어 종류(전자, 정공) 관점에서, 서브픽셀(SP) 내 제1 내지 제6 트랜지스터(T1~T6)를 다양하게 설계할 수 있다.

예를 들어, 서브픽셀(SP) 내 제1 내지 제6 트랜지스터(T1~T6) 중에서, 제2 트랜지스터(T2)는 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)이고 P형 트랜지스터이고, 제1, 제3 내지 제6 트랜지스터(T1, T3~T6) 중에서 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)는 N형 또는 P형 트랜지스터이고, 산화물 박막 트랜지스터(Oxide TFT)는 N형 트랜지스터일 수 있다.

서브픽셀(SP) 내 제1 내지 제6 트랜지스터(T1~T6) 중 일부는 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)이고 다른 일부는 산화물 박막 트랜지스터(Oxide TFT)인 경우, 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)와 산화물 박막 트랜지스터(Oxide TFT)는 절연 층에 의해 분리되어 서로 다른 층에 배치될 수 있다. 예를 들어, 산화물 박막 트랜지스터(Oxide TFT)는 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)보다 높은 층에 배치될 수 있다. 다만, 산화물 박막 트랜지스터(Oxide TFT)의 소스 노드와 드레인 노드 중 하나는 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)의 소스 노드와 드레인 노드 중 하나와 전기적으로 연결될 수 있다.

이상에서 전술한 본 명세서의 실시예들에 따른 표시장치(100)를 간략하게 다시 설명한다.

본 명세서의 실시예들에 따른 표시장치(100)는, 발광소자(ED)와, 발광소자(ED)로 구동전류를 공급하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 게이트 노드에 데이터 전압을 전달하기 위한 스위치 회로와, 제1 플레이트(PLT1)와 제2 플레이트(PLT2)를 포함하는 스토리지 캐패시터(Cst)를 포함할 수 있다.

구동 트랜지스터(DRT)는 P형 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)일 수 있다. 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)와 제2 플레이트(PLT2) 중 하나(PLT1)는 구동 트랜지스터(DRT)의 게이트 노드에 전기적으로 연결되고, 나머지 하나(PLT2)는 DC 전압 노드에 전기적으로 연결될 수 있다.

스위치 회로는 복수의 트랜지스터(T1, T3, T4, T5, T6)를 포함하고, 복수의 트랜지스터(T1, T3, T4, T5, T6) 중 적어도 하나는 산화물 박막 트랜지스터(Oxide TFT)일 수 있다.

복수의 트랜지스터(T1, T3, T4, T5, T6) 중 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)는 N형 또는 P형 트랜지스터이고, 산화물 박막 트랜지스터(Oxide TFT)는 N형 트랜지스터일 수 있다.

발광소자(ED)의 발광이 시작된 이후, 펄스 폭 변조 구동에 의해, 발광소자(ED)의 픽셀전극(PE)의 전압은 스윙(Swing) 할 수 있다.

도 15는 본 명세서의 실시예들에 따른 표시장치(100)의 구동방법에 대한 흐름도이다.

도 15를 참조하면, 본 명세서의 실시예들은, 발광소자(ED)와, 발광소자(ED)로 구동전류를 공급하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 게이트 노드에 데이터 전압을 전달하기 위한 스위치 회로와, 제1 플레이트(PLT1)와 제2 플레이트(PLT2)를 포함하는 스토리지 캐패시터(Cst)를 포함하는 표시장치(100)의 구동방법을 제공할 수 있다.

도 15를 참조하면, 본 명세서의 실시예들에 따른 표시장치(100)의 구동방법은, 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)에 초기화 전압을 인가하고, 스토리지 캐패시터(Cst)의 제2 플레이트(PLT2)에 DC 전압을 인가하는 단계(S1510)와, 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)의 전압을 데이터 전압(Vdata)에 일정 전압(Vth 또는 그 대응전압)이 더해지거나 빼진 보상 데이터 전압(Vdata+Vth, Vth<0)으로 변동시키는 단계(S1520)와, 발광소자(ED)가 발광하는 단계(S1530) 등을 포함한다.

구동 트랜지스터(DRT)는 P형 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)일 수 있다.

스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)와 제2 플레이트(PLT2) 중 하나(PLT1)는 구동 트랜지스터(DRT)의 게이트 노드에 전기적으로 연결되고, 나머지 하나(PLT2)는 DC 전압 노드에 전기적으로 연결될 수 있다.

발광소자(ED)가 발광하는 단계(S1530)에서, 펄스 폭 변조 구동 시, 발광소자(ED)의 픽셀전극(PE)의 전압은 스윙(Swing) 할 수 있다.

이상에서 전술한 본 명세서의 실시예들에 의하면, 얼룩이나 잔상 또는 색 좌표 변화 등의 화상 이상 현상을 방지할 수 있다. 특히, 저계조에서의 화상 이상 현상을 방지할 수 있다.

또한, 본 명세서의 실시예들에 의하면, 서브픽셀의 구동 시, 서브픽셀 내 주요 노드(예: 구동 트랜지스터(DRT)의 게이트 노드인 제2 노드(N2) 또는 스토리지 캐패시터(Cst)의 양단 등)에서 원치 않는 불안정한 전압 변동이 발생하는 것을 방지해줄 수 있다.

또한, 본 명세서의 실시예들에 의하면, 발광 타이밍의 온-오프 제어 구동 시, 발생될 수 있는 스토리지 캐패시터(Cst)의 양단 전압 차이의 불안정을 방지해주어, 저계조에서의 색 변화를 개선해줄 수 있다.

또한, 본 명세서의 실시예들에 의하면, 발광제어신호(EM1(n), EM2(n))의 파형의 온 시간을 조절하는 펄스 폭 변조(PWM) 구동을 통해, 얼룩이나 잔상 등의 화상 이상 현상을 방지하고, 더 나아가, 서브픽셀 내 스토리지 캐패시터(Cst)의 양단 전압을 안정화 시켜 주어 저계조에서의 색 변화를 개선시켜줄 수 있다. 이에 따라, 화상 품질을 향상시켜줄 수 있다.

또한, 본 명세서의 실시예들에 의하면, 서브픽셀 내 트랜지스터들의 각기 다른 기능 및 특성을 고려하여, P형 트랜지스터와 N형 트랜지스터가 혼합된 CMOS (Complementary Metal-Oxide Semiconductor) 타입의 서브픽셀 구조를 제공할 수 있다. 예를 들어, 서브픽셀 내 트랜지스터들(T1~T6) 중 동작 신뢰도 및 전류 공급 성능이 중요한 트랜지스터(예: T2 등)는 P형 트랜지스터로 구현하고, 스위칭 속도가 중요한 트랜지스터(예: T1, T3, T6 등)는 N형으로 구현하여, 동작 신뢰도 및 전류 공급 성능과 스위칭 속도를 모두 향상시켜줄 수 있는 CMOS (Complementary Metal-Oxide Semiconductor) 타입의 서브픽셀 구조를 제공할 수 있다.

또한, 본 명세서의 실시예들에 의하면, 서브픽셀 내 트랜지스터들의 각기 다른 기능 및 특성을 고려하여, 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)와 산화물 박막 트랜지스터(Oxide TFT)가 혼합된 서브픽셀 구조를 제공할 수 있다. 예를 들어, 서브픽셀 내 트랜지스터들(T1~T6) 중 전자 이동도가 중요한 트랜지스터(예: T2 등)는 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)로 구현하고, 오프 전류 제어 특성이 중요한 트랜지스터(예: T1 또는 T1, T3, T6 등)는 산화물 박막 트랜지스터(Oxide TFT)로 구현하여, 전자 이동도 및 오프 전류 제어 특성 등을 모두 향상시켜줄 수 있도록, 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)와 산화물 박막 트랜지스터(Oxide TFT)가 혼합된 서브픽셀 구조를 제공할 수 있다.

일 측면에서, 본 명세서의 실시예들은, 다수의 데이터 라인 및 다수의 게이트 라인과 연결된 다수의 서브픽셀이 배열된 표시패널과, 다수의 데이터 라인을 구동하는 데이터 구동 회로와, 다수의 게이트 라인을 구동하는 게이트 구동 회로를 포함하는 표시장치를 제공할 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 제1, 제3 내지 제6 트랜지스터 중 적어도 하나는 산화물 박막 트랜지스터이고, 제1, 제3 내지 제6 트랜지스터 중 저온 다결정 실리콘 박막 트랜지스터는 N형 또는 P형 트랜지스터이고, 산화물 박막 트랜지스터는 N형 트랜지스터일 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각의 구동 기간은 제1 내지 제5 구동 기간을 포함할 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 제1 구동 기간 동안, 제1 스캔신호, 제3 스캔신호 및 제2 발광제어신호는 하이 레벨 게이트 전압을 갖고, 제2 스캔신호 및 제1 발광제어신호는 로우 레벨 게이트 전압을 가질 수 있다. 제2 구동 기간 동안, 제2 스캔신호 및 제3 스캔신호는 하이 레벨 게이트 전압을 갖고, 제1 스캔신호, 제1 발광제어신호 및 제2 발광제어신호는 로우 레벨 게이트 전압을 가질 수 있다. 제3 구동 기간 동안, 제1 스캔신호 및 제2 스캔신호는 하이 레벨 게이트 전압을 갖고, 제3 스캔신호, 제1 발광제어신호 및 제2 발광제어신호는 로우 레벨 게이트 전압을 가질 수 있다. 제4 구동 기간 동안, 제1 스캔신호, 제2 스캔신호, 제3 스캔신호, 제1 발광제어신호 및 제2 발광제어신호는 로우 레벨 게이트 전압을 가질 수 있다. 제5 구동 기간 동안, 제1 스캔신호, 제2 스캔신호 및 제3 스캔신호는 로우 레벨 게이트 전압을 갖고, 제1 발광제어신호 및 제2 발광제어신호는 하이 레벨 게이트 전압을 갖고, 발광소자가 발광할 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 제2 구동 기간 동안, 하이 레벨 게이트 전압을 갖는 제2 스캔신호에 의해, 제1 트랜지스터가 턴-온 되고, 데이터 라인에 공급되는 데이터 전압은 턴-온 된 제1 트랜지스터를 통해 제1 노드에 인가될 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 제3 구동 기간 중에 제2 트랜지스터의 게이트 노드는 데이터 전압보다 일정 전압만큼 낮아진 전압 값을 갖고, 일정 전압은 제2 트랜지스터의 문턱전압의 크기와 대응될 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 초기화 전압 노드에 인가되는 초기화 전압은 데이터 라인에 인가되는 데이터 전압의 최소값과 구동 트랜지스터에 해당하는 제2 트랜지스터의 문턱전압을 합한 값 이하일 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 초기화 전압 노드에 인가되는 초기화 전압은 발광소자의 공통전극에 인가되는 기저 전압과 발광소자의 문턱전압을 합한 값 이하일 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 스위치 회로는 복수의 트랜지스터를 포함하고, 복수의 트랜지스터는 하나 이상의 산화물 박막 트랜지스터와 하나 이상의 저온 다결정 실리콘 박막 트랜지스터를 포함하고, 산화물 박막 트랜지스터는 N형 트랜지스터일 수 있다.

본 명세서의 실시예들에 따른 표시장치에서, 발광소자의 발광이 시작된 이후, 발광소자의 픽셀전극의 전압은 스윙 할 수 있다.

이상의 설명은 본 명세서의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 명세서의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 본 명세서의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시장치
110: 표시패널
120: 데이터 구동 회로
130: 게이트 구동 회로
140: 컨트롤러

Claims

다수의 데이터 라인 및 다수의 게이트 라인과 연결된 다수의 서브픽셀이 배열된 표시패널;
상기 다수의 데이터 라인을 구동하는 데이터 구동 회로; 및
상기 다수의 게이트 라인을 구동하는 게이트 구동 회로를 포함하고,
상기 다수의 서브픽셀 각각은, 발광소자, 제1 내지 제6 트랜지스터, 및 스토리지 캐패시터를 포함하고,
상기 제1 내지 제6 트랜지스터 중 제2 트랜지스터는 상기 발광소자를 구동하는 구동 트랜지스터이며 P형 트랜지스터이고,
상기 다수의 서브픽셀 각각은 상기 제2 트랜지스터의 소스 노드 또는 드레인 노드와 대응되는 제1 노드와, 상기 제2 트랜지스터의 게이트 노드와 대응되는 제2 노드와, 상기 제2 트랜지스터의 드레인 노드 또는 소스 노드와 대응되는 제3 노드와, 상기 발광소자의 픽셀전극과 대응되는 제4 노드를 포함하고,
상기 제3 트랜지스터는 제1 스캔신호에 따라 상기 제2 노드와 상기 제3 노드 간의 전기적인 연결을 제어하고, 상기 제1 트랜지스터는 제2 스캔신호에 따라 상기 제1 노드와 데이터 라인 간의 전기적인 연결을 제어하고, 상기 제6 트랜지스터는 제3 스캔신호에 따라 상기 제4 노드와 초기화 전압 노드 간의 전기적인 연결을 제어하고, 상기 제4 트랜지스터는 제1 발광제어신호에 따라 상기 제1 노드와 구동 전압 노드 간의 전기적인 연결을 제어하고, 상기 제5 트랜지스터는 제2 발광제어신호에 따라 상기 제3 노드와 상기 제4 노드 간의 전기적인 연결을 제어하고,
상기 스토리지 캐패시터는 제1 플레이트와 제2 플레이트를 포함하고, 상기 제1 플레이트는 상기 구동 트랜지스터인 상기 제2 트랜지스터의 게이트 노드에 전기적으로 연결되고, 상기 제2 플레이트는 DC 전압 노드에 전기적으로 연결되는 표시장치.
제1항에 있어서,
상기 스토리지 캐패시터는 상기 제2 노드와 상기 구동 전압 노드 사이에 전기적으로 연결되고, 상기 제2 노드는 상기 구동 트랜지스터인 상기 제2 트랜지스터의 게이트 노드와 대응되고, 상기 구동 전압 노드는 상기 DC 전압 노드인 표시장치.
제1항에 있어서,
상기 제1, 제3 내지 제6 트랜지스터는 하나 이상의 산화물 박막 트랜지스터와 하나 이상의 저온 다결정 실리콘 박막 트랜지스터를 포함하고, 상기 산화물 박막 트랜지스터는 N형 트랜지스터인 표시장치.
제1항에 있어서,
상기 제2 트랜지스터는 P형 트랜지스터이고, 상기 제1, 제3 내지 제6 트랜지스터는 N형 트랜지스터인 표시장치.
제4항에 있어서,
상기 다수의 서브픽셀 각각의 구동 기간은 제1 내지 제5 구동 기간을 포함하고,
상기 제1 구동 기간 동안, 상기 제1 스캔신호, 상기 제3 스캔신호 및 상기 제2 발광제어신호는 하이 레벨 게이트 전압을 갖고, 상기 제2 스캔신호 및 상기 제1 발광제어신호는 로우 레벨 게이트 전압을 갖고,
상기 제2 구동 기간 동안, 상기 제2 스캔신호 및 상기 제3 스캔신호는 하이 레벨 게이트 전압을 갖고, 상기 제1 스캔신호, 상기 제1 발광제어신호 및 상기 제2 발광제어신호는 로우 레벨 게이트 전압을 갖고,
상기 제3 구동 기간 동안, 상기 제1 스캔신호 및 상기 제2 스캔신호는 하이 레벨 게이트 전압을 갖고, 상기 제3 스캔신호, 상기 제1 발광제어신호 및 상기 제2 발광제어신호는 로우 레벨 게이트 전압을 갖고,
상기 제4 구동 기간 동안, 상기 제1 스캔신호, 상기 제2 스캔신호, 상기 제3 스캔신호, 상기 제1 발광제어신호 및 상기 제2 발광제어신호는 로우 레벨 게이트 전압을 갖고,
상기 제5 구동 기간 동안, 상기 제1 스캔신호, 상기 제2 스캔신호 및 상기 제3 스캔신호는 로우 레벨 게이트 전압을 갖고, 상기 제1 발광제어신호 및 상기 제2 발광제어신호는 하이 레벨 게이트 전압을 갖고, 상기 발광소자가 발광하는 표시장치.
제5항에 있어서,
상기 제2 구동 기간 동안, 하이 레벨 게이트 전압을 갖는 상기 제2 스캔신호에 의해, 상기 제1 트랜지스터가 턴-온 되고, 상기 데이터 라인에 공급되는 데이터 전압은 턴-온 된 상기 제1 트랜지스터를 통해 상기 제1 노드에 인가되고,
상기 제3 구동 기간 중에 상기 제2 트랜지스터의 게이트 노드는 상기 데이터 전압보다 일정 전압만큼 낮아진 전압 값을 갖고, 상기 일정 전압은 상기 제2 트랜지스터의 문턱전압의 크기와 대응되는 표시장치.
제5항에 있어서,
상기 제5 구동 기간 동안, 상기 제1 발광제어신호 또는 상기 제2 발광제어신호는 하이 레벨 게이트 전압을 갖는 하이 레벨 구간과 로우 레벨 게이트 전압을 갖는 로우 레벨 구간이 교번되는 펄스 폭 변조 신호 타입이고,
상기 제5 구동 기간 동안, 상기 제1 발광제어신호 또는 상기 제2 발광제어신호의 전압 스윙에 따라 상기 발광소자의 픽셀전극의 전압이 스윙하는 표시장치.
제1항에 있어서,
상기 제2 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터인 표시장치.
제8항에 있어서,
상기 제3 트랜지스터는 산화물 박막 트랜지스터인 표시장치.
제9항에 있어서,
상기 제1 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터 및 상기 제6 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터인 표시장치.
제9항에 있어서,
상기 제1 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터고, 상기 제6 트랜지스터는 산화물 박막 트랜지스터인 표시장치.
제9항에 있어서,
상기 제4 트랜지스터 및 상기 제5 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터고, 상기 제1 트랜지스터 및 상기 제6 트랜지스터는 산화물 박막 트랜지스터인 표시장치.
제1항에 있어서,
상기 초기화 전압 노드에 인가되는 초기화 전압은 상기 데이터 라인에 인가되는 데이터 전압의 최소값과 구동 트랜지스터에 해당하는 상기 제2 트랜지스터의 문턱전압을 합한 값 미만인 표시장치.
제1항에 있어서,
상기 초기화 전압 노드에 인가되는 초기화 전압은 상기 발광소자의 공통전극에 인가되는 기저 전압과 상기 발광소자의 문턱전압을 합한 값 미만인 표시장치.
발광소자와,
상기 발광소자로 구동전류를 공급하는 구동 트랜지스터와,
상기 구동 트랜지스터의 게이트 노드에 데이터 전압을 전달하기 위한 스위치 회로와,
제1 플레이트와 제2 플레이트를 포함하는 스토리지 캐패시터를 포함하고,
상기 구동 트랜지스터는 P형 저온 다결정 실리콘 박막 트랜지스터이고,
상기 스토리지 캐패시터의 상기 제1 플레이트와 상기 제2 플레이트 중 하나는 상기 구동 트랜지스터의 게이트 노드에 전기적으로 연결되고, 나머지 하나는 DC 전압 노드에 전기적으로 연결되는 표시패널.
제15항에 있어서,
상기 스위치 회로는 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터는 하나 이상의 산화물 박막 트랜지스터와 하나 이상의 저온 다결정 실리콘 박막 트랜지스터를 포함하고, 상기 산화물 박막 트랜지스터는 N형 트랜지스터인 표시패널.
제15항에 있어서,
상기 발광소자의 발광이 시작된 이후, 상기 발광소자의 픽셀전극의 전압은 스윙하는 표시패널.
발광소자와, 상기 발광소자로 구동전류를 공급하는 구동 트랜지스터와, 상기 구동 트랜지스터의 게이트 노드에 데이터 전압을 전달하기 위한 스위치 회로와, 제1 플레이트와 제2 플레이트를 포함하는 스토리지 캐패시터를 포함하는 표시장치의 구동방법에 있어서,
상기 스토리지 캐패시터의 상기 제1 플레이트에 초기화 전압을 인가하고, 상기 스토리지 캐패시터의 상기 제2 플레이트에 DC 전압을 인가하는 단계;
상기 스토리지 캐패시터의 상기 제1 플레이트의 전압을 데이터 전압에 일정 전압이 더해지거나 빼진 보상 데이터 전압으로 변동시키는 단계; 및
상기 발광소자가 발광하는 단계를 포함하고,
상기 구동 트랜지스터는 P형 저온 다결정 실리콘 박막 트랜지스터이고,
상기 스토리지 캐패시터의 상기 제1 플레이트와 상기 제2 플레이트 중 하나는 상기 구동 트랜지스터의 게이트 노드에 전기적으로 연결되고, 나머지 하나는 DC 전압 노드에 전기적으로 연결되는 표시장치의 구동방법.
제18항에 있어서,
상기 스위치 회로는 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터는 산화물 박막 트랜지스터와 하나 이상의 저온 다결정 실리콘 박막 트랜지스터를 포함하고, 상기 산화물 박막 트랜지스터는 N형 트랜지스터인 표시장치의 구동방법.
제18항에 있어서,
상기 발광소자가 발광하는 단계에서, 상기 발광소자의 픽셀전극의 전압은 스윙하는 표시장치의 구동방법.