KR20210062682A - 광전자 컴퓨팅 유닛, 광전자 컴퓨팅 어레이 및 광전자 컴퓨팅 방법 - Google Patents
광전자 컴퓨팅 유닛, 광전자 컴퓨팅 어레이 및 광전자 컴퓨팅 방법 Download PDFInfo
- Publication number
- KR20210062682A KR20210062682A KR1020217012261A KR20217012261A KR20210062682A KR 20210062682 A KR20210062682 A KR 20210062682A KR 1020217012261 A KR1020217012261 A KR 1020217012261A KR 20217012261 A KR20217012261 A KR 20217012261A KR 20210062682 A KR20210062682 A KR 20210062682A
- Authority
- KR
- South Korea
- Prior art keywords
- carrier
- matrix
- region
- area
- optoelectronic computing
- Prior art date
Links
- 230000005693 optoelectronics Effects 0.000 title claims abstract description 601
- 238000004364 calculation method Methods 0.000 title claims abstract description 112
- 239000000969 carrier Substances 0.000 claims abstract description 130
- 230000008878 coupling Effects 0.000 claims abstract description 124
- 238000010168 coupling process Methods 0.000 claims abstract description 124
- 238000005859 coupling reaction Methods 0.000 claims abstract description 124
- 239000004065 semiconductor Substances 0.000 claims abstract description 56
- 239000011159 matrix material Substances 0.000 claims description 392
- 230000003287 optical effect Effects 0.000 claims description 266
- 239000013598 vector Substances 0.000 claims description 264
- 238000000034 method Methods 0.000 claims description 153
- 239000000758 substrate Substances 0.000 claims description 150
- 238000004422 calculation algorithm Methods 0.000 claims description 57
- 238000006243 chemical reaction Methods 0.000 claims description 43
- 238000007667 floating Methods 0.000 claims description 38
- 230000006870 function Effects 0.000 claims description 37
- 230000008859 change Effects 0.000 claims description 26
- 238000013528 artificial neural network Methods 0.000 claims description 25
- 238000002955 isolation Methods 0.000 claims description 23
- 230000009471 action Effects 0.000 claims description 16
- 230000001133 acceleration Effects 0.000 claims description 12
- 238000009825 accumulation Methods 0.000 claims description 10
- 238000005304 joining Methods 0.000 claims description 8
- 230000009916 joint effect Effects 0.000 claims description 7
- 208000017983 photosensitivity disease Diseases 0.000 claims description 3
- 231100000434 photosensitization Toxicity 0.000 claims description 3
- 238000012545 processing Methods 0.000 claims description 3
- 238000009434 installation Methods 0.000 claims description 2
- 241000219095 Vitis Species 0.000 claims 2
- 235000009754 Vitis X bourquina Nutrition 0.000 claims 2
- 235000012333 Vitis X labruscana Nutrition 0.000 claims 2
- 235000014787 Vitis vinifera Nutrition 0.000 claims 2
- 239000000443 aerosol Substances 0.000 claims 1
- 229910002056 binary alloy Inorganic materials 0.000 claims 1
- 230000003760 hair shine Effects 0.000 claims 1
- 238000007792 addition Methods 0.000 description 116
- 238000010586 diagram Methods 0.000 description 59
- 239000008186 active pharmaceutical agent Substances 0.000 description 42
- 238000003860 storage Methods 0.000 description 41
- 230000008901 benefit Effects 0.000 description 38
- 238000005516 engineering process Methods 0.000 description 27
- 230000010354 integration Effects 0.000 description 26
- 230000008569 process Effects 0.000 description 18
- 230000000903 blocking effect Effects 0.000 description 17
- 239000013307 optical fiber Substances 0.000 description 12
- 238000004088 simulation Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 10
- 238000012549 training Methods 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 7
- 238000009795 derivation Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 239000000654 additive Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000013170 computed tomography imaging Methods 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 238000003384 imaging method Methods 0.000 description 4
- 230000006698 induction Effects 0.000 description 4
- 238000003325 tomography Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000002591 computed tomography Methods 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 238000012806 monitoring device Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 241000282472 Canis lupus familiaris Species 0.000 description 1
- 206010070834 Sensitisation Diseases 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013479 data entry Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000001815 facial effect Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000004298 light response Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000001537 neural effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000002604 ultrasonography Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06E—OPTICAL COMPUTING DEVICES; COMPUTING DEVICES USING OTHER RADIATIONS WITH SIMILAR PROPERTIES
- G06E3/00—Devices not provided for in group G06E1/00, e.g. for processing analogue or hybrid data
- G06E3/001—Analogue devices in which mathematical operations are carried out with the aid of optical or electro-optical elements
- G06E3/005—Analogue devices in which mathematical operations are carried out with the aid of optical or electro-optical elements using electro-optical or opto-electronic means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/067—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using optical means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7896—Modular architectures, e.g. assembled from a number of identical packages
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/045—Combinations of networks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/048—Activation functions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/08—Learning methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
- H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Mathematical Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Biophysics (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- Optics & Photonics (AREA)
- Nonlinear Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Software Systems (AREA)
- Artificial Intelligence (AREA)
- Computational Linguistics (AREA)
- Data Mining & Analysis (AREA)
- Evolutionary Computation (AREA)
- General Health & Medical Sciences (AREA)
- Molecular Biology (AREA)
- Computing Systems (AREA)
- Ceramic Engineering (AREA)
- Neurology (AREA)
- Electromagnetism (AREA)
- Light Receiving Elements (AREA)
- Optical Modulation, Optical Deflection, Nonlinear Optics, Optical Demodulation, Optical Logic Elements (AREA)
- Optical Communication System (AREA)
- Complex Calculations (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
본 발명은 광전자 컴퓨팅 유닛, 광전자 컴퓨팅 어레이 및 광전자 컴퓨팅 방법에 관한 것이며, 하나의 반도체 다기능 영역 구조를 포함하고, 상기 반도체 다기능 영역 구조는 적어도 하나의 캐리어 제어 영역, 적어도 하나의 커플링 영역 및 적어도 하나의 광생성 캐리어의 수집 영역과 판독 영역을 포함하는 상기 광전자 컴퓨팅 유닛에 관한 것이다.
Description
이 출원은 2018년 11월 22일자 출원한 중국 특허 출원 제 201811398206.9호를 우선권 주장하며, 상기 출원은 여기에서의 인용에 의해 그 전체 내용이 본원에 통합된다.
본 발명은 광전자 컴퓨팅 유닛, 광전자 컴퓨팅 어레이 및 광전자 컴퓨팅 방법에 관한것으로, 구체적으로 컴퓨팅 분야 및 반도체 부품 분야의 기술들을 결합하여 독립적으로 연산하거나 또는 기존의 컴퓨팅 기술과 결합하여 연산한다.
기존의 컴퓨터는 그 원리를 살펴보면 반도체 재료가 특정된 전기적 신호에 대해 전송, 가감 및 역상 등을 진행할 수 있는 특성에 의해, 결합(combination) 및 통합을 통하여 지극히 복잡한 연산을 실현할 수 있다. 이러한 컴퓨팅은 사실상 현대 문명의 중요한 기반을 이루고 있다.
기존의 컴퓨터는 일반적으로 폰 노이만 구조(Von Neumann architecture)를 이용하고 있으나, 폰 노이만 구조의 기억 장치와 연산 장치가 분할 되여 있으며, 신경망 알고리즘을 대표로 하는 알고리즘을 처리할 경우 신경망의 가중치가 반복적으로 호출될 필요가 있으므로, 기억 장치와 연산 장치의 분할는 데이터 전송에 막대한 에너지 소모를 초래하고 연산 속도에 영향을 미친다. 뿐만 아니라 신경망 알고리즘, CT알고리즘을 대표로 하는 알고리즘들은 많은 행렬 벡터 곱셈 연산을 필요로 하나, 기존의 곱셈기 규모는 수만개의 트랜지스터로 기존의 컴퓨팅이 이러한 알고리즘을 처리할 경우의 에너지 효율 및 통합에 큰 영향을 미치게 된다.
이러한 한도를 극복하기 위하여 인메모리 컴퓨팅 부품이 제기되고 있다. 기존의 인메모리 컴퓨팅 부품은 저항 메모리(RRAM)와 플래시(FLASH) 두 가지로 나뉘는데, 저항 메모리(RRAM)는 전원이 꺼진 후에도 오랜 시간 동안 전기 입력단 입력량의 영향을 받는 저항 값을 저장할 수 있으나, 저항 메모리(RRAM)는 표준 CMOS공정 생산을 지원하지 않아 부품 수율과 균일성이 보장되지 않으므로 이는 수많은 인메모리 컴퓨팅 부품을 사용하여 네트워크를 구성하여 가속화해야하는 신경망 알고리즘에서는 허용되지 않는다. 그러나 플래시(FLASH)가 인메모리 컴퓨팅 부품을 이용하면 플로팅 게이트 튜브가 하나 이상의 데이터를 저장하여야함을 의미한다. 다시 말하면 다중값 저장인데, 이는 삭제와 프로그래밍 두 가지 방식만 이용하여 역치를 변화시키는 기존 플래시(FLASH)로서는 어려운 일이다.
또한 기존의 광연산 방법이란 흔히는 광의 전파 법칙에 의해 광과 광학 부품 이 서로 작용하는 단순한 연산을 말한다.
본 발명에 따른 한 방면에 의하면, 광전자 컴퓨팅 장치를 제공하며 이는 반도체 재료의 광전자적 특성을 이용하여, 외부에서 비력된 광신호로 반도체 재료 중의 전기신호를 변조하여 가산기, 곱셈기 및 고급 연산을 실현한다. 또한 본 장치는 높은 정확도의 저장 연산 일체 기능을 실현할 수 있고 단일 소자는 광입력단의 광신호를 저장할 수 있어 광을 차단한 후에도 긴 시간동안 보존할 수 있다.
본 발명에 따른 다른 한 방면에 의하면, 새로운 광전자 컴퓨팅 방법을 제공하며, 반도체 재료으 광전자적 특성을 이용하여, 입력된 광신호로 반도체 재료에서 출력되는 전기신호를 변조하여, 가산기, 곱셈기 등 기본연산의 새로운 매커니즘을 실현한다.
본 발명에 따르면 반도체 재료의 광전자적 특성을 이용하여 광전자 컴퓨팅 소자를 고안하고, 상기 광전자 컴퓨팅 소자로 구성된 여러가지 가산기, 곱셈기 및 알고리즘 가속기 및 대응되는 광전자 연산 방법을 공개한다. 상술한 바와 같이 본 발명은 반도체 재료의 광전자적 특성을 이용하고, 일반적인 광학 영역에서 이미 보편적으로 이용되는 기술을 컴퓨팅 영역으로 확정시켜 새로운 광전자 컴퓨팅 소자와 광전자 컴퓨팅 방법을 제공하여 높은 정확도의 저장 연산 일체 기능을 실현할 수 있으며 단일 소자는 광 입력단의 고아신호를 저장하고 광을 차단한 후에도 긴 시간동안 저장이 가능하며, 또한 단일 소자는 곱셈 연산을 완성할 수 있어 신경망 알고리즘을 대료로 하는 "저장 파라미터"가 필요한 알고리즘을 가속하는데 아주 적합하다.
본 발명의 기타 특징과 장점은 아래 명세서에서 설명하기로 하며, 명세서의 내용으로부터 쉽게 이해할 수 있으며 또는 본 발명을 실시하는 것을 통하면 이해에 도움이 될것이다. 본 발명의 해결하고저 하는 과제와 장점들은 명세서, 권리청구서 및 도면에 의해 실현하고 얻을 수 있다.
아래의 표는 광전자 저장 연산 일체 칩과 구글의 TPU칩의 전력소비, 칩 면적, 연산 능력 및 제조 공정 등 면에서의 대비도이다. 그 중에서 광전자 저장 연산 일체 칩의 파라미터와 기능 지표는 이론적인 유도와 시물레이션 결과에서 온것이다.
이로부터 알 수 있듯이, 광전자 저장 연산 일체 칩이 동작 주파수가 TPU칩 보다 훨씬 작은 상황에서, 매 초 조작 횟수는 TPU칩보다 훨씬 더 많으며 이는 광전자 저장 연산 일체 칩의 컴퓨팅 어레이 중에서 단일 소자가 곱셈 조작을 완성할 수 있고, 전류의 합류는 한 번의 가산 조작을 더 완성한 것이므로 단일 유닛은 하나의 기계적 주기 동안 두 개의 조작 횟수를 가지며, TPU칩 보다 훨씬 우월한다. 동시에 칩 면적이 TPU칩보다 작다. 그러나 광전자 저장 연산 일체 칩은 또다른 큰 장점을 가진다. 광 입력의 저장 특성으로 인해 광전자 저장 연산 일체 칩은 전력소비면가 TPU칩보다 훨씬 적으며, 또한 상기 파라미터는 모두 65nm를 기반으로 제조한 것이고, 구글의 TPU칩은 28nm공정의 생산물이므로, 이는 광전자 저장 연산 일체 칩이 공정상의 미세도를 향상시키지 않고 소자의 기능을 향상시키는것을 가능하도록 한다. 마지막으로 알 수 있듯이, 시물레이션과 유도 결과로부터 현재의 광전자 저장 연산 일체 칩은 전력소비가 거의 데이터 제어부분에서 소모된다.
도면은 본 발명을 더 쉽게 이해하기 위하것으로 명세서의 일부로 구성되며 본 발명에 따른 실시예와 결합하여 본 발명를 설명하는 것이지 본 발명을 한정 하는 것은 아니다.
도 1은 본 발명에 따른 광전자 컴퓨팅 유닛의 다기능 영역의 기본 구조 설명도이다.
도 2는 본 발명에 따른 제 1 실시예의 광전자 컴퓨팅 유닛의 정면도이다.
도 3은 본 발명에 따른 제 1 실시예의 광전자 컴퓨팅 유닛의 입체 설명도이다.
도 4는 본 발명에 따른 제 1 실시예의 광전자 컴퓨팅 유닛의 다기능 영역의 배치도이다.
도 5는 본 발명에 따른 제 1 실시예의 광전자 컴퓨팅 유닛의 전기학 모델이다.
도 6은 본 발명에 따른 제 2 실시예의 광전자 컴퓨팅 유닛의 정면도이다.
도 7은 본 발명에 따른 제 2 실시예의 광전자 컴퓨팅 유닛의 3D 설명도이다
도 8은 본 발명에 따른 제 2 실시예의 광전자 컴퓨팅 유닛의 다기능 영역의 배치도이다.
도 9는 본 발명에 따른 제 3 실시예의 광전자 컴퓨팅 유닛의 정면도이다.
도 10은 본 발명에 따른 제 3 실시예의 광전자 컴퓨팅 유닛의 3D 설명도이다.
도 11은 본 발명에 따른 제 3 실시예의 광전자 컴퓨팅 유닛의 다기능 영역의 배치도이다.
도 12는 본 발명에 따른 제 3 실시예의 광전자 컴퓨팅 유닛의 전기학 모델이다.
도 13은 본 발명에 따른 제 4 실시예의 광전자 컴퓨팅 유닛의 구조 설명도이다.
도 14는 본 발명에 따른 제 4 실시예의 광전자 컴퓨팅 유닛의 다기능 영역의 구조 설명도이다.
도 15는 본 발명의 직접 투영한 기술안의 설명도이다.
도 16은 본 발명의 발광유닛과 광전자 컴퓨팅 유닛을 집적한 설명도이다.
도 17은 본 발명의 렌즈로 광 입력을 진행하는 기술안의 설명도이다.
도 18은 본 발명의 광섬유로 광 입력을 진행하는 기술안의 설명도이다.
도 19는 본 발명의 깔때기 모양의 광섬유 기술안의 설명도이다.
도 20은 본 발명에 따른 광전자 컴퓨팅 유닛의 복수 개 제어 게이트 구조 중의 하나를 예로 들어 나타내는 구조도이다.
도 21은 본 발명에 따른 광전자 컴퓨팅 유닛의 복수 개 제어 게이트 구조 중의 하나를 예로 들어 나타내는 구조도이다.
도 22는 본 발명에 따른 광전자 컴퓨팅 유닛의 복수 개 제어 게이트 구조 중의 하나를 예로 들어 나타내는 구조도이다.
도 23은 본 발명에 따른 가산기 중 하나를 예로 들어 나타내는 구조도이다.
도 24는 본 발명에 따른 곱셈기 중 하나를 예로 들어 나타내는 구조도이다.
도 25는 본 발명에 따른 곱셈기 중 하나를 예로 들어 나타내는 구조도이다.
도 26은 본 발명에 따른 곱셈기 중 하나를 예로 들어 나타내는 구조도이다.
도 27은 본 발명에 따른 벡터 가산기의 구조도이다.
도 28은 본 발명에 따른 롱 비트 곱셈기의 구조도이다.
도 29는 본 발명에 따른 직렬 매트릭스 벡터 곱셈기의 설명도이다.
도 30은 본 발명에 따른 병렬 매트릭스 벡터 곱셈기 컴퓨팅 설명도이다.
도 31은 본 발명에 따른 병렬 매트릭스 벡터 곱셈기의 설명도이다.
도 32는 본 발명에 따른 컨볼루션 연산의 설명도이다.
도 33은 본 발명에 따른 컨볼루션 핵이 3*3인 컨볼루션 연산 유닛의 어레이의 설명도이다.
도 34는 본 발명에 따른 ALEXnet네트워크의 설명도이다.
도 35는 본 발명에 따른 RELU함수의 설명도이다.
도 36은 본 발명에 따른 X광의 촬영방시과 CT 촬영방식의 설명도이다.
도 37은 본 발명에 따른 CT알고리즘의 설명도이고, 여기서 화소는 제 i 번째 광선이 제 j 번째 화소를 관통한다.
도 38은 본 발명에 따른 CT알고리즘의 설명도이다.
도 39는 본 발명에 따른 직렬된 CT알고리즘 가속기 매트릭스의 설명도이다.
도 40은 본 발명에 따른 디지털 제어 라직의 설명도이다.
도 41은 본 발명에 따른 제 1 실시예의 광전자 컴퓨팅 유닛의 광 응답 곡선이다.
도 42는 본 발명에 따른 시물레이션에 이용되는 AlexNet형 네트워크의 설명도이다.
도 1은 본 발명에 따른 광전자 컴퓨팅 유닛의 다기능 영역의 기본 구조 설명도이다.
도 2는 본 발명에 따른 제 1 실시예의 광전자 컴퓨팅 유닛의 정면도이다.
도 3은 본 발명에 따른 제 1 실시예의 광전자 컴퓨팅 유닛의 입체 설명도이다.
도 4는 본 발명에 따른 제 1 실시예의 광전자 컴퓨팅 유닛의 다기능 영역의 배치도이다.
도 5는 본 발명에 따른 제 1 실시예의 광전자 컴퓨팅 유닛의 전기학 모델이다.
도 6은 본 발명에 따른 제 2 실시예의 광전자 컴퓨팅 유닛의 정면도이다.
도 7은 본 발명에 따른 제 2 실시예의 광전자 컴퓨팅 유닛의 3D 설명도이다
도 8은 본 발명에 따른 제 2 실시예의 광전자 컴퓨팅 유닛의 다기능 영역의 배치도이다.
도 9는 본 발명에 따른 제 3 실시예의 광전자 컴퓨팅 유닛의 정면도이다.
도 10은 본 발명에 따른 제 3 실시예의 광전자 컴퓨팅 유닛의 3D 설명도이다.
도 11은 본 발명에 따른 제 3 실시예의 광전자 컴퓨팅 유닛의 다기능 영역의 배치도이다.
도 12는 본 발명에 따른 제 3 실시예의 광전자 컴퓨팅 유닛의 전기학 모델이다.
도 13은 본 발명에 따른 제 4 실시예의 광전자 컴퓨팅 유닛의 구조 설명도이다.
도 14는 본 발명에 따른 제 4 실시예의 광전자 컴퓨팅 유닛의 다기능 영역의 구조 설명도이다.
도 15는 본 발명의 직접 투영한 기술안의 설명도이다.
도 16은 본 발명의 발광유닛과 광전자 컴퓨팅 유닛을 집적한 설명도이다.
도 17은 본 발명의 렌즈로 광 입력을 진행하는 기술안의 설명도이다.
도 18은 본 발명의 광섬유로 광 입력을 진행하는 기술안의 설명도이다.
도 19는 본 발명의 깔때기 모양의 광섬유 기술안의 설명도이다.
도 20은 본 발명에 따른 광전자 컴퓨팅 유닛의 복수 개 제어 게이트 구조 중의 하나를 예로 들어 나타내는 구조도이다.
도 21은 본 발명에 따른 광전자 컴퓨팅 유닛의 복수 개 제어 게이트 구조 중의 하나를 예로 들어 나타내는 구조도이다.
도 22는 본 발명에 따른 광전자 컴퓨팅 유닛의 복수 개 제어 게이트 구조 중의 하나를 예로 들어 나타내는 구조도이다.
도 23은 본 발명에 따른 가산기 중 하나를 예로 들어 나타내는 구조도이다.
도 24는 본 발명에 따른 곱셈기 중 하나를 예로 들어 나타내는 구조도이다.
도 25는 본 발명에 따른 곱셈기 중 하나를 예로 들어 나타내는 구조도이다.
도 26은 본 발명에 따른 곱셈기 중 하나를 예로 들어 나타내는 구조도이다.
도 27은 본 발명에 따른 벡터 가산기의 구조도이다.
도 28은 본 발명에 따른 롱 비트 곱셈기의 구조도이다.
도 29는 본 발명에 따른 직렬 매트릭스 벡터 곱셈기의 설명도이다.
도 30은 본 발명에 따른 병렬 매트릭스 벡터 곱셈기 컴퓨팅 설명도이다.
도 31은 본 발명에 따른 병렬 매트릭스 벡터 곱셈기의 설명도이다.
도 32는 본 발명에 따른 컨볼루션 연산의 설명도이다.
도 33은 본 발명에 따른 컨볼루션 핵이 3*3인 컨볼루션 연산 유닛의 어레이의 설명도이다.
도 34는 본 발명에 따른 ALEXnet네트워크의 설명도이다.
도 35는 본 발명에 따른 RELU함수의 설명도이다.
도 36은 본 발명에 따른 X광의 촬영방시과 CT 촬영방식의 설명도이다.
도 37은 본 발명에 따른 CT알고리즘의 설명도이고, 여기서 화소는 제 i 번째 광선이 제 j 번째 화소를 관통한다.
도 38은 본 발명에 따른 CT알고리즘의 설명도이다.
도 39는 본 발명에 따른 직렬된 CT알고리즘 가속기 매트릭스의 설명도이다.
도 40은 본 발명에 따른 디지털 제어 라직의 설명도이다.
도 41은 본 발명에 따른 제 1 실시예의 광전자 컴퓨팅 유닛의 광 응답 곡선이다.
도 42는 본 발명에 따른 시물레이션에 이용되는 AlexNet형 네트워크의 설명도이다.
본 발명에 따른 실시예의 목적, 기술안 및 장점을 더 명확하게 설명하기 위해 아래에 도면을 결합하여 본 발명에 따른 여러가지 실시예를 설명하기로 한다. 본 명세서와 도면은 대체적으로 동일한 단계나 요소가 동일한 도면부호를 이용하며 이러한 단계와 요소들은 중복하여 설명하지 않기로 한다.
실시예는 단지 본 발명의 일부 실시예일 뿐이지 본 발명을 모든 실시예는 아님을 이해하여야 한다. 본 발명에 따른 실시예에 근거하여 당업자가 창조적인 노동을 부여하지 않고 얻은 기타 실시예는 본 발명의 보호범위에 속한다. 또한 명세서를 더 잘 설명하기 위하여 본 기술영역에서 잘 알려진 기능이나 구조는 설명하지 않기로 한다.
우선, 도1은 본 발명의 광전자 컴퓨팅 유닛의 다기능 영역의 기본 구조 설명도이다. 대체적으로 본 발명의 광전자 컴퓨팅 소자 유닛은 하나의 반도체 다기능 영역 구조를 포함하고, 상기 반도체 다기능 영역 구조는 하나의 캐리어 제어 영역, 하나의 커플링 영역 및 하나의 광생성 캐리어 수집 영역 및 판독 영력을 포함하고, 상기 다기능 영역은 다층구조일 수 있고, 여러가지 공건의 설치와 변환을 통하여 동일한 광전자 역할과 제어를 실현할 수 있는 어떠한 층 또는 영역 구조일 수 있다. 아래에 도면을 참조하여 본 발명의 광전자 컴퓨팅 유닛의 4개 바람직한 실시예를 설명하기로 한다.
광전자 연산 유닛 기술안
제 1 실시예
도 2 내지 도 5는 본 발명의 제 1 실시예에 따른 광전자 컴퓨팅 유닛의 설명도이다.
도 2와 도 3은 광전자 컴퓨팅 유닛의 정면도와 사시도이다. 도 2와 도 3에서와 같이 하나의 상기 광생성 캐리어의 수집 영역과 판독 영역이 존재하는 P형 반도체 기판은 좌측 수집 영역과 우측 판독 영역으로 나뉘고, 상기 좌측 수집 영역은 기판에 하나의 전압 범위가 음전압(negative voltage)인 펄스를 인가하거나 또는 제어 게이트에 하나의 전압 범위가 양전압(positive voltage)인 펄스를 인가하여, 수집 영역의 기판에서 광전자 수집에 쓰이는 공핍층이 형성되고, 우측 판독 영역은 수집된 광전자수를 판독하여 광 입력단의 입력량으로 한다. 상기 우측 판독 영역은 얕은 트렌치 소자격리부(아래에 STI로 명칭함,STI: Shallow trench isolation), N형 드레인 및 N형 소스를 포함한다. 상기 STI는 반도체 기판 중간 부분의 수집 영역과 판독 영역 사이에 위치하며, 상기 STI는 에칭 또는 이산화규소를 주입하는 것을 통하여 형성되며, 수집 영역과 판독 영역의 전기적 신호를 격리하는데 이용된다. 상기 N형 소스는 판독 영역 내의 하부 유전체층에 가까운 일측에 위치하고 이온주입법을 통하여 도핑하여 형성된다. 상기 N형 드레인은 반도체 기판의 하부 유전체층에 가깝고 상기 N형 소스와 마주보는 다른 일측에 위치하며, 동일하게 이온주입법을 통한 도핑법으로 형성된다. 판독할 경우, 제어 게이트에 하나의 정전압을 인가하여 N형 소스와 판독 영역의 N형 드레인 사이에 전도성 채널이 형성되고, N형 드레인과 N형 소스 사이에 하나의 바이어스 펄스 전압을 인가하면 전도성 채널의 전자들이 소스 드레인 사이에 전류를 더 빨리 형성한다. 상기 소스 드레인 사이의 채널 내에 형성된 전류의 캐리어는 제어 게이트의 전압, 소스 드레인 사이의 전압 및 수집 영역이 수집한 광전자 수량의 공동 작용을 받아, 광 입력량과 전기 입력량이 공동 작용을 받은 전자가 전류의 형식으로 출력되고, 제어 게이트 전압, 소스 드레인 사이의 전압은 소자의 전기 입력량이 되며, 광전자수는 소자의 광 입력량이 된다.
또한 상기 커플링 영역인 전하 커플링층이 존재하고, 수집 영역과 판독 영역을 연결하며 수집 영역의 기판 내의 공핍층이 광전자를 수집하기 시작한 후 수집 영역의 기판 표면전위가 수집된 광전자수의 영향을 받게 된다. 전하 커플링층이 연결을 통하여 판독 영역의 반도체 기판 표면전위가 수집 영역의 반도체 기판 표면전위의 영향을 받고, 진일보로 판독 영역의 소스 드레인 사이의 전류의 크기에도 영향을 주므로 판독 영역의 소스 드레인 사이의 전류를 판단하여 수집 영역의 수집된 광전자수를 판독할 수 있다.
또한, 하나의 상기 캐리어 제어 영역인 제어 게이트가 존재하고, 여기에 하나의 펄스 전압을 인가하여 P형 반도체 기판의 수집 영역에 광전자를 여기시키는 공핍층(depletion region)이 생성되며, 동시에 전기 입력단으로서 그 중 하나에 연산량이 입력된다.
또한 상기 P형 반도체 기판와 상기 전하 커플링층 사이에는 격리 역할의 하부 유전체층이 존재하고; 상기 전하 커플링층과 상기 제어 게이트 사이에도 격리 역할의 상부 유전체층이 존재한다.
진일보로 도 4는 광전자 컴퓨팅 유닛의 다기능 영역의 배치도이다. 도 4에서와 같이 광전자 컴퓨팅 유닛은 상기 캐리어 제어 영역인 제어 게이트, 상기 커플링 영역인 전하 커플링층, 상기 광생성 커리어 수집 영역과 판독 영역을 구비하는 P형 기판, P형 반도체 기판와 상기 전하 커플링층 사이에 설치된 격리 역할의 하부 유전체층, 전하 커플링층과 상기 제어 게이트 사이에 설치된 격리 역할의 상부 유전체층을 포함한다.
본 명세서에서의 좌측, 우측, 상부 및 하부는 단지 도면을 보는 시점에서의 상대적 위치일 뿐이지 구체적인 구조에 대한 한정이 아님을 당업자라면 알아야 할 것이다.
또한 도 5는 본 발명의 제 1 실시예에 따른 광전자 컴퓨팅 유닛의 전기학 모델 개략도이다. 도 5에서와 같이 전기학 모델을 참조하여 광전자 컴퓨팅 유닛의 원리를 상세히 설명하도록 한다.
도 5에서와 같이, 좌측 수집 영역은 하나의 정전용량이 
인 MOS 커패시터이고, 우측 판독 영역은 하나의 표준 플로팅 게이트 MOS트랜지스터이다. 설계를 할 시, 정전용량C2가 C1보다 훨씬 작게 설계를 했으므로 소자가 작동할 경우 판독 영역이 감광 영역에 주는 영향은 무시할 수 있다.
하나의 MOS 커패시터의 Si 중의 전위는 아래의 포아송 방정식(Poisson's Equation)을 통하여 얻을 수 있다.
여기서, 
는 규소의 유전율이고, ρ는 P형 기판의 부피 전하 밀도이다.
캐리어 수집 영역과 판독 영역의 P형 기판에 하나의 음전압 펄스를 인가하거나 또는 캐리어 제어 영역의 제어 게이트에 하나의 양전압 펄스를 인가할 경우 기판가 공핍 상태에 이르며 광 입력신호인 광자를 수집하고 광전자를 생성하기 시작하며, 공핍층에서 
이고, NA는 도핑 농도이다.
상기 포아송 방정식을 풀면 아래와 같다.
여기서, x방향은 하부 유전체층에 수직되게 아래를 향하는 방향이고, x d 는 공핍층의 깊이이며, q는 전자의 전하량이며, V는 깊이가 x인 곳의 전위이다. MOS일 경우, P형 기판 표면 전위 
는 x=0일 경우의 V의 값이다.
그러므로 아래와 같은 식을 얻을 수 있다.
상기 수식을 유도하면 아래와 같은 식을 얻을 수 있다.
여기서, E S 는 표면 전기장 강도이고, 기판의 전압을 0V라고 하면 감광 과정에서 제어 게이트의 전위는 아래와 같다.
여기서, VG는 제어 게이트 전위이고, 상기 방정식을 풀면 공핍층의 깊이 x d 는 아래와 같다.
광자가 소자에 입사될 경우, 공핍층 내부에 광전자가 생성되며, 게이트의 전기장의 작용에 의해 수집 영역의 채널 내부에 광전자가 수집되며, 제어 게이트의 총 전하량은 
이고, Q는 신호 전하량 （e-/cm2）이고, 상기 신호 전하가 제어 게이트와 P형 기판 사이의 전기장의 작용에 의해 수집 영역에 수집되며, 또한 반도체 기판의 캐리어의 재결합도 일정 시간이 필요하고, 공핍층 내부의 열 여기 캐리어도 존재하므로, 신호 전하는 광을 차단한 후에도 긴 시간동안 연산 유닛 내부에 저장되어 저장-연산 기능을 실현한다.
이러할 경우 아래와 같은 식을 얻을 수 있다.
여기서, V Q 는 신호 전하가 생성한 전위 총 합이고 아래와 같다.
상기 식으로부터 신호 전하량 Q가 커짐에 따라 x d 는 점차 작아지며, Q의 값이 V Q = 0일 경우 x d 가 0이면, 표면 전위가 V s =0이고, 채널 전위는 변하지 않으며, 소자는 풀웰 상태에 도달한다.
우측의 판독 영역 플로팅 게이트 MOSFET의 채털 전류 
는 아래와 같이 표시할 수 있다.
여기서, W와 L은 각각 게이트 폭과 길이이며, VDS는 소스 드레인 사이의 전압이고, 
는 전하 커플링층의 전위이며, 크기는 제어 게이트 전위 V G 와 P형 기판 표면 전위 V s 의 영향을 받아 아래와 같이 표시할 수 있다.
P형 기판 도핑 농도가 낮을 경우(예를 들어 입방 센티미터 당 2E15일 경우), 공핍 영역의 분압이 정전용량 C1과 C3의 분압보다 훨씬 크므로 공식(1-6)을 아래와 같이 간소화 할 수 있다.
공식(1-11)을 (1-3)에 대입하면 P형 기판 표면 전위 V S 와 제어 게이트 전위V G 및 신호 전하가 생성한 전위의 총합인 V Q 가 비슷하게 동일하며 아래와 같다.
공식(1-12),(1-8)을 (1-10)에 대입한 후 (1-9)를 더 대입하면 아래와 같은 식을 얻을 수 있다.
또한 입사광자 양인 X photon 으로 신호 전하 Q의 크기를 아래와 같이 표시할 수 있다.
여기서, t는 노광 시간이고, X photon 는 단위 시간 내에 입사된 광자의 개수가고, 
는 소자의 양자 효율이다.
이로부터 소자가 곱셈기로 동작할 수 있는 표현식을 얻을 수 있다.
공식(1-15)에서 알수 있듯이, 출력량인 판독 영역의 소스 드레인 전류 I d 는 광 입력량인 X photon , 전기 입력량인 V G 와 V DS 의 작용을 동시에 받으며, 천성적으로 곱셈과 가산의 연산 관계를 포함하고 있고, 이러한 작용 관계를 이용하여 본 발명은 여러가지 서로 다른 기능의 연산 장치를 실현할 수 있다.
상기 광전자 컴퓨팅 유닛의 가장 기본적인 구조는 하나의 출력단만 포함하나, 만약 우측 판독 영역의 MOSFET는 복수의 병렬되는 각각 독릭적인 소스 드레인으로 분할하고, 각 소자의 파라미터가 모두 동일한 미니 MOSFET라고 하면, 출력단의 수량을 늘일 수 있고, 만약 상기 복수의 미니 MOSFET에게 동일한 VDS를 부여하면, 광전자 컴퓨팅 유닛의 여러 갈래의 동일한 출력량을 얻을 수 있다. 아래에 상기 제 1 실시예를 기반으로 한 광전자 컴퓨팅 유닛에 대하여 설명하기로 한다.
제 2 실시예
도 6 내지 도 8은 본 발명의 제 2 실시예에 따른 광전자 컴퓨팅 유닛이다.
도 6과 도 7은 광전자 컴퓨팅 유닛의 정면도와 사시도이다. 도 6과 도 7에서와 같이 하나의 광생성 캐리어의 수집 영역과 판독 영역인 N형 반도체 기판은 좌측 수집 영역과 우측 판독 영역으로 나뉜다. 상기 좌측 수집 영역은 기판에 하나의 전압 범위가 양전압인 펄스를 인가하거나 또는 제어 게이트에 하나의 전압 범위가 음전압인 펄스를 인가하면, 수집 영역의 기판에서 광전자 수집에 쓰이는 공핍층이 형성되고, 우측 판독 영역은 수집된 포토 홀 전하량을 판독한다. 상기 우측 판독 영역은 얕은 트렌치 소자격리부(아래에 STI로 명칭함, STI: Shallow trench isolation), P형 드레인 및 P형 소스를 포함한다. 상기 STI는 반도체 기판 중간 부분의 수집 영역과 판독 영역 사이에 위치하며, 상기 STI는 에칭 또는 이산화규소를 주입하는 것을 통하여 형성되며, 수집 영역과 판독 영역의 전기적 신호를 격리하는데 이용된다. 상기 P형 소스는 판독 영역 내의 하부 유전체층에 가까운 일측에 위치하고 이온주입법을 통하여 도핑하여 형성된다. 상기 P형 드레인은 반도체 기판의 하부 유전체층에 가깝고 상기 P형 소스와 마주보는 다른 일측에 위치하며, 동일하게 이온주입법을 통한 도핑법으로 형성된다. 판독할 경우, 제어 게이트에 하나의 음전압 펄스를 인가하여 P형 소스와 P형 드레인 사이에 전도성 채널이 형성되고, P형 소스와 P형 드레인 사이에 하나의 바이어스 펄스 전압을 인가하면 전도성 채널의 양공은 소스 드레인 사이에 전류를 더 빨리 형성한다. 상기 소스 드레인 사이의 채널 내에 형성된 전류의 캐리어는 제어 게이트의 펄스 전압, 소스 드레인 사이의 전압 및 수집 영역이 수집한 양공 수량의 공동 작용을 받아, 광 입력량과 전기 입력량의 공동 작용을 받은 후의 캐리어로 전류 형식으로 출력되고, 제어 게이트 전압, 소스 드레인 사이의 전압은 소자의 전기 입력량이 되며, 포토 홀 수량은 소자의 광 입력량이 된다.
또한 상기 커플링 영역인 전하 커플링층이 존재하고, 수집 영역과 판독 영역을 연결하며 수집 영역의 기판 내의 공핍 영역이 포토 홀을 수집하기 시작한 후 수집 영역의 기판 표면전위가 수집된 포토 홀 수량의 영향을 받게 된다. 전하 커플링층에 의한 연결을 통하여 판독 영역의 반도체 기판 표면전위가 수집 영역의 반도체 기판 표면전위의 영향을 받고, 진일보로 판독 영역의 소스 드레인 사이의 전류에도 영향을 주므로 판독 영역의 소스 드레인 사이의 전류를 판단하여 수집 영역의 수집된 포토 홀의 수량을 판독할 수 있다.
또한, 하나의 상기 캐리어 제어 영역인 제어 게이트가 존재하고, 여기에 하나의 음전압 펄스 전압을 인가하여 N형 반도체 기판의 수집 영역에 포토 홀을 여기시키는 공핍 영역이 생성되며, 동시에 전기 입력단으로서 그 중 하나에 연산량이 입력된다.
상기 N형 반도체 기판와 상기 전하 커플링층 사이에는 격리 역할의 하부 유전체층이 존재하고; 상기 전하 커플링층과 상기 제어 게이트 사이에도 격리 역할의 상부 유전체층이 존재한다.
진일보로 도 8은 광전자 컴퓨팅 유닛의 다기능 영역의 배치도이다. 도 8에서와 같이 광전자 컴퓨팅 유닛은 상기 캐리어 제어 영역인 제어 게이트, 상기 커플링 영역인 전하 커플링층, 및 상기 광생성 커리어 수집 영역과 판독 영역을 구비하는 N형 기판, 또한 N형 반도체 기판와 상기 전하 커플링층 사이에 설치된 격리 역할의 하부 유전체층, 전하 커플링층과 상기 제어 게이트 사이에 설치된 격리 역할의 상부 유전체층을 포함한다.
상기와 같은 본 발명의 제 1 실시예와 비교하면, 제 2 실시예의 차이점은 소자 유닛이 이용하는 P형 기판을 N형 기판로 바꾸고, 판독 영역의 MOSFET의 N형 소스와 드레인을 P형으로 바꾸었을 뿐이며 다른 구조는 변함이 없으며, 원리 유도과정은 제 1 실시예와 비슷하므로, 비슷한 부분은 더 설명하지 않기로 한다.
상기 식의 측정에 의하면, 공식(1-7)에서, 제어 게이트와 기판 사이의 전압 차이가 변하지 않을 경우 광자가 입사하기 전 기판의 도핑 농도가 높으면 높을 수록 공핍 영역의 깊이는 더 얕아지며, 너무 얕은 공핍 영역은 연산 소자가 광 입력을 수신할 경우 수신 할 수 있는 최대 광자의 수량이 너무 적게 되어 광 입력단의 입력 범위가 작아지며 연산 유닛의 기능에 영향을 미치게 된다. 또한 관련 이론에 의하면 너무 높은 기판 도핑 농도는 캐리어의 열 여기를 크게 하므로 광 입력단의 데이터가 저장-연산 일체 소자에서의 저장 시간에 영향을 미치게 된다.
반도체 제조 공정에서 웨이퍼는 낮은 농도의 P형 도핑으로 만들어지므로, P형 기판 소자를 제조 할 경우 직접 이러한 도핑을 직접 기판 조건으로 이용할 수 있으나, 만일 N형 기판 소자를 제조 할 경우 이온 주입 방식으로 우선 하나의 N웰을 제조한 후, N웰에 N형 기판 소자를 제조한다. 그러므로 N형 기판 소자에 비하면 P형 기판 소자는 보다 쉽게 농도가 낮은 기판 도핑을 얻을 수 있으며, 상기 두 가지 실시예에서 제 1 실시예는 제 2 실시예에 비해 더 많은 장점을 가진다.
제 1 실시예에서와 같이 제 2 실시예에 따른 광전자 컴퓨팅 유닛의 가장 기본적인 구조는 하나의 출력단만 포함하나, 만약 우측 판독 영역의 MOSFET를 복수의 병렬되는 각각 독릭적인 소스 드레인으로 분할하고, 각 소자의 파라미터가 모두 동일한 미니 MOSFET라고 하면, 출력단의 수량을 늘일 수 있고, 만약 상기 복수의 미니 MOSFET에게 동일한 VDS를 부여하면, 광전자 컴퓨팅 유닛의 여러 갈래의 동일한 출력량을 얻을 수 있다. 아래에 상기 제 2 실시예를 기반으로 한 광전자 컴퓨팅 유닛에 대하여 설명하기로 한다.
제 3 실시예
도 9 내지 도 12는 본 발명의 제 3 실시예에 따른 광전지 컴퓨팅 유닛이다.
도 9와 도 10은 광전자 컴퓨팅 유닛의 정면도와 사시도이다. 도 9와 도 10에서와 같이 하나의 광생성 캐리어의 수집 영역과 판독 영역인 P형 반도체 기판은 동시에 감광과 판독 작업을 할 수 있으며, 하나의 N형 드레인과 하나의 N형 소스를 포함한다. 상기 N형 소스는 판독 영역 내의 하부 유전체층에 가까운 일측에 위치하고 이온주입법을 통하여 도핑하여 형성된다. 상기 N형 드레인은 반도체 기판의 하부 유전체층에 가깝고 상기 N형 소스와 마주보는 다른 일측에 위치하며, 동일하게 이온주입법을 통한 도핑법으로 형성된다. 감광할 경우 P형 반도체 기판에 하나의 전압 범위가 양전압인 펄스를 인가하는 동시에 상기 캐리어 제어 영역인 제어 게이트에 하나의 전압 범위가 양전압인 펄스를 인가하여 P형 기판에서 광전자 수집에 쓰이는 공핍층이 형성되고, 공핍 영역 내에 생성된 전자가 제어 게이트와 P형 기판 사이에의 전기장의 작용을 받아 가속되어 충분히 큰 에너지를 얻으면 P형 기판와 전하 커플링층 사이의 하부 유전체층 전위 장벽을 뚫고 전하 커플링층으로 진입하여 저장된다. 전하 커플링층의 전하 수량은 소자가 턴온 될 시의 역치에 영향주며 진일보로 판독 할 시 소스 드레인 사이의 전류의 크기에 영향준다. 판독할 경우, 제어 게이트에 하나의 음전압 펄스를 인가하여 N형 소스와 N형 드레인 사이에 전도성 채널이 형성되고, N형 소스와 N형 드레인 사이에 하나의 펄스 전압을 인가하면 전도성 채널의 전자가 소스 드레인 사이에 전류를 더 빨리 형성한다. 상기 소스 드레인 사이의 전류는 제어 게이트의 펄스 전압, 소스 드레인 사이의 전압 및 커플링층에 저장된 전자 수량의 공동 작용을 받아, 광 입력량과 전기 입력량의 공동 작용을 받은 후의 전자로 전류 형식으로 출력되고, 제어 게이트 전압, 소스 드레인 사이의 전압은 소자의 전기 입력량이 되며, 전하 커플링층에 저장된 광전자 수량은 소자의 광 입력량이 된다.
또한 상기 커플링 영역인 전하 커플링층이 존재하고, 입사된 광전자를 저장하는데 이용되며, 판독할 시의 소자 역치의 크기를 변화하며 진일보로 판독 영역의 소스 드레인 사아의 전류에 영향 주어, 판독 영역의 소스 드레인 사이의 전류를 판단하여 감광 시 생성되어 전하 커플링층으로 진입된 광전자 수량을 판독한다.
또한, 하나의 상기 캐리어 제어 영역인 제어 게이트가 존재하고, 여기에 하나의 펄스 전압을 인가하여 P형 반도체 기판의 수집 영역에 광전자를 여기시키는 공핍 영역이 생성되며, 동시에 전기 입력단으로서 그 중 하나에 연산량이 입력된다.
상기 P형 반도체 기판와 상기 전하 커플링층 사이에는 격리 역할을 하는 한 층의 하부 유전체층이 존재하고; 상기 전하 커플링층과 상기 제어 게이트 사이에도 격리 역할을 하는 한 층의 상부 유전체층이 존재한다.
진일보로 도 11은 광전자 컴퓨팅 유닛의 다기능 영역의 배치도이다. 도 11에서와 같이 광전자 컴퓨팅 유닛은 상기 캐리어 제어 영역인 제어 게이트, 상기 커플링 영역인 전하 커플링층, 및 상기 광생성 커리어 수집 영역과 판독 영역인 P형 기판, P형 반도체 기판와 상기 전하 커플링층 사이에 설치된 격리용 하부 유전체층, 전하 커플링층과 상기 제어 게이트 사이에 설치된 격리 역할의 상부 유전체층을 포함한다.
또한 도12는 본 발명의 제 3 실시예에 따른 광전자 컴퓨팅 유닛의 전기학 모델 개략도이다. 도 12에서와 같은 전기학 모델을 참조하여 광전자 컴퓨팅 유닛의 원리를 상세히 설명하도록 한다.
도 12에서와 같이 광전자 컴퓨팅 유닛의 구조와 플로팅 게이트 소자는 대체적으로 동일하며, 최상단의 게이트는 제어 게이트이고 이는 중간 부분의 전하 커플링층과 완전히 격리되어 있으며, 전하 커플링층은 플로팅 게이트 소자의 플로팅 게이트에 해당된다. 여기서, C FC 、C S 、C B 、C D 는 플로팅 게이트와 제어 게이트, 플로팅 게이트와 소스, 플로팅 게이트와 기판, 플로팅 게이트와 드레인 사이의 정전용량이다.
플로팅 게이트에 전하가 존재하지 않을 경우, 
일 경우 아래와 같은 식을 얻을 수 있다.
여기서, V FG 는 플로팅 게이트의 전위이고, V CG 는 제어 게이트의 전위이며, V S 、V D 、V B 는 각각 소스, 드레인과 기판의 전위이다.
플로팅 게이트의 총 정전용량 C T 을 
로 정의하고, 동시에 전극J의 결합계수 
를 
로 정의하면, 그 중에서 전극J는 제어 게이트G, 드레인D, 소스S, 기판B 중의 임의의 하나가 될 수 있으며, 플로팅 게이트의 전위 V FG 는 결합계수로 아래와 같이 표시할 수 있다.
여기서, V GS 、V DS 는 각각 게이트와 소스 사이 전압과 소스 드레인 사이 전압이며, α G 、α S 、α D 、α B 는 각각 게이트, 소스, 드레인 및 기판의 결합계수이다. 플로팅 게이트의 전위는 제어 게이트와 관련될 뿐더러 동시에 소스, 드레인 및 기판의 전위와도 관련이 있음을 알 수 있으며, 소스와 기판을 접지하면 아래와 같다.
플로팅 게이트 소자에 있어서, 역치 전압 V T 와 전도계수 
는 일반적인 MOS소자의 공식으로부터 얻을 수 있다.
여기서, 
는 소자가 역치에 도달 할 시의 플로팅 게이트 전위이며, 
는 소자가 역치에 도달할 시의 제어 게이트 전위이며, 
는 제어 게이트의 체전도계수이며, 
는 플로팅 게이트의 체전도계수이다.
이로부터 선형 영역 
에 있어서, 드레인의 전류 I DS 는 아래와 같다.
플로팅 게이트에 전하가 저장되어 있을 경우, 
일 경우 공식(2-3), (2-5), (2-7)은 아래와 같다.
공식 (2-9)에서 V T 는 
와 직접 관련이 있음을 알 수 있으며, 동시에 상기 식으로부터 V T 의 변화 
를 얻을 수 있다.
여기서, V T0 는 플로팅 게이트에 전하가 존재하지 않을 경우의 역치이다. 도 9, 도 10에서와 같이 광전자 컴퓨팅 유닛의 제어 게이트에 게이트 전압 펄스를 인가하고, 기판에 음전압 펄스 전압을 인가한 후, 기판의 반도체에서 공핍층을 형성한다. 광 입력 시 광 입력량인 광자가 반도체 기판의 공핍 영역에 입사되며, Si반도체 기판은 하나의 광자를 흡수하고 하나의 전자 정공 쌍을 여기시킨다. 광전자는 게이트 전압의 구동에 의해 가속되어 태널로 이동하여 충분히 높은 에너지를 얻으며, 충분히 높은 에너지를 얻으면 게이트 산화물 전기장의 작용에 의해 전하 커플링층으로 입사된 후 전하를 저장한다. 전하 커플링층은 광전자를 저장한 후 판독 할 시 클로팅 게이트 MOSFET의 드레인 전류와 역치 전압이 변화된다.
식(2-11)으로부터 광전자가 전하 커플링층으로 입사된 후 소자 역치 전압의 변화는 아래와 같음을 알 수 있다.
여기서, βVT는 역치 전압의 변화이고, Q e 는 하나의 전자 전하량이고, C CG 는 제어 게이트로부터 플로팅 게이트까지의 정전용량이며, N elec 는 저장층에 저장된 광전자의 개수이다. 상기 공식은 역치 전압의 변화와 광전자의 전하량의 선형 관계를 나타낸다.
노광 전후의 역치 전압의 변화량을 측정하여 광전자 저장층의 광전자 수량을 추정할 수 있다. 공식은 아래와 같다.
제어 게이트로부터 플로팅 게이트까지의 정전용량 C CG 의 표달식을 상기 공식에 대입하면 아래와 같은 식을 얻을 수 있다.
여기서, W, L는 각각 플로팅 게이트 소자의 게이트 폭과 게이트 길이이며, H는 플로팅 게이트의 두께이며, tIPD는 상기 소자 유닛의 플로팅 게이트와 게이트 사이의 두께이며, 
는 진공 유전율이고, 
는 상대적 유전율이다.
식(2-10)으로부터 역치 전압의 변화는 선형 영역의 드레인 전류의 변화 βI DS 와 대응됨을 알 수 있으며 아래와 같이 표시할 수 있다.
그러므로 광전자의 저장된 수량은 선형 영역의 드레인 전류의 변화 측정하는 것에 의해서도 얻을 수 있다.
상술한 바와 같이, 최종 판독 영역의 드레인 소스 사이의 전류 I d 는 아래와 같다.
상기 공식(2-15)로부터 판독량인 판독 영역의 드레인 소스 전류 I d 는 광 입력량인 N, 전기 입력량인 VG와 VDS의 작용을 동시에 받음을 알 수 있으며, 또한 곱셈과 가산의 연산관계를 포함하고 있어 이러한 작용관계를 이용하여 여러가지 서로 다른 기능을 실현하는 연산 장치를 고안 할 수 있다.
상술한 제 1 실시예 및 제 2 실시예와 비교하여 보면 제 3 실시에의 제일 큰 차이점은, 입력량이 소자 유닛에 저장한 캐리어 광전자는 격리된 전하 커플링층에 저장되므로 아주 긴 유지 시간을 가지며, 제일 길게는 10년 동안 유지 할 수 있으나, 상술한 제 1 실시예 및 제 2 실시예에서는 광 입력신호가 단지 초단위 시간만 유지할 수 있어 저장-연산 일체 소자로는 더 큰 장점을 가진다.
상술한 제 1 실시예 및 제 2 실시예와 같이 상기 광전자 컴퓨팅 유닛의 가장 기본적인 구조는 하나의 출력단만 포함하나, 만약 우측 판독 영역의 MOSFET는 복수의 병렬되는 각각 독릭적인 소스 드레인으로 분할하고, 각 소자의 파라미터가 모두 동일한 미니 MOSFET라고 하면, 출력단의 수량을 늘일 수 있고, 만약 상기 복수의 미니 MOSFET에게 동일한 VDS를 부여하면, 광전자 컴퓨팅 유닛의 여러 갈래의 동일한 출력량을 얻을 수 있다. 아래에 상기 제 3 실시예를 기반으로 한 광전자 컴퓨팅 유닛에 대하여 설명하기로 한다.
제 4 실시예
도 13과 도 14를 참조하여 본 발명의 제 4 실시예에 따른 광전자 컴퓨팅 유닛을 설명하기로 한다.
도 13에서와 같이 하나의 광생성 캐리어의 수집 영역과 판독 영역인 포토 다이오드와 판독 트랜지스터(Transistor)가 존재하며, 그 중에서 포토 다이오드는 이온 도핑을 통하여 형성되고 감광에 쓰인다. 상기 포토 다이오드의 N 영역은 커플링 영역인 상기 광전자 커플링 리드선에 의해 판독 트랜지스터의 제어 게이트와 리셋 트랜지스터(Transistor)의 소스에 연결되며, 판독 트랜지스터의 드레인에 하나의 양전압 펄스를 인가하여 전류를 판독 하는 구동 전압으로 한다. 노광 전 리셋 트랜지스터를 온하여 리셋 트랜지스터의 드레인의 전압이 포토 다이오드에 인가되도록 하여 상기 수집 영역인 포토 다이오드가 역바이어스 상태로 되어 공핍층을 생성한다. 노광할 시 리셋 트랜지스터가 오프하고 상기 포토 다이오드는 전기적으로 격리되며, 광자가 포토 다이오드의 공핍 영역에 입사되어 광전자를 생성하며 다이오드 내부에 누적되며, 다이오드의 N영역과 커플링 영역인 상기 광전자 커플링 리드선과 전기적으로 연결된 판독 트랜지스터의 제어 게이트의 전위가 내려가지 시작하면서 판독 트랜지스터 채널 내의 전자 농도에 영향 준다. 상기 판독 트랜지스터는 판독에 쓰이며 드레인에 하나의 양전압 펄스 전압을 인가하여 소스와 어드레싱 트랜지스터의 드레인이 연결되며, 판독할 시 어드레싱 트랜지스터를 온하여 판독 트랜지스터에 전류가 생성되고 상기 전류의 크기는 리셋 트랜지스터 드레인 전압, 판독 트랜지스터 드레인 전압 및 입사광자 수량의 공동 영향을 받으며, 판독 트랜지스터 채널 내의 전자는 광 입력량과 전기 입력량이 공동 작용한 후의 전자이며 전류의 형식으로 출력되고, 리셋 트랜지스터 드레인 전압, 판독 트랜지스터 드레인 전압은 소자의 전기 입력량이고, 입사광자 수량은 소자의 광 입력량이다.
또한 하나의 커플링 영역인 광전자 커플링 리드선이 존재하며, 이느 광생성 캐리어의 수집 영역과 판독 영역에서 수집 영역인 포토 다이오드와 판독 영역인 판독 트랜지스터를 연결시키며, 포토 다이오드의 N영역 전위를 판독 트랜지스터의 제어 게이트에 인가하는데 이용된다.
또한 하나의 캐리어 제어 영역인 리셋 트랜지스터가 존재하며, 이는 드레인에 하나의 정전압을 인가하여 포토 다이오드에 작용하며, 리셋 트랜지스터를 온할 시 상기 정전압은 포토 다이오드에 영향주어 포토 다이오드에 공핍 영역을 생성하고 감광하도록 하는 동시에 전기 입력단으로서 한 자리의 연산양을 입력한다.
또한 상기 어드레싱 트랜지스터는 전반 연산 소자의 출력량인 출력전류를 제어하여 출력한다.
진일보로 도 14는 광전자 컴퓨팅 유닛의 다기능 영역의 배치도이다. 도 14에서와 같이 광전자 컴퓨팅 유닛은 상기 캐리어 제어 영역인 리셋 트랜지스터, 상기 커플링 영역인 광전자 커플링 리드선 및 상기 광생성 캐리어의 수집 영역과 판독 영역인 포토 다이오드와 판독 트랜지스터를 포함하고, 상기 광전자 컴퓨팅 유닛으로 매트릭스를 구성하였을 경우 행렬 어드레싱에 이용되는 어드레싱 트랜지스터를 더 포함한다.
또한 도 13에서와 같이 리셋 트랜지스터의 드레인과 전원이 연결되고, 전원 전압은 Vd1이며, 노광전 리셋 트랜지스터의 게이트에 하나의 고?K압을 인가하여 리셋 트랜지스터를 온하면 전원 전압 Vd1는 포토 다이오드의 음극에 인가되고, 포토 다이오드의 양극은 접지되며, 포토 다이오드의 양단 전압 
은 아래와 같다.
이럴 경우 포토 다이오드 내에 공핍 영역이 생성되며, 공핍 영역의 폭W은 아래와 같다.
여기서, K는 상기 다이오드 파라미트와 관련되는 상수이고, 
는 내부전계이고, mj의 값은 다이오드의 유형이 계단 접합인지 아니면 그레이디드 접합인지에 따라 결정된다.
이럴 경우 리셋 트랜지스터를 턴오프하면 다이오드는 전기적으로 격리되며, 광 입력량인 광자가 포토 다이오드의 공핍 영역에 입사되어 공핍 영역 내에 광전자를 형성하며, 단위 시간에 생성된 광전자 수량 
은 아래와 같다.
여기서, 
는 포토 다이오드의 감도이고, 
는 단면적이고, A는 광강도이다. 포토 다이오드는 격리되어 있으므로 광전자는 공핍 영역 내에 누적되며 아래와 같은 상미분 방정식을 만족한다.
여기서, Id는 역바이어스 전류이고 상기 미분 방적식을 풀면 아래와 같은 식을 얻을 수 있다.
mj는 상수이고 포토 다이오드의 양단 전압은 입사광자 수량의 증가에 따라 점차 내려가며, 포토 다이오드의 일반 파라미터를 대입하면 양단 전압이 시간에 따라 내려가는 곳선이 좋은 선형도를 가짐을 알 수 있다. 그러므로 상기 식을 아래와 같이 간소화 할 수 있다.
X photo 는 광 입력량의 입사광자수이고, K는 피팅하여 얻은 방향계수이다. 캐리어 판독 영역의 파독 트랜지스터와 캐리어 수집 영역인 포토 다이오드는 커플링 영역인 광전자 커플링 리드선에 의해 연결되므로, 포토 다이오드의 양단 전압인 판독 트랜지스터 제어 게이트 전압은 판독 할 시 아래와 같은 MOS트랜지스터 선형 영역 채널 전류 공식을 대입한다.
여기서, 
는 판독 트랜지스터 자체의 역치이고, 
는 판독 트랜지스터 드레인 소스 사이 전압이고, 
는 채널 이전률이고, W와 L은 각각 게이트 폭과 게이트 길이이다.
공식(3-6)으로부터 판독량인 판독 영역의 소스 드레인 전류 Id는 광 입력량X photo , 전기 입력량인 V d1 과 ㅍ의 작용을 동시에 받으며, 또한 곱셈과 가산 연산관계를 포함하고 있어, 이러한 작용관계를 이용하면 여러가지 서로 다른 기능을 실현하는 연산장치를 고안할 수 있다.
제 4 실시예에 따른 광전자 연산 소자 유닛은 상기 3가지 실시예에 비하면 제일 큰 차이점은 유닛 면적이 더 크고 하나의 포토 다이오드와 세개의 MOS 트랜지스터로 실현할 수 있어 집적도가 낮다.
상기 3가지 실시예에서와 같이 상기 광전자 컴퓨팅 유닛의 가장 기본적인 구조는 하나의 출력단만 포함하나, 만약 우측 판독 영역의 MOSFET는 복수의 병렬되는 각각 독릭적인 소스 드레인으로 분할하고, 각 소자의 파라미터가 모두 동일한 미니 MOSFET라고 하면, 출력단의 수량을 늘일 수 있고, 만약 상기 복수의 미니 MOSFET에게 동일한 VDS를 부여하면, 광전자 컴퓨팅 유닛의 여러 갈래의 동일한 출력량을 얻을 수 있다. 아래에 상기 제 4 실시예를 기반으로 한 광전자 컴퓨팅 유닛에 대하여 설명하기로 한다.
또한 설명할 필요가 있는 것은 상기 광전자 컴퓨팅 유닛에 입사된 광자는 광학적으로 광전자 컴퓨팅 유닛에 대응되는 발광 유닛으로부터의 광자일 수 있고 또는 다른 광원에서부터의 광자일 수 있으며, 예를 들어 자연광원 또는 물체의 영상일 수 있다. 아래에 여러가지 광 입력 기술안에 대해 상세하게 설명하기로 한다.
광 입력 기술안
본 발명의 한 방면으로 발광 유닛의 어레이와 광전자 컴퓨팅 유닛의 어레이를 결합한 기술안을 제안한다. 그 중에서 하나의 또는 복수의 발광 유닛과 하나 또는 복수의 발광 유닛과 하나 또는 복수의 광전자 컴퓨팅 유닛을 포함하고, 상기 광전자 컴퓨팅 유닛과 발광 유닛은 광학적으로 하나하나 대응되어 매트릭스 중의 단일 광전자 컴퓨팅 유닛에 정확하게 광 입력되도록 하며, 예를 들어 상기 발광 유닛의 어레이는 고밀도 저화소인 LED매트릭스일 수 있다. 구체적으로 발광 유닛과 컴퓨팅 유닛이 광학적으로 대응되며, 발광 유닛으로부터 방출된 광은 정확하게 상기 발광 유닛에 대응되는 컴퓨팅 유닛에 조사되며, 만약 하나의 발광 유닛과 컴퓨팅 유닛만 이용하면 발광 유닛으로부터 방출된 광이 컴퓨팅 유닛에 조사되도록 하며, 만약 10*10인 발광유닛으로 구성된 매트릭스와 이와 동일한 수량의 컴퓨팅 유닛으로 구성된 컴퓨팅 어레이를 이용하면 발광 어레이중의 하나하나의 발광 유닛으로부터 방출된 광은 구체적인 설계 수요에 따라 그와 대응되는 하나 또는 복수의 컴퓨팅 유닛에 정확히 조사되도록 한다. 만약 상기 매트릭스가 실현하는 컴퓨팅 기능이 매트릭스-벡터 곱셈이면, 하나하나의 발과 유닛으로부터 방출된 광이 하나하나의 컴퓨팅 유닛에 정확히 조사되도록 하여야 하며, 이러한 정확한 광 입력은 아래와 같은 네 가지 바람직한 실시예를 통하여 실현할 수 있다.
직접적인 투영
발광 유닛과 소자의 대응을 실현하려면 첫 번째 방법은 발광 유닛의 어레이를 직접 소자 매트릭스 표면에 붙이는 것이다. 도 15에서와 같이 상기 발광 어레이는 저화소 LED스크린이다.
이상적인 발광 유닛에 의해 방출된 것은 하나의 구면파이며 거리가 충분히 가까울 경우 발광 유닛이 방출한 광으로 볼 수 있으며, 아래에 위치한 소자 표면에 전달되어야만 광원과 소자의 대응을 실현할 수 있다.
발광 유닛과 이미징 유닛의 집적화
도 16에서와 같이 본 기술안은 SOI기술과 비슷한 기술로 만약 발광 유닛과 광전자 컴퓨팅 유닛의 3차원 집적을 실현하면 중간에 산화물을 생장시켜 격리하며(하나의 실리콘판에 집적), 매트릭스 집적도 또는 LED부터 컴퓨팅 소자 사이의 거리도 많이 개선된다. 그 중에서 광전자 컴퓨팅 유닛은 본 발명의 상기 제 1 실시예의 상기 광전지 컴퓨팅 유닛을 이용할 수 있다.
렌즈 광 입력
발광 어레이와 컴퓨팅 어레이 사이의 초점 맞추는 기능을 실현하는 광학구조가 렌즈이다. 발광 물체와 이미징 칩이 위치적으로 하나하나 대응되도록 하려면 가장 일반적인 방법은 렌즈를 이용하는 것이며 도 17에서와 같이 이러한 방법을 통하여서 발광 유닛과 광전자 컴퓨팅 유닛이 광학적으로 하나하나 대응되는 것을 실현할 수 있다.
광섬유 입력
발광 어레이와 컴퓨팅 어레이 사이에 초점을 맞추는 기능을 실현하는 광학구조는 광섬유일 수 있다. 광섬유는 발광 유닛과 광전자 컴퓨팅 유닛이 하나하나 대응되는 것을 실현하는 미세구조이고 기능이 광섬유와 비슷하다.
광섬유는 여러갈래로 밀집하게 배열된 광섬유 매트릭스일 수 있고, 만약 광섬유 매트릭스를 이용하여 발광 유닛과 광전자 컴퓨팅 유닛을 연결하면 발광 유닛과 광전자 컴퓨팅 유닛의 하나하나의 대응을 실현할 수 있으며, 대체적인 구조는 도 18에서와 같다.
광섬유의 기술안은 직접적인 투영과 렌즈를 이용하는 것보다 훨씬 큰 장점이 있다.
1. 전달함수가 높고, 광섬유가 하나하나의 대응을 실현하며 광학적 크로스토크를 효과적으로 억제할 수 있다.
2. 집적도가 높고 양품율이 높으며 더 개선할 공간도 크다.
상기 직접적인 투영 기술안에서 설명했던 바와 같이 광전자 컴퓨팅 유닛의 집적도를 향상시키기 위해 단일 광전자 컴퓨팅 유닛의 사이즈는 기타 지표를 감안하여 가급적이면 작게 하며, LED화소 사이즈는 현재 8um 정도이다. 사이즈가 서로 다른 발광 유닛과 광전자 컴퓨팅 유닛의 대응을 실현하기 위해 예를 들어 깔대기 모양인 광섬유를 이용하여 두 개 유닛을 연결할 수 있으며, 대체적인 구조는 도 19와 같다.
따라서 광섬유의 이용은 상기 광전자 컴퓨팅 어레이가 광 입력 문제를 해결한 좋은 해결 방법이다.
발광 유닛의 구동 기술안
발광 유닛의 구동은 데이터 제어 시스템의 광 입력 제어부분의 제어를 받는다.
발광 유닛은 드라이버가 발생한 정전류 구동에 의해 광강도가 변하지 않으며 발광 시간을 변조하여 크기다 서로 다른 입력량의 입력을 실현한다. 만약 하나의 컴퓨팅 유닛과 하나의 발광유닛만 존재하면 광 입력 제어부분은 광 입력을 통하여 컴퓨팅 유닛의 데이터를 발광 유닛의 발광 시간 길이만큼의 펄스로 전환하며, 이용한 컴퓨팅 유닛의 종류에 따라 예를 들면 상기 제 1 실시예에서의 컴퓨팅 유닛을 이용하면 광 입력량이 크면 클수록 구동된 발광 유닛의 발광 시간도 짧게 된다.
컴퓨팅 어레이와 발광 어레이
상기 광전자 컴퓨팅 유닛의 실시예어서와 같이, 단일 광전자 컴퓨팅 유닛은 가산 또는 곱셈 연산을 실현 할 수 있어, 복수의 광전자 컴퓨팅으로 매트릭스를 구성하고 상기 광전자 컴퓨팅 유닛과 대응되는 발광 유닛도 매트릭스로 구성하면 한 그룹 또는 복수 개 그룹의 가산 또는 곱셈 운산을 실현할 수 있다. 동시에 두 개의 광전자 컴퓨팅 유닛의 출력단을 리드선으로 연결하여 출력저류를 하나의 전류로 합류하면 또 한 번 가산을 실현한것과 동일하다. 상기 방법을 통하여 광전자 컴퓨팅 유닛은 구체적인 알고리즘의 수요에 의해 리드선의 연결과 광전자 컴퓨팅 유닛의 배열 방식을 변화하여 특정된 연산을 실현할 수 있는 컴퓨팅 어레이를 제조할 수 있다.
또한 광전자 컴퓨팅 유닛과 발광 유닛의 대응되는 배열로 구성되는 매트릭스는 매트릭스-벡터 곱셈 연산, 평균 폴링 연산 및 컨볼루션 연산 등을 실현할 수 있다.
첫 번째 가산기
상술한 바와 같이 본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실시예는 발광 유닛과 상기 광전자 컴퓨팅 유닛(바람직한 제 1 실시예 내지 제 4 실시예를 포함)을 이용하여 두 개 가산수의 가산 연산을 실현할 수 있다.
본 발명에 따른 가산기의 가장 큰 장점은 단일 광전자 컴퓨팅 유닛과 발광 유닛으로도 두 개 가산수의 가산 연산을 실현할 수 있어 집적도가 높다.
상기 가산기의 출력단의 개수는 이용되는 광전자 컴퓨팅 유닛의 출력단 개수에 의해 결정된다. 예를 들어 만약 상기 두 개 출력단을 구비하는 광전자 컴퓨팅 유닛을 이용하면 가산기도 두 개 출력단을 구비하며, 아래의 네 가지 기술안 중은 하나의 출력단을 구비하는 광전자 컴퓨팅 유닛을 예로 들어 설명하기로 한다.
기술안 1: 상기 제 1 실시예에 의한 광전자 컴퓨팅 유닛
본 기술안 1에서의 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, X photo 는 광전자 컴퓨팅 유닛에 입사되는 유효한 광자수이고, V G 는 상기 캐리어 제어 영역의 제어 게이트의 전압이고, t는 노광시간이고, 
는 양자효율이며, q는 전자전하량이다. X photo 와 V G 는 공식 중에서 가감 관계이므로 X photo 와 V G 에 대한 변조를 통하여 상기 양자 관계를 이용하여 가산 연산을 진행할 수 있다.
여기서, X photo 는 광 입력단의 입력량이고, 첫 번째 가산수이며, V G 는 전기 입력단의 입력량이고, 두 번째 가산수이며, 동시에 캐리어 수집 영역과 판독 영역 중의 판독 영역의 소스 드레인 사이의 전압 VDS을 상수 값으로 하면, 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I d 는 가산 연산의 결과이며 이는 아래의 식(3-1-2)와 같은 상기 연산을 진행한 것과 같다.
여기서, a, b, k 및 c는 모두 상수이다.
기술안 2: 상기 제 2 실시예에 의한 광전자 컴퓨팅 유닛
상기 기술안 1과 비교하면 상기 제 2 실시예에 의한 광전자 커퓨팅 유닛의 기술안 2의 제일 큰 차이점은 P기판 소자를 N기판 소자로 변화하여 캐리어 제어 영역인 제어 게이트에 인가하는 전압이 양전압으로부터 음전압으로 변하고, 상기 캐리어 수집 영역과 판독 영역의 N형 기판은 노광시 인가하는 전압이 음전압으로부터 양전압으로 변하나, 제어 게이트 전압과 입사광자수는 여전히 한 쌍의 가감 관계이므로, 광 입력신호와 전기 입력신호만 변조할 시 변화가 필요하며, 여전히 제 1 실시예와 비슷한 가산 연산을 실현할 수 있다.
기술안 3: 상기 제 3 실시예에 의한 광전자 컴퓨팅 유닛
상기 제 3 실시예에 의한 광전자 컴퓨팅 유닛의 기술안 3에서 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, N elec 는 상기 커플링 영역의 전하 커플링층으로 입사된 전자수이고, V G 는 상기 캐리어 제어 영역의 제어 게이트의 전압이며, 
는 소자의 역치이다. N elec 와 V G 는 공식 중에서 원래부터 가감 관계이므로 N elec 와 V G 에 대한 변조를 통하여 양자 관계를 이용하여 가산 연산을 진행한다.
N elec 는 광 입력단의 입력량이고 첫 번째 가산수이며, V G 는 전기 입력단의 입력량이고 두 번째 가산수이며, 동시에 캐리어 수집 영역과 판독 영역 중의 판독 영역의 소스 드레인 사이 전압 V DS 을 상수 값으로 하면 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I D 는 가산 연산의 결과이며 이는 아래와 같은 식(3-2-2)으로 컴퓨팅을 진행한 것과 같다.
여기서, a, b, k 및 c는 모두 상수이다.
기술안 4: 상기 제 4 실시예에 의한 광전자 컴퓨팅 유닛
상기 제 4 실시예에 의한 광전자 컴퓨팅 유닛의 기술안 4에서 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, X photo 는 광전자 컴퓨팅 유닛에 입사된 유효한 광자수이고, V d1 는 상기 캐리어 제어 영역의 리셋 트랜지스터 드레인 전압이며, K는 피팅 한 후의 방향계수이고, 는 판독 트랜지스터 소스 드레인 사이 전압이다. X photo 와 V d1 는 공식 중에서 원래부터 가감 관계이므로 X photo 와 V d1 에 대한 변조를 통하여 양자 관계를 이용하여 가산 연산을 진행한다.
X photo 는 광 입력단의 입력량이고 첫 번째 가산수이며,V d1 는 전기 입력단의 입력량이고 두 번째 가산수이며, 동시에 캐리어 수집 영역과 판독 영역 중의 판독 영역의 소스 드레인 사이 전압 V DS 을 상수 값으로 하면 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I D 는 가산 연산의 결과이며 이는 아래와 같은 식(3-4-2)으로 컴퓨팅을 진행한 것과 같다
여기서, a, b, k 및 c는 모두 상수이다.
본 기술안에 의해 가산 연산을 진행하면 일반적인 가산 연산보다 아래와 같은 장점이 있다.
1. 집적도가 높고 단일 광전자 컴퓨팅 유닛으로 연산을 실현할 수 있다.
2. 광 입력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없다.
두 번째 가산기
상술한 바와 같이 본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실현기술안은 하나의 발광 유닛과 여러 제어 영역 광전자 컴퓨팅 유닛을 통하여 적어도 두 개 가산수의 가산 연산을 실현한다. 이러한 가산기의 가장 큰 장점은 단일 광전자 컴퓨팅 유닛만으로도 가산 연산을 실현할 수 있을 뿐더러 입력된 가산수 수량도 두 개에만 한정되는 것이 아니지만, 공정의 지원이 필요하며 특히 상기 제 1 실시예, 제 2 실시예, 제 3 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 경우, 복수 개 제어 게이트 파라미터는 높은 균일성을 필요로 한다.
본 가산기의 출력단의 개수는 이용되는 광전자 컴퓨팅 유닛의 출력단 개수에 의해 결정된다. 예를 들어 만약 상기 두 개 출력단을 구비하는 광전자 컴퓨팅 유닛을 이용하면 가산기도 두 개 출력단을 구비하며, 아래의 네 가지 기술안은 하나의 출력단을 구비하는 광전자 컴퓨팅 유닛을 예로 들어 설명하기로 한다.
기술안 1: 상기 제 1 실시예에 의한 광전자 컴퓨팅 유닛
본 기술안 1에서의 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, X photo 는 광전자 컴퓨팅 유닛에 입사되는 유효한 광자수이고, V G 는 상기 캐리어 제어 영역의 제어 게이트의 전압이고, t는 노광시간이고, 
는 양자효율이며, q는 전자전하량이다. 만약 제어 게이트를 복수 개 게이트 구조로 변화시켜면 도 20에서와 같이 상기 식을 아래와 같이 바꿀수 있다.
여기서, V G1 로부터 V Gn 는 각각 n개 제어 게이트에 입력된 전압이고, 복수의 전기 입력단의 전기 입력량이며, k 1 로부터 k n 는 각각 n개 제어 게이트 면적과 관견되는 복수의 게이트 입력 가중치이다. 식(4-1-2)에서 알수 있듯이 각 제어 게이트의 전압과 광 입력량X photo 는 원래부터 가감 관계이므로 X photo 와 V G1 로부터 V Gn 에 대한 변조를 통하여 상기 관계를 이용하여 가산 연산을 진행할 수 있다.
여기서, X photo 는 광 입력단의 입력량이고, 첫 번째 가산수이며, V G1 로부터 V Gn 는 전기 입력단의 입력량이고, 두 번째부터 n 번째 가산수이며, 동시에 캐리어 수집 영역과 판독 영역 중의 판독 영역의 소스 드레인 사이의 전압 V DS 을 상수 값으로 하면, 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I d 는 가산 연산의 결과이며 이는 아래의 식(4-1-2)와 같은 상기 연산을 진행한 것과 같다.
여기서, a, b, k 및 c는 모두 상수이다.
기술안 2: 상기 제 2 실시예에 의한 광전자 컴퓨팅 유닛
상기 기술안 1과 비교하면 기술안 2의 제일 큰 차이점은 P기판 소자를 N기판 소자로 변화하여 캐리어 제어 영역인 복수 개 제어 게이트에 인가하는 전압이 양전압으로부터 음전압으로 변하고, 상기 캐리어 수집 영역과 판독 영역의 N형 기판은 노광시 인가하는 전압이 음전압으로부터 양전압으로 변하나, 복수 개 제어 게이트 전압과 입사광자수는 여전히 한 쌍의 가감 관계이므로, 광 입력신호와 전기 입력신호만 변조할 시 변화가 필요하며, 여전히 제 1 실시예와 비슷한 가산 연산을 실현할 수 있다.
기술안 3: 상기 제 3 실시예에 의한 광전자 컴퓨팅 유닛
본 기술안 3에서 도 21에서와 같이 캐리어 제어 영역의 제어 게이트가 복수 개게이트 구조일 경우 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, V G1 로부터 V G1 는 각각 n개 제어 게이트에 입력된 전압이고 복수 개전기 입력단의 전기 입력량이며, k 1 로부터 k n 는 각각 n개 제어 게이트 면적과 관련되는 복수 개 게이트 입력 가중치이다. 식(4-2-1)에서 알수 있듯이 각 제어 게이트의 전압과 광전자는 커플링 영역인 전하 커플링층에 입사된 전하량 N은 원래부터 가감 관계이므로 N과 V G1 로부터 V G1 에 대한 변조를 통하여 상기 관계를 이용하여 가산 연산을 진행할 수 있다.
N은 광 입력단의 입력량이고 첫 번째 가산수이며, V G1 로부터 V G1 는 전기 입력단의 복수 개 입력량이고 두 번째로부터 n 번재 가산수이며, 동시에 캐리어 수집 영역과 판독 영역 중의 판독 영역의 소스 드레인 사이 전압 V DS 을 상수 값으로 하면 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I D 는 가산 연산의 결과이며 이는 아래와 같은 식(4-2-2)으로 컴퓨팅을 진행한 것과 같다.
여기서, a, b, k 및 c는 모두 상수이다.
기술안 4: 상기 제 4 실시예에 의한 광전자 컴퓨팅 유닛
기술안 4에서 도 22에서와 같이 만약 캐리어 제어 영역인 리셋 트랜지스터가 복수 개 리셋 트랜지스터를 병렬한 것이면, 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, V d1 로부터 V dn 는 각각 n개 리셋 트랜지스터 드레인 전압이고, 복수 개 전기 입력단의 전기 입력량이며, k 1 로부터 k n 는 각각 n개 리셋 트랜지스터 채널 저항과 관련되는 복수 개 게이트 입력 가중치이다. 식(4-4-1)에서 알 수 있듯이 각 리셋 트랜지스터 드레인 전압과 광 입력량 X photo 는 원래부터 가감 관계이므로 X photo 와 V d1 로부터 V dn 에 대한 변조를 통하여 상기 관계를 이용하여 가산 연산을 진행할 수 있다.
X photo 는 광 입력단의 입력량이고 첫 번째 가산수이며,V d1 로부터 V dn 는 전기 입력단의 입력량이고 두 번째로부터 n 번째 가산수이며, 동시에 캐리어 수집 영역과 판독 영역 중의 판독 영역의 소스 드레인 사이 전압 V DS 을 상수 값으로 하면 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I D 는 가산 연산의 결과이며 이는 아래와 같은 식(4-4-2)으로 컴퓨팅을 진행한 것과 같다.
여기서, a, b, k 및 c는 모두 상수이다.
본 기술안에 의해 가산 연산을 진행하면 일반적인 가산 연산보다 아래와 같은 장점이 있다.
1.집적도가 높고 단일 광전자 컴퓨팅 유닛으로 연산을 실현할 수 있다.
2.광 입력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없다.
세 번째 가산기
상술한 바와 같이 본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실현기술안은 적어도 두 개의 발광 유닛과 적어도 두개의 상술한 상기 광전자 컴퓨팅 유닛을 통하여 적어도 두 개 가산수의 가산 연산을 실현한다. 이러한 가산기의 가장 큰 장점은 광 입력 정밀도가 높은 특성을 이용하여 하나의 광전자 컴퓨팅 유닛이 하나의 광신호 입력만 받고, 전기신호는 상수 값으로 하면 컴퓨팅 균일성을 향상하게 된다. 또한 고정 화상의 노이즈 또는 소자 균일성과 같은 고정불변하는 컴퓨팅 오차가 존자할 겨우 전기 입력단의 상수 값을 변화하여 보정할 수 있다.
본 가산기의 출력단의 개수는 이용되는 광전자 컴퓨팅 유닛의 출력단 개수에 의해 결정된다. 예를 들어 만약 상기 두 개 출력단을 구비하는 광전자 컴퓨팅 유닛을 이용하면 가산기도 두 개 출력단을 구비하며, 아래에서는 하나의 출력단을 구비하는 광전자 컴퓨팅 유닛을 예로 들어 설명하기로 한다.
기술안 1: 상기 제 1 실시예에 의한 광전자 컴퓨팅 유닛
본 기술안 1에서는 도 23에서와 같이 두 개 가산수의 가산 연산을 예로 들어, 두 개의 광전자 컴퓨팅 유닛과 발광 유닛을 이용한다. 그 중에서 하나의 V부호로 표시된 블럭 유닛은 하나의 본 기술안 1의 광전자 컴퓨팅 유닛이다.
본 기술안 1에서 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, X photo 는 광전자 컴퓨팅 유닛에 입사되는 유효한 광자수이고, 만약 두 개의 여러 파라미터가 동일한 유닛의 출력단을 병렬로 연결하여 출력전류를 합류하고, 또한 두 개 광전자 컴퓨팅 유닛에 서로 다른 광 입력량 X photo 을 입력하고, 동일한 전기 입력량 X photo 와 VDS를 입력하면, 상기 식은 아래와 같이 변화된다.
여기서, Xphoto1와 Xphoto2는 각각 두 개 출력단이 병렬된 유닛의 광 입력단 입력량이다. 식(5-1-2)에서 알수 있듯이 두 개 유닛 의 광 입력단 데이터는 원래부터 가감 관계이므로 Xphoto1과 Xphoto2에 대한 변조를 통하여 상기 관계를 이용하여 가산 연산을 진행할 수 있다.
여기서, Xphoto1과 Xphoto2는 각각 광 입력단의 첫 번째와 두 번째 가산수이며, 동시에 두 개 유닛의 캐리어 제어 영역의 제어 게이트 VG와, 캐리어 수집 영역과 판독 영역 중의 판독 영역의 소스 드레인 사이의 전압 V DS 을 상수 값으로 하면, 합류한 후의 총 출력 전류 I d 는 AD전환을 거쳐 제어 시스템에 보내진 후 가산 연산의 결과를 얻을 수 있으며 이는 아래의 식(5-1-3)와 같은 상기 연산을 진행한 것과 같다.
여기서, a, b, k 및 c는 모두 상수이며, 가산수가 2 보다 큰 가산 연산을 진행하려면 병렬된 광전자 컴퓨팅 유닛과 이와 대응되는 발광 유닛을 추가하면 된다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 2: 상기 제 2 실시예에 의한 광전자 컴퓨팅 유닛
본 기술안 2는 상기 기술안 1과 비교하면 제일 큰 차이점은 P기판 소자를 N기판 소자로 변화하여 캐리어 제어 영역인 제어 게이트에 인가하는 전압이 양전압으로부터 음전압으로 변하고, 상기 캐리어 수집 영역과 판독 영역의 N형 기판은 노광시 인가하는 전압이 음전압으로부터 양전압으로 변하나, 병렬된 복수 개 유닛의 광 입력 데이터는 여전히 한 쌍의 가감 관계이므로, 광 입력신호와 전기 입력신호의 상수 값만 변조할 시 변화하면 여전히 제 1 실시예와 비슷한 가산 연산을 실현할 수 있다.
기술안 3: 상기 제 3 실시예에 의한 광전자 컴퓨팅 유닛
두 개 가산수의 가산 연산을 예로 들면, 두 개 광전자 컴퓨팅 유닛과 발광 유닛을 이용하여 도 23에서와 같이 연결한다. 그 중에서 V부호로 표시된 블럭 유닛은 하나의 본 기술안 3의 광전자 컴퓨팅 유닛이다.
본 기술안 3에서 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, N은 상기 커플링 영역의 커플링층으로 입사된 광전자이고, 만약 두 개의 여러 파라미터가 동일한 유닛의 출력단을 병렬로 연결하여 출력전류를 합류하고, 또한 두 개 광전자 컴퓨팅 유닛에 서로 다른 광 입력량 N을 입력하고, 동일한 전기 입력량 VG와 VDS를 입력하면 상기 식은 아래와 같이 변화된다.
여기서, N1과 N2는 각각 두 개 입력단을 병렬한 유닛의 광 입력단 입력량이고, 식(5-2-2)에서 알수 있듯이 두 개 유닛 광 입력단 데이터는 원래부터 가감 관계이므로 N1과 N2에 대한 변조를 통하여 상기 관계를 이용하여 가산 연산을 진행할 수 있다.
N1과 N2는 각각 광 입력단의 첫 번째와 두 번째 가산수이며, 동시에 두 개 유닛의 상기 캐리어 제어 영역의 제어 게이트 VG와 캐리어 수집 영역과 판독 영역 중의 판독 영역의 소스 드레인 사이 전압 V DS 을 상수 값으로 하여 합류한 후의 총 출력 전류 ID합는 AD전환을 거쳐 제어 시스템으로 보낸 후 가산 연산의 결과를 얻을 수 있으며 이는 아래와 같은 식(5-3-3)과 같은 컴퓨팅을 진행한 것과 같다.
여기서, a, b, k 및 c는 모두 상수이며, 가산수가 2 보다 큰 가산 연산을 진행하려면 병렬된 광전자 컴퓨팅 유닛과 이와 대응되는 발광 유닛을 추가하면 된다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 4: 상기 제 4 실시예에 의한 광전자 컴퓨팅 유닛
두 개 가산수의 가산 연산을 예로 들면, 두 개 광전자 컴퓨팅 유닛과 발광 유닛을 이용하여 도 23에서와 같이 연결한다. 그 중에서 V부호로 표시된 블럭 유닛은 하나의 본 기술안 4의 광전자 컴퓨팅 유닛이다.
본 기술안 4에서 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, X photo 는 상기 캐리어 수집 영역과 판독 영역 중의 판독 영역의 포토 다이오드에 수집된 광전자이고, 만약 두 개의 여러 파라미터가 동일한 유닛의 출력단을 병렬로 연결하여 출력전류를 합류하고, 또한 두 개 광전자 컴퓨팅 유닛에 서로 다른 광 입력량 X photo 를 입력하고, 동일한 전기 입력량 Vd1와 Vd2를 입력하면 상기 식은 아래와 같이 변화된다.
Xphoto1과 Xphoto2는 각각 광 입력단의 첫 번째와 두 번재 가산수이며, 동시에 두개 유신의 상기 캐리어 제어 영역의 리셋 트랜지스터의 드레인 전압 Vd1과 캐리어 수집 영역과 판독 영역 중의 판독 영역의 소스 드레인 사이 전압 Vd2을 상수 값으로 하고, 합류된 후의 총 출력 전류 ID합는 AD전환을 거쳐 제어 시스템으에 보내진 후 가산 연산의 결과를 얻을 수 있으며 이는 아래와 같은 식(5-4-3)으로 컴퓨팅을 진행한 것과 같다.
여기서, a, b, k 및 c는 모두 상수이며, 가산수가 2 보다 큰 가산 연산을 진행하려면 병렬된 광전자 컴퓨팅 유닛과 이와 대응되는 발광 유닛을 추가하면 된다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
본 기술안 4에 의해 가산 연산을 진행하면 일반적인 가산 연산보다 아래와 같은 장점이 있다.
1.집적도가 높고 단일 광전자 컴퓨팅 유닛으로 연산을 실현할 수 있다.
2.가산수의 수량을 자유롭게 선택 가능하다.
3.광 입력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없다.
첫 번째 곱셈기
본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실시예는 하나의 발광 유닛과 상기 실시예에서의 광전자 컴퓨팅 유닛을 이용하여 두 개 가산수의 가산 연산을 실현한다. 본 곱셈기 기술안의 가장 큰 장점은 집적도가 높고, 단일 소자로 곱셈 연산을 진행할 수 있으나 단지 두 갈래 입력의 곱셈 연산만 지원하며, 또한 두 갈래 시물레이션 입력이므로 계산 정밀도가 한정된다.
이러한 곱셈기의 출력단의 개수는 이용되는 광전자 컴퓨팅 유닛의 출력단 개수에 의해 결정된다. 예를 들어 만약 상기 두 개 출력단을 구비하는 광전자 컴퓨팅 유닛을 이용하면 곱셈기도 두 개 출력단을 구비하며, 아래에서는 하나의 출력단을 구비하는 광전자 컴퓨팅 유닛을 예로 들어 설명하기로 한다.
기술안 1: 상기 제 1 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
본 기술안 1에서의 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, X photo 는 광전자 컴퓨팅 유닛에 입사되는 유효한 광자수이고, VDS는 상기 캐리어 수집 영역과 판독 영역의 P형 기판의 드레인 전압이며, 양자는 공식 중에서 원래부터 가감 관계이므로 X photo 와 VDS에 대한 변조를 통하여 상기 양자 관계를 이용하여 곱셈 연산을 진행할 수 있다.
X photo 는 광 입력단의 입력량이고, 첫 번째 승수이며, VDS는 전기 입력단의 입력량이고, 두 번째 승수이며, 동시에 캐리어 제어 영역의 제어 게이트 전압 VG을 상수 값으로 하면, 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 ID는 곱셈 연산의 결과이며 이는 아래의 식(6-1-2)와 같은 상기 연산을 진행한 것과 같다.
여기서, a, b, k는 모두 상수이다.
기술안 2: 상기 제 2 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
기술안 2는 상기 기술안 1과 비교하여 보면 제일 큰 차이점은 P기판 소자를 N기판 소자로 변화하여 캐리어 제어 영역인 제어 게이트에 인가하는 전압이 양전압으로부터 음전압으로 변하고, 상기 캐리어 수집 영역과 판독 영역의 N형 기판은 노광시 인가하는 전압이 음전압으로부터 양전압으로 변하나, 캐리어 판독 영역의 드레인 전압과 입사광자수는 여전히 한 쌍의 곱셈 관계이므로, 제어 게이트 전압과 N형 기판 전압만 변화하면 여전히 기술안 1과 비슷한 곱셈 연산을 실현할 수 있다.
기술안 3: 상기 제 3 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
기술안 3에서 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, N elec 는 상기 커플링 영역의 전하 커플링층에서 수집된 광전자이, VDS는 상기 캐리어 수집 영역과 판독 영역의 P형 기판 드레인 전압이고, 양자는 공식 중에서 원래부터 곱셈가감 관계이므로 N elec 와 VDS에 대한 변조를 통하여 양자 관계를 이용하여 곱셈 연산을 진행할 수 있다.
N elec 는 광 입력단의 입력량이고 첫 번째 승수이며, VDS는 전기 입력단의 입력량이고 두 번째 승수이며, 동시에 캐리어 제어 영역의 제어 게이트 전압 VG를 상수 값으로 하면 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I D 는 곱셈 연산의 결과이며 이는 아래와 같은 식(6-3-2)으로 컴퓨팅을 진행한 것과 같다.
여기서, a, b, k 는 모두 상수이다.
기술안 4: 상기 제 4 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
기술안 4에서 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, X photo 는 광전자 컴퓨팅 유닛에 입사된 유효한 광자수이고, Vd2는 상기 캐리어 수집 영역과 판독 영역의 판독 트랜지스터 드레인 전압이며, 양자는 공식 중에서 원래부터 곱셈 관계이므로 X photo 와 Vd2에 대한 변조를 통하여 양자 관계를 이용하여 곱셈 연산을 진행할 수 있다.
X photo 는 광 입력단의 입력량이고 첫 번째 승수이며, Vd2는 전기 입력단의 입력량이고 두 번째 승수이며, 동시에 캐리어 제어 영역의 리셋 트랜지스터 전압 Vd1을 상수 값으로 하면 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I D 는 곱셈 연산의 결과이며 이는 아래와 같은 식(6-4-2)으로 컴퓨팅을 진행한 것과 같다.
여기서, a, b, k 는 모두 상수이다.
본 기술안에 의해 곱셈 연산을 진행하면 일반적인 곱셈 연산보다 아래와 같은 장점이 있다.
1. 집적도가 높고 단일 광전자 컴퓨팅 유닛으로 곱셈 연산을 실현할 수 있으며,일반적인 곱셈기가 걸핏하면 만개 이상의 트랜지스터를 구비하는데 비해 아주 큰 장점을 가진다.
2. 광 입력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없다.
두 번째 곱셈기 기술안
본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실현기술안은 하나의 발광 유닛과 상기 실시예에서의 광전자 컴퓨팅 유닛을 통하여 적어도 두 개 가산수의 곱셈 연산을 실현한다. 이러한 곱셈기의 가장 큰 장점은 전기 입력단을 디지털 직렬 입력으로 바꾸어 높은 컴퓨팅 정밀도를 가지며, 단점은 데이터의 직렬 입력 출력이 컴퓨팅 속도에 영향을 주며 제어 시스템이 보조 연산에 참여를 해야 하는 것이다.
본 곱셈기의 출력단의 개수는 이용되는 광전자 컴퓨팅 유닛의 출력단 개수에 의해 결정된다. 예를 들어 만약 상기 두 개 출력단을 구비하는 광전자 컴퓨팅 유닛을 이용하면 곱셈기도 두 개 출력단을 구비하며, 아래에 하나의 출력단을 구비하는 광전자 컴퓨팅 유닛을 예로 들어 설명하기로 한다.
기술안 1: 상기 제 1 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
A*W 곱셈 연산을 컴퓨팅 하는 것을 예로 들어 컴퓨팅 설명도는 도 24에서와 같으며, 도면에서 V부호로 표시되어 있는 블럭 유닛은 기술안 1의 광전자 컴퓨팅 유닛이며, 그 중에서 A는 전기 입력단을 통하여 입력되고, W는 광 입력단을 통하여 입력된다.
우선, A가 제어 시스템에서 아래와 같은 이진법 전환을 진행한다.
M은 전기 입력단 데이터의 비트 폭에 의해 결정된다.
다음 제어 시스템을 통하여 상기 A의 이진법 데이터를 비트 자리에 따라 병렬하여 상기 n개 이진화 데이터를 변조 한 후의 전압 형식으로 캐리어 제어 영역의 제어 게이트에 입력한다.
본 기술안 1에서의 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, X photo 는 광전자 컴퓨팅 유닛에 입사되는 유효한 광자수이고, V G 는 상기 제어 게이트의 전압이고, 제어 게이트에 이진화 데이터를 0을 입력하면, 광 입력 데이터 X photo 가 얼마든지 관계없이 출력 전류 ID가 0인 전압을 입력하는 것과 같다. 제어 게이트에 입력한 이진화 데이터가 1일 경우 변하지 않는 제어 게이트 전압을 입력한 것과 같다. VG이 0일 경우, 판독 영역 MOSFET 내에 전도 채널이 존재하지 않고, 전류가 0이며, 출력결과도 0이므로 전기 입력단 데이터 0과 광 입력단 데이터 X photo 의 곱셈 결과와 맞게 된다. VG가 판독 영역 MOSFET 내에 채널을 생성하도록 하는 전압 크기와 같을 경우, VDS도 만약 상수 값을 부여하였을 경우, 출력 결과는 단지 광 입력단 데이터 X photo 에 따르며, 출력 결과는 여전히 상수 값 1과 광 입력단 입력량 X photo 의 곱셈 결과이다.
X photo 는 광 입력단의 입력량이고, 첫 번째 승수이며, 직렬적으로 입력되는 VG는 전기 입력단의 입력량이고, 두 번째 승수이며, 동시에 캐리어 수집 영역과 판독 영역인 P형 기판의 소스 드레인 사이의 전압 V DS 을 상수 값으로 하면, VG가 직렬적으로 입력됨에 따라 직렬적으로 출력되는 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I d 는 AD전환을 거친후, 제어 시스템으로 보내져 제어 시스템에서 전기 입력단으로 입력된 비트 자리에 따라 시프트하고 누적되어 A*W곱셈 연산 결과를 얻을 수 있다. 아래 식(7-1-3)과 같은 컴퓨팅을 진행한 것과 같다.
여기서, a와 k는 모두 상수이다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 2: 상기 제 2 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
기술안 2를 상기 기술안 1과 비교하면 제일 큰 차이점은 P기판 소자를 N기판 소자로 변화하여 캐리어 제어 영역인 제어 게이트에 인가하는 전압이 양전압으로부터 음전압으로 변하고, 상기 캐리어 수집 영역과 판독 영역인 N형 기판은 노광시 인가하는 전압이 음전압으로부터 양전압으로 변하나, 상기 캐리어 제어 영역의 제어 게이트에서 출력되는 이진화 전압과 입사광자수는 여전히 한 쌍의 곱셈 관계이므로, 제어 게이트 전압과 N형 기판 전압을 조금 변화시키면 여전히 기술안 1에서와 비슷한 곱셈 연산을 실현할 수 있다.
기술안 3: 상기 제 3 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
A*W 곱셈 연산을 컴퓨팅 하는 것을 예로 들어, 컴퓨팅 설명도는 도 24에서와 같으며, 도면에서 V부호로 표시되어 있는 블럭 유닛은 기술안 3의 광전자 컴퓨팅 유닛이며, 그 중에서 A는 전기 입력단을 통하여 입력되고, W는 광 입력단을 통하여 입력된다.
우선, A가 제어 시스템에서 아래와 같은 이진법 전환을 진행한다.
m은 전기 입력단 데이터의 비트 길이에 의해 결정된다.
다음 제어 시스템을 통하여 상기 A의 이진법 데이터를 비트 자리에 따라 병렬하여 상기 n개 이진화 데이터를 변조 한 후의 전압 형식으로 캐리어 제어 영역의 제어 게이트에 입력한다.
본 기술안 3에서 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, Nelec는 전하 커플링층으로 입사된 광전자 수량이고, V G 는 제어 게이트의 전압이고, 제어 게이트에 이진화 데이터인 0을 입력하면, 광 입력 데이터 Nelec가 얼마든지 관계없이 출력 전류 ID가 0인 전압을 입력하는 것과 같다. 제어 게이트에 입력한 이진화 데이터가 1일 경우 변하지 않는 제어 게이트 전압을 입력한 것과 같다. VG이 0일 경우, 플로팅 게이트 MOSFET 내에 전도 채널이 존재하지 않고, 전류가 0이며, 출력결과도 0이므로 전기 입력단 데이터 0과 광 입력단 데이터 Nelec의 곱셈 결과와 맞게 된다. VG가 플로팅 게이트 MOSFET 내에 채널을 생성하도록 하는 전압 크기와 같을 경우, VDS도 만약 상수 값을 부여하였을 경우, 출력 결과는 단지 광 입력단 데이터 Nelec에 따르며, 출력 결과는 여전히 상수 값 1과 광 입력단 입력량 Nelec의 곱셈 결과이다.
Nelec는 광 입력단의 입력량이고, 첫 번째 승수이며, 직렬적으로 입력되는 VG는 전기 입력단의 입력량이고, 두 번째 승수의 이진화 데이터이며, 동시에 캐리어 수집 영역과 판독 영역인 P형 기판의 소스 드레인 사이의 전압 V DS 을 상수 값으로 하면, VG가 직렬적으로 입력됨에 따라 직렬적으로 출력되는 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I d 는 AD전환을 거친후, 제어 시스템으로 보내져 제어 시스템에서 전기 입력단으로 입력된 비트 자리에 따라 시프트하고 누적되어 A*W곱셈 연산 결과를 얻을 수 있다. 아래 식(7-3-3)과 같은 컴퓨팅을 진행한 것과 같다.
여기서, a와 k는 모두 상수이다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 4: 상기 제 4 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
A*W 곱셈 연산을 컴퓨팅 하는 것을 예로 들어, 컴퓨팅 설명도는 도 24에서와 같으며, 도면에서 V부호로 표시되어 있는 블럭 유닛은 기술안 3의 광전자 컴퓨팅 유닛이며, 그 중에서 A는 전기 입력단을 통하여 입력되고, W는 광 입력단을 통하여 입력된다.
우선, A가 제어 시스템에서 아래와 같은 이진법 전환을 진행한다.
m은 전기 입력단 데이터의 비트 길이에 의해 결정된다.
다음 제어 시스템을 통하여 상기 A의 이진법 데이터를 비트 자리에 따라 병렬하여 상기 n개 이진화 데이터를 변조 한 후의 전압 형식으로 캐리어 제어 영역의 리셋 트랜지스터 드레인에 입력한다.
본 기술안 4에서 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, X photo 는 광전자 수입 영역과 판독 영역의 판독 영역의 포토 다이오드에 수집된 광전자 수량이고, Vd1는 제어 게이트의 전압이고, 제어 게이트에 이진화 데이터인 0을 입력하면, 광 입력 데이터 X photo 가 얼마든지 관계없이 출력 전류 ID가 0인 전압을 입력하는 것과 같다. 제어 게이트에 입력한 이진화 데이터가 1일 경우 변하지 않는 제어 게이트 전압을 입력한 것과 같다. Vd1이 0일 경우, 판독 트랜지스터에는 전도 채널이 존재하지 않고, 전류가 0이며, 출력결과도 0이므로 전기 입력단 데이터 0과 광 입력단 데이터 X photo 의 곱셈 결과와 맞게 된다. Vd1가 플로팅 판독 트랜지스터 내에 채널을 생성하도록 하는 전압 크기와 같을 경우, Vd2도 만약 상수 값을 부여하였을 경우, 출력 결과는 단지 광 입력단 데이터 X photo 에 따르며, 출력 결과는 여전히 상수 값 1과 광 입력단 입력량 X photo 의 곱셈 결과이다.
X photo 는 광 입력단의 입력량이고, 첫 번째 승수이며, 직렬적으로 입력되는 Vd1는 전기 입력단의 입력량이고, 두 번째 승수의 이진화 데이터이며, 동시에 캐리어 수집 영역과 판독 영역의 판독 트랜지스터의 드레인 전압 Vd2를 상수 값으로 하면, Vd1가 직렬적으로 입력됨에 따라 직렬적으로 출력되는 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I d 는 AD전환을 거친후, 제어 시스템으로 보내져 제어 시스템에서 전기 입력단으로 입력된 비트 자리에 따라 시프트하고 누적되어 A*W곱셈 연산 결과를 얻을 수 있다. 아래 식(7-4-3)과 같은 컴퓨팅을 진행한 것과 같다.
여기서, a와 k는 모두 상수이다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
본 기술안에 의해 곱셈 연산을 진행하면 일반적인 곱셈 연산보다 아래와 같은 장점이 있다.
1.집적도가 높고 단일 광전자 컴퓨팅 유닛으로 곱셈 연산을 실현할 수 있으며,일반적인 곱셈기가 걸핏하면 만개 이상의 트랜지스터를 구비하는데 비해 아주 큰 장점을 가진다.
2.광 입력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없다.
세 번째 곱셈기
본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실현기술안은 적어도 두 개 발광 유닛과 상기 실시예에서의 광전자 컴퓨팅 유닛을 통하여 두 개 승수의 곱셈 연산을 실현한다. 이러한 곱셈기의 가장 큰 장점은 전기 입력단을 디지털 병렬 입력으로 바꾸어 높은 컴퓨팅 정밀도를 가지며, 또한 상기 두 번째 곱셈기보다 더 빠른 연산 속도를 가지며, 단점은 데이터의 병렬 입력이 더 많은 광전자 컴퓨팅 유닛이 필요하며 또한 제어 시스템이 보조 연산에 참여를 해야 하는 것이다.
본 곱셈기의 출력단의 개수는 이용되는 광전자 컴퓨팅 유닛의 출력단 개수에 의해 결정된다. 예를 들어 만약 상기 두 개 출력단을 구비하는 광전자 컴퓨팅 유닛을 이용하면 곱셈기도 두 개 출력단을 구비하며, 아래에 하나의 출력단을 구비하는 광전자 컴퓨팅 유닛을 설명하기로 한다.
기술안 1: 상기 제 1 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
A*W 곱셈 연산을 컴퓨팅 하는 것을 예로 들어 컴퓨팅 설명도는 도 25에서와 같으며, 도면에서 V부호로 표시되어 있는 블럭 유닛은 기술안 1의 광전자 컴퓨팅 유닛이며, 그 중에서 A는 전기 입력단을 통하여 입력되고, W는 광 입력단을 통하여 입력된다.
우선, A가 제어 시스템에서 아래와 같은 이진법 전환을 진행한다.
m은 이용한 유닛 개수와 같고 전기 입력단 데이터의 비트 길이에 의해 결정된다.
다음 제어 시스템을 통하여 상기 A의 이진법 데이터를 비트 자리에 따라 병렬하여 상기 m개 이진화 데이터를 변조 한 후의 전압 형식으로 m개 유닛의 캐리어 제어 영역의 제어 게이트에 입력한다.
본 기술안 1에서의 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, X photo 는 광전자 컴퓨팅 유닛에 입사되는 유효한 광자수이고, V G 는 상기 제어 게이트의 전압이고, 제어 게이트에 이진화 데이터를 0을 입력하면, 광 입력 데이터 X photo 가 얼마든지 관계없이 출력 전류 ID가 0인 전압을 입력하는 것과 같다. 제어 게이트에 입력한 이진화 데이터가 1일 경우 변하지 않는 제어 게이트 전압을 입력한 것과 같다. VG이 0일 경우, 판독 영역 MOSFET 내에 전도 채널이 존재하지 않고, 전류가 0이며, 출력결과도 0이므로 전기 입력단 데이터 0과 광 입력단 데이터 X photo 의 곱셈 결과와 맞게 된다. VG가 판독 영역 MOSFET 내에 채널을 생성하도록 하는 전압 크기와 같을 경우, VDS도 만약 상수 값을 부여하였을 경우, 출력 결과는 단지 광 입력단 데이터 X photo 에 따르며, 출력 결과는 여전히 상수 값 1과 광 입력단 입력량 X photo 의 곱셈 결과이다.
X photo 는 광 입력단의 입력량이고, 첫 번째 승수이며, 직렬적으로 입력되는 VG는 전기 입력단의 입력량이고, 두 번째 승수이며, 동시에 캐리어 수집 영역과 판독 영역인 P형 기판의 소스 드레인 사이의 전압 V DS 을 상수 값으로 하면, VG가 직렬적으로 입력됨에 따라 직렬적으로 출력되는 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I d 는 AD전환을 거친후, 제어 시스템으로 보내져 제어 시스템에서 전기 입력단으로 입력된 비트 자리에 따라 시프트하고 누적되어 A*W곱셈 연산 결과를 얻을 수 있다. 아래 식(8-1-3)과 같은 컴퓨팅을 진행한 것과 같다.
여기서, a와 k는 모두 상수이다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 2: 상기 제 2 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
기술안 2를 상기 기술안 1과 비교하면 제일 큰 차이점은 P기판 소자를 N기판 소자로 변화하여 캐리어 제어 영역인 제어 게이트에 인가하는 전압이 양전압으로부터 음전압으로 변하고, 상기 캐리어 수집 영역과 판독 영역인 N형 기판은 노광시 인가하는 전압이 음전압으로부터 양전압으로 변하나, 상기 캐리어 제어 영역의 제어 게이트에서 출력되는 이진화 전압과 입사광자수는 여전히 한 쌍의 곱셈 관계이므로, 제어 게이트 전압과 N형 기판 전압을 조금 변화시키면 여전히 기술안 1에서와 비슷한 곱셈 연산을 실현할 수 있다.
기술안 3: 상기 제 3 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
A*W 곱셈 연산을 컴퓨팅 하는 것을 예로 들어, 컴퓨팅 설명도는 도 25에서와 같으며, 도면에서 V부호로 표시되어 있는 블럭 유닛은 기술안 3의 광전자 컴퓨팅 유닛이며, 그 중에서 A는 전기 입력단을 통하여 입력되고, W는 광 입력단을 통하여 입력된다.
우선, A가 제어 시스템에서 아래와 같은 이진법 전환을 진행한다.
m은 이용한 유닛 개수와 같고 전기 입력단 데이터의 비트 길이에 의해 결정된다.
다음 제어 시스템을 통하여 상기 A의 이진법 데이터를 비트 자리에 따라 병렬하여 상기 m개 이진화 데이터를 변조 한 후의 전압 형식으로 m개 유닛의 캐리어 제어 영역의 제어 게이트에 입력한다.
본 기술안 3에서의 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, Nelec는 전하 커플링층으로 입사된 광전자 수량이고, V G 는 상기 제어 게이트의 전압이고, 제어 게이트에 이진화 데이터를 0을 입력하면, 광 입력 데이터 Nelec가 얼마든지 관계없이 출력 전류 ID가 0인 전압을 입력하는 것과 같다. 제어 게이트에 입력한 이진화 데이터가 1일 경우 변하지 않는 제어 게이트 전압을 입력한 것과 같다. VG이 0일 경우, 플로팅 게이트 MOSFET 내에 전도 채널이 존재하지 않고, 전류가 0이며, 출력결과도 0이므로 전기 입력단 데이터 0과 광 입력단 데이터 Nelec의 곱셈 결과와 맞게 된다. VG가 플로팅 게이트 MOSFET 내에 채널을 생성하도록 하는 전압 크기와 같을 경우, VDS도 만약 상수 값을 부여하였을 경우, 출력 결과는 단지 광 입력단 데이터 Nelec에 따르며, 출력 결과는 여전히 상수 값 1과 광 입력단 입력량 Nelec의 곱셈 결과이다.
Nelec는 광 입력단의 입력량이고, 첫 번째 승수이며, 병렬로 입력되는 VG는 전기 입력단의 입력량이고, 두 번째 이진화 데이터이며, 동시에 캐리어 수집 영역과 판독 영역인 P형 기판의 소스 드레인 사이의 전압 V DS 을 상수 값으로 하면, VG가 병렬로 입력됨에 따라 병렬로 출력되는 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I d 는 AD전환을 거친후, 제어 시스템으로 보내져 제어 시스템에서 전기 입력단으로 입력된 비트 자리에 따라 시프트하고 누적되어 A*W곱셈 연산 결과를 얻을 수 있다. 아래 식(8-3-3)과 같은 컴퓨팅을 진행한 것과 같다.
여기서, a와 k는 모두 상수이다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 4: 상기 제 4 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
A*W 곱셈 연산을 컴퓨팅 하는 것을 예로 들어, 컴퓨팅 설명도는 도 25에서와 같으며, 도면에서 V부호로 표시되어 있는 블럭 유닛은 기술안 4의 광전자 컴퓨팅 유닛이며, 그 중에서 A는 전기 입력단을 통하여 입력되고, W는 광 입력단을 통하여 입력된다.
우선, A가 제어 시스템에서 아래와 같은 이진법 전환을 진행한다.
m은 이용한 유닛 개수와 같고 전기 입력단 데이터의 비트 길이에 의해 결정된다.
다음 제어 시스템을 통하여 상기 A의 이진법 데이터를 비트 자리에 따라 병렬하여 상기 m개 이진화 데이터를 변조 한 후의 전압 형식으로 m개 유닛의 캐리어 제어 영역의 리셋 트랜지스터 드레인에 입력한다.
본 기술안 4에서의 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, X photo 는 광전자 수집 영역과 판독 영역 중의 판독 영역의 포토 다이오드에 수집된 광전자수이고, Vd1는 상기 제어 게이트의 전압이고, 제어 게이트에 이진화 데이터를 0을 입력하면, 광 입력 데이터 X photo 가 얼마든지 관계없이 출력 전류 ID가 0인 전압을 입력하는 것과 같다. 제어 게이트에 입력한 이진화 데이터가 1일 경우 변하지 않는 제어 게이트 전압을 입력한 것과 같다. Vd1이 0일 경우, 판독 트랜지스터 내에 전도 채널이 존재하지 않고, 전류가 0이며, 출력결과도 0이므로 전기 입력단 데이터 0과 광 입력단 데이터 X photo 의 곱셈 결과와 맞게 된다. Vd1가 판독 트랜지스터 내에 채널을 생성하도록 하는 전압 크기와 같을 경우, Vd2도 만약 상수 값을 부여하였을 경우, 출력 결과는 단지 광 입력단 데이터 X photo 에 따르며, 출력 결과는 여전히 상수 값 1과 광 입력단 입력량 X photo 의 곱셈 결과이다.
X photo 는 광 입력단의 입력량이고, 첫 번째 승수이며, 병렬로 입력되는 Vd1는 전기 입력단의 입력량이고, 두 번째 이진화 데이터이며, 동시에 캐리어 수집 영역과 판독 영역 중에서 판독 트랜지스터 드레인 전압 Vd2을 상수 값으로 하면, Vd1가 병렬로 입력됨에 따라 병렬로 출력되는 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I d 는 AD전환을 거친후, 제어 시스템으로 보내져 제어 시스템에서 전기 입력단으로 입력된 비트 자리에 따라 시프트하고 누적되어 A*W곱셈 연산 결과를 얻을 수 있다. 아래 식(8-4-3)과 같은 컴퓨팅을 진행한 것과 같다.
여기서, a와 k는 모두 상수이다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
본 기술안에 의해 곱셈 연산을 진행하면 일반적인 곱셈 연산보다 아래와 같은 장점이 있다.
1.집적도가 높고 단일 광전자 컴퓨팅 유닛으로 곱셈 연산을 실현할 수 있으며, 일반적인 곱셈기가 걸핏하면 만개 이상의 트랜지스터를 구비하는데 비해 아주 큰 장점을 가진다.
2.광 입력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없다.
네 번째 곱셈기
본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실현기술안은 적어도 두 개 발광 유닛과 상기 실시예에서의 광전자 컴퓨팅 유닛을 통하여 두 개 승수의 곱셈 연산을 실현한다. 이러한 곱셈기의 가장 큰 장점은 유효 비트가 연산에 참여하는 것을 실현한 것이고, 상기 두 번째, 세 번째 곱셈기에 비하면 제어 시스템의 보조 컴퓨팅이 필요하지 않으며, 단점은 본질적으로 두 갈래의 시물레이션 입력의 곱셈이므로 정밀도가 두 번째, 세 번째 곱셈기보다 낮은 것이다.
본 곱셈기의 출력단의 개수는 이용되는 광전자 컴퓨팅 유닛의 출력단 개수에 의해 결정된다. 예를 들어 만약 상기 두 개 출력단을 구비하는 광전자 컴퓨팅 유닛을 이용하면 곱셈기도 두 개 출력단을 구비하며, 아래에 하나의 출력단을 구비하는 광전자 컴퓨팅 유닛을 설명하기로 한다.
기술안 1: 상기 제 1 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
A*W 곱셈 연산을 컴퓨팅 하는 것을 예로 들어 컴퓨팅 설명도는 도 26에서와 같으며, 도면에서 V부호로 표시되어 있는 블럭 유닛은 기술안 1의 광전자 컴퓨팅 유닛이며, 그 중에서 A는 전기 입력단을 통하여 입력되고, W는 광 입력단을 통하여 입력된다.
우선, A가 제어 시스템에서 아래와 같은 이진법 전환을 진행한다.
m은 이용한 유닛 개수와 같고 전기 입력단 데이터의 비트 길이에 의해 결정된다.
다음 제어 시스템을 통하여 상기 A의 이진법에 의해 이진화된 데이터를 비트 자리에 따라 병렬하여 상기 m개 이진화 데이터를 변조 한 후의 전압 형식으로 m개 유닛의 캐리어 제어 영역의 제어 게이트에 입력한다.
본 기술안 1에서의 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, X photo 는 광전자 컴퓨팅 유닛에 입사되는 유효한 광자수이고, V G 는 상기 제어 게이트의 전압이고, VDS는 상기 캐리어 제어와 판독 영역인 P형 기판 소스 드레인 사이의 전압이다. 제어 게이트에 이진화 데이터를 0을 입력하면, 광 입력 데이터 X photo 가 얼마든지 관계없이 출력 전류 ID가 0인 전압을 입력하는 것과 같다. 제어 게이트에 입력한 이진화 데이터가 1일 경우 변하지 않는 제어 게이트 전압을 입력한 것과 같다. VG이 0일 경우, 판독 영역 MOSFET 내에 전도 채널이 존재하지 않고, 전류가 0이며, 출력결과도 0이므로 전기 입력단 데이터 0과 광 입력단 데이터 X photo 의 곱셈 결과와 맞게 된다. VG가 판독 영역 MOSFET 내에 채널을 생성하도록 하는 전압 크기와 같을 경우, VDS도 만약 상수 값을 부여하였을 경우, 출력 결과는 단지 광 입력단 데이터 X photo 에 따르며, 출력 결과는 여전히 상수 값 1과 광 입력단 입력량 X photo 의 곱셈 결과이다.
동시에 식(9-1-2) 중에서 VDS와 VDS, X photo 는 원래부터 곱셈 관계이므로, P형 라니어 소스 드레인 사이에 병렬로 입력된 제어 게이트의 이진화 데이터와 대응되는 비트 자리와 대응되는 유효 비트 20、21、22????2m-1을 입력한다. 이는 시프트 조작을 한 것과 동일하며, 직접 전류 합류 방식을 통하여 누적 연산을 완성하며, 제어 시스템의 조작이 필요없이 하나의 완정한 곱셈 연산을 완성할 수 있다.
X photo 는 광 입력단의 입력량이고, 첫 번째 승수이며, 병렬로 입력되는 VG는 전기 입력단의 입력량이고, 두 번째 승수의 이진화 데이터이며, 동시에 캐리어 수집 영역과 판독 영역인 P형 기판의 소스 드레인 사이의 전압 V DS 에 이진화 데이터와 대응되는 비트 자리 유효 비트와 상당한 변조한 후의 전압을 부여하고, VG가 병렬로 입력됨에 따라 병렬로 출력되는 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I d 는 합류를 거쳐 더해지고, 다시 AD전환을 거친후, 제어 시스템으로 보내져 A*W곱셈 연산 결과를 얻을 수 있다. 아래 식(9-1-3)과 같은 컴퓨팅을 진행한 것과 같다.
여기서, a와 k는 모두 상수이다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 2: 상기 제 2 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
기술안 2를 상기 기술안 1과 비교하면 제일 큰 차이점은 P기판 소자를 N기판 소자로 변화하여 캐리어 제어 영역인 제어 게이트에 인가하는 전압이 양전압으로부터 음전압으로 변하고, 상기 캐리어 수집 영역과 판독 영역인 N형 기판은 노광시 인가하는 전압이 음전압으로부터 양전압으로 변하나, 상기 캐리어 제어 영역의 제어 게이트에서 출력되는 이진화 전압과 입사광자수는 여전히 한 쌍의 곱셈 관계이므로, 제어 게이트 전압과 N형 기판 전압을 조금 변화시키면 여전히 기술안 1에서와 비슷한 곱셈 연산을 실현할 수 있다.
기술안 3: 상기 제 3 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
A*W 곱셈 연산을 컴퓨팅 하는 것을 예로 들어, 컴퓨팅 설명도는 도 26에서와 같으며, 도면에서 V부호로 표시되어 있는 블럭 유닛은 기술안 3의 광전자 컴퓨팅 유닛이며, 그 중에서 A는 전기 입력단을 통하여 입력되고, W는 광 입력단을 통하여 입력된다.
우선, A가 제어 시스템에서 아래와 같은 이진법 전환을 진행한다.
m은 이용한 유닛 개수와 같고 전기 입력단 데이터의 비트 길이에 의해 결정된다.
다음 제어 시스템을 통하여 상기 A의 이진법 데이터를 비트 자리에 따라 병렬하여 상기 m개 이진화 데이터를 변조 한 후의 전압 형식으로 m개 유닛의 캐리어 제어 영역의 제어 게이트에 입력한다.
본 기술안 3에서의 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, Nelec는 전하 커플링층으로 입사된 광전자 수량이고, V G 는 상기 제어 게이트의 전압이고, 제어 게이트에 이진화 데이터를 0을 입력하면, 광 입력 데이터 Nelec가 얼마든지 관계없이 출력 전류 ID가 0인 전압을 입력하는 것과 같다. 제어 게이트에 입력한 이진화 데이터가 1일 경우 변하지 않는 제어 게이트 전압을 입력한 것과 같다. VG이 0일 경우, 플로팅 게이트 MOSFET 내에 전도 채널이 존재하지 않고, 전류가 0이며, 출력결과도 0이므로 전기 입력단 데이터 0과 광 입력단 데이터 Nelec의 곱셈 결과와 맞게 된다. VG가 플로팅 게이트 MOSFET 내에 채널을 생성하도록 하는 전압 크기와 같을 경우, VDS도 만약 상수 값을 부여하였을 경우, 출력 결과는 단지 광 입력단 데이터 Nelec에 따르며, 출력 결과는 여전히 상수 값 1과 광 입력단 입력량 Nelec의 곱셈 결과이다.
동시에 식(9-3-2) 중에서 VDS와 VG, Nelec는 원래부터 곱셈 관계이므로, P형 라니어 소스 드레인 사이에, 병렬로 입력된 제어 게이트의 이진화 데이터와 대응되는 비트 자리와 대응되는 유효 비트 20、21、22????2m-1을 입력한다. 이는 시프트 조작을 한 것과 동일하며, 그 후 직접 전류 합류 방식을 통하여 누적 연산을 완성하며, 제어 시스템의 조작이 필요없이 하나의 완정한 곱셈 연산을 완성할 수 있다.
Nelec는 광 입력단의 입력량이고, 첫 번째 승수이며, 병렬로 입력되는 VG는 전기 입력단의 입력량이고, 두 번째 이진화 데이터이며, 동시에 캐리어 수집 영역과 판독 영역인 P형 기판의 소스 드레인 사이의 전압 V DS 을 상수 값으로 하면, VG가 병렬로 입력됨에 따라 병렬로 출력되는 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 I d 는 AD전환을 거친후, 제어 시스템으로 보내져 제어 시스템에서 전기 입력단으로 입력된 비트 자리에 따라 시프트하고 누적되어 A*W곱셈 연산 결과를 얻을 수 있다. 아래 식(9-3-3)과 같은 컴퓨팅을 진행한 것과 같다.
여기서, a와 k는 모두 상수이다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 4: 상기 제 4 실시예에 의한 광전자 컴퓨팅 유닛을 이용한 기술안
A*W 곱셈 연산을 컴퓨팅 하는 것을 예로 들어, 컴퓨팅 설명도는 도 26에서와 같으며, 도면에서 V부호로 표시되어 있는 블럭 유닛은 기술안 4의 광전자 컴퓨팅 유닛이며, 그 중에서 A는 전기 입력단을 통하여 입력되고, W는 광 입력단을 통하여 입력된다.
우선, A가 제어 시스템에서 아래와 같은 이진법 전환을 진행한다.
m은 이용한 유닛 개수와 같고 전기 입력단 데이터의 비트 길이에 의해 결정된다.
다음 제어 시스템을 통하여 상기 A의 이진법 데이터를 비트 자리에 따라 병렬하여 상기 m개 이진화 데이터를 변조 한 후의 전압 형식으로 m개 유닛의 캐리어 제어 영역의 리셋 트랜지스터 드레인에 입력한다.
본 기술안 4에서의 소스 드레인 출력 전류는 아래와 같은 공식을 만족한다.
여기서, X photo 는 광전자 수집 영역과 판독 영역 중의 판독 영역의 포토 다이오드에 수집된 광전자수이고, Vd1는 상기 제어 게이트의 전압이고, 제어 게이트에 이진화 데이터를 0을 입력하면, 광 입력 데이터 X photo 가 얼마든지 관계없이 출력 전류 ID가 0인 전압을 입력하는 것과 같다. 제어 게이트에 입력한 이진화 데이터가 1일 경우 변하지 않는 제어 게이트 전압을 입력한 것과 같다. Vd1이 0일 경우, 판독 트랜지스터 내에 전도 채널이 존재하지 않고, 전류가 0이며, 출력결과도 0이므로 전기 입력단 데이터 0과 광 입력단 데이터 X photo 의 곱셈 결과와 맞게 된다. Vd1가 판독 트랜지스터 내에 채널을 생성하도록 하는 전압 크기와 같을 경우, Vd2도 만약 상수 값을 부여하였을 경우, 출력 결과는 단지 광 입력단 데이터 X photo 에 따르며, 출력 결과는 여전히 상수 값 1과 광 입력단 입력량 X photo 의 곱셈 결과이다.
동시에 식(9-4-2) 중에서 VDS와 VG, X photo 는 원래부터 곱셈 관계이므로, 판독 트랜지스터의 드레인에, 병렬로 입력된 제어 게이트의 이진화 데이터와 대응되는 비트 자리와 대응되는 유효 비트 20、21、22????2m-1을 입력한다. 이는 시프트 조작을 한 것과 동일하며, 직접 전류 합류 방식을 통하여 누적 연산을 완성하며, 제어 시스템의 조작이 필요없이 하나의 완정한 곱셈 연산을 완성할 수 있다.
X photo 는 광 입력단의 입력량이고, 첫 번째 승수이며, 병렬로 입력되는 Vd1는 전기 입력단의 입력량이고, 두 번째 이진화 데이터이며, 동시에 캐리어 수집 영역과 판독 영역 중에서 판독 트랜지스터 드레인 전압 Vd2을 상수 값으로 하면, Vd1가 병렬로 입력됨에 따라 병렬로 출력되는 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력 전류 ID는 합류를 통하여 더하기 조작을 완성하고, 다시 AD전환을 거친후, 제어 시스템으로 보내져 A*W곱셈 연산 결과를 얻을 수 있다. 아래 식(9-4-3)과 같은 컴퓨팅을 진행한 것과 같다.
여기서, a와 k는 모두 상수이다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
본 기술안에 의해 곱셈 연산을 진행하면 일반적인 곱셈 연산보다 아래와 같은 장점이 있다.
1.집적도가 높고 복수의 광전자 컴퓨팅 유닛으로 곱셈 연산을 실현할 수 있으며, 일반적인 곱셈기가 걸핏하면 만개 이상의 트랜지스터를 구비하는데 비해 아주 큰 장점을 가진다.
2.광 입력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없다.
청구항 제 23 항, 제 24 항에 대응되는 벡터 가산기의 기술안
본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실현 기술안은 상기 첫 번째, 두 번째, 세 번째 가산기 중 하나의 광전자 컴퓨팅 가산기를 이용하여, 적어도 2차원 벡터의 벡터 가산 연산을 실현한다.
기술안 1: 상기 첫 번째 가산기를 이용한 기술안
상기 첫 번째 가산기는 아래와 같은 연산을 진행한다.
여기서, R는 가산 연산 결과이고, X photo 는 광 입력단 입력량이며, Y는 전기 입력단 입력량이며, d, a, b와 c는 모두 단일 파라미터와 관련된 상수이다.
벡터 가산은 두 개의 차원이 같은 가산 대기 벡터에 대응되는 순번의 요소를 하나하난씩 더하여, 하나의 차원과 가산 대기 벡터가 동일한 결과 벡터를 얻으며, 두 개의 k차원의 가산 대기 벡터의 가산 연산 A+B를 예로 들면 아래와 같다.
식 (10-1-2)에서 알 수 있듯이 벡터 가산 연산은 k개 두 개 가산수 입력의 단독적인 가산 연산으로 분할할 수 있다. 그러므로 k개 상기 첫 번째 가산기를 이용하여 벡터 가산기를 구성할 수 있다. 도 27에서와 같이 하나의 "V가산기"로 표시된 블럭는 하나의 단독적인 상기 첫 번째 가산기이다.
가산 대기 백트를 제어 시스템에 입력하여 제어 시스템에서 가산 대기 벡터를 하나하나의 독립적인 요소로 분할하고, 또한 순번이 동일한 요소를 동일한 가산기의 두 개 가산수로 입력하고 동일한 가산기에 입력한다. 가산 연산을 완성한 후 다시 연산 결과를 제어 시스템에 입력하여 요소의 순번에 따라 결과 벡터를 구성하여 완정한 벡터 가산 연산을 완성한다. 상기 첫 번째 가산기는 두 개 가산수의 입력만 지원할 수 있으므로 본 기술안의 벡터 가산기도 두 개 가산 대기 벡터의 입력만 지원 가능하다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 2: 상기 두 번째 가산기를 이용한 기술안
상기 두 번째 가산기는 아래와 같은 연산을 진행한다.
여기서, R는 가산 연산 결과이고, X photo 는 광 입력단 입력량이며, Y1로부터 Yn는 복수 개 캐리어 제어 영역의 전기 입력단 입력량이며, b, a, c와 k1로부터 kn는 모두 단일 파라미터와 관련된 상수이다.
벡터 가산은 두 개의 차원이 같은 가산 대기 벡터에 대응되는 순번의 요소를 하나하난씩 더하여, 하나의 차원과 가산 대기 벡터가 동일한 결과 벡터를 얻으며, n개의 m차원인 가산 대기 벡터의 가산 연산 A1+A2??+An를 예로 들면 아래와 같다.
식 (10-2-2)에서 알 수 있듯이 m개 벡터 가산 연산은 m그룹의 n개 가산수 입력의 단독적인 가산 연산으로 분할할 수 있다. 그러므로 n개 상기 두 번째 가산기를 이용하여 벡터 가산기를 구성할 수 있다. 도 27에서와 같이 "V가산기"로 표시된 블럭는 하나의 단독적인 상기 두 번째 가산기이다.
가산 대기 백트를 제어 시스템에 입력하여 제어 시스템에서 가산 대기 벡터를 하나하나의 독립적인 요소로 분할하고, 또한 순번이 동일한 요소를 동일한 가산기의 두 개 가산수로 동일한 가산기에 입력한다. 가산 연산을 완성한 후 다시 연산 결과를 제어 시스템에 입력하여 요소의 순번에 따라 결과 벡터를 구성하여 완정한 벡터 가산 연산을 완성한다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 3: 상기 세 번째 가산기를 이용한 기술안
상기 세 번째 가산기는 아래와 같은 연산을 진행한다.
여기서, R는 가산 연산 결과이고, X1로부터 Xn는 복수의 단독적인 광전자 컴퓨팅 유닛의 광 입력단 입력량이며, n은 이용하는 병렬된 광전자 컴뉴팅 유닛 수량와 같으며, a, c와 k는 모두 가산기의 유닛 파라미터와 관련된 상수이다.
상기 세 번째 가산기는 상기 두 번째 가산기와 동일하며 2보다 큰 가산수의 가산 연산을 진행할 수 있으므로, 상기 세 번째 가산기로 구성된 벡터 가신기와 상기 두 번째 가산기로 구성된 벡터 가산기 기술안은 비숫하므로 더 설명하지 않기로 한다.
본 기술안에 의해 가산 연산을 진행하면 일반적인 가산 연산보다 아래와 같은 장점이 있다.
1.집적도가 높고 복수의 광전자 컴퓨팅 유닛으로 가산 연산을 실현할 수 있다.
2.입력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없다.
벡터 내적 곱셈기 기술안
본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실현 기술안은 상기 여러가지 곱셈기 중 하나의 광전자 컴퓨팅 곱셈기를 이용하여, 적어도 2차원 벡터의 벡터 내적 곱셈 연산을 실현한다.
기술안 1: 상기 첫 번째 곱셈기를 이용한 기술안
상기 첫 번째 곱셈기는 아래와 같은 연산을 진행한다.
여기서, R는 곱셈 연산 결과이고, X는 광 입력단 입력량이며, Y는 전기 입력단 입력량이며, c, a, b는 모두 단일 파라미터와 관련된 상수이다.
벡터 내적은 두 개의 차원이 같은 곱셈 대기 벡터에 대응되는 순번의 요소를 하나하난씩 곱하여, 하나의 차원과 곱셈 대기 벡터가 동일한 결과 벡터를 얻으며, 두 개의 k차원의 곱셈 대기 벡터의 곱셈 연산 A*B를 예로 들면 아래와 같다.
식 (11-1-2)에서 알 수 있듯이 벡터 곱셈 연산은 k개의 두 개 승수 입력의 단독적인 곱셈 연산으로 분할할 수 있다. 그러므로 k개 상기 첫 번째 곱셈기를 이용하여 벡터 내적 곱셈기를 구성할 수 있다. 도 27에서와 같은 벡터 가산기에서 "V가산기"로 표시된 블럭를 "V곱셈기"로 변환하면, 하나의 단독적인 상기 첫 번째 곱셈기이며, 상기 벡터 내적 연산을 진행 할 수 있다.
곱셈 대기 백트를 제어 시스템에 입력하여 제어 시스템에서 곱셈 대기 벡터를 하나하나의 독립적인 요소로 분할하고, 또한 순번이 동일한 요소를 동일한 곱셈기의 두 개 승수로 입력하고 동일한 곱셈기에 입력한다. 곱셈 연산을 완성한 후 다시 연산 결과를 제어 시스템에 입력하여 요소 순번에 따라 결과 벡터를 구성하고 완정한 벡터 내적 곱셈 연산을 완성한다. 상기 첫 번째 곱셈기는 두 개 곱가산수의 입력만 지원할 수 있으므로 본 기술안의 벡터 곱셈기도 두 개 곱셈 대기 벡터의 입력만 지원 가능하며, 만약 복수의 곱셈 대기 벡터 입력의 내적 연산을 진행하려면, 단지 여러 차려 둘둘씩 내적 연산만 진행하면 된다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 2: 상기 두 번째, 세 번째, 네 번째 곱셈기를 이용한 기술안
상기 두 번째, 세 번째, 네 번째 곱셈기는 상기 첫 번째 곱셈기와 비슷하며 두 개 승수가 입력되는 곱셈 연산을 할 수 있고, 상기 세 가지 곱셈기로 구성된 벡터 내적 곱셈기를 이용한 기술안과 상기 첫 번째 곱셈기로 구성된 벡터 내적 곱셈기를 이용한 기술안은 비숫하므로 더 설명하지 않기로 한다.
본 기술안에 따라 진행하는 벡터 내적 연산은 일반적인 벡터 내적 연산기에 비하면 아래와 같은 장점이 있다.
1.집적도가 높고 복수의 광전자 컴퓨팅 유닛으로 벡터 내적 연산을 실현할 수 있다.
2.입력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없다.
롱 비트 곱셈기 기술안
본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실현 기술안은 상기 여러가지 곱셈기 중 하나의 광전자 컴퓨팅 곱셈기를 이용하여, 적어도 두 개 롱 비트 승수의 곱셈 연산을 실현한다.
기술안 1: 상기 첫 번째 곱셈기를 이용한 기술안
상기 첫 번째 곱셈기는 아래와 같은 연산을 진행한다.
여기서, R는 곱셈 연산 결과이고, X는 광 입력단 입력량이며, Y는 전기 입력단 입력량이며, c, a, b는 모두 단일 파라미터와 관련된 상수이다.
롱 비트의 곱셈은 두 개의 롱 비트 승수를 비트 자리에 따라 분할하고 상하위 위치에 따라 둘둘씩 곱한 후 다시 결과를 시프트 한 후 더하여 완정한 롱 비트 곱셈 연산을 완성한다. 두 개의 롱 비트 승수 A*B를 예로 들어, 롱 비트 승수를 복수의 비트 길이가 k인 로우 비트 길이 승수로 분할하여 높은 비트와 낮은 비트를 곱한다.
식 (12-1-2)에서 알 수 있듯이 롱 비트 곱셈은 아래와 같은 단계로 나뉜다.
1. 롱 비트 승수를 분할하고;
2. 상하위 비트를 교차되게 곱하며;
3. 교차되게 곱한 결과를 시프트하여;
4. 시프트 한 결과를 누적한다.
제어 시스템을 이용하여 분할와 시프트 및누적 단계를 진행하고, (n-1)*(m-1)개 상기 첫 번째 승법기를 이용하여 상하위 비트를 교차되게 곱하여 완정한 롱 비트 곱셈을 실현한다. 도 28에서와 같이 하나의 "V곱셈기"로 표시된 블럭가 하나의 첫 번째 곱셈기이며, 이러한 곱셈기의 출력은 제어 시스템에서 비트 자리의 시프트를 완성하고, 실선은 데이터 입력을 표시하고, 허선은 데이터 누적을 표시한다.
곱셈 대기 롱 비트 승수를 제어 시스템에 입력하여 제어 시스템에서 롱 비트 승수를 비트 자리에 따라 두 그룹의 쇼트 비트 승수로 분할하고, 또한 두 그룹의 쇼트 비트 승수를 둘둘씩 결합하여 서로 다른 곱셈기에 입력하고, 곱셈 연산을 완성한 후 연산 결과를 다시 제어 시스템에 입력하여 두 개의 입력된 로우 위치 폭 승수를 비트 자리에 따라 대응되는 시프트를 진행하고, 시프트 한 후의 결과를 다시 누적하면 완정한 벡터 내적 연산이 완성된다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 2: 상기 두 번째, 세 번째, 네 번째 곱셈기를 이용한 기술안
상기 두 번째, 세 번째, 네 번째 곱셈기는 상기 첫 번째 곱셈기와 비슷하며 두 개 승수가 입력되는 곱셈 연산을 할 수 있고, 상기 세 가지 곱셈기로 구성된 롱 비트 곱셈기를 이용한 기술안과 상기 첫 번째 곱셈기로 구성된 하이 위치 폭 곱셈기를 이용한 기술안은 비숫하므로 더 설명하지 않기로 한다.
본 기술안에 따라 진행하는 하이 위치 폭 곱셈 연산은 일반적인 하이 위치 폭 곱셈기에 비하면 아래와 같은 장점이 있다.
1.집적도가 높고 복수의 광전자 컴퓨팅 유닛으로 하이 위치 폭 곱셈 연산을 실현할 수 있다.
2.입력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없다.
직렬 매트릭스 벡터 곱셈기 기술안
본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실현 기술안은 복수의 발광 유닛과 상기 실시예들의 상기 광전자 컴퓨팅 유닛을 이용하여 차원이 매트릭스 벡터 곱셈 규칙에 맞는 하나의 매트릭스와 하나의 벡터의 곱셈 연산을 실현한다.
이러한 매트릭스 벡터 곱셈기의 출력단 개수는 이용되는 광전자 컴퓨팅 유닛의 출력단 개수에 의해 결정되며, 예를 들어 두 개 출력단을 구비하는 상기 실시예의 상기 광전자 컴퓨팅 유닛을 이용하면, 매트릭스 벡터 곱셈기도 두 개 출력단을 구비한다. 아래에 하나의 출력단을 구비하는 광전자 컴퓨팅 유닛에 대해 설명하기 로 한다.
본 발명에서 이용하는 광전자 컴퓨팅 유닛량은 곱셈 대기 매트릭스의 요소 개수와 같으며, 상기 매트릭스는 벡터를 포함하고, 매트릭스가 만약 3행 1렬이면 이용하는 광전자 컴퓨팅 유닛 개수도 3이며, 만약 광전자 컴퓨팅 유닛의 개수가 매트릭스의 요소 개수보다 크면, 예를 들어 6개 광전자 컴퓨팅 유닛을 3행 2열로 배열하여도 연산에 영향을 주지 않는다.
기술안 1: 상기 광전자 컴퓨팅 유닛의 제 1 실시예를 이용한 기술안
벡터A와 매트릭스W의 곱셈 연산 A*W을 컴퓨팅 하는 것을 예로 들어 설명하하기로 한다. 그 중에서 A는 n*1벡터이고, W는 m*n매트릭스이며, 식(13-1-1)에서와 같이 컴퓨팅 설명도는 도 29에서와 같고, 도면 중에 V부호로 표시된 블럭 유닛은 첫 번째 기술안을 이용한 광전자 컴퓨팅 유닛을 대표하고, 그 중에서 벡터 A의 요소는 전기 입력단을 통하여 입력되고, 매트릭스 W의 요소는 광 입력단을 통하여 입력된다.
우선, 상기 두 번째 곱셈기에서의 직렬 입력 곱셈기의 전기 입력 방식과 비슷하게 A의 각 요소가 제어 시스템에서 이진법 전환을 진행한다.
K는 벡터 중 단일 요소의 비트 폭에 의해 결정된다.
상기 제 1 실시예의 광전자 컴퓨팅 유닛을 이용하여 도 29에서와 같은 형식으로 매트릭스를 배열한다. 그 중에서 n은 행 수량이고 m은 열 수량이며 상기 매트릭스의 모든 동일한 행에 위치한 광전자 컴퓨팅 유닛의 상기 캐리어 제어 영역의 제어 게이트는 서로 연결되어 같은 전기 입력 데이터가 입력되고; 상기 매트릭스의 모든 동일한 열에 위치한 광전자 컴퓨팅 유닛의 상기 캐리어 수집 영역과 판독 영역의 P형 기판의 출력단은 서로 연결되어 출력되는 전류를 합류하여 더한다.
입력할 시, 매트릭스의 m*n개 데이터는 광 입력단을 통하여 순차적으로 m*n개 광전자 컴퓨팅 유닛으로 입력되며; 벡터의 요소가 동일 행에 위치한 유닛의 연결된 제어 게이트에 직렬적으로 입력되어, 동일한 요소는 서로 다른 비트 자리의 이진화 데이터가 시간에 따라 순차적으로 입력되며, 제어 게이트에 입력된 데이터가 제일 낮은 비트 자리의 데이트일 경우 매트릭스의 요소와 벡터의 요소의 제일 낮은 비트 자리의 이진화 데이터를 대응되는 위치에서 곱한다. 이는 (13-1-3)과 같은 연산을 진행한 것과 같다.
전류를 합류하기 전에 의 광전자 컴류팅 유닛의 어레이는 각 유닛의 컴퓨팅 결과는 각각 아래와 같다.
다음 각 열의 출력단이 서로 연결되어 있는 출력단 회로를 거친다. 이는 열을 따라 가산 연산을 진행한 것과 같으며, 결과 (13-1-4)는 합류를 거쳐 더해진 후 제일 아래의 매트릭스 벡터 곱셈 출력단을 통하여 아래와 같이 출력한다.
이러한 결과는 식(13-1-3)의 연산 결과이며, 벡터의 제일 낮은 비트 자리와 매트릭스의 매트릭스 벡터 곱셈 연산을 완성한다.
컴퓨팅 결과(13-1-5)를 AD전환을 거쳐 제어 시스템에 입력하고, 이는 제일 낮은 비트 자리이므로 왼쪽으로 0비트 자리 만큼 이동하고 다시 벡터의 두 번째로 낮은 비트 자리를 전기 입력단 데이터로 제어 게이트에 입력하여 벡터의 두 번째로 낮은 비트 자리와 매트릭스의 매트릭스 벡터 곱셈 결과를 얻으며, 제어 시스템에 입력 한 후 왼쪽으로 1 비트 자리 이동하여 상기 벡터의 제일 낮은 비트 자리와 매트릭스의 곱셈 결과와 벡터 가산을 한다. 같은 원리로 직렬적으로 벡터의 모든 비트 자리 이진화 데이터를 입력하고, 제어 시스템에서 순차적으로 시프트 및누적을 거친후 최종 매트릭스 연산 결과를 얻는다. 이는 아래와 같은 연산을 진행한 것과 같다.
상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 2: 상기 제 2, 제 3, 제 4 실시예의 광전자 컴퓨팅 유닛을 이용한 기술안
두 번째, 세 번째, 네 번째 기술안과 첫 번째 기술안을 비교하면, 모두 직렬적으로 입력하는 방식을 통하여 입력된 두 개 승수의 곱셈 연산을 실현할 수 있다. 상기 두 번째 곱셈기에서와 같이 상술한 첫 번째 기술안의 광전자 컴퓨팅 유닛으로 구성된 매트리스 벡터 곱셈기를 두 번째, 세 번째,네 번째 기술안의 상기 광전자 컴퓨팅 유닛으로 구성된 매트릭스 벡터 곱셈기로 바꾸어도 모두 연산을 완성할 수 있으며, 유일한 차이점은 아래와 같다.
1. 만약 두 번째 광전자 컴퓨팅 유닛을 이용하면, P형 기판 소자를 N형 기판 소자로 바꾸고 제어 게이트와 라이나의 전압 극성이 반전되며, 크기도 다시 변조하여야 한다.
2. 만약 세 번째 광전자 컴퓨팅 유닛을 이용하면, 광 입력 방식이 변화되었으므로 P형 기판의 수집이 전하 커플링층의 수집으로 바뀌므로 광 입력량을 다시 변조하여야 한다.
3. 만약 네 번째 광전자 컴퓨팅을 이용하면, 병렬로 연결한 캐리어 제어 영역은 제어 게이트가 아니며 리셋 트랜지스터 드레인으로 된다.
본 기술안에 따라 진행하는 매트릭스 벡터 곱셈 연산은 일반적인 매트릭스 벡터 곱셈기에 비하면 아래와 같은 장점이 있다.
1.집적도가 높고 복수의 광전자 컴퓨팅 유닛으로 매트릭스 벡터 곱셈 연산을 실현할 수 있다.
2.입력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없다.
병렬 매트릭스 벡터 곱셈기 기술안
본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실현 기술안은 복수의 발광 유닛과 상기 실시예들의 상기 광전자 컴퓨팅 유닛을 이용하여 차원이 매트릭스 벡터 곱셈 규칙에 맞는 하나의 매트릭스와 하나의 벡터의 곱셈 연산을 실현한다.본 발명에 따른 실현 기술안은 상기 직렬 매트릭스 벡터 곱셈기와의 차이점은, 더 많은 광전자 컴퓨팅 유닛과 발과 유닛을 이용하여 매트릭스를 구성하고, 병렬 입력 하는 방식으로 벡터 요소의 이진화 테이터를 입력하며, 연산 속도가 더 빠르나 더 많은 유닛을 필요로 한다.
이러한 매트릭스 벡터 곱셈기의 출력단 개수는 이용되는 광전자 컴퓨팅 유닛의 출력단 개수에 의해 결정되며, 예를 들어 두 개 출력단을 구비하는 상기 실시예의 상기 광전자 컴퓨팅 유닛을 이용하면, 매트릭스 벡터 곱셈기도 두 개 출력단을 구비한다. 아래에 하나의 출력단을 구비하는 광전자 컴퓨팅 유닛에 대해 설명하기 로 한다.
본 발명에서 이용하는 광전자 컴퓨팅 유닛량은 곱셈 대기 매트릭스의 요소 개수와 같으며, 상기 매트릭스는 벡터를 포함하나 만약 광전자 컴퓨팅 유닛의 개수가 매트릭스의 요소 개수보다 많아도 연산에 영향을 주지 않는다.
기술안 1: 상기 광전자 컴퓨팅 유닛의 제 1 실시예를 이용한 기술안
벡터A와 매트릭스W의 곱셈 연산 A*W을 컴퓨팅 하는 것을 예로 들어 설명하하기로 한다. 그 중에서 A는 n*1벡터이고, W는 m*n매트릭스이며, 식(13-1-1)에서와 같이 벡터 A의 요소는 전기 입력단을 통하여 입력되고, 매트릭스 W의 요소는 광 입력단을 통하여 입력된다.
우선, 상기 세 번째 곱셈기에서의 병렬 입력 곱셈기의 전기 입력 방식과 비슷하게 A의 각 요소가 제어 시스템에서 이진법 전환을 진행한다.
K는 벡터 중 단일 요소의 비트 폭에 의해 결정된다.
상기 제 1 실시예의 광전자 컴퓨팅 유닛을 이용하고, 총 k*m*n개 유닛이 필요하고, 상기 유닛을 K개 그룹으로 나누어, 각 그룹의 유닛은 m*n개이며, 각 그룹의 유닛은 상기 직렬 매트릭스 벡터 곱셈기 매트릭스와 같은 매트릭스로 배열한다. 도 29에서와 같은 형식으로 매트릭스를 배열하고, 총 K개 상기 매트릭스이며, 각 매트릭스의 행 수량은 n이고, 열 수량은 m이다. 또한 상기 매트릭스의 모든 동일한 행에 위치한 광전자 컴퓨팅 유닛의 상기 캐리어 제어 영역의 제어 게이트는 서로 연결되어 같은 전기 입력 데이터가 입력되고; 상기 매트릭스의 모든 동일한 열에 위치한 광전자 컴퓨팅 유닛의 상기 캐리어 수집 영역과 판독 영역의 P형 기판의 출력단은 서로 연결되어 출력되는 전류를 합류하여 더한다.
입력할 시, 매트릭스의 m*n개 데이터는 광 입력단을 통하여 순차적으로 각 조의 m*n개 광전자 컴퓨팅 유닛으로 입력되며, 모든 그룹의 매트릭스는 동일한 광 입력단 데이터가 입력되며; 벡터의 요소가 동일 행에 위치한 유닛의 연결된 제어 게이트에 병렬로 입력된다. 벡터의 각 요소의 제 0 번째 비트 자리는 상기 이진화 매트릭스의 각 요소를 각각 제 0 번째 그룹 매트릭스의 각 행의 제어 게이트에 입력하고, 동일한 원리로 뒤의 제 i 번째 비트 자리는, 제 i 번째 그룹 매트릭스의 게이트에 입력되며, 이진화 한 후의 벡터 제이터를 하나하나씩 병렬로 k개 그룹의 모든 제어 게이트에 입력한다. 제 0 번째 그룹 매트릭스에 있어서 매트릭스 요소와 벡터 요소의 제 0 번째 비트 자리의 이진화 데이터를 위치를 대응시켜 곱한다. 이는 식(14-1-3)에서와 같은 연산을 진행한 것과 같다.
전류를 합류하기 전에 제 0 번째 그룹 n*m의 광전자 컴류팅 유닛의 어레이의 각 유닛의 컴퓨팅 결과는 각각 아래와 같다.
다음 각 열의 출력단이 서로 연결되어 있는 출력단 회로를 거친다. 이는 열을 따라 가산 연산을 진행한 것과 같으며, 결과 (13-1-4)는 합류를 거쳐 더해진 후 제일 아래의 제 0 번째 그룹 매트릭스의 출력단을 통하여 아래와 같이 출력한다.
이러한 결과는 식(14-1-3)의 연산 결과이며, 벡터의 제 0 번째 비트 자리와 매트릭스의 매트릭스 벡터 곱셈 연산을 완성한다.
상기 제 0 번째 그룹 매트릭스의 컴퓨팅 과정과 비슷하게, 다른 제 1 부터 제 k-1 번째 그룹 매트릭스는 각 행으로 부터 제어 게이트에 벡터 제 1 번째 비트 자리부터 제 k-1 번째 비트 자리까지의 이진화 데이터를 입력하고, 대응되는 매트릭스 벡터 곱셈 결과를 출력단으로부터 출력하고, 다시 k개 그룹의 컴퓨팅 결과를 AD를 거쳐 전환한 후 제어 시스템으로 입력하고, 제 i 번째 매트릭스의 결과 벡터의 모든 요소를 왼쪽으로 i 위치 만큼 시프트하여, 제어 시스템에서 시프트를 완성한 후 모든 그룹의 출력 결과를 벡터 가산의 규칙에 의해 누적하여, 최종 매트릭스 연산 결과를 얻는다. 이는 아래와 같은 연산을 진행한 것과 같다.
연산 과정은 도 31에서와 같다. 그 중에서 중부에 "직렬 매트릭스 벡터 곱셈기"로 표시되어 있는 블럭은 하나의 n*m인 단일 매트릭스이고 장치의 설명도는 대체적으로 도 31에서와 같다.
상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 2: 상기 제 2, 제 3, 제 4 실시예의 광전자 컴퓨팅 유닛을 이용한 기술안
두 번째, 세 번째, 네 번째 기술안과 첫 번째 기술안을 비교하면, 모두 병렬로 입력하는 방식을 통하여 입력된 두 개 승수의 곱셈 연산을 실현할 수 있다. 상기 세 번째 곱셈기에서와 같이 상술한 첫 번째 기술안의 광전자 컴퓨팅 유닛으로 구성된 매트리스 벡터 곱셈기를 두 번째, 세 번째,네 번째 기술안의 상기 광전자 컴퓨팅 유닛으로 구성된 매트릭스 벡터 곱셈기로 바꾸어도 여전히 연산을 완성할 수 있으며, 유일한 차이점은 아래와 같다.
1.만약 두 번째 광전자 컴퓨팅 유닛을 이용하면, P형 기판 소자를 N형 기판 소자로 바꾸고 제어 게이트와 라이나의 전압 극성이 반전되며, 크기도 다시 변조하여야 한다.
2.만약 세 번째 광전자 컴퓨팅 유닛을 이용하면, 광 입력 방식이 변화되었으므로 P형 기판의 수집이 전하 커플링층의 수집으로 바뀌므로 광 입력량을 다시 변조하여야 한다.
3.만약 네 번째 광전자 컴퓨팅을 이용하면, 병렬로 연결한 캐리어 제어 영역은 제어 게이트가 아니며 리셋 트랜지스터 드레인으로 된다.
본 기술안에 따라 진행하는 매트릭스 벡터 곱셈 연산은 일반적인 매트릭스 벡터 곱셈기에 비하면 아래와 같은 장점이 있다.
1.집적도가 높고 복수의 광전자 컴퓨팅 유닛으로 매트릭스 벡터 곱셈 연산을 실현할 수 있다.
2.입력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없다.
폴링 연산기 기술안
본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실현 기술안은 상기 두 가지 광전자 매트릭스 벡터 곱셉기를 이용하여 평균 폴링 연산을 실현한다.
기술안 1: 상기 매트릭스 벡터 곱셈기를 이용한 기술안
상기 매트릭스 벡터 곱셈기는 아래와 같은 연산을 진행한다.
여기서, A는 벡터 입력단이고, 이는 전기 입력단으로 입력된 벡터 데이터이며 직렬 방식으로 입력되며, W는 매트릭스입력단이고, 이는 전기 입력단으로 입력된 데이터이며 출력한 결과는 m*1차원의 벡터이다.
폴링 연산은 여러가지 연산을 포함한다. 예를 들어 평균 폴링 연산, 최대 폴리 연산 등을 포함한다. 본 발명에 따른 폴링 연산기는 단지 평균 폴링 연산에 대해서 설명한다.
평균폴링은 아래의 식(15-1-2)와 같이 평균수를 구하는 것이다.
식 (13-1-2)에서 알 수 있듯이 평균 폴링 연산은 아래와 같은 벡터 곱셈 연산과 같다.
따라서 연산 매트릭스 입력단 데이터의 차원이 n행 1렬 매트릭스(벡터)인 상기 매트릭스 벡터 곱셈기를 이용하고, n*1개 상기 광전자 컴퓨팅 유닛을 이용하여 상기 연산을 완성할 수 있다.
우선 제어 시스템에 의해 폴링 매트릭스의 요소 개수를 판단하고, 다시 제어 시스템에서 폴링 대기 매트릭스의 모든 요소를 분할하고 다시 1차원 벡터로 재결합하여, 상기 매트릭스 벡터 곱셈기의 벡터입력단으로 입력하고, 광 입력단에 의해 매트릭스 벡터 곱셈기의 모든 유닛에 매트릭스 요소 개수의 역수와 같은 광 입력단 데이터를 입력하여, 상기 매트릭스 벡터 곱셈기의 출력단의 하나의 출력량은 폴링 대기 매트링스의 평균 폴링 연산 결과이다. 상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 2: 상기 벡터 내적 곱셈기를 이용한 기술안
상기 롱 비트 곱셈기는 상기 벡터 내적 곱셈기와 비슷하고, 유일한 차이점은 벡터입력단 데이터가 병렬로 입력되며 연산 속도가 더 빠르나 광전자 컴퓨팅 유신이 더 많이 필요하며, 만약 상기 롱 비트 곱셈기를 이용하여 식(15-1-3)을 컴퓨팅 하면, 4*K개의 광전자 컴퓨팅 유닛이 필요하고, K는 폴링 대기 매트릭스 A의 요소의 비트 폭이며, 상기 벡터 내적 곱셈기를 이용하여 컴퓨팅하면 4개의 광전자 컴퓨팅 유닛만 필요하다.
본 기술안에 따라 진행하는 폴링 연산은 일반적인 폴링 연산기에 비하면 아래와 같은 장점이 있다.
1.집적도가 높고 복수의 광전자 컴퓨팅 유닛으로 폴리 연산을 실현할 수 있다.
2.입력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없으며, 폴링 연산에서 평균 폴링 분모가 여러차례 연산 중에서 변하지 않는 것이다.
컨볼루션(convolution) 연산기 기술안
본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실현 기술안은 복수의 발광 유닛과 상기 실시예들의 상기 광전자 컴퓨팅 유닛을 이용하여 매트릭스의 컨볼루션 연산을 실현한다.
이러한 컨볼루션 연산기의 출력단 개수는 이용되는 광전자 컴퓨팅 유닛의 출력단 개수에 의해 결정되며, 예를 들어 두 개 출력단을 구비하는 상기 실시예의 상기 광전자 컴퓨팅 유닛을 이용하면, 컨볼루션 연산기도 두 개 출력단을 구비한다. 아래에 하나의 출력단을 구비하는 광전자 컴퓨팅 유닛에 대해 설명하기 로 한다.
상기의 병렬, 직렬 매트릭스 곱셈기의 기술안과 같은 원리로, 만약 이용하는 광전자 컴퓨팅 유닛량이 실제 수요보다 많을 경우 연산 결과의 정확도에 영향을 주지 않는다.
기술안 1: 상기 광전자 컴퓨팅 유닛의 제 1 실시예를 이용한 기술안
매트릭스A의 합성곱 커널이 a인 컨볼루션 연산을 예로 들어 컨볼루션 연산 과정을 간단하게 설명하하기로 한다. 그 중에서 A는 10*10인 매트릭스이고, a는 3*3인 합성곱 커널이며, 스텝은 1이며, 아래의 식(16-1-1)과 같다.
컨볼루션 연산 규칙은 컨볼루션 대기 매트릭스가 컨볼루션 해의 사상에 의해 합성곱 커널(convolution kernel) 중의 요소가 하나하나 작용하여, 대응되는 스텝에 따라 합성곱 커널을 이동하여 다음 사상을 진행한다. 도 32에서와 같이 식(16-1-1) 중의 컨볼루션 연산을 구하려면 아래와 같은 단계가 필요하다.
1. 0 보간(interpolation) 단계
컨볼루션 매트릭스 A를 10*10매트릭스에서 12*12매트릭스로 확장하려면, 0행 위, 0열 왼쪽, 10행 아래 및 10열에 각각 하나의 행과 열을 추가하여야 하며, 추가된 행과 열 중에서 요소는 모두 0이므로 0보간이라고 하며, 아래의 식(16-1-2)과 같이 0보간 단계를 거치면 매트릭스 A는 매트릭스 A0로 변한다.
2.초기 합성곱 커널 위치를 확정하는 단계
합성곱 커널의 초기 위치와 매트릭스 A의 제일 왼쪽 위와 겹친다. 합성곱 커널 a의 3행 3열은 각각 매트릭스 A0의 제 0, 1, 2행과 제 0, 1, 2열과 대응되며, 합성곱 커널 중의 요소와 합성곱 커널에 대응되는 위치인 매트릭스 A0의 요소를 하나하나 곱하여, 아래의 식(16-1-3)과 같이 9개의 곱셈 결과를 얻어 상기 9개의 곱셈 결과를 모두 누적하여 현재 합성곱 커널 위치의 컨볼루션 연산 결과를 얻으며, 이를 R00이라고 하고, 아래의 식(16-1-4)과 같은 연산을 완성한다.
3.합성곱 커널의 위치를 이동하는 단계
미리 컨볼루션 연산의 스텝(Strided convolutions)을 1이라고 설정하였으므로 합성곱 커널의 위치를 왼쪽으로 1열 이동하면, 이동한 후 컨볼루션 a의 3행 3열은 각각 매트릭스 A0의 제 9, 1, 2행과 제 1, 2, 3열에 대응되며, 현재 위치에서 다시 컨볼루션 연산을 진행하여 컨볼루션 연산 결과를 R01이라고 한다.
4. 대기 합성곱 커널이 전반 매트릭스 A0를 거친 후 모두 
개의 컨볼루션 결과를 얻을 수 있다. 상기 컨볼루션 결과를 대응되는 합성곱 커널 위치에 따라 매트릭스로 배열하여 아래와 같은 식(16-1-5)을 얻을 수 있다.
상기 매트릭스 R는 컨볼루션 매트릭스 A이고, 합성곱 커널 a의 작용에 의해 스텝이 1인 컨볼루션 연산 결과이다.
상기 컨볼루션 연산의 단계에서 알수 있듯이, 컨볼루션 연산은 여러차례 두 개 매트릭스에서 대응되는 요소를 둘둘씩 곱하고 누적하는 연산이다. 그 중에서 상기 요소를 둘둘씩 곱하는 두 개 매트릭스 중에서 하나는 합성곱 커널인 매트릭스로, 여러차례 연산 중에서 변하지 않는 양이며, 다른 하나는 컨볼루션 대기 매트릭스와 합성곱 커널의 위치가 대응되는 매트릭스로 여러차례 연산 중에서 변화하는 양이다. 그러므로 발명 1에서와 같이 첫 번째 광전자 컴퓨팅 유닛 기술안을 이용하는 광전자 컴퓨팅 유닛은 광 입력 저장이 데이터를 저장할 수 있는 장점을 발휘하여 광 입력단으로서 합성곱 커널 데이터를 입력하고, 전기 입력단으로서 컨볼루션 대기 매트릭스 데이터를 입력하여 컨볼루션 연산을 진행할 수 잇다. 이러한 연산은 효율과 연산 속도를 크게 향상시킨다. 그러므로 유닛의 전기 입력단은 컨볼루션 연산기의 컨볼루션 대기 매트릭스 데이터의 입력단이고, 광 입력단은 합성곱 커널의 입력단이다.
매트릭스 벡터 곱셈과 같이 컨볼루션 연산기는 직렬입력과 병렬입력 두 가지로 나뉠 수 있다. 주요한 차이점은 이용하는 유닛의 수량과 전기 입력단 데이터의 입력 방식이다. 직렬 입력 방식은 아래와 같다.
컨볼루션 연산 방식에 의해 합성곱 커널 주의 요소수량과 같은 수량을 이용하는 첫 번째 기술안의 광전자 컴퓨팅 유닛은, 유닛을 컨볼루션 차원과 동일한 매트릭스로 배열되어 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력단이 모두 연결되어 합류를 거쳐 더해진다. 도 33에서와 같이, 합성곱 커널의 차원이 3*3인 유닛의 어레이이다. 도 33에서 중부에 V로 표시된 블록은 하나의 첫 번째 기술안을 이용하는 광전자 컴퓨팅 유닛을 표시한다.
우선, 상기 합성곱 커널 데이터를 광 입력단으로 하나하나 상기 유닛에 병렬적으로 입력하고,매트릭스 중에서 현재 합성곱 커널에 대응되는 위치의 데이터를 이진법으로 전환하고, 직렬적으로 상기 캐리어 제어 영역의 제어 게이트에 상기 매트릭스를 입력하고, 출력된 결과는 합류하여 더한 후 AD전환을 거쳐 제어 시스템으로 입력되어 다시 시프트 및누적을 거쳐 현재 합성곱 커널 위치의 컨볼루션 연산 결과를 얻을 수 있다. 그리고 합성곱 커널을 이동하여 이미 광 입력으로 저장되어 있던 합성곱 커널 데이터를 이용하여 직접 전기 입력 데이터를 다시 입력하여 다음 합성곱 커널 위치에 대응되는 컨볼루션 연산 결과를 얻을 수 있다. 이와 같은 원리로 합성곱 커널이 전반 컨볼루션 대기 매트릭스를 거친후 출력된 컨볼루션 결과를 재결합 하여 결과 매트릭스로 되면, 컨볼루션 연산이 모두 완성된다.
만일 병렬입력된 컨볼루션 연산기를 이용하면 유닛의 수량을 원래의 K배로 늘여야 한다. 그 중에서 K는 컨볼루션 대기 매트릭스 중 요소의 비트 폭이고, 유닛을 컨볼루션 차원과 동일한 K그룹 매트릭스로 변화하여 출력단 전부를 연결한 후 병렬매트릭스 벡터 곱셈기와 비슷한 방법으로 전기 입력단 데이트를 병렬입력하면 된다.
상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 2: 상기 제 2, 제 3, 제 4 실시예의 광전자 컴퓨팅 유닛을 이용한 기술안
두 번째, 세 번째, 네 번째 기술안과 첫 번째 기술안을 비교하면, 모두 직렬 또는 병렬로 입력하는 방식을 통하여 컨볼루션 연산을 완성할 수 있다. 상술한 첫 번째 기술안의 광전자 컴퓨팅 유닛으로 구성된 컨볼루션 연산기를 두 번째, 세 번째,네 번째 기술안의 상기 광전자 컴퓨팅 유닛으로 구성된 매트릭스 벡터 곱셈기로 바꾸어도 여전히 연산을 완성할 수 있으며, 유일한 차이점은 아래와 같다.
1.만약 두 번째 광전자 컴퓨팅 유닛을 이용하면, P형 기판 소자를 N형 기판 소자로 바꾸고 제어 게이트와 라이나의 전압 극성이 반전되며, 크기도 다시 변조하여야 한다.
2.만약 세 번째 광전자 컴퓨팅 유닛을 이용하면, 광 입력 방식이 변화되었으므로 P형 기판의 수집이 전하 커플링층의 수집으로 바뀌므로 광 입력량을 다시 변조하여야 한다.
3.만약 네 번째 광전자 컴퓨팅을 이용하면, 병렬로 연결한 캐리어 제어 영역은 제어 게이트가 아니며 리셋 트랜지스터 드레인으로 된다.
본 기술안에 따라 진행하는 컨볼루션 연산은 일반적인 매트릭스 벡터 곱셈기에 비하면 아래와 같은 장점이 있다.
1.집적도가 높고 복수의 광전자 컴퓨팅 유닛으로 컨볼루션 연산을 실현할 수 있다.
2.입력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없으며, 컨볼루션 연산 중에서 합성곱 커널이 변하지 않는 것이 더 큰 장점이다.
신경망 가속기 기술안
본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컨퓨팅 방법의 구체적인 실현기술안은 상기 직렬, 병렬 매트릭스 벡터 곱셈기, 폴리 연산기 및 컨볼루션 연산기 기술안을 이용하고, 대응되는 제어 시스템을 결합하여 신경망 알고리즘 유도의 가속 작업을 실현한다.
신경망 알고리즘의 유도는 일반적으로 ALEXnet 네트워크를 예로 들며, 컨볼루션층과 풀연결층으로 구성되며, 안면인식 등 작업를 진행할 수 있으며, 네트워크의 구체적인 구조는 도 34에서와 같다. 그 중에서 컨볼루션층이 포함하는 연산은 컨볼루션 연산, 폴링 연산 및 비선형함수 연산이고, 풀연결층이 포함하는 연산은 매트릭스 벡터 곱셈 연산, 폴링 연산 및 비선형함수 연산이며, 이로부터 알 수 있듯이, 비선형함수 연산을 제외하고 다른 연산은 본 발명에서 이미 대응되는 광전자 연산 가속기 기술안을 설명한 바 있다. 그러나 비선형함수 연산은 여러가지 방식이 있으며, 그 중에서 제일 일반적인 것은 RELU함수이며, 도 35에서와 같이, RELU함수는 입력이 0보다 작을 경우 출력은 모두 0이고, 입력이 0보다 클 경우, 출력은 함수 자신이므로, 함수 자신은 크기가 0보다 큰지 아니한지를 판단하는 라직 제어 유닛과 같으며, 제어 시스템에 의해 RELU함수 연산은 편리하게 된다. 그러므로 상기 4가지 신경망 알고리즘에서 제일 일반적인 컴퓨팅 방식을 이용하는 광전자 연산기와 광전자 컴퓨팅 방법은 하나의 완정한 신경망 가속기와 가속 방법을 구성할 수 있다.
광전자 컴퓨팅 유닛으로 신경망 가속을 진행하는 제일 큰 장점은 광 입력이 저장기능이 있는 것이다. 여전히 ALEXnet네트워크를 예로 들면, ALEXnet네트워크의 각 층의 출력 데이터의 차원은 모두 고정 값이다. 상기 컨볼루션 연산기의 방법 중에서 설명한것과 같이, 컨볼루션층에서 컨볼루션 연산을 진행할 경우 합성곱 커널이 여러차례 연산 중에서 데이터가 변하지 않으므로 광 입력데이터의 저장 장점을 이용하여 한 번 광을 비추면 여러차례 또는 전반 컨볼루션 연산 작업을 완성할 수 있어, 저장 유닛과 광전자 컴퓨팅 유닛 사이에서 데이터가 전송되면서 소모되는 시간과 에너지를 절약할 수 있다.
폴리 연산도 같은 원리로 네트워크 중의 각 층에 입력되고 출력되는 데이터의 차원이 모두 고정박이므로 평균 폴리의 분도는 폴리 대기 매트릭스 중의 요소의 수량와 같이 변하지 않는 양이며 광 입력의 저장 기능에 의해 연산 속도를 극대화 할 수 있다.
폴연결층에 있어서, 많은 매트릭스 벡터 곱셈이 존재하는 것이 일반적인 컴퓨팅 방식의 제일 큰 문제점이다. 이러한 상기 매트릭스 벡터 곱셈 중에서 매트릭스 데이터는 훈련을 통하여 고정 가중치를 얻으며, 훈련이 끝나면 가중치는 변하지 않는다. 그러므로 유도연산을 진행할 경우 같은 원리로 광 입력 방식으로 가중치를 광전자 컴퓨팅 유닛에 병렬적으로 입력하면 연산효율을 크게 향상시킬 수 있다.
도 34에서와 같이 ALEXnet네트워크의 입력 데이터는 227*227*3인 3차원 매트릭스 데이터이고 우선 컨볼루션층1을 거친다.
컨볼루션층1에서 합성곱 커널의 크기는 11*11이고, 수량은 96개이며, 스텝은 4인 컨볼루션 연산을 진행하고, 상기 컨볼루션 연산기를 이용하는 기술안은 적어도 96개 상기와 같은 합성곱 커널의 사이즈가 11*11인 컨볼루션 연산기여야 한다. 컨볼루션층1에서의 폴리 연산은 평균 폴리를 이용하며, 내부 핵 사이즈가 3*3이므로 9개 수를 1개로 평균하므로, 적어로 3*3매트릭스 입력에 의한 하나의 상기 폴리 연산기를 필요로 한다.
이와 같은 원리로 컨볼루션층2에서 적어도 256개 상기와 같은 합성곱 커널 사이즈가 5*5인 컨볼루션 연산기가 필요하며, 적어도 매트릭스 입력에 3*3의한 하나의 폴리 연산기를 필요로 한다.
컨볼루션층3에서 적어도 384개 상기와 같은 합성곱 커널 사이즈가 3*3인 컨볼루션 연산기를 필요로 한다.
컨볼루션층4에서 적어도 384개 상기와 같은 합성곱 커널 사이즈가 3*3인 컨볼루션 연산기를 필요로 한다.
컨볼루션층5에서 적어도 256개 상기와 같은 합성곱 커널 사이즈가 3*3인 컨볼루션 연산기를 필요로 한다. 적어도 하나의 상기와 같은 3*3매트릭스 입력에 의한 폴리 연산기를 필요로 한다.
폴연결층1에서, 제일 작게는 하나의 상기와 같은 직렬, 병렬 매트릭스 벡터 곱셈기가 필요하며, 상기 매트릭스 벡터 곱셈기는 4096*9216규모인 매트릭스와 1*9216규모인 벡터를 지원한다.
폴연결층2에서, 제일 작게는 하나의 상기와 같은 직렬, 병렬 매트릭스 벡터 곱셈기가 필요하며, 상기 매트릭스 벡터 곱셈기는 4096*4096규모인 매트릭스와 1*4096규모인 벡터를 지원한다.
폴연결층3에서, 제일 작게는 하나의 상기와 같은 직렬, 병렬 매트릭스 벡터 곱셈기가 필요하며, 상기 매트릭스 벡터 곱셈기는 1000*4096규모인 매트릭스와 1*4096규모인 벡터를 지원한다.
상술한 바와 같이, 상기 수량의 매트릭스 벡터 곱셈기, 폴링 연산기 및 컨볼루션 연산기가 필요하며, 대응되는 제어 시스템 부분도 결합하면 완정한 ALEXnet네트워크 가속기를 구성할 수 있으며, 컴퓨팅 속도를 향상시키려면 병렬입력 방식을 감안할 수 있고 더 많은 컴퓨터를 소모하면 더 빠른 컴퓨팅 속도를 얻을 수 있다.
상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
본 기술안을 이용하여 신경망 가속을 진행하면, 일반적인 신경망 가속기에 비해 아래와 같은 장점이 있다.
1. 집적도가 높고 완정한 가속 작업을 완성하는데 필요한 광전자 컴퓨팅 유닛이 적다.
2. 매트릭스 벡터 곱셈, 컨볼루션 연산, 폴리 연산 중에서 매트릭스의 가중치, 합성곱 커널과 폴리 연산의 평균값 분모가 여러차례 연산 중에서 변하지 않는 특점이 있으므로 광 입력을 이용하여 상기 연산량을 입력하면 광 입력의 저장기능을 최대한 발휘할 수 있다.
로 하며, 그 후 반복을 시작한다. 첫 번째 반복할 경우, 임의로 초기 반복값을 생성하여 식(18-1-3)에 대입하여 초기 반복값을 이진법에 의해 전화하고 상기 매트릭스의 전기 입력단에 병렬로 매트릭스의 첫 번째 열 유닛에 입력하고, 상기 병렬 매트릭스 벡터 곱셈기와 비슷하게, 광 입력 데이터와 전기 입력 데이터를 곱한 후 전류를 합류하여 출력하고, 다음 제어 시스템에서 다시 시프트 및누적을 완성하여 이 번 반복 중의 벡터 곱셈의 결과를 얻고, 다시 제어 시스템에서 벡터 곱셈을 제외한 기타 연산을 완성하면 이 번 반복은 완성된다. 상기 반복 결과를 다음 반복의 전기 입력량으로 이진법으로 전환한 후 직렬적으로 상기 매트릭스의 두 번째 열의 유닛에 입력하고, 광 입력 데이터와 전기 입력 데이트를 곱한 후 전류를 합류하여 출력하고, 제어 시스템에서 시프트 및누적을 완성한 후 이 번 반복의 벡터 곱셈 결과를 얻고, 다시 제어 시스템에서 벡터 곱셈 이외의 기타 연산을 완성하면 두 번째 반복이 완성된다. 이와 같은 원리로, 매트릭스의 제 L 번재 열이 제 L 차 반복을 마친 후 다시 제 L+1 차 반복의 입ㄹ력 데이터를 제 1 열에 입력하여 정확한 반복 결과를 얻을 때까지 반복하고 나중에 제어 시스템을 통하여 표시 시스템으로 출력하면 CT단층스캐닝의 최종 결과 도면을 볼 수 있다.
만약 병렬 입력하는 CT알고리즘 가속기를 이용하면 이용하는 유닛 수량을 원래의 K배로 늘리면 되고, 여기에서 K는 컨볼루션 대기 매트릭스의 요소의 비트 폭이며, 유닛을 시스템 매트릭스와 차원이 동일한 K개 매트릭스로 변과시키고, 동일한 열에 위치한 유닛 출력단을 모두 연결하여, 병렬 매트릭스 벡터 곱셈기 방법을 이용한 것과 비슷하게 전기 입력단 데이터를 병렬로 입력하면 된다.
상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 2: 상기 제 2, 제 3, 제 4 실시예의 광전자 컴퓨팅 유닛을 이용한 기술안
두 번째, 세 번째, 네 번째 기술안과 첫 번째 기술안을 비교하면, 모두 직렬 또는 병렬로 입력하는 방식을 통하여 CT알고리즘 가속을 완성할 수 있다. 상술한 첫 번째 기술안의 광전자 컴퓨팅 유닛으로 구성된 CT알고리즘 가속기를 두 번째, 세 번째,네 번째 기술안의 상기 광전자 컴퓨팅 유닛으로 구성된 매트릭스 벡터 곱셈기로 바꾸어도 여전히 연산을 완성할 수 있으며, 유일한 차이점은 아래와 같다.
1.만약 두 번째 광전자 컴퓨팅 유닛을 이용하면, P형 기판 소자를 N형 기판 소자로 바꾸고 제어 게이트와 라이나의 전압 극성이 반전되며, 크기도 다시 변조하여야 한다.
2.만약 세 번째 광전자 컴퓨팅 유닛을 이용하면, 광 입력 방식이 변화되었으므로 P형 기판의 수집이 전하 커플링층의 수집으로 바뀌므로 광 입력량을 다시 변조하여야 한다.
3.만약 네 번째 광전자 컴퓨팅을 이용하면, 병렬로 연결한 캐리어 제어 영역은 제어 게이트가 아니며 리셋 트랜지스터 드레인으로 된다.
본 기술안에 따라 진행하는 CT알고리즘 가속은 일반적인 CT알고리즘 가속기에 비하면 아래와 같은 장점이 있다.
1.집적도가 높고 가속을 실현하는 광전자 컴퓨팅 유닛의 수량이 적다.
2.CT알고리즘이 시스템 매트릭스중에서 여러차례 연산이 변하지 않는 특점을감안하여 광 입력으로 상기 연산양을 입력하면 광 입력 저장기능을 최대한 발휘할 수 있다.
CT알고리즘 가속기 기술안
본 발명에 따른 여러가지 광전자 컴퓨팅 장치와 광전자 컴퓨팅 방법의 구체적인 실현 기술안은 복수의 발광 유닛과 상기 실시예들의 상기 광전자 컴퓨팅 유닛을 이용하여 CT알고리즘 가속 작업을 실현한다.
이러한 CT알고리즘 가속기의 출력단 개수는 이용되는 광전자 컴퓨팅 유닛의 출력단 개수에 의해 결정되며, 예를 들어 두 개 출력단을 구비하는 상기 실시예의 상기 광전자 컴퓨팅 유닛을 이용하면, CT알고리즘 가속기도 두 개 출력단을 구비한다. 아래에 하나의 출력단을 구비하는 광전자 컴퓨팅 유닛에 대해 설명하기 로 한다.
상기의 병렬, 직렬 매트릭스 곱셈기의 기술안과 같은 원리로, 만약 이용하는 광전자 컴퓨팅 유닛량이 실제 수요보다 많을 경우 연산 결과의 정확도에 영향을 주지 않는다.
기술안 1: 상기 광전자 컴퓨팅 유닛의 제 1 실시예를 이용한 기술안
CT알고리즘의 대체적인 내용은 아래와 같다. CT는 컴퓨터단층 스캐닝이다. 이는 정확하고 곧은 X선, γ선, 초음파 등을 이용하여 민감도가 아주 높은 컴퓨터로 인체의 어느 한 부위를 맴돌면서 하나 하나의 단층 스캐닝을 진행하는 것이며, 스캐닝 시간이 빠르고 화상이 뚜렷한 등 특점이 있다.
CT 촬영방식과 X광의 촬영방식은 큰 차이점이 있다. 도 36에서와 같이 위부터 아래로 하나의 물체를 각각 X광과 CT로 촬영한다.
CT촬영은 서로 다른 각도에서 관찰 대기 물에의 단층을 뚫고 나온 X광의 세기를 수신하여 단층 내부의 물질 분포를 판단하는 방법이다. 그리고 수신한 복수의 서로 다른 단층의 1차원의 서로 다른 각도로 입사한 X광 세기를 2차원의 복수의 서로 다른 단층의 2차원 물질분포화상으로 전환하는 알고리즘이 CT알고리즘이다.
CT알고리즘의 대체적인 내용은 아래와 같다. 도 37에서와 같이 불규칙적인 형채를 가진 물체는 촬영대기 물체의 단층 단면도이다. 여러 갈래 X광이 서로 다른 각도로 촬영 대기 물체를 뚫는다. 그 중에서 i갈래는 물체를 뚫고 나온 광선이고, 이는 도면에서와 같은 각도로 입사한 광선이며 물체의 단면도는 CT촬영과 CT알고리즘이 복원하려는 단층 스캐닝 도면이다. 상기 단층 도면을 하나하나의 화소로 분할하고 제 1 행 제 1 열로부터 시작하여 세기 시작하여, 제 1 행 제 1 열은 첫 번째 화소로 하면, 총 N개 화소에서 제 j 번째 화소는 제 i 번째 X광이 뚫고 지난 것이다.
X광이 물체를 뚫을 경우 흡수되는데 물체의 종류가 다름에 따라(물, 세포조직, 골겨 등) 흡수하는 양이 다르며, 흡수량이 얼마인지를 판단하여 촬영하는 물체가 어떤 물체인지를 간접적으로 판단 할 수 있다. 도 37의 단면도와 같이, 서로 다른 화소의 위치는 서로 다른 종류의 물에가 대응되므로, X광이 이러한 화소를 뚫고 지난 후 정도가 다르게 흡수되어 서로 다른 각도로 입사된 X광이 뚫고 지난 물체가 다름에 따라 물체를 뚫고 남은 에너지도 다르다. 도 37에서와 같이 물체 단면 내의 각 화소의 그레이 값을 정의한다. 이는 X광이 물체의 단일 화소면적을 뚫고 지나갈 경우, 남은 에너지가 많을 수 록 그레이 값이 더 높으며 이는 X광이 화소를 뚫고 지난 후의 에너지 손실이 더 적음을 대표한다. 그러므로 제 i 번째 광선에 있어서, 도 37에서와 같은 각도록 물체를 뚫고 지난다면 남은 에너지는 pi이다.
식(18-1-1)에서, 
는 관통계수이고, 
는 제 i 번째 광선이 제 j 번째 화소를 관통하였는지 관통여부를 표시하며, 만약 관통하였으면 제 i 번째 광선이 제 j 번째 화소중의 물체에 에너지가 일부 흡수되어,
이 되며, 여기에서 는 제 j 번째 화소가 X광에 대한 흡수계수이고, 다시 업그레드 해야할 단면스캐닝 도면에서 제 j 번째 화소의 그레이 값이며 구해야 할 변수이며; 만약 제 i 번째 광선이 제 j 번재 화소를 관통하지 않았다면, 제 j 번재 화소는 제 i 번째 광선의 에너지를 흡수하지 않았으며, 
이고, 
는 투영계수이다.
상술한 바와 같이 제 i 번째 광선의 공식은 (18-1-1)과 같고, 모든 광선(총 L갈래)의 공식은 (18-1-2)와 같다.
식(18-1-2)은 다원방정식이고, x는 업그레드 해야 할 단층 도면 화상 그레이 값이며, 구해야 할 양을 제외하고 모두 주어진 양이며, 선형대수지식으로 알 수 있듯이 만약 L가 N보다 크거나 같을 경우 상기 방정식은 유일한 해를 가지며, 단층 스캐닝 도면을 환원해 낼 수 있다.
일반적으로 상기 방적식을 푸는 방법은 대수 재구성 알고리즘이라고 한다.
만약 식(18-1-2)가 N개 미지수를 가지는 L개 방정식으로 구성된 방정식이 아니고, 2개의 미지수를 가지는 2개의 방정식으로 이루어진 다원 방정식이며, 이러한 두 개 방정식을 2차원 평면에서 두 갈래 선으로 표시할 수 있으면, 방정식이 해가 존재하므로 두 갈래 선은 교점이 꼭 있게 되며, 교점의 좌표가 방정식의 해가 된다. 상기 방정식의 해를 빨리 구하는 방법은 아래와 같다.
1. 상기 평면에서 임의의 점을 찾아 초기 반복점으로 한다;
2. 상기 초기 반복점으로 다원 방정식의 첫 번째 방정식의 직선으로의 투영점을 찾아 두 번째 반복점으로 한다.
3. 상기 두 번째 반복점으로 상기 다원 방정식의 두 번째 방정식의 직선으로의 투영점을 찾아 세 번째 반복점으로 한다.
4. 계속하여 세 번째 반복점으로 첫 번째 직선으로 투영하고 다시 두 번째 직선으로 투영하여 결과가 좁아질 때까지 반복하여 상기 점이 두 개 직선의 교점이 되면 방정식의 해가 된다.
상기 반복 투영의 과정은 도 38에서 도시한 바와 같다.
상기 과정의 수학 표달식은 아래와 같은 반복연산 반복식(18-1-3)이다.
그 중에서 
는 제 i 번재 투영을 진행 할 경우의 투영점이고, 이는 제 i 번째 반복을 진행할 경우의 결과 벡터이며,
=（
）는 제 i 번째 투영을 할 경우의 다차원 공간 평면의 계수(방정식계수)이며, 이러한 방정식에 대응되는 광선이 단면을 관통할 경우의 투영계수 벡터이다. 식(18-1-3)이 반복되는 횟수가 많을 수록 방정식의 해 
는 더 정확하다.
반복식(18-1-3)에서 벡터 곱셈 
을 반복하여 계산하여야 하며, 모든 벡터 
로 구성된 매트릭스를 CT알고리즘의 시스템 매트릭스 
라고 한다.
공식(18-1-3)의 핵심은 벡터곱셈 
이므로, 도 39에서와 같은 유닛의 어레이를 이용하면 컴퓨터 가속을 실현할 수 있다. 도면의 중부에 V로 표시된 블럭은 하나의 첫 번째 기술안의 광전자 컴퓨팅 유닛을 표시하고, 시스템 매트릭스의 규모는 N*L이고, X선 수량은 L의 CT알고리즘을 예로 들어, 전기 입력단 데이터가 직렬입력되면, 필요한 광전자 컴퓨팅 유닛의 수량은 N*L이며, 상기 수량의 광전자 컴퓨팅 유닛을 N행 L열로 배열하고, 또한 동일한 행의 모든 유닛의 캐리어 수집 영역과 판독 영역의 P형 기판 출력단은 서로 연결되어 연산 결과를 합류하여 더한다. 모든 유닛의 캐리어 제어 영역의 제어 게이트는 서로 독립적이다.
작동을 수행할 경우, 광 입력단을 통하여 시스템 매트릭스의 데이터를 모두 하나하나 차원이 시스템 매트릭스과 동일한 매트릭스에 대응되게 입력하여 CT알고리즘 가속기의 시스템 매트릭스 입력단으로 하며, 그 후 반복을 시작한다. 첫 번째 반복할 경우, 임의로 초기 반복값을 생성하여 식(18-1-3)에 대입하여 초기 반복값을 이진법에 의해 전화하고 상기 매트릭스의 전기 입력단에 병렬로 매트릭스의 첫 번째 열 유닛에 입력하고, 상기 병렬 매트릭스 벡터 곱셈기와 비슷하게, 광 입력 데이터와 전기 입력 데이터를 곱한 후 전류를 합류하여 출력하고, 다음 제어 시스템에서 다시 시프트 및누적을 완성하여 이 번 반복 중의 벡터 곱셈의 결과를 얻고, 다시 제어 시스템에서 벡터 곱셈을 제외한 기타 연산을 완성하면 이 번 반복은 완성된다. 상기 반복 결과를 다음 반복의 전기 입력량으로 이진법으로 전환한 후 직렬적으로 상기 매트릭스의 두 번째 열의 유닛에 입력하고, 광 입력 데이터와 전기 입력 데이트를 곱한 후 전류를 합류하여 출력하고, 제어 시스템에서 시프트 및누적을 완성한 후 이 번 반복의 벡터 곱셈 결과를 얻고, 다시 제어 시스템에서 벡터 곱셈 이외의 기타 연산을 완성하면 두 번째 반복이 완성된다. 이와 같은 원리로, 매트릭스의 제 L 번재 열이 제 L 차 반복을 마친 후 다시 제 L+1 차 반복의 입ㄹ력 데이터를 제 1 열에 입력하여 정확한 반복 결과를 얻을 때까지 반복하고 나중에 제어 시스템을 통하여 표시 시스템으로 출력하면 CT단층스캐닝의 최종 결과 도면을 볼 수 있다.
만약 병렬 입력하는 CT알고리즘 가속기를 이용하면 이용하는 유닛 수량을 원래의 K배로 늘리면 되고, 여기에서 K는 컨볼루션 대기 매트릭스의 요소의 비트 폭이며, 유닛을 시스템 매트릭스와 차원이 동일한 K개 매트릭스로 변과시키고, 동일한 열에 위치한 유닛 출력단을 모두 연결하여, 병렬 매트릭스 벡터 곱셈기 방법을 이용한 것과 비슷하게 전기 입력단 데이터를 병렬로 입력하면 된다.
상기 제어 시스템은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 로직 제어 유닛일 수 있다.
기술안 2: 상기 제 2, 제 3, 제 4 실시예의 광전자 컴퓨팅 유닛을 이용한 기술안
두 번째, 세 번째, 네 번째 기술안과 첫 번째 기술안을 비교하면, 모두 직렬 또는 병렬로 입력하는 방식을 통하여 CT알고리즘 가속을 완성할 수 있다. 상술한 첫 번째 기술안의 광전자 컴퓨팅 유닛으로 구성된 CT알고리즘 가속기를 두 번째, 세 번째,네 번째 기술안의 상기 광전자 컴퓨팅 유닛으로 구성된 매트릭스 벡터 곱셈기로 바꾸어도 여전히 연산을 완성할 수 있으며, 유일한 차이점은 아래와 같다.
1.만약 두 번째 광전자 컴퓨팅 유닛을 이용하면, P형 기판 소자를 N형 기판 소자로 바꾸고 제어 게이트와 라이나의 전압 극성이 반전되며, 크기도 다시 변조하여야 한다.
2.만약 세 번째 광전자 컴퓨팅 유닛을 이용하면, 광 입력 방식이 변화되었으므로 P형 기판의 수집이 전하 커플링층의 수집으로 바뀌므로 광 입력량을 다시 변조하여야 한다.
3.만약 네 번째 광전자 컴퓨팅을 이용하면, 병렬로 연결한 캐리어 제어 영역은 제어 게이트가 아니며 리셋 트랜지스터 드레인으로 된다.
본 기술안에 따라 진행하는 CT알고리즘 가속은 일반적인 CT알고리즘 가속기에 비하면 아래와 같은 장점이 있다.
1.집적도가 높고 가속을 실현하는 광전자 컴퓨팅 유닛의 수량이 적다.
2.CT알고리즘이 시스템 매트릭스중에서 여러차례 연산이 변하지 않는 특점을감안하여 광 입력으로 상기 연산양을 입력하면 광 입력 저장기능을 최대한 발휘할 수 있다.
단정도 부동소수 곱셈기 기술안
본 발명에 다른 여러가지 광전자 컴퓨팅 장치와 광 전기 컴퓨팅 방법의 구체적인 실현 기술안은 상기 롱 비트 곱셈기와 상기 첫 번째, 두 번째, 세 번째 가산기 중 하나인 광전자 가산기를 이용하여 두 개 단정도 부동소수 곱셈 연산을 실현한다.
단정도 부동소수는 과학적 계산법과 근사한 방식으로 하나의 소수부분을 가지는 실수를 나타내는 것으로, 아래의 식(19-1-1)과 같이, 하나의 단정도 부동소수의 비트 폭은 32비트이고, 그 중에서 1비트의 부호 비트는 하나의 이진법 수로 양수와 음수를 나타내며, 8비트의 지수 비트는 8비트 이진법 수로 소수점의 왼쪽 부분의 수의 크기를 나타내고, 23비트의 소수 비트는 23비트 이진법 수로 소수점 오른쪽 부분의 수의 크기를 나타낸다.
그러므로 두 개 부동소수 A와 B의 곱셈과정은 아래의 식(19-1-2)과 같다.
이로부터 알 수 있듯이, 두 개 단정도 부동소수의 곱셈은 두개 단정도 부동소수의 부호 비트를 곱하고, 지수 비트를 더한 후 127을 덜어내고, 소수 비트는 곱한 결과이다.
상술한 바와 같이, 상기 광전자 단정도 부동소수 곱셈기는 부호 비트를 곱하고, 지수 비트를 더하고, 끝자를 ?茸求? 세 부분의 연산을 필요하다. 그 중에서 부호 비트는 일반적인 논리로 정부를 판단하면 되고, 지수 비트8비프의 비트 폭을 더하고 다시 01111111를 덜어내고, 상기 첫 번째, 두 번째, 세 번째 가산기를 이용하여 연산하면 되고, 소수 비트의 두개 23비트 폭인 승수를 곱하는 곱셈 연산을 진행하여야 한다. 승스인 비트 폭이 크므로 상기 롱 비트 곱셈기를 이용하여 연산을 진행할 것이 필요하며 상기 여러가지 곱셈기 중 하나인 광전자 컴퓨팅 곱셈기는 일반적으로 광 입력단 입력 정밀도가 8비트 정도일 경우에 적용되며, 제일 높게는 16비트 폭의 승수를 입력하는 곱셈 연산을 진행한다.
제어 시스템을 통하여 상기 두 개 곱셈 대기 단정도 부동소수를 부호 비트, 지수 비트 및 소수 비트로 나누고, 부호 비트는 제어 시스템을 통하여 정부를 판단하고, 지수 비트는 롱 비트 곱셈기의 두 개 롱 비트 승수로 입력하고, 소수비트는 광전자 가산기의 두 개 가산수로 입력단에 입력된다. 세 부분에서 출력한 결과를 제어 시스템에 보내어, 제어 시스템에서 다시 단정도 부동소수를 재결합하면 완정한 단정도 부동소수의 곱셈이 완성된다.
본 발명은 반도체 재료의 광전자 특성을 이용하여 하나의 기본적인 광전자 혼합 연산 방법과 연산 소자를 기재한다. 반도체 래료는 입사광자에 대해 높은 민감도, 긴 광신호 저장시간을 가지고 있으므로 직접도를 높이기 쉬우며 본 발명의 컴퓨팅 기술도 실질적으로 향상된다.
본 기술안에 따라 진행하는 단정도 부동소수 곱셈 연산은 일반적인 부동소수 곱셈기에 비하면 아래와 같은 장점이 있다.
1.집적도가 높고 복수의 광전자 컴퓨팅 유닛으로 부동소수 곱셈 연산을 실현할 수 있다.
2.입광력 데이터는 저장 특성를 구비하고 있으므로 광을 차단한 후 긴 시간동안 소자 내부에 저장되어 다음 연산 시 다시 광 입력을 할 필요가 없다.
디지털 제어 라직의 청구항
본 발명에 따는 광전자 컴퓨팅 모듈의 디지털 라직 제이 시스템은 광전자 컴퓨팅 모듈의 상태를 제어하고 데이터를 입력, 출력한다.
아래에 병열 매트릭스 벡터에 광전자 컴퓨팅 모듈을 곱하는 디지털 라직 제어 시스템을 예로 들어, 디지털 제어 라직의 동작 방법을 간단히 설명하기로 한다.
병렬 매트릭스 벡터에 광전자 컴퓨팅 모듈을 곱하여 매트릭스 벡터 곱셈을 연산하는 것을 아래와 같다.
만약 매트릭스 W 중 각 요소의 비트 길이가 8비트라고 하면, 적어도 8개의 n열 m행 개의 유닛의 광정기 컴퓨팅 어레이로 구성되고, 병렬로 입력된 매트릭스 벡터 A*W에 모듈을 곱하는 연산을 진행 할 수 있다.
만약 이용하는 유닛 수량이 상기 최저 요구이면, 8개의 n열 m행 개의 유닛으로 구성된 연산 모듈을 이용하고, 동일 매트릭스의 같은 행의 캐리어 제어 영역은 모두 연결되며, 동일 매트릭스의 같은 열의 캐리어 수집 영역과 판독 영역의 출력단은 모두 연결되며, 이는 명세서 14에서의 설명과 같다.
우선 상기 광전자 컴퓨팅 모듈의 디지털 제어 매트릭스는 아래와 같은 부분으로 나뉜다. 데이터 입력부분, 광 입력 제어부분, 광수신 제어부분, 전기 입력 수신 제어부분, 출력 제어부분 및 자기 점검 제어부분. 제어 대상은 8개의 인 광전자 연산 매트릭스, 이와 같은 매트릭스에 전기를 공급하는 전원 모듈 및 발광 어레이를 구동하는 드라이버이다.
전원모듈은 광전자 연산 매트릭스에 광신호 수신, 전기신호 수신, 광신호 연산, 출력 및 리셋 등 여러가지 상태에서의 여러가지 기능 영역이 필요한 여러가지 전압을 제공한다. 발명 1에서의 광전자 컴퓨팅 유닛의 제 1 실시예에 있어서, 광신호를 수신할 경우 P형 기판에는 -3V를, 광신호를 수신 할 경우 제어 게이트에는 4V 또는 0V를, 출력할 경우 P형 기판의 판독 영역의 MOSFET의 소스 드레인 사이에는 0.5V를, 리셋 할 경우 기판에는 1V를 제공하여야 하므로, 상기와 같은 경우에 전원을 제공하는 전원모듈은 적어도 -3V, 0V, 1V, 4V 전압을 제공하여야 하며, 디지털 제어 라직의 제어에 의해 필요한 시각에 매트릭스 유닛의 대응되는 부위에 전압을 부여하여야 한다.
완전한 연산 과정은 아래와 같다.
1. 데이터 입력
매트릭스 데이터 W와 벡터 데이터 A를 데이터 입력부분에 입력하고, 데이터 입력부분을 광 입력 제어부분과 광 입력 수신 제어부분에 보내고 레지스터에 저장한다.
2. 광 입력
광 입력 제어부분의 레지스터에서의 매트릭스 데이터 W중의 각 요소를 광입ㄹ력 제어부분을 통하여 발광 어레이의 발광 유닛이 발광하는데 필요한 시간으로 전환하여, 발광 어레이의 드라이버에 보내어 드라이버는 펄스로 전환하여 발광 어레이의 발광을 구동하여 광 입력을 실현한다.
3. 광수신
광 입력과 동시에 광수신 제어부분을 통하여 수신 광신호와 대응되는 상태으 신호를 전원 모듈에 발송하며, 전원 모듈은 공급 전압을 변화하여 컴퓨팅 어레이의 유닛이 광수신 상태로 진입하도록 한다. 예를 들어 발명 1의 제 1 실시예의 광전자 컴퓨팅 유닛을 이용하면, 전원 모듈이 수신 광신호의 상태 신호를 수신한 후 P형 기판에 -3V, 판독 영역의 소스 드레인은 플로팅하고, 제어 게이트에 0V를 인가하여 P형 기판에 공핍층이 형성되도록 하며, 광자가 입사할 경우 광자에 의해 생성된한 광생성 캐리어를 흡수하여 광 입력을 완성한다.
4. 전기 입력 및 수신
광 입력을 완성한 후 광 입력 제어부분을 통하여 드리아버를 제어하여 광을 차단시킨다. 다음 광 입력 수신 부분을 통하여 전기 입력의 상태 신호를 전원모듈에 발송하여 컴퓨팅 어레이의 유닛이 전기 입력 상태로 진입하도록 하고 제지스터의 벡터 데이터 A를 병렬 방식으로 컴퓨터 매트릭스의 캐리어 제어 영역에 입력한다. 만약 발명 1의 첫 번째 실시예의 광전자 컴퓨터 유닛을 이용하며, 전원 모듈은 제어 게이트에 0V 또는 3V의 전압을 인가하고, 구체적으로 0V 또는 3V는 전기 입력 수신 제어부분에서 제어하며, 만약 상기 유닛의 전기 입력량이 0이면, 0V전안이 제어 게이트에 인가되고, 만약 출력량이 1이면, 3V 전압이 제어 게이트에 인가되며, 동시에 P형 기판에는 변함없이 -3V를 인가하고, 판독 영역의 소스 드레인은 여전히 플로팅한다.
5. 연산과 판독 과정
전기 입력이 완성된 후, 출력 제어부분을 통하여 출력 연산 결과의 상태 신호를 전원 모듈에 발송하여 광전자 컴퓨팅 유닛이 출력 상태로 진입하게 한다. 만약 발명 1의 제 1 실시예의 광전자 컴퓨팅 유닛을 이용하면, 전원 모듈은 판독 영역의 소스 드에인 사이에 0.5V 전압차이를 부여하여야 하며, 또한 P형 기판에는 -3V, 제어게이트에는 0V/3V인 전압를 유지하도록 한다. 연산 결과인 출력 전류를 합류한 후 AD전환으로 보내지고, 출력 제어부분에서 AD전환 시작 신호를 AD전환기에 보내면, AD전환기는 전환을 완성한 후 출력단으로부터 전환 후의 결과와 전환 완성 신호를 제어부분에 출력한다. 전환 완성 신호를 수신 한 후 출력 제어부분은 수신된 전환 결과를 다시 시프트기와 누적기에 보내어 시프트 및누적을 진행하여 최종 A*W연산 결과 벡터를 얻어 결과를 레지스터에 저장하며, 연산 완성 상태 신호를 전원 모듈에 발송하고 전원 모듈은 이 번 연산을 마감한다. 만약 발명 1의 제 1 실시예의 광전자 컴퓨팅 유닛을 이용하면, 전원 모듈 연산을 마감할 경우, 판독 영역의 소스 드레인 사이에 인가한 0.5V 전압차와 제어 게이트에 인가한 0V/3V 전기 출력 이진화 신호를 취소하나, P형 기판의 -3V는 변하지 않게 유지하여 광 입력 신호으ㅢ "저장"을 유지하며 다음번 연산을 기다린다.
6. 광 입력 신호의 리셋 과정
상기 연산을 완성한 후, 광 입력 데이터는 다음 단계 연산에 더는 참여하지 않으며 다음 광 입력을 다시 진행하여야 하며, 출력 제어부분을 통하여 광 입력 데이터 리셋 신호를 전원 모귤에 발송하여 전원 모듈이 컴퓨팅 어레이의 유닛에 대해 광 입력 데이터의 리셋을 진행한다. 만약 발명 1의 제 1 실시예의 광전자 컴퓨팅 유닛을 이용하면 전원 모듈은 P형 기판에 1V를, 제어 게이트에 0V의 전압을 부여하여야 하며, 동시에 판독 영역의 소스 드레인은 플로팅 상태를 유지한다. 리셋이 완성된 후 출력 제어부분은 리셋 완성 신호를 전원 모듈에 발송하여 전원 모듈이 전기 공급을 정지하고 다음번 광 입력을 기다린다.
7. 자기 점검 과정
자기 점검 과정은 연산 모듈이 작동하기 전에 방출하며, 컴퓨팅 어레이의 유닛이 파손되었는지를 검사한다.
작동하기 전에 자기 점검이 필요하면 자기 점검 제어부분에서 상태 신호를 전원 모듈에 발송하며, 전원 모듈은 모든 그룹의 모든 열의 제 1 행에 대해 자기 점검을 시작한다. 만약 발명 1의 제 1 실시예의 광전자 컴퓨팅 유닛을 이용하면, 전원 모듈은 먼저 제어 게이트에 3V전압을, 판독 영역의 소스 드레인 사이에 0.5V 전압을 부여하여야 하며, 출력 전류는 각 열의 출력단으로부터 자기 점검 제어부분에 출력되고 어느 한 열의 출력단이 저류출력이 없는 현상을 발견하였을 경우 상기 열의 첫 번째 유닛이 파손되었음을 판단한다. 다음 제어 게이트에 인가한 3V 전압을 취소하고 판독 영역의 소스 드레인 사이에는 여전히 0.5V를 유지시키고, 자기 점검 제어부분은 각 열의 출력 전류를 판단하는 것을 통하여 어느 한 령의 출력단이 제어 게이트 3V전압을 취소한 후에도 여전히 전류를 출력하는 현상을 발견하면 상기 열의 첫 번째 유닛이 파손되었음을 판단한다.
제 1 행에 대한 자기 점검을 마친후 자기 점검 제어부분은 행을 바꾸어 제 2 행에 대해 자기 점검을 시작하며, 자기 점검 조건은 동일하고 모든 행에 대한 자기 점검을 완성할 때까지 진행하면 전부 자기 점검이 완성된다.
디지털 제어 라직의 설명도는 도 40에서와 같다.
디지털 제어 라직의 구체적인 실현 방식은 디지털 회로일 수 있고 컴퓨터, 원 칩 컴퓨터, FPGA 등 여러가지 일 수 있다.
기타 실시예
본 실시예에 따른 상기 제 1 실시예의 단일 광전자 컴퓨팅 유닛을 이용한 실측 광응답 곡선은 측정기 측정을 통하여 얻은 응답곡선은 단일 광전자 컴퓨팅 유닛의 모듈로 되어 상기 병렬입력 매트릭스 벡터 곱셈기의 모듈과 상기 컨볼루션 연산기의 모듈을 구축하며, 상기 구축된 모듈로 완정한 상기 제 1 실시예에 따른 광전자 컴퓨팅 유닛으로 구성된 신경망 가속기를 구성한다. 상기 가속기 모듈을 통하여 시물레이션 소프트웨어로 시물레이션 유도를 거쳐 완정한 AlexNet형 네트워크(상기 신경명 가속기 기술안에서 설명한 표준 AlexNet네트워크와 다름)을 얻으며, CIFAR-10데이터 중의 도면에 대해 분류예측하며 연산 결과의 정확도에 대하여 평가한다.
단일 광전자 컴퓨팅 유닛의 측정 결과 및 네트워크 시물레이션 분석
단일 파라미터와 측정 조건
상기 제 1 실시예의 광전자 컴퓨팅 유닛의 측적 광응답 곡선은 도 41에서와 같다. 그 중에서 횡좌표는 노광시간에 의한 입사광자수 X이고, 종좌표는 상기 캐리어 수집 영역과 판독 영역의 P형 기판 중의 판독 영역 MOSFET출력단의 연산결과의 크기이며, 연산 결과는 전류 형식으로 출력된다. 측정할 시 캐리어 제어 영역의 제어 게이트 
에는 3V 전압을, P형 기판에는 -3V 전압을 인가하고 소스 드레인 사이에 적합한 전압를 부여할 시 대응되는 출력결과이다.
이로 부터 알 수 있듯이 끝부분이 조금 비선형이고, 광전자 컴퓨팅 유닛의 판독 전류와 입사광자수는 선형관계를 가지며, 발명 1의 공식(1-15)의 설명과 같이 실세 이용할 경우 끝부분의 비선형 부분을 잘라내고 연산하면 더 높은 컴퓨팅 정확도를 얻을 수 있다.
보수적인 시물레이션 결과를 얻기 위해 끝머리의 비선형부분을 잘라내지 않고 완정한 곡선으로 신경망 네트워크 가속기를 구축한다.
네트워크 구조와 데이터 세트
시물레이션 하는 AlexNet네트워크 모델이 포함하는 구조는 도 42에서와 같다. 이와 같은 AlexNet네트워크 모델은 여섯 층의 컨볼루션층, 다섯 층의 폴리층 및 두 층의 풀연결층으로 구성되며, ReLU를 활성화 함수로 이용한다. 시물레이션 프로그램의 동작 속도를 향상시키기 위해 폴리층에는 상기 폴리 연산기를 이용하지 않으며 직접 일반적인 라직을 가정하여 폴리 연산을 진행한다.
상기 네트워크의 기능은 목표를 식별하는 것으로, 이용되는 도면 데이터 세트는 CIFAR-10데이터 세트이다. 상기 데이터 세트에는 60000장의 컬러 도면이 있고 이러한 도면의 크기는 32*32*3이며, 10가지 유형으로 나뉘어져 있고 각 유형에느 6000장의 도면이 있다. 그 중에서 50000장이 훈련에 이용되며 5개 훈련 배치로 구성괴며 각 배치는 10000장의 도면이 있다. 또한 10000장은 테스트에 이용되고 단독적으로 하나의 배치를 구성한다. 우선 데이터 세트 중의 사진을 훈련하여 수렴된 가중치를 얻은 후 가중치를 네트워크에 대입하여 유도하여 구축한 신경망 가속기 모듈로 AlexNet형 리물레이션을 동작하여, 최종적으로 얻은 신경망 가속기 모듈은 목표 식별에 있어서 정확도의 높고 낮음을 얻을 수 있다. 최종 식별결가 정확하지 않는 요소는 두 가지가 있다. 하나는 네트워크 자신이고, 훈련을 통하여 얻은 가중치가 완벽하지 않아 유도시 컴퓨팅 정확도와 무관한 식별오차를 초래하며, 다른 하나는 컴퓨팅 소자의 모노튜브 모델로 구축된 신경망 가속기 모델에 존재하는 컴퓨팅 오차가 가져오는 식별오차이다.
AD전환 정확도
상기 병렬 매트릭스 벡터 곱셈기와 상기 컨볼루션 연산기 기술안에 대한 설명을 통하여 알 수 있듯이, 매트릭스 벡터 곱셈기의 각 열의 출력단이든 아니면 컨볼루션 연산기의 하나의 합성곱 커널의 총 출력단이는 모두 하나의 AD전환이 연결되어 있으며, 전류연산 결과를 디지털량으로 전화하는 것을 시물레이션한 후 제어 시스템에 보내져 후속 단계에 참여할 수 있다. 그러므루 AD전환의 정확도는 컴퓨팅 정확도에 크게 영향 준다.
상기 병렬 매트릭스 벡터 곱셈기 기술안에서와 같이, 도 31에서와 같은 병렬 매트릭스 벡터 곱셈기에 있어서, 충 K개 그룹의 규모가 m*n인 매트릭스이며, 각 그룹 매트릭스의 각 열에 하나의 AD를 연결하면 광 입력단 입력 범위는 (-127, 127)로 되며 정광 입력값과 부광 입력값을 각각 서로 다른 매트릭스에 입력하여 AD 비트 길이는 n bit이고, 매트릭스 벡터 적 곱셈중에 매트릭스의 행 수량은 m행이고, AD전환 정확도는 아래와 같다.
여기서, 127는 단일 광전자 컴퓨팅 유닛의 출력 최대치를 나타내고 광 입력단 입력 최대치 127과 전기 입력단 입력 이진화 후의 최대치 1을 곱하여 얻은 결과이다. 127*m는 하나의 열에 위치한 전류 합류 후의 출력 최대치이고, 광 입력단 데이터가 정부 매트릭스 입력으로 나뉘므로 정매트릭스 또는 부매트릭스 수치가 절반이 0인 것을 감안하면 실제 컴퓨팅 중의 m의 값은 2로 나누어야 한며, 얻은 최종 AD전환 정확도는 아래의 식 21-1과 같다.
이와 같은 원리로 AlexNet형 네트워크의 풀연결7층을 예로 들면, 여기에 입력된 매트릭스 규모는 2048*1024이고, 입력된 벡터의 규모는 2048*1이며, 벡터의 단일 요소의 비트 길이가 8이라고 하면 K=8인 규모가 2048행*1024열인 매트릭스가 필요하며, AD비트수가 8일 경우 AD전환 정확도는 아래와 같다.
AD전환 후 최소 단위의 508을 식별할 수 있고 이보다 더 작은 출력은 버려지게 되어 정확도가 떨어지게 된다.
이와 같은 원리로 컨볼루션 연산기도 비슷하게 AD에 의해 정확도가 내려가므로 더 설명하지 않기로 한다.
네트워크 가중치 범위
네트워크의 폴연결층에 있어서, 가중치는 매트릭스 데이터이다. 가중치느 네트워크 훈련에서 오며, 훈련시 가중치의 정확도를 임의로 설정할 수 있으며 식(21-1)에서와 같이 가중치 정확도가 8bit이면, 범위가 (-127, 127)이며, 훈련시 가중치의 정확도가 높을 수록, 어떠한 컴퓨팅 오차도 없다고 할 경우 네트워크 정확도는 높아지나, 동작 압력은 더 커지게 된다. 가중치 정확도는 컴퓨팅 오차가 존재하니 않는 이상적인 네트워크 동작 결과이며 아래의 표와 같고, 결과는 유도할 시 목표 분류의 정확도이다.
이로부터 알 수 있듯이, 백테 데이터 정확도가 8bit일 경우, 8bit와 4bit의 가중치 정확도 차이는 2%정도이므로 4bit의 가중치 정확도를 이용하여 훈련하면 수렴 후에 훈련을 끝낸 4bit 가중치를 시물레이션 모듈에 대입하여 시물레이션 유도 연산을 진행하고, 컨볼루션층의 컨볼루션 행의 데이터도 동일하게 4bit를 이용한다.
네트워크 시물레이션 결과
상기 시물레이션 정확도에서 알 수 있듯이, 신경망 가속기 모듈은 분류 정확도가 85.4%이고, 어떠한 컴퓨팅 오차가 없는 이상적인 정확도 결과 88%과 3%차이밖에 나지 않으므로 아주 높은 정확도이며 신경망 가속 작동을 거뜬히 완성할 수 있다. 동시에 단일 AD의 지연이 20ns이면 각 층 네트워크의 동작 지연이 0.164ms임을 유도해 낼 수 있으며, 한 번의 완정한 네트워크 유도에 필요한 시간은 1.312ms이며, 이는 광 입력 데이터에 비해 적게는 몇초 많게는 몇년(상기 제 3 실시예의 광전자 컴퓨팅 유닛을 이용할 경우)의 유지기시간에 비하면 아주 짧은 시간이며, 몇도의 유지시간이라고 하여도 한 번 입력된 시간 내에 몇천번의 완정한 네트워크 유도를 동작할 수 있다. 만약 상기 신경망 가속기를 영상 감시 장치에 이용하면 완정한 네트워크 1.312ms의 유도에 걸리는 시간은 몇백 프레임의 영상 실시 감시 장치를 만족하며, 이러한 조건을 만족하기 위해서는 외곽의 라직 회로를 감안하지 않고 적어도 약 200만개의 광전자 컴퓨팅 유닛이 필요하며, 하나의 광전자 컴퓨팅 유닛의 면적이 3um*3um이면, 칩 사이즈가 5mm*5mm여야 한다. 단일 광전자 컴퓨팅 유닛의 측정 결과에 의하면 각 광전자 컴퓨팅 ㅇ닛이 판독 상태에서 파워가 0.1uW레벨이고, 전반 네트워크 유도에 걸리는 시간인 1.312ms에서 각 유닛은 제일 많아서 8분의 1 시간만 동작하고, 동작하지 않을 경우 드레인 전류는 무시할 수 있으므로 칩이 동작할 경우의 총 파워는 0.05W밖에 되지 않는다. 전력소비든 칩 면적이든 동등한 컴퓨팅 능력을 얻는 것을 전제로 이는 GPU를 이용하겨 신경망 유도를 가속하는것과 비교가 되지 않는다.
상술한 바와 같이 본 발명의 실시예는 단지 본 발명의 보호범위를 한정하는 것은 아니며 본 기술영역의 당업자라면 본 발명에 기재된 기술 범위안에서 쉽게 여러가지 동등한 효과를 가지는 보정과 치환을 할 수 있으며 이러한 보정과 치환은 모두 본 발명의 보호범위에 포함된다. 그러므로 본 발명의 보호 범위는 권리청구범위의 보호범위를 기준으로 한다.
Claims (49)
- 광 입력과 전기 입력 두 가지 방식으로 연산량이 입력되고, 적어도 하나의 캐리어 제어 영역, 적어도 하나의 커플링 영역 및 적어도 하나의 광생성 캐리어의 수집 영역과 판독 영역을 포함하는 하나의 반도체 다기능 영역을 포함하는 광전자 컴퓨팅 유닛에 있어서,
광 입력 방식으로 입력된 연산량인 광 입력량은 입사광자가 광생성 캐리어로 전환되는 방식으로 입력되고; 전기 입력 방식으로 입력된 연산량인 전기 입력량은 직접적으로 캐리어를 주입하는 방식으로 입력되고;
상기 캐리어 제어 영역에서는 상기 광전자 컴퓨팅 유닛 내부의 캐리어를 제어 또한 변조하며, 상기 광전자 컴퓨팅 유닛의 전기 입력단으로서 하나의 연산량이 전기 입력량으로 입력되며; 또는 상기 광전자 컴퓨팅 유닛 내부의 캐리어를 제어 또한 변조하여 다른 영역에 의해 전기 입력량이 입력되며;
상기 커플링 영역에서는 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역과 판독 영역을 연결하여 광자가 입사되어 생성된 광생성 캐리어가 상기 광전자 컴퓨팅 유닛 내부의 캐리어에 작용하여 연산관계를 형성하며;
상기 광생성 캐리어의 수집 영역과 판독 영역에서, 상기 수집 영역에서 입사된 광자를 흡수하고 생성된 광생성 캐리어를 수집하여 상기 광전자 컴퓨팅 유내의 광 입력단으로서 그 중 하나의 연산량을 광 입력량으로 입력하며; 판독 영역에서 상기 광전자 컴퓨팅 유닛의 전기 입력단으로서 하나의 연산량이 전기 입력량으로 입력되고, 상기 광전자 컴퓨팅 유닛의 출력단으로서 상기 광 입력량과 전기 입력량이 작용한 후의 캐리어를 유닛 출력량으로서 출력하며; 또는 다른 영역에 의해 전기 입력량을 입력하고, 판독 영역은 단지 상기 광전자 컴퓨팅 유닛의 출력단으로서 광 입력량과 전기 입력량이 작용한 후의 캐리어를 유닛 출력량으로서 출력하는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 1 항에 있어서,
상기 캐리어 제어 영역인 제어 게이트 전극, 상기 커플링 영역인 전하 커플링층, 및 상기 광생성 캐리어의 수집 영역과 판독 영역인 P형 기판을 포함하는 광전자 컴퓨팅 유닛에 있어서,
상기 광생성 캐리어 수집 영역 및 판독 영역의 P형 반도체 기판은 좌측 수집 영역 및 우측 판독 영역을 포함하고, 상기 좌측 수집 영역은 광전자를 수집하는데 이용되는 공핍층을 생성하며, 또한 우측 판독 영역에 의해 수집한 광전자 전하량을 판독하여 광 입력단의 입력량으로 하며; 상기 우측 판독 영역은 얕은 트렌치 소자격리부、N형 드레인 및 N형 소스를 포함하고, 판독에 이용되면서 전기 입력단으로서 이용되어 하나의 연산량을 입력하며;
상기 커플링 영역인 전하 커플링층은 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역과 판독 영역을 연결하여, 수집 영역의 기판 내부 공핍 영역에서부터 광전자를 수집 한 후, 수집 영역의 기판 표면 전위가 수집한 광전자수의 영향을 받으며; 또한 전하 커플링층으로의 연결에 의하여 판독 영역의 반도체 기판 표면 전위가 수집 영역의 반도체 기판 표면 전위의 영향을 받게 되여, 판독 영역의 소스 드레인 사이의 전류 크기에 영향을 주어, 판독 영역의 소스 드레인 사이의 전류를 판단하여 수집 영역이 수집한 광전자수를 판독하도록 하며;
상기 캐리어 제어 영역인 제어 게이트 전극은, 하나의 펄스 전압이 인가되어 P형 반도체 기판의 판독 영역에서 광전자를 여기하는 공핍 영역을 생성하며, 또한 전기 입력단으로서 하나의 연산량을 입력하도록 하며;
격리용 하부 유전체층은 상기 P형 반도체 기판와 상기 전하 커플링층 사이에 설치되고; 격리용 상부 유전체층은 전하 커플링층과 상기 제어 게이트 전극 사이에 설치되는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 1 항에 있어서,
상기 캐리어 제어 영역인 제어 게이트 전극, 상기 커플링 영역인 전하 커플링층 및 상기 광생성 캐리어의 수집 영역과 판독 영역인 N형 기판을 포함하는 광전자 컴퓨팅 유닛에 있어서,
상기 광생성 캐리어의 수집 영역과 판독 영역인 N형 반도체 기판은 좌측 수집 영역과 우측 판독 영역을 포함하고, 상기 좌측 수집 영역은 광전자를 수집하는데 이용되는 공핍층을 생성하며, 또한 우측 판독 영역에 의해 수집한 광전자 전하량을 판독하여 광 입력단의 입력량으로 하며; 상기 우측 판독 영역은 얕은 트렌치 소자격리부、N형 드레인 및 N형 소스를 포함하고, 판독에 이용되면서 전기 입력단으로서 이용되어 하나의 연산량을 입력하며;
상기 커플링 영역인 전하 커플링층은 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역과 판독 영역을 연결하여, 수집 영역의 기판 내부 공핍 영역에서부터 광전자를 수집 한 후, 수집 영역의 기판 표면 전위가 수집한 광전자수의 영향을 받으며; 또한 전하 커플링층으로의 연결에 의하여 판독 영역의 반도체 기판 표면 전위가 수집 영역의 반도체 기판 표면 전위의 영향을 받게 되여, 진일보 판독 영역의 소스 드레인 사이의 전류 크기에 영향을 주어, 판독 영역의 소스 드레인 사이의 전류를 판단하여 수집 영역이 수집한 광전자수를 판독하도록 하며;
캐리어 제어 영역인 제어 게이트 전극은, 하나의 펄스 전압이 인가되어 N형 반도체 기판의 판독 영역에서 광전자를 여기하는 공핍 영역을 생성하며, 동시에 전기 입력단으로서 하나의 연산량을 입력하도록 하며;
격리용 하부 유전체층은 상기 N형 반도체 기판와 상기 전하 커플링층 사이에 설치되고; 격리용 상부 유전체층은 전하 커플링층과 상기 제어 게이트 전극 사이에 설치되는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 1 항에 있어서,
상기 캐리어 제어 영역인 제어 게이트 전극, 상기 커플링 영역인 전하 커플링층 및 상기 광생성 캐리어의 수집 영역과 판독 영역인 P형 기판을 포함하는 광전자 컴퓨팅 유닛에 있어서,
상기 광생성 캐리어의 수집 영역과 판독 영역인 P형 반도체 기판은 하나의 N형 드레인 및 하나의 N형 소스를 포함하고, 동시에 감광과 판독을 진행하며, 동시에 전기 입력단으로서 이용되어 하나의 연산량을 입력하며;
상기 커플링 영역인 전하 커플링층은 입사된 광전자를 저장하며, 또한 판독 할 시 유닛 역치의 크기를 변화시키며, 진일보 판독 영역의 소스 드레인 사이의 전류에 영향을 미치여 판독 영역의 소스 드레인 사이의 전류를 판단하는 것을 통하여, 감광 할 경우 생성되고 또한 전하 커플링층으로 입사하는 광전자수를 판독하며;
상기 캐리어 제어 영역인 제어 게이트 전극은, 하나의 펄스 전압이 인가되어 P형 반도체 기판의 판독 영역에서 광전자를 여기하는 공핍 영역을 생성하며, 동시에 전기 입력단으로서 하나의 연산량을 입력하도록 하며;
격리용 하부 유전체층은 상기 P형 반도체 기판와 상기 전하 커플링층 사이에 설치되고; 격리용 상부 유전체층은 전하 커플링층과 상기 제어 게이트 전극 사이에 설치되는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 1 항에 있어서,
상기 캐리어 제어 영역인 리셋 트랜지스터, 상기 커플링 영역인 광전자 커플링 리드, 및 상기 광생성 캐리어의 수집 영역과 판독 영역인 포도 다이오드와 판독 트랜지스터를 포함하고, 상기 광전자 컴퓨팅 유닛으로 형성된 매트릭스의 행렬 어드레싱에 이용되는 어드레싱 트랜지스터도 더 포함하는 광전자 컴퓨팅 유닛에 있어서,
상기 광생성 캐리어의 수집 영역과 판독 영역인 포도 다이오드와 판독 트랜지스터는 포토 다이오드가 감광 역할을 하도록 설치되고, 상기 포토 다이오드의 N영역을 통하여 커플링 영역인 상기 광전자 커플링 리드를 판독 트랜지스터의 제어 게이트 전극와 리셋 트랜지스터의 소스에 연결하며; 상기 판독 트랜지스터는 소스와 어드레싱 트랜지스터의 드레인을 연결하여 판독하도록 설치하며, 또한 전기 입력단으로써 하나의 연산량을 입력하며;
상기 커플링 영역의 광전자 커플링 리드는 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역과 판독 영역인 포토 다이오드와 판독 영역인 판독 트랜지스터를 연결하여, 포토 다이오드의 N 영역 전위를 판독 트랜지스터 제어 게이트 전극에 인가하며;
상기 캐리어 제어 영역의 리셋 트랜지스터는 드레인을 통하여 하나의 양전압을 포도 다이오드에 인가하도록 설치되며, 리셋 트랜지스터가 턴온될 경우 상기 양전압이 포토 다이오드에 작용하여 포토 다이오드가 공핍층을 생성하고 감광하는 동시에 전기 입력단으로서 하나의 연산량을 입력하며;
상기 어드레싱 트랜지스터는 전체 광전자 컴퓨팅 유닛의 출력을 제어하도록 설치되는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 1 항에 있어서,
하나의 광학적으로 광전자 컴퓨팅 유닛과 대응되는 발광 유닛을 더 포함하는 광전자 컴퓨팅 유닛에 있어서,
상기 발광 유닛은 방출된 광이 상기 광전자 컴퓨팅 유닛에서 광생성 캐리어를 생성하여 광전자 컴퓨팅 유닛의 광 입력량으로 이용되고, 또한 상기 광전자 컴퓨팅 유닛에서 전기 입력단으로 입력된 전기 입력량과 서로 작용하여 얻은 결과가 광전자 연산 결과인 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 6 항에 있어서,
상기 발광 유닛은 하나의 신호 변환 드리이버로 구동되며, 상기 신호 변환 드라이버는 디지털신호를 발광 유닛의 구동 전류 펄스의 펄스 폭으로 변환시키고, 동시에 복수의 발광 유닛으로 구성된 발광 어레이를 구동하거나 또는 어드레싱을 통하여 특정된 관련 발광 유닛을 구동하여, 상기 관련 발광 유닛이 대응되는 시간만큼의 광신호를 생성하도록 하여, 상기 광신호는 대응되는 광전자 컴퓨팅 유닛의 광학 입력량으로 이용되는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 6 항에 있어서,
2차원 또는 3차원 매트릭스로 구성되어 광전자 컴퓨팅 모듈을 형성하여 여러가지 특정된 연산 기능을 실현하는 광전자 컴퓨팅 유닛. - 복수의 청구항 6의 광전자 컴퓨팅 유닛으로 구성된 광전자 컴퓨팅 어레이에 있어서,
상기 발광 어레이와 광전자 컴퓨팅 어레이 사이에는 한 층 또는 여러 층의 광학 구조를 포함하여, 상기 발광 어레이의 광이 상기 광전자 컴퓨팅 어레이의 소정의 설정 위치에 초점을 맞추도록 조사되어, 발광 어레이와 광전자 컴퓨팅 어레이 사이의 광학적 매칭을 실현하는 것을 특징으로 하는 광전자 컴퓨팅 어레이. - 적어도 하나의 발광 유닛과 적어도 하나의 광전자 컴퓨팅 유닛을 포함하는 광전자 컴퓨팅 유닛으로 실현하는 광전자 컴퓨팅 방법에 있어서,
상기 광전자 컴퓨팅 유닛은 적어도 하나의 반도체 다기능 영역 구조를 포함하고, 상기 다기능 영역 구조는 캐리어 제어 영역, 커플링 영역 및 광생성 캐리어의 수집 영역과 판독 영역을 포함하며,
상기 발광 유닛은 광을 방출하고, 또한 상기 광이 상기 광전자 컴퓨팅 유닛에 비추도록 설치되며, 상기 캐리어 제어 영역의 제어를 통하여 광생성 캐리어의 수집 영역과 판독 영역 중에서의 수집 영역에서 광생성 캐리어를 생성하여 광전자 컴퓨팅 유닛의 첫 번째 연산량으로 하며,
상기 다기능 영역 중의 하나의 영역에서 전기 연산량을 생성하여 대응되는 캐리어을 입력하며, 상기 캐리어는 광전자 컴퓨팅 유닛의 두 번째 연산량으로 하며;
상기 첫 번째 연산량인 광생성 캐리어와 두 번째 연산량인 캐리어를 광생성 캐리어의 판독 영역의 캐리어에 함께 작용하여, 작용후 얻은 캐리어를 상기 광전자 연산의 결과로 하며,
광전자 컴퓨팅 결과인 캐리어를 상기 광생성 캐리어 수집 영역과 판독 영역의 판독 영역의 출력단의 출력으로 하는 광전자 컴퓨팅 유닛으로 실현하는 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 6 항에 있어서,
하나의 상기 발광 유닛 및 하나의 광전자 컴퓨팅 유닛을 포함하는 가산기로 사용되며, 상기 광전자 컴퓨팅 유닛은 적어도 캐리어 제어 영역, 커플링 영역 및 광생성 캐리어의 수집 영역과 판독 영역을 포함하며,
상기 발광 유닛은 첫 번째 가산수인 광신호를 방출하고,
상기 캐리어 제어 영역은 상기 광전자 컴퓨팅 유닛 내부의 캐리어를 제어 및 변조하도록 설치되며, 또한 광전자 컴퓨팅 유닛의 전기 입력단으로서 두 번째 가산수를 입력하도록 설치되며;
상기 커플링 영역은 광생성 캐리어의 수집 영역과 판독 영역을 연결하도록 설치되어, 광생성 캐리어의 수집 영역과 판독 영역의 수집 영역의 광생성 캐리어가 상기 판독 영역의 캐리어에 작용하며;
상기 광생성 캐리어의 수집 영역과 판독 영역은 하나의 광 입력단과 적어도 하나의 결과 출력단을 포함하고, 상기 광생성 캐리어의 수집 영역과 판독 영역의 수집 영역은 발광 유닛에 의하여 방출된 광을 흡수하여 광생성 캐리어를 생성 및 수집하며, 또한 상기 광 입력단으로 첫 번째 가산수를 입력하도록 설치하며, 상기 첫 번째 가산수와 상기 두 번째 가산수는 동시에 광생성 캐리어의 수집 영역과 판독 영역의 판독 영역의 캐리어에 작용하고, 작용한 후의 캐리어는 결과 출력단을 통하여 가산기의 결과를 출력하는 것을 특징으로 하는광전자 컴퓨팅 유닛. - 제 10 항에 있어서,
가산 연산에 이용되는 광전자 컴퓨팅 방법에 있어서,
상기 발광 유닛에 의하여 방출된 광자에 의해 생성된 광생성 캐리어를 첫 번째 가산수로하며;
상기 캐리어 제어 영역에 캐리어가 주입되고 상기 캐리어를 두 번째 가산수로 하며;
상기 광생성 캐리어의 수집 영역과 판독 영역에서 상기 첫 번째 가산수인 광생성 캐리어와 두 번째 가산수인 캐리어가 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어에 함께 작용하며, 작용한 후의 캐리어는 상기 가산 연산의 결과로 광전자 수집 영역과 판독 영역에서 출력되는 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 6 항에 있어서,
하나의 발광 유닛과 하나의 광전자 컴퓨팅 유닛을 포함하는 복수의 가산수가 동시에 더해지는 가산기로 사용되며, 상기 광전자 컴퓨팅 유닛은 적어도 캐리어 제어 영역, 캐리어 영역 및 광생성 캐리어의 수집 영역과 판독 영역을 포함하며,
상기 발광 유닛은 첫 번째 가산수인 광신호를 방출하고;
상기 캐리어 제어 영역은 병렬된 복수의 제어 영역 구조이며, 유닛 내부의 캐리어를 제어 및 변조하여, 가산기의 전기 입력단으로서 다른 복수의 가산수를 입력하도록 설치되며;
상기 커플링 영역은 광생성 캐리어의 수집 영역과 판독 영역을 연결하여 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역의 광생성 캐리어가 상기 판독 영역의 캐리어에 작용하도록 설치되며;
상기 광생성 캐리어의 수집 영역과 판독 영역은 하나의 광 입력단과 적어도 하나의 결과 출력단을 포함하며, 광생성 캐리어의 수집 영역과 판독 영역 중에서의 수집 영역은 발광 유닛에 의하여 방출된 광을 흡수하여 광생성 캐리어를 생성하고 수집하며, 상기 가산기의 광 입력단자로서 하나의 가산수가 입력되어, 전기 입력단과 광 입력단으로 동시에 입력된 복수의 가산수가 광생성 캐리어의 수집 영역과 판독 영역 중에서의 판독 영역의 캐리어에 함께 작용하며, 상기 광생성 캐리어의 판독 영역 중에서의 캐리어는 결과 출력단을 통하여 가산기의 결과로 출력되도록 설치되는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 10 항에 있어서,
복수의 가산수의 가산 연산을 진행하는 광전자 컴퓨팅 방법에 있어서,
상기 발광 유닛에 의하여 방출된 광자에 의해 생성된 광생성 캐리어를 첫 번째 가산수로 하며;
상기 캐리어 제어 영역은 복수의 게이트 구조이며 복수의 게이트로 입력된 캐리어를 다른 복수의 가산수로 하며;
상기 광생성 캐리어의 수집 영역과 판독 영역 중에서 상기 첫 번째 가산수인 광생성 캐리어와 상기 다른 가산수인 캐리어가 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어에 함께 작용하여, 작용한 후의 캐리어는 상기 가산 연산의 결과로 광전자 수집 영역과 판독 영역의 출련단에 의해 출력되는 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 6 항에 있어서,
적어도 두 개의 상기 발광 유닛과 적어도 두 개의 상기 광전자 컴퓨팅 유닛을 포함하는 적어도 두 개 가산수의 가산기로 사용되며, 상기 광전자 컴퓨팅 유닛은 적어도 캐리어 제어 영역, 커플링 영역과 광생성 캐리어의 수집 영역과 판독 영역을 포함하며,
적어도 두 개의 상기 발광 유닛은 적어도 두 개의 가산수인 광신호를 방출하도록 설치되며;
적어도 두 개의 광전자 컴퓨팅 유닛의 출력단은 서로 연결되고, 상기 적어도 두 개의 광전자 컴퓨팅 유닛의 캐리어 제어 영역은 하나의 정전압을 입력하여 유닛 내부의 캐리어를 제어 및 구동하며;
상기 적어도 두 개의 광전자 컴퓨팅 유닛의 커플링 영역은 광생성 캐리어의 수집 영역과 판독 영역을 연결하고, 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역의 광생성 캐리어가 상기 판독 영역의 캐리어에 작용하도록 설치되며;
상기 적어도 두 개의 광전자 컴퓨팅 유닛의 광생성 캐리어의 수집 영역과 판독 영역은 각각 하나의 광 입력단과 적어도 하나의 결과 출력단을 포함하고, 상기 적어도 두개의 광전자 컴퓨팅 유닛의 광 입력단은 각각 적어도 두 개의 발광 유닛에 의해 방출된 상기 광신호를 수신하여, 상기 광신호를 각각 가산기의 가산수가 되도록 설치되며; 상기 적어도 두 개의 결과 출력단은 광 입력단 입력량의 영향을 받는 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어를 출력하고, 또한 고정전압의 구동에 의해 전류 형식으로 출력하고, 합류 한 후 최종 결과를 얻으며, 상기 최종 결과는 가산 연산의 결과로 출력되도록 설치되는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 10 항에 있어서,
적어도 두 개의 가산수로 가산 연산을 진행하는 광전자 컴퓨팅 방법에 있어서,
상기 적어도 두 개의 발광 유닛에 의하여 방출된 광신호는 가산기의 적어도 두 개의 가산수로서 대응되는 적어도 두 개의 광전자 컴퓨팅 유닛을 비추며;
상기 적어도 두 개의 광생성 캐리어의 수집 영역과 판독 영역 중에서, 대응되는 가산수의 광생성 캐리어가 대응되는 광생성 캐리어의 수집 영역과 판독 영역 중에서의 판독 영역의 캐리어에 작용하여, 작용한 후의 상기 캐리어가 하나의 정전압의 구동에 의해 전류 형식으로 출력되고 연결된 출력단을 흘러 전류의 합류를 실현하고, 상기 합류된 후의 전류값은 가산기의 결과로 출력되는 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 6 항에 있어서,
하나의 발광 유닛 및 하나의 광전자 컴퓨팅 유닛을 포함하는 곱셈기로 사용되며, 상기 광전자 컴퓨팅 유닛은 적어도 캐리어 제어 영역, 커플링 영역 및 광생성 캐리어의 수집 영역과 판독 영역을 포함하며,
상기 발광 유닛은 첫 번째 승수인 광신호를 방출하도록 설치되며;
상기 캐리어 제어 영역은 정전압값을 입력하여 유닛 내부의 캐리어를 제어 및 구동하도록 설치되며;
상기 커플링 영역은 광생성 캐리어의 수집 영역과 판독 영역을 연결하며, 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역의 광생성 캐리어가 상기 판독 영역의 캐리어에 작용하도록 설치되며;
상기 광생성 캐리어의 수집 영역과 판독 영역은 하나의 광 입력단, 하나의 전기 입력단 및 적어도 하나의 결과 출력단을 포함하며, 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역은 발광 유닛에 의하여 방출된 광을 흡수하여 광생성 캐리어를 생성하고 수집하여, 곱셈기의 광 입력단자로 첫 번째 승수를 입력하도록 설치되며; 상기 전기 입력단자는 곱셈기의 두 번째 승수가 입력되어 상기 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역 내의 첫 번째 승수와 두 번째 승수가 동시 작용을 받는 캐리어가 광 입력량과 전기 입력량이 작용한 후의 캐리어로 되어, 광전자 수집 영역과 판독 영역의 출력단에 의해 결과로 출력되는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 10 항에 있어서,
곱셈 연산을 진행하는데 이용되는 광전자 컴퓨팅 방법에 있어서,
상기 발광 유닛에 의하여 방출된 광자에 의해 생성된 광생성 캐리어는 곱셈기의 첫 번째 승수가 되며;
상기 광생성 캐리어의 수집 영역과 판독 영역은 판독 영역의 전기 입력단자로 입력된 캐리어를 곱셈기의 두 번째 승수로 하여, 상기 첫 번째 승수를 나타내는 광생성 캐리어와 두 번째 승수인 캐리어가 동시에 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역 내의 캐리어에 작용하고, 작용한 후의 캐리어는 곱셈기의 결과로 되어 광전자 수집 영역과 판독 영역의 출력단으로 출력되는 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 6 항에 있어서,
하나의 상기 발광 유닛과 하나의 광전자 컴퓨팅 유닛을 포함하는 곱셈기로 사용되며, 상기 광전자 컴퓨팅 유닛은 적어로 캐리어 제어 영역, 커플링 영역 및 광생성 캐리어의 수집 영역과 판독 영역을 포함하며,
상기 발광 유닛은 첫 번째 승수인 광신호를 방출하도록 설치되며;
상기 캐리어 제어 영역은 유닛 내부의 캐리어를 제어 및 변조하도록 설치되며, 또한 광전자 컴퓨팅 유닛의 전기 입력단으로서, 직렬적으로 상하위 순서로 이진법으로 전환된 두 번째 승수가 입력되며;
상기 커플링 영역은 광생성 캐리어의 수집 영역과 판독 영역을 연결하여, 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역의 광생성 캐리어가 상기 판독 영역의 캐리어에 작용하도록 설치되며;
상기 광생성 캐리어의 수집 영역과 판독 영역은 하나의 광 입력단과 적어도 하나의 결과 출력단을 포함하고, 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역은 발광 유닛에 의하여 방출된 광을 흡수 하여, 광생성 캐리어를 생성하고 수집하여 곱셈기의 광 입력단자로 첫 번째 승수를 입력하도록 설치되며; 상기 첫 번째 승수와 상기 두 번째 승수가 이진법의 각 비트상의 이진화 입력량이 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어에 함께 작용하여 상기 판독 영역의 캐리어가 결과 출력단을 통하여 첫 번째 승수와 두 번째 승수의 각 비트상의 값의 곱셈결과가 순서대로 직렬적으로 출력되고, 다시 시프트와 이음을 거쳐 최종 곱셈 결과를 얻는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 10 항에 있어서,
곱셈 연산에 이용되는 광전자 컴퓨팅 방법에 있어서,
상기 발광 유닛에 의하여 방출된 광자에 의해 생성된 광생성 캐리어는 곱셈기의 광 입력단 데이터로서 첫 번째 승수로 되도록 설치되며;
두 번째 승수가 이진법으로 전환되어 비트의 상하위 순서로 직렬적으로 상기 캐리어 제어 영역에 변조 후의 캐리어 형식으로 주입되며, 상기 변조 후의 캐리어는 곱셈기의 두 번째 승수로서 전기 입력단으로 입력되며;
상기 캐리어 수집 영역과 판독 영역 중에서 상기 첫 번째 승수의 광생성 캐리어와 상기 두 번째 승수가 직렬적으로 입력된 캐리어 제어 영역의 캐리어가 순서대로 대응되는 광생성 캐리어의 수집 영역과 판독 영역 중에서의 판독 영역의 캐리어에 함께 작용하며;
광전자 수집 영역과 판독 영역의 출력단의 출력량이 결과로 출력되어 다시 순서대로 시프트 및 누적되어 얻은 결과가 최종 곱셈 연산 결과인 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 6 항에 있어서,
적어도 두 개의 상기 발광 유닛과 적어도 두 개의 상기 광전자 컴퓨팅 유닛을 포함하는 곱셈기로 사용되며, 상기 광전자 컴퓨팅 유닛은 적어도 캐리어 제어 영역, 커플링 영역 및 광생성 수집 영역과 판독 영역을 포함하며,
상기 적어도 두 개의 발광 유닛은 값이 같은 광신호를 방출하고, 상기 광신호를 첫 번째 승수로 하며;
적어도 두 개의 광전자 컴퓨팅 유닛은 병렬로 배열되나 발광 유닛과 광학적으로 대응되는 관계는 변하지 않도록 설치되며, 상기 적어도 두 개의 광전자 컴퓨팅 유닛의 캐리어 제어 영역은 유닛 내부의 캐리어를 제어 및 변조하여 비트의 상하위 순서대로 이진법으로 변환된 두 번째 승수의 이진화 데이터가 동시에 상기 적어도 두 개의 병렬로 배열된 광전자 컴퓨팅 유닛에 병렬적으로 입력되어 그 결합이 두 번째 승수가 되도록 설치되어 곱셈기의 전기 입력단 데이터로 하며;
상기 적어도 두 개의 광전자 컴퓨팅 유닛의 커플링 영역은 광생성 캐리어의 수집 영역과 판독 영역을 연결하여 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역의 광생성 캐리어가 상기 판독 영역의 캐리어에 작용하도록 설치되며;
상기 적어도 두 개의 광전자 컴퓨팅 유닛의 광생성 캐리어의 수집 영역과 판독 영역은, 각각 하나의 광 입력단과 적어도 하나의 결과 출력단을 포함하며, 상기 적어도 두 개의 광전자 컴퓨팅 유닛의 광 입력단은 적어도 두 개의 발광 유닛에 의하여 방출된 광신호를 수신하도록 설치되며; 상기 적어도 두 개의 결과 출력단은 첫 번째 승수와 두 번째 승수의 각 비트 데이터의 공동 영향을 받는 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어를 출력하며, 적어도 두 개의 광전자 수집 영역과 판독 영역의 출력단에서 출력되며, 시프트 및누적을 거쳐 얻은 결과는 곱셈기의 결과로 출력되도록 설치되는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 10 항에 있어서,
곱셈 연산을 진행하는데 이용되는 광전자 컴퓨팅 방법에 있어서,
상기 적어도 두 개의 발광 유닛에 의하여 방출된 광자에 의해 생성된 광생성 캐리어를 곱셈기의 광 입력단 데이터로서 첫 번째 승수로 하며;
두 번째 승수를 나타내는 값을 이진법으로 변환하여, 비트의 상하위 순서대로 상기 적어도 두 개의 캐리어 제어 영역에서 변조된 후의 캐리어 형식으로 각각 서로 다른 유닛에 병렬로 주입되며, 상기 변조된 캐리어를 두 번째 승수로 하며;
상기 적어도 두 개의 캐리어 수집 영역과 판독 영역 중에서 첫 번째 승수를 나타내는 광생성 캐리어와 두 번째 승수의 서로 다른 비트의 이진화 데이터를 나타내는 캐리어 제어 영역의 캐리어가, 각각 대응되는 적어도 두 개의 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어에 작용하여, 작용한 후의 상기 캐리어가 광전자 수집 영역과 판독 영역의 출력단이 되어 결과를 출력하고, 시프트 및 누적을 거쳐 최종 곱셈기의 연산 결과가 되는 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 6 항에 있어서,
적어도 두 개의 상기 발광 유닛과 적어도 두 개의 상기 광전자 컴퓨팅 유닛을 포함하는 곱셈기로서 사용되며, 상기 광전자 컴퓨팅 유닛은 적어도 캐리어 제어 영역, 커플링 영역 및 광생성 수집 영역과 판독 영역을 포함하며,
상기 적어도 두 개의 발광 유닛은 값이 같은 광신호를 방출하고, 상기 광신호를 첫 번째 승수로 하며,
적어도 두 개의 광전자 컴퓨팅 유닛은 병렬로 배열되나 발광 유닛과 광학적으로 대응되는 관계는 변하지 않도록 설치되며, 또한 출력단을 연결시키며, 상기 적어도 두 개의 광전자 컴퓨팅 유닛의 캐리어 제어 영역은 유닛 내부의 캐리어를 제어 및 변조하여 비트의 상하위 순서대로 이진법으로 변환된 두 번째 승수의 이진화 데이터가 동시에 상기 적어도 두 개의 병렬로 배열된 광전자 컴퓨팅 유닛에 병렬적으로 입력되어 곱셈기의 전기 입력단 데이터로 하고, 두 번째 승수가 되도록 설치되며;
상기 적어도 두 개의 광전자 컴퓨팅 유닛의 커플링 영역은 광생성 캐리어의 수집 영역과 판독 영역을 연결하여 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역의 광생성 캐리어가 상기 판독 영역의 캐리어에 작용하도록 설치되며;
상기 적어도 두 개의 광전자 컴퓨팅 유닛의 광생성 캐리어의 수집 영역과 판독 영역은, 각각 하나의 광 입력단, 하나의 전기 입력단 및 적어도 하나의 결과 출력단을 포함하며, 상기 광전자 컴퓨팅 유닛의 광 입력단은 적어도 두 개의 발광 유닛에 의하여 방출된 광신호를 수신하도록 설치되며; 상기 전기 입력단은 캐리어 제어 영역에 입력된 데이터의 비트 자리의 상하위에 따라 상기 비트위치의 가중치를 나타내는 캐리어를 입력하도록 설치되며; 상기 적어도 두 개의 결과 출력단은 첫 번째 승수와 두 번째 승수의 각 비트 데이터와 각 비트위치의 가중치의 공동 영향을 받는 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어를 출력하며, 고정전압의 구동에 의해 전류형식으로 출력되며 합류를 거친 후 최종의 곱셈결과로 출력되도록 설치되는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 10 항에 있어서,
곱셈 연산을 진행하는데 이용되는 광전자 컴퓨팅 방법에 있어서,
상기 적어도 두 개의 발광 유닛에 의하여 방출된 광자에 의해 생성된 광생성 캐리어를 곱셈기의 광 입력단 데이터로서 첫 번째 승수로 하며;
두 번째 승수를 나타내는 값을 이진법으로 변환하여, 비트의 상하위상하위 순서대로 상기 적어도 두 개의 캐리어 제어 영역에 변조된 후의 캐리어 형식으로 각각 서로 다른 유닛에 병렬적으로 주입되며, 상기 변조된 캐리어를 두 번째 승수로 하며;
상기 적어도 두 개의 캐리어 수집 영역과 판독 영역 중에서 전기 입력단으로 캐리어 제어 영역에 입력된 데이터의 비트위치의 가중치가 대등한 캐리어를 입력하도록 설치되며, 또한 첫 번째 승수를 나타내는 광생성 캐리어와 두 번째 승수의 서로 다른 비트의 이진화 데이터를 나타내는 캐리어 제어 영역의 캐리어, 및 가중치를 나타내는 캐리어 수집 영역과 판독 영역의 전기 입력단의 캐리어가 대응되는 적어도 두 개의 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어에 함께 작용하여, 작용한 후의 상기 캐리어가 전류 형식으로 출력되고, 합류를 거친 후 결과는 상기 곱셈기의 결과로 출력되는 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 11 항, 제 13 항, 제 15 항 중 어느 한 항에 있어서,
적어도 두 그룹의 적어도 2차원인 벡터의 가산연산을 진행하는데 사용되는 광전자 컴퓨팅 벡터 가산기를 구성하여, 상기 광전자 컴퓨팅 가산기는 적어도 두 개의 가산수 입력단과 결과 출력단을 포함하며,
적어도 두 개의 상기 광전자 컴퓨팅 가산기는 병렬로 배열되며;
각 상기 가산기의 입력단은 적어도 두 개의 가산 대기 벡터의 동일한 번호와 대응되는 요소를 입력하도록 설치되며, 가산기의 입력단의 수는 상기 가산 대기 백트의 수보다 적지 않으며;
각 상기 가산기의 출력단은 두 개의 벡터의 동일한 번호와 대응되는 요소를 더하여 얻은 결과를 출력하며, 적어도 두 개의 결과는 서로 결합하여 하나의 완정한 벡터로 이어지고 상기 완정한 벡터는 상기 가산기의 연산 결과인 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 12 항, 제 14 항, 제 16 항에 중 어느 한 항에 있어서,
적어도 두 그룹의 차원이 적어도 2인 벡터의 가산 연산을 진행하는데 이용되는 광전자 컴퓨팅 방법에 있어서,
상기 적어도 두 개의 가산 대기 벡터를 차원에 따라 분할하여 여러 개의 독립적인 가산수를 형성하고;
각 독립적인 가산수를 각 가산기의 가산수 입력단에 입력하고, 이용되는 가산기입력단의 수는 가산 대기 벡터 수보다 적지 않으며;
상기 적어도 두 개의 가산기출력단의 출력결과는 출력된 벡터 요소 번호에 따라 다시 하나의 완정한 벡터로 맞춰지고, 상기 완정한 벡터는 적어도 두 개의 가산 대기 벡터로 가산연산 한 후의 결과 벡터인 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 19 항, 제 21 항, 제 23 항, 제 25 항 중 어느 한 항에 있어서,
적어도 2 차원의 벡터의 곱셈 연산을 진행하는데 이용되는 광전자 컴퓨팅 벡터곱셈기인 광전자 컴퓨팅 유닛에 있어서,
상기 광전자 컴퓨팅 곱셈기는 두 개의 승수입력단과 결과 출력단을 포함하며,
적어도 두 개의 상기 광전자 컴퓨팅 곱셈기는 독립적으로 병렬 배열되며;
각 곱셈기의 입력단은 곱셈 대기 벡터의 동일한 번호에 대응되는 요소의 승수를 입력하며;
각 곱셈기의 출력단은 두 개의 곱셈 대기 벡터의 동일한 번호에 대응되는 요소를 곱하여 얻은 결과를 출력하며, 적어도 두 개의 결과를 하나의 완정한 벡터로 맞춤이으며, 상기 완정한 벡터는 벡터 곱셈기의 연산결과인 것을 특징으로 하는광전자 컴퓨팅 유닛. - 제 20 항, 제 22 항, 제 24 항, 제 26 항 중 어느 한 항에 있어서,
적어도 2 차원의 벡터 곱셈 연산을 진행하는 벡터 곱셈 연산에 사용되며,
두 개의 곱셈 대기 벡터를 차원에 따라 분할하여 복수의 독립적인 승수를 형성하고;
각 독립적인 승수를 각 곱셈기의 승수입력단에 입력하고;
상기 적어도 두 개의 곱셈기 출력단의 출력결과를 입력된 벡터요소 번호에 따라서 다시 완정한 벡터로 맞춤이으며, 상기 완정한 벡터는 두 개의 곱셈 대기 벡터를 곱하여 얻은 결과 벡터인 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 19 항, 제 21 항, 제 23 항, 제 25 항 중 어느 한 항에 있어서,
롱 비트 곱셈기로 사용되며, 각 광전자 컴퓨팅 곱셈기는 두 개의 승수입력단과 결과 출력단을 포함하며,
적어도 4개의 상기 광전자 컴퓨팅 곱셈기는 병렬로 배열되고;
상기 적어도 4개의 곱셈기의 입력단은 상하위에 따라 분할된 후의 곱셈 대기 승수 중 일부 승수를 입력하며;
상기 적어도 4개의 곱셈기의 출력단은 두 개의 곱셈 대기 승수의 대응되는 상하위 비트를 곱한 결과를 출력하고, 적어도 4개의 곱셈기가 출력한 결과를 출력 데이터의 가중치에 따라서 시프트 및 누적을 진행하여 얻은 완정한 롱 비트의 값이고 최종 곱셈결과로 되는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 20 항, 제 22 항, 제 24 항, 제 26 항 중 어느 한 항에 있어서,
롱 비트 곱셈 연산을 진행하는데 이용되는 광전자 컴퓨팅 방법에 있어서,
두 개의 곱셈 대기 롱 비트 수는 비트에 따라 상하위 비트로 분할하여, 두 개의 롱 비트 승수를 두 개의 쇼트 비트 승수로 분할하고, 상기 롱 비트 승수가 분할되는 개수는 롱 비트 승수의 구체적인 비트 길이에 따른 것이며;
분할된 후의 두 개의 쇼트 비트 수는 둘둘씩 서로 곱하는 결합 규칙에 의해 각각 적어도 4개의 곱셈기의 승수입력단에 입력되며, 이용되는 곱셈기의 수는 곱셈 대기 롱 비트 승수의 구체적인 비트 길이에 따른 것이며;
상기 적어도 4개의 곱셈기 출력단의 출력 결과를 입력된 승수의 비트 길이의 상하위에 따라 대응되는 시프트 동작을 거치고, 시프트를 거친 후 결과를 누적하여 최종 누적된 결과가 두 개의 롱 비트 승수를 곱한 후 결과인 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 6 항에 있어서,
상기 복수의 발광 유닛과 상기 광전자 컴퓨팅 유닛을 포함하여 직렬 매트릭스 벡터 곱셈기를 구성하고, 상기 광전자 컴퓨팅 유닛은 적어도 캐리어 제어 영역, 커플링 영역 및 광생성 캐리어의 수집 영역과 판독 영역을 포함하며,
상기 발광 유닛은 곱셈 대기 매트릭스중 데이터의 광신호를 방출하며;
상기 광전자 컴퓨팅 유닛은 곱셈 대기 매트릭스의 행렬수와 동일한 유닛의 어레이로 배열되나 발광 유닛과의 광학적인 대응 관계는 변하지 않으며, 상기 유닛의 어레이의 각 열의 모든 유닛의 광생성 캐리어의 수집 영역과 판독 영역의 출력단을 서로 연결하여 상기 유닛의 어레이의 각 행의 모든 유닛의 캐리어 제어 영역이 서로 연결되도록 하며;
상기 유닛의 어레이 중의 각 행 유닛의 캐리어 제어 영역은 유닛 내부의 캐리어를 제어 및 변조하는데 이용되도록 설치되며, 또한 열을 따라 벡터 중의 각 요소를 대표하는 캐리어를 입력하도록 설치된 것은 매트릭스 벡터 곱셈기의 벡터 데이터 입력단이며; 상기 벡터 중 각 요소의 데이터는 이진법으로 변환되도록 설치되며 비트의 직렬에 따라 이진화 한 후의 데이터의 캐리어를 각 행의 캐리어 제 영역에 입력하며;
상기 광전자 컴퓨팅 유닛의 커플링 영역은 광생성 캐리어의 수집 영역과 판독 영역을 연결하며, 광생성 캐리어 수집 영역과 판독 영영 중에서의 수집 영역의 광생성 캐리어가 상기 판독 영역의 캐리어에 작용하도록 설치되며;
상기 복수의 광전자 컴퓨팅 유닛의 광생성 캐리어의 수집 영역과 판독 영역은 각 유닛이 하나의 광 입력단과 적어도 하나의 결과 출력단을 포함하고, 상기 광전자 컴퓨팅 유닛의 광 입력단은 대응되는 발광 유닛에 의하여 방출된 광신호를 수신하여 매트릭스의 데이터를 입력하며, 매트릭스 벡터 곱셈기의 매트릭스 데이터 입력단으로 설치되며; 상기 결과 출력단은 매트릭스 데이터와 벡터 데이터의 공동 작용을 받는 광생성 캐리어의 수집 영역과 판독 영역 중에서의 판독 영역의 캐리어를 출력하고, 고정 전압의 구동에 의해 전류 형식으로 출력되며, 열에 따라 합류하여 결과를 출력하도록 설치되며; 출력된 결과는 다시 비트에 따라 시프트 동작을거치고 누적 된 후 최종 결과 벡터를 얻는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 10 항에 있어서,
매트릭스 벡터 곱셈 연산을 진행하는데 이용되는 광전자 컴퓨팅 방법에 있어서,
상기 발광 유닛에 의하여 방출된 광자에 의해 생성된 광생성 캐리어를 매트릭스 벡터 곱셈기의 광 입력단 데이터로서 곱셈 대기 매트릭스중 데이터로 설치되며;
상기 광전자 컴퓨팅 유닛을 곱셈 대기 매트릭스의 행렬 수와 동일한 유닛의 어레이로 배열하나 발광 유닛과의 광학적인 대응 관계는 변하지 않으며, 상기 유닛의 어레이의 각 열의 모든 유닛의 광생성 캐리어의 수집 영역과 판독 영역의 출력단은 서로 연결되고, 상기 유닛의 어레이의 각 항의 모든 유닛의 캐리어 제어 영역은 서로 연결되며;
벡터 데이터 중의 각 요소를 이진법으로 전환하고, 비트의 상하위에 따라 직렬적으로 동일한 행이 연결된 캐리어 제어 영역에 변조 후의 캐리어 형식으로 서로 다른 요소를 나타내는 데이터를 각각 서로 다른 행으로 입력하여 곱셈 대기 벡터 데이터로 하며;
상기 캐리어 수집 영역과 판독 영역에서 상기 매트릭스 데이터을 나타내는 광생성 캐리어와 상기 벡터 데이터의 서로 다른 비트의 이진화 데이터를 나타내는 캐리어 제어 영역의 캐리어가 대응되는 광생성 캐리어의 수집 영역과 판독 영역 중에서의 판독 영역의 캐리어에 함께 작용하며, 작용한 후의 캐리어가 정전압의 구동에 의해 전류형식으로 출력되고, 열에 따라 합류된 후 시프트 및누적을 거쳐 최종 곱셈 결과 벡터를 얻는 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 6 항에 있어서,
복수의 상기 발광 유닛과 복수의 상기 광전자 컴퓨팅 유닛을 포함하는 병렬 매트릭스 곱셈기를 구성하는데 이용되는 광전자 컴퓨팅 유닛에 있어서, 상기 광전자 컴퓨팅 유닛은 적어도 캐리어 제어 영역, 커플링 영역 및 광생성 캐리어의 수집 영역과 판독 영역을 포함하며,
상기 발광 유닛은 곱셈 대기 매트릭스중 데이터의 광신호를 방출하도록 설치되며;
상기 광전자 컴퓨팅 유닛은 복수 개 그룹으로 나뉘어 각 그룹의 유닛은 다시 곱셈 대기 매트릭스의 행렬과 동일한 유닛의 어레이로 배열되나, 발광 유닛의 광학적 대응관계는 변하지 않으며, 상기 유닛의 어레이의 각 열의 모든 유닛의 광생성 캐리어의 수집 영역과 판독 영역의 출력단은 서로 연결되며, 상기 유닛의 어레이의 각 행의 모든 유닛의 캐리어 제어 영역은 서로 연결되며;
각 그룹의 유닛의 어레이의 각 행의 유닛의 캐리어 제어 영역은 유닛 내부의 캐리어를 제어 및 변조하도록 설치되며, 벡터의 각 요소를 이진화 한 후 비트 데이터와 대응되는 캐리어를 병렬로 그룹과 열을 따라 입력하여 매트릭스 벡터 곱셈기의 벡터 데이터입력단이 되며;
복수의 상기 광전자 컴퓨팅 유닛의 커플링 영역은 광생성 캐리어의 수집 영역과 판독 영역을 연결하며, 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역의 광생성 캐리어가 상기 판독 영역의 캐리어에 작용하도록 설치되며;
상기 복수의 광전자 컴퓨팅 유닛의 광생성 캐리어의 수집 영역과 판독 영역은 각 유닛이 하나의 광 입력단과 적어도 하나의 결과 출력단을 포함하고, 복수의 상기 광전자 컴퓨팅 유닛의 광 입력단은 복수의 발광 유닛에 의하여 방출된 광신호를 수신하여 매트릭스의 데이터를 입력하며, 매트릭스 벡터 곱셈기의 매트릭스 데이터 입력단으로 설치되며; 상기 결과 출력단은 매트릭스 데이터와 벡터 데이터의 공동 작용을 받는 광생성 캐리어의 수집 영역과 판독 영역 중에서의 판독 영역의 캐리어를 출력하고, 고정 전압의 구동에 의해 전류 형식으로 출력되며, 열에 따라 합류한 후 비트에 따라 시프트 동작을 거치고 누적 된 후 최종 결과 벡터를 얻는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 10 항에 있어서,
매트릭스 벡터 곱셈 연산을 진행하는데 이용되는 광전자 컴퓨팅 방법에 있어서,
상기 복수의 발광 유닛에 의하여 방출된 광자에 의해 생성된 광생성 캐리어를 매트릭스 벡터 곱셈기의 광 입력단 데이터로서 매트릭스 데이터로 하며;
복수의 광전자 컴퓨팅 유닛은 여러 그룹으로 분할되어 각 그룸의 유닛은 곱셈 대기 매트릭스의 행렬 수와 동일한 유닛의 어레이로 다시 배열되나 발광 유닛과의 광학적인 대응관계는 변하지 않으며, 상기 유닛의 어레이의 각 열의 모든 유닛의 광생성 캐리어의 수집 영역과 판독 영역의 출력단은 서로 연결되며, 상기 유닛의 어레이의 각 행의 모든 유닛의 캐리어 제어 영역은 모두 서로 연결되며;
벡터 데이터의 각 요소는 이진법으로 전환되어 대응되는 동일한 행이 연결된 캐리어 제어 영역에서 변조된 캐리어 형식으로 서로 다른 요소의 서로 다른 비트 데이터가 각각 병렬로 서로 다른 그룹의 서로 다른 행에 주입되어 벡터 데이터로 되며;
복수의 상기 캐리어 수집 영역과 판독 영역 중에서 상기 매트릭스 데이터의 광생성 캐리어와 상기 벡터 데이터의 서로 다른 비트 이진화 데이터의 캐리어 제어 영역의 캐리어가 각각 공동으로 대응되는 광생성 캐리어의 수집 영역과 판독 영역의 캐리어에 작용하며, 작용한 후의 상기 캐리어는 정전압의 구동에 의해 전류 형식으로 출력되고 열을 따라 합류되어 시프트 및누적을 거쳐 최종 결과 벡터를 얻는 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 31 항 또는 제 33 항에 있어서,
적어로 두 개 요소를 포함하는 매트릭스의 폴링 연산을 진행하는 평균 폴링 연산기를 구성하는데 이용되어, 상기 광전자 매트릭스 벡터 곱셈기는 하나의 매트릭스 입력단, 하나의 벡터 입력단 및 결과 출력단을 포함하며,
광전자 매트릭스 벡터 곱셈기는 열 수가 1이고, 행 수와 폴링 대기 매트릭스 요소의 개수가 대응되며, 폴링 대기 매트릭스의 평균 폴링 연산기로 되며;
상기 광전자 매트릭스 벡터 곱셈기의 벡터 입력단은 전기 입력단으로 폴링 대기 매트릭스의 서로 다른 요소를 입력하여, 상기 폴링 연산기의 폴링 대기 매트릭스 입력 단이며; 매트릭스 입력단은 광 입력단으로서 입력의 행 수가 1이고, 열 수가 폴링 대기 매트릭스 요소의 개수가 동일하며, 각 요소가 폴링 대기 매트릭스의 요소의 개수의 역수의 매트릭스이며, 평균값 분모 입력단으로 되며,
상기 결과 출력단은 폴링 대기 매트릭스의 최종 평균 폴링 결과를 출력하도록 설치되는 것을 포함하는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 청구항 제 32항 또는 제 34 항에 있어서,
평균 폴링 연산을 진행하는데 이용되며, 요소 수가 적어도 2인 매트릭스의 평균 폴링 연산을 진행하는데 이용되는 광전자 컴퓨팅 방법에 있어서,
폴링 대기 매트릭스를 하나하나의 독립적인 요소로 분할하고, 분할된 모든 요소들을 다시 차원이 폴링 대기 매트릭스 요소 수와 상응한 벡터로 다시 구성하며;
상기 매트릭스 벡터 곱셈기는 곱셈 대기 매트릭스 행 수와 폴링 대기 매트릭스 요소 수와 동일하고, 열 수는 1인 매트릭스 벡터 연산을 진행하는데 적용되며;
상기 폴링 대기 매트릭스를 분할 한 후 재 결합 된 벡터는 매트릭스 벡터 곱셈기의 벡터입력단, 전기 입력단 데이터로 하여 매트릭스 벡터 곱셈기에 입력되며; 차원과 이용되는 매트릭스 벡터 곱셈기가 동일하고, 각 요소는 폴링 대기 매트릭스 요소 수의 역수의 매트릭스를 매트릭스 벡터 곱셈기의 매트릭스 입력단 즉 입력단 데이터로 하여 매트릭스 벡터 곱셈기에 입력되어 평균 폴링 연산에서 평균값의 분모로 되며;
상기 결과 출력단이 출력한 결과는 폴링 대기 매트릭스의 각 요소를 요소 수로 나눈 후 다시 더한 결과, 폴링 대기 매트릭스 평균 폴링 한 후의 결과인 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 6 항에 있어서,
직렬 컨볼루션 연산기를 구성하는 광전자 컴퓨팅 유닛에 있어서, 적어도 캐리어 제어 영역, 커플링 영역 및 광생성 캐리어의 수집 영역과 판독 영역을 포함하며,
상기 발광 유닛은 컨볼루션의 데이터인 광신호를 방출하도록 설치되며;
상기 광전자 컴퓨팅 유닛은 합성곱 커널의 행렬 수와 동일한 매트릭스로 배열되나, 발광 유닛의 광학적인 대응관계는 변하지 않으며, 상기 유닛의 어레이의 모든 유닛의 광생성 캐리어의 수집 영역과 판독 영역의 출력단은 서로 연결되어 하나의 출력단으로 합류되며;
상기 매트릭스의 각 광전자 컴퓨팅 유닛의 캐리어 제어 영역은 유닛 내부의 캐리어를 제어 및 변조하도록 설치되며, 또한 0 보간 후의 컨볼루션 매트릭스에서와 초기 합성곱 커널 위치에 대응되는 미니 매트릭스에서의 각 요소의 비트 데이터를 대표하는 캐리어를 직렬적으로 입력하여 컨볼루션 연산기의 컨볼루션 대기 매트릭스 데이터 입력단으로 하며; 상기 미니 매트릭스의 데이터는 이진법에 의해 전환된 후, 이진화 된 후 데이터를 대표하는 캐리어를 각 유닛의 캐리어 제어 영역에 비트에 따라 직렬적으로 입력하며;
상기 매트릭스의 광전자 컴퓨팅 유닛의 커플링 영역은 광생성 캐리어의 수집 영역과 판독 영역을 연결하여 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역의 광생성 캐리어가 상기 판독 영역의 캐리어에 작용하도록 설치되며;
상기 매트릭스의 각 광전자 컴퓨팅 유닛의 광생성 캐리어의 수집 영역과 판독 영역은 하나의 광 입력단과 적어도 하나의 결과 출력단을 포함하고, 상기 광 입력단은 발광 유닛에 의해 방출된 상기 광신호를 수신하여 합성곱 커널의 데이터에 입력하여 컨볼루션 연산기의 합성곱 커널 입력단으로 하며; 상기 각 유닛의 출력단은 컨볼루션 대기 매트릭스를 미니 매트릭스로 분할하여 대응되는 비트 데이터와 합성곱 커널 데이터가 공동으로 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어에 영향주며 고정 전압의 구동에 의해 전류 형식으로 출력되고, 병렬된 출력단이 매트릭스의 모든 광전자 컴퓨팅 유닛의 출력전류를 합류한 후 최종 입력된 비트를 시프트 한 후 누적하여 현재 합성곱 커널 위치에 대응되는 컨볼루션 연산 결과를 얻으며; 컨볼루션 연산에 필요한 스텝 길이만큼 합성곱 커널의 위치를 이동하여 다시 현재 합성곱 커널 위치에 대응되는 컨볼루션 매트릭스 데이터에서 분할한 미니 매트릭스 데이터를 입력하여 출력값을 얻은 후 계속하여 모든 컨볼루션 연산이 완성될 때까지 합성곱 커널을 이동시키며; 상기 모든 출력값을 대응되는 차원의 매트릭스로 재 결합하여 최종 컨볼루션 연산 결과를 얻는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 10 항에 있어서,
컨볼루션 연산에 사용되는 광전자 컴퓨팅 방법에 있어서,
상기 발광 유닛에 의하여 방출된 광자에 의해 생성된 광생성 캐리어는 컨볼루션 연산기의 광 입력단 데이터로 설치도어 합성곱 커널 데이터로 되며;
광전자 컴퓨팅 유닛은 상기 컨볼루션 연산 컨볼루션 행렬 수와 동일한 유닛의 어레이로 배열되나 발광 유닛과의 광학적인 대응관계는 변하지 않으며, 상기 유닛의 어레이의 각 광전자 컴퓨팅 유닛의 모든 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력단은 서로 연결되어 하나의 출력단으로 합류되며;
컨볼루션 대기 매트릭스는 0 보간 후 합성곱 커널의 현재 위치에 따라 차원과 합성곱 커널 크기가 상응한 미니 매트릭스를 분할해내고, 미니 매트릭스의 각 요소들을 이진법으로 전환하여 비트의 상하위에 따라 직렬적으로 상기 캐리어 제어 영역에서 변조한 후의 캐리어 형식으로 각 유닛에 병렬적으로 입력하여 컨볼루션 매트릭스 데이터로 하며;
상기 매트릭스의 유닛의 캐리어 수집 영역과 판독 영역 중에서 상기 컨볼루션 대기 매트릭스에서 분할된 미니 매트릭스와 상응한 비트 데이터인 광생성 캐리어와 상기 합성곱 커널 데이터인 캐리어 제어 영역의 캐리어가 공동으로 대응되는 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어에 작용하며, 작용한 후의 상기 캐리어는 정전압의 구동에 의해 전류형식으로 출력되고 모두 합류되여, 시프트 및누적을 거쳐 현재 합성곱 커널 위치와 대응되는 컨볼루션 연산 결과를 얻으며;
컨볼루션 연산에 필요한 스텝 길이만큼 합성곱 커널의 위치를 이동하여 다시 현재 합성곱 커널 위치에 대응되는 컨볼루션 매트릭스 데이터에서 분할한 미니 매트릭스 데이터를 입력하여 출력값을 얻은 후 계속하여 모든 컨볼루션 연산이 완성될 때까지 합성곱 커널을 이동시키며; 상기 모든 출력값을 대응되는 차원의 매트릭스로 재 결합하여 최종 컨볼루션 연산 결과를 얻는 것을 특징으로 하는광전자 컴퓨팅 방법. - 제 6 항에 있어서,
병렬 컨볼루션 연산기를 구성하고, 적어도 캐리어 제어 영역, 커플링 영역 및 광생성 캐리어의 수집 영역과 판독 영역을 포함하는 광전자 컴퓨팅 유닛에 있어서,
상기 발광 유닛은 컨볼루션의 데이터인 광신호를 방출하도록 설치되며;
상기 광전자 컴퓨팅 유닛은 복수 개 그룹으로 분할되고, 또한 각 그룹은 합성곱 커널의 행렬 수와 동일한 매트릭스로 배열되나 발광 유닛의 광학적인 대응관계는 변하지 않으며, 상기 각 그룹 매트릭스의 모든 유닛의 광생성 캐리어의 수집 영역과 판독 영역의 출력단은 서로 연결되어 하나의 출력단으로 합류되며;
상기 매트릭스의 각 광전자 컴퓨팅 유닛의 캐리어 제어 영역은 유닛 내부의 캐리어를 제어 및 변조하도록 설치되며, 또한 0 보간 후의 컨볼루션 대기 매트릭스에서와 초기 합성곱 커널 위치에 대응되는 미니 매트릭스에서의 각 요소에 대응되는 비트 데이터인 캐리어를 병렬로 입력하여 컨볼루션 연산기의 컨볼루션 대기 매트릭스 데이터 입력단으로 하며; 상기 미니 매트릭스의 데이터는 이진법에 의해 전환된 후, 상응한 비트와 대응되는 데이터를 상응한 그룹의 유닛의 어레이에 입력하며;
상기 각 그룹의 매트릭스의 광전자 컴퓨팅 유닛의 커플링 영역은 광생성 캐리어의 수집 영역과 판독 영역을 연결하여 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역의 광생성 캐리어가 상기 판독 영역의 캐리어에 작용하도록 설치되며;
상기 각 그룹의 매트릭스의 각 광전자 컴퓨팅 유닛의 광생성 캐리어의 수집 영역과 판독 영역은 하나의 광 입력단과 적어도 하나의 결과 출력단을 포함하고, 상기 광 입력단은 발광 유닛에 의해 방출된 상기 광신호를 수신하여 합성곱 커널의 데이터에 입력하여 컨볼루션 연산기의 합성곱 커널 입력단으로 하며,서로 다른 그룹의 매트릭스 는 동일한 광 입력 데이터를 수신하고; 상기 각 유닛의 출력단은 컨볼루션 대기 매트릭스에서 분할된 미니 매트릭스에 대응되는 비트 데이터와 합성곱 커널 데이터가 공동으로 영향 주는 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어를 출력하고, 고정 전압의 구동에 의해 전류 형식으로 출력되며, 병렬된 출력단이 매트릭스의 모든 광전자 컴퓨팅 유닛의 출력전류를 합류한 후 마지막으로 입력된 비트에 따라 시프트 한 후 누적하여 현재 합성곱 커널 위치에 대응되는 컨볼루션 연산 결과를 얻으며; 컨볼루션 연산에 필요한 스텝 길이만큼 합성곱 커널의 위치를 이동하여 다시 현재 합성곱 커널 위치에 대응되는 컨볼루션 매트릭스 데이터에서 분할된 미니 매트릭스 데이터를 입력하여 출력값을 얻은 후 계속하여 모든 컨볼루션 연산이 완성될 때까지 합성곱 커널을 이동시키며; 상기 모든 출력값을 대응되는 차원의 매트릭스로 재 결합하여 최종 컨볼루션 연산 결과를 얻는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 10 항에 있어서,
컨볼루션 연산에 이용되는 광전자 컴퓨팅 방법에 있어서,
상기 발광 유닛에 의하여 방출된 광자에 의해 생성된 광생성 캐리어는 컨볼루션 연산기의 광 입력단 데이터로 설치되어 합성곱 커널 데이터로 되며;
광전자 컴퓨팅 유닛은 복수의 그룹으로 분할되고, 각 그룹은 상기 컨볼루션 연산 컨볼루션 행렬 수와 동일한 매트릭스로 배열되나 발광 유닛과의 광학적인 대응관계는 변하지 않으며, 상기 각 그룹의 유닛의 어레이의 각 광전자 컴퓨팅 유닛의 모든 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력단은 서로 연결되어 하나의 출력단으로 합류되며;
컨볼루션 대기 매트릭스는 0 보간 후 합성곱 커널의 현재 위치에 따라 차원과 합성곱 커널 크기가 상응한 미니 매트릭스를 분할해내고, 미니 매트릭스의 각 요소들을 이진법으로 전환하여 비트의 상하위에 따라 직렬적으로 대응되는 매트릭스의 캐리어 제어 영역에 입력하며, 변조한 후의 캐리어 형식으로 각 유닛에 병렬적으로 입력하여 컨볼루션 매트릭스 데이터로 하며;
상기 광전자 컴퓨팅 유닛의 캐리어 수집 영역과 판독 영역 중에서 상기 컨볼루션 대기 매트릭스에서 분할된 미니 매트릭스와 상응한 비트 데이터인 광생성 캐리어와 상기 합성곱 커널 데이터인 캐리어 제어 영역의 캐리어가 공동으로 대응되는 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어에 작용하며, 작용한 후의 상기 캐리어는 정전압의 구동에 의해 전류형식으로 출력되고 각 그룹의 매트릭스의 모든 전류는 모두 합류되여, 시프트 및누적을 거쳐 현재 합성곱 커널 위치에 대응되는 컨볼루션 연산 결과를 얻으며;
컨볼루션 연산에 필요한 스텝 길이만큼 합성곱 커널의 위치를 이동하여 다시 현재 합성곱 커널 위치에 대응되는 컨볼루션 매트릭스 데이터에서 분할한 미니 매트릭스 데이터를 입력하여 출력값을 얻은 후 계속하여 모든 컨볼루션 연산이 완성될 때까지 합성곱 커널을 이동시키며; 상기 모든 출력값을 대응되는 차원의 매트릭스로 재 결합하여 최종 컨볼루션 연산 결과를 얻는 것을 특징으로 하는광전자 컴퓨팅 방법. - 청구항 제 31 항 또는 제 33 항의 광전자 매트릭스 벡터 곱셈기, 청구항 제 35항의 평균 폴링 연산기 및 청구항 제 37 항 또는 제 39 항의 컨볼루션 연산기를 포함하는 신경망 알고리즘 가속 장치에 있어서,
상기 매트릭스 벡터 곱셈기의 매트릭스 입력단은 네트워크 가중치를 입력하여 벡터 입력단으로부터 상위 네트워크의 출력 데이터 또는 초기 데이터를 입력하며;
상기 평균 폴링 연산기의 평균값 분모 입력단은 폴링 대기 매트릭스의 요소 수의 역수를 입력하며; 폴링 대기 매트릭스 입력단은 폴링 대기 데이터를 입력하며;
상기 컨볼루션 연산기의 합성곱 커널 입력단은 합성곱 커널의 데이터를 입력하며; 상기 컨볼루션 대기 매트릭스 입력단은 합성곱 커널 현재 위치에 대응되는 컨볼루션 대기 매트릭스의 미니 매트릭스 데이터를 입력하며, 및
비선형함수 모듈은 전기학 컴퓨팅 부품으로 구성되고 비선형함수를 연산하며;
일반 논리 연산 모듈은 전기학 연산기 및/또는 청구항 제 1 항에 기재된 광전자 컴퓨팅 유닛을 포함하며, 상기 매트릭스 벡터 곱셈기, 평균 폴리연산기 및 컨볼루션 연산기의 연산 기능을 통합 또는 제어하는 것을 특징으로 하는 신경망 알고리즘 가속 장치. - 청구항 제 32 항 또는 제 34 항의 매트릭스 벡터 곱셈의 광전자 컴퓨팅 방법, 청구항 제 36항의 폴링 연산의 광전자 컴퓨팅 방법 및 청구항 제 38 항 또는 제 40 항의 컨볼루션 광전자 컴퓨팅 방법을 이용한 신경망 연산 가속 방법에 있어서,
관련 매트릭스 벡터 곱셈기의 매트릭스 입력단으로 네트워크 가중치를 입력하고, 상기 매트릭스 벡터 곱셈기의 벡터 입력단으로 상위 네트워크의 출력 데이터 또는 초기 데이터를 입력하고;
관련 평균 폴링 여산기의 평균분모값 입력단으로 폴링 대키 매트릭스의 요소 개수의 역수를 입력하고, 상기 평균 폴링 연산기의 폴링 대기 매?n스 입력단으로 폴리 대기 데이터를 입력하며;
관련 컨볼루션 연산기의 합성곱 커널 입력단으로 콘벌류션 핵의 데이터를 입력하고, 산기 콘벌류션 연산기의 컨볼루션 대기 매트릭스 입력단으로 합성곱 커널의 현재 위치에 대응되는 컨볼루션 대기 매트릭스의 미니 매트릭스 데이터를 입력하며;
상기 전기학 컨퓨팅 소자로 구성된 비선형 함수 모델을 이용하여 비선형 함수를 연산하며;
일반 라직 연산 모듈을 이용하고, 상기 일반 라직 연산 모듈은 전지학 연산기 및/또는 청구항 제 1 항에 의한 광전기 컴퓨팅 유닛을 포함하고, 상기 매트릭스 벡터 곱셈기, 평균 롤리 연산기 및 컨볼루션 연산기 기능을 통합하고 제어하는 것을 특징으로 하는 신경망 연산 가속 방법. - 제 6 항에 있어서,
대수 재구성 알고리즘을 기반으로 하는 CT알로리즘 가속기를 구성하며, 적어도 캐리어 제어 영역, 커플링 영역 및 광생성 캐리어의 수집 영역과 판독 영역을 포함하는 광전자 컴퓨팅 유닛에 있어서,
상기 발광 유닛은 CT알고리즘 시스템의 데이터인 광신호를 방출하며;
상기 광전자 컴퓨팅 유닛은 시스템 매트릭스와 동일한 행렬을 가지는 매트릭스로 배열되나 발광 유닛의 광학적인 대응관계는 변하지 않으며, 상기 유닛의 어레이의 동일한 열에 위치한 모든 광전자 컴퓨팅 유닛의 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력단은 서로 연결되어 하나의 출력단으로 합류되며, 서로 다른 열에 위치한 출력단은 서로 독립되며;
상기 매트릭스의 각 광전자 컴퓨팅 유닛의 캐리어 제어 영역은 유닛 내부의 캐리어를 제어 및 변조하며, 또한 현재 반복 횟수와 대응되는 예측 화상의 화소 데이터를 이진화 한 후 대응되는 비트 자리 데이터의 캐리어를 병렬로 입력하여, CT알고리즘 가속기의 예측 화상 데이터 입력단으로 하며;
상기 매트릭스의 광전자 컴퓨팅 유닛의 커플링 영역은 광생성 캐리어의 수집 영역과 판독 영역을 연결하여, 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역의 광생성 캐리어가 상기 판독 영역의 캐리어에 작용하며;
상기 매트릭스의 각 광전자 컴퓨팅 유닛의 광생성 캐리어의 수집 영역과 판독 영역은 하나의 광 입력단과 적어도 하나의 결과 출력단을 포함하고, 상기 광 입력단은 발광 유닛에 의해 방출된 상기 광신호를 수신하여 시스템 매트릭스의 데이터를 입력하고 CT알고리즘 가속기의 시스템 매트릭스의 입력단이고;상기 각 유닛의 출력단은 현재 반복 예측 화상 화소 데이터에 대응되는 비트 자리 데이터와 시스템 매트릭스 데이터가 공동으로 작용하는 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어를 출력하고, 고정 전압의 구동에 의해 전류 형식으로 출력되며, 동일한 열에 위치한 병렬된 출력단이 매트릭스의 모든 광전자 컴퓨팅 유닛의 출력전류를 합류한 후 마지막으로 입력된 비트 자리에 따라 시프트 한 후 누적하여 제어 시스템에서 다시 기타 비 매트릭스 벡터 곱셈 연산내용을 완성한 후 다음번 반복에 진입하며, 초기 반복시 첫 번째 반복의 예측 화상 화소 데이터는 상기 매트릭스의 첫 번째 열의 유닛의 캐리어 제어 영역에 입력되며, 첫 번째 열에서 얻은 출력 결과는 제어 시스템에서 처리 되고 두 번째 반복으로 진입하고, 두 번째 반복의 예측 화상 화소 데이터는 상기 매트릭스의 두 번째 열의 유닛의 캐리어 제어 영역으로 입력되며, 이와 같은 원리로 모든 열의 반복을 완성한 후의 출력 결과는 첫 번째 열로 돌아가 계속 반복되며, 모든 반복을 완성한 후 출력된 데이터는 제어 시스템에 보내진 후 표시 시스템으로 발송되어 영상을 이루어 처리 후의 CT도면을 얻는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 10 항에 있어서,
CT알고리즘 가속에 이용되는 광전자 컴퓨팅 방법에 있어서,
상기 발광 유닛에 의하여 방출된 광자에 의해 생성된 광생성 캐리어는 CT알로리즘 가속기의 광 입력단 데이테이고, 시스템 매트릭스의 데이터로 되며;
광전자 컴퓨팅 유닛은 상기 시스템 매트릭스의 행렬수와 동일한 매트릭스로 배열되나 발광 유닛의 광학적인 대응관계는 변하지 않으며, 그 중에서 상기 유닛의 어레이의 동일한 열에 위치한 각 광전자 컴퓨팅 유닛의 모든 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력단은 서로 연결되어 하나의 출력단으로 합류되며;
현재 반복 횟수에 의해 예측 화상 화소 데이터에 대응되는 매트릭스의 각 요소들을 이진법으로 전환하고, 비트 자리의 상하위에 따라 직렬적으로 상기 캐리어 제어 영역의 변조한 후의 캐리어 형식으로 각 유닛에 병렬적으로 입력하여 예측 화상 데이터로 하며;
상기 매트릭스 유닛의 캐리어 수집 영역과 판독 영역 중에서 상기 현재 반복 횟수의 예측 화상 화소에 대응되는 비트 자리 데이터의 광생성 캐리어와, 상기 시스템 매트릭스 데이터의 캐리어 제어 영역의 캐리어가, 공동으로 대응되는 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어에 작용하며, 또한 작용 받은 후의 상기 캐리어는 정전압의 구동에 의해 전류형식으로 출력되고 열에 따라 합류되며, 시프트 및누적을 거쳐 다시 제어 시스템에서 가타 비 매트릭스 벡터 곱셈 연산 내용을 완성하 후 다음 반복 단계로 진입하며;
초기 반복시 첫 번째 반복의 예측 화상 화소 데이터는 상기 매트릭스의 첫 번째 열의 유닛의 캐리어 제어 영역에 입력되며, 첫 번째 열에서 얻은 출력 결과는 제어 시스템에서 처리 되고 두 번째 반복으로 진입하고, 두 번째 반복의 예측 화상 화소 데이터는 상기 매트릭스의 두 번째 열의 유닛의 캐리어 제어 영역으로 입력되며, 이와 같은 원리로 모든 열의 반복을 완성한 후의 출력 결과는 첫 번째 열로 돌아가 계속 반복되며, 모든 반복을 완성한 후 출력된 데이터는 제어 시스템에 보내진 후 표시 시스템으로 발송되어 영상을 이루어 처리 후의 CT도면을 얻는 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 6 항에 있어서,
대수 재구성 알고리즘을 기반으로 하는 CT알로리즘 가속기를 구성하며, 적어도 캐리어 제어 영역, 커플링 영역 및 광생성 캐리어의 수집 영역과 판독 영역을 포함하는 광전자 컴퓨팅 유닛에 있어서,
상기 발광 유닛은 CT알고리즘 시스템의 데이터인 광신호를 방출하며;
상기 광전자 컴퓨팅 유닛은 여러 개 그룹으로 나뉘고, 또한 각 그룹은 시스템 매트릭스와 동일한 행렬을 가지는 매트릭스로 배열되나 발광 유닛의 광학적인 대응관계는 변하지 않으며, 상기 각 그룹의 매트릭스와 동일한 열에 위치한 모든 광전자 컴퓨팅 유닛의 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력단은 서로 연결되어 하나의 출력단으로 합류되며, 서로 다른 열에 위치한 출력단은 서로 독립되며;
상기 각 그룹 매트릭스의 각 광전자 컴퓨팅 유닛의 캐리어 제어 영역은 유닛 내부의 캐리어를 제어 및 변조하며, 또한 현재 반복 횟수와 대응되는 예측 화상의 화소 데이터를 이진화 한 후 대응되는 비트 자리 데이터의 캐리어를 병렬로 입력하여, CT알고리즘 가속기의 예측 화상 데이터 입력단으로 하며, 상기 예측 화상 데이터는 이진법으로 전환되어 비트 자리와 대응되는 데터를 대응되는 그룹의 유닛의 어레이에 입력하며;
상기 매트릭스의 광전자 컴퓨팅 유닛의 커플링 영역은 광생성 캐리어의 수집 영역과 판독 영역을 연결하여, 광생성 캐리어의 수집 영역과 판독 영역 중의 수집 영역의 광생성 캐리어가 상기 판독 영역의 캐리어에 작용하며;
상기 매트릭스의 각 광전자 컴퓨팅 유닛의 광생성 캐리어의 수집 영역과 판독 영역은 하나의 광 입력단과 적어도 하나의 결과 출력단을 포함하고, 상기 광 입력단은 발광 유닛에 의해 방출된 상기 광신호를 수신하여 시스템 매트릭스의 데이터를 입력하고 CT알고리즘 가속기의 시스템 매트릭스의 입력단으로 하며, 서로 다른 그룹의 매트릭스는 동일한 광 입력 데이터를 수신하며; 상기 각 유닛의 출력단은 현재 반복 예측 화상 화소 데이터에 대응되는 비트 자리 데이터와 시스템 매트릭스 데이터가 공동으로 작용하는 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어를 출력하고, 고정 전압의 구동에 의해 전류 형식으로 출력되며, 동일한 열에 위치한 병렬된 출력단이 매트릭스의 모든 광전자 컴퓨팅 유닛의 출력전류를 합류한 후 마지막으로 입력된 비트 자리에 따라 시프트 한 후 누적하여 제어 시스템에서 다시 기타 비 매트릭스 벡터 곱셈 연산내용을 완성한 후 다음번 반복에 진입하며, 또한, 초기 반복시 첫 번째 반복의 예측 화상 화소 데이터는 상기 각 그룹 매트릭스의 첫 번째 열의 유닛의 캐리어 제어 영역에 입력되며, 첫 번째 열에서 얻은 출력 결과는 제어 시스템에서 처리 되고 두 번째 반복으로 진입하고, 두 번째 반복의 예측 화상 화소 데이터는 상기 각 그룹 매트릭스의 두 번째 열의 유닛의 캐리어 제어 영역으로 입력되며, 이와 같은 원리로 모든 열의 반복을 완성한 후의 출력 결과는 첫 번째 열로 돌아가 계속 반복되며, 모든 반복을 완성한 후 출력된 데이터는 제어 시스템에 보내진 후 표시 시스템으로 발송되어 영상을 이루어 처리 후의 CT도면을 얻는 것을 특징으로 하는 광전자 컴퓨팅 유닛. - 제 10 항에 있어서,
CT알고리즘 가속에 이용되는 광전자 컴퓨팅 방법에 있어서,
상기 발광 유닛에 의하여 방출된 광자에 의해 생성된 광생성 캐리어는 CT알로리즘 가속기의 광 입력단 데이테이고, 시스템 매트릭스의 데이터로 되며;
광전자 컴퓨팅 유닛은 여러 그룹으로 나뉘고, 또한 각 그룹은 상기 시스템 매트릭스의 행렬수와 동일한 매트릭스로 배열되나 발광 유닛의 광학적인 대응관계는 변하지 않으며, 상기 유닛의 어레이의 동일한 열에 위치한 각 광전자 컴퓨팅 유닛의 모든 캐리어 수집 영역과 판독 영역 중의 판독 영역의 출력단은 서로 연결되어 하나의 출력단으로 합류되며;
현재 반복 횟수에 의해 예측 화상 화소 데이터에 대응되는 매트릭스의 각 요소들을 이진법으로 전환하고, 비트 자리의 상하위에 따라 직렬적으로 상기 캐리어 제어 영역의 변조한 후의 캐리어 형식으로 각 유닛에 병렬적으로 입력하여 예측 화상 데이터로 하며;
상기 매트릭스 유닛의 캐리어 수집 영역과 판독 영역 중에서 상기 현재 반복 횟수의 예측 화상 화소에 대응되는 비트 자리 데이터의 광생성 캐리어와, 상기 시스템 매트릭스 데이터의 캐리어 제어 영역의 캐리어가, 공동으로 대응되는 광생성 캐리어의 수집 영역과 판독 영역 중의 판독 영역의 캐리어에 작용하며, 또한 작용 받은 후의 상기 캐리어는 정전압의 구동에 의해 전류형식으로 출력되고 열에 따라 합류되며, 시프트 및누적을 거쳐 다시 제어 시스템에서 가타 비 매트릭스 벡터 곱셈 연산 내용을 완성하 후 다음 반복 단계로 진입하며;
초기 반복시 첫 번째 반복의 예측 화상 화소 데이터는 상기 각 그룹 매트릭스의 첫 번째 열의 유닛의 캐리어 제어 영역에 입력되며, 첫 번째 열에서 얻은 출력 결과는 제어 시스템에서 처리 되고 두 번째 반복으로 진입하고, 두 번째 반복의 예측 화상 화소 데이터는 상기 각 그룹 매트릭스의 두 번째 열의 유닛의 캐리어 제어 영역으로 입력되며, 이와 같은 원리로 모든 열의 반복을 완성한 후의 출력 결과는 첫 번째 열로 돌아가 계속 반복되며, 모든 반복을 완성한 후 출력된 데이터는 제어 시스템에 보내진 후 표시 시스템으로 발송되어 영상을 이루어 처리 후의 CT도면을 얻는 것을 특징으로 하는 광전자 컴퓨팅 방법. - 제 29 항의 광전자 컴퓨팅 유닛과 제 11항, 제 13 항, 제 15항 ,제 17 항 중 임의의 어느 한 항의 광전자 검퓨팅 유닛을 포함하는 단정도 부동소수 곱셈기에 있어서, 단정도 부동소수의 곱셈 연산에 이용되며, 상기 롱 비트 광전자 컴퓨팅 곱셈기는 두 개 롱 비트 승수 입력단과 결과 출력단을 포함하고, 상기 광전자 가속기는 두 개 가산수 입력단과 결과 출력단을 포함하며,
상기 롱 비트 광전자 컴퓨팅 곱셈기의 두 개 롱 비트 승수 입력단은 소수비트 입력단이고, 조작을 거친 후의 두 개 곱셈 대기 단정도 부동소수의 소수비트 데이터를 롱 비트 곱셈기의 두 개 롱 비프 입력단으로 입력하여 곱셈을 완성한 후 제어 시스템으로 소수비트 연산 결과를 출력하며;
상기 광전자 가산기의 두 개 가산수 입력단은 지수 입력단이고, 상기 두 개 곱셈 대기 단정도 부동소수의 지수비트 데이터를 가산수 입력단에 입력하여 가산을 완성한 후 제어 시스템으로 지수 자리 연산 결과를 출력하며;
상기 제어 시스템은 두 개 곱셈 대기 단정도 부동소수의 부호 자리 판단 조작을 완성하고, 곱셈한 후의 부호비트 데이터를 출력하고, 제어 시스템으로 출력된 소수비트 연산 결과, 지수 자리 연산 결과를 부동소수로 재결합 하여 최종 얻은 결과는 두 개 곱셈 대기 단정도 부동소수의 곱셈 결과인 것을 특징으로 하는 단정도 부동소수 곱셈기. - 제 30 항의 롱 비트 곱셈의 광전자 컴퓨팅 방법 및 제 12항, 제 14 항, 제 16항 ,제 18 항 중 임의의 어느 한 항의 상기 광전자 검퓨팅 방법을 이용한 단정도 부동소수의 곱셈 컴퓨팅 방법에 있어서,
상기 두 개 곱셈 대기 단정도 부동소수를 두 개 지수비트 데이터, 두 개 부호비트 데이터, 두 개 소수비트 데이터로 분할하고, 상기 소수비트 데이터에 대해 조작을 진행하며,
상기 두 개 지수비트 데이터는 광전자 컴퓨팅 가산기의 두 개 가산수 입력단에 입력되고, 출력 결과는 지수 자리 연산 결과이며;
상기 두 개의 조작을 거친 소수비트 데이터는 롱 비트 곱셈기의 두 개 롱 비트 승수 입력단에 입력되고 출력 결과는 소수비트 연산 결과이며;
상기 두 개 부호비트 데이터는 하나의 제어 시스템에서 정부 판단을 진행 한 후, 소수비트 연산 결과, 지수 자리 연산 결과를 부동소수로 재결합 하여 얻은 두 개 곱셈 대기 단정도 부동소수는 최종 곱셈 결과로 하는 것을 특징으로 하는 단정도 부동소수 곱셈 컴퓨팅 방법. - 제 9 항의 광전자 연산 모듈의 제어에 이용되는 광전자 컴퓨팅 모듈의 디지털 라직 제어 방법에 있어서,
디지털 제어 라직의 데이터 입력부분을 통하여 연산이 필요한 연산 대기량을 수신하고, 광으로 입력이 필요한 데이터를 광 입력 제어부분에 발송하고, 전기로 입력이 필요한 데이터를 전기 입력 제어 수신 부분에 발송하며;
디지털 제어 라직의 광 입력 제어부분을 통하여 발광 어레이의 구동장치를 제어하여, 발광 어레이가 상기 광 입력량인 광자를 생성하도록 하며, 광전자 컴퓨팅 유닛에 입사되며;
디지털 제어 라직의 광 수신 제어부분을 통하여 매트릭스의 광전자 컴퓨팅 유닛의 컴퓨팅을 제어하고, 구체적인 연산 단계에 따란 광 입력 데이터가 필요한 광전자 컴퓨팅 유닛의 대응되는 기능 영역이 광신호를 수신하는 상태가 되게 하며, 입사되는 상기 광 입력량인 광자를 수신하여 광 입력을 완성하며;
디지털 제어 라직의 전기 입력 수신 제어부분을 통하여 매트릭스의 광전자 컴퓨팅 유닛의 컴퓨팅을 제어하며, 구체적인 단계에 따라, 전기 입력 데이터의 수신이 필요한 광전자 컴퓨팅 유닛의 대응되는 기능 영역이 전기 신호를 수신하는 상태로 되게 하며, 또한 입력된 상기 전기 입력량인 캐리어를 수신하여 전기 입력을 완성하고 연산을 진행하며;
디지털 테어 라직의 출력 제어부분을 통하여 컴퓨팅에서 생성된 출력 데이터를 서로 다른 컴퓨팅 방법으로 처리하여, 출력에 필요한 연산 결과를 얻으며;
디지털 제어 라직의 자기 점검 제어부분을 통하여, 자기 점검 신호를 자기 점검 대기 광전자 컴퓨팅 유닛으로 입력하고, 광전자 컴퓨팅 유닛의 피드백 신호를 수신한 후 자기 점검 결과를 얻으며, 자기 점검 대기 광전자 컴퓨팅 유닛이 정상인지 아닌지를 판단하는 것을 특징으로 하는 광전자 컴퓨팅 모델의 디지털 라직 제어방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811398206.9A CN111208865B (zh) | 2018-11-22 | 2018-11-22 | 光电计算单元、光电计算阵列及光电计算方法 |
| CN201811398206.9 | 2018-11-22 | ||
| PCT/CN2019/111513 WO2020103615A1 (zh) | 2018-11-22 | 2019-10-16 | 光电计算单元、光电计算阵列及光电计算方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210062682A true KR20210062682A (ko) | 2021-05-31 |
| KR102608628B1 KR102608628B1 (ko) | 2023-11-30 |
Family
ID=70773658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020217012261A KR102608628B1 (ko) | 2018-11-22 | 2019-10-16 | 광전자 컴퓨팅 유닛, 광전자 컴퓨팅 어레이 및 광전자 컴퓨팅 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20210382516A1 (ko) |
| EP (1) | EP3839694A4 (ko) |
| JP (1) | JP7224065B2 (ko) |
| KR (1) | KR102608628B1 (ko) |
| CN (1) | CN111208865B (ko) |
| TW (1) | TWI750541B (ko) |
| WO (1) | WO2020103615A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230140685A (ko) | 2022-03-30 | 2023-10-10 | 광주과학기술원 | 무전원 다기능성 광전 변환 논리소자, 이의 제조방법 및 이의 동작방법 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109960310B (zh) * | 2019-04-02 | 2023-05-02 | 南京威派视半导体技术有限公司 | 一种光电计算单元 |
| CN111723337B (zh) * | 2020-06-16 | 2023-02-07 | 上海交通大学 | 用于神经网络训练的光子张量核集成电路架构及其神经网络训练方法 |
| CN112929016B (zh) * | 2021-01-28 | 2024-02-20 | 北京科技大学 | 一种垂直结构的光电逻辑开关 |
| CN112836816B (zh) * | 2021-02-04 | 2024-02-09 | 南京大学 | 一种适用于光电存算一体处理单元串扰的训练方法 |
| CN113363271B (zh) * | 2021-05-31 | 2023-12-22 | 武汉新芯集成电路制造有限公司 | 感光阵列及成像设备 |
| CN113220268B (zh) * | 2021-06-11 | 2022-08-02 | 上海交通大学 | 光电混合乘累加计算结构 |
| CN114626011B (zh) * | 2022-05-12 | 2022-08-09 | 飞诺门阵(北京)科技有限公司 | 光子计算神经网络运算加速方法、装置、设备及存储介质 |
| CN116094882B (zh) * | 2022-11-07 | 2023-09-22 | 南京大学 | 基于模拟存内计算的调制、解调方法及系统 |
| CN115983337A (zh) * | 2022-12-14 | 2023-04-18 | 北京登临科技有限公司 | 卷积计算单元、ai运算阵列及相关设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0490015A (ja) * | 1990-08-02 | 1992-03-24 | Mitsubishi Electric Corp | 光ニューロコンピュータ |
| CN107180844A (zh) * | 2017-06-26 | 2017-09-19 | 南京大学 | 一种复合介质栅电容耦合变增益光敏探测器及其工作方法 |
| CN107658321A (zh) * | 2016-07-25 | 2018-02-02 | 南京大学 | 基于复合介质栅的双器件光敏探测单元、探测器及其方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5130563A (en) * | 1989-11-30 | 1992-07-14 | Washington Research Foundation | Optoelectronic sensory neural network |
| US5321639A (en) * | 1992-03-02 | 1994-06-14 | Regents Of The University Of California | Dual-scale topology optoelectronic matrix algebraic processing system |
| AU2779195A (en) * | 1994-06-28 | 1996-01-25 | Matthias Budil | Holographic neurochip |
| US7113967B2 (en) * | 2001-05-29 | 2006-09-26 | Magiq Technologies, Inc | Efficient quantum computing operations |
| JP4290652B2 (ja) * | 2002-11-05 | 2009-07-08 | ライトフリート コーポレイション | 光学的ファンアウト・ブロードキャスト接続 |
| CN100510836C (zh) * | 2007-05-11 | 2009-07-08 | 中国科学院光电技术研究所 | 用于自适应光学系统波前控制运算的脉动阵列处理电路 |
| CN101527010B (zh) * | 2008-03-06 | 2011-12-07 | 上海理工大学 | 人工神经网络算法的硬件实现方法及其系统 |
| US8316073B1 (en) * | 2009-10-01 | 2012-11-20 | Lockheed Martin Corporation | Optical processor |
| CN102938409B (zh) * | 2012-11-07 | 2015-09-23 | 南京大学 | 基于复合介质栅mosfet的双晶体管光敏探测器及其信号读取办法 |
| ES2864149T3 (es) * | 2014-03-06 | 2021-10-13 | Progress Inc | Red neuronal y método de entrenamiento de red neuronal |
| WO2017210550A1 (en) * | 2016-06-02 | 2017-12-07 | Massachusetts Institute Of Technology | Apparatus and methods for optical neural network |
| US10338630B2 (en) * | 2017-04-03 | 2019-07-02 | International Business Machines Corporation | Optical computing system |
| CN110275569B (zh) * | 2019-05-25 | 2023-05-02 | 南京惟心光电系统有限公司 | 光电计算单元工作状态的控制方法 |
| CN110276046B (zh) * | 2019-05-25 | 2023-06-13 | 南京惟心光电系统有限公司 | 一种光电计算单元的控制方法 |
-
2018
- 2018-11-22 CN CN201811398206.9A patent/CN111208865B/zh active Active
-
2019
- 2019-10-16 EP EP19887726.8A patent/EP3839694A4/en active Pending
- 2019-10-16 US US17/278,567 patent/US20210382516A1/en active Pending
- 2019-10-16 KR KR1020217012261A patent/KR102608628B1/ko active IP Right Grant
- 2019-10-16 JP JP2021540360A patent/JP7224065B2/ja active Active
- 2019-10-16 WO PCT/CN2019/111513 patent/WO2020103615A1/zh unknown
- 2019-11-22 TW TW108142659A patent/TWI750541B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0490015A (ja) * | 1990-08-02 | 1992-03-24 | Mitsubishi Electric Corp | 光ニューロコンピュータ |
| CN107658321A (zh) * | 2016-07-25 | 2018-02-02 | 南京大学 | 基于复合介质栅的双器件光敏探测单元、探测器及其方法 |
| CN107180844A (zh) * | 2017-06-26 | 2017-09-19 | 南京大学 | 一种复合介质栅电容耦合变增益光敏探测器及其工作方法 |
Non-Patent Citations (1)
| Title |
|---|
| WILLIAM HERRINGTON 외 3명. Design, fabrication, and testing of zone-plate interconnects for a compact optoelectronic integrated neural coprocessor. 2017년 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230140685A (ko) | 2022-03-30 | 2023-10-10 | 광주과학기술원 | 무전원 다기능성 광전 변환 논리소자, 이의 제조방법 및 이의 동작방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111208865B (zh) | 2021-10-08 |
| WO2020103615A1 (zh) | 2020-05-28 |
| EP3839694A4 (en) | 2021-10-27 |
| KR102608628B1 (ko) | 2023-11-30 |
| EP3839694A1 (en) | 2021-06-23 |
| CN111208865A (zh) | 2020-05-29 |
| JP2022500806A (ja) | 2022-01-04 |
| JP7224065B2 (ja) | 2023-02-17 |
| TWI750541B (zh) | 2021-12-21 |
| TW202020599A (zh) | 2020-06-01 |
| US20210382516A1 (en) | 2021-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20210062682A (ko) | 광전자 컴퓨팅 유닛, 광전자 컴퓨팅 어레이 및 광전자 컴퓨팅 방법 | |
| CN206401341U (zh) | 感测设备 | |
| JP5635938B2 (ja) | 固体撮像装置 | |
| CN104581166B (zh) | 一种基于多通道采集影像的压缩成像系统及方法 | |
| CN110009102B (zh) | 一种基于光电计算阵列的深度残差网络的加速方法 | |
| CN110244817B (zh) | 一种基于光电计算阵列的偏微分方程求解器及其方法 | |
| CN110263296B (zh) | 一种基于光电计算阵列的矩阵向量乘法器及其运算方法 | |
| Yonggang et al. | FPGA based electronics for PET detector modules with neural network position estimators | |
| CN108965752A (zh) | 基于小像元尺寸探测器的虚拟大满阱tdi cmos成像系统 | |
| CN110263295B (zh) | 一种基于光电计算阵列的矩阵向量乘法器的运算优化方法 | |
| CN112234074A (zh) | 一种图像传感器 | |
| CN107765291A (zh) | X射线探测器的信号读出装置和方法 | |
| CN110276046B (zh) | 一种光电计算单元的控制方法 | |
| CN109993283B (zh) | 基于光电计算阵列的深度卷积生成式对抗网络的加速方法 | |
| CN110275569B (zh) | 光电计算单元工作状态的控制方法 | |
| JP2011205085A (ja) | 撮像素子 | |
| KR20220044503A (ko) | 시스템 | |
| CN110276048B (zh) | 一种矩阵向量乘阵列的控制方法 | |
| Schuster | Numerical simulation of the modulation transfer function (MTF) in infrared focal plane arrays: Simulation methodology and MTF optimization | |
| CN110263297B (zh) | 一种矩阵向量乘法器工作状态的控制方法 | |
| CN110262774B (zh) | 一种光电乘法器的计算方法 | |
| CN110276047B (zh) | 一种利用光电计算阵列进行矩阵向量乘运算的方法 | |
| US20220155454A1 (en) | Analysis portion, time-of-flight imaging device and method | |
| CN110288078B (zh) | 一种针对GoogLeNet模型的加速器及其方法 | |
| CN106405607A (zh) | 一种切伦科夫单事件的探测方法与装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |