JP2022500806A - 光電計算ユニット、光電計算アレイ及び光電計算方法 - Google Patents

Abstract

光電計算ユニット、光電計算アレイ及び光電計算方法が提供される。前記光電計算ユニットは半導体多機能領域構成を含み、前記半導体多機能領域構成は、少なくとも１つのキャリア制御領域、少なくとも１つのカップリング領域、及び少なくとも１つの光生成キャリアの収集領域と読出領域を含む。

Description

関連文献の相互参照
本願は、２０１８年１１月２２日に提出された中国特許出願第２０１８１１３９８２０６．９号の優先権を主張し、上記の中国特許出願に開示される内容は、本願の一部として完全に引用される。

本発明は、光電計算ユニット、光電計算アレイ及び光電計算方法に関する。具体的には、本発明は、計算分野と半導体素子分野との技術を組み合わせ、本発明の技術的解決策は、独立してまたは現在の電子計算技術に組み合わせて演算することができる。

現在の電子計算機は、原理上、半導体材料の特性に基づいて、特定の電気的な信号に対する伝達、加減および位相反転等を、統合して集積し、極めて複雑な演算を完成できる。この計算は、事実上、現代文明の重要な基礎となっている。

伝統的な計算機の多くは、ノイマン型（ｖｏｎ Ｎｅｕｍａｎｎ ａｒｃｈｉｔｅｃｔｕｒｅ）を利用しているが、ノイマン型において、記憶ユニットと演算ユニットが分離されているので、ニューラルネットワーク算法を代表とする算法を処理するとき、ネットワークの重みは繰り返して呼び出され、記憶ユニットと演算ユニットとの分離によって、データを伝送するとき、エネルギーを大量に消耗し、演算速度に影響を与える。それとともに、ニューラルネットワーク算法、ＣＴ算法を代表とする算法において、大量の演算マトリックスベクトル乗算が必要となる。伝統的な乗算器は、規模上、万以上のトランジスターを必要となるので、伝統的な計算が上記算法を処理する時のエネルギー効率比と集積度に影響を与える。

この限定を解消するために、記憶・演算一体部品が提案される。典型的な記憶・演算一体部品は、主にＲＲＡＭ（登録商標）（メモリスタ）とＦＬＡＳＨ（登録商標）（フラッシュ）という２種類である。ＲＲＡＭ（登録商標）は、電源遮断後、長期間にその電気入力端からの入力量に影響される抵抗値を保存できるが、ＲＲＡＭ（登録商標）は標準ＣＭＯＳプロセス製造をサポートしないことは、その部品の良品率と均一性が保証されなく、記憶・演算一体部品を大量に用いてネットワークを組み立てて加速するニューラルネットワーク算法にとって、受けられないことである。ＦＬＡＳＨ（登録商標）を用いて記憶・演算一体部品とすれば、単一の浮遊ゲートは１ビットを超えるデータを記憶しなければならなく、即ち、多値記憶であり、消去とプログラミングの２種類方式を用いて閾値を変更する伝統的なＦＬＡＳＨ（登録商標）にとって難題となる。

さらに、既知の光演算方法は、多くて光の伝達法則によって光と光学部品の相互作用の純粋光演算である。

本発明の一方態様によれば、半導体材料の光電性能を用いて、外界からの入力光信号で半導体材料に伝送される電気的な信号を変調し、加算器、乗算器及び高級演算を実現する光電計算装置が提供される。さらに、本装置は高精度の記憶・演算一体機能を実現でき、単一の部品により光入力端の光信号を記憶して光遮断後に長期間保存できる。

本発明の他方態様によれば、半導体材料の光電性能を用いて、入力光信号で半導体材料に伝送される電気的な信号を変調し、加算器、乗算器等の基本演算の新たなメカニズムを実現する光電計算方法が提供される。

本発明は半導体材料の光電性能を用いて、光電計算部品を設計し、前記光電計算部品からなる様々な加算器、乗算器と算法加速器、及び対応する光電演算方法を開示した。これによって、本発明は半導体材料の光電特性、及び伝統的な光学分野でよく使用される技術の計算分野での拡張応用を使用し、新規な光電計算部品および光電計算方法を提供した。本発明によれば、高精度の記憶・演算一体機能を実現でき、単一の部品が光入力端の光信号を記憶でき、光遮断後に長期間に保存できる。さらに、単一の部品が乗算演算を完成でき、ニューラルネットワーク算法を代表とする「記憶パラメータ」の算法に適応する。

本発明の他の特徴および利点は、後続の明細書で説明され、部分的に明細書によって明らかになり、または本発明を実施することによって理解される。本発明の目的および他の利点は、明細書、特許請求の範囲および図面において特に指摘された構造によって実現および取得され得る。
図面は、本発明をよく理解するように提供されるものであり、明細書の一部となり、本発明の実施形態とともに本発明を説明するために使用され、本発明を限定するものではない。

本発明による光電計算ユニットの多機能領域の基本構成を示す図である。 本発明第１の実施例による光電計算ユニットの正面図である。 本発明における第１の実施例による光電計算ユニットの立体模式図である。 本発明における第１の実施例による光電計算ユニットの多機能領域の配置図である。 本発明における第１の実施例による光電計算ユニットの電気的なモデルである。 本発明における第２の実施例による光電計算ユニットの正面図である。 本発明における第２の実施例による光電計算ユニットの３Ｄ模式図である。 本発明における第２の実施例による光電計算ユニットの多機能領域の配置図である。 本発明における第３の実施例による光電計算ユニットの正面図である。 本発明における第３の実施例による光電計算ユニット３Ｄの模式図である。 本発明における第３の実施例による光電計算ユニットの多機能領域の配置図である。 本発明における第３の実施例による光電計算ユニットの電気的なモデルである。 本発明における第４の実施例による光電計算ユニットの構成模式図である。 本発明における第４の実施例による前記光電計算ユニットの多機能領域の構成模式図である。 本発明による直接投影解決策を示す模式図である。 本発明による発光ユニットと光電計算ユニットとが集積した模式図である。 本発明によるレンズ光入力解決策の模式図である。 本発明によるファイバテーパ光入力解決策の模式図である。 本発明による漏斗状ファイバテーパ解決策の模式図である。 本発明による光電計算ユニットを用いるマルチマスタゲート構成の例を示す構成図である。 本発明による光電計算ユニットを用いるマルチマスタゲート構成の例を示す構成図である。 本発明による光電計算ユニットを用いるマルチマスタゲート構成の例を示す構成図である。 本発明による加算器の例を示す図である。 本発明による乗算器の例を示す図である。 本発明による乗算器の例を示す図である。 本発明による乗算器の例を示す図である。 本発明によるベクトル加算器の例を示す図である。 本発明による長ビット乗算器（ｈｉｇｈ ｂｉｔ ｗｉｄｅ ｍｕｌｔｉｐｌｉｅｒ）の例を示す図である。 本発明によるシリアルマトリックスベクトル乗算器の模式図である。 本発明によるパラレルマトリックスベクトル乗算器が計算する模式図である。 本発明によるパラレルマトリックスベクトル乗算器の模式図である。 本発明による畳み込み演算の模式図である。 本発明による畳み込み演算ユニットアレイの模式図であり、３×３の畳み込みカーネルに対するものである。 本発明によるＡＬＥＸｎｅｔネットワークの模式図である。 本発明によるＲＥＬＵ関数画像の模式図である。 本発明によるＸ線の撮影方式およびＣＴの撮影方式の模式図である。 本発明によるＣＴ算法の模式図であり、ｉ本目の射線はｊ個目のピクセルを通過する。 本発明によるＣＴ算法の模式図である。 本発明によるシリアルＣＴ算法加速器アレイの模式図である。 本発明によるデジタル制御ロジックの模式図である。 本発明の第１の実施例による光電計算ユニットの光応答曲線である。 本発明によるアナログ用の類ＡｌｅｘＮｅｔネットワークの模式図である。

本発明の実施形態の目的、技術的解決策、および利点をより明らかにするために、本発明による実施形態が、図面を参照して以下で詳細に説明される。明細書と図面において、基本的に同一なステップと要素は同一な符号で示し、これらのステップおよび要素の繰り返しの説明は省略する。
説明した実施形態は、本発明の実施形態の一部にすぎず、本発明のすべての実施形態ではないことを理解されたい。本発明に記載された実施形態に基づいて、創造的な努力をしなく当業者によって得られた他のすべての実施形態は、本発明の保護範囲に含まれるべきである。さらに、説明をより明確かつ簡潔にするために、当技術分野で周知の機能および構成の詳細な説明は省略される。

図１は本発明による光電計算ユニットの多機能領域の基本構成の模式図である。本発明による光電計算ユニットは、半導体多機能領域構成を含み、前記半導体多機能領域構成は、キャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含み、この多機能領域は多層構成でよく、様々な空間の配置と変換により同様な光電作用と制御を実現する任意層または領域の構成でもよい。以下、図面を参照しながら本発明による光電計算ユニットの４つの実施例を詳細に説明する。

光電演算ユニット解決策
第１の実施例
図２乃至図５を参照し、本発明の第１の実施例の光電計算ユニットを説明する。
図２と図３の光電計算ユニットの正面図と立体図に示すように、前記光生成キャリアの収集領域と読出領域とするＰ型半導体基板が存在し、左側の収集領域と右側の読出領域に区切る。前記左側の収集領域は、基板に電圧範囲が負圧であるパルスを印加し、または制御ゲートに電圧範囲が正圧であるパルスを印加し、収集領域の基板に光電子を収集するための空乏層を生成させ、光入力端の入力量として、収集された光電子の数を右側の読出領域により読み出す。前記右側の読出領域は、シャロートレンチアイソレーションと、Ｎ型ドレイン端子と、Ｎ型ソース端子とを含む。前記シャロートレンチアイソレーションは、半導体基板中部の収集領域と読出領域との中間に位置し、前記シャロートレンチアイソレーションは、エッチングによって二酸化ケイ素を充填して形成され、収集領域および読出領域の電気的な信号を隔離する。前記Ｎ型ソース端子は、読出領域内において基層媒介層に隣接する一側に位置し、イオン注入法でドープして形成される。前記Ｎ型ドレイン端子は、半導体基板の基層媒介層において前記Ｎ型ソース端子に対向する他側に位置し、同様に、イオン注入法でドープして形成される。読出時、制御ゲートに正電圧を印加し、Ｎ型ソース端子と収集領域Ｎ型ドレイン端子との間に導電チャネルを形成させ、Ｎ型ソース端子とＮ型ドレイン端子との間にバイアスパルス電圧を印加し、導電チャネル内の電子を加速させてソース・ドレイン間の電流を形成させる。前記ソース・ドレイン間チャネル内に電流のキャリアが形成され、制御ゲート電圧、ソース・ドレイン間電圧および収集領域で収集された光電子の数の共通に作用を受け、光入力量と電気入力量の共通に作用後の電子は、電流の形態で出力し、制御ゲート電圧、ソース・ドレイン間電圧は部品の電気入力量となり、光電子の数は部品の光入力量となる。

また、前記カップリング領域とする電荷カップリング層が存在し、この電荷カップリング層によって、収集領域および読出領域を接続させ、収集領域の基板内において空乏領域が光電子を収集してから、収集領域の基板の表面電位が収集された光電子の数に影響される。電荷カップリング層により接続されることで、読出領域の半導体基板の表面電位は収集領域の半導体基板の表面電位からの影響を受け、読出領域のソース・ドレイン間における電流大きさに影響を与え、読出領域のソース・ドレイン間における電流を判断することによって収集領域で収集された光電子の数を読み出す。

また、前記キャリア制御領域とする制御ゲートが存在し、この制御ゲートにパルス電圧を印加し、Ｐ型半導体基板の読出領域に光電子を励起するための空乏領域を生成させ、同時に、電気入力端として、いずれかの演算量を入力する。

また、前記Ｐ型半導体基板と前記電荷カップリング層との間に隔離するための基層媒介層が介在する。前記電荷カップリング層と前記制御ゲートとの間に隔離する最上層媒介層が介在する。

さらに、図４に示す光電計算ユニットの多機能領域の配置図を参照する。光電計算ユニットは、前記キャリア制御領域とする制御ゲートと、前記カップリング領域とする電荷カップリング層と、前記光生成キャリアの収集領域と読出領域とするＰ型基板とを含み、隔離するための基層媒介層は、前記Ｐ型半導体基板と前記電荷カップリング層との間に設置され、隔離するための最上層媒介層は、電荷カップリング層と前記制御ゲートとの間に設置されている。

本願で言及される左側、右側、上側、および下側は、図に示される視野角で観察される相対位置が視野角によって変化することを表すだけであり、特定の構造の制限として理解されるべきではないことを理解されたい。

また、図５は本発明の第１の実施例による光電計算ユニットの電気的なモデルである。図５に示す電気的なモデルを参照しながらこの光電計算ユニットの原理を詳細に説明する。
図５に示すように、左側の収集領域は電気容量が

のＭＯＳキャパシタに相当し、右側の読出領域は標準の浮遊ゲートＭＯＳＦＥＴに相当する。設計時、キャパシタＣ２はＣ１より格段に小さいため、部品動作時、読出領域が感光領域に対する影響は無視する。

ＭＯＳ−キャパシタＳｉにおける電位は下記のポアソン方程式により取得される。

ただし、ε_ＳＩはケイ素の誘電率である、ρはＰ型基板の電荷密度である。
キャリア収集領域および読出領域とするＰ基板に負パルスを印加し、またはキャリア制御領域とする制御ゲートに正のパルスを印加する時、基板は空乏状態になり、光入力信号とする光子を収集して光電子を生成させ、空乏領域にとってρ＝ｑＮ_Ａとなり、ただし、Ｎ_Ａはドープ濃度である。

上記ポアソン方程式を解けば、下記を取得できる。

ただし、ｘ方向は基層媒介層に直交して下に向く方向であり、ｘ_ｄは空乏領域深度であり、ｑは電子電荷量であり、Ｖは深度がｘの電位である。ＭＯＳにとって、Ｐ型基板の表面電位Ｖ_ｓはｘ＝０時電位Ｖの値である。

このため、下記を取得できる。

この式を解けば、下記を取得できる。

ただし、Ｅ_Ｓは表面電界強度であり、仮に基板電圧を０Ｖにすれば、感光プロセスの制御ゲート電位は下記である。

ただし、Ｖ_Ｇは制御ゲート電位であり、上記式を解けば空乏領域深度ｘ_ｄは下記となる。

光子は部品に入射すると、空乏領域内に光電子を生成させてゲート電界の作用下で収集領域チャネル内に収集され、制御ゲート上の合計電荷量は、

となり、Ｑは信号電荷量（ｅ−／ｃｍ^２）である。この信号電荷は制御ゲートとＰ型基板との間の電界の作用で、収集領域に収集され、かつ半導体基板におけるキャリアの再結合は一定の時間が必要となり、空乏領域において熱励起キャリアの存在に加え、このため、この信号電荷は光遮断後、長期間内に演算ユニットに記憶され、記憶・演算一体機能を実現する。

この時、下記となる。

ただし、Ｖ_Ｑは信号電荷が生成された電位合計である。

上記式によれば、信号電荷量Ｑの増大に従い、ｘ_ｄが減少し、Ｑの値によりＶ_Ｑ＝０となるとき、ｘ_ｄは０となり、この時、表面電位がＶ_ｓ＝０となり、チャネル電位が変化しなく、この時、部品はフルウェルとなる。

右側の読出領域浮遊ゲートＭＯＳＦＥＴにとって、そのチャネル電流Ｉ_ｄは下記で示される。

ただし、ＷとＬはそれぞれゲートの幅とゲートの長さであり、Ｖ_ＤＳはソース・ドレイン間電圧であり、Ｖ^ＦＧは電荷カップリング層電位であり、その大きさが制御ゲート電位Ｖ_ＧとＰ型基板の表面電位Ｖ_ｓの影響を受け、下記で示される。

Ｐ型基板ドープ濃度が低い時（２Ｅ１５立方センチメートル当たり）、空乏領域の分圧はキャパシタＣ_１とＣ_３の分圧よりずっと大きいので、式（１−６）は下記のように簡略化される。

式（１−１１）を（１−３）に入れ、Ｐ型基板の表面電位Ｖ_Ｓが制御ゲート電位Ｖ_Ｇと信号電荷が生成された電位合計Ｖ_Ｑに略等しいことを取得する。即ち、

式（１−１２）、式（１−８）を式（１−１０）に入れて、さらに式（１−９）に入れ、下記を取得する。

入射光子数Ｘ_{ｐｈｏｔｏｎ}で信号電荷Ｑの大きさを示す。

ただし、ｔは露光時間であり、Ｘ_{ｐｈｏｔｏｎ}は単位時間に入射された光子の数であり、ηは部品量子効率である。
これで、部品が乗算器として動作する表現式を取得する。

式（１−１５）から見れば、出力量とする読出領域のソース・ドレイン電流Ｉ_ｄは光入力量とするＸ_{ｐｈｏｔｏｎ}、電気入力量とするＶ_ＧとＶ_ＤＳ作用を同時に受け、生まれつきの乗算と加算の演算関係を含み、このような作用関係により、本発明は様々な機能の演算装置を実現できる。

前記光電計算ユニットの基本構成は１つのみの出力端を含むが、右側の読出領域のＭＯＳＦＥＴをそれぞれ独立のソース・ドレインを有し、各項目の部品パラメータが同一な並列された複数の小さいＭＯＳＦＥＴに分割すると、出力端の数を拡張でき、前記複数の小さいＭＯＳＦＥＴに同一なＶ_ＤＳを与えると、光電計算ユニットの複数チャネルの同一な出力量を取得できる。上記第１の実施例に基づく光電計算ユニットを後に説明する。

第２の実施例
図６乃至図８を参照し、本発明の第２の実施例による光電計算ユニットを説明する。
図６と図７の光電計算ユニットの正面図と立体図に示すように、光生成キャリアの収集領域と読出領域とするＮ型半導体基板が存在し、左側の収集領域と右側の読出領域に区切る。前記左側の収集領域は基板に電圧範囲が正圧であるパルスを印加し、または制御ゲートに電圧範囲が負圧であるパルスを印加し、収集領域の基板に光正孔（Ｅｌｅｃｔｒｏｎ ｈｏｌｅ）を収集するための空乏層を生成させ、収集された光正孔の電荷量を右側の読出領域により読み出す。前記右側の読出領域は、シャロートレンチアイソレーションと、Ｐ型ドレイン端子と、Ｐ型ソース端子とを含む。前記シャロートレンチアイソレーションは、半導体基板中部の収集領域と読出領域との中間に位置し、前記シャロートレンチアイソレーションはエッチングによって二酸化ケイ素を充填して形成され、収集領域および読出領域の電気的な信号を隔離する。前記Ｐ型ソース端子は、読出領域内において基層媒介層に隣接する一側に位置し、イオン注入法でドープして形成される。前記Ｐ型ドレイン端子は、半導体基板の基層媒介層において前記Ｐ型ソース端子に対向する他側に位置し、同様に、イオン注入法でドープして形成される。読出時、制御ゲートに負のパルス電圧を印加し、Ｐ型ソース端子と収集領域Ｐ型ドレイン端子との間に導電チャネルを形成させ、Ｐ型ソース端子とＰ型ドレイン端子との間にバイアスパルス電圧を印加し、導電チャネル内の正孔を加速させてソース・ドレイン間の電流を形成させる。前記ソース・ドレイン間チャネル内に電流のキャリアが形成され、制御ゲート電圧、ソース・ドレイン間電圧および収集領域で収集された光正孔の数の共通に作用を受け、光入力量と電気入力量の共通に作用後のキャリアは、電流の形態で出力し、制御ゲート電圧、ソース・ドレイン間電圧は部品の電気入力量となり、光正孔の数は部品の光入力量となる。

また、前記カップリング領域とする電荷カップリング層が存在し、この電荷カップリング層によって、収集領域および読出領域を接続させ、収集領域の基板内において空乏領域が光正孔を収集してから、収集領域の基板の表面電位が収集された光正孔の数に影響される。電荷カップリング層により接続されることで、読出領域の半導体基板の表面電位は読出領域の半導体基板の表面電位からの影響を受け、読出領域のソース・ドレイン間における電流の大きさに影響を与え、読出領域のソース・ドレイン間における電流を判断することによって収集領域で収集された光正孔の数を読み出す。

また、キャリア（ｃａｒｒｉｅｒ）制御領域とする制御ゲートが存在し、この制御ゲートに負のパルス電圧を印加し、Ｎ型半導体基板の読出領域に光正孔を励起するための空乏領域を生成させ、同時に、電気入力端として、いずれかの演算量を入力する。

また、前記Ｎ型半導体基板と前記電荷カップリング層との間に隔離するための基層媒介層が介在する。前記電荷カップリング層と前記制御ゲートとの間に隔離する最上層媒介層が介在する。

さらに、図８に示す光電計算ユニットの多機能領域の配置図を参照する。光電計算ユニットは前記キャリア制御領域とする制御ゲートと、前記カップリング領域とする電荷カップリング層と、前記光生成キャリアの収集領域と読出領域とするＮ型基板と、前記Ｎ型半導体基板と前記電荷カップリング層との間に設置され、隔離するための基層媒介層と、電荷カップリング層と前記制御ゲートとの間に設置され、隔離するための最上層媒介層とを含む。

上記の本発明の第１の実施例に比べると相比、この第２の実施例の差異は、部品ユニットが使用したＰ型基板をＮ型に変更し、読出領域ＭＯＳＦＥＴのＮ型ソース端子とドレイン端子をＰ型に変更し、その他の構成はいずれも変更しないため、原理に基づく推定プロセスは第１の実施例に記載のプロセスに類似し、類似する部分について略する。

前の推定によって、式（１−７）から見れば、制御ゲートと基板との間の圧差が一定である場合、光子が入射する前、基板のドープ濃度が高いほど、空乏領域の深度が浅くなるが、浅すぎる空乏領域によって、演算部品が光入力を受信する時、受信す可能な最大光子数が少なく過ぎ、光入力端の入力可能範囲が小さくなり、演算ユニットの性能に影響を与える。さらに、関連理論によれば、高すぎる基板ドープ濃度によって、キャリアの熱励起が大きくなり、光入力端データの記憶・演算一体部品にて記憶時間に影響を与える。

半導体プロセスにおいて、ウェハが生まれつき低濃度のＰ型ドープであるため、Ｐ型基板部品を製造するとき、基板条件としてこのドープを直接使用できる。Ｎ型基板部品を製造するとき、イオン注入の方式でＮウエルを製造して、ＮウエルにＮ型基板部品を製造する必要がある。このため、Ｎ型基板部品に対し、Ｐ型基板部品は低い基板ドープを取得しやすいため、上記２種類の実施例において、第１の実施例に記載の解決策は第２の実施例の解決策に対しメリットがある。

第１の実施例と同様に、第２の実施例の光電計算ユニットの基本構成は１つのみの出力端を含むが、右側の読出領域のＭＯＳＦＥＴをそれぞれ独立のソース・ドレインを有し、各項目の部品パラメータが同一な並列された複数の小さいＭＯＳＦＥＴに分割すると、出力端の数を拡張でき、前記複数の小さいＭＯＳＦＥＴに同一なＶ_ＤＳを与えると、光電計算ユニットの複数チャネルの同一な出力量を取得できる。上記第２の実施例に基づく光電計算ユニットを後に説明する。

第３の実施例
図９乃至図１２を参照しながら本発明の第３の実施例による光電計算ユニットを説明する。
図９と図１０の光電計算ユニットの正面図と立体図に示すように、前記光生成キャリアの収集領域と読出領域とするＰ型半導体基板が存在し、感光と読出の動作を同時にサポートし、Ｎ型ドレイン端子およびＮ型ソース端子を含む。前記Ｎ型ソース端子は、読出領域内において基層媒介層に隣接する一側に位置し、イオン注入法でドープして形成される。前記Ｎ型ドレイン端子は、半導体基板の基層媒介層において前記Ｎ型ソース端子に対向する他側に位置し、同様に、イオン注入法でドープして形成される。感光時、前記Ｐ型半導体基板に電圧範囲が負圧のパルスを印加し、同時に、前記キャリア制御領域とする制御ゲートに電圧範囲が正圧のパルスを印加し、Ｐ型基板に光電子を収集する空乏層を生成させ、空乏領域内の電子が制御ゲートとＰ型基板両端との間の電界作用により加速され、十分高いエネルギーを取得し、Ｐ型基板と電荷カップリング層の間の基層媒介層バリアを通過し、電荷カップリング層に入って記憶される。電荷カップリング層における電荷数は、部品起動時の閾値に影響を与え、さらに、読出時のソース・ドレイン間における電流の大きさに影響を与える。読出時、制御ゲートにパルス電圧を印加し、Ｎ型ソース端子とＮ型ドレイン端子との間に導電チャネルを生成させ、Ｎ型ソース端子とＮ型ドレイン端子との間にパルス電圧を印加し、導電チャネル内の電子を加速させてソース・ドレインの間の電流を形成させる。前記ソース・ドレイン間の電流は制御ゲートパルス電圧、ソース・ドレイン間電圧および電荷カップリング層に記憶される電子数の共通に作用を受け、光入力量と電気入力量の共通に作用後の電子は、電流の形態で出力し、制御ゲート電圧、ソース・ドレイン間電圧は部品の電気入力量となり、電荷カップリング層に記憶される光電子の数は部品の光入力量となる。

また、前記カップリング領域とする電荷カップリング層が存在し、この電荷カップリング層によって、中に入れた光電子を記憶し、読出時に部品の閾値大きさを変更させ、読出領域のソース・ドレイン間における電流に影響を与え、これによって、読出領域のソース・ドレイン間における電流を判断することによって感光時生成されてかつ電荷カップリング層に入る光電子の数を読み出す。

また、前記キャリア制御領域とする制御ゲートが存在し、この制御ゲートにパルス電圧を印加し、Ｐ型半導体基板の読出領域に光電子を励起するための空乏領域を生成させ、同時に、電気入力端として、いずれかの演算量を入力する。

また、前記Ｐ型半導体基板と前記電荷カップリング層との間に隔離するための基層媒介層が介在する。前記電荷カップリング層と前記制御ゲートとの間に隔離する最上層媒介層が介在する。

さらに、図１１に示す光電計算ユニットの多機能領域の配置図を参照する。光電計算ユニットは前記キャリア制御領域とする制御ゲートと、前記カップリング領域とする電荷カップリング層と、前記光生成キャリアの収集領域と読出領域とするＰ型基板とを含み、隔離するための基層媒介層は、前記Ｐ型半導体基板と前記電荷カップリング層との間に設置され、隔離するための最上層媒介層は、前記電荷カップリング層と前記制御ゲートとの間に設置されている。

また、図１２は本発明の第３の実施例による光電計算ユニットの電気的なモデルである。図５に示す電気的なモデルを参照しながらこの光電計算ユニットの原理を詳細に説明する。

図１２に示すように、光電計算ユニットユニットの構成は浮遊ゲート部品におおよそ相当する。最上端のゲートは制御ゲートであり、中間の電荷カップリング層と完全に隔離し、電荷カップリング層は浮遊ゲート部品における浮遊ゲートに相当する。Ｃ_ＦＣ、Ｃ_Ｓ、Ｃ_Ｂ、Ｃ_Ｄはそれぞれ浮遊ゲート、制御ゲート、ソース端子、基板、ドレイン端子の間のキャパシタである。
浮遊ゲートには電荷が存在しない時、即ち

であると、下記を取得できる。

ただし、Ｖ_ＦＧは浮遊ゲートの電位であり、Ｖ_ＣＧは制御ゲートの電位であり、Ｖ_Ｓ、Ｖ_Ｄ、Ｖ_Ｂはそれぞれソース端子、ドレイン端子および基板の電位である。

浮遊ゲートの合計キャパシタＣ_Ｔを

とし、同時に、電極Ｊのカップリング係数∂_Ｊを

とし、電極Ｊは制御ゲートＧ、ドレイン端子Ｄ、ソース端子Ｓ、基板Ｂのうちのいずれか１つでよく、浮遊ゲートの電位Ｖ_ＦＧはカップリング係数で下記に示される。

ただし、Ｖ_ＧＳ、Ｖ_ＤＳはそれぞれゲート源電圧とソース・ドレイン電圧であり、α_Ｇ、α_Ｓ、α_Ｄ、α_Ｂは、それぞれゲート、ソース、ドレインおよび基板のカップリング係数である。浮遊ゲートの電位は制御ゲートに関わるだけでなく、ソース端子、ドレイン端子および基板の電位にも関わっている。ソースと基板とも接地すると、下記となる。

ただし、

浮遊ゲート部品、閾値電圧Ｖ_Ｔおよび伝導係数βは普通ＭＯＳ部品の式により推定される。

ただし、Ｖ_Ｔ ^ＦＧは部品が閾値に達する時の浮遊ゲート電位であり、Ｖ_Ｔ ^ＣＧは部品が閾値に達する時の制御ゲート電位であり、β^ＣＧは制御ゲートに対する伝導係数であり、β^ＦＧは浮遊ゲートに対する伝導係数である。
このため、線形領域

にとって、ドレイン端子電流Ｉ_ＤＳは下記となる。

浮遊ゲートに電荷が記憶される時、

であり、式（２−３）、（２−５）、（２−７）は下記となる。

式（２−９）から見れば、Ｖ_ＴはＱに直接関連し、同時に、この式によって、Ｖ_Ｔの変化ΔＶ_Ｔが下記に示される。

ただし、Ｖ_Ｔ０は浮遊ゲートに電荷が存在しない時の閾値である。図９、図１０に示す光電計算ユニットの制御ゲートにゲート圧パルスを印加し、基板に負のパルス電圧を印加した後、基板半導体に空乏層が形成される。光が入力した時、光入力量を代表する光子が半導体基板の空乏領域内に入射され、Ｓｉ半導体基板は光子を吸収して電子正孔対を励起する。光電子はゲート電圧の駆動によって加速してチャネルまでに移動し、十分高いエネルギーを取得し、エネルギーが十分高ければ、ゲート酸化電界の作用で電荷カップリング層に入り、電荷記憶を完成させる。電荷カップリング層に光電子が入った後、読出時、浮遊ゲートＭＯＳＦＥＴのドレイン端子電流と閾値電圧は変化する。

式（２−１１）から見れば、光電子が電荷カップリング層に入った後に引き起こした部品閾値電圧の変化は下記に示される。

ただし、ΔＶ_Ｔは閾値電圧の変化であり、Ｑ_ｅは単一の電子電荷量であり、Ｃ_ＣＧは制御ゲートから浮遊ゲートまでのキャパシタであり、Ｎ_ｅｌｅｃは記憶層における光電子の数である。この式によって、閾値電圧変化と光電荷量との線形関係を示す。

露光前後閾値電圧の変化量を測定することによって光電子記憶層における光電子の数を推定でき、式は下記である。

制御ゲートから浮遊ゲートまでのキャパシタＣ_ＣＧ表現式を上記式に入れ、下記を取得する。

Ｗ、Ｌはそれぞれ浮遊ゲート部品のゲートの幅とゲートの長さであり、Ｈは浮遊ゲート厚みであり、ｔ_ＩＰＤは前記部品ユニットにおいて浮遊ゲートとゲートとの間の厚みであり、ε_０は真空誘電率であり、ε_０ｘは相対誘電率である。

式（２−１０）から見れば、閾値電圧変化に対する線形領域ドレイン端子電流変化ΔＩ_ＤＳは下記に示す。

光電子の記憶数は線形領域ドレイン端子電流の変化を測定して取得できる
これによって、最終的な読出領域のドレイン・ソース電流Ｉ_ｄは下記である。

式（２−１５）から見れば、読出量とする読出領域ドレイン・ソース電流Ｉ_ｄは、同時に光入力量とするＮ、電気入力量とするＶ_ＧおよびＶ_ＤＳの作用を受け、生まれつきの乗算と加算の演算関係を含み、このような作用関係により、様々な機能を実現する演算装置を設計できる。

上記第１の実施例及び第２の実施例に比べて、第３の実施例の差異は、本解決策において、光入力量の部品ユニットにて記憶キャリア光電子は隔離した電荷カップリング層に記憶されるため、非常に長い保持時間を有し、最多１０年に達するが、上記第１の実施例及び第２の実施例に記載の解決策の光入力信号が秒レベルの時間しか維持できないため、記憶・演算一体部品としてより大きいメリットを有する。

上記第１の実施例及び第２の実施例と同様に、前記光電計算ユニットの基本構成は１つのみの出力端を含むが、電荷カップリング層の下の基板をそれぞれ独立のソース・ドレインを有し、各項目の部品パラメータが同一な並列された複数の小さいＭＯＳＦＥＴに分割すると、出力端の数を拡張でき、前記複数の小さいＭＯＳＦＥＴに同一なＶ_ＤＳを与えると、光電計算ユニットの複数チャネルの同一な出力量を取得できる。上記第２の実施例に基づく光電計算ユニットを後に説明する。

第４の実施例
図１３および図１４を参照しながら、本発明の第４の実施例による光電計算ユニットを説明する。

図１３に示すように、前記光生成キャリアの収集領域と読出領域とするフォトダイオードおよび読出トランジスタが存在し、フォトダイオードはイオンドープにより形成され、感光作用を担当する。前記フォトダイオードのＮ領域は、カップリング領域とする前記光電子カップリングリード線を介して、読出トランジスタの制御ゲートとリセットトランジスタのソース端子に接続され、読出電流の駆動電圧として、読出トランジスタのドレイン端子から正電圧パルスを印加する。露光前、リセットトランジスタをオンにし、リセットトランジスタのドレイン端子電圧がフォトダイオードに印加し、前記収集領域とするフォトダイオードを逆バイアス状態にし、空乏層を生成させる。露光時、リセットトランジスタをオフにし、前記フォトダイオードは、電気的に隔離され、光子がフォトダイオード空乏領域後に入射して光電子を生成させてダイオードに積み重ね、ダイオードのＮ領域および電気的にカップリング領域とする前記光電子カップリングリード線を介してＮ領域に接続される読出トランジスタ制御ゲートの電位は低下し、さらに読出トランジスタチャネル内の電子濃度に影響を与える。前記読出トランジスタは読出作用を担当し、そのドレイン端子に正のパルス電圧に印加し、ソース端子がアドレッシングトランジスタのドレイン端子に接続され、読出時、アドレッシングトランジスタをオンにし、読出トランジスタに電流が生成され、前記電流の大きさがリセットトランジスタのドレイン端子電圧、読出トランジスタのドレイン端子電圧および入射光子数の共同影響を受け、読出トランジスタチャネル内の電子が、光入力量と電気入力量により共通に作用された後の電子として、電流の形で出力され、リセットトランジスタのドレイン端子電圧、読出トランジスタのドレイン端子電圧は部品の電気入力量とし、電気入射光子数は部品の光入力量である。

また、カップリング領域とする光電子カップリングリード線が存在し、この光電子カップリングリード線によって、光生成キャリアの収集領域と読出領域において収集領域とするフォトダイオードと読出領域とする読出トランジスタを接続させ、フォトダイオードのＮ領域電位を読出トランジスタ制御ゲートに印加する。

また、キャリア制御領域とするリセットトランジスタが存在し、そのドレイン端子を介して正電圧が入力されてフォトダイオードに作用し、リセットトランジスタをオンにする時、前記正電圧がフォトダイオードに作用し、フォトダイオードに空乏領域を生成させて感光させ、同時に電気入力端とし、いずれかの演算量を入力してもよい。

また、前記アドレッシングトランジスタは、演算部品全体における出力量とする出力電流の出力を制御することに用いられる。

さらに、図１４に示す光電計算ユニットの多機能領域の配置図を参照する。光電計算ユニットは、前記キャリア制御領域とするリセットトランジスタと、前記カップリング領域とする光電子カップリングリード線と、前記光生成キャリアの収集領域と読出領域とするフォトダイオードおよび読出トランジスタと、前記光電計算ユニットをアレイに組み立てる時に行列アドレッシングに用いられるアドレッシングトランジスタとを含む。

また、図１３に示すように、リセットトランジスタのドレイン端子は電源に接続され、露光前、電源電圧Ｖ_ｄ１は、リセットトランジスタのゲートに高電圧を印加し、リセットトランジスタをオンにし、電源電圧Ｖ_ｄ１はフォトダイオードの負極に印加され、フォトダイオードの正極が接地し、この時に、フォトダイオード両端電圧Ｖ_ＰＤは下記である。

この時、フォトダイオード内に空乏領域が生成し、空乏領域の幅Ｗは下記である。

ただし、Ｋは前記ダイオードパラメータに関わる定数であり、Ｖ_ｂｉは内蔵電界であり、ｍ_ｊの値はダイオードの類型が階段接合またはバイアス接合であることにより決められる。

この時、リセットトランジスタをオフにし、フォトダイオードが電気的に隔離され、光入力量を示す光子がフォトダイオード空乏領域に入射し、空乏領域内に光電子を形成させ、単位時間内に生成された光電子の数Ｉ_ｐｈは下記である。

ただし、Ｒ_ｐｈはフォトダイオードの敏感度であり、Ｌ_０はその横断面積であり、Ａは光強度である。フォトダイオードが隔離されるため、光電子は空乏領域内に積み重ね、以下の常微分方程式となる。

ただし、Ｉ_ｄは逆バイアス電流であり、上記微分方程式を解けば、下記を取得する。

ｍ_ｊは定数である。フォトダイオード両端電圧は入射光子数の増加に従って低減し、フォトダイオードの通常パラメータを式に入れ、両端電圧は時間に従って曲線がよい線形度を有し、このため、上記式を下記に略する。

Ｘ_{ｐｈｏｔｏ}は光入力量の入射光子数を示し、Ｋは適合した直線傾きである。キャリア読出領域とする読出トランジスタおよびキャリア収集領域とするフォトダイオードは、カップリング領域とする光電子カップリングリード線を介して接続されるため、フォトダイオード両端電圧、即ち読出トランジスタ制御ゲート電圧を読み出す時、ＭＯＳＦＥＴ線形領域チャネル電流の式を下記に入れる。

ただし、Ｖ_Ｔ ^’は読出トランジスタ自体の閾値であり、Ｖ_ｄ２は読出トランジスタのドレイン・ソース間電圧であり、μはチャネル移動度であり、ＷとＬはそれぞれゲートの幅とゲートの長さである。

式（３−６）から見れば、読出量とする読出領域管ソース・ドレイン電流Ｉ_ｄは、光入力量のＸ_{ｐｈｏｔｏ}、電気入力量とするＶ_ｄ１およびＶ_ｄ２の作用を同時に受け、生まれつき乗算および加算の演算関係を含み、前記作用関係によって、様々な不同機能を実現する演算装置を設計できる。

第４の実施例に記載の光電演算部品ユニットは、上記また上記３種類の解決策に比べると、差異はユニット面積が大きいことにあり、１つのフォトダイオードと３つのＭＯＳＦＥＴにより実現され、集積度が低い。

他の３種類の解決策と同様に、前記光電計算ユニットの基本構成は１つのみの出力端を含むが、１つの読出トランジスタを複数のゲートがいずれも接続されて各項目の部品パラメータが同一な読出トランジスタに拡張し、同一数のアドレッシングトランジスタを組み合わせると、出力端の数を拡張できる。前記複数の読出トランジスタに同一なＶ_ＤＳを与えると、光電計算ユニットの複数チャネル同一な出力量を取得できる。上記第２の実施例に基づく光電計算ユニットを後に説明する。

また、前記光電計算ユニットに入射される光子は光学上、光電計算ユニットに対応する発光ユニットでよく、他の光源、例えば、自然光源または物体の景象でよい。以下、光入力の解決策を詳細に説明する。

光入力の解決策
本発明の一方態様によれば、発光ユニットアレイと光電計算ユニットアレイの結合解決策が提出される。１つまたは複数の発光ユニットおよび１つまたは複数の光電計算ユニットを含み、前記光電計算ユニットと発光ユニットは、光学的に一々対応し、アレイにおいて単一の光電計算ユニットに対する精確な光入力を実現し、例えば、前記発光ユニットアレイが高密度の小さいピクセルＬＥＤアレイにより実現されてもよい。具体的には、発光ユニットと計算ユニットは光学的に対応し、即ち、発光ユニットからの光は、この発光ユニットに対応する計算ユニットに精確に照射し、１つの発光ユニットと計算ユニットだけを使うと、この発光ユニットからの光を計算ユニットに照射させる必要がある。例えば１０×１０の発光ユニットからなる発光アレイと同一数の計算ユニットからなる計算アレイを使うと、この発光アレイにおける各発光ユニットからの光を具体的な計算要求により、対応する１つまたは複数の計算ユニットに精確に照射させる必要がある。このアレイが実現する計算機能はマトリックスベクトル乗算であると、各発光ユニットからの光を精確に各計算ユニットに照射させる必要があり、このような精確な光入力を実現するために、以下の４つの好適な実施例により実現される。

直接投影
発光ユニットと部品の一々対応を実現しようとするとき、一つの方法は、図１５に示すように、発光ユニットアレイを部品アレイ表面に直接密着させ、前記発光アレイは小ピクセルＬＥＤスクリーンを用いる。
理想的な発光ユニットが球面波を射出し、距離が十分に近いとき、発光ユニットからの光に見なされ、その真下部品の表面だけに伝達され、光源と部品の一々対応を実現する。

発光ユニットと結像ユニットの集積
本解決策はＳＯＩ技術に類似し、発光ユニットと光電計算ユニットの三次元集積を実現し、中間が酸化物を生成させて隔離すれば（ケイ素シートに生成）、アレイの集積度であっても、ＬＥＤから計算部品までの距離であっても、最適化され、図１６に示すように、光電計算ユニットは本発明の第１の実施例に記載の光電計算ユニットを使用してもよい。

レンズ光入力
発光アレイと計算アレイとの間にフォーカスを実現する機能の光学構造はレンズでよい。発光物体と結像チップとの位置の一々対応を実現するために、図１７に示すように、最もよく使われる解決策はレンズを使用し、発光ユニットと光電計算ユニットとの光学上の一々対応を実現する。

光ファイバー入力
発光アレイと計算アレイとの間にフォーカス機能を実現する光学構造は、ファイバテーパでよい。ファイバテーパは発光ユニットと光電計算ユニットとの一々対応を実現できる微小構成であり、その機能が光ファイバーに類似する。

光ファイバーは複数本の密集光線が排列した光ファイバーアレイに見なされ、図１８に示すように、ファイバテーパアレイを利用して発光ユニットと光電計算ユニットを接続させれば、発光ユニットと光電計算ユニットの一々対応を実現できる。

ファイバテーパの解決策は、直接投影とレンズ利用に対して明らかなメリットを有する。
１．伝達関数が高く、ファイバテーパが実現した一々対応は、光学混信を効果的に抑制できる。
２．集積度が高く、良品率が高く、最適化空間が大きい。

上記直接投影の解決策では、光電計算ユニットの集積度を向上させるために、単一の光電計算ユニットの寸法は、その他の標準を満たす前提にできるだけ小さくにし、ＬＥＤピクセルの寸法が現在、８ｕｍ左右にある。図１９に示すように、寸法がマッチングしない発光ユニットと光電計算ユニットの一々対応を実現するために、例えば、漏斗形のファイバテーパにより２つのユニットを接続させる。
このため、ファイバテーパの使用により、前記光電計算アレイは光入力の問題に対し、良好な解决解決策を取得できる。

発光ユニットの駆動解決策
発光ユニットの駆動はデジタル制御システムにおける光入力制御部分により制御される。

発光ユニットは駆動器からの恒常電流駆動を受け、光強度不変を保持し、発光時間を調整することによって異なる大きさの光入力量の入力を実現する。１つの計算ユニットと１つの発光ユニットのみが存在すると、光入力制御部分は光入力により計算ユニットに入力されるデータを発光ユニットの発光時間のパルス幅に変換させ、使用した計算ユニットの種類により、例えば、上記第１の実施例に記載の光電計算ユニットを使用すれば、光入力量が大きほど、駆動される発光ユニットの発光時間が短くなる。

計算アレイと発光アレイ
上記光電計算ユニットの実施例に記載されるように、単一の光電計算ユニットは加算または乗算の演算を実現でき、複数の光電計算ユニットをアレイに組み立て、光電計算ユニットに対応する上記の発光ユニットを同様にアレイに組み立てれば、１組または複数組の加算または乗算の演算を完成し、同時に、リード線の接続により、２つの光電計算ユニットの出力端を接続させ、出力電流を１本の電流に集積すれば、１回の加算を実現する。上記方法により、光電計算ユニットを具体的な算法要求により、リード線の接続と光電計算ユニットの配列方式を変更させ、特定演算を実現する計算アレイを製造できる。
かつ、光電計算ユニットと発光ユニットを配列してアレイを組み立て、マトリックスベクトル乗算の演算、平均プーリング演算のアレイ、および畳み込み演算のアレイ等を実現できる。

第１種類加算器
前記のように、本発明は様々な光電計算装置と光電計算方法の具体的な実施形態を提出し、発光ユニットと前記の光電計算ユニット（第１の実施例乃至第４の実施例）によって、２ビットの加数の加算演算を実現できる。
本発明による加算器の最大のメリットは、単一の光電計算ユニットと発光ユニットによれば２つの加数の加算演算を実現でき、集積度が高い。
この加算器の出力端の数は、使用した光電計算ユニットの出力端の数により決められ、例えば、２つの出力端を有する前記光電計算ユニットを使用すると、加算器も２つの出力端を有し、以下、詳細に説明する４種類の解決策では例として１つの出力端を有する光電計算ユニットを用いる。

解決策１：上記第１の実施例に基づく光電計算ユニット
本解決策１において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｘ_{ｐｈｏｔｏ}は光電計算ユニットに入射された有効光子数であり、Ｖ_Ｇは前記キャリア制御領域を示す制御ゲート上の電圧であり、ｔは露光時間であり、ηは量子効率、ｑは電子電荷量である。Ｘ_{ｐｈｏｔｏ}とＶ_Ｇは式において生まれつき加減の関係となるので、Ｘ_{ｐｈｏｔｏ}とＶ_Ｇに対する変調によって、前記両者関係を用いて加算演算を行う。
Ｘ_{ｐｈｏｔｏ}は光入力端の入力量を示し、１番目の加数である。Ｖ_Ｇは電気入力端の入力量を示し、２番目の加数である。同時に、キャリア収集領域および読出領域において、読出領域のドレイン・ソース間電圧Ｖ_ＤＳに定数値を与えると、キャリア収集領域および読出領域において、読出領域の出力電流Ｉ_ｄは加算演算の結果であり、（３−１−２）式に記載の計算の通りである。

ただし、ａ、ｂ、ｋおよびｃはいずれも定数である。

解決策２：上記第２の実施例に基づく光電計算ユニット
上記解決策１に比べると、上記第２の実施例による光電計算ユニットの解決策２の差異は、Ｐ基板部品をＮ基板部品に変換し、このため、前記キャリア制御領域とする制御ゲートに印加した電圧を正圧から負圧に変換し、前記キャリア収集領域および読出領域とするＮ型基板の露光時に印加した電圧を負圧から正圧に変換するが、制御ゲート電圧および入射光子数が依然としてペアとなる加減の関係であるため、光入力信号および電気入力信号に対して変調する時にやや変化すれば、依然として第１の実施例の解決策にほぼ同一な加算演算を実現できる。

解決策３：上記第３の実施例に基づく光電計算ユニット
上記第３の実施例に基づく光電計算ユニットの解決策３において、ソース・ドレイン出力電流は式を満たす。

ただし、Ｎ_ｅｌｅｃは前記カップリング領域とする電荷カップリング層に入る電子数であり、Ｖ_Ｇは前記キャリア制御領域とする制御ゲート上の電圧であり、Ｖ_Ｔ ^ＦＧは部品閾値である。Ｎ_ｅｌｅｃとＶ_Ｇは式で生まれつき加減の関係であるため、Ｎ_ｅｌｅｃとＶ_Ｇに対する変調により、前記両者関係で加算演算を行う。
Ｎ_ｅｌｅｃは光入力端の入力量を示し、１番目の加数である。Ｖ_Ｇは電気入力端の入力量を示し、２番目の加数である。同時に、キャリア収集領域および読出領域において、読出領域のドレイン・ソース間電圧Ｖ_ＤＳに定数値を与えると、キャリア収集領域および読出領域において、読出領域の出力電流Ｉ_Ｄは加算演算の結果であり、（３−３−２）式に記載の計算の通りである。

ただし、ａ、ｂ、ｋおよびｃはいずれも定数である。

解決策４：上記第４の実施例に基づく光電計算ユニット
上記第４の実施例による光電計算ユニットの解決策４において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｘ_{ｐｈｏｔｏ}は光電計算ユニットに入射された有効光子数であり、Ｖ_ｄ１は前記キャリア制御領域とするリセットトランジスタのドレイン端子電圧であり、Ｋは適合した直線傾きであり、Ｖ_ｄ２は読出トランジスタソース・ドレイン間電圧である。このため、Ｘ_{ｐｈｏｔｏ}とＶ_ｄ１は式で生まれつき加減の関係を有し、Ｘ_{ｐｈｏｔｏ}とＶ_ｄ１に対する変調により、前記の両者関係で加算演算を行う。
Ｘ_{ｐｈｏｔｏ}は光入力端の入力量を示し、１番目の加数である。Ｖ_ｄ１は電気入力端の入力量を示し、２番目の加数である。同時に、キャリア収集領域および読出領域において、読出領域の読出トランジスタのドレイン端子電圧Ｖ_ＤＳに定数値を与えると、キャリア収集領域および読出領域において、読出領域の出力電流Ｉ_ｄは加算演算の結果であり、（３−４−２）式に記載の計算の通りである。

ただし、ａ、ｂ、ｋおよびｃはいずれも定数である。

本解決策により加算演算を行い、伝統的な加算演算器に比べると、以下のメリットを有する。
１．集積度が高く、単一の光電計算ユニットが演算を実現できる。
２．光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がない。

第２種類加算器
前記のように、本発明は様々な光電計算装置と光電計算方法の具体的な解決策を提出し、１つの発光ユニットとマルチマスタ領域光電計算ユニットにより、少なくとも２桁の加数の加算演算を実現する。この加算器の最大のメリットは、単一光電計算ユニットによれば加算演算を実現でき、且つ入力した加数の数も２つに限られないが、プロセスのサポートが必要となり、特に、上記第１の実施例、第２の実施例、第３の実施例に記載の光電計算ユニットの解決策を利用する時、マルチマスタゲートパラメータは高い均一性を有する必要がある。

この加算器の出力端の数は、使用した光電計算ユニットの出力端の数により決められ、例えば、２つの出力端を有する上記光電計算ユニットを使用すると、加算器も２つの出力端を有し、以下、詳細に説明する４種類の解決策では例として１つの出力端を有する光電計算ユニットを用いる。

解決策１：上記第１の実施例に基づく光電計算ユニット
本解決策１において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｘ_{ｐｈｏｔｏ}は光電計算ユニットに入射された有効光子数であり、Ｖ_Ｇは前記キャリア制御領域を示す制御ゲート上の電圧であり、ｔは露光時間であり、ηは量子効率、ｑは電子電荷量である。制御ゲートをマルチゲート構成に変換すると、図２０に示すように、上記式は以下になる。

ただし、Ｖ_Ｇ１乃至Ｖ_Ｇｎはそれぞれｎ個の制御ゲート上の入力の電圧を示し、複数の電気入力端の電気入力量である。ｋ_１乃至ｋ_ｎはそれぞれｎ個の制御ゲート面積に関わるマルチゲート入力重みである。（４−１−２）から見れば、各制御ゲート上の電圧と光入力量Ｘ_{ｐｈｏｔｏ}は生まれつき加減の関係となるので、Ｘ_{ｐｈｏｔｏ}とＶ_Ｇ１乃至Ｖ_Ｇｎに対する変調により、前記関係を用いて加算演算を行う。
Ｘ_{ｐｈｏｔｏ}は光入力端の入力量を示し、１番目の加数である。Ｖ_Ｇ１乃至Ｖ_Ｇｎは電気入力端の複数の入力量を示し、第２乃至第ｎビット加数である。同時に、キャリア収集領域および読出領域において、読出領域のドレイン・ソース間電圧Ｖ_ＤＳに定数値を与えると、キャリア収集領域および読出領域において、読出領域の出力電流Ｉ_ｄは加算演算の結果であり、（３−１−２）式に記載の計算の通りである。

ただし、ａ、ｂ、ｋおよびｃはいずれも定数である。

解決策２：上記第２の実施例に基づく光電計算ユニット
解決策１に比べると、解決策２の最大の差異はＰ基板部品をＮ基板部品に変換し、このため、前記キャリア制御領域とするマルチゲート制御ゲートに印加した電圧を正圧から負圧に変換し、前記キャリア収集領域および読出領域とするＮ型基板の露光時に印加した電圧を負圧から正圧に変換するが、マルチゲートの複数の電圧および入射光子数が依然として加減の関係であるため、光入力信号および電気入力信号に対して変調する時にやや変化すれば、依然として解決策１にほぼ同一な複数の加数の加算演算を実現できる。

解決策３：上記第３の実施例に基づく光電計算ユニット
本解決策３において、前記キャリア制御領域を示す制御ゲートは、マルチゲート構成を利用すれば、図２１に示すように、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｖ_Ｇ１乃至Ｖ_Ｇｎはそれぞれｎ個の制御ゲート上の入力の電圧を示し、複数の電気入力端の電気入力量である。ｋ_１乃至ｋ_ｎはそれぞれｎ個の制御ゲート面積に関わるマルチゲート入力重みである。（４−２−１）から見れば、各制御ゲート上の電圧と光電子は前記カップリング領域を示す電荷カップリング層に入る電荷量Ｎが生まれつき加減の関係となるので、ＮとＶ_Ｇ１乃至Ｖ_Ｇｎに対する変調により、前記関係を用いて加算演算を行う。
Ｎは光入力端の入力量を示し、１番目の加数である。Ｖ_Ｇ１乃至Ｖ_Ｇｎは電気入力端の複数の入力量を示し、第２乃至第ｎビット加数である。同時に、キャリア収集領域および読出領域において、読出領域のドレイン・ソース間電圧Ｖ_ＤＳに定数値を与えると、キャリア収集領域および読出領域において、読出領域の出力電流Ｉ_Ｄは加算演算の結果であり、（４−３−２）式に記載の計算の通りである。

ただし、ａ、ｂ、ｋおよびｃはいずれも定数である。

解決策４：上記第４の実施例に基づく光電計算ユニット
本解決策４において、前記キャリア制御領域を示すリセットトランジスタはマルチリセットトランジスタ並列接続の方式を利用し、図２２に示すように、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｖ_ｄ１乃至Ｖ_ｄｎはそれぞれｎ個のリセットトランジスタのドレイン端子の電圧を示し、複数の電気入力端の電気入力量である。ｋ_１乃至ｋ_ｎはそれぞれｎ個のリセットトランジスタチャネル抵抗に関わるマルチゲート入力重みである。（４−４−１）式から見れば、各リセットトランジスタのドレイン端子の電圧と光入力量Ｘ_{ｐｈｏｔｏ}は生まれつき加減の関係となるので、Ｘ_{ｐｈｏｔｏ}とＶ_ｄ１乃至Ｖ_ｄｎに対する変調により、前記関係を用いて加算演算を行う。
Ｘ_{ｐｈｏｔｏ}は光入力端の入力量を示し、１番目の加数である。Ｖ_ｄ１乃至Ｖ_ｄｎは電気入力端の複数の入力量を示し、第２乃至第ｎビット加数である。同時に、キャリア収集領域および読出領域において、読出領域のドレイン・ソース間電圧Ｖ_ＤＳに定数値を与えると、キャリア収集領域および読出領域において、読出領域の出力電流Ｉ_Ｄは加算演算の結果であり、（４−４−２）式に記載の計算の通りである。

ただし、ａ、ｂ、ｋおよびｃはいずれも定数である。

本解決策により加算演算を行い、伝統的な加算演算器に比べると、以下のメリットを有する。
１．集積度が高く、単一の光電計算ユニットによれば複数の加数の加算演算を実現できる。
２．光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がない。

第３種類加算器
前記のように、本発明は、様々な光電計算装置と光電計算方法の具体的な解決策を提出し、少なくとも２つの発光ユニットおよび少なくとも２つの前記光電計算ユニットにより、少なくとも２桁の加数の加算演算を実現する。この加算器の解決策の最大のメリットは光入力の精度が高い特徴を利用し、１つの光電計算ユニットは１つのみの光信号の入力を負担し、電気的な信号が定数値のみを与え、計算均一性の向上に有利である。また、不変画像ノイズまたは部品均一性等の不変計算誤差が存在しても、電気入力端の定数値の変化により修正される。
この加算器の出力端の数は、使用した光電計算ユニットの出力端の数により決められ、例えば、２つの出力端を有する上記光電計算ユニットを使用すると、加算器も２つの出力端を有し、以下、例として１つの出力端を有する光電計算ユニットを用いる。

解決策１：上記第１の実施例に基づく光電計算ユニット
本解決策１において、２桁の加数の加算演算を例とし、２つの光電計算ユニットおよび発光ユニットを利用し、図２３に示すように、Ｖ符号が付くブロックユニットは本解決策１の光電計算ユニットを利用することを示す。

本解決策１において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｘ_{ｐｈｏｔｏｎ}は光電計算ユニットに入射された有効光子数であり、様々なパラメータが同一な２つのユニットの出力端を並列接続させ、出力電流を集約させ、２つの光電計算ユニットに異なる光入力量Ｘ_{ｐｈｏｔｏ}を与えるが、同一な電気入力端入力Ｖ_ＧとＶ_ＤＳを与えると、上記式を下記式に変更される。

ただし、Ｘ_{ｐｈｏｔｏ１}およびＸ_{ｐｈｏｔｏ２}はそれぞれ２つの出力端が並列接続されるユニットの光入力端の入力量である。（５−１−２）式から見れば、２つのユニット光入力端データは生まれつき加減の関係であるので、Ｘ_{ｐｈｏｔｏ１}およびＸ_{ｐｈｏｔｏ２}に対する変調により、前記関係を用いて加算演算を行う。
Ｘ_{ｐｈｏｔｏ１}およびＸ_{ｐｈｏｔｏ２}はそれぞれ光入力端の１番目のと２番目の加数である。同時に、２つのユニットの前記キャリア制御領域とする制御ゲートＶ_Ｇ、およびキャリア収集領域および読出領域における読出領域のドレイン・ソース間電圧Ｖ_ＤＳに定数値を与えると、集積後の合計出力電流Ｉ_Ｄ合計は、ＡＤ変換により、制御システムに送信した後、加算の結果を取得し、（５−１−３）式に記載の計算の通りである。

ただし、ａ、ｃおよびｋはいずれも定数である。加数が２より大きい加算演算をしようとすれば、並列接続される光電計算ユニットおよび対応する発光ユニットを増加すればよい。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等様々なロジック制御ユニットでもよい。

解決策２：上記第２の実施例に基づく光電計算ユニット
本解決策２において、上記解決策１に比べると、最大の差異はＰ基板部品をＮ基板部品に変換し、このため、前記キャリア制御領域とする制御ゲートに印加した電圧を正圧から負圧に変換し、前記キャリア収集領域および読出領域とするＮ型基板の露光時に印加した電圧を負圧から正圧に変換するが、並列接続される複数のユニットの光入力端データは依然として加減の関係であるので、光入力信号および電気入力定数値に対して変調する時にやや変化すれば、依然として解決策１にほぼ同一な複数の加数の加算演算を実現できる。

解決策３：上記第３の実施例に基づく光電計算ユニット
２桁の加数の加算演算を例とし、２つの光電計算ユニットおよび発光ユニットを利用し、図２３に示すように、Ｖ符号が付くブロックユニットは本解決策３の光電計算ユニットを利用することを示す。

本解決策３において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｎは前記カップリング領域とする電荷カップリング層に入る光電子である。様々なパラメータが同一な２つのユニットの出力端を並列接続させ、出力電流を集約させ、２つの光電計算ユニットに異なる光入力量Ｎを与えるが、同一な電気入力端入力Ｖ_ＧとＶ_ＤＳを与えると、上記式を下記式に変更される。

ただし、Ｎ_１およびＮ_２はそれぞれ２つの出力端が並列接続されるユニットの光入力端の入力量である。（５−３−２）から見れば、２つのユニット光入力端データは生まれつき加減の関係であるので、Ｎ_１およびＮ_２に対する変調により、前記関係を用いて加算演算を行う。
Ｎ_１およびＮ_２は、それぞれ光入力端の１番目のと２番目の加数である。同時に、２つのユニットの前記キャリア制御領域とする制御ゲートＶ_Ｇ、およびキャリア収集領域および読出領域における読出領域のドレイン・ソース間電圧Ｖ_ＤＳに定数値を与えると、集積後の合計出力電流Ｉ_Ｄ合計は、ＡＤ変換により、制御システムに送信した後、加算の結果を取得し、（５−３−３）式に記載の計算の通りである。

ただし、ａ、ｃおよびｋはいずれも定数である。加数が２より大きい加算演算をしようとすれば、並列接続される光電計算ユニットおよび対応する発光ユニットを増加すればよい。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等様々なロジック制御ユニットでもよい。

解決策４：上記第４の実施例に基づく光電計算ユニット
２桁の加数の加算演算を例とし、２つの光電計算ユニットおよび発光ユニットを利用し、図２３に示すように、Ｖ符号が付くブロックユニットは本解決策４の光電計算ユニットを利用することを示す。

本解決策４において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｘ_{ｐｈｏｔｏ}は前記キャリア収集領域および読出領域における読出領域とするフォトダイオードに収集される光電子である。様々なパラメータが同一な２つのユニットの出力端を並列接続させ、出力電流を集約させ、２つの光電計算ユニットに異なる光入力量Ｘ_{ｐｈｏｔｏ}を与えるが、同一な電気入力端入力Ｖ_ｄ１およびＶ_ｄ２を与えると、上記式を下記式に変更される。

Ｘ_{ｐｈｏｔｏ１}およびＸ_{ｐｈｏｔｏ２}はそれぞれ光入力端の１番目のと２番目の加数である。同時に、２つのユニットの前記キャリア制御領域とするリセットトランジスタのドレイン端子電圧Ｖ_ｄ１、およびキャリア収集領域および読出領域における読出領域の読出トランジスタのドレイン端子電圧Ｖ_ｄ２に定数値を与えると、集積後の合計出力電流Ｉ_Ｄ合計は、ＡＤ変換により、制御システムに送信した後、加算の結果を取得し、（５−４−３）式に記載の計算の通りである。

ただし、ａ、ｃおよびｋはいずれも定数である。加数が２より大きい加算演算をしようとすれば、並列接続される光電計算ユニットおよび対応する発光ユニットを増加すればよい。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等様々なロジック制御ユニットでもよい。

本解決策４により加算演算を行い、伝統的な加算演算器に比べると、以下のメリットを有する。
１．集積度が高く、２つの光電計算ユニットによれば、２桁の加数の加算演算を実現できる。
２．加数の数を自由に選択できる。
３．光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がない。

第１種類乗算器
本発明は様々な光電計算装置および光電計算方法の具体的な解決策を提供し、発光ユニットおよび上記実施例に記載の光電計算ユニットによって、２桁の乗数の乗算演算を実現できる。本乗算器の解決策の最大のメリットは集積度が高く、単一部品によれば乗算演算を実現できるが、ツーウエイ入力の乗算演算をサポートし、ツーウエイで入力を模擬し、計算精度が有限である。
この乗算器の出力端の数は、使用した光電計算ユニットの出力端の数により決められ、例えば、２つの出力端を有する上記実施例に記載の光電計算ユニットを使用すると、乗算器も２つの出力端を有し、以下、１つの出力端を用いる光電計算ユニットを用いる。

１）．上記光電計算ユニットによる第１の実施例の解決策
第１種類の解決策において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｘ_{ｐｈｏｔｏ}は光電計算ユニットに入射される有効光子数であり、Ｖ_ＤＳは前記キャリア収集領域および出力領域を示すＰ型基板のドレイン端子電圧である。両者は、式で生まれつき乗算の関係となるので、Ｘ_{ｐｈｏｔｏ}およびＶ_ＤＳに対する変調により、前記両者関係を用いて乗算演算を行う。
Ｘ_{ｐｈｏｔｏ}は光入力端の入力量を示し、１番目の乗数である。Ｖ_ＤＳは電気入力端の入力量を示し、２番目の乗数である。同時に、キャリア制御領域の制御ゲート電圧Ｖ_Ｇに定数値を与えると、キャリア収集領域および読出領域において、読出領域の出力電流Ｉ_Ｄは乗算演算の結果であり、（６−１−２）式に記載の計算の通りである。

ａ、ｂ、ｋはいずれも定数である。

２）．上記光電計算ユニットによる第２の実施例の解決策
第２種類の解決策は、第１種類解決策に比べると、最大の差異はＰ基板部品をＮ基板部品に変換し、このため、前記キャリア制御領域とする制御ゲートに印加した電圧を正圧から負圧に変換し、前記キャリア収集領域および読出領域とするＮ型基板の露光時に印加した電圧を負圧から正圧に変換するが、キャリア読出領域ドレイン端子電圧と入射光子数が依然として乗算の関係であるため、制御ゲート電圧とＮ型基板電圧を変化すれば、依然として第１種類の解決策にほぼ同一な乗算演算を実現できる。

３）．上記光電計算ユニットによる第３の実施例の解決策
第３種類の解決策において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｎ_ｅｌｅｃはカップリング領域とする電荷カップリング層に収集される光電子である。Ｖ_ＤＳは前記キャリア収集領域および読出領域を示すＰ型基板のドレイン端子電圧である。両者は、式で生まれつき乗算の関係となるので、Ｎ_ｅｌｅｃおよびＶ_ＤＳに対する変調により、前記両者関係を用いて乗算演算を行う。
Ｎ_ｅｌｅｃは光入力端の入力量を示し、１番目の乗数である。Ｖ_ＤＳは電気入力端の入力量を示し、２番目の乗数である。同時に、キャリア制御領域の制御ゲート電圧Ｖ_Ｇに定数値を与えると、キャリア収集領域および読出領域において、読出領域の出力電流Ｉ_Ｄは乗算演算の結果であり、（６−３−２）式に記載の計算の通りである。

ａ、ｂ、ｋはいずれも定数である。

４）．上記光電計算ユニットによる第４の実施例の解決策
第４種類の解決策において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｘ_{ｐｈｏｔｏ}は光電計算ユニットに入射される有効光子数であり、Ｖ_ｄ２は前記キャリア収集領域および読出領域を示す読出トランジスタのドレイン端子電圧である。両者は式で生まれつき乗算の関係となるので、Ｘ_{ｐｈｏｔｏ}およびＶ_ｄ２に対する変調により、前記両者関係を用いて乗算演算を行う。
Ｘ_{ｐｈｏｔｏ}は光入力端の入力量を示し、１番目の乗数である。Ｖ_ｄ２は電気入力端の入力量を示し、２番目の乗数である。同時に、キャリア制御領域のリセットトランジスタのドレイン端子電圧Ｖ_ｄ１に定数値を与えると、キャリア収集領域および読出領域において、読出領域の出力電流Ｉ_Ｄは乗算演算の結果であり、（６−４−３）式に記載の計算の通りである。

ａ、ｂ、ｋはいずれも定数である。

本解決策により乗算演算を行い、伝統的な乗算演算器に比べると、以下のメリットを有する。
１。集積度が高く、単一の光電計算ユニットによれば乗算演算を実現でき、伝統的な乗算器の万以上のトランジスターに対して巨大なメリットを有する。
２．光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がない。

第２種類乗算器の解決策
本発明は様々な光電計算装置および光電計算方法の具体的な解決策を提供し、発光ユニットおよび上記実施例に記載の光電計算ユニットによって、２桁の乗数の乗算演算を実現できる。本乗算器の解決策の最大のメリットは電気入力端をデジタル量のシリアル入力に変換し、高い計算精度を有するが、欠点はデータのシリアル入出力が計算速度に影響を与え、制御システムが補助演算に参与する必要がある。

この乗算器の出力端の数は、使用した光電計算ユニットの出力端の数により決められ、例えば、２つの出力端を有する上記実施例に記載の光電計算ユニットを使用すると、乗算器も２つの出力端を有し、以下、１つの出力端を用いる光電計算ユニットを用いる。

１）．上記光電計算ユニットによる第１の実施例の解決策
乗算演算Ａ×Ｗを算出することを例とし、計算模式図は図２４に示すように、図においてＶ符号が付くブロックユニットは第１種類の解決策による光電計算ユニットを示し、Ａは電気入力端により入力され、Ｗは光入力端により入力される。

まず、Ａを制御システムでバイナリ変換させる。

ｍは電気入力端データのビット長により決められる。
制御システムにより、前記Ａのバイナリデータをビットにし、シリアルにして上記ｎ個の二値化のデータを変調された電圧の形態で、キャリア制御領域とする制御ゲートに入力する。

第１種類の解決策において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｘ_{ｐｈｏｔｏ}は光電計算ユニットに入射される有効光子数である。Ｖ_Ｇは制御ゲートを示す電圧である。制御ゲート入力二値化データが０である場合に、光入力端データＸ_{ｐｈｏｔｏ}に関わらず、出力電流Ｉ_Ｄが０となる電圧値を出力させることに相当する。制御ゲート入力二値化データが１である場合に、恒常の制御ゲート電圧を入力させることに相当する。Ｖ_Ｇが０である場合に、読出領域ＭＯＳＦＥＴ内に導電チャネルが存在しなく、電流が０であり、出力結果が０であり、電気入力端データ０と光入力端データＸ_{ｐｈｏｔｏ}の乗算結果を満たす。Ｖ_Ｇが読出領域ＭＯＳＦＥＴ内にチャネルを生成させる電圧大きさに相当する場合に、仮にＶ_ＤＳに定数値を与え、出力結果が光入力端データＸ_{ｐｈｏｔｏ}だけに決められ、その出力結果が依然として定数値１と光入力端の入力量Ｘ_{ｐｈｏｔｏ}との乗算結果を満たす。
Ｘ_{ｐｈｏｔｏ}は光入力端の入力量を示し、１番目の乗数である。シリアル入力のＶ_Ｇは電気入力端の入力量を示し、２番目の乗数の二値化データである。同時に、キャリア収集領域および読出領域とするＰ型基板のソース・ドレイン間電圧Ｖ_ＤＳに定数値を与え、Ｖ_Ｇのシリアル入力により、シリアル出力のキャリア収集領域および読出領域において、読出領域の出力電流Ｉ_ＤをＡＤ変換させた後、制御システムに送信させ、制御システムにおいて、電気入力端により入力されたビットでシフトと累積させ、乗算Ａ×Ｗの演算結果を取得する。（７−１−３）式に記載の計算の通りである。

ただし、ａとｋは定数である。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

２）．上記光電計算ユニットによる第２の実施例の解決策
第２種類の解決策は、第１種類の解決策に比べると、最大の差異はＰ基板部品をＮ基板部品に変換し、このため、前記キャリア制御領域とする制御ゲートに印加した電圧を正圧から負圧に変換し、前記キャリア収集領域および読出領域とするＮ型基板の露光時に印加した電圧を負圧から正圧に変換するが、前記キャリア制御領域とする制御ゲートに出力した二値化電圧と入射光子数が依然として乗算の関係となるので、制御ゲート電圧とＮ型基板電圧をやや変化させれば、依然として第１種類の解決策にほぼ同一な乗算演算を実現できる。

３）．上記光電計算ユニットによる第３の実施例の解決策
乗算演算Ａ×Ｗを算出することを例とし、計算模式図は図２４に示すように、図においてＶ符号が付くブロックユニットは第３種類の解決策による光電計算ユニットを示し、Ａは電気入力端により入力され、Ｗは光入力端により入力される。

まず、Ａを制御システムでバイナリ変換させる。

ｍは電気入力端データのビット長により決められる。
制御システムにより、前記Ａのバイナリデータをビットにし、シリアルにして上記ｎ個の二値化のデータを変調された電圧の形態で、キャリア制御領域とする制御ゲートに入力する。

第３種類の解決策において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｎ_ｅｌｅｃは電荷カップリング層における光電子の数である。Ｖ_Ｇは制御ゲートを示す電圧である。制御ゲート入力二値化データが０である場合に、光入力端データＮ_ｅｌｅｃに関わらず、出力電流Ｉ_Ｄが０となる電圧値を出力させることに相当する。制御ゲート入力二値化データが１である場合に、恒常の制御ゲート電圧を入力させることに相当する。Ｖ_Ｇが０である場合に、浮遊ゲートＭＯＳＦＥＴ内に導電チャネルが存在しなく、電流が０であり、出力結果が０であり、電気入力端データ０と光入力端データＮ_ｅｌｅｃの乗算結果を満たす。Ｖ_Ｇが浮遊ゲートＭＯＳＦＥＴ内にチャネルを生成させる電圧大きさに相当する場合に、仮にＶ_ＤＳに定数値を与え、出力結果が光入力端データＮ_ｅｌｅｃだけに決められ、その出力結果が依然として定数値１と光入力端の入力量Ｎ_ｅｌｅｃとの乗算結果を満たす。
Ｎ_ｅｌｅｃは光入力端の入力量を示し、１番目の乗数である。シリアル入力のＶ_Ｇは電気入力端の入力量を示し、２番目の乗数の二値化データである。同時に、キャリア収集領域および読出領域とするＰ型基板のソース・ドレイン間電圧Ｖ_ＤＳに定数値を与え、Ｖ_Ｇのシリアル入力により、シリアル出力のキャリア収集領域および読出領域において、読出領域の出力電流Ｉ_ＤをＡＤ変換させた後、制御システムに送信させ、制御システムにおいて、電気入力端により入力されたビットでシフトと累積させ、乗算Ａ×Ｗの演算結果を取得する。（７−３−３）式に記載の計算の通りである。

ただし、ａとｋは定数である。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

４）．上記光電計算ユニットによる第４の実施例の解決策
乗算演算Ａ×Ｗを算出することを例とし、計算模式図は図２４に示すように、図においてＶ符号が付くブロックユニットは第４種類の解決策による光電計算ユニットを示し、Ａは電気入力端により入力され、Ｗは光入力端により入力される。

まず、Ａを制御システムでバイナリ変換させる。

ｍは電気入力端データのビット長により決められる。
制御システムにより、前記Ａのバイナリデータをビットにし、シリアルにして上記ｎ個の二値化のデータを変調された電圧の形態で、キャリア制御領域とする制御ゲートに入力する。

第４種類の解決策において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｘ_{ｐｈｏｔｏ}は光電子の収集領域および読出領域とする読出領域のフォトダイオードに収集される光電子の数である。Ｖ_ｄ１は制御ゲートを示す電圧である。制御ゲート入力二値化データが０である場合に、光入力端データＸ_{ｐｈｏｔｏ}に関わらず、出力電流Ｉ_Ｄが０となる電圧値を出力させることに相当する。制御ゲート入力二値化データが１である場合に、恒常の制御ゲート電圧を入力させることに相当する。Ｖ_ｄ１が０である場合に、読出トランジスタ内に導電チャネルが存在しなく、電流が０であり、出力結果が０であり、電気入力端データ０と光入力端データＸ_{ｐｈｏｔｏ}の乗算結果を満たす。Ｖ_ｄ１が読出トランジスタ内にチャネルを生成させる電圧大きさに相当する場合に、仮にＶ_ｄ２に定数値を与え、出力結果が光入力端データＸ_{ｐｈｏｔｏ}だけに決められ、その出力結果が依然として定数値１と光入力端の入力量Ｘ_{ｐｈｏｔｏ}との乗算結果を満たす。

Ｘ_{ｐｈｏｔｏ}は光入力端の入力量を示し、１番目の乗数である。シリアル入力のＶ_ｄ１は電気入力端の入力量を示し、２番目の乗数の二値化データである。同時に、キャリア収集領域および読出領域における読出領域とする読出トランジスタのドレイン端子電圧Ｖ_ｄ２に定数値を与え、Ｖ_ｄ１のシリアル入力により、シリアル出力のキャリア収集領域および読出領域において、読出領域の出力電流Ｉ_ＤをＡＤ変換させた後、制御システムに送信させ、制御システムにおいて、電気入力端により入力されたビットでシフトと累積させ、乗算Ａ×Ｗの演算結果を取得する。（７−４−３）式に記載の計算の通りである。

ただし、ａとｋは定数である。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

本解決策により乗算演算を行い、伝統的な乗算演算器に比べると、以下のメリットを有する。
１．集積度が高く、単一の光電計算ユニットによれば乗算演算を実現でき、伝統的な乗算器の万以上のトランジスターに対して巨大なメリットを有する。
２．光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がない。

第３種類乗算器の解決策
本発明は様々な光電計算装置および光電計算方法の具体的な解決策を提供し、少なくとも２つの発光ユニットおよび上記実施例に記載の光電計算ユニットによって、２桁の乗数の乗算演算を実現できる。本乗算器の解決策の最大のメリットは電気入力端をデジタル量のパラレル入力に変換し、高い計算精度を有し、上記第２種類乗算器より高い演算速度を有するが、欠点はデータのパラレル入力には多い光電計算ユニットが必要となり、制御システムが補助演算に参与する必要がある。
この乗算器の出力端の数は、使用した光電計算ユニットの出力端の数により決められ、例えば、２つの出力端を有する上記実施例に記載の光電計算ユニットを使用すると、乗算器も２つの出力端を有し、以下、１つの出力端を用いる光電計算ユニットを用いる。

１）．上記光電計算ユニットによる第１の実施例の解決策
乗算演算Ａ×Ｗを算出することを例とし、計算模式図は図２５に示すように、図においてＶ符号が付くブロックユニットは第１種類の解決策による光電計算ユニットを示し、Ａは電気入力端により入力され、Ｗは光入力端により入力される。
まず、Ａを制御システムでバイナリ変換させる。

ｍは使用したユニットの数に相当し、電気入力端データのビット長により決められる。
制御システムにより、前記Ａのバイナリ変換後の二値化データを、ビットでパラレルにして上記ｍ個の二値化のデータを変調された電圧の形態で、ｍ個のユニットのキャリア制御領域とする制御ゲートに入力する。

第１種類の解決策において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｘ_{ｐｈｏｔｏ}は光電計算ユニットに入射される有効光子数である。Ｖ_Ｇは制御ゲートを示す電圧である。制御ゲート入力二値化データが０である場合に、光入力端データＸ_{ｐｈｏｔｏ}に関わらず、出力電流Ｉ_Ｄが０となる電圧値を出力させることに相当する。制御ゲート入力二値化データが１である場合に、恒常の制御ゲート電圧を入力させることに相当する。Ｖ_Ｇが０である場合に、読出領域ＭＯＳＦＥＴ内に導電チャネルが存在しなく、電流が０であり、出力結果が０であり、電気入力端デー タ０と光入力端データＸ_{ｐｈｏｔｏ}の乗算結果を満たす。Ｖ_Ｇが読出領域ＭＯＳＦＥＴ内にチャネルを生成させる電圧大きさに相当する場合に、仮にＶ_ＤＳに定数値を与え、出力結果が光入力端データＸ_{ｐｈｏｔｏ}だけに決められ、その出力結果が依然として定数値１と光入力端の入力量Ｘ_{ｐｈｏｔｏ}との乗算結果を満たす。

Ｘ_{ｐｈｏｔｏ}は光入力端の入力量を示し、１番目の乗数である。パラレル入力のＶ_Ｇは電気入力端の入力量を示し、２番目の乗数の二値化データである。同時に、キャリア収集領域および読出領域とするＰ型基板のソース・ドレイン間電圧Ｖ_ＤＳに定数値を与え、Ｖ_Ｇのパラレル入力により、パラレル出力のキャリア収集領域および読出領域において、読出領域の出力電流Ｉ_ＤをＡＤ変換させた後、制御システムに送信させ、制御システムににおいて、電気入力端により入力されたビットでシフトと累積させ、乗算Ａ×Ｗの演算結果を取得する。（８−１−３）式に記載の計算の通りである。

ただし、ａとｋは定数である。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

２）．上記光電計算ユニットによる第２の実施例の解決策
第２種類の解決策は、第１種類の解決策に比べると、最大の差異はＰ基板部品をＮ基板部品に変換し、このため、前記キャリア制御領域とする制御ゲートに印加した電圧を正圧から負圧に変換し、前記キャリア収集領域および読出領域とするＮ型基板の露光時に印加した電圧を負圧から正圧に変換するが、前記キャリア制御領域とする制御ゲートに出力される二値化電圧と入射光子数が依然として乗算の関係であるため、制御ゲート電圧とＮ型基板電圧を変化すれば、依然として第１種類の解決策にほぼ同一な乗算演算を実現できる。

３）．上記光電計算ユニットによる第３の実施例の解決策
乗算演算Ａ×Ｗを算出することを例とし、計算模式図は図２５に示すように、図においてＶ符号が付くブロックユニットは第３種類の解決策による光電計算ユニットを示し、Ａは電気入力端により入力され、Ｗは光入力端により入力される。

まず、Ａを制御システムでバイナリ変換させる。

ｍは使用したユニットの数に相当し、電気入力端データのビット長により決められる。

制御システムにより、前記Ａのバイナリ変換後の二値化データを、ビットでパラレルにして上記ｍ個の二値化のデータを変調された電圧の形態で、ｍ個のユニットのキャリア制御領域とする制御ゲートに入力する。

第３種類の解決策において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｎ_ｅｌｅｃは電荷カップリング層における光電子の数である。Ｖ_Ｇは制御ゲートを示す電圧である。制御ゲート入力二値化データが０である場合に、光入力端データＮ_ｅｌｅｃに関わらず、出力電流Ｉ_Ｄが０となる電圧値を出力させることに相当する。制御ゲート入力二値化データが１である場合に、恒常の制御ゲート電圧を入力させることに相当する。Ｖ_Ｇが０である場合に、浮遊ゲートＭＯＳＦＥＴ内に導電チャネルが存在しなく、電流が０であり、出力結果が０であり、電気入力端データ０と光入力端データＮ_ｅｌｅｃの乗算結果を満たす。Ｖ_Ｇが浮遊ゲートＭＯＳＦＥＴ内にチャネルを生成させる電圧大きさに相当する場合に、仮にＶ_ＤＳに定数値を与え、出力結果が光入力端データＮ_ｅｌｅｃだけに決められ、その出力結果が依然として定数値１と光入力端の入力量Ｎ_ｅｌｅｃとの乗算結果を満たす。

Ｎ_ｅｌｅｃは光入力端の入力量を示し、１番目の乗数である。パラレル入力のＶ_Ｇは電気入力端の入力量を示し、２番目の乗数の二値化データである。同時に、キャリア収集領域および読出領域とするＰ型基板のソース・ドレイン間電圧Ｖ_ＤＳに定数値を与え、Ｖ_Ｇのパラレル入力により、パラレル出力のキャリア収集領域および読出領域において、読出領域の出力電流Ｉ_ＤをＡＤ変換させた後、制御システムに送信させ、制御システムにおいて、電気入力端により入力されたビットでシフトと累積させ、乗算Ａ×Ｗの演算結果を取得する。（８−３−３）式に記載の計算の通りである。

ただし、ａとｋは定数である。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

４）．上記光電計算ユニットによる第４の実施例の解決策
乗算演算Ａ×Ｗを算出することを例とし、計算模式図は図２５に示すように、図においてＶ符号が付くブロックユニットは第４種類の解決策による光電計算ユニットを示し、Ａは電気入力端により入力され、Ｗは光入力端により入力される。

まず、Ａを制御システムでバイナリ変換させる。

ｍは使用したユニットの数に相当し、電気入力端データのビット長により決められる。

制御システムにより、前記Ａのバイナリ変換後の二値化データを、ビットでパラレルにして上記ｍ個の二値化のデータを変調された電圧の形態で、ｍ個のユニットのキャリア制御領域とするリセットトランジスタのドレイン端子に入力する。

第４種類の解決策において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｘ_{ｐｈｏｔｏ}は光電子の収集領域および読出領域とする読出領域のフォトダイオードに収集される光電子の数である。Ｖ_ｄ１は制御ゲートを示す電圧である。制御ゲート入力二値化データが０である場合に、光入力端データＸ_{ｐｈｏｔｏ}に関わらず、出力電流Ｉ_Ｄが０となる電圧値を出力させることに相当する。制御ゲート入力二値化データが１である場合に、恒常の制御ゲート電圧を入力させることに相当する。Ｖ_ｄ１が０である場合に、読出トランジスタ内に導電チャネルが存在しなく、電流が０であり、出力結果が０であり、電気入力端データ０と光入力端データＸ_{ｐｈｏｔｏ}の乗算結果を満たす。Ｖ_ｄ１が読出トランジスタ内にチャネルを生成させる電圧大きさに相当する場合に、仮にＶ_ｄ２に定数値を与え、出力結果が光入力端データＸ_{ｐｈｏｔｏ}だけに決められ、その出力結果が依然として定数値１と光入力端の入力量Ｘ_{ｐｈｏｔｏ}との乗算結果を満たす。

Ｘ_{ｐｈｏｔｏ}は光入力端の入力量を示し、１番目の乗数である。パラレル入力のＶ_ｄ１は電気入力端の入力量を示し、２番目の乗数の二値化データである。同時に、キャリア収集領域および読出領域における読出領域とする読出トランジスタのドレイン端子電圧Ｖ_ｄ２に定数値を与え、Ｖ_ｄ１のパラレル入力により、パラレル出力のキャリア収集領域および読出領域において、読出領域の出力電流Ｉ_ＤをＡＤ変換させた後、制御システムに送信させ、制御システムにおいて、電気入力端により入力されたビットでシフトと累積させ、乗算Ａ×Ｗの演算結果を取得する。（８−４−３）式に記載の計算の通りである。

ただし、ａとｋは定数である。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

本解決策により乗算演算を行い、伝統的な乗算演算器に比べると、以下のメリットを有する。
１．集積度が高く、複数の光電計算ユニットによれば乗算演算を実現でき、伝統的な乗算器が万以上のトランジスターに対して巨大なメリットを有する。
２．光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がない。

第４種類乗算器の解決策
本発明は様々な光電計算装置および光電計算方法の具体的な解決策を提供し、少なくとも２つの発光ユニットおよび上記実施例に記載の光電計算ユニットによって、２桁の乗数の乗算演算を実現できる。本乗算器の解決策の最大のメリットはウェートの参与演算を実現することにあり、上記第２、第３種類乗算器の解決策に比べると、制御システム補助計算を要求しないが、欠点は本質的にツーウエイ模擬入力の乗算であり、精度が上記第２、第３種類乗算器の解決策より低い。

この乗算器の出力端の数は、使用した光電計算ユニットの出力端の数により決められ、例えば、２つの出力端を有する上記実施例に記載の光電計算ユニットを使用すると、乗算器も２つの出力端を有し、以下、１つの出力端を用いる光電計算ユニットを用いる。

１）．上記光電計算ユニットによる第１の実施例の解決策
乗算演算Ａ×Ｗを算出することを例とし、計算模式図は図２６に示すように、図においてＶ符号が付くブロックユニットは第１種類の解決策による光電計算ユニットを示し、Ａは電気入力端により入力され、Ｗは光入力端により入力される。

まず、Ａを制御システムでバイナリ変換させる。

ｍは使用したユニットの数に相当し、電気入力端データのビット長により決められる。

制御システムにより、前記Ａのバイナリ変換後の二値化データを、ビットでパラレルにして上記ｍ個の二値化のデータを変調された電圧の形態で、ｍ個のユニットのキャリア制御領域とする制御ゲートに入力する。

第１種類の解決策において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｘ_{ｐｈｏｔｏ}は光電計算ユニットに入射される有効光子数である。Ｖ_Ｇは制御ゲートを示す電圧である。Ｖ_ＤＳは前記キャリア制御領域および読出領域とするＰ型基板ソース・ドレイン間電圧である。制御ゲート入力二値化データが０である場合に、光入力端データＸ_{ｐｈｏｔｏ}に関わらず、出力電流Ｉ_Ｄが０となる電圧値を出力させることに相当する。制御ゲート入力二値化データが１である場合に、恒常の制御ゲート電圧を入力させることに相当する。Ｖ_Ｇが０である場合に、読出領域ＭＯＳＦＥＴ内に導電チャネルが存在しなく、電流が０であり、出力結果が０であり、電気入力端データ０と光入力端データＸ_{ｐｈｏｔｏ}の乗算結果を満たす。Ｖ_Ｇが読出領域ＭＯＳＦＥＴ内にチャネルを生成させる電圧大きさに相当する場合に、仮にＶ_ＤＳに定数値を与え、出力結果が光入力端データＸ_{ｐｈｏｔｏ}だけに決められ、その出力結果が依然として定数値１と光入力端の入力量Ｘ_{ｐｈｏｔｏ}との乗算結果を満たす。

同時に、式（９−１−２）において、Ｖ_ＤＳおよびＶ_Ｇ、Ｘ_{ｐｈｏｔｏ}は生まれつき乗算の関係となるので、Ｐ型基板ソース・ドレイン間に入力およびパラレル入力される制御ゲート上の二値化データに対応するビットが対応するウェート２^０、２^１、２^２……２^ｍ−１はシフト操作を行うことに相当し、その後、直接電流集約の方式で累積演算を完成させ、制御システム操作をしなくても、完全の乗算演算を完成できる。

Ｘ_{ｐｈｏｔｏ}は光入力端の入力量を示し、１番目の乗数である。パラレル入力のＶ_Ｇは電気入力端の入力量を示し、２番目の乗数の二値化データである。同時に、キャリア収集領域および読出領域とするＰ型基板のソース・ドレイン間電圧Ｖ_ＤＳに二値化データに対応するビットウェートに相当する変調後の電圧を与え、Ｖ_Ｇのパラレル入力により、パラレル出力のキャリア収集領域および読出領域において、読出領域の出力電流Ｉ_Ｄを集約して加算操作を完成させ、ＡＤ変換後に、制御システムに送信させ、乗算Ａ×Ｗの演算結果を取得する。（９−１−３）式に記載の計算の通りである。

ただし、ａとｋは定数である。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

２）．上記光電計算ユニットによる第２の実施例の解決策
第２種類の解決策は、第１種類の解決策に比べると、最大の差異はＰ基板部品をＮ基板部品に変換し、このため、前記キャリア制御領域とする制御ゲートに印加した電圧を正圧から負圧に変換し、前記キャリア収集領域および読出領域とするＮ型基板の露光時に印加した電圧を負圧から正圧に変換するが、前記キャリア制御領域とする制御ゲートに出力される二値化電圧と入射光子数が依然として乗算の関係であるため、制御ゲート電圧とＮ型基板電圧を変化すれば、依然として第１種類の解決策にほぼ同一な乗算演算を実現できる。

３）．上記光電計算ユニットによる第３の実施例の解決策
乗算演算Ａ×Ｗを算出することを例とし、計算模式図は図２６に示すように、図においてＶ符号が付くブロックユニットは第３種類の解決策による光電計算ユニットを示し、Ａは電気入力端により入力され、Ｗは光入力端により入力される。

まず、Ａを制御システムでバイナリ変換させる。

ｍは使用したユニットの数に相当し、電気入力端データのビット長により決められる。

制御システムにより、前記Ａのバイナリ変換後の二値化データを、ビットでパラレルにして上記ｍ個の二値化のデータを変調された電圧の形態で、ｍ個のユニットのキャリア制御領域とする制御ゲートに入力する。

第３種類の解決策において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｎ_ｅｌｅｃは電荷カップリング層における光電子の数である。Ｖ_Ｇは制御ゲートを示す電圧である。制御ゲート入力二値化データが０である場合に、光入力端データＮ_ｅｌｅｃに関わらず、出力電流Ｉ_Ｄが０となる電圧値を出力させることに相当する。制御ゲート入力二値化データが１である場合に、恒常の制御ゲート電圧を入力させることに相当する。Ｖ_Ｇが０である場合に、浮遊ゲートＭＯＳＦＥＴ内に導電チャネルが存在しなく、電流が０であり、出力結果が０であり、電気入力端データ０と光入力端データＮ_ｅｌｅｃの乗算結果を満たす。Ｖ_Ｇが浮遊ゲートＭＯＳＦＥＴ内にチャネルを生成させる電圧大きさに相当する場合に、仮にＶ_ＤＳに定数値を与え、出力結果が光入力端データＮ_ｅｌｅｃだけに決められ、その出力結果が依然として定数値１と光入力端の入力量Ｎ_ｅｌｅｃとの乗算結果を満たす。

同時に、式（９−３−２）において、Ｖ_ＤＳおよびＶ_Ｇ、Ｎ_ｅｌｅｃは生まれつき乗算の関係となるので、Ｐ型基板ソース・ドレイン間に入力およびパラレル入力される制御ゲート上の二値化データに対応するビットが対応するウェート２^０、２^１、２^２……２^ｍ−１はシフト操作を行うことに相当し、その後、直接電流集約の方式で累積演算を完成させ、制御システム操作をしなくても、完全の乗算演算を完成できる。

Ｎ_ｅｌｅｃは光入力端の入力量を示し、１番目の乗数である。パラレル入力のＶ_Ｇは電気入力端の入力量を示し、２番目の乗数の二値化データである。同時に、キャリア収集領域および読出領域とするＰ型基板のソース・ドレイン間電圧Ｖ_ＤＳに二値化データに対応するビットウェートに相当する変調後の電圧を与え、Ｖ_Ｇのパラレル入力により、パラレル出力のキャリア収集領域および読出領域において、読出領域の出力電流Ｉ_Ｄを集約して加算操作を完成させ、ＡＤ変換後に、制御システムに送信させ、乗算Ａ×Ｗの演算結果を取得する。（９−３−３）式に記載の計算の通りである。

ただし、ａとｋは定数である。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

４）．上記光電計算ユニットによる第４の実施例の解決策
乗算演算Ａ×Ｗを算出することを例とし、計算模式図は図２６に示すように、図においてＶ符号が付くブロックユニットは第４種類の解決策による光電計算ユニットを示し、Ａは電気入力端により入力され、Ｗは光入力端により入力される。

まず、Ａを制御システムでバイナリ変換させる。

ｍは使用したユニットの数に相当し、電気入力端データのビット長により決められる。

制御システムにより、前記Ａのバイナリ変換後の二値化データを、ビットでパラレルにして上記ｍ個の二値化のデータを変調した電圧の形態で、ｍ個のユニットのキャリア制御領域とする制御ゲートに入力する。

第４種類の解決策において、ソース・ドレイン出力電流は下記式を満たす。

ただし、Ｘ_{ｐｈｏｔｏ}は光電子の収集領域および読出領域とする読出領域のフォトダイオードに収集される光電子の数である。Ｖ_ｄ１は制御ゲートを示す電圧である。制御ゲート入力二値化データが０である場合に、光入力端データＸ_{ｐｈｏｔｏ}に関わらず、出力電流Ｉ_Ｄが０となる電圧値を出力させることに相当する。制御ゲート入力二値化データが１である場合に、恒常の制御ゲート電圧を入力させることに相当する。Ｖ_ｄ１が０である場合に、読出トランジスタ内に導電チャネルが存在しなく、電流が０であり、出力結果が０であり、電気入力端データ０と光入力端データＸ_{ｐｈｏｔｏ}の乗算結果を満たす。Ｖ_ｄ１が読出トランジスタ内にチャネルを生成させる電圧大きさに相当する場合に、仮にＶ_ｄ２に定数値を与え、出力結果が光入力端データＸ_{ｐｈｏｔｏ}だけに決められ、その出力結果が依然として定数値１と光入力端の入力量Ｘ_{ｐｈｏｔｏ}との乗算結果を満たす。

同時、式（９−４−２）において、Ｖ_ＤＳおよびＶ_Ｇ、Ｘ_{ｐｈｏｔｏ}は生まれつき乗算の関係となるので、読出トランジスタのドレイン端子入力とパラレル入力の制御ゲート上の二値化データに対応するビットが対応するウェート２^０、２^１、２^２……２^ｍ−１はシフト操作を行うことに相当し、その後、直接電流集約の方式で累積演算を完成させ、制御システム操作をしなくても、完全の乗算演算を完成できる。

Ｘ_{ｐｈｏｔｏ}は光入力端の入力量を示し、１番目の乗数である。パラレル入力のＶ_ｄ１は電気入力端の入力量を示し、２番目の乗数の二値化データである。同時に、キャリア収集領域および読出領域における読出領域とする読出トランジスタのドレイン端子電圧Ｖ_ｄ２に二値化データに対応するビットウェートに相当する変調後の電圧を与え、Ｖ_ｄ１のパラレル入力により、パラレル出力のキャリア収集領域および読出領域において、読出領域の出力電流Ｉ_Ｄを集約して加算操作を完成させ、ＡＤ変換後に、制御システムに送信させ、乗算Ａ×Ｗの演算結果を取得する。（９−４−３）式に記載の計算の通りである。

ただし、ａとｋは定数である。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

本解決策により乗算演算を行い、伝統的な乗算演算器に比べると、以下のメリットを有する。
１、集積度が高く、複数の光電計算ユニットによれば乗算演算を実現でき、伝統的な乗算器が万以上のトランジスターに対して巨大なメリットを有する。
２、光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がない。

ベクトル加算器の解決策、請求項２３、２４に対応
本発明は様々な光電計算装置と光電計算方法の具体的な解決策を提供し、複数の上記第１、第２、第３種類の加算器の一に記載の光電計算加算器を利用し、少なくとも２次元の少なくとも２となるベクトルのベクトル加算演算を実現する。

１）．上記第１種類加算器による解決策
上記第１種類加算器に対して、下記の演算に相当する。

ただし、Ｒは加算演算の結果であり、Ｘ_{ｐｈｏｔｏ}は光入力端の入力量であり、Ｙは電気入力端入力量であり、ｄ、ａ、ｂとｃはいずれもユニットパラメータに関わる定数である。

ベクトル加算は、２つの次元が同一な加算すべきベクトル対応番号の元素を一々加算し、次元と加算すべきベクトルが同一である結果ベクトルを取得し、２つの次元がｋである加算すべきベクトルの加算演算Ａ＋Ｂを例とする。下記のとおりである。

式（１０−１−２）から見れば、ベクトル加算演算はｋ個の２ビット入力の単独加算演算に分割されるため、ｋ個の上記第１種類加算器を用いて、ベクトル加算器を組み立て、図２７に示すように、中間に「Ｖ加算器」が書いてあるブロックは単独の上記第１種類加算器を示す。

加算すべきベクトルを制御システムに入力させ、制御システムに加算すべきベクトルを独立元素に分割し、番号が同一な元素を同一加算器の２桁の加数として入力させ、同一加算器に入力させる。加算演算を完成させた後、演算結果を制御システムに入力させ、改めて元素番号に基づいて結果ベクトルを組み立て、完全のベクトル加算演算を完成させる。上記第１種類加算器は２ビットだけの加数の入力をサポートするため、本解決策のベクトル加算器は２つだけの加算すべきベクトルの入力をサポートする。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

２）．上記第２種類加算器による解決策
上記第２種類加算器に対して、下記の演算に相当する。

ただし、Ｒは加算演算の結果であり、Ｘ_{ｐｈｏｔｏ}は光入力端の入力量であり、Ｙ_１乃至Ｙ_ｎはマルチキャリア制御領域電気入力端入力量であり、ｂ、ａ、ｃおよびｋ_１乃至ｋ_ｎはいずれも加算器ユニットパラメータに関わる定数である。

ベクトル加算は、２つの次元が同一な加算すべきベクトル対応番号の元素を一々加算し、次元と加算すべきベクトルが同一である結果ベクトルを取得し、ｎ個の次元がｍである加算すべきベクトルの加算演算Ａ_１＋Ａ_２…＋Ａ_ｎを例とする。下記のとおりである。

式（１０−２−２）から見れば、ｎ個のベクトル加算演算をｍ個のｎビット加数が入力した単独加算演算に分割するため、ｎ個の上記第２種類加算器を用いて、ベクトル加算器を組み立て、図２７に示すように、中間に「Ｖ加算器」が書いてあるブロックは単独の上記第２種類加算器を示す。

加算すべきベクトルを制御システムに入力させ、制御システムに加算すべきベクトルを独立元素に分割し、番号が同一な元素を同一加算器の２桁の加数として入力させ、同一加算器に入力させる。加算演算を完成させた後、演算結果を制御システムに入力させ、改めて元素番号に基づいて結果ベクトルを組み立て、完全のベクトル加算演算を完成させる。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

３）．上記第３種類加算器による解決策
上記第３種類加算器に対して、下記の演算に相当する。

ただし、Ｒは加算演算の結果であり、Ｘ_１乃至Ｘ_ｎは複数の単独光電計算ユニットの光入力端の入力量であり、ｎは使用した並列接続された光電計算ユニットの数に相当し、ａ、ｃおよびｋはいずれも加算器ユニットパラメータに関わる定数である。

上記第３種類加算器は、上記第２種類加算器に類似し、加数が２より大きい加算演算を行うことができるため、上記第３種類加算器により組み立てられるベクトル加算器は上記第２種類加算器により組み立てられるベクトル加算器の解決策に類似し、詳細な説明は略する。

本解決策によりベクトル加算演算を行い、伝統的なベクトル加算演算器に比べると、以下のメリットを有する。
１．集積度が高く、複数の光電計算ユニットによればベクトル加算演算を実現できる。
２．光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がない。

ベクトル点乗算器の解決策
本発明は様々な光電計算装置および光電計算方法の具体的な解決策を提供し、上記様々な乗算器の一に記載の光電計算乗算器により、２つの次元の少なくとも２となるベクトルのベクトルドット積演算を実現する。

１）．上記第１種類乗算器による解決策
上記第１種類乗算器に対して、下記の演算に相当する。

ただし、Ｒは乗算演算結果であり、Ｘは光入力端の入力量であり、Ｙは電気入力端入力量であり、ｃ、ａ、ｂはいずれもユニットパラメータに関わる定数である。

ベクトルドット積は、２つの次元が同一な乗算すべきベクトル対応番号の元素を一々乗算し、次元と乗算すべきベクトルが同一である結果ベクトルを取得し、２つの次元がｋである乗算すべきベクトルの乗算演算Ａ・Ｂを例とする。下記のとおりである。

式（１１−１−２）から見れば、ベクトルドット積演算はｋ個の２ビット入力の単独乗算演算に分割されるため、ｋ個の上記第１種類乗算器を用いて、ベクトル点乗算器を組み立て、図２７に示すベクトル加算器は、図において中間に「Ｖ加算器」が書いてあるブロックを「Ｖ乗算器」に変更すれば、単独の上記第１種類乗算器を示し、前記ベクトルドット積演算を行うことができる。

乗算すべきベクトルを制御システムに入力させ、制御システムに乗算すべきベクトルを独立元素に分割し、番号が同一な元素を同一乗算器の２桁の乗数として入力させ、同一乗算器に入力させる。乗算演算を完成させた後、演算結果を制御システムに入力させ、改めて元素番号に基づいて結果ベクトルを組み立て、完全のベクトルドット積演算を完成させる。上記第１種類乗算器は二つの乗数のみ入力をサポートするため、本解決策のベクトル乗算器は２つだけの乗算すべきベクトルの入力をサポートする。複数の乗算すべきベクトル入力のドット積演算を要求すれば、ペアとなるドット積演算を複数に行えばよい。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

２）．上記第２、第３、第４種類乗算器による解決策
上記第２、第３、第４種類乗算器は、上記第１種類乗算器に類似し、２桁の乗数入力の乗算演算をサポートし、上記３種類の乗算器によりベクトル点乗算器を組み立てる解決策は第１種類乗算器によりベクトル点乗算器を組み立てる解決策に類似し、詳細な説明は略する。

本解決策によりベクトルドット積演算を行い、伝統的なベクトルドット積演算器に比べると、以下のメリットを有する。
１．集積度が高く、複数の光電計算ユニットによればベクトルドット積演算を実現できる。
２．光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がない。

長ビット乗算器の解決策
本発明は様々な光電計算装置と光電計算方法の具体的な解決策を提出し、上記様々な乗算器の一に記載の光電計算乗算器を用いて、２つの長ビット乗数の乗算演算を実現する。

１）．上記第１種類乗算器による解決策
上記第１種類乗算器に対して、下記の演算に相当する。

ただし、Ｒは乗算演算結果であり、Ｘは光入力端の入力量であり、Ｙは電気入力端入力量であり、ｃ、ａ、ｂはいずれもユニットパラメータに関わる定数である。

長ビット乗算は、２つの長ビット乗数をビットで分割し、上位の順と下位の順のペアになって乗算した後、結果をシフトさせた後に加算を行い、完全の長ビット乗算演算を完成させる。２つの長ビット乗数Ａ×Ｂを例とし、長ビット乗数を複数のビット長がｋである短ビット乗数に分割し、そして上位の順と下位の順との乗算を行う。

式（１２−１−２）から見れば、長ビット乗算は下記のステップに分割される。
１）長ビット乗数分割
２）上位の順と下位の順クロス乗算
３）クロス乗算結果シフト
４）シフト結果累積

制御システムを用いて分割とシフト累積動作を行い、（ｎ−１）×（ｍ−１）個の上記第１種類乗算器を用いて上位の順と下位の順とのクロス乗算演算を行い、完全の長ビット乗算を実現でき、図２８に示すように、図において「Ｖ乗算器」と書いてあるブロックは上記第１種類乗算器と、この乗算器の出力は制御システムに完成すべきシフト位数を示し、実線はデータ入力を示し、点線はデータ累積を示す。

乗算すべき長ビット乗数を制御システムに入力させ、制御システムにおいて、長ビット乗数をビットで２組の短ビット乗数に分割し、そして２組の短ビット乗数をペアとなって組み合わせ、異なる乗算器に入力させる。乗算演算を完成した後、演算結果を制御システムに出力し、２つの入力短ビット乗数のビットで対応するシフト操作を行い、そしてシフト後の結果を累積し、完全のベクトルドット積演算を完成させる。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

２）．上記第２、第３、第４種類乗算器による解決策
上記第２、第３、第４種類乗算器は、上記第１種類乗算器に類似し、２桁の乗数入力の乗算演算をサポートし、上記３種類の乗算器により長ビット乗算器を組み立てる解決策は上記第１種類乗算器により長ビット乗算器を組み立てる解決策に類似し、詳細な説明は略する。

本解決策により長ビット乗算演算を行い、伝統的な長ビット乗算器に比べると、以下のメリットを有する。
１．集積度が高く、複数の光電計算ユニットによれば長ビット乗算演算を実現できる。
２．光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がない。

シリアルマトリックスベクトル乗算器の解決策
本発明は様々な光電計算装置および光電計算方法の具体的な解決策を提出し、複数の発光ユニットと上記実施例に記載の光電計算ユニットを用いて、次元がマトリックスベクトル乗算規則を満たすマトリックスおよびベクトルの乗算演算を実現できる。

このマトリックスベクトル乗算器の出力端の数は、具体的には、使用した光電計算ユニットの出力端の数により決められ、例えば、２つの出力端を有する上記実施例に記載の光電計算ユニットを利用すれば、マトリックスベクトル乗算器も２つの出力端を有し、以下、１つの出力端を有する光電計算ユニットを用いる。

本発明において、使用する光電計算ユニットの数は乗算すべきマトリックスにおける元素の数に相当し、前記マトリックスはベクトルを含み、即ち、マトリックスが３行１列であると、使用する光電計算ユニットの数が３となるが、光電計算ユニットの数がマトリックスにおける元素の数より大きけば、例えば６個の光電計算ユニットを用いて３行２列に配列しても、演算に影響を与えない。

１）．上記光電計算ユニットによる第１の実施例の解決策
ベクトルＡとマトリックスＷの乗算演算Ａ×Ｗを例とし、Ａはｎ×１ベクトルであり、Ｗはｍ×ｎマトリックスであり、式（１３−１−１）となる。計算模式図は図２９に示すように、図において、Ｖ符号が付くブロックユニットは第１種類の解決策の光電計算ユニットを利用することを示し、ベクトルＡにおける元素は電気入力端により入力され、マトリックスＷにおける元素は光入力端により入力される。

まず、上記第２種類乗算器に記載のシリアル入力乗算器の電気入力方式に類似し、Ａの各元素を制御システムでバイナリ変換する。

ｋはベクトルにおいて単一の元素のビット長により決められる。

上記第１の実施例による光電計算ユニットを用い、図２９に示す形態でアレイに配列し、アレイの行数はｎであり、列数はｍであり、かつ前記アレイの同一行のすべての光電計算ユニットにおける前記キャリア制御領域とする制御ゲートを接続させ、同一な電気入力データが入力される。前記アレイの同一列のすべての光電計算ユニットにおける前記キャリア収集領域および読出領域とするＰ型基板の出力端を接続させ、出力した電流を集約して加算する。

入力時、マトリックスにおけるｍ×ｎ個のデータを、光入力端を介して順次にｍ×ｎ個の光電計算ユニットに入力させる。ベクトルにおける元素を同一行ユニットが接続される制御ゲートにシリアル入力させ、同一元素であるが、異なるビットの二値データを時間分割して順次に入力させ、制御ゲートに入力したデータが最下位ビットのデータである場合に、マトリックスにおける元素とベクトルにおける元素の最下位ビットの二値データに対して対応するビットの乗算を行い、（１３−１−３）の通りとなる。

電流集約前、ｎ×ｍの光電計算ユニットアレイにおいて、各ユニットの計算結果はそれぞれ下記となる。

各列の出力端が接続される出力電流回路を介して、列による加算演算を行うことに相当し、結果（１３−１−４）を集約して加算した後、最下方のマトリックスベクトル乗算出力端の出力は下記となる。

この結果は式（１３−１−３）の演算結果であり、ベクトル最下位ビットおよびマトリックスのマトリックスベクトル乗算演算を完成させる。

計算結果（１３−１−５）をＡＤ変換させた後に、制御システムに入力させ、それが最下位ビットなので左へ０ビット移動し、ベクトルの第２ビットを電気入力端データ入力制御ゲートとし、ベクトル第２ビットおよびマトリックスのマトリックスベクトル乗算結果を取得し、制御システムに入力させた後に左へ１ビット移動し、前記ベクトル最下位ビットとマトリックスの乗算結果とベクトル加算を行い、このようにして、ベクトルのすべてのビットの二値データをシリアル入力し、制御システムに入力させた後に、順次にシフトと累積した後、最終のマトリックスベクトル演算結果を取得し、下記の演算の通りとなる。

前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

２）．上記第２、第３、第４実施例による光電計算ユニットの解決策
第２、第３、第４種類の解決策は第１種類の解決策に類似し、同様に、シリアル入力の方式により、２つの乗数入力の乗算演算を完成でき、上記第２種類乗算器に記載されるように、前記第１種類の解決策光電計算ユニットにより組み立てるマトリックスベクトル乗算器を、第２、第３、第４種類の解決策に記載の光電計算ユニットにより組み立てるマトリックスベクトル乗算器に変更しても同様に演算を完成でき、差異は下記である。
１）第２種類光電計算ユニット解決策を利用すれば、Ｐ基板部品をＮ基板部品に交換し、制御ゲートと基板上の電圧極性が反転し、その大きさを改めて変調する必要がある。
２）第３種類光電計算ユニット解決策を利用すれば、光入力方式の変更により、Ｐ型基板の収集から電荷カップリング層の収集に変更されるので、光入力量を改めて変調する必要がある。
３）第４種類光電計算ユニット解決策を利用すれば、並列接続されるキャリア制御領域は制御ゲートではなく、リセットトランジスタのドレイン端子である。

本解決策によりマトリックスベクトル乗算演算を行い、伝統的なマトリックスベクトル乗算器に比べると、以下のメリットを有する。
１．集積度が高く、複数の光電計算ユニットによればマトリックスベクトル乗算演算を実現できる。
２．光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がない。

パラレルマトリックスベクトル乗算器の解決策
本発明は様々な光電計算装置および光電計算方法の具体的な解決策を提出し、複数の発光ユニットと上記実施例に記載の光電計算ユニットを用いて、次元がマトリックスベクトル乗算規則を満たすマトリックスおよびベクトルの乗算演算を実現できる。本発明により提出される解決策と上記シリアルマトリックスベクトル乗算器との差異はより多い光電計算ユニットと発光ユニットを用いてアレイを組み立て、パラレル入力の方式でベクトルにおいて元素の二値化データが入力され、演算速度が速いが、多いユニットが必要となる。

このマトリックスベクトル乗算器の出力端の数は、具体的には、使用した光電計算ユニットの出力端の数により決められ、例えば、２つの出力端を有する上記実施例に記載の光電計算ユニットを利用すれば、マトリックスベクトル乗算器も２つの出力端を有し、以下、１つの出力端を有する光電計算ユニットを用いる。

本発明において、使用する光電計算ユニットの数は乗算すべきマトリックスにおける元素の数に単一の元素のビット長をかける結果に相当し、前記マトリックスはベクトルを含むが、光電計算ユニットの数がマトリックスにおける元素の数より大きいと、演算に影響を与えない。

１）．上記光電計算ユニットによる第１の実施例の解決策
ベクトルＡとマトリックスＷの乗算演算Ａ×Ｗを例とし、Ａはｎ×１ベクトルであり、Ｗはｍ×ｎマトリックスであり、式（１４−１−１）に示すように、ベクトルＡにおける元素は電気入力端により入力され、マトリックスＷにおける元素は光入力端により入力される。

まず、上記第３種類乗算器に記載のパラレル入力乗算器の電気入力方式に類似し、Ａの各元素を制御システムでバイナリ変換する。

ｋはベクトルにおいて単一の元素のビット長により決められる。

上記第１の実施例による光電計算ユニットを用い、ｋ×ｍ×ｎ個のユニットを利用し、上記ユニットをｋ組に分け、各組のユニットｍ×ｎ個となり、各組のユニットを上記シリアルマトリックスベクトル乗算器アレイに同一なアレイに配列し、図３０に示す形態でアレイに配列し、合計ｋ個の上記アレイとなり、各アレイの行数がｎであり、列数がｍであり、かつ前記組のすべてのアレイのすべての同一行の光電計算ユニットの前記キャリア制御領域とする制御ゲートを接続させ、同一な電気入力データが入力される。前記組のすべてのアレイのすべての同一列の光電計算ユニットの前記キャリア収集領域および読出領域とするＰ型基板の出力端を接続させ、出力した電流を集約して加算する。

入力時、マトリックスにおけるｍ×ｎ個のデータを、光入力端を介して順次に各組のｍ×ｎ個の光電計算ユニットに入力させ、各組のアレイに同一な光入力端データが入力される。ベクトルにおける元素を同一行ユニットが接続される制御ゲートにパラレル入力される。ベクトルにおいて各元素の第０ビット、即ち、（Ａ_００、Ａ１０、…、Ａｎ０）は上記二値マトリックスの各元素をそれぞれ第０組アレイの各行の制御ゲートに入力させ、同様に、後続第ｉビットは第ｉ組アレイの制御ゲートに入力され、二値化後のベクトルデータを一々にしてｋ組アレイの全部制御ゲートにパラレル入力させる。第０組アレイにとって、マトリックスにおける元素とベクトルにおける元素の第０ビットの二値データに対しを対応するビットの乗算を行い、（１４−１−３）の通りである。

電流集約前、第０組ｎ×ｍの光電計算ユニットアレイにおいて各ユニットの計算結果はそれぞれ下記となる。

各列の出力端が接続される出力電流回路を介して、列による加算演算を行うことに相当し、結果（１４−１−４）を集約して加算した後、最下方の第０組アレイ出力端の出力は下記となる。

この結果は式（１４−１−３）の演算結果であり、ベクトル第０ビットおよびマトリックスのマトリックスベクトル乗算演算を完成させる。

上記第０組アレイの計算プロセスに類似し、その他の第１乃至第ｋ−１組アレイはそれぞれ各行の制御ゲートにベクトル第１ビット乃至第ｋ−１ビットの二値化データが入力され、それぞれ対応するマトリックスベクトル乗算結果を出力した後、出力端から出力し、ｋ組の計算結果をＡＤ変換された後、制御システムに入力し、第ｉ組アレイの結果ベクトルのすべての元素を左へｉビットを移動し、そして制御システムにおいて、シフト後のすべての組の出力結果をベクトル加算の規則で累積し、最終のマトリックスベクトル演算結果を取得し、下記の演算の通りとなる。

演算のプロセスは、図３１に示すように、図において、それぞれの中間に「シリアルマトリックスベクトル乗算器」と書いてあるブロックはｎ×ｍのユニットアレイを示し、装置の模式図は図３１に示す。

前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

２）．上記第２、第３、第４実施例による光電計算ユニットの解決策
第２、第３、第４種類の解決策は第１種類の解決策に類似し、同様に、パラレル入力の方式により、２つの乗数入力の乗算演算を完成でき、上記第３種類乗算器に記載されるように、前記第１種類の解決策光電計算ユニットにより組み立てるマトリックスベクトル乗算器を、第２、第３、第４種類の解決策に記載の光電計算ユニットにより組み立てるマトリックスベクトル乗算器に変更しても同様に演算を完成でき、差異は下記である。
１）第２種類光電計算ユニット解決策を利用すれば、Ｐ基板部品をＮ基板部品に交換し、制御ゲートと基板上の電圧極性が反転し、その大きさを改めて変調する必要がある。
２）第３種類光電計算ユニット解決策を利用すれば、光入力方式の変更により、Ｐ型基板の収集から電荷カップリング層の収集に変更されるので、光入力量を改めて変調する必要がある。
３）第４種類光電計算ユニット解決策を利用すれば、並列接続されるキャリア制御領域は制御ゲートではなく、リセットトランジスタのドレイン端子である。

本解決策によりマトリックスベクトル乗算演算を行い、伝統的なマトリックスベクトル乗算器に比べると、以下のメリットを有する。
１．集積度が高く、複数の光電計算ユニットによればマトリックスベクトル乗算演算を実現できる。
２．光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がない。

プーリング演算器の解決策
本発明は様々な光電計算装置および光電計算方法の具体的な解決策を提供し、ベクトル点乗算器の一における前記の光電マトリックスベクトル乗算器により、平均プーリング演算を実現する。

１）．上記ベクトル点乗算器による解決策
上記ベクトル点乗算器に対して、下記の演算に相当する。

ただし、Ａはベクトル入力端であり、即ち、電気入力端に入力したベクトルデータであり、シリアルの方式入力により、Ｗはマトリックス入力端であり、即ち、電気入力端に入力したデータであり、出力の結果はｍ×１次元のベクトルである。

プーリング演算は様々な演算、例えば、平均プーリング、最大プーリング等を含み、本発明に記載のプーリング演算器は、平均プーリング演算だけに対する。

平均プーリングは、平均数を求め、例えば、式（１５−１−２）の通りとなる。

式（１３−１−２）から見れば、平均プーリング演算は下記のベクトル乗算演算に相当する。

このため、演算マトリックス入力端データ次元がｎ列１行マトリックス（ベクトル）である上記マトリックベクトル乗算器を用い、ｎ×１個の前記の光電計算ユニットを利用し、上記演算を完成できる。

まず、制御システムにより、プーリングすべきマトリックスにおける元素の数を判断し、制御システムに、プーリングすべきマトリックスの元素全体を分散させ、改めて１次元ベクトルを組み合わせて、前記マトリックスベクトル乗算器のベクトル入力端から入力させ、光入力端を介してマトリックスベクトル乗算器においてユニット全体に同一光入力端データであって、マトリックスにおける元素数の逆数に相当する光入力端データが入力され、前記マトリックスベクトル乗算器の出力端の出力量はプーリングすべきマトリックスの平均プーリング演算結果である。前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

２）．上記長ビット乗算器による解決策
上記長ビット乗算器は、上記ベクトル点乗算器に類似し、唯一の差異はベクトル入力端データがパラレル入力であり、演算速度が速いがより多い光電計算ユニットが必要となり、上記長ビット乗算器を用いて（１５−１−３）を算出すると、４×Ｋ個の光電計算ユニットが必要となり、ＫはプーリングすべきマトリックスＡにおいての元素のビット長であるが、上記ベクトル点乗算器を用いて計算すると、４個のみの光電計算ユニットが必要となる。
本解決策によりプーリング演算を行い、伝統的なプーリング演算器に比べると、以下のメリットを有する。
１．集積度が高く、複数の光電計算ユニットによればプーリング演算を実現できる。
２．光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がなく、プーリング演算において、平均プーリングを複数回演算するとき、分母が不変なので、特にメリットがある。

畳み込み演算器の解決策
本発明は様々な光電計算装置および光電計算方法の具体的な解決策を提出し、複数の発光ユニットおよび上記実施例に記載の光電計算ユニットを用い、マトリックスの畳み込み演算を実現する。

この畳み込み演算器の出力端の数は、具体的には、使用した光電計算ユニットの出力端の数により決められ、例えば、２つの出力端を有する上記実施例に記載の光電計算ユニットを利用すると、畳み込み演算器も２つの出力端を有する。以下、１つの出力端を有する光電計算ユニットを利用して詳細に説明する。

上記シリアル、パラレルマトリックスベクトル乗算器の解決策と同様に、使用した光電計算ユニット数は必要となる数より大きければ、演算結果の正確性に影響を与えない。

１）．上記光電計算ユニットによる第１の実施例の解決策
マトリックスＡの畳み込みカーネルａに対する畳み込み演算を例とし、畳み込み演算のプロセスを簡単に説明する。Ａは１０×１０マトリックスであり、ａは３×３の畳み込みカーネルであり、ストライド（ｓｔｒｉｄｅ）は１であり、式（１６−１−１）となる。

畳み込み演算の規則は、畳み込みすべきマトリックスは畳み込みカーネルの映射により畳み込みカーネルにおける元素と一々作用し、そして対応するストライドで畳み込みカーネルを移動させ、次回の映射を行い、図３２に示すように、（１６−１−１）における畳み込み演算を解けようとすると、以下のステップが必要となる。
ゼロ充填操作

畳み込みすべきマトリックスＡを１０×１０マトリックスから１２×１２マトリックスに拡張させ、０行の上、０列の左、１０行の下および１０列の右に行／列を添加し、添加した行列の元素は全部０であるため、ゼロ充填と呼ばれる。その後、（１６−１−２）のように、マトリックスＡをマトリックスＡ_０に変更させる。

２）最初畳み込みカーネル位置の確定：
畳み込みカーネルの最初位置とマトリックスＡの最左上隅とが積み重ね、即ち、畳み込みカーネルａの３行３列はそれぞれマトリックスＡ_０の第０、１、２行および第０、１、２列に対応し、畳み込みカーネルの元素と畳み込みカーネルに対応する位置のマトリックスＡ_０の元素とを乗算し、式（１６−１−３）に示すように、９個の乗算結果になり、前記９個の乗算結果を全部累積し、現在の畳み込みカーネルの位置の畳み込み演算結果を取得し、Ｒ_００と呼ばれ、（１６−１−４）に記載の演算を完成させる。

畳み込みカーネルの位置の移動
予め決めるので、この畳み込み演算のストライドは１である。畳み込みカーネルの位置を左へ１列移動し、即ち左へ１列を移動した後、畳み込みカーネルａの３行３列はそれぞれマトリックスＡ_０の第０、１、２行および第１、２、３列に対応し、その後、現在位置に畳み込み演算を行い、畳み込み演算結果をＲ_０１と呼ばれる。

４）畳み込みすべきカーネルがマトリックスＡ_０全体をトラバースした後、（１０＋２−２）^２個の畳み込み結果を取得し、前記畳み込み結果を対応する畳み込みカーネル位置に基づいてマトリックスに配列し、（１６−１−５）を取得する。

上記マトリックスＲは、拡張畳み込みマトリックスＡであり、畳み込みカーネルａの作用下でストライドが１の畳み込み演算を行った結果である。

上記畳み込み演算のステップから見れば、畳み込み演算は複数回の、２つのマトリックスが対応する元素がペアとなって乗算して累積する演算である。前記元素がペアとなって乗算する２つのマトリックスにおいて、一方のマトリックスは畳み込みカーネルであり、複数回演算において不変な量であり、他方のマトリックスは拡張畳み込みマトリックスと畳み込みカーネルが位置対応する元素であり、複数回演算において変化の量であるため、本発明に記載の第１種類光電計算ユニット解決策による光電計算ユニットを用い、光入力記憶がデータを記憶できるメリットを利用し、光入力端から入力される畳み込みカーネルデータを利用し、電気入力端を介して拡張畳み込みマトリックスデータを入力し、畳み込み演算を行い、このようにして、エネルギー効率比と演算速度を大幅に向上させる。このため、ユニットの電気入力端は畳み込み演算器の畳み込みすべきマトリックスデータ入力端であり、光入力端は畳み込みカーネル入力端である。

マトリックスベクトル乗算と同様に、畳み込み演算器はシリアル入力およびパラレル入力２種類に分けられ、主な差異は使用したユニットの数と電気入力端データ入力の方式にある。シリアル入力の解決策は下記となる。

畳み込み演算方式により、数が畳み込みカーネルにおける元素数に相当する第１種類の解決策による光電計算ユニットを使用し、ユニットを畳み込みカーネル次元と同一なアレイに配列し、キャリア収集領域および読出領域における読出領域の出力端を全部接続させ、集約して加算を完成させ、図３３に示すように、畳み込みカーネルに対する次元３×３のユニットアレイである。図３３において、中間にＶが書いてあるブロックは第１種類の解決策による光電計算ユニットを示す。

まず、畳み込みカーネルデータを光入力端により、一々にして前記ユニットに入力させ、そしてマトリックスにおける現在の畳み込みカーネルの対応位置のデータをバイナリに変換し、そしてシリアルが前記キャリア制御領域とする制御ゲートから前記アレイに入力され、出力の結果を集約して加算した後、ＡＤ変換後に制御システムに入り、シフトと累積して、現在の畳み込みカーネルの位置の畳み込み演算結果を取得し、その後、畳み込みカーネルを移動させ、光入力で予め保存した畳み込みカーネルデータを利用し、改めて電気入力データを直接入力し、次の畳み込みカーネル位置に対応する畳み込み演算結果を取得でき、このようにして、畳み込みカーネルが畳み込みすべきマトリックス全体をトラバースし、そして出力した畳み込み結果を改めて結果マトリックスを組み合わせ、全部畳み込み演算を完成した。

パラレル入力の畳み込み演算器を利用すれば、使用したユニット数をｋ倍にし、ｋは拡張畳み込みマトリックスにおける元素のビット長であり、且つユニットをｋ組の畳み込みカーネル次元に同一なアレイに変更し、同様に出力端全部が接続され、パラレルマトリックスベクトル乗算器のような方法で電気入力端データパラレルの入力を行ってよい。

前記の制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

２）．上記第２、第３、第４実施例による光電計算ユニットの解決策：
第２、第３、第４種類の解決策は第１種類の解決策に類似し、同様に、シリアルまたはパラレル入力の方式により、畳み込み演算を完成できるため、前記第１種類の解決策光電計算ユニットにより組み立てる畳み込み演算器を、第２、第３、第４種類の解決策に記載の光電計算ユニットにより組み立てるマトリックスベクトル乗算器に変更しても同様に演算を完成でき、差異は下記である。
１）第２種類光電計算ユニット解決策を利用すれば、Ｐ基板部品をＮ基板部品に交換し、制御ゲートと基板上の電圧極性が反転し、その大きさを改めて変調する必要がある。
２）第３種類光電計算ユニット解決策を利用すれば、光入力方式の変更により、Ｐ型基板の収集から電荷カップリング層の収集に変更されるので、光入力量を改めて変調する必要がある。
３）第４種類光電計算ユニット解決策を利用すれば、キャリア制御領域は制御ゲートではなく、リセットトランジスタのドレイン端子である。

本解決策により畳み込み演算を行い、伝統的な畳み込み演算器に比べると、以下のメリットを有する。
１．集積度が高く、複数の光電計算ユニットによれば畳み込み演算を実現できる。
２．光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がなく、畳み込み演算における複数回演算に対し、畳み込みカーネルが不変であることが特にメリットがある。

ニューラルネットワーク加速器の解決策
本発明は様々な光電計算装置および光電計算方法の具体的な解決策を提出し、上記シリアル、パラレルマトリックスベクトル乗算器と、プーリング演算器と、畳み込み演算器との解決策により、対応する制御システムを合わせ、ニューラルネットワーク算法推理の加速動作を実現する。

ニューラルネットワーク算法の推理は、最も普通のＡＬＥＸｎｅｔネットワークを例とし、畳み込み層および全接続層により組み合わせ、例えば、顔認識等の動作を行うことができ、ネットワークの詳細構成は図３４に示すように、畳み込み層に含まれる演算には畳み込み演算、プーリング演算および非線形関数演算がある。全接続層に含まれる演算にはマトリックスベクトル乗演算、プーリング演算および非線形関数演算があり、非線形関数演算を除き、他の演算は本発明では対応する光電演算加速器解決策を提出した。非線形関数演算は様々な方式があり、最もよく見られる方式はＲＥＬＵ関数であり、その関数画像は図３５に示すように、ＲＥＬＵ関数は０より小さい入力に対して、出力が０であり、０より大きい入力に対して、出力がその自体であるため、関数自体は０により大きいかを判断するロジック制御ユニットであり、制御システムによりＲＥＬＵ関数演算を完成するのは利便であるため、ニューラルネットワーク算法で最もよく見られる計算方式における上記４種類の光電演算器および光電計算方法を利用し、完全のニューラルネットワーク加速器および加速方法を構成した。

光電計算ユニットを用いてニューラルネットワーク加速をする最も大きいメリットは光入力の記憶特性にあり、ＡＬＥＸｎｅｔネットワークを例とし、ＡＬＥＸｎｅｔネットワークにとって、各層の出力データの次元はいずれも固定値であり、上記畳み込み演算器の解決策に記載するように、畳み込み層に畳み込み演算を行う時、畳み込みカーネルが複数回演算においてデータが不変であるため、光入力によるデータ記憶を利用し、光を一回発射して複数回の、ひいては全部の畳み込み演算動作を完成でき、これで、記憶ユニットと光電計算ユニットの間においてデータを伝送してかかる時間とエネルギー消耗を大いに低減させる。

プーリングも同様であり、ネットワークにおいて各層入出力のデータの次元はいずれも固定値であるため、平均プーリングの分母は、プーリングすべきマトリックスにおける元素の数が同様に不変な量であるため、光入力による記憶特性も演算速度を大いに向上させる。

全接続層において、大量のマトリックスベクトル乗の存在は伝統的な計算方式にとって一番無力と感じる部分であるが、前記マトリックスベクトル乗において、マトリックスデータはトレーニングにより取得される固定重みであり、トレーニングを完成すると、重みの値は変更しないため、推理演算するとき、同様に、光入力の方式で重みを光電計算ユニットに入力させ、演算効率を大いに向上させる。

ＡＬＥＸｎｅｔネットワークの入力データは２２７×２２７×３の三次元マトリックスデータであり、図３４に示すように、まず畳み込み層１を通過する。

畳み込み層１において、畳み込みカーネルサイズが１１×１１であり、数が９６であり、ストライドが４である畳み込み演算は、上記畳み込み演算器の解決策を用いると、少なくとも９６個の上記畳み込みカーネルの寸法１１×１１に対する畳み込み演算器が必要となる。畳み込み層１におけるプーリング演算は平均プーリングを用いる。カーネル寸法が３×３であるため、９個の数を１個の数に平均するために、少なくとも１つの上記プーリング演算器に記載の３×３マトリックス入力に対するプーリング演算器が必要となる。

このようにして、畳み込み層２において、少なくとも２５６個の上記畳み込みカーネルの寸法が５×５の畳み込み演算器が必要となり、少なくとも１個の上記プーリング演算器に記載の３×３マトリックス入力に対するプーリング演算器が必要となる。

畳み込み層３において、少なとも３８４個の上記畳み込みカーネルの寸法３×３に対する畳み込み演算器が必要となる。

畳み込み層４において、少なとも３８４個の上記畳み込みカーネルの寸法３×３に対する畳み込み演算器が必要となる。

畳み込み層５において、少なくとも２５６個の上記畳み込みカーネルの寸法３×３に対する畳み込み演算器が必要となり、少なくとも１個の上記プーリング演算器に記載の３×３マトリックス入力に対するプーリング演算器が必要となる。

全接続層１において、少なくとも１個の上記シリアル、パラレルマトリックスベクトル乗算器に記載の４０９６×９２１６規模マトリックス、１×９２１６規模ベクトルをサポートするマトリックスベクトル乗算器が必要となる。

全接続層２において、少なくとも１個の上記シリアル、パラレルマトリックスベクトル乗算器に記載の４０９６×４０９６規模マトリックス、１×４０９６規模ベクトルをサポートするマトリックスベクトル乗算器が必要となる。

全接続層３において、少なくとも１個の上記シリアル、パラレルマトリックスベクトル乗算器に記載の１０００×４０９６規模マトリックス、１×４０９６規模ベクトルをサポートするマトリックスベクトル乗算器が必要となる。

上記数のマトリックスベクトル乗算器と、プーリング演算器と、畳み込み演算器とが必要となり、対応する制御システム部分を合わせて、完全のＡＬＥＸｎｅｔネットワーク加速器を組み立て、計算速度を向上させようとすると、パラレル入力の方式を用いて、多い計算器を利用し、速い計算速度を取得する。

前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

本解決策によりニューラルネットワーク加速を行い、伝統的なニューラルネットワーク加速器に対して、以下のメリットを有する。
１、集積度が高く、完全な加速動作を完成して使用した光電計算ユニットが少ない。
２、マトリックスベクトル乗、畳み込み演算、プーリング演算におけるマトリックス重み、畳み込みカーネルおよびプーリング演算の平均値分母が複数回演算で不変な特徴に対して、光入力で上記演算量を入力させ、光入力の記憶特性を最大にして発揮できる。

ＣＴ算法加速器の解決策
本発明は様々な光電計算装置および光電計算方法の具体的な解決策を提出し、複数の発光ユニットおよび上記実施例に記載の光電計算ユニットを用いて、ＣＴ算法の加速動作を実現する。

このＣＴ算法加速器の出力端の数は、使用した光電計算ユニットの出力端の数により決められ、例えば、２つの出力端を有する上記実施例に記載の光電計算ユニットを利用すると、ＣＴ算法加速器は同様に２つの出力端を有し、以下、１つの出力端を有する光電計算ユニット。

上記シリアル、パラレルマトリックスベクトル乗算器と同様に、使用した光電計算ユニットの数は実際に必要となる数より大きくても、演算結果の正確性に影響を与えない。

１）．上記光電計算ユニットの第１の実施例による解決策
ＣＴ算法の内容は大体以下となる。ＣＴとは、すなわち、電子計算機断面層走査であり、精確コリメーションのＸ線、γ射線、超音波等を利用し、感度が極めて高い計算器と一緒に人体のある部位の周りに連続に断面走査し、走査時間が速く、画像が明瞭である等の特徴がある。

ＣＴの撮影方式とＸ線の撮影方式は異なっている。図３６に示すように、上から下まではそれぞれ物体用Ｘ線とＣＴの撮影方式である。

ＣＴ撮影は、異なる角度から検出すべき物体断面層を透過するＸ線強度を受け、この断面層内部の物質分布を判断する方法であるが、受けた複数組の異なる断面層の１次元の異なる角度から入射されたＸ線強度を複数組の異なる断面層の２次元物質分布図のに変換する算法は、ＣＴ算法である。

ＣＴ算法の内容は大体以下となる。図３７に示すように、図において、不規則形状物体は撮影すべき物体の断面層の断面図である。複数本のＸ線は異なる角度から透過し、第ｉ本の射線は図において示される角度から入射された射線であり、この物体の断面図は、ＣＴ撮影とＣＴ算法による断面層走査図であり、この断面層図をピクセルに分割し、第１行と第１列から数えると、第１行と第１列は１番目のピクセルであり、合計にＮ個のピクセルであり、ｊ番目のピクセルは第ｉ本のＸ線により透過される。

Ｘ線は物体を透過する時、吸収され、物質の種類（水、細胞組織、骨等）によって吸収量が異なっている。吸収量を判断することによって撮影した物体の物質を間接判断できる。図３７に示す断面図において、異なるピクセルの位置に同種類の物質を対応するため、Ｘ線はこれらのピクセルを透過した後、異なる程度の吸収を受け、異なる角度に沿って入射されたＸ線は透過した物質によって、物体から射出した後に、残ったエネルギーも異なっている。図３７に示す物体断面内の各ピクセルの階調値は、Ｘ線が単位ピクセル面積物体を透過した時、残ったエネルギーを代表し、階調値が高いほど、Ｘ線がこのピクセルを透過した後、損失のエネルギーが少なくなり、このため、第ｉ本の射線にとって、図３７に示す角度に沿って物体を透過すると、残ったエネルギーｐ_ｉは下記式となる。

式１８−１−１において、ωは透過係数であり、ω_ｉｊは第ｉ本の射線が第ｊ個のピクセルを透過するか否かを示し、透過すると、第ｉ本の射線が第ｊ個のピクセルの物体により一部のエネルギーが吸収されることを示し、ω_ｉｊ＝１となり、χ_ｊは第ｊ個のピクセルがＸ線に対する吸収係数であり、つまり、再構成すべき断面層走査面図において第ｊ個のピクセルの階調値であり、解くべき量である。第ｉ本の射線が第ｊ個のピクセルを透過しないと、第ｊ個のピクセルが第ｉ本の射線のエネルギーを吸収しないことを示し、ω_ｉｊ＝１となり、ωを投影係数とする。

このようにして、第ｉ本の射線の式は（１８−１−１）に示し、すべての射線（合計Ｌ本）の式は（１８−１−２）に示す。

式（１８−１−２）は多次元方程組であり、ｘは再構成すべき断面層図ピクセル階調値であり、即ち、解くべき量であり、他はいずれも既知量であり、線形代数によれば、ＬがＮ以上であると、この方程は唯一の解があり、即ち、断面層走査面図を復帰できる。
通常に上記方程を解く方法は代数再構成算法と呼ばれる。

仮に式（１８−１−２）はＮ個の未知数がありＬ個の方程により構成される方程組ではなく、２個の未知数があり２個の方程により構成される方程組であると、この２個の方程は２次元平面における２本の線に示され、方程が解があるので、この２本の線は必ず交点があり、交点の座標は方程組の解である。方程組を素早く解く方法は下記となる。
１）前記平面内に一点を最初反復点とする。
２）前記最初反復点に方程組１番目方程が示す直線上の投影点を作り、この投影点を第２回反復する点とする。
３）前記の第２反復点を通過し、方程組第２方程が示す直線上の投影点を作り、この投影点を第３回反復する点とする。
４）第３反復点に第１本直線に対して投影し、そして第２本直線に対して投影し、結果が収斂するまでに、繰り返して反復し、前記点は２つの直線の交点であり、すなわち、方程の解である。

上記反復投影のプロセスは図３８に示す。

上記プロセスの数学表現式は、反復演算反復式（１８−１−３）である。

ただし、

は第ｉ回の投影時の投影点であり、つまり第ｉ回の反復時の結果ベクトルであるが、

は第ｉ回の投影を行う時の多次元空間平面の係数（方程組係数）であり、同様に、この方程組に対応する射線は断面を透過する時の投影係数ベクトルである。式（１８−１−３）反復回数が多いほど、方程組の解

が正確になる。
反復式（１８−１−３）において、ベクトルベクトル乗算

を繰り返して算出する必要が有り、全ての

ベクトルにより組成のマトリックス、ＣＴ算法におけるシステムマトリックスωと呼ばれる。

ここで、

の実際物理意味はこの射線が前記ピクセルを透過するかを判断し、透過すると１となり、透過しないと０となり、ＣＴマシン射線の射出角度は多くて固定角度となるので、複数回ＣＴ撮影にとって、システムマトリックスωは多くて固定値となるので、発明に記載の第１種類の解決策の光電計算ユニットの光入力端の記憶特性を利用してシステムマトリックスにおけるデータが入力されれば、エネルギー効率比と演算速度を大いに向上させる。

式（１８−１−３）の核心はベクトルベクトル乗算

であるので、図３９に記載のユニットアレイを利用すれば、この計算の加速動作を実現できる。図において、中間にＶと書いてあるブロックはいずれも、第１種類の解決策による光電計算ユニットを示し、システムマトリックス規模をＮ×Ｌとし、Ｘ射線数がＬとするＣＴ算法を例とし、仮に電気入力端データはシリアル入力であれば、使用した光電計算ユニットの数はＮ×Ｌ個であり、前記数の光電計算ユニットをＮ行Ｌ列に配列し、且つ同一列のすべてのユニットの前記キャリア収集領域および読出領域とするＰ型基板の出力端は接続され、演算結果を集約して加算させる。すべてのユニットの前記キャリア制御領域とする制御ゲートは互いに独立する。

動作時、光入力端を介してシステムマトリックスにおけるデータ全部をペアとなって対応して次元とシステムマトリックスが同一なアレイに入力させ、ＣＴ算法加速器のシステムマトリックス入力端とし、そして反復を始める。第１回の反復時に、最初反復値を無作為に生成させ、式（１８−１−３）に入れ、最初反復値をバイナリに変換し、前記アレイの電気入力端を介してアレイにおける第１列ユニットにシリアル入力させ、上記シリアルマトリックスベクトル乗算器に類似し、光入力データと電気入力データが乗算した後、電流を集約して出力し、そして制御システムにシフトと累積操作を完成させ、今回の反復においてベクトル乗算の結果を取得し、制御システムにベクトル乗算以外の演算を完成させ、今回の反復を完了させる。前回反復の結果を次回反復の電気入力量としてバイナリに変換させ、前記アレイ第２列ユニットにシリアル入力し、光入力データと電気入力データが乗算した後、電流を集約して出力し、そして制御システムにシフトと累積操作を完成させ、今回の反復においてベクトル乗算の結果を取得し、制御システムにベクトル乗算以外の演算を完成させ、第２回の反復を完了させる。このようにして、正確の反復結果を取得するまでに、所属アレイ第Ｌ列に第Ｌ回の反復を完成した後、第Ｌ＋１回の反復の入力データを第１列アレイに入力し、そして、制御システムを介して表示システムに出力させ、ＣＴ断面層走査面の最終結果図が見えるようになる。

パラレル入力のＣＴ算法加速器を用いると、使用したユニットの数を本来のｋ倍にし、ｋは拡張畳み込みマトリックスにおける元素のビット長であり、ユニットをシステムマトリックス次元に同一なｋ組のアレイに変換し、同様に同一列のユニット出力端が全部接続され、パラレルマトリックスベクトル乗算器の方法を用いて電気入力端データパラレルの入力を行う。

前記制御システムは、デジタル回路でよく、計算機、マイクロコントローラ、ＦＰＧＡ等の様々なロジック制御ユニットでもよい。

２）．上記第２、第３、第４実施例の光電計算ユニットによる解決策
第２、第３、第４種類の解決策は第１種類の解決策に類似し、同様に、シリアルまたはパラレル入力の方式により、ＣＴ算法加速の動作を完成できるため、前記第１種類の解決策光電計算ユニットにより組み立てるＣＴ算法加速器を、第２、第３、第４種類の解決策に記載の光電計算ユニットにより組み立てるマトリックスベクトル乗算器に変更しても同様に演算を完成でき、差異は下記である。
１）第２種類光電計算ユニット解決策を利用すれば、Ｐ基板部品をＮ基板部品に交換し、制御ゲートと基板上の電圧極性が反転し、その大きさを改めて変調する必要がある。
２）第３種類光電計算ユニット解決策を利用すれば、光入力方式の変更により、Ｐ型基板の収集から電荷カップリング層の収集に変更されるので、光入力量を改めて変調する必要がある。
３）第４種類光電計算ユニット解決策を利用すれば、キャリア制御領域は制御ゲートではなく、リセットトランジスタのドレイン端子である。

本解決策によりＣＴ算法加速を行い、伝統的なＣＴ算法加速器に比べると、以下のメリットを有する。
１．集積度が高く、完全の加速動作を完成させて使用した光電計算ユニットが少ない。
２．ＣＴ算法においてシステムマトリックスの複数回演算が不変の特徴に対して、光入力により上記演算量を入力し、光入力の記憶特性を最大化に発揮できる。

単精度浮動小数点数乗算器の解決策
本発明は様々な光電計算装置と光電計算方法の具体的な解決策を提出し、上記長ビット乗算器と上記第１、第２、第３種類加算器の一に記載の光電加算器を用いて、２つの単精度浮動小数点数の乗算演算を実現する。

単精度浮動小数点数は、科学計数法に類似する方式で小数部分を有する実数を示し、単精度浮動小数点数はビット長が３２ビットであり、１ビットが符号ビットであり、バイナリ数により正負を示る。８ビットの指数ビットは、８ビットのバイナリ数により小数点左側部分数の大きさを示す。２３ビット尾数ビットは、２３ビットのバイナリ数により小数点右側部分数の大きさを示し、式（１９−１−１）となる。

このため、２つの浮動小数ＡとＢの乗算プロセスは、式（１９−１−２）に示す。

２つの単精度浮動小数点数の乗算は２つの単精度浮動小数点数の符号ビットが乗算して指数ビットが加算し、そして１２７を減算し、尾数ビットが乗算した結果である。

これによって、前記光電単精度浮動小数点数乗算器は、演算符号ビット乗算、指数ビット加算および尾数ビット乗算の三部分演算である。符号ビットは通用ロジックにより正負を判断すればよい。指数ビット８ビット長加数を加算して０１１１１１１１を減算し、上記第１、第２、第３種類の加算器を利用して演算すればよい。尾数ビットの２つの２３ビット長乗数の乗算において、乗数ビット長が大きいため、上記長ビット乗算器を利用して演算し、上記様々な乗算器の一に記載の光電計算乗算器は、通常光入力端により精度が８ビット左右、最大が１６ビット長を超えない乗数を入力する乗算演算に適用する。

制御システムにより前記２ビット乗算すべき単精度浮動小数点数を符号ビット、指数ビットおよび尾数ビットに分割し、符号ビットが制御システムにより正負を判断し、指数ビットが長ビット乗算器の２つの長ビット乗数入力端に入力され、尾数ビットが光電加算器の２つの加数入力端に入力される。三部分出力の結果を制御システムにフィードバックし、制御システムにて単精度浮動小数点数を改めて組み立て、完全の単精度浮動小数点数乗算を完成させる。

本発明は半導体材料の光電特性を利用し、基本の光電混合演算方法および演算部品を公開した。半導体材料が入射光子に対して高い感度、長い光信号記憶時間を有し、且つ自体が高い集積度を有し、本発明が計算技術を実質的に向上させる。

本解決策により単精度浮動ドット積法演算を行い、伝統的な単精度浮動小数点数乗算器に対して以下のメリットを有する。
１．集積度が高く、いくつかの光電計算ユニットによれば単精度浮動小数点数乗算演算を完成できる。
２．光入力データが記憶特性を有し、光遮断後に長期間で部品に記憶され、次回の演算時、光入力を改めて行う必要がない。

デジタル制御ロジックのクレーム
本発明は光電計算モジュールのデジタルロジック制御システムを提出し、光電計算モジュールの状態及びデータ入出力を制御することに用いられる。

以下、上記パラレルマトリックスベクトル乗算器光電計算モジュールのデジタルロジック制御システムを例として、デジタル制御ロジックの動作方法を説明する。

パラレルマトリックスベクトル乗算器光電計算モジュールによりマトリックスベクトル乗算を運算する。

仮にマトリックスＷにおいて各元素のビット長は８ビットであれば、少なくとも８組ｎ列ｍ行のユニットの光電計算アレイによりＡ×Ｗを運算できるパラレル入力マトリックスベクトル乗モジュールを組み合わせる。

仮に使用したユニットの数は上記の最低要求であり、８組ｎ列ｍ行のユニットにより演算モジュールを組み合わせ、同一組アレイの同一行のキャリア制御領域が連結し、同一組アレイ同一列のキャリア収集領域および読出領域の出力端ベクトルが連結し、説明１４と同じである。

まず、この光電計算モジュールのデジタル制御アレイは、データ入力部分、光入力制御部分、光受信制御部分、電気入力受信制御部分、出力制御部分とセルフチェック制御部分、制御した対象が８組ｎ×ｍの光電演算アレイ及びこれらのアレイに給電する電源モジュール、及び発光アレイを駆動する駆動器に分けられる。

電源モジュールは、光電演算アレイが光信号の受信、電気的な信号の受信、演算及び出力、光信号復位等の各状態で各機能領域が必要する様々な電圧を提供する。発明１における光電計算ユニットの第１種類の解決策にとって、光信号を受信する時、Ｐ型基板に−３Ｖを加え、電気的な信号を受信する時、制御ゲートに４Ｖまたは０Ｖを加え、出力時にＰ型基板の読出領域ＭＯＳＦＥＴのソース・ドレイン間に０．５Ｖを加え、復位時に基板に１Ｖを加える必要があり、給電の電源モジュールは少なくとも−３Ｖ、０Ｖ、１Ｖ、４Ｖこれら種類の電圧を提供し、デジタル制御ロジックの制御で、必要の時に電圧をアレイにおけるユニットの対応部位に提供する。

完全の演算プロセスは下記となる。

１）データ入力
マトリックスデータＷおよびベクトルデータＡをデータ入力部分に入力させ、データ入力部分は光入力制御部分および電気入力受信制御部分に送信されてレジスタに予め記憶される。

２）光入力
光入力制御部分のレジスタにおけるマトリックスデータＷの各元素を、光入力制御部分により発光アレイにおける発光ユニットが発光する必要がある時間に変換し、発光アレイの駆動器に送信し、駆動器がパルスに変換され、発光アレイを駆動して発光させ、光入力を実現する。

３）光受信
光入力の同時に、光受信制御部分により、受信光信号に対応する状態信号を電源モジュールに送信させ、電源モジュールが給電電圧を変更させ、計算アレイにおけるユニットを光受信状態にさせ、例えば、発明１における第１種類解決策の光電計算ユニットを利用すれば、電源モジュールは受信光信号の状態信号を受信した後、Ｐ型基板に−３Ｖを与え、読出領域のソース・ドレインが空であり、制御ゲートが０Ｖであり、Ｐ型基板に空乏層が生成し、光子が入射する時、この光子が発生した光生成キャリアを吸収し、光入力を完成させる。

４）電気入力と受信
光入力が完成した後、光入力制御部分により駆動器を制御し、光入力を停止する。電気入力受信部分により、電気入力の状態信号を電源モジュールに送信し、計算アレイにおけるユニットを電気入力状態にさせ、レジスタにおけるベクトルデータＡをパラレルにして計算アレイのキャリア制御領域に入力させる。発明１に記載の第１種類解決策の光電計算ユニットを利用すれば、電源モジュールはこの時に制御ゲートに０Ｖまたは３Ｖの電圧を与え、具体的には、０Ｖまたは３Ｖを与えるかについて、電気入力受信制御部分の制御による。このユニットの電気入力量が０である、０Ｖ電圧を制御ゲートに印加させる。電気入力量が１であると、３Ｖ電圧を制御ゲートに印加する。同時に、Ｐ型基板保持に−３Ｖを印加して不変し、読出領域のソース・ドレインが空となる。

５）演算と読出プロセス

電気入力が完成した後、出力制御部分により出力演算結果の状態信号を電源モジュールに送信させ、光電計算ユニットを出力状態にさせ、発明１における第１種類解決策の光電計算ユニットを利用すれば、電源モジュールはこの時に読出領域のソース・ドレイン間０．５Ｖの電圧差を与え、且つＰ型基板−３Ｖおよび制御ゲート０Ｖ／３Ｖ電圧を保持する必要がる。演算結果とする出力電流を集約した後、まずＡＤ変換に入り、出力制御部分が開始ＡＤ変換の信号をＡＤ変換器に送信し、ＡＤ変換器が変換を完成した後、出力端から出力変換後の結果および変換終了信号を出力制御部分に送信し、変換終了信号を受信した後、出力制御部分は受信した変換結果をシフト器および累積器に送信してシフトと累積を行い、最終のＡ×Ｗ演算の結果ベクトルを取得した後、この結果をレジスタに記憶し、そして演算終了の状態信号を電源モジュールに送信し、電源モジュールは今回演算を終了させる。発明１における第１種類解決策の光電計算ユニットを利用すれば、電源モジュールは演算終了時に読出領域のソース・ドレイン間に印加した０．５Ｖ電圧差と制御ゲートの０Ｖ／３Ｖ電気入力二値信号を取り消すが、Ｐ型基板の−３Ｖを維持し、光入力信号の「記憶」を維持し、次回の演算を待つ。

６）光入力信号復位プロセス

今回演算を完成した後、光入力データがその後の演算に参与しなく、次回の光入力を改めて行い、出力制御部分により光入力データ復位信号を電源モジュールに送信し、電源モジュールは計算アレイにおけるユニットに対して光入力データの復位を行う。発明１における第１種類解決策の光電計算ユニットを利用すれば、電源モジュールはこの時にＰ型基板１Ｖ、制御ゲート０Ｖの電圧を与え、同時に読出領域のソース・ドレインが空となることを保持する。復位完成後、出力制御部分が復位完成信号を電源モジュールに送信し、電源モジュールが給電を停止し、次回の光入力を待つ。

７）セルフチェックプロセス
セルフチェックプロセスは演算モジュール動作の前に発生し、計算アレイにおけるユニットが損害するかに対して検出する。

動作開始前に、セルフチェックを開始すれば、セルフチェック制御部分が状態信号を電源モジュールに送信し、電源モジュールはすべての組のすべての列の第１行からセルフチェックを開始し、発明１における第１種類解決策の光電計算ユニットを利用すれば、電源モジュールはこの時に制御ゲート３Ｖ電圧、読出領域のソース・ドレイン間０．５Ｖの電圧を与え、出力電流が各列の出力端を介してセルフチェック制御部分に出力し、列出力端に無電流出力があると、この列の１番目のユニットが損害することに判断する。その後、制御ゲート上の３Ｖ電圧を去て、読出領域のソース・ドレイン間を０．５Ｖに保持し、セルフチェック制御部分により各列の出力電流を判断し、列出力端に制御ゲート３Ｖ電圧が切ることを検出した後にも電流があると、この列の１番目のユニットが損害することに判断する。

１番目の行のセルフチェックを完成し、セルフチェック制御部分が改行を制御し、２番目の行に対してセルフチェックを開始させ、セルフチェック条件が同一であり、全部行のセルフチェックを完成するまでに、全部セルフチェックを完成する。

デジタル制御ロジックの模式図は図４０に示す。
デジタル制御ロジックの具体的な実現方式は、デジタル回路、マイクロコントローラ、ＦＰＧＡ等でよい。

他の実施例

本実施例は単一の上記第１の実施例の光電計算ユニットによる実測光応答曲線を提供し、マシンテーブルで実測して取得した光応答曲線を用いて単一の光電計算ユニットのモデルとし、上記パラレル入力マトリックスベクトル乗算器のモデルと上記の畳み込み演算器のモデルを組み立て、前記モデルにより完全の上記第１の実施例の光電計算ユニットのニューラルネットワーク加速器を組み立てる。この加速器モデルは、アナログソフトウェアにより完全の類ＡｌｅｘＮｅｔのネットワーク（上記ニューラルネットワーク加速器の解決策に記載の標準ＡｌｅｘＮｅｔネットワークに異なる）がＣＩＦＡＲ−１０データセットにおける図に対して分類をアナログ推理するという予測機能により、運行結果の正確度に対して評価する。

単一の光電計算ユニット実測結果及びネットワークアナログ分析
ユニットパラメータとテスト条件

使用した上記第１の実施例による光電計算ユニットの実測光応答曲線は図４１に示すように、横座標は露光時間により示される入射光子数Ｘであり、縦座標は前記キャリア収集領域および読出領域とするＰ型基板における読出領域ＭＯＳＦＥＴ出力端の演算結果であり、演算結果が電流の形態として出力される。テスト時、キャリア制御領域とする制御ゲートは、即ちＶ_Ｇに３Ｖ電圧を加え、Ｐ型基板に−３Ｖ電圧を加え、適当なソース・ドレイン間電圧を与える時に対応する出力結果である。

末尾のやや不線形以外に、光電計算ユニットの読出電流と入射光子の数がよい線形度を有し、発明１の公式（１−１５）に合致し、実際使用時、末尾の不線形部分をのぞいて演算を行えば高い計算精確度を取得できる。

保守的なアナログ結果を取得するために、末尾の不線形部分を除かなく、完全の曲線によりニューラルネットワーク加速器を組み立てる。

ネットワーク構成とデータセット

アナログの類ＡｌｅｘＮｅｔのネットワークモデルに含まれる構成は図４２に示すように、この類ＡｌｅｘＮｅｔネットワークモデルは六層の畳み込み層、五層のプーリング層及び両層の全接続層により組み合わせ、アクティブ関数としてＲｅＬＵを用いる。アナログプログラム運行の速度を向上させるために、プーリング層は上記プーリング演算器を使用しなく、通用ロジックを直接使用してプーリング演算を行う。

このネットワークが実現する機能は目標識別である。使用した図データセットはＣＩＦＡＲ−１０データセットである。このデータセットには６００００枚のカラー画像があり、これらの画像のサイズが３２×３２×３であり、１０種類に分けられ、類ごとに６０００枚の図である。この５００００枚がトレーニングに用いられ、５個のトレーニングロットを構成し、ロットごとに１００００枚の図がある。また１００００個がテストに用いられ、単独してロットになる。まずデータセットにおける写真を用いてトレーニングを行い、収斂の重みを取得した後、重みをネットワークに入れて推理し、組み立てたニューラルネットワーク加速器モデルを類ＡｌｅｘＮｅｔをアナログ運行させ、最後に、このニューラルネットワーク加速器モデルの目標識別の正確度の高低を取得する。明らかに、最後識別結果が不正確になる因子は２つある。一方、ネットワーク自体のせいで、及びトレーニングにより取得する重みが完璧ではなくて推理時に計算の正確度に関わらない識別誤差である。他方、計算部品単一モデルにより組み立てるニューラルネットワーク加速器モデルには計算誤差が存在し、もたらした識別誤差である。

ＡＤ変換精度

上記パラレルマトリックスベクトル乗算器および上記畳み込み演算器の解決策の説明により、マトリックスベクトル乗算器各列の出力端であっても、畳み込み演算器の畳み込みカーネルの出力端であっても、ＡＤ変換が必要となり、模擬の電流演算結果をデジタル量に変換し、制御システムに送信して後続操作に参与するため、このＡＤ変換の精度は計算の精度に極めて影響を与える。

上記パラレルマトリックスベクトル乗算器の解決策に記載されるように、図３１に示すパラレルマトリックスベクトル乗算器において、合計ｋ組の規模がｍ×ｎのアレイがあり、各組アレイの各列下にＡＤを装着し、光入力端の入力値範囲が（−１２７，１２７）であり、正の光入力値と負の光入力値はそれぞれ異なるマトリックスに入力され、ＡＤビット長がｎｂｉｔであり、マトリックスベクトル乗算におけるマトリックスの行数がｍ行であれば、ＡＤ変換精度は下記となる。

ただし、１２７は単一の光電計算ユニットの出力最大値を示し、即ち光入力端の入力最大値１２７と電気入力端入力二値化後の最大値１との乗算の結果であり、１２７×ｍは列全体ユニットが電流集約後の出力最大値であり、光入力端データを分正負マトリックス入力に分ける場合に、正マトリックスまたは負マトリックスにおいて数値が半分の確率で０であるため、実際計算においてｍの値が２を除算して、最後のＡＤ変換精度が式２１−１に示す。

類ＡｌｅｘＮｅｔネットワークにおける全接続７層を例とし、この層に入力したマトリックス規模が２０４８×１０２４であり、入力のベクトル規模が２０４８×１であり、ベクトルにおいて単一の元素のビット長が８であれば、この時にｋ＝８組の規模が２０４８行×１０２４列のアレイを用いる必要があり、ＡＤビットが８であり、この時にＡＤの精度は下記となる。

即ち、ＡＤ変換後に識別できる最小単位が５０８であり、この値より小さいと、出力が廃止され、一定の精度低下となる。

同理に、畳み込み演算器も類似するＡＤによる精度低下を受け、ここで詳細に説明しない。

ネットワーク重みの範囲
ネットワークにおける全接続層にとって、重みはマトリックスデータであり、重みの来源はネットワークのトレーニングであり、トレーニング時に、重みの精度を自ら定義でき、式（２１−２）において、重みの精度が８ｂｉｔであり、即ち、範囲が（−１２７，１２７）であり、トレーニング時重みの精度が高いほど、いずれかの計算誤差が存在しない場合に、ネットワークの正確度が高いが、運行の圧力も大きくなる。算誤差が存在しない理想的なネットワークが運行する重み精度結果は以下表に示し、結果が推理時目標分類の正確度である。

ベクトルデータ精度が８ｂｉｔである時、重みが８ｂｉｔと４ｂｉｔを取って精度差がただ２％左右であるため、４ｂｉｔの重み精度を用いてトレーニングを行い、収斂後に、トレーニングした４ｂｉｔ重みを入れたアナログモデルにより模擬推理演算を行い、畳み込み層における畳み込みカーネルのデータに対して、同様に４ｂｉｔを使用する。

ネットワークアナログ結果

上記アナログの精度から見れば、ニューラルネットワーク加速器モデルの分類正確度が８５．４％であり、いずれかの計算誤差が存在しない理想的な正確度結果８８％に比べると、差が３％に達しなく、高い精度となり、ニューラルネットワーク加速の動作に適用できる。

同時に、単一のＡＤの遅延が２０ｎｓであると、各層ネットワークの運行遅延が０．１６４ｍｓであり、完全のネットワーク推理が必要となる時間が１．３１２ｍｓであることを判断でき、光入力データが数秒、または数年（上記第３の実施例による光電計算ユニットを利用）の保持時間に対して、相当短い時間であり、数秒の維持時間であっても、１回の光入力の時間内に千回の完全のネットワーク推理を運行できる。上記ニューラルネットワーク加速器を動画監視における物体識別に利用すると、完全ネットワーク１．３１２ｍｓの推理時間が百フレームの動画リアルタイム監視でき、この指標を達成するために、周辺ロジック回路を考慮しなく、最少に約２００万個の光電計算ユニットが必要となり、１つの光電計算ユニット面積が３ｕｍ×３ｕｍであれば、チップ寸法が５ｍｍ×５ｍｍに達しない。単一の光電計算ユニットの実測結果によれば、各光電計算ユニットが読出状態下のパワーはただ０．１ｕＷであり、完全ネットワーク推理時間１．３１２ｍｓにおいて、各ユニットが最大に八分の一の時間を運行し、運行しない時の漏電流を無視しなくてもいいので、チップ運行の合計パワーが０．０５Ｗに達しない。パワーであってもチップ面積であっても、同一計算力を取得する場合に、ＧＰＵ加速ニューラルネットワーク推理を使って比べるものにならないことである。

効果
下記テーブルは見積もりの光電記憶・演算一体チップとｇｏｏｇｌｅのＴＰＵチップがパワー、チップ面積、演算能力及び製造プロセス等の方面での対比図であり、光電記憶・演算一体チップのパラメータおよび機能指標は理論推理およびアナログ結果によるものである。

光電記憶・演算一体チップは動作主周波数がＴＰＵチップより低い場合にも、各秒操作数が依然としてＴＰＵチップより高い。主な原因は、光電記憶・演算一体チップにおける計算アレイにおいて、単一の部品により乗算操作を完成でき、電流の集約がさらに加算操作を完成し、このため、単一のユニットは１つの機械周期に２つの操作数を寄与でき、ＴＰＵチップより優れ、同時にチップ面積がＴＰＵチップより小さくなる。光電記憶・演算一体チップの他方のメリットは、光入力の記憶特性により、光電記憶・演算一体チップがパワーでＴＰＵチップより低い。また、上記パラメータはいずれも６５ｎｍプロセスにより製造されている一方、ｇｏｏｇｌｅのＴＰＵが２８ｎｍプロセスにより製造されるものであり、これで、光電記憶・演算一体チップは未来でプロセスノードの縮小による部品性能向上で可能性を提供する。最後に、アナログと推定結果により、現在の光電記憶・演算一体チップの大部分パワーはデジタル制御に浪費する。

以上、本発明の具体的な実施例を示したが、本発明の保護範囲はこれに限定されるものではなく、当業者であれば、本発明が開示する技術的範囲内で様々な変更または置換を容易に考えることができる。これらの変更または置換は、本発明の保護範囲によってカバーされるべきである。したがって、本発明の保護範囲は、特許請求の範囲の保護範囲に従うものとする。

本発明の一方態様によれば、半導体材料の光電性能を用いて、外界からの入力光信号で半導体材料に伝送される電気的な信号を変調し、加算器、乗算器及び高級演算を実現する光電計算装置が提供される。さらに、本装置は高精度の記憶・演算一体機能を実現でき、単一の部品により光入力端の光信号を記憶して光遮断後に長期間保存できる。
本発明の一つの形態によると、光電計算ユニットを提供し、少なくとも１つのキャリア制御領域と、少なくとも１つのカップリング領域と、少なくとも１つの光生成キャリアの収集領域と読出領域とを含む半導体多機能領域構造を含み、光入力と電気入力の両方で演算量を入力する光電計算ユニットであって、光入力による演算量としての光入力量は、入射光子が光生成キャリアに変換されるように入力が完成し、電気入力による演算量としての電気入力量は、キャリアを直接注入することで入力が完成し、前記キャリア制御領域は、前記光電計算ユニット内のキャリアを制御して変調し、前記光電計算ユニットの電気入力端とされ、いずれかの演算量を電気入力量として入力するように設置され、あるいは、前記光電計算ユニット内のキャリアのみを制御して変調し、その他の領域を介して電気入力量を入力するように設置され、前記カップリング領域は、光子入射による光生成キャリアが前記光電計算ユニット内のキャリアに作用して演算関係が形成されるように、光生成キャリアの収集領域と読出領域における収集領域と読出領域を接続するように設置され、前記光生成キャリアの収集領域と読出領域は、収集領域が、入射された光子を吸収し、生成された光生成キャリアを収集して、前記光電計算ユニットの光入力端とされ、いずれかの演算量を光入力量として入力するように設置され、読出領域が、前記光電計算ユニットの電気入力端とされ、いずれかの演算量を電気入力量として入力して、前記光電計算ユニットの出力端とされ、光入力量と電気入力量により作用されたキャリアをユニット出力量として出力するように設置され、あるいは、その他の領域により電気入力量を入力し、読出領域が、前記光電計算ユニットの出力端のみとされ、光入力量と電気入力量により作用されたキャリアをユニット出力量として出力するように設置される。
また、本発明の一つの実施例によると、光電計算ユニットは、前記キャリア制御領域としての制御ゲートと、前記カップリング領域としての電荷カップリング層と、前記光生成キャリアの収集領域と読出領域としてのＰ型基板とを含み、前記光生成キャリアの収集領域と読出領域としてのＰ型半導体基板は、左側の収集領域と右側の読出領域とを含み、前記左側の収集領域は、光電子を収集するための空乏層を生成し、右側の読出領域を介して収集された光電子の電荷量を光入力端の入力量として読み出するように設置され、前記右側の読出領域は、シャロートレンチアイソレーションと、Ｎ型ドレイン端子と、Ｎ型ソース端子とを含み、読み出す同時に、電気入力端としていずれかの演算量を入力するように設置され、前記カップリング領域としての電荷カップリング層は、光生成キャリアの収集領域と読出領域における収集領域と読出領域を接続して、収集領域の基板内において空乏領域が光電子の収集を開始した後に、収集領域の基板の表面電位が収集された光電子の数に影響を受け、また、電荷カップリング層の接続により、読出領域の半導体基板の表面電位が収集領域の半導体基板の表面電位に影響を受け、さらに読出領域のソース・ドレイン間における電流の大きさを影響し、読出領域のソース・ドレイン間における電流を判断することにより、収集領域によって収集された光電子の数を読み出すように設置され、前記キャリア制御領域としての制御ゲートは、パルス電圧が印加されことで、Ｐ型半導体基板の読出領域に光電子を励起するための空乏領域が生成される同時に、電気入力端として、いずれかの演算量を入力するように設置され、隔離用の基層媒介層は、前記Ｐ型半導体基板と前記電荷カップリング層との間に設置され、隔離用の最上層媒介層は、電荷カップリング層と前記制御ゲートとの間に設置される。
また、本発明の一つの実施例によると、光電計算ユニットは、前記キャリア制御領域としてのリセットトランジスタと、前記カップリング領域としての光電子カップリングリード線と、前記光生成キャリアの収集領域と読出領域としてのフォトダイオードおよび読出トランジスタと、前記光電計算ユニットをアレイに構成する時にアレイアドレッシングに用いられるアドレッシングトランジスタとを含み、前記光生成キャリアの収集領域と読出領域としてのフォトダイオードおよび読出トランジスタは、フォトダイオードが、感光を作用し、前記フォトダイオードのＮ領域がカップリング領域としての前記光電子カップリングリード線を介して、読出トランジスタの制御ゲートとリセットトランジスタのソース端子に接続されるように設置され、前記読出トランジスタが、ソース端子がアドレッシングトランジスタのドレイン端子に接続され、読出に用いられるとともに、電気入力端として、いずれかの演算量を入力させるように設置され、前記カップリング領域としての光電子カップリングリード線は、光生成キャリアの収集領域と読出領域における収集領域と読出領域としてのフォトダイオードと、読出領域としての読出トランジスタとを接続して、フォトダイオードのＮ領域電位を読出トランジスタ制御ゲートに印加するように設置され、前記キャリア制御領域としてのリセットトランジスタは、ドレイン端子を介して正電圧が入力されてフォトダイオードに作用し、リセットトランジスタをオンにすると、前記正電圧がフォトダイオードに作用され、フォトダイオードに空乏領域を発生させて感光させるともに、電気入力端として、いずれかの演算量を入力するように設置され、前記アドレッシングトランジスタは、光電計算ユニット全体の出力を制御するように設置される。
また、本発明の一つの実施例によると、光電計算ユニットは、光電計算ベクトル加算器を構成することに用いられ、少なくとも２組の次元が少なくとも２であるベクトルの加算演算に用いられ、前記光電計算加算器は、少なくとも２つの加数入力端および結果出力端を含み、少なくとも２つの前記光電計算加算器は、パラレル並列するように設置され、各前記加算器の入力端は、少なくとも２桁の加数が入力され、少なくとも２つの加算すべきベクトルの同一番号の対応元素を示し、使用した加算器入力端の数が、前記加算すべきベクトルの数より少なくないように設置され、各前記加算器の出力端は、２つのベクトルの同一番号の対応元素が加算された結果を出力し、前記少なくとも２つの結果を組み合わせ、完全のベクトルに接合させ、前記完全のベクトルが前記ベクトル加算器の演算結果であるように設置される。
また、本発明の一つの実施例によると、光電計算ユニットは、光電計算ベクトル点乗算器を構成することに用いられ、次元が少なくとも２であるベクトルのドット積演算に用いられ、前記光電計算乗算器が２つの乗数入力端及び結果出力端を含み、少なくとも２つの前記光電計算乗算器は、独立してパラレル並列し、各乗算器の入力端は、乗算すべきベクトルの同一番号の対応元素の乗数を入力するように設置され、各乗算器の出力端は、２つの乗算すべきベクトルの同一番号の対応元素が乗算された結果を出力し、前記少なくとも２つの結果を完全のベクトルに接合し、前記完全のベクトルが前記ベクトル点乗算器の演算結果であるように設置される。
また、本発明の一つの実施例によると、光電計算ユニットは、長ビット乗算器に用いられ、各前記光電計算乗算器は、２つの乗数入力端及び結果出力端を含み、少なくとも４つの前記光電計算乗算器は、パラレル並列するように設置され、前記少なくとも４つの乗算器の入力端は、その入力量が上位の順と下位の順とに分割後の乗算すべき数の部分データの乗数として設置され、前記少なくとも４つの乗算器の出力端は、２つの乗算すべき数の対応する上位の順と下位の順とに乗算後の結果を出力し、少なくとも４つの乗算器出力の結果が、入力データのウェートに基づいて対応するシフトと累積を行い、完全の長ビット数を出力し、最終的な乗算結果とする。
また、本発明の一つの形態によると、光電計算ユニットにより実行される光電計算方法を提供し、光電計算ユニットは、少なくとも１つの発光ユニット及び少なくとも１つの光電計算ユニットを含み、前記光電計算ユニットは、キャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含む一つの半導体多機能領域構造を含み、前記光電計算方法は、前記発光ユニットが光を射出するように設置され、前記光を前記光電計算ユニットへ照射させ、前記キャリア制御領域により制御され、光生成キャリアの収集領域と読出領域における収集領域に、光電計算ユニットの第１の演算量として光生成キャリアを生成させることと、前記多機能領域のうち、１つの領域で電気演算量を生成させて、対応するキャリアが入力され、前記キャリアを光電計算ユニットの第２の演算量とすることと、前記第１の演算量を示す光生成キャリアと前記第２の演算量を示すキャリアを、光生成キャリア読出領域のキャリアに共通に作用させ、作用されたキャリアは前記光電演算の結果とすることと、光電演算結果としてのキャリアを、前記光生成キャリアの収集領域と読出領域の読出領域の出力端で出力することと、を含む。
また、本発明の一つの実施例によると、光電計算方法は、ベクトル加算演算に用いられ、少なくとも２組の次元が少なくとも２であるベクトルの加算演算に用いられ、前記少なくとも２つの加算すべきベクトルを次元に基づいて分割させ、複数組の独立した加数を形成し、各組の独立した加数が各加算器の加数入力端に入力され、使用した加算器入力端の数が加算すべきベクトルの数より少なくなく、前記少なくとも２つの加算器出力端の出力結果を、入力されたベクトルの元素番号に基づいて、改めて完全のベクトルに接合させ、前記完全のベクトルが少なくとも２つの加算すべきベクトル加算演算後の結果ベクトルである。
また、本発明の一つの実施例によると、光電計算方法は、ベクトルドット積演算に用いられ、次元が少なくとも２であるベクトルのドット積演算に用いられ、２つの乗算すべきベクトルを次元に基づいて分割させ、独立した複数組の乗数を形成させ、各組の独立した乗数を各乗算器の乗数入力端に入力させ、前記少なくとも２つの乗算器出力端の出力結果を、入力されたベクトルの元素番号に基づいて、改めて完全のベクトルに接合させ、前記完全のベクトルが２つの乗算すべきベクトルドット積後の結果ベクトルである。
本発明の一つの実施例によると、光電計算方法は、長ビット乗算演算に用いられ、２つの乗算すべき長ビット数をビットにより上位の順と下位の順とに分割させ、２つの長ビット乗数を２組の短ビット乗数に分割させ、前記長ビット乗数が分割された部数が長ビット乗数の具体的なビット長により決められ、分割後の２組短ビット乗数をペアとなって乗算する規則により、それぞれ少なくとも４つの乗算器の乗数入力端に入力させ、使用した乗算器の数が、乗算すべき長ビット乗数の具体的なビット長により決められ、前記少なくとも４つの乗算器出力端の出力結果を入力の乗数のビット長の長さにより、対応するシフト操作を行い、さらにシフト後の結果を累積し、最終的な累積結果が２つの長ビット乗数が乗算した後の結果である。
また、本発明の一つの形態によると、単精度浮動小数点数乗算器を提供し、また、本発明の実施例による長ビット乗算器を含み、単精度浮動小数点数の乗算演算を行い、前記長ビット光電計算乗算器が２つの長ビット乗数入力端および結果出力端を含み、前記光電加算器が２つの加数入力端および結果出力端を含み、前記長ビット光電計算乗算器の２つの長ビット乗数入力端は、尾数入力端として設置され、インクリメント操作を行った２つの乗算すべき単精度浮動小数点数の尾数ビットデータを長ビット乗算器の２つの長ビット入力端に入力させ、乗算を完成した後、尾数ビット演算結果を制御システムに出力し、前記光電加算器の２つの加数入力端は、指数入力端として設置され、２つの乗算すべき単精度浮動小数点数の指数ビットデータを加数入力端に入力させ、加算を完成した後に、指数ビット演算結果を制御システムに出力し、前記制御システムは、２つの乗算すべき単精度浮動小数点数の符号ビット判断操作を完成させ、乗算後の符号ビットデータを出力させ、制御システムに出力された尾数ビット演算結果と、指数ビット演算結果とともに組み合わせて浮動小数になり、最終的に取得された結果は２つの乗算すべき単精度浮動小数点数の乗算結果である。
本発明のもう一つの形態によると、単精度浮動ドット積法計算方法を提供し、さらに、本発明の実施例の長ビット乗算の光電計算方法と、本発明のもう一つの実施例の光電計算方法とを利用し、２つの乗算すべき単精度浮動小数点数を、２つの指数ビットデータと、２つの符号ビットデータと、２つの尾数ビットデータとに分割し、前記２つの尾数ビットデータに対してインクリメント操作を行い、前記２つの指数ビットデータが光電計算加算器の２つの加数入力端に入力され、指数ビット演算結果として結果を出力し、インクリメント操作を行った前記２つの尾数ビットデータが長ビット乗算器の２つの長ビット乗数入力端に入力され、尾数ビット演算結果として結果を出力し、前記２つの符号ビットデータが一つの制御システムにより正負判断を完成した後、尾数ビット演算結果と、指数ビット演算結果とともに組み合わせて浮動小数になり、取得した２つの乗算すべき単精度浮動小数点数が最終的な乗算結果となる。

Claims (49)

1. 少なくとも１つのキャリア制御領域と、少なくとも１つのカップリング領域と、少なくとも１つの光生成キャリアの収集領域と読出領域とを含む半導体多機能領域構造を含み、光入力と電気入力の両方で演算量を入力する光電計算ユニットであって、
   光入力による演算量としての光入力量は、入射光子が光生成キャリアに変換されるように入力が完成し、電気入力による演算量としての電気入力量は、キャリアを直接注入することで入力が完成し、
   前記キャリア制御領域は、前記光電計算ユニット内のキャリアを制御して変調し、前記光電計算ユニットの電気入力端とされ、いずれかの演算量を電気入力量として入力するように設置され、あるいは、前記光電計算ユニット内のキャリアのみを制御して変調し、その他の領域を介して電気入力量を入力するように設置され、
   前記カップリング領域は、光子入射による光生成キャリアが前記光電計算ユニット内のキャリアに作用して演算関係が形成されるように、光生成キャリアの収集領域と読出領域における収集領域と読出領域を接続するように設置され、
   前記光生成キャリアの収集領域と読出領域は、
   収集領域が、入射された光子を吸収し、生成された光生成キャリアを収集して、前記光電計算ユニットの光入力端とされ、いずれかの演算量を光入力量として入力するように設置され、
   読出領域が、前記光電計算ユニットの電気入力端とされ、いずれかの演算量を電気入力量として入力して、前記光電計算ユニットの出力端とされ、光入力量と電気入力量により作用されたキャリアをユニット出力量として出力するように設置され、
   あるいは、その他の領域により電気入力量を入力し、読出領域が、前記光電計算ユニットの出力端のみとされ、光入力量と電気入力量により作用されたキャリアをユニット出力量として出力するように設置されることを特徴とする光電計算ユニット。
2. 前記キャリア制御領域としての制御ゲートと、前記カップリング領域としての電荷カップリング層と、前記光生成キャリアの収集領域と読出領域としてのＰ型基板とを含み、
   前記光生成キャリアの収集領域と読出領域としてのＰ型半導体基板は、左側の収集領域と右側の読出領域とを含み、前記左側の収集領域は、光電子を収集するための空乏層を生成し、右側の読出領域を介して収集された光電子の電荷量を光入力端の入力量として読み出するように設置され、前記右側の読出領域は、シャロートレンチアイソレーションと、Ｎ型ドレイン端子と、Ｎ型ソース端子とを含み、読み出す同時に、電気入力端としていずれかの演算量を入力するように設置され、
   前記カップリング領域としての電荷カップリング層は、光生成キャリアの収集領域と読出領域における収集領域と読出領域を接続して、収集領域の基板内において空乏領域が光電子の収集を開始した後に、収集領域の基板の表面電位が収集された光電子の数に影響を受け、また、電荷カップリング層の接続により、読出領域の半導体基板の表面電位が収集領域の半導体基板の表面電位に影響を受け、さらに読出領域のソース・ドレイン間における電流の大きさを影響し、読出領域のソース・ドレイン間における電流を判断することにより、収集領域によって収集された光電子の数を読み出すように設置され、
   前記キャリア制御領域としての制御ゲートは、パルス電圧が印加されことで、Ｐ型半導体基板の読出領域に光電子を励起するための空乏領域が生成される同時に、電気入力端として、いずれかの演算量を入力するように設置され、
   隔離用の基層媒介層は、前記Ｐ型半導体基板と前記電荷カップリング層との間に設置され、
   隔離用の最上層媒介層は、電荷カップリング層と前記制御ゲートとの間に設置されることを特徴とする請求項１に記載の光電計算ユニット。
3. 前記キャリア制御領域としての制御ゲートと、前記カップリング領域としての電荷カップリング層と、前記光生成キャリアの収集領域と読出領域としてのＮ型基板とを含み、
   前記光生成キャリアの収集領域と読出領域としてのＮ型半導体基板は、左側の収集領域と右側の読出領域とを含み、前記左側の収集領域は、光正孔を収集するための空乏層を生成し、右側の読出領域を介して収集された光正孔の電荷量を読み出し、光入力端の入力量とするように設置され、前記右側の読出領域は、シャロートレンチアイソレーションと、Ｐ型ドレイン端子と、Ｐ型ソース端子とを含み、読み出す同時に、電気入力端としていずれかの演算量を入力するように設置され、
   前記カップリング領域としての電荷カップリング層は、光生成キャリアの収集領域と読出領域における収集領域と読出領域を接続して、収集領域の基板内において空乏領域が光正孔の収集を開始した後に、収集領域の基板の表面電位が収集された光正孔の数に影響を受け、また、電荷カップリング層の接続により、読出領域の半導体基板の表面電位が収集領域の半導体基板の表面電位に影響を受け、さらに読出領域のソース・ドレイン間における電流の大きさを影響し、読出領域のソース・ドレイン間における電流を判断することにより、収集領域によって収集された光正孔の数を読み出すように設置され、
   前記キャリア制御領域としての制御ゲートは、負のパルス電圧が印加されることで、Ｎ型半導体基板の読出領域に光正孔を励起するための空乏領域が生成される同時に、電気入力端として、いずれかの演算量を入力するように設置され、
   隔離用の基層媒介層は、前記Ｎ型半導体基板と前記電荷カップリング層との間に設置され、
   隔離用の最上層媒介層は、電荷カップリング層と前記制御ゲートとの間に設置されることを特徴とする請求項１に記載の光電計算ユニット。
4. 前記キャリア制御領域としての制御ゲートと、前記カップリング領域としての電荷カップリング層と、及び前記光生成キャリアの収集領域と読出領域としてのＰ型基板とを含み、
   前記光生成キャリアの収集領域と読出領域としてのＰ型半導体基板は、一つのＮ型ドレイン端子及び一つのＮ型ソース端子を含み、感光と読出の動作を同時に担当するとともに、電気入力端としていずれかの演算量を入力するように設置され、
   前記カップリング領域としての電荷カップリング層は、内部に取り込まれた光電子を蓄積し、読出時のユニット閾値の大きさを変更して、読出領域のソース・ドレイン間における電流に影響を与えることで、読出領域のソース・ドレイン間における電流を判断して、感光時に生成されてかつ電荷カップリング層に取り込まれた光電子の数を読み出すように設置され、
   前記キャリア制御領域としての制御ゲートは、パルス電圧が印加されることで、Ｐ型半導体基板の読出領域に光電子を励起するための空乏領域が生成される同時に、電気入力端として、いずれかの演算量を入力するように設置され、
   隔離用の基層媒介層は、前記Ｐ型半導体基板と前記電荷カップリング層との間に設置され、
   隔離用の最上層媒介層は、電荷カップリング層と前記制御ゲートとの間に設置されることを特徴とする請求項１に記載の光電計算ユニット。
5. 前記キャリア制御領域としてのリセットトランジスタと、前記カップリング領域としての光電子カップリングリード線と、前記光生成キャリアの収集領域と読出領域としてのフォトダイオードおよび読出トランジスタと、前記光電計算ユニットをアレイに構成する時にアレイアドレッシングに用いられるアドレッシングトランジスタとを含み、
   前記光生成キャリアの収集領域と読出領域としてのフォトダイオードおよび読出トランジスタは、
   フォトダイオードが、感光を作用し、前記フォトダイオードのＮ領域がカップリング領域としての前記光電子カップリングリード線を介して、読出トランジスタの制御ゲートとリセットトランジスタのソース端子に接続されるように設置され、
   前記読出トランジスタが、ソース端子がアドレッシングトランジスタのドレイン端子に接続され、読出に用いられるとともに、電気入力端として、いずれかの演算量を入力させるように設置され、
   前記カップリング領域としての光電子カップリングリード線は、光生成キャリアの収集領域と読出領域における収集領域と読出領域としてのフォトダイオードと、読出領域としての読出トランジスタとを接続して、フォトダイオードのＮ領域電位を読出トランジスタ制御ゲートに印加するように設置され、
   前記キャリア制御領域としてのリセットトランジスタは、ドレイン端子を介して正電圧が入力されてフォトダイオードに作用し、リセットトランジスタをオンにすると、前記正電圧がフォトダイオードに作用され、フォトダイオードに空乏領域を発生させて感光させるともに、電気入力端として、いずれかの演算量を入力するように設置され、
   前記アドレッシングトランジスタは、光電計算ユニット全体の出力を制御するように設置されることを特徴とする請求項１に記載の光電計算ユニット。
6. 光電計算ユニットに光学的に対応する発光ユニットをさらに含み、前記発光ユニットは、発出した光が前記光電計算ユニットにおいて光生成キャリアを生成して光電計算ユニットの光入力量とし、前記光電計算ユニットにおける電気入力端に入力された電気入力量と互いに作用した結果を、光電演算結果として設置されることを特徴とする請求項１に記載の光電計算ユニット。
7. 前記発光ユニットは、一つの信号変換駆動器により駆動され、
   前記信号変換駆動器は、デジタル信号を発光ユニットの駆動電流パルスのパルス幅に変換するとともに、複数の発光ユニットからなる発光アレイ全体を駆動し、またはアドレッシングにより特定の関連する発光ユニットを駆動し、前記関連する発光ユニットに対応時間の光信号を生成させるように設置され、前記光信号は、対応する光電計算ユニットの光学入力量として設置されることを特徴とする請求項６に記載の光電計算ユニット。
8. ２次元または３次元アレイに構成し、光電計算モジュールを形成し、様々な特定の演算機能を実現するように設置されることを特徴とする請求項６に記載の光電計算ユニット。
9. 複数の請求項６に記載の光電計算ユニットにより構成される光電計算アレイであって、
   発光アレイと光電計算アレイとの間に一層または多層の光学構造があり、前記発光アレイからの光が前記光電計算アレイの所定位置へ照射されるフォーカス方式を実現し、発光アレイと光電計算アレイとの間の光学的な対応を実現することを特徴とする光電計算アレイ。
10. 少なくとも１つの発光ユニット及び少なくとも１つの光電計算ユニットを含む光電計算ユニットにより実行される光電計算方法であって、
    前記光電計算ユニットは、キャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含む一つの半導体多機能領域構造を含み、
    前記光電計算方法は、
    前記発光ユニットが光を射出するように設置され、前記光を前記光電計算ユニットへ照射させ、前記キャリア制御領域により制御され、光生成キャリアの収集領域と読出領域における収集領域に、光電計算ユニットの第１の演算量として光生成キャリアを生成させることと、
    多機能領域のうち、１つの領域で電気演算量を生成させて、対応するキャリアが入力され、前記キャリアを光電計算ユニットの第２の演算量とすることと、
    前記第１の演算量を示す光生成キャリアと前記第２の演算量を示すキャリアを、光生成キャリア読出領域のキャリアに共通に作用させ、作用されたキャリアを光電演算の結果とすることと、
    光電演算結果としてのキャリアを、前記光生成キャリアの収集領域と読出領域の読出領域の出力端で出力することと、を含むことを特徴とする光電計算方法。
11. 前記発光ユニット及び光電計算ユニットを含む加算器とし、
    前記光電計算ユニットは、少なくともキャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含み、
    前記発光ユニットは、第１の加数を示す光信号を送信するように設置され、
    前記キャリア制御領域は、前記光電計算ユニット内のキャリアを制御して変調し、光電計算ユニットの電気入力端として設置され、第２の加数を入力することに用いられ、
    前記カップリング領域は、光生成キャリアの収集領域と読出領域を接続させ、光生成キャリアの収集領域と読出領域における収集領域の光生成キャリアを前記読出領域におけるキャリアに作用するように設置され、
    前記光生成キャリアの収集領域と読出領域は、一つの光入力端および少なくとも１つの結果出力端を含み、前記光生成キャリアの収集領域と読出領域における収集領域は、発光ユニットにより射出された光を吸収し、かつ光生成キャリアを生成して収集し、前記光入力端に第１の加数が入力され、前記第１の加数と前記第２の加数が光生成キャリアの収集領域と読出領域のうち読出領域におけるキャリアに共通に作用し、作用されたキャリアが結果出力端を介して加算器の結果出力とするように設置されることを特徴とする請求項６に記載の光電計算ユニット。
12. 加算演算に用いられ、
    前記発光ユニットにより射出された光子によって生成された光生成キャリアは、第１の加数に設置され、
    前記キャリア制御領域にキャリアが注入され、前記キャリアを第２の加数とし、
    前記光生成キャリアの収集領域と読出領域において、前記第１の加数を示す光生成キャリアと前記第２の加数を示すキャリアとを、光生成キャリアの収集領域と読出領域における読出領域のキャリアに共通に作用させ、作用された前記キャリアを前記加算演算の結果とし、光電子の収集領域と読出領域で出力されることを特徴とする請求項１０に記載の光電計算方法。
13. 複数の加数を同時に加算する加算器として用いられ、前記発光ユニットと光電計算ユニットを含み、前記光電計算ユニットは、少なくともキャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含み、
    前記発光ユニットは、第１の加数を示す光信号を送信するように設置され、
    前記キャリア制御領域は、並列されたマルチマスタ領域構造を用い、光電計算ユニット内のキャリアを制御して変調し、加算器の電気入力端として他の複数の加数を入力するように設置され、
    前記カップリング領域は、光生成キャリアの収集領域と読出領域を接続させ、光生成キャリアの収集領域と読出領域における収集領域の光生成キャリアに前記読出領域におけるキャリアに作用させるように設置され、
    前記光生成キャリアの収集領域と読出領域は、光入力端および少なくとも１つの結果出力端を含み、光生成キャリアの収集領域と読出領域における収集領域は、発光ユニットにより射出された光を吸収し、かつ光生成キャリアを生成して収集し、前記加算器の光入力端として、加数が入力され、電気入力端と光入力端へ共同入力した複数の加数を光生成キャリアの収集領域と読出領域のうち読出領域におけるキャリアに共通に作用し、前記光生成キャリアの読出領域におけるキャリアが結果出力端を介して加算器の結果として出力されることを特徴とする請求項６に記載の光電計算ユニット。
14. 複数の加数の加算演算に用いられ、
    前記発光ユニットにより射出された光子によって生成された光生成キャリアは、第１の加数として設置され、
    前記キャリア制御領域は、マルチゲート構成とし、マルチゲートから入力されたキャリアを他の複数の加数とするように設置され、
    前記光生成キャリアの収集領域と読出領域において、前記第１の加数を示す光生成キャリアおよび前記他の加数を示すキャリアを、光生成キャリアの収集領域と読出領域のうち読出領域のキャリアに共通に作用させ、作用させたキャリアを前記加算演算の結果として、光電子の収集領域と読出領域の出力端で出力されることを特徴とする請求項１０に記載の光電計算方法。
15. 少なくとも２つの加数の加算器として用いられ、
    少なくとも２つの前記発光ユニットおよび少なくとも２つの前記光電計算ユニットを含み、前記光電計算ユニットは、少なくともキャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含み、
    少なくとも２つの前記発光ユニットは、少なくとも２つの加数を示す光信号を送信するように設置され、
    少なくとも２つの光電計算ユニットの出力端は、互いに接続されるように設置され、前記少なくとも２つの光電計算ユニットのキャリア制御領域は、定電圧の値が入力され、光電計算ユニット内のキャリアを制御して駆動するように設置され、
    前記少なくとも２つの光電計算ユニットのカップリング領域は、光生成キャリアの収集領域と読出領域を接続させ、光生成キャリアの収集領域と読出領域における収集領域の光生成キャリアを前記読出領域におけるキャリアに作用させるように設置され、
    前記少なくとも２つの光電計算ユニットの光生成キャリアの収集領域と読出領域は、それぞれ光入力端および少なくとも１つの結果出力端を含み、前記少なくとも２つの光電計算ユニットの光入力端は、それぞれ少なくとも２つの発光ユニットにより射出された前記光信号を受信し、前記光信号をそれぞれ加算器の加数とするように設置され、前記少なくとも２つの結果出力端は、光入力端の入力量により影響される光生成キャリアの収集領域と読出領域における読出領域のキャリアを出力し、定電圧の駆動下で電流の形態で出力し、集約された後に最終的な結果を取得し、前記最終的な結果を加算演算の結果として出力するように設置されることを特徴とする請求項６に記載の光電計算ユニット。
16. 少なくとも２つの加数の加算演算に用いられ、
    前記少なくとも２つの発光ユニットにより射出された光信号は、加算器の少なくとも２つの加数として、対応する少なくとも２つの光電計算ユニットに対応して照射し、
    前記少なくとも２つの光生成キャリアの収集領域と読出領域において、対応する加数を示す光生成キャリアを、対応する光生成キャリアの収集領域と読出領域における読出領域のキャリアに作用させ、作用させた前記キャリアを定電圧の駆動下で、電流の形態で出力し、接続された出力端を流して電流の集約を完成させ、集約された電流値を加算器の結果出力とすることを特徴とする請求項１０に記載の光電計算方法。
17. 乗算器として用いられ、
    一つの前記発光ユニット及び一つの光電計算ユニットを含み、前記光電計算ユニットは、少なくともキャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含み、
    前記発光ユニットは、第１の乗数を示す光信号を送信するように設置され、
    前記キャリア制御領域は、定電圧の値を入力し、光電計算ユニット内のキャリアを制御して駆動するように設置され、
    前記カップリング領域は、光生成キャリアの収集領域と読出領域を接続させ、光生成キャリアの収集領域と読出領域における収集領域の光生成キャリアを前記読出領域におけるキャリアに作用させるように設置され、
    前記光生成キャリアの収集領域と読出領域は、光入力端と、電気入力端と、少なくとも１つの結果出力端とを含み、光生成キャリアの収集領域と読出領域における収集領域は、発光ユニットにより射出された光を吸収し、かつ光生成キャリアを生成して収集し、乗算器の光入力端として、第１の乗数を入力するように設置され、前記電気入力端は、乗算器の２番目の乗数が入力され、前記光生成キャリアの収集領域と読出領域における読出領域内の１番目の乗数と２番目の乗数により共通に作用されるキャリアを、光入力量と電気入力量が作用した後のキャリアとして、光電子の収集領域と読出領域の出力端で結果として出力するように設置されることを特徴とする請求項６に記載の光電計算ユニット。
18. 乗算演算に用いられ、
    前記発光ユニットにより射出された光子によって生成された光生成キャリアは、乗算器の第１の乗数として設置され、
    前記光生成キャリアの収集領域と読出領域において、読出領域の電気入力端から入力されたキャリアが乗算器の第２の乗数として設置され、前記第１の乗数を示す光生成キャリアと前記第２の乗数を示すキャリアとを、光生成キャリアの収集領域と読出領域における読出領域内のキャリアに共通に作用させ、作用させた後の前記キャリアを乗算器の結果として、光電子の収集領域と読出領域の出力端から出力することを特徴とする請求項１０に記載の光電計算方法。
19. 乗算器として用いられ、
    一つの前記発光ユニットと一つの光電計算ユニットを含み、前記光電計算ユニットは、少なくともキャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含み、
    前記発光ユニットは、第１の乗数を示す光信号を送信するように設置され、
    前記キャリア制御領域は、ユニット内のキャリアを制御して変調し、光電計算ユニットの電気入力端として、シリアルの上位の順にバイナリ変換された第２の乗数を入力するように設置され、
    前記カップリング領域は、光生成キャリアの収集領域と読出領域を接続させ、光生成キャリアの収集領域と読出領域における収集領域の光生成キャリアを前記読出領域におけるキャリアに作用させるように設置され、
    前記光生成キャリアの収集領域と読出領域は、１つの光入力端および少なくとも１つの結果出力端を含み、光生成キャリアの収集領域と読出領域における収集領域は、発光ユニットにより射出された光を吸収し、かつ光生成キャリアを生成して収集し、乗算器の光入力端として、第１の乗数を入力するように設置され、前記第１の乗数と前記第２の乗数のバイナリの各ビット上の二値化入力量を、光生成キャリアの収集領域と読出領域における読出領域におけるキャリアに共通に作用させ、前記読出領域におけるキャリアを結果出力端を介して第１の乗数と第２の乗数の各ビット上の値の乗算結果として順次にシリアル出力させ、シフトと接合動作により、最終的な乗算結果を取得することを特徴とする請求項６に記載の光電計算ユニット。
20. 乗算演算に用いられ、
    前記発光ユニットにより射出された光子によって生成された光生成キャリアは、乗算器の光入力端データとして設置され、第１の乗数となり、
    ２番目の乗数を示す量をバイナリに変換させ、ビットの上位の順にシリアルで前記キャリア制御領域から変調されたキャリア形態で注入し、また前記変調されたキャリアを乗算器の第２の乗数として、電気入力端から入力され、
    前記キャリアの収集領域と読出領域において、前記第１の乗数を示す光生成キャリアと、前記第２の乗数を示すシリアル入力したキャリア制御領域のキャリアとを、順次に対応する光生成キャリアの収集領域と読出領域のうち読出領域のキャリアに共通に作用させ、
    光電子の収集領域と読出領域の出力端の出力量を、結果として出力し、順次にシフトと累積させ、取得された結果が最終的な乗算演算結果であることを特徴とする請求項１０に記載の光電計算方法。
21. 乗算器として用いられ、
    少なくとも２つの前記発光ユニットおよび少なくとも２つの前記光電計算ユニットを含み、前記光電計算ユニットは、少なくともキャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含み、
    前記少なくとも２つの発光ユニットは、第１の乗数として、数値が同一な光信号を送信するように設置され、
    少なくとも２つの光電計算ユニットは、パラレルに設置されているが、発光ユニットの光学上の対応関係を変更しなく、前記少なくとも２つの光電計算ユニットのキャリア制御領域は、ユニット内のキャリアを制御して変調し、ビットの上位の順により、バイナリ変換後の第２の乗数の二値データを、前記少なくとも２つのパラレル並列の光電計算ユニットにパラレル入力させ、乗算器の電気入力端データとして、パラレル入力が組み合わせて第２の乗数とし、
    前記少なくとも２つの光電計算ユニットのカップリング領域は、光生成キャリアの収集領域と読出領域を接続させ、光生成キャリアの収集領域と読出領域における収集領域の光生成キャリアを前記読出領域におけるキャリアに作用させ、
    前記少なくとも２つの光電計算ユニットの光生成キャリアの収集領域と読出領域は、それぞれ一つの光入力端および少なくとも１つの結果出力端を含み、前記少なくとも２つの光電計算ユニットの光入力端は、少なくとも２つの発光ユニットにより送信された前記光信号を受信するように設置され、前記少なくとも２つの結果出力端は、第１の乗数および第２の乗数の各ビットデータにより共同影響された光生成キャリアの収集領域と読出領域のうち読出領域内のキャリアを出力し、少なくとも２つの光電子の収集領域と読出領域の出力端から出力し、シフトと累積の操作を行い、その結果が乗算器の結果として出力されるように設置されることを特徴とする請求項６に記載の光電計算ユニット。
22. 乗算演算に用いられ、
    前記少なくとも２つの発光ユニットにより射出された光子によって生成された光生成キャリアを乗算器の光入力端データとして設置し、第１の乗数となり、
    第２の乗数を示す量をバイナリに変換させ、ビットの上位の順でパラレルにして前記少なくとも２つのキャリア制御領域から変調されたキャリア形態で異なるユニットにそれぞれ注入させ、前記変調されたキャリアを第２の乗数とし、
    前記少なくとも２つのキャリアの収集領域と読出領域において、前記第１の乗数を示す光生成キャリアと前記第２の乗数の異なるビット二値データを示すキャリア制御領域のキャリアを、それぞれ対応する少なくとも２つの光生成キャリアの収集領域と読出領域における読出領域のキャリアに作用させ、作用させた前記キャリアが光電子の収集領域と読出領域の出力端に結果として出力され、シフトと累積操作により、最終的な乗算器演算結果とすることを特徴とする請求項１０に記載の光電計算方法。
23. 乗算器として用いられ、
    少なくとも２つの前記発光ユニットおよび少なくとも２つの前記光電計算ユニットを含み、前記光電計算ユニットは、少なくともキャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含み、
    前記少なくとも２つの発光ユニットは、第１の乗数として、数値が同一な光信号を送信するように設置され、
    少なくとも２つの光電計算ユニットは、パラレルに設置されているが、発光ユニットの光学上の対応関係を変更しなく、出力端を接続させ、前記少なくとも２つの光電計算ユニットのキャリア制御領域は、光電計算ユニット内のキャリアを制御して変調し、ビットの上位の順により、バイナリ変換後の第２の乗数の二値データを、前記少なくとも２つのパラレル並列の光電計算ユニットにパラレル入力させ、乗算器の電気入力端データとして、第２の乗数とし、
    前記少なくとも２つの光電計算ユニットのカップリング領域は、光生成キャリアの収集領域と読出領域を接続させ、光生成キャリアの収集領域と読出領域における収集領域の光生成キャリアを前記読出領域におけるキャリアに作用させ、
    前記少なくとも２つの光電計算ユニットの光生成キャリアの収集領域と読出領域は、それぞれ１つの光入力端と、１つの電気入力端と、少なくとも１つの結果出力端とを含み、前記光電計算ユニットの光入力端は、少なくとも２つの発光ユニットにより送信された前記光信号を受信するように設置され、前記電気入力端は、キャリア制御領域上入力データビットの上位の順に、ビットウェートを示すキャリアを入力するように設置され、前記少なくとも２つの結果出力端は、第１の乗数と、第２の乗数との各ビットデータおよび各ビットウェートに基づいて共同影響された光生成キャリアの収集領域と読出領域における読出領域内のキャリアを出力し、さらに定電圧の駆動下で電流の形態で出力し、集約後、最後の乗算結果を出力することを特徴とする請求項６に記載の光電計算ユニット。
24. 乗算演算に用いられ、
    前記少なくとも２つの発光ユニットにより射出された光子によって生成された光生成キャリアを乗算器の光入力端データとして設置し、第１の乗数となり、
    第２の乗数を示す量をバイナリに変換させ、ビットの上位の順でパラレルにして前記少なくとも２つのキャリア制御領域から変調されたキャリア形態でそれぞれ異なるユニットに注入させ、前記変調されたキャリアを第２の乗数とし、
    前記少なくとも２つのキャリア収集領域と読出領域において、電気入力端を介してキャリア制御領域における入力データのビットウェートに相当するキャリアが入力され、前記第１の乗数を示す光生成キャリアと、前記第２の乗数の異なるビットの二値データを示すキャリア制御領域のキャリアと、ウェートを示すキャリア収集領域と読出領域の電気入力端キャリアとを、対応する少なくとも２つの光生成キャリアの収集領域と読出領域における読出領域のキャリアに共通に作用させ、作用させた前記キャリアが電流の形態で出力して集約され、その結果が前記乗算器の結果として出力されることを特徴とする請求項１０に記載の光電計算方法。
25. 光電計算ベクトル加算器を構成することに用いられ、
    少なくとも２組の次元が少なくとも２であるベクトルの加算演算に用いられ、前記光電計算ベクトル加算器は、少なくとも２つの加数入力端および結果出力端を含み、
    少なくとも２つの光電計算加算器は、パラレル並列するように設置され、
    各加算器の入力端は、少なくとも２桁の加数が入力され、少なくとも２つの加算すべきベクトルの同一番号の対応元素を示し、使用した加算器入力端の数が、前記加算すべきベクトルの数より少なくないように設置され、
    各前記加算器の出力端は、２つのベクトルの同一番号の対応元素が加算された結果を出力し、前記少なくとも２つの結果を組み合わせ、完全のベクトルに接合させ、前記完全のベクトルが前記光電計算ベクトル加算器の演算結果であるように設置されることを特徴とする請求項１１、１３、１５のいずれか一項に記載の光電計算ユニット。
26. ベクトル加算演算に用いられ、
    少なくとも２組の次元が少なくとも２であるベクトルの加算演算に用いられ、
    前記少なくとも２つの加算すべきベクトルを次元に基づいて分割させ、複数組の独立した加数を形成し、
    各組の独立した加数が各加算器の加数入力端に入力され、使用した加算器入力端の数が加算すべきベクトルの数より少なくなく、
    前記少なくとも２つの加算器出力端の出力結果を、入力されたベクトルの元素番号に基づいて、改めて完全のベクトルに接合させ、前記完全のベクトルが少なくとも２つの加算すべきベクトル加算演算後の結果ベクトルであることを特徴とする請求項１２、１４、１６のいずれか一項に記載の光電計算方法。
27. 光電計算ベクトル点乗算器を構成することに用いられ、
    次元が少なくとも２であるベクトルのドット積演算に用いられ、前記光電計算ベクトル点乗算器が２つの乗数入力端及び結果出力端を含み、、
    少なくとも２つの光電計算乗算器は、独立してパラレル並列し、
    各乗算器の入力端は、乗算すべきベクトルの同一番号の対応元素の乗数を入力するように設置され、
    各乗算器の出力端は、２つの乗算すべきベクトルの同一番号の対応元素が乗算された結果を出力し、前記少なくとも２つの結果を完全のベクトルに接合し、前記完全のベクトルが前記光電計算ベクトル点乗算器の演算結果であるように設置されることを特徴とする請求項１９、２１、２３、２５のいずれか一項に記載の光電計算ユニット。
28. ベクトルドット積演算に用いられ、
    次元が少なくとも２であるベクトルのドット積演算に用いられ、
    ２つの乗算すべきベクトルを次元に基づいて分割させ、独立した複数組の乗数を形成させ、
    各組の独立した乗数を各乗算器の乗数入力端に入力させ、
    前記少なくとも２つの乗算器出力端の出力結果を、入力されたベクトルの元素番号に基づいて、改めて完全のベクトルに接合させ、前記完全のベクトルが２つの乗算すべきベクトルドット積後の結果ベクトルであることを特徴とする請求項２０、２２、２４、２６のいずれか一項に記載の光電計算方法。
29. 長ビット乗算器に用いられ、
    各光電計算乗算器は、２つの乗数入力端及び結果出力端を含み、
    少なくとも４つの前記光電計算乗算器は、パラレル並列するように設置され、
    前記少なくとも４つの乗算器の入力端は、その入力量が上位の順と下位の順とに分割後の乗算すべき数の部分データの乗数として設置され、
    前記少なくとも４つの乗算器の出力端は、２つの乗算すべき数の対応する上位の順と下位の順とに乗算後の結果を出力し、少なくとも４つの乗算器出力の結果が、入力データのウェートに基づいて対応するシフトと累積を行い、完全の長ビット数を出力し、最終的な乗算結果とすることを特徴とする請求項１９、２１、２３、２５のいずれか一項に記載の光電計算ユニット。
30. 長ビット乗算演算に用いられ、
    ２つの乗算すべき長ビット数をビットにより上位の順と下位の順とに分割させ、２つの長ビット乗数を２組の短ビット乗数に分割させ、前記長ビット乗数が分割された部数が長ビット乗数の具体的なビット長により決められ、
    分割後の２組短ビット乗数をペアとなって乗算する規則により、それぞれ少なくとも４つの乗算器の乗数入力端に入力させ、使用した乗算器の数が、乗算すべき長ビット乗数の具体的なビット長により決められ、
    前記少なくとも４つの乗算器出力端の出力結果を入力の乗数のビット長の長さにより、対応するシフト操作を行い、さらにシフト後の結果を累積し、最終的な累積結果が２つの長ビット乗数が乗算した後の結果であることを特徴とする請求項２０、２２、２４、２６のいずれか一項に記載の光電計算方法。
31. 複数の前記発光ユニット及び前記光電計算ユニットを含み、シリアルマトリックスベクトル乗算器を構成し、前記光電計算ユニットは、少なくともキャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含み、
    前記発光ユニットは、乗算すべきマトリックスにおけるデータの光信号を送信するように設置され、
    前記光電計算ユニットは、乗算すべきマトリックスの行数及び列数と同一なユニットアレイに配列されるが、発光ユニットの光学上の対応関係を変更しなく、前記ユニットアレイの各列のすべてのユニットの光生成キャリアの収集領域と読出領域の出力端が互いに接続され、前記ユニットアレイの各行のすべてのユニットのキャリア制御領域が互いに接続されるように設置され、
    前記ユニットアレイにおける各行のユニットのキャリア制御領域は、光電計算ユニット内のキャリアを制御して変調し、ベクトルにおける各元素のキャリアを列で入力させ、マトリックスベクトル乗算器のベクトルデータ入力端となるように設置され、前記ベクトルにおける各元素のデータは、バイナリ変換された後、ビットに従ってシリアルされた二値化後データを示すキャリアを各行のキャリア制御領域に入力させ、
    前記光電計算ユニットのカップリング領域は、光生成キャリアの収集領域と読出領域を接続させ、光生成キャリアの収集領域と読出領域における収集領域の光生成キャリアを前記読出領域におけるキャリアに作用させるように設置され、
    前記複数の光電計算ユニットの光生成キャリアの収集領域と読出領域において、各ユニットは光入力端および少なくとも１つの結果出力端を含み、前記光電計算ユニットの光入力端は、対応する発光ユニットにより射出された光信号を受信してマトリックスにおけるデータが入力され、マトリックスベクトル乗算器のマトリックスデータ入力端として設置され、前記結果出力端は、マトリックスデータとベクトルデータにより共通に作用される光生成キャリアの収集領域と読出領域における読出領域のキャリアを出力し、さらに定電圧の駆動下で電流の形態で出力して列で集約し、結果を出力するように設置され、出力した結果に対して入力したビットでシフト操作して累積し、最終的な結果ベクトルを取得することを特徴とする請求項６に記載の光電計算ユニット。
32. マトリックスベクトル乗算演算に用いられ、
    前記発光ユニットにより射出された光子によって生成された光生成キャリアがマトリックスベクトル乗算器の光入力端データとして設置され、乗算すべきマトリックスデータとなり、
    前記光電計算ユニットを乗算すべきマトリックスの行数及び列数と同一なユニットアレイに配列させるが、発光ユニットの光学上の対応関係を変更しなく、前記ユニットアレイの各列のすべてのユニットの光生成キャリアの収集領域と読出領域の出力端を互いに接続させ、前記ユニットアレイの各行のすべてのユニットのキャリア制御領域を互いに接続させ、
    ベクトルデータにおける各元素をバイナリに変換され、ビットの上位の順でシリアルして同一行が接続されるキャリア制御領域から変調されたキャリア形態で、異なる元素を示すデータをそれぞれ異なる行に注入させ、乗算すべきベクトルデータとなり、
    前記キャリアの収集領域と読出領域において、前記マトリックスデータを示す光生成キャリアと前記ベクトルデータの異なるビット二値データを示すキャリア制御領域のキャリアを、対応する光生成キャリアの収集領域と読出領域における読出領域のキャリアに共通に作用させ、作用させた前記キャリアを定電圧の駆動下で、電流の形態で出力して列で集約し、シフトと累積の操作を行い、最終的な乗算結果ベクトルを取得することを特徴とする請求項１０に記載の光電計算方法。
33. パラレルマトリックスベクトル乗算器を構成することに用いられる光電計算ユニットであって、複数の前記発光ユニットおよび複数の前記光電計算ユニットを含み、前記光電計算ユニットは、少なくともキャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含む、
    前記発光ユニットは、乗算すべきマトリックスにおけるデータの光信号を送信するように設置され、
    前記光電計算ユニットは、複数組に分割され、各組ユニットを乗算すべきマトリックスの行数及び列数と同一なユニットアレイに配列させるが、発光ユニットの光学上の対応関係を変更させなく、前記ユニットアレイの各列のすべてのユニットの光生成キャリアの収集領域と読出領域の出力端を互いに接続させ、前記ユニットアレイの各行のすべてのユニットのキャリア制御領域を互いに接続させ、
    各組のユニットアレイにおける各行のユニットのキャリア制御領域は、光電計算ユニット内のキャリアを制御して変調し、組と列に基づいてベクトルにおける各元素二値化後の対応するビットデータを示すキャリアがパラレル的に入力され、マトリックスベクトル乗算器のベクトルデータ入力端となるように設置され、
    複数の前記光電計算ユニットのカップリング領域は、光生成キャリアの収集領域と読出領域を接続させ、光生成キャリアの収集領域と読出領域における収集領域の光生成キャリアを前記読出領域におけるキャリアに作用させるように設置され、
    複数の前記光電計算ユニットの光生成キャリアの収集領域と読出領域において、各ユニットは光入力端および少なくとも１つの結果出力端を含み、複数の前記光電計算ユニットの光入力端は、複数の発光ユニットにより送信された前記光信号を受信し、マトリックスにおけるデータが入力され、マトリックスベクトル乗算器のマトリックスデータ入力端となるように設置され、前記複数の結果出力端は、マトリックスデータおよびベクトルデータにより共通に作用される光生成キャリアの収集領域と読出領域における読出領域内のキャリアを出力し、さらに定電圧の駆動下で、電流の形態で出力して列で集約した後、入力したビットでシフト操作を行い、最後に累積し、最終的な結果ベクトルを形成するように設置されることを特徴とする請求項６に記載の光電計算ユニット。
34. マトリックスベクトル乗算演算に用いられ、
    複数の発光ユニットにより射出された光子によって生成された光生成キャリアは、マトリックスベクトル乗算器の光入力端データとして設置され、マトリックスデータとなり、
    複数の光電計算ユニットを複数組に分割し、各組ユニットを乗算すべきマトリックスの行数及び列数と同一なユニットアレイに配列させるが、発光ユニットの光学上の対応関係を変更させなく、前記ユニットアレイの各列のすべてのユニットの光生成キャリアの収集領域と読出領域の出力端を接続させ、前記ユニットアレイの各行のすべてのユニットのキャリア制御領域を接続させ、
    ベクトルデータにおける各元素をバイナリに変換させ、パラレルにして対応組の同一行が接続されるキャリア制御領域から変調されたキャリア形態で、異なる元素を示す異なるビットのデータをそれぞれ異なる組の異なる行に注入させ、ベクトルデータとなり、
    複数のキャリアの収集領域と読出領域において、前記マトリックスデータを示す光生成キャリアおよび前記ベクトルデータの異なるビット二値データを示すキャリア制御領域のキャリアを、対応する複数の光生成キャリアの収集領域と読出領域における読出領域のキャリアにそれぞれ共通に作用させ、作用された後の前記キャリアを定電圧の駆動下で、電流の形態で出力して列で集約し、シフトと累積の操作を行い、最終的な結果ベクトルを取得することを特徴とする請求項１０に記載の光電計算方法。
35. 平均プーリング演算器を構成することに用いられ、
    少なくとも２つの元素のマトリックスのプーリング演算を含み、光電マトリックスベクトル乗算器は、一つのマトリックス入力端と、一つのベクトル入力端と結果出力端とを含み、
    光電マトリックスベクトル乗算器は、列数が１であり、行数がプーリングすべきマトリックス元素の数に相当し、プーリングすべきマトリックスの平均プーリング演算器として用いられ、
    前記光電マトリックスベクトル乗算器のベクトル入力端は、電気入力端として、プーリングすべきマトリックスにおける異なる元素が入力され、前記平均プーリング演算器のプーリングすべきマトリックス入力端となり、マトリックス入力端は、光入力端として、入力列数が１であり、行数がプーリングすべきマトリックス元素の数と同じであり、各元素がいずれもプーリングすべきマトリックス元素数の逆数のマトリックスであり、平均値分母入力端となり、
    前記結果出力端は、プーリングすべきマトリックスの最終的な平均プーリング結果を出力するように設置されることを特徴とする請求項３１または３３に記載の光電計算ユニット。
36. 平均プーリング演算に用いられ、
    元素数が少なくとも２であるマトリックスの平均プーリング演算に用いられ、
    プーリングすべきマトリックスを独立の元素に分割させ、分割させたすべての元素を次元がプーリングすべきマトリックス元素数に相当するベクトルに改めて構成し、
    前記マトリックスベクトル乗算器は、乗算すべきマトリックス行数がプーリングすべきマトリックス元素数に相等し且つ列数が１であるマトリックスベクトル演算に適用し、
    前記プーリングすべきマトリックスを分割して再構成したベクトルは、マトリックスベクトル乗算器のベクトル入力端、即ち、電気入力端データとして、マトリックスベクトル乗算器に入力され、次元が使用したマトリックスベクトル乗算器と同じであり、各元素をいずれもプーリングすべきマトリックス元素数の逆数であるマトリックスをマトリックスベクトル乗算器のマトリックス入力端、即ち、光入力端データとし、マトリックスベクトル乗算器に入力し、平均プーリング演算における平均値の分母とし、
    出力端により出力された結果は、プーリングすべきマトリックスにおける各元素が元素数で除算されて加算した結果であり、即ち、プーリングすべきマトリックスの平均プーリング後の結果であることを特徴とする請求項３２または３４に記載の光電計算方法。
37. シリアル畳み込み演算器を構成し、
    前記光電計算ユニットは、少なくともキャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含み、
    前記発光ユニットは、畳み込みカーネルにおけるデータを示す光信号を送信するように設置され、
    前記光電計算ユニットは、畳み込みカーネルに行数及び列数と同一なアレイに配列されるが、発光ユニットの光学上の対応関係を変更させなく、ユニットアレイのすべてのユニットの光生成キャリアの収集領域と読出領域の出力端が互いに接続され、一つの出力端として集約し、
    前記アレイにおける各光電計算ユニットのキャリア制御領域は、ユニット内のキャリアを制御して変調し、０充填操作後の畳み込みすべきマトリックスと最初畳み込みカーネル位置に対応する小マトリックスにおける各元素に対応するビットデータを示すキャリアをシリアル入力させ、畳み込み演算器の畳み込みすべきマトリックスデータ入力端となるように設置され、前記小マトリックス内のデータは、バイナリ変換後、ビットに従ってシリアルされた二値化後データを示すキャリアを各ユニットのキャリア制御領域に入力され、
    前記アレイにおける光電計算ユニットのカップリング領域は、光生成キャリアの収集領域と読出領域を接続させ、光生成キャリアの収集領域と読出領域における収集領域の光生成キャリアを前記読出領域におけるキャリアに作用させるように設置され、
    前記アレイにおける各光電計算ユニットの光生成キャリアの収集領域と読出領域は、１つの光入力端および少なくとも１つの結果出力端を含み、前記光入力端は、発光ユニットにより射出された前記光信号を受信し、畳み込みカーネルにおけるデータが入力され、畳み込み演算器の畳み込みカーネル入力端となるように設置され、前記各ユニットの出力端は、畳み込みすべきマトリックスから分割した小マトリックスの対応するビットデータおよび畳み込みカーネルデータにより共同影響された光生成キャリアの収集領域と読出領域における読出領域内のキャリアを出力し、さらに定電圧の駆動下で、電流の形態で出力し、並列接続された出力端を介して、アレイにおけるすべての光電計算ユニットの出力電流を全部集約した後、最後に、入力したビットでシフト操作して累積し、現在の畳み込みカーネルの位置に対応する畳み込み演算結果を取得するように設置され、畳み込み演算に必要となるストライドで畳み込みカーネルの位置を移動させ、現在の畳み込みカーネルの位置に対応する畳み込みすべきマトリックスデータが分割した小マトリックスデータを改めて入力させ、出力値を取得した後、すべての畳み込み演算を完成させるまでに、畳み込みカーネルを継続して移動し、全部の出力値を対応する次元のマトリックスになるように改めて構成させ、最終的な畳み込み演算の結果を取得することを特徴とする請求項６に記載の光電計算ユニット。
38. 畳み込み演算に用いられ、
    前記発光ユニットにより射出された光子によって生成された光生成キャリアは、畳み込み演算器の光入力端データとして設置され、畳み込みカーネルデータとなり、
    光電計算ユニットは前記畳み込み演算の畳み込みカーネルの行数及び列数と同一なユニットアレイに配列されているが、発光ユニットの光学上の対応関係を変更させなく、前記ユニットアレイにおける各光電計算ユニットのすべてのキャリア収集領域と読出領域における読出領域の出力端がいずれも接続され、一つの出力端として集約し、
    畳み込みすべきマトリックスが０充填操作を行った後、畳み込みカーネルの現在の位置に基づいて、次元が畳み込みカーネルサイズに相当する小マトリックスに分割され、小マトリックスにおける各元素をバイナリに変換させ、ビットの上位の順にシリアルで前記キャリア制御領域から変調されたキャリア形態で各ユニットに入力させ、畳み込みすべきマトリックスデータとなり、
    前記ユニットアレイにおいてユニットのキャリア収集領域と読出領域において、前記畳み込みすべきマトリックスから分割した小マトリックスの対応するビットデータを示す光生成キャリアおよび前記畳み込みカーネルデータを示すキャリア制御領域のキャリアを、対応する光生成キャリアの収集領域と読出領域における読出領域のキャリアにそれぞれ共通に作用させ、作用させた前記キャリアを定電圧の駆動下で、電流の形態で出力し、全部集約させ、シフトと累積操作を完成させ、現在の畳み込みカーネルの位置に対応する畳み込み演算結果を取得し、
    畳み込み演算に必要となるストライドで畳み込みカーネルの位置を移動させ、現在の畳み込みカーネルの位置に対応する畳み込みすべきマトリックスデータから分割した小マトリックスデータを改めて入力させ、出力値を取得した後、全部畳み込み演算を完成するまでに、畳み込みカーネルを継続して移動させ、全部の出力値を対応する次元のマトリックスになるように改めて構成させ、最終的な畳み込み演算の結果を取得することを特徴とする請求項１０に記載の光電計算方法。
39. パラレル畳み込み演算器を構成することに用いられ、
    前記光電計算ユニットは、少なくともキャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含む、
    前記発光ユニットは、畳み込みカーネルにおけるデータを示す光信号を送信するように設置され、
    前記光電計算ユニットは、複数組に分割して設置され、各組がいずれも行数及び列数が畳み込みカーネルの行数及び列数と同一なアレイに配列されるが、発光ユニットの光学上の対応関係を変更させなく、前記各組アレイのすべてのユニットの光生成キャリアの収集領域と読出領域の出力端がいずれも接続され、一つの出力端として集約し、
    前記各組アレイにおける各光電計算ユニットのキャリア制御領域は、光電計算ユニット内のキャリアを制御して変調し、０充填操作後の畳み込みすべきマトリックスと最初畳み込みカーネル位置に対応する小マトリックスにおける各元素に対応するビットデータを示すキャリアをパラレル入力し、畳み込み演算器の畳み込みすべきマトリックスデータ入力端となるように設置され、前記小マトリックスにおけるデータは、バイナリ変換後、対応するビットに対応するデータを対応組のユニットアレイ中に入力させるように設置され、
    前記各組アレイにおける光電計算ユニットのカップリング領域は、光生成キャリアの収集領域と読出領域を接続させ、光生成キャリアの収集領域と読出領域における収集領域の光生成キャリアを前記読出領域におけるキャリアに作用させるように設置され、
    前記各組アレイにおける各光電計算ユニットの光生成キャリアの収集領域と読出領域は、１つの光入力端および少なくとも１つの結果出力端を含み、前記光入力端は、発光ユニットにより射出された前記光信号を受信し、畳み込みカーネルにおけるデータが入力され、畳み込み演算器の畳み込みカーネル入力端となるように設置され、前記各ユニットの出力端は、畳み込みすべきマトリックスから分割した小マトリックスの対応するビットデータおよび畳み込みカーネルデータにより共同影響された光生成キャリアの収集領域と読出領域における読出領域内のキャリアを出力し、さらに定電圧の駆動下で、電流の形態で出力し、並列接続された出力端を介して、アレイにおけるすべての光電計算ユニットの出力電流を全部集約した後、最後に、入力したビットでシフト操作して累積し、現在の畳み込みカーネルの位置に対応する畳み込み演算結果を取得するように設置され、畳み込み演算に必要となるストライドで畳み込みカーネルの位置を移動させ、現在の畳み込みカーネルの位置に対応する畳み込みすべきマトリックスデータが分割した小マトリックスデータを改めて入力させ、出力値を取得した後、すべての畳み込み演算を完成させるまでに、畳み込みカーネルを継続して移動し、全部の出力値を対応する次元のマトリックスになるように改めて構成させ、最終的な畳み込み演算の結果を取得することを特徴とする請求項６に記載の光電計算ユニット。
40. 畳み込み演算に用いられ、
    前記発光ユニットにより射出された光子によって生成された光生成キャリアは、畳み込み演算器の光入力端データとして設置され、畳み込みカーネルデータとなり、
    光電計算ユニットを複数組に分割し、各組がいずれも行数及び列数が畳み込みカーネルの行数及び列数と同一なアレイに配列されているが、発光ユニットの光学上の対応関係を変更させなく、前記各組のユニットアレイにおける各光電計算ユニットのすべてのキャリア収集領域と読出領域における読出領域の出力端がいずれも接続され、一つの出力端として集約し、
    畳み込みすべきマトリックスが０充填操作を行った後、畳み込みカーネルの現在の位置に基づいて、次元が畳み込みカーネルサイズに相当する小マトリックスに分割され、再び小マトリックスにおける各元素をバイナリに変換させ、対応するビットデータをパラレルにして対応組アレイのキャリア制御領域に入力させ、変調後のキャリア形態で各ユニットに入力させ、畳み込みすべきマトリックスデータとなり、
    前記光電計算ユニットのキャリア収集領域と読出領域において、前記畳み込みすべきマトリックスから分割した小マトリックスの対応するビットデータを示す光生成キャリアおよび前記畳み込みカーネルデータを示すキャリア制御領域のキャリアを、対応する光生成キャリアの収集領域と読出領域における読出領域のキャリアにそれぞれ共通に作用させ、作用させた前記キャリアを定電圧の駆動下で、電流の形態で出力し、１組アレイのすべての出力電流を全部集約させ、シフトと累積操作を完成させ、現在の畳み込みカーネルの位置に対応する畳み込み演算結果を取得し、
    畳み込み演算に必要となるストライドで畳み込みカーネルの位置を移動させ、現在の畳み込みカーネルの位置に対応する畳み込みすべきマトリックスデータから分割した小マトリックスデータを改めて入力させ、出力値を取得した後、全部畳み込み演算を完成するまでに、畳み込みカーネルを継続して移動させ、全部の出力値を対応する次元のマトリックスになるように改めて構成させ、最終的な畳み込み演算の結果を取得することを特徴とする請求項１０に記載の光電計算方法。
41. 請求項３１または３３に記載の光電マトリックスベクトル乗算器と、請求項３５に記載の平均プーリング演算器と、請求項３７または３９に記載の畳み込み演算器とを含むニューラルネットワーク算法加速装置であって、
    前記光電マトリックスベクトル乗算器のマトリックス入力端は、ネットワーク重みが入力され、ベクトル入力端から上層のレベルネットワークの出力データまたは最初データが入力されるように設置され、
    前記平均プーリング演算器の平均値分母入力端は、プーリングすべきマトリックスにおける元素数の逆数を入力するように設置され、プーリングすべきマトリックス入力端は、プーリングすべきデータが入力されるように設置され、
    前記畳み込み演算器の畳み込みカーネル入力端は、畳み込みカーネルにおけるデータが入力されるように設置され、畳み込みすべきマトリックス入力端から、畳み込みカーネルの現在位置に対応する畳み込みすべきマトリックスにおける小マトリックスデータを入力し、
    非線形関数モジュールは、電気的な計算素子により構成され、非線形関数を演算するように設置され、
    共通ロジック演算モジュールは、電気的な演算器および／または請求項１に記載の光電計算ユニットを含み、前記光電マトリックスベクトル乗算器と、平均プーリング演算器と、畳み込み演算器との演算機能を整合して制御することに用いられることを特徴とするニューラルネットワーク算法加速装置。
42. 請求項３２または３４に記載のマトリックスベクトル乗算の光電計算方法と、請求項３６に記載のプーリング演算の光電計算方法と、請求項３８または４０に記載の畳み込みの光電計算方法とを利用するニューラルネットワーク演算の加速方法であって、
    関連するマトリックスベクトル乗算器のマトリックス入力端から、ネットワーク重みが入力され、前記マトリックスベクトル乗算器のベクトル入力端から、上層のレベルネットワークの出力データまたは最初データが入力され、
    関連する平均プーリング演算器の平均値分母入力端から、プーリングすべきマトリックスにおける元素数の逆数が入力され、前記平均プーリング演算器のプーリングすべきマトリックス入力端から、プーリングすべきデータが入力され、
    関連する畳み込み演算器の畳み込みカーネル入力端から、畳み込みカーネルにおけるデータが入力され、前記畳み込み演算器の畳み込みすべきマトリックス入力端から、畳み込みカーネルの現在位置に対応する畳み込みすべきマトリックスにおける小マトリックスデータが入力され、
    電気的な計算素子により構成される非線形関数モジュールを用い、非線形関数の演算に用いられ、
    通用ロジック演算モジュールを用い、前記通用ロジック演算モジュールは、電気的な演算器および／または請求項１に記載の光電計算ユニットを含み、前記マトリックスベクトル乗算器と、平均プーリング演算器と、畳み込み演算器との演算機能を整合して制御することに用いられることを特徴とするニューラルネットワーク演算の加速方法。
43. 代数再構成算法を基礎とするＣＴ算法加速器に用いられ、
    前記光電計算ユニットは、少なくともキャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含み、
    前記発光ユニットは、ＣＴ算法においてシステムマトリックスにおけるデータの光信号を送信するように設置され、
    前記光電計算ユニットは、システムマトリックスの行数及び列数と同一なアレイに配列されているが、発光ユニットの光学上の対応関係を変更させなく、ユニットアレイの同一列のすべての光電計算ユニットのキャリア収集領域と読出領域の読出領域の出力端が互いに接続され、一つの出力端として集約してなり、異なる列の出力端が互いに独立し、
    前記アレイにおける各光電計算ユニットのキャリア制御領域は、光電計算ユニット内のキャリアを制御して変調し、現在反復回数に対応する予測画像ピクセルデータ二値化後対応するビットデータのキャリアをシリアル入力させ、ＣＴ算法加速器の予測画像データ入力端となるように設置され、
    前記アレイにおける光電計算ユニットのカップリング領域は、光生成キャリアの収集領域と読出領域を接続させ、光生成キャリアの収集領域と読出領域における収集領域の光生成キャリアを前記読出領域におけるキャリアに作用させるように設置され、
    前記アレイにおいて各光電計算ユニットの光生成キャリアの収集領域と読出領域は、１つの光入力端および少なくとも１つの結果出力端を含み、前記光入力端は、発光ユニットにより送信された前記光信号を受信し、システムマトリックスにおけるデータが入力され、ＣＴ算法加速器のシステムマトリックス入力端となり、前記各ユニットの出力端は、現在反復予測画像ピクセルデータ対応するビットデータおよびシステムマトリックスデータにより共同影響された光生成キャリアの収集領域と読出領域における読出領域内のキャリアを出力し、さらに定電圧の駆動下で、電流の形態で出力し、同一列に並列接続された出力端を介してアレイにおけるすべての光電計算ユニットの出力電流を全部集約した後、最後に入力したビットでシフト操作して累積し、制御システムにて他の非マトリックスベクトル乗算内容を完成させた後、次回の反復に入り、また、最初に反復する時、第１回の反復の予測画像ピクセルデータを前記アレイの第１列においてユニットのキャリア制御領域に入力させ、第１列から出力結果を取得した後、制御システムにより処理されて第２回の反復に入り、第２回の反復の予測画像ピクセルデータを前記アレイの第２列におけるユニットのキャリア制御領域に入力させ、このようにして、すべての列の反復を完成させた後、結果を出力して第１列に戻って反復を繰り返し、すべての反復を完成した後、データを制御システムに出力した後、表示システムにて結像し、処理後のＣＴ図を取得することを特徴とする請求項６に記載の光電計算ユニット。
44. ＣＴ算法加速に用いられ、
    前記発光ユニットにより射出された光子によって生成された光生成キャリアをＣＴ算法加速器の光入力端データとして設置し、システムマトリックスデータとなり、
    光電計算ユニットがシステムマトリックスの行数及び列数と同一なユニットアレイに配列されているが、発光ユニットの光学上の対応関係を変更させなく、前記ユニットアレイにおける同一列の各光電計算ユニットのすべてのキャリア収集領域と読出領域における読出領域の出力端がいずれも接続され、一つの出力端として集約してなり、
    現在の反復回数により、対応予測画像ピクセルデータベクトルにおける各元素をバイナリに変換させ、ビットの上位の順でシリアルにして前記キャリア制御領域から変調されたキャリア形態で各ユニットに入力させ、予測画像データとなり、
    前記ユニットアレイにおけるユニットのキャリア収集領域と読出領域において、前記現在の反復回数の予測画像ピクセルに対応するビットデータを示す光生成キャリアおよび前記システムマトリックスデータを示すキャリア制御領域のキャリアを、対応する光生成キャリアの収集領域と読出領域における読出領域のキャリアにそれぞれ共通に作用させ、作用させた前記キャリアを定電圧の駆動で、電流の形態で出力して列で集約し、シフトと累積操作を完成させ、制御システムにおいて他の非マトリックスベクトル乗算内容を完成させた後、次回の反復に入り、
    最初に反復する時、第１回の反復の予測画像ピクセルデータを前記ユニットアレイの第１列においてユニットのキャリア制御領域に入力させ、第１列から出力結果を取得した後、制御システムにより処理されて第２回の反復に入り、第２回の反復の予測画像ピクセルデータを前記ユニットアレイの第２列におけるユニットのキャリア制御領域に入力させ、このようにして、すべての列の反復を完成させた後、結果を出力して第１列に戻って反復を繰り返し、すべての反復を完成した後、データを制御システムに出力した後、表示システムにて結像し、処理後のＣＴ図を取得することを特徴とする請求項１０に記載の光電計算方法。
45. 代数再構成算法を基礎とするＣＴ算法加速器に用いられ、
    前記光電計算ユニットは、少なくともキャリア制御領域と、カップリング領域と、光生成キャリアの収集領域と読出領域とを含み、
    前記発光ユニットは、ＣＴ算法においてシステムマトリックスにおけるデータの光信号を送信するように設置され、
    前記光電計算ユニットは、複数組に分けられ、各組がいずれも行数及び列数がシステムマトリックスの行数及び列数と同一なアレイに配列されているが、発光ユニットの光学上の対応関係を変更させなく、前記各組アレイの同一列のすべての光電計算ユニットのキャリア収集領域と読出領域の読出領域の出力端がいずれも接続され、一つの出力端として集約してなり、異なる組の異なる列の出力端が互いに独立し、
    前記各組アレイにおいて各光電計算ユニットのキャリア制御領域は、光電計算ユニット内のキャリアを制御して変調し、現在反復回数に対応する予測画像ピクセルデータ二値化後対応するビットデータのキャリアをパラレル入力させ、ＣＴ算法加速器の予測画像データの入力端となるが、前記予測画像データがバイナリに変換された後、対応するビット対応のデータを対応組のユニットアレイに入力させ、
    前記アレイにおける光電計算ユニットのカップリング領域は、光生成キャリアの収集領域と読出領域を接続させ、光生成キャリアの収集領域と読出領域における収集領域の光生成キャリアを前記読出領域におけるキャリアに作用させるように設置され、
    前記アレイにおいて各光電計算ユニットの光生成キャリアの収集領域と読出領域は、１つの光入力端および少なくとも１つの結果出力端を含み、前記光入力端は、発光ユニットにより送信された前記光信号を受信し、システムマトリックスにおけるデータが入力され、ＣＴ算法加速器のシステムマトリックス入力端となり、異なる組のアレイが同一な光入力データを受信し、前記各ユニットの出力端は、現在反復予測画像ピクセルデータ対応するビットデータおよびシステムマトリックスデータにより共同影響された光生成キャリアの収集領域と読出領域における読出領域内のキャリアを出力し、さらに定電圧の駆動下で、電流の形態で出力し、同一列に並列接続された出力端を介してアレイにおけるすべての光電計算ユニットの出力電流を全部集約した後、最後に入力したビットでシフト操作して累積し、制御システムにて他の非マトリックスベクトル乗算内容を完成させた後、次回の反復に入り、且つ、最初に反復する時、第１回の反復の予測画像ピクセルデータを前記各組アレイの第１列においてユニットのキャリア制御領域に入力させ、第１列から出力結果を取得した後、制御システムにより処理されて第２回の反復に入り、第２回の反復の予測画像ピクセルデータを前記各組アレイの第２列におけるユニットのキャリア制御領域に入力させ、このようにして、すべての列の反復を完成させた後、結果を出力して第１列に戻って反復を繰り返し、すべての反復を完成した後、データを制御システムに出力した後、表示システムにて結像し、処理後のＣＴ図を取得することを特徴とする請求項６に記載の光電計算ユニット。
46. ＣＴ算法加速に用いられ、
    前記発光ユニットにより射出された光子によって生成された光生成キャリアを、ＣＴ算法加速器の光入力端データとして設置し、システムマトリックスデータとなり、
    光電計算ユニットを複数組に分割し、各組がいずれも行数及び列数がシステムマトリックスの行数及び列数と同一なアレイに配列されているが、発光ユニットの光学上の対応関係を変更させなく、ユニットアレイにおける同一列の各光電計算ユニットのすべてのキャリア収集領域と読出領域における読出領域の出力端がいずれも接続され、一つの出力端として集約してなり、
    現在の反復回数により、対応予測画像ピクセルデータベクトルにおける各元素をバイナリに変換させ、対応するビットデータを対応組アレイのキャリア制御領域にパラレル入力させ、変調後のキャリア形態で各ユニットに入力させ、予測画像データとなり、
    前記アレイにおけるユニットのキャリア収集領域と読出領域において、前記現在の反復回数の予測画像ピクセルに対応するビットデータを示す光生成キャリアおよび前記システムマトリックスデータを示すキャリア制御領域のキャリアを、対応する光生成キャリアの収集領域と読出領域における読出領域のキャリアにそれぞれ共通に作用させ、作用させた前記キャリアを定電圧の駆動で、電流の形態で出力して列で集約し、シフトと累積操作を完成させ、制御システムにおいて他の非マトリックスベクトル乗算内容を完成させた後、次回の反復に入り、
    最初に反復する時、第１回の反復の予測画像ピクセルデータを前記各組アレイの第１列においてユニットのキャリア制御領域に入力させ、第１列から出力結果を取得した後、制御システムにより処理されて第２回の反復に入り、第２回の反復の予測画像ピクセルデータを前記各組アレイの第２列におけるユニットのキャリア制御領域に入力させ、このようにして、すべての列の反復を完成させた後、結果を出力して第１列に戻って反復を繰り返し、すべての反復を完成した後、データを制御システムに出力した後、表示システムにて結像し、処理後のＣＴ図を取得することを特徴とする請求項１０に記載の光電計算方法。
47. 請求項２９に記載の光電計算ユニットと、請求項１１、１３、１５、１７のいずれか一項に記載の光電計算ユニットとを含み、単精度浮動小数点数の乗算演算を行い、長ビット光電計算乗算器が２つの長ビット乗数入力端および結果出力端を含み、光電加算器が２つの加数入力端および結果出力端を含む、単精度浮動小数点数乗算器であって
    前記長ビット光電計算乗算器の２つの長ビット乗数入力端は、尾数入力端として設置され、インクリメント操作を行った２つの乗算すべき単精度浮動小数点数の尾数ビットデータを長ビット乗算器の２つの長ビット入力端に入力させ、乗算を完成した後、尾数ビット演算結果を制御システムに出力し、
    前記光電加算器の２つの加数入力端は、指数入力端として設置され、２つの乗算すべき単精度浮動小数点数の指数ビットデータを加数入力端に入力させ、加算を完成した後に、指数ビット演算結果を制御システムに出力し、
    前記制御システムは、２つの乗算すべき単精度浮動小数点数の符号ビット判断操作を完成させ、乗算後の符号ビットデータを出力させ、制御システムに出力された尾数ビット演算結果と、指数ビット演算結果とともに組み合わせて浮動小数になり、最終的に取得された結果は２つの乗算すべき単精度浮動小数点数の乗算結果であることを特徴とする単精度浮動小数点数乗算器。
48. 請求項３０に記載の長ビット乗算の光電計算方法と、請求項１２、１４、１６、１８のいずれか一項に記載の光電計算方法とを利用する単精度浮動ドット積法計算方法であって
    ２つの乗算すべき単精度浮動小数点数を、２つの指数ビットデータと、２つの符号ビットデータと、２つの尾数ビットデータとに分割し、前記２つの尾数ビットデータに対してインクリメント操作を行い、
    前記２つの指数ビットデータが光電計算加算器の２つの加数入力端に入力され、指数ビット演算結果として結果を出力し、
    インクリメント操作を行った前記２つの尾数ビットデータが長ビット乗算器の２つの長ビット乗数入力端に入力され、尾数ビット演算結果として結果を出力し、
    前記２つの符号ビットデータが一つの制御システムにより正負判断を完成した後、尾数ビット演算結果と、指数ビット演算結果とともに組み合わせて浮動小数になり、取得した２つの乗算すべき単精度浮動小数点数が最終的な乗算結果となることを特徴とする単精度浮動ドット積法計算方法。
49. 請求項９に記載の光電計算アレイの制御に利用される光電計算モジュールのデジタルロジック制御方法であって、
    デジタル制御ロジックのデータ入力部分により演算が必要な演算量を受信し、光による入力を必要とするデータを光入力制御部分に送信し、電気による入力を必要とするデータを電気入力受信制御部分に送信し、
    デジタル制御ロジックの光入力制御部分により発光アレイの駆動装置を制御し、発光アレイに前記光入力量を示す光子生成させ、光電計算ユニットに入射させ、
    デジタル制御ロジックの光受信制御部分により、計算アレイにおける光電計算ユニットを制御し、具体的な演算ステップにより、光入力データの受信が必要な光電計算ユニットの対応機能領域を、光信号受信状態とし、入射された前記光入力量を示す光子を受信し、光入力を完成させ、
    デジタル制御ロジックの電気入力受信制御部分により、計算アレイ中の光電計算ユニットを制御し、具体的な演算ステップにより、電気入力データの受信が必要な光電計算ユニットの対応機能領域を、電気信号受信状態とし、入力された前記電気入力量を示すキャリアを受信し、電気入力を完成させ、演算を行い、
    デジタル制御ロジックの出力制御部分により、計算して生成された出力データを異なる計算方法で相応の処理を行って、出力に必要な計算結果を取得し、
    デジタル制御ロジックのセルフチェック制御部分により、セルフチェックの対象とする光電計算ユニットにセルフチェック信号を入力し、光電計算ユニットの戻り信号を受信した後、セルフチェック結果を取得し、セルフチェックの対象とする光電計算ユニットが異常であるかを判断することを特徴とする光電計算モジュールのデジタルロジック制御方法。

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