KR20210044925A - 마이크로 디스플레이의 화소 및 이의 제조방법 - Google Patents

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Abstract

마이크로 디스플레이의 단위 화소 및 이의 제조방법이 개시된다. 단위 화소는 청색, 녹색 및 적색광을 형성하는 각각의 서브 화소들이 성장 기판 상에서 수직으로 적층된다. 이를 통해 단위 화소의 면적은 감소될 수 있으며, 전사 공정이 용이해진다.

Description

마이크로 디스플레이의 화소 및 이의 제조방법{Pixel for Micro Display and Method of manufacturing the same}
본 발명은 마이크로 디스플레이의 화소 구조에 관한 것으로 더욱 상세하게는 하나의 화소에 서브 화소들이 수직으로 적층된 구조 및 이의 제조방법에 관한 것이다.
마이크로 디스플레이는 다수의 디스플레이 제조사들에 의해 활발하게 개발되고 있는 차세대 디스플레이 장치이다. 마이크로 디스플레이에서 각각의 화소는 서브 화소들로 이루어지며, 각각의 서브 화소들은 적색, 녹색 및 청색광을 형성한다. 고유의 컬러를 형성하는 서브 화소는 발광 다이오드의 구조를 가진다. 즉, 발광체가 고유의 컬러를 가지고, 액정 디스플레이와 비교할 때, 백 라이트가 필요없다는 장점이 있다. 이외, 서브 화소를 구성하는 발광 다이오드는 무기 재료이므로 매우 높은 신뢰성과 안정성을 가진다. 또한, OLED 에 비해 작은 소모 전력에서 매우 선명한 영상을 얻을 수 있으며, 기존의 MOCVD 공정 등을 이용하여 제조된 발광 다이오드를 조립하므로 다양한 형상의 디스플레이를 제작할 수 있으며, 디스플레이의 두께를 감소시키는데 매우 유리한 것으로 알려져있다.
또한, 마이크로 디스플레이에서 하나의 화소가 풀 컬러를 구현하기 위해 서브 화소들은 기판 상에 상호 이격되게 배치되고, 적어도 3개의 서브 화소들이 동일 평면 상에 배치될 필요가 있다.
3개의 서브 화소들이 동일 평면 상에 배치되어 하나의 화소를 구성하는 방식은 전통적이며, LCD 및 OLED 등에서 사용 중인 기술이다. 또한, 마이크로 디스플레이에서도 적용이 될 것으로 예상되고 있다. 다만, 종래의 방식이 마이크로 디스플레이에 적용되기 위해서는 몇 가지 문제점이 있으며, 이는 마이크로 디스플레이를 구현하는데 매우 큰 장애요인이 된다.
첫째는 종래의 화소 형성 기술은 전사에 매우 불리한 구조를 가진다. 성장기판 상에 형성된 화합물 반도체는 개별화 공정을 통해 칩들로 분리되고, 디스플레이 기판으로 이동되어야 한다. 따라서, 마이크로 디스플레이를 제조하기 위해 pick and place 공정은 필수적이다. 이를 통칭하여 전사 공정이라 지칭한다. 종래 방식의 화소를 형성하기 위해 하나의 화소를 형성하기 위해서는 3회의 전사 공정이 요구된다. 즉, 적색 LED, 녹색 LED 및 청색 LED가 개별적으로 디스플레이 기판 상에 전사될 필요가 있다. 하나의 서브 화소는 약 10 um의 사이즈를 가질 필요가 있으며, 작은 사이즈의 발광체를 디스플레이 기판의 특정의 위치에 이동하고 고정하는 작업은 용이하기 않으며, 3회의 공정을 반복 실시하여야 하는 점은 매우 큰 부담이 된다.
둘째는 블랙 매트릭스의 문제이다. 블랙 매트릭스는 기존의 LCD 등에서도 사용되며, 컬러를 구현하는 서브 픽셀들 사이의 컬러 간섭을 방지하기 위해 사용된다. 마이크로 디스플레이의 서브 화소들에도 사용될 필요가 있다. 특히, 서브 화소는 발광 다이오드로 구성되며, 광을 형성하는 영역인 활성층 또는 다중양자우물 구조는 결정학적 특징으로 인해 측면으로 매우 높은 강도의 광을 배출한다. 따라서, 블랙 매트릭스가 사용되지 않는 경우, 매우 높은 광의 간섭으로 인해 원하는 컬러를 구현할 수 없다. 따라서, 서브 화소들 사이의 광의 간섭을 방지하기 위한 블랙 매트릭스의 도입은 필수적이라 할 수 있다. 그러나, 언급된 바대로 서브 화소인 발광 다이오드는 결정학적 특성으로 인해 활성층에서 형성된 광은 측면으로 높은 강도로 배출된다. 청색 LED의 경우, c축 방향에 수직한 방향으로 광이 배출되는 경향이 강하다. 이러한 현상은 발광 다이오드의 고유의 특성에 기인한다. 또한, 이러한 측면광은 LCD 또는 OLED 등의 다른 디스플레이에 비해 매우 강한 특징이 있다. 따라서, 인접한 서브 화소들 사이의 광의 간섭을 회피하기 위해서는 블랙 매트릭스가 두껍게 형성될 필요가 있으며, 두꺼운 매트릭스는 서브 화소들 사이의 간격을 증가시킴을 통해 달성될 수 있다. 서브 화소들 사이의 간격이 증가하며 화소의 사이즈가 증가하고, 증가된 화소의 사이즈는 디스플레이의 해상도를 감소시키는 원인이 된다.
셋째는 수리 가능성의 문제이다.
디스플레이는 다른 장치와 달리 패널 전체에서 단 하나의 화소에서 불량이 나타나면, 패널 전체의 불량으로 판정되는 문제가 있다. 즉, 수백만개의 화소들 중 단 하나의 화소에서 나타나는 불량으로 인해 다른 정상적인 화소들을 디스플레이로 사용할 수 없는 문제가 발생한다. 마이크로 디스플레이는 서브 화소들의 전사 공정을 필수적으로 사용하므로, 불량 화소의 교체가 가능하다. 불량 화소의 교체는 수리 공정으로 표현된다. 수리 공정은 다양한 공정으로 수행될 수 있으나, 디스플레이용 기판 상에 서브 화소들이 전사된 후, 기판과 서브 화소들 사이의 접촉 또는 배치에서 오류가 발생된 경우에 수행될 수 있다. 즉, 서브 화소의 배치의 오류를 해소하기 위해 해당되는 서브 화소 및 인근 영역의 서브 화소들은 디스플레이 기판으로부터 선택적으로 제거되고, 새로운 세트의 서브 화소들이 배치되어 수리 공정이 완성될 수 있다. 그러나, 적색, 녹색, 청색 서브 화소들의 수평 배치 구조에서는 각각의 서브 화소를 선택하여 정밀하게 제거하고, 새로운 서브 화소를 새롭게 배치하기 매우 어렵다. 이를 해결하기 위해 블록 단위로 제거하고, 새로운 블록을 전사하는 공정을 생각할 수 있겠으나, 블록 단위의 픽업 및 배치는 용이하지 않다. 이는 전사공정이 가지는 고유의 특성에 기인한다. 다른 서브 화소들이 배치되지 않은 순수한 디스플레이용 기판 상에서는 서브 화소들이 비교적 용이하게 전사될 수 있으나, 이미 다른 종류의 서브 화소들 사이에 새로운 서브 화소들의 배치는 용이하지 않다.
따라서, 동일 평면 상에 서브 화소들을 배치하지 않으면서, 작은 사이즈의 화소를 용이하게 구현하여 높은 해상도를 구현하고, 전사 공정에 쉽게 적용될 수 있는 화소 구조는 매우 요청된다 할 것이다.
본 발명이 이루고자 하는 제1 기술적 과제는 상호간에 수직으로 적층된 서브 화소들을 가지는 마이크로 디스플레이의 화소 구조를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 제2 기술적 과제는 상기 제1 기술적 과제를 달성하기 위한 마이크로 디스플레이의 화소의 제조방법을 제공하는데 있다.
상술한 제1 기술적 과제를 달성하기 위한 본 발명은, 성장 기판 상에 형성되고, 제1 파장의 광을 형성하기 위한 제1 서브 화소; 상기 제1 서브 화소 상에 형성되고, n형 GaN을 가지는 공통 양극층; 상기 공통 양극층 상에 형성되고, 상기 제1 파장보다 큰 제2 파장의 광을 형성하기 위한 제2 서브 화소; 제2 서브 화소 상에 형성되고, GaN 기반의 화합물 반도체를 가지는 전류 차단층; 및 상기 전류 차단층 상에 형성되고, 상기 제2 파장의 광보다 큰 제3 파장의 광을 형성하기 위한 제3 서브 화소를 포함하는 마이크로 디스플레이의 단위 화소를 제공한다.
상술한 제2 기술적 과제를 달성하기 위한 본 발명은, 성장 기판 상에 GaN 기반의 화합물 반도체를 이용하여 제1 파장을 형성하는 제1 서브 화소를 형성하는 단계; 상기 제1 서브 화소 상에 GaN을 가지는 공통 양극층을 형성하는 단계; 상기 공통 양극층 상에 GaN을 가지고, 상기 제1 파장 보다 긴 제2 파장을 형성하는 제2 서브 화소를 형성하는 단계; 상기 제2 서브 화소 상에 GaN을 가지고, 상기 제2 서브 화소로부터 또는 상기 제2 서브 화소를 향하는 누설 전류를 차단하기 위한 전류 차단층을 형성하는 단계; 및 상기 전류 차단층 상에 GaN을 가지고, 상기 제2 파장보다 긴 제3 파장의 광을 형성하는 제3 서브 화소를 형성하는 단계를 포함하는 마이크로 디스플레이의 단위 화소의 제조방법을 제공한다.
상술한 본 발명에 따르면, 하나의 단위 화소는 수직으로 적층된 적어도 3개의 서브 화소들로 구성된다. 모든 서브 화소들의 양극은 하나의 단자에 공통으로 연결되며, 서브 화소들 각각을 흐르는 전류량은 상호 독립적으로 제어된다. 또한, 하나의 단위 화소는 인시츄(in situ)로 성장된다. 이는 매우 높은 생산성을 가지는 프로세스이다.
또한, 적색 LED, 녹색 LED 및 청색 LED를 기판에 수평으로 배치하여 하나의 화소를 구현하는 기존이 방법에 비해 본 발명은 매우 큰 잇점을 가진다. 각각의 LED들을 디스플레이 기판에 배치하기 위해서는 3회의 분리된 전사 공정들이 요구된다. 예컨대, 적색 LED들을 디스플레이 기판에 배치한 후, 녹색 LED들 및 청색 LED들을 순서대로 배치하여야 한다. 그러나, 본 발명에서는 하나의 화소에 적색, 녹색 및 청색의 광원이 모두 포함되므로 한 번의 전사 공정으로 마이크로 디스플레이가 가능해진다.
또한, 전사 공정에서 기존의 방법을 이용할 경우, 서브 화소를 구성하는 각각의 LED는 높은 종횡비를 가진다. 예컨대, 50 um 사이즈의 화소를 형성하고자 할 때, 각각의 서브 화소들은 수평 배치되어야 하므로 서브 화소의 사이즈는 약 10 um의 사이즈를 가져야 한다. 10 um 사이즈의 LED를 전사하는 것은 용이하지 않다. 반면, 본 발명에서는 서브 화소들이 수직으로 적층되므로 약 40 um 사이즈의 화소만으로 전사가 가능한 잇점을 가진다.
또한, 수평으로 서브 화소들을 배치하는 경우, 넓은 화소 면적이 요구되며, 컬러의 혼합이 자연스럽지 못한 단점이 있으나, 본 발명은 서브 화소들이 수직으로 배치되므로 컬러의 혼합이 용이하여 디스플레이의 구현이 매우 용이해진다.
도 1은 본 발명의 바람직한 실시예에 따른 마이크로 디스플레이의 화소의 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 상기 도 1의 마이크로 디스플레이의 화소의 발광 동작을 설명하기 위한 개념도이다.
도 3은 본 발명의 바람직한 실시예에 따른 마이크로 디스플레이의 화소의 다른 단면도이다.
도 4는 본 발명의 바람직한 실시예에 따른 전류 차단층 및 제3 서브 화소를 도시한 다른 단면도이다.
도 5 및 도 6은 본 발명의 바람직한 실시예에 따른 도 1의 화소의 제작방법을 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 1은 본 발명의 바람직한 실시예에 따른 마이크로 디스플레이의 화소의 단면도이다.
도 1을 참조하면, 마이크로 디스플레이의 화소는 성장 기판(100) 상에 형성된 제1 서브 화소(200), 공통 양극층(300), 제2 서브 화소(400), 전류 차단층(500) 및 제3 서브 화소(600)를 가진다.
제1 서브 화소(200)는 성장 기판(100) 상에 형성되며, 제1 파장의 광을 형성한다. 성장 기판(100)은 통상의 발광 다이오드 제작 공정에서 사용되는 재질이며, 사파이어임이 바람직하다.
또한, 제1 서브 화소(200)는 성장 기판(100) 상에 제1 n형 반도체층(210), 제1 활성층(220) 및 제1 p형 반도체층(230)으로 형성된다. 제1 n형 반도체층(210)은 GaN 재질을 가짐이 바람직하고, 도판트로는 Si가 사용된다. 또한, 제1 p형 반도체층(230)은 GaN 재질을 가지고, 도판트로는 Mg가 사용됨이 바람직하다. 제1 활성층(220)은 다중양자우물 구조를 가지며, 청색광을 발광함이 바람직하다. 따라서, 제1 서브 화소(200)의 제1 활성층(220)은 GaN 재질을 기반으로 하여 In의 분율의 변화에 따른 밴드갭을 조절을 통해 발광 동작을 수행할 수 있다.
공통 양극층(300)은 제1 서브 화소(200) 상에 형성된다. 공통 양극층(300)도 GaN 단결정을 기반으로 제작되므로 제1 서브 화소(200)와 인시튜로 제작될 수 있다. 상기 공통 양극층(300)은 제1 양극층(310), 제1 양극층(310)의 상하부에 배치된 제1 터널 접합층(320) 및 제2 터널 접합층(330)을 가진다. 제1 양극층(310)은 n형으로 도핑된 GaN 재질을 가진다. n형 GaN은 p형 GaN에 비해 높은 도전성을 가지므로 제1 서브 화소(200) 및 제2 서브 화소(400)의 표면 전체에 걸쳐 고르게 전류를 공급할 수 있는 잇점을 가진다.
제1 양극층(310)과 제1 서브 화소(200)의 제1 p형 반도체층(230) 사이에는 제1 터널 접합층(320)이 형성된다. 상기 제1 터널 접합층(320)은 제1 n형 고농도 반도체층(321) 및 제1 p형 고농도 반도체층(322)으로 구성된다. 제1 n형 고농도 반도체층(321)은 n형 GaN인 제1 양극층(310)에 접하여 형성되며, 제2 p형 고농도 반도체층(322)은 제1 n형 고농도 반도체층(321)과 제1 p형 반도체층(230) 사이에 형성된다.
제1 터널 접합층(320)의 제1 n형 고농도 반도체층(321)은 제1 양극층(310)과 동일한 도전형을 가지고, 제1 p형 고농도 반도체층(322)은 제1 p형 반도체층(230)과 동일한 도전형을 가진다. 또한, 제1 양극층(310)과 제1 p형 반도체층(230)은 역바이어스 상태가 된다. 다만, 제1 터널 접합층(320)에 의해 n형 GaN층의 전류는 제1 p형 반도체층(230)으로 고르게 전달될 수 있다. 터널 접합은 전자가 전도대역을 통하여 이동하는 것이 아니라 전도대역이 전자가 높은 에너지 장벽과 고농도의 도핑에 따른 짧은 공핍 영역의 거리로 인해 타측의 가전자대역으로 이동하는 현상을 지칭한다. 따라서, 비교적 낮은 전압에서도 터널링 현상은 발생될 수 있으며, 높은 밀도의 전하가 제1 양극층(310)으로부터 제1 p형 반도체층(230)으로 이동할 수 있다.
또한, 제1 터널 접합층(320)에서 제1 n형 고농도 반도체층(321)은 생략될 수 있다.
제1 양극층(310) 상에는 제2 터널 접합층(330)이 형성되며, 제2 터널 접합층(330)은 제1 양극층(310) 상에 형성된 제2 n형 고농도 반도체층(331) 및 제2 n형 고농도 반도체층(331) 상에 형성된 제2 p형 고농도 반도체층(332)을 가진다. 제1 양극층(310)이 n형 GaN으로 구성되므로 제2 n형 고농도 반도체층(331)은 성장의 연속성을 가지며, 용이하게 형성될 수 있다. 또한, 제2 n형 고농도 반도체층(331) 상에 형성되는 제2 p형 고농도 반도체층(332)은 상부의 제2 서브 화소(400)의 성장의 템플릿(template)으로도 사용된다.
공통 양극층(300) 상에는 제2 서브 화소(400)가 형성된다. 제2 서브 화소(400)는 공통 양극층(300) 상에 형성된 제2 p형 반도체층(410), 제2 활성층(420) 및 제2 n형 반도체층(430)을 가진다.
상기 제2 서브 화소(400)는 GaN 기반의 화합물 반도체를 이용하여 형성된다. 또한, 제2 p형 반도체층(410) 상에 형성되는 제2 활성층(420)은 제2 파장의 광을 형성하며, 제1 파장보다 긴 파장을 형성할 수 있다. 따라서, 제2 활성층(420)은 다중양자우물 구조를 가지며, 우물층을 형성하는 In의 분율은 제1 활성층(420)의 우물층에 포함된 In의 분율보다 높음이 바람직하다. 예컨대, 제2 활성층(420)은 녹색광을 형성할 수 있다.
또한, 제2 p형 반도체층(410)은 GaN 기반의 화합물 반도체이며, Mg가 도판트로 이용된다. 제2 n형 반도체층(430)은 제2 활성층(420) 상에 형성되고, GaN 기반의 화합물 반도체이며 Si이 도판트로 이용된다.
상기 제2 서브 화소(400)의 형성 또는 성장기법은 제1 서브 화소(200)와는 다른 양상을 가진다. 즉, 제1 서브 화소(200)는 성장 기판(100)을 모재로 하여 통상의 단결정 성장 기법을 사용하여 형성되므로, 제1 n형 반도체층(210)이 먼저 형성된다. 그러나, 제2 서브 화소(400)는 제1 서브 화소(200) 상에 형성되며, 공통 양극층(300)을 모재로 하여 성장된다. 이는 공통 양극층(300)이 GaN 기반의 화합물 반도체들로 구성된 현상에 기인한다. 공통 양극층(300)을 통해 전달되는 전압은 제1 서브 화소(200) 및 제2 서브 화소(400)에 공급되어야 하므로, 공통 양극층(300) 상에 제2 p형 반도체층(410)이 먼저 형성된다.
또한, 공통 양극층(300)의 최상층인 제1 p형 고농도 반도체층(332)은 Mg를 도판트로 이용하여 고농도로 도핑된 GaN이므로 제2 p형 반도체층(410)의 성장을 촉진한다. 따라서, 제1 서브 화소(200), 공통 양극층(300) 및 제2 서브 화소(400)는 GaN을 가지는 화합물 반도체의 단결정들로 구성되므로 인시츄 공정이 가능하다.
제2 서브 화소(400) 상에는 전류 차단층(500)이 형성된다. 상기 전류 차단층(500)은 제2 서브 화소(400)로부터 제3 서브 화소(600)로 흐를 수 있는 전류를 차단하거나, 제3 서브 화소(600)로부터 제2 서브 화소(400)로 흐를 수 있는 전류를 차단한다. 반도체층들 사이에 흐르는 전류가 차단되기 위해서 전류 차단층(500)은 높은 저항을 가지거나, 접하는 반도체층과 역바이어스로 설정될 필요가 있다. 예컨대, 전류 차단층(500)과는 제2 n형 반도체층(430) 및 제3 n형 반도체층(610)이 접하므로, 상기 전류 차단층(500)은 p형 반도체층으로 설정될 수 있다. 또한, 전이 금속이 도판트로 포함된 GaN의 부도체로 전류 차단층(500)이 형성될 수 있다.
이를 위해 상기 전류 차단층(500)은 Mg 도핑된 GaN 또는 Fe 도핑된 GaN으로 구성됨이 바람직하다. 또한, 상기 전류 차단층(500)은 진성 GaN 또는 p형의 GaN으로 형성됨이 바람직하다. MOCVD 공정에서는 특유의 공정적 특징으로 인해 MOCVD에 별도의 도판트가 도입되지 않더라도, n형의 도전형을 가진다. 이는 GaN 결정의 결함이 전자의 전도성을 향상시키기 때문이다. 예컨대, 도핑되지 않은 GaN은 n형의 도전형을 가지며, 3 ㏀/□의 면저항값을 가진다. 또한, Mg를 도핑할 경우, 깊은 준위의 억셉터(deep level acceptor)가 형성되어 도판트의 이온화 에너지가 증가한다. 따라서, 형성된 전류 차단층(500)은 매우 높은 저항을 가지게 된다. 이외 Fe가 도핑된 경우, Fe 원자도 깊은 준위의 억셉터로 작용하며 매우 높은 값의 저항을 구현할 수 있다.
예컨대, Fe가 도핑된 GaN에서 1.7×1018 cm-3의 Fe 농도에서는 면저항이 200 ㏀/□의 값을 보이며, 1.3×1019 cm-3의 Fe 농도에서는 면저항이 7×109 ㏀/□의 값을 보인다. 따라서, 전류 차단층(500)에서 Fe의 도핑 농도는 1×1019 cm-3 이상임이 바람직하다. 전류 차단층(500)의 두께는 100 nm 이상이며, 1um 이하일 필요가 있다. 전류 차단층(500)의 두께가 100nm 미만이면, 충분한 저항값을 얻을 수 없으며, 1um를 상회하는 경우, 과도한 공정 시간으로 인한 생산성의 저하가 발생된다.
또한, 깊은 준위의 억셉터로 작용하는 도판트는 Fe 이외에도 Mn, Co, Ni 또는 Cu 등의 전이 금속들이 사용될 수 있다.
또한, 저항값 이외에 상기 전류 차단층(500)은 p형의 도전형을 가지고, 제2 서브 화소(400)의 제2 n형 반도체층(430)과 접할 수 있다. 제2 서브 화소(400)와 전류 차단층(500)은 역바이어스가 형성되고, 제2 서브 화소(400)로부터 전류 차단층(500) 방향으로의 전류는 역바이어스에 의해 차단된다.
전류 차단층(500) 상에는 제3 서브 화소(600)가 형성된다. 상기 제3 서브 화소(600)는 전류 차단층(500) 상에 형성된 제3 n형 반도체층(610), 제3 활성층(620) 및 제3 p형 반도체층(630)을 가진다.
제3 서브 화소(600)는 GaN 기반의 화합물 반도체로 구성되며, 제3 활성층(620)은 제2 파장보다 긴 제3 파장의 광을 형성한다. 이를 위해 제3 활성층(620)을 구성하는 우물층은 제2 활성층(420)의 우물층보다 높은 분율을 가진 In을 가짐이 바람직하다. 상기 제3 활성층(620)은 장벽층과 우물층이 교대로 형성된 양자우물구조를 가짐이 바람직하다. 다만, 우물층이 개수는 5개를 초과하지 않음이 바람직하다. 제3 활성층(620)은 제3 파장의 광을 형성하며, 적색광을 형성함이 바람직하다.
또한, 제3 활성층(620) 상에는 제3 p형 반도체층(630)이 형성된다.
제3 n형 반도체층(610)은 GaN 재질을 가지며, Si이 도판트로 이용된다. 제3 p형 반도체층(630)은 GaN 재질을 가지며, Mg가 도판트로 이용됨이 바람직하다. 특히, 제3 n형 반도체층(610)은 전류 차단층(500) 상에 형성될 수 있는데, 이는 전류 차단층(500)이 GaN의 화합물 반도체를 기반으로 형성된 것에 기인한다.
본 실시예에서의 제1 서브 화소(200), 공통 양극층(300), 제2 서브 화소(400), 전류 차단층(500) 및 제3 서브 화소(600)는 모두 GaN 기반의 화합물 반도체로 구성된다. 따라서, 동일 챔버에서 인시츄 공정이 가능하다. 따라서, 높은 양산성을 확보할 수 있다.
또한, 제3 n형 반도체층(610)으로부터 제2 n형 반도체층(430)으로 흐를 수 있는 누설전류 등은 전류 차단층(500)에 의해 방지된다. 즉, 전류 차단층(500)에 의해 제3 서브 화소(600)는 제2 서브 화소(400)의 영향을 받지 않고 독립적인 발광 동작을 수행할 수 있다.
제1 n형 반도체층(210) 상에는 제1 음극(710)이 형성되고, 제2 n형 반도체층(430) 상에는 제2 음극(720)이 형성되며, 제3 n형 반도체층(610) 상에는 제3 음극(730)이 형성된다. 또한, 제3 p형 반도체층(630) 상에는 공통 전극(740)이 형성되며, 공통 전극(740)은 신장되어 제1 양극층(310)에 전기적으로 연결된다. 상기 공통 전극(740)은 제3 활성층(620)에서 형성된 광을 성장 기판(100)의 방향으로 반사하는 역할도 수행한다. 즉, 본 실시예에서 모든 n형 반도체 상에는 전극들이 형성된다. 특히, 제1 양극층(310)도 n형 GaN으로 구성되며, 공통 전극(740)에 연결된다. 또한, p형 반도체들 중 제3 p형 반도체층(630) 상에만 공통 전극(740)이 형성되고, 나머지 p형 반도체층들에는 별도의 전극층이 형성되지 않는다.
전기적으로 3개의 서브 화소들(200, 400, 600)을 구성하는 모든 p형 반도체층들은 상호간에 공통 연결된다. 또한, 3개의 서브 화소들(200, 400, 600)을 구성하는 3개의 n형 반도체층들은 서로 분리된 상태로 독립적으로 제어된다.
또한, 본 발명에서 3개의 서브 화소들(200, 400, 600), 공통 양극층(300) 및 전류 차단층(500)의 적어도 일측면은 절연막(800)으로 패시베이션된다. 특히, 제3 p형 반도체층(630)의 전면에 형성되어 제3 p형 반도체층(630)을 커버하는 공통 전극(740)은 하부의 노출된 n형 GaN인 제1 양극층(310)과 연결될 필요가 있다. 따라서, 상기 공통 전극(740)은 제3 서브 화소(600), 전류 차단층(500), 제2 서브 화소(400) 및 제2 터널 접합층(330)의 측면을 따라 형성되고, 노출된 제1 양극층(310)의 일부와 접촉된다. 다만, 공통 전극(740)은 측면의 제3 서브 화소(600), 전류 차단층(500), 제2 서브 화소(400) 및 제2 터널 접합층(330)과는 전기적으로 절연되어야 하므로 이들의 측면과 공통 전극(740) 사이에는 절연층(800)이 형성될 필요가 있다.
또한, 본 실시예의 화소에서 형성된 광은 성장 기판 방향을 향하여 배출될 필요가 있다. 이를 위해 공통 전극(740)은 반사층으로 기능한다. 각각의 서브 화소들(200, 400, 600)에서 형성된 고유의 파장을 가진 광들이 제3 서브 화소 방향을 통해 외부로 배출되면, 특유의 컬러를 형성할 수 없는 단점이 있다. 따라서, 본 실시예에서는 제3 서브 화소(600) 상에 공통 전극(740)이 형성되고, 공통 전극(740)이 제3 서브 화소(600)를 모두 커버하도록 형성된다.
또한, 당업자들은 공통 양극층(300)을 배제하고, 제1 p형 반도체층과 제2 p형 반도체층을 하나의 막질로 형성하는 것을 고려할 수 있을 것이다. 형성된 하나의 막질을 공통 양극층으로 사용하는 것을 고려할 수 있다. 그러나, p형 반도체층을 공통 양극층으로 사용하는 경우, p형 반도체층이 가지는 낮은 전도도로 인해 제1 활성층(220) 및 제2 활성층(400)의 평면 전체에 걸쳐 고르게 전류를 공급할 수 없다. 따라서, 본 발명에서는 공통 전극(740)을 통해 n형 GaN인 제1 양극층(310)에 바이어스를 인가한다. n형 GaN은 높은 도전성을 가지므로 평면 전체에 걸쳐 고르게 전류가 공급될 수 있다. 또한, n형 GaN인 제1 양극층(310)에 제1 서브 화소(200)의 제1 p형 반도체층(230) 및 제2 서브 화소(400)의 제2 p형 반도체층(410)이 직접 접촉되는 경우, 역바이어스로 인해 매우 높은 전압의 구동이 요구된다. 이를 해결하기 위해 터널 접합층들(320, 330)이 제1 양극(310)과 서브 화소들의 p형 반도체층들(230, 410) 사이에 구비된다. 이를 통해 안정적인 전압 범위에서 높은 전류를 제1 활성층(210) 및 제2 활성층(420)에 공급할 수 있다.
도 2는 본 발명의 바람직한 실시예에 따른 상기 도 1의 마이크로 디스플레이의 화소의 발광 동작을 설명하기 위한 개념도이다.
도 2를 참조하면, 공통 전극(740)을 통해 양의 전압이 인가되고, 제1 음극(710), 제2 음극(720) 및 제3 음극(730)을 통해 전류량들이 조절된다.
공통 전극(740)에서는 양의 전압 V가 인가된다. 인가되는 양의 전압 V는 정전압임이 바람직하다.
또한, 제1 음극(710)에는 제1 전류원이 연결되고, 제2 음극(720)에는 제2 전류원이 연결되며, 제3 음극(730)에는 제3 전류원이 연결된다. 제1 전류원에 의한 제1 구동 전류 I1은 제1 서브 화소(200)를 흐른다. 또한, 제2 전류원에 의한 제2 구동 전류 I2는 제2 서브 화소(400)를 흐른다. 제1 구동 전류 I1 및 제2 구동 전류 I2는 공통 양극층(300)을 통해 흐른다. 각각의 구동 전류들 I1 및 I2는 음극들(710, 720)에 연결된 전류원들에 의해 독립적으로 제어된다. 따라서, 제1 서브 화소(200) 및 제2 서브 화소(400)는 서로 독립적으로 제어되는 구동 전류 I1 및 I2에 의해 발광 동작을 수행할 수 있다.
또한, 제3 음극(730)에 연결된 제3 전류원에 의해 제3 서브 화소(600)에는 제3 구동 전류 I3이 흐른다. 특히, 제2 서브 화소(400)와 제3 서브 화소(600) 사이에는 전류 차단층(500)이 배치되므로 제2 구동 전류 I2와 제3 구동 전류 I3는 상호 독립적으로 거동한다. 이를 통해 제3 서브 화소(600)도 다른 서브 화소의 동작과 무관하게 독립적인 발광 동작을 수행할 수 있다.
도 3은 본 발명의 바람직한 실시예에 따른 마이크로 디스플레이의 화소의 다른 단면도이다.
도 3을 참조하면, 마이크로 디스플레이의 화소는 성장 기판(100) 상에 형성된 제1 서브 화소(200), 공통 양극층(300), 제2 서브 화소(400), 전류 차단층(500) 및 제3 서브 화소(600)를 가진다.
제1 서브 화소(200), 공통 양극층(300), 제2 서브 화소(400) 및 전류 차단층(500)의 구성과 재질은 상기 도 1에 도시된 바와 동일하다. 다만, 전류 차단층(500) 상에 형성되는 제3 서브 화소(600)는 상기 도 1과 다른 구성을 가진다.
상기 제3 서브 화소(600)는 표면에 요철 구조를 가진다. 요철 구조의 형성을 위해 전류 차단층(500) 상에는 성장 제한층(640)이 형성된다. 상기 성장 제한층(640)은 SiNx로 구성됨이 바람직하다.
MOCVD 공정에서 Si과 N은 인시튜로 공급이 가능하다. 예컨대, n형 반도체층의 도판트로 Si이 사용되며, SiH4, Si2H6, 또는 DTBSi(ditertiarybutylsilane)의 전구체 형태로 챔버 내에 공급된다. 또한, GaN 단결정의 형성을 위해 질소는 NH3를 전구체로 이용하여 챔버 내에 공급된다. 따라서, GaN 기반의 화합물 단결정의 성장 공정 내에서 SiNx 막질의 형성은 인시츄로 가능하다.
SiNx 재질을 가지는 성장 제한층(640)은 아일랜드 타입 또는 메쉬 타입일 수 있다. 아일랜드 타입은 성장 제한층(640)이 전류 차단층(500)의 전체를 커버하지 못하고, 표면 상에 각각이 분리된 상태로 형성된 것을 의미한다. 또한, 메쉬 타입은 성장 제한층(640)이 전류 차단층(500) 전체를 커버하지 못하며, 표면 상에 하부의 전류 차단층(500)의 표면 일부를 노출하는 홀을 가짐을 의미한다.
전류 차단층(500) 사이의 이격 공간에는 제3 n형 반도체층(610)이 형성된다. 상기 제3 n형 반도체층(610)은 GaN의 재질을 가진다. 도판트로는 Si이 사용된다. 즉, Si이 도핑된 제3 n형 반도체층(610)은 GaN 화합물 단결정 기반의 전류 차단층(500) 상에 결정 구조가 잘 매칭되어 성장이 용이하게 수행되는 특징이 있다. 다만, 성장 제한층(640)을 형성하는 SiNx는 비정질 구조를 가지므로 성장 제한층(640) 상에서 제3 n형 반도체층(610)이 용이하게 성장되기 어렵다.
따라서, 상기 도 3에서 제3 n형 반도체층(610)은 성장 제한층(640) 사이의 이격 공간에서 용이하게 성장된다.
계속해서 제3 n형 반도체층(610) 상에 제3 활성층(620)이 형성된다. 상기 제3 활성층(620)은 장벽층과 우물층이 교대로 형성된 양자우물구조를 가짐이 바람직하다. 다만, 우물층이 개수는 5개를 초과하지 않음이 바람직하다. 제3 활성층(620)은 제3 파장의 광을 형성하며, 적색광을 형성함이 바람직하다. 적색광의 형성을 위해 우물층 내의 인듐의 분율은 매우 높을 것이 요구된다. 인듐의 분율이 높은 경우, InGaN의 조성을 가지는 우물층 내에서 InN과 GaN의 상분리가 발생되고, 적색광이 형성이 곤란해지거나, 매우 낮은 발광 특성을 나타낼 수 있다. 즉, MOCVD 챔버 내에서 고온 공정이 수행되는 동안, In과 Ga은 고르게 분포되는 특징이 있으나, 챔버의 온도가 하강하는 경우에 In 원자와 Ga 원자는 결정 구조 내에 형성된 strain의 영향에 의해 이동하는 특징이 있으며, 결정 구조 내에서 InN와 GaN의 각각의 응집체를 형성한다.
이는 적색 발광을 구현하는데 매우 치명적인 부작용을 초래한다.
이를 방지하기 위해 GaN 화합물 단결정 기반의 제3 n형 반도체층(610)은 표면 요철 구조를 가진다. 상기 도 2에서는 제3 n형 반도체층(610)은 성장 제한층(640) 사이의 이격공간을 통해 형성되며, 상부의 표면은 하부의 전류 차단층(500)의 표면에 비해 완전한 평행이 아니다. 특히, 성장법에 의해 하부의 성장 제한층(640) 표면에 비해 뾰쪽한 형상을 가질 수 있다. 따라서, 제3 n형 반도체층(610)은 성장 제한층(640) 사이의 이격공간에 형성되고, 성장 제한층(640) 표면으로부터 돌출된 형상을 가진다.
상기 제3 n형 반도체층(610) 상에는 제3 활성층(620)이 형성된다. 제3 활성층(620)도 GaN 기반의 화합물 단결정 구조를 가진다. 또한, 우물층은 매우 높은 In의 분율을 가지므로 결정 구조 내의 strain에 의해 이동하여 InN의 응집체 및 GaN의 응집체를 형성할 가능성이 있다. 그러나, 본 발명에서는 제3 n형 반도체층(610)의 돌출 구조로 인해 제3 n형 반도체층(610) 표면에 형성되는 제3 활성층(620)의 strain은 상당 부분 저감된다. InGaN의 결정 구조에서 In의 함량이 증가하면, 결정 구조의 격자 상수는 증가한다. 격자 상수의 증가는 결정 구조 내에서 strain을 유발할 수 있다. 이를 방지하기 위해 제3 n형 반도체층(610)은 경사진 형상을 가지며, strain의 발생 또는 증가를 억제하고, InN의 응집을 차단한다. 이를 통해 In 원자는 GaN 결정 구조 내에서 고르게 분포될 수 있으며, 적색 발광 동작이 수행될 수 있다.
또한, 상기 제3 활성층(620) 내에서 우물층은 1개 내지 3개로 형성됨이 바람직하다. 만일, 우물층이 3개를 상회하는 숫자로 형성되면, 결정 구조의 결함이 증가하고 막질의 안정성이 저하된다.
상기 제3 활성층(620) 상에는 제3 p형 반도체층(630)이 형성된다. 상기 제3 p형 반도체층(630)은 GaN 기반의 화합물 반도체로 구성된다.
상기 도 3에서는 제3 n형 반도체층(610)이 성장 제한층(640) 사이의 이격 공간에서만 성장된 것으로 나타나나, MOCVD 공정의 형태에 따라 제3 n형 반도체층(610)의 일부는 성장 제한층(640) 상에 형성될 수도 있다. 즉, 측면 성장을 통해 제3 n형 반도체층(610)의 일부가 성장 제한층(640) 상에 형성될 수 있다. 또한, 제3 활성층(620)도 제3 n형 반도체층(610)의 표면 프로파일을 따라 형성되므로 성장 제한층(640) 상에 형성된 제3 n형 반도체층(610) 상에도 형성될 수 있다. 다만, 제3 n형 반도체층(610)은 돌출된 형상을 가질 필요가 있다.
제1 n형 반도체층 상에는 제1 음극(710)이 형성되고, 제1 양극층 상에는 공통 전극(740)이 형성된다. 또한, 제2 n형 반도체층 상에는 제2 음극(720)이 형성되며, 제3 n형 반도체층(610) 상에는 제3 음극(730)이 형성된다. 또한, 제3 p형 반도체층(630) 상에는 공통 전극(740)이 형성된다.
즉, 공통 전극(740)에서의 전압을 고정하고, 3개의 음극들(710, 720, 730)에서의 전압의 조절 또는 전류량의 조절을 통해 3개의 서브 화소들에 흐르는 구동 전류들은 상호 독립적으로 조절될 수 있다.
도 4는 본 발명의 바람직한 실시예에 따른 전류 차단층 및 제3 서브 화소를 도시한 다른 단면도이다.
도 4를 참조하면, 전류 차단층(500) 하부의 제1 서브 화소, 공통 양극층 및 제2 서브 화소의 구성은 도 1에서 설명된 바와 동일하다.
전류 차단층(500)은 성장 제한층(510) 및 성장 제한층(510)의 이격 공간 상에 형성된 차단 반도체층(520)을 가진다. 성장 제한층(510)은 SiNx 재질을 가진다.
이를 위해 GaN 성장을 위해 MOCVD 공정에서 Ga의 소스를 차단하고, Si의 소스를 공급하면서, NH3을 챔버 내에 공급한다. 이를 통해 SiNx 재질의 성장 제한층(510)이 형성된다. 성장 제한층(510)은 하부의 제2 서브 화소의 제2 n형 반도체층(430) 상에 고르게 형성되지 않고, 응집하여 홀을 형성하거나 아일랜드 타입으로 형성될 수 있다. 이를 통해 성장 제한층(510)은 하부의 제2 서브 화소의 GaN층의 일부를 노출시킬 수 있다.
계속해서 성장 제한층(510)에 의해 노출된 부위를 근거로 차단 반도체층(520)이 성장된다. 차단 반도체층(520)은 성장 제한층(510)의 이격공간을 매립하며 성장된다. 상기 차단 반도체층(510)은 GaN 기반의 화합물 반도체로 Fe 또는 Mg로 도핑됨이 바람직하며, 이는 상기 도 1에서 전류 차단층에서 설명된 바와 동일하다. 따라서, 차단 반도체층(520)은 높은 저항값을 가지며, SiNx 재질을 가진 성장 제한층(510)도 높은 저항값을 가지므로 전류 차단층은 제2 서브 화소와 제3 서브 화소 사이의 누설 전류를 용이하게 차단할 수 있다.
또한, 전류 차단층(500)은 한쌍의 성장 제한층 및 차단 반도체층 만으로 구성될 수 있으며, 성장 제한층과 차단 반도체층으로 이루어진 복수개의 쌍들을 가질 수도 있다.
전류 차단층(500) 상에는 제3 서브 화소(600)가 형성된다. 제3 서브 화소(600)는 GaN 기반의 화합물 반도체 재질을 가진다. 먼저, 전류 차단층(500) 상에는 제3 n형 반도체층(610)이 형성된다. 제3 n형 반도체층(610)은 하부의 전류 차단층(500)을 구성하는 차단 반도체층(520)을 근거로 성장된다. 성장 제한층(510)은 SiNx 재질이며 비정질의 구조를 가진다. 따라서, 성장 제한층(510)을 근거로 제3 서브 화소(600)의 GaN 화합물 반도체층은 성장되지 못한다. 따라서, 제3 n형 반도체층(610)은 표면으로부터 돌출되고, 경사진 형상을 가지는 차단 반도체층(520)의 표면 프로파일을 따라 성장된다. 다만, 제3 n형 반도체층(610)의 성장 시에 측면 성장법이 사용된 경우, 제3 n형 반도체층(610)은 돌출된 형상을 가지면서 성장 제한층(510)의 상부에도 형성될 수 있다.
제3 n형 반도체층(610) 상에는 제3 활성층(620)이 형성되며, 제3 활성층(620) 상에는 제3 p형 반도체층(630)이 형성되며, 제3 p형 반도체층(630) 상에는 공통 전극(740)이 형성된다.
상기 도 4에서 제3 n형 반도체층(610)은 하부의 전류 차단층(500)의 구조에 의해 상당 부분 strain이 저감된 상태가 된다. 즉, 제3 n형 반도체층(610) 내에서 발생될 수 있는 strain은 하부에 인위적으로 형성된 결정 결함에 흡수되고, 이를 통해 strain이 저감된 상태가 된다. 따라서, 우물층의 형성 시에 발생될 수 있는 InN 및 GaN 응집현상은 방지될 수 있으며, 보다 효율적인 적색광의 구현이 이루어질 수 있다.
도 5 및 도 6은 본 발명의 바람직한 실시예에 따른 도 1의 화소의 제작방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 성장 기판(100) 상에 제1 서브 화소(200), 공통 양극층(300), 제2 서브 화소(400), 전류 차단층(500) 및 제3 서브 화소(600)가 순차적으로 형성된다.
성장 기판(100)으로는 사파이어 등이 사용되며, 성장 기판(100) 상에 청색광을 형성하는 제1 서브 화소(200)는 용이하게 형성된다. 물론, 제1 서브 화소(200)와 성장 기판(100) 사이에는 격자 상수들의 차이를 보완하기 위한 버퍼층이 형성될 수 있다. 성장 기판(100) 상에 제1 n형 반도체층(210), 제1 활성층(220) 및 제1 p형 반도체층(230)이 순차적으로 형성된다.
이어서, 제1 서브 화소(200) 상에 공통 양극층(300)이 인시츄로 형성된다. 공통 양극층(300)을 구성하는 막질들은 GaN 기반의 화합물 반도체 재질을 가진다. 따라서, 제1 서브 화소(200)가 형성된 후, 별도의 챔버에서의 작업이 요구되지 않으며, 동일 챔버 내에서 공통 양극층(300)이 형성될 수 있다.
예컨대, 상기 도 1에서 설명된 바와 같이 제1 p형 반도체층(230) 상에 고농도로 도핑된 제1 p형 고농도 반도체층 및 제1 n형 고농도 반도체층이 순차적으로 형성된다. 제1 p형 고농도 반도체층은 Mg을 도판트로 이용하며, 제1 n형 고농도 반도체층은 Si을 도판트로 이용한다. 또한, 제1 n형 고농도 반도체층 상에는 제1 양극층(310)이 형성된다. 제1 p형 고농도 반도체층과 제1 n형 고농도 반도체층은 제1 터널 접합층(320)을 형성한다. 제1 터널 접합층(320)은 복수개로 형성될 수 있다. 또한, 제1 양극층(310)은 n형 GaN으로 형성된다. 비교적 높은 도전성을 가지는 n형 GaN 재질을 가지는 제1 양극층(310)에 의해 전류는 제1 양극층(310) 내에서 고르게 분산될 수 있다.
제1 양극층(310) 상에는 제2 n형 고농도 반도체층 및 제2 p형 고농도 반도체층이 순차적으로 형성된다. 제2 n형 고농도 반도체층과 제2 p형 고농도 반도체층은 제2 터널 접합층(330)을 구성한다.
제2 터널 접합층(330) 상에는 제2 서브 화소(400)가 형성된다. 예컨대, 제2 p형 반도체층(410), 제2 활성층(420) 및 제2 n형 반도체층(430)이 MOCVD 공정을 이용하여 순차적으로 형성된다.
제2 n형 반도체층(430) 상에는 전류 차단층(500)이 형성된다. 상기 전류 차단층(500)도 GaN 기반의 화합물 반도체이므로 인시츄로 성장이 가능하다. 전류 차단층(500)의 도판트로는 Mg 또는 Fe가 사용된다.
계속해서 전류 차단층(500) 상에는 제3 n형 반도체층(510), 제3 활성층(520) 및 제3 p형 반도체층(530)이 형성된다.
도 6을 참조하면, 식각을 통한 화소의 분리 동작이 수행된다. 이를 통해 하나의 화소는 3개의 서브 화소들로 구성될 수 있다. 화소의 분리는 포토레지스트 패턴의 형성 및 형성된 포토레지스트 패턴을 식각 마스크로 이용한 식각에 의해 수행될 수 있다. 따라서, 하부의 성장 기판(100)의 표면 일부는 노출된다.
계속해서, 화소의 분리 공정이 수행된 후, 열처리를 통한 p형 반도체층들의 활성화 공정이 진행된다. 상기 활성화 공정은 p형 반도체층들의 형성시에 막질에 포함되는 수소 원자들을 외부로 배출하기 위한 것이다. 통상의 경우, 칩 분리 공정 이전에 p형 반도체층의 활성화 공정이 진행된다. 예컨대, 청색 LED의 경우, p형 반도체층이 최상층 또는 최상층에 근접한 위치에 형성되며, 식각을 통해 칩으로 형성되기 이전에 열처리 공정이 수행된다. 이는 p형 반도체층이 최상층 또는 이에 근접한 위치에 배치되므로 수소 이온 또는 수소 원자가 측면으로 막질의 측면으로 배출되지 않고, 상부로 용이하게 배출되기 때문이다.
그러나, 도 5에서 하부의 제1 p형 반도체층에 대한 열처리를 수행하여 외부로 수소 원자를 배출하는 것은 상부의 막질들로 인해 용이하지 않다. 즉, 상부의 막질들이 가지는 두께 및 n형 반도체층으로 인해 수소 원자들은 Mg로부터 분리되더라도 외부로 확산되지 못한다. 따라서, 본 발명에서는 도 6에 도시되는 바와 같이 화소의 분리 동작이 수행된 이후에 p형 반도체층들의 측면을 통해 수소 원자들이 배출되도록 한다.
최종적으로 도 1에서 도시된 바와 같이 복수회의 메사 식각을 통해 제1 n형 반도체층(210), 제1 양극층(310), 제2 n형 반도체층(430) 및 제3 n형 반도체층(610)의 표면 일부가 노출된다. 이어서, 각각의 서브 화소들의 측면을 감싸는 절연층들(800)이 형성되며, 절연층들(800)의 일부를 식각하여 제1 n형 반도체층(210), 제1 양극층(310), 제2 n형 반도체층(430) 및 제3 n형 반도체층(610)의 일부를 노출하고, 리프트 오프 공정을 이용하여 전극들이 형성된다.
본 발명에서 하나의 단위 화소는 수직으로 적층된 적어도 3개의 서브 화소들로 구성된다. 모든 서브 화소들의 양극은 하나의 단자에 공통으로 연결되며, 서브 화소들 각각을 흐르는 전류량은 상호 독립적으로 제어된다. 또한, 하나의 단위 화소는 인시츄로 성장된다. 이는 매우 높은 생산성을 가지는 프로세스이다.
또한, 적색 LED, 녹색 LED 및 청색 LED를 기판에 수평으로 배치하여 하나의 화소를 구현하는 기존이 방법에 비해 본 발명은 매우 큰 잇점을 가진다. 각각의 LED들을 디스플레이 기판에 배치하기 위해서는 3회의 분리된 전사 공정들이 요구된다. 예컨대, 적색 LED들을 디스플레이 기판에 배치한 후, 녹색 LED들 및 청색 LED들을 순서대로 배치하여야 한다. 그러나, 본 발명에서는 하나의 화소에 적색, 녹색 및 청색의 광원이 모두 포함되므로 한 번의 전사 공정으로 마이크로 디스플레이가 가능해진다.
또한, 전사 공정에서 기존의 방법을 이용할 경우, 서브 화소를 구성하는 각각의 LED는 높은 종횡비를 가진다. 예컨대, 50 um 사이즈의 화소를 형성하고자 할 때, 각각의 서브 화소들은 수평 배치되어야 하므로 서브 화소의 사이즈는 약 10 um의 사이즈를 가져야 한다. 10 um 사이즈의 LED를 전사하는 것은 용이하지 않다. 반면, 본 발명에서는 서브 화소들이 수직으로 적층되므로 약 40 um 사이즈의 화소만으로 전사가 가능한 잇점을 가진다.
또한, 수평으로 서브 화소들을 배치하는 경우, 넓은 화소 면적이 요구되며, 컬러의 혼합이 자연스럽지 못한 단점이 있으나, 본 발명은 서브 화소들이 수직으로 배치되므로 컬러의 혼합이 용이하여 디스플레이의 구현이 매우 용이해진다.
100 : 성장 기판 200 : 제1 서브 화소
210 : 제1 n형 반도체층 220 : 제1 활성층
230 : 제1 p형 반도체층 300 : 공통 전극층
310 : 제1 양극층 320 : 제1 터널 접합층
330 : 제2 터널 접합층 400 : 제2 서브 화소
410 : 제2 p형 반도체층 420 : 제2 활성층
430 : 제2 n형 반도체층 500 : 전류 차단층
600 : 제3 서브 화소 610 : 제3 n형 반도체층
620 : 제3 화소 630 : 제3 p형 반도체층

Claims (26)

  1. 성장 기판 상에 형성되고, 제1 파장의 광을 형성하기 위한 제1 서브 화소;
    상기 제1 서브 화소 상에 형성되고, n형 GaN을 가지는 공통 양극층;
    상기 공통 양극층 상에 형성되고, 상기 제1 파장보다 큰 제2 파장의 광을 형성하기 위한 제2 서브 화소;
    제2 서브 화소 상에 형성되고, GaN 기반의 화합물 반도체를 가지는 전류 차단층; 및
    상기 전류 차단층 상에 형성되고, 상기 제2 파장의 광보다 큰 제3 파장의 광을 형성하기 위한 제3 서브 화소를 포함하는 마이크로 디스플레이의 단위 화소.
  2. 제1항에 있어서, 상기 공통 양극층은
    양의 전압이 인가되는 제1 양극층;
    상기 제1 양극층과 상기 제1 서브 화소 사이에 배치되는 제1 터널 접합층; 및
    상기 제1 양극층과 상기 제2 서브 화소 사이에 배치되는 제2 터널 접합층을 포함하는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  3. 제2항에 있어서, 상기 제1 양극층은 n형의 GaN을 가지는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  4. 제3항에 있어서, 상기 제1 터널 접합층은 제1 양극층 상에 형성되고, 고농도로 도핑된 제1 n형 고농도 반도체층; 및
    상기 제1 n형 고농도 도핑층과 상기 제1 서브 화소 사이에 고농도로 도핑되어 형성된 제1 p형 고농도 반도체층을 포함하는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  5. 제3항에 있어서, 상기 제2 터널 접합층은 제1 양극층 상에 형성되고, 고농도로 도핑된 제2 n형 고농도 반도체층; 및
    상기 제2 n형 고농도 반도체층과 상기 제2 서브 화소 사이에 고농도로 도핑되어 형성된 제2 p형 고농도 반도체층을 포함하는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  6. 제1항에 있어서, 상기 전류 차단층은 p형의 GaN 또는 전이금속이 도핑된 GaN인 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  7. 제6항에 있어서, 상기 전류 차단층은 Fe가 도핑된 GaN을 가지는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  8. 제1항에 있어서, 상기 제3 서브 화소는
    상기 전류 차단층 상에 형성된 제3 n형 반도체층;
    상기 제3 n형 반도체층 상에 형성된 제3 활성층; 및
    상기 제3 활성층 상에 형성된 제3 p형 반도체층을 포함하는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  9. 제8항에 있어서, 상기 제3 서브 화소는 상기 전류 차단층 상에 형성된 성장 제한층을 더 포함하고, 상기 제3 n형 반도체층은 상기 성장 제한층 사이의 이격 공간을 매립하며, 상기 전류 차단층을 씨드로 성장된 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  10. 제9항에 있어서, 상기 제3 n형 반도체층은 뾰쪽하며 측면이 경사진 형상을 가지는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  11. 제10항에 있어서, 상기 제3 활성층은 상기 제3 n형 반도체층의 표면 프로파일을 따라 형성되는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  12. 제8항에 있어서, 상기 성장 제한층은 SiNx 재질을 가지고, 아일랜드 타입 또는 메쉬 타입으로 형성되는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  13. 제1항에 있어서, 상기 전류 차단층은
    상기 제2 서브 화소 상에 형성된 성장 제한층; 및
    상기 성장 제한층 사이의 이격 공간을 매립하는 차단 반도체층을 포함하는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  14. 제13항에 있어서, 상기 성장 제한층은 SiNx 재질을 가지고, 아일랜드 타입 또는 메쉬 타입으로 형성되는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  15. 제13항에 있어서, 상기 차단 반도체층은 p형의 GaN 또는 전이금속이 도핑된 GaN인 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  16. 제13항에 있어서, 상기 차단 반도체층은 Mg 또는 Fe로 도핑된 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  17. 제13항에 있어서, 상기 차단 반도체층은 뾰쪽하며 측면이 경사진 형상을 가지는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  18. 제17항에 있어서, 상기 제3 n형 반도체층은 상기 차단 반도체층의 표면 프로파일을 따라 형성되는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  19. 제8항에 있어서, 상기 공통 양극층과 상기 제3 서브 화소의 제3 p형 반도체층은 공통 전극에 연결되는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  20. 성장 기판 상에 GaN 기반의 화합물 반도체를 이용하여 제1 파장을 형성하는 제1 서브 화소를 형성하는 단계;
    상기 제1 서브 화소 상에 GaN을 가지는 공통 양극층을 형성하는 단계;
    상기 공통 양극층 상에 GaN을 가지고, 상기 제1 파장 보다 긴 제2 파장을 형성하는 제2 서브 화소를 형성하는 단계;
    상기 제2 서브 화소 상에 GaN을 가지고, 상기 제2 서브 화소로부터 또는 상기 제2 서브 화소를 향하는 누설 전류를 차단하기 위한 전류 차단층을 형성하는 단계; 및
    상기 전류 차단층 상에 GaN을 가지고, 상기 제2 파장보다 긴 제3 파장의 광을 형성하는 제3 서브 화소를 형성하는 단계를 포함하는 마이크로 디스플레이의 단위 화소의 제조방법.
  21. 제20항에 있어서, 상기 제3 서브 화소를 형성하는 단계는,
    상기 전류 차단층 상에 아일랜드 타입 또는 매쉬 타입의 성장 제한층을 형성하는 단계; 및
    상기 성장 제한층의 이격 공간을 매립하며, 하부의 노출된 상기 전류 차단층을 근거로 제3 n형 반도체층을 형성하는 단계;
    상기 제3 n형 반도체층의 표면 프로파일을 따라 제3 활성층을 형성하는 단계; 및
    상기 제3 활성층 상에 제3 p형 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소의 제조방법.
  22. 제21항에 있어서, 상기 제3 n형 반도체층은 뾰쪽하며, 측면이 경사진 형상으로 형성되는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소의 제조방법.
  23. 제20항에 있어서, 상기 전류 차단층은 SiNx을 가지는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소의 제조방법.
  24. 제20항에 있어서, 상기 전류 차단층을 형성하는 단계는,
    상기 제2 서브 화소 상에 SiNx 재질이며, 아일랜드 타입 또는 메쉬 타입의 성장 제한층을 형성하는 단계; 및
    상기 성장 제한층 사이의 이격 공간에서 상기 제2 서브 화소의 결정 구조를 따라 성장된 차단 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소의 제조방법.
  25. 제24항에 있어서, 상기 차단 반도체층은 Mg 또는 Fe로 도핑된 GaN을 가지는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소의 제조방법.
  26. 제20항에 있어서, 상기 제3 서브 화소를 형성하는 단계 이후에,
    상기 성장 기판의 표면 일부를 노출시키는 식각을 통해 화소 분리 공정을 수행하는 단계; 및
    상기 화소 분리 공정에 의해 노출된 측면을 통해 p형 반도체에 포함된 수소 원자를 배출하기 위해 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 마이크로 디스플레이 단위 화소의 제조방법.
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