KR20210042790A - 수직 전계 효과 트랜지스터 장치 및 수직 전계 효과 트랜지스터 장치의 형성 방법 - Google Patents

수직 전계 효과 트랜지스터 장치 및 수직 전계 효과 트랜지스터 장치의 형성 방법 Download PDF

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Abstract

집적 회로 장치 및 집적 회로 장치를 형성하는 방법을 제공한다. 집적 회로 장치를 형성하는 방법은 기판의 더미(dummy) 채널 영역 및 활성 영역을 형성하고, 활성 영역 상에 하부 소오스/드레인 영역을 형성하고, 더미 채널 영역의 대향하는 측면들 중 하나에 게이트 전극을 형성하고, 더미 채널 영역의 대향하는 측면들 상에 각각 제1 및 제2 스페이서들을 형성하되, 게이트 전극은 더미 채널 영역의 대향하는 측면들 중 하나의 제1 부분 및 하부 소오스/드레인 영역과 제1 스페이서 사이의 제2 부분을 포함하고, 게이트 전극의 제1 부분을 도전성 물질로 대체하여 하부 소오스/드레인 컨택을 형성하되, 하부 소오스/드레인 컨택은 게이트 전극의 제2 부분을 하부 소오스/드레인 영역에 전기적으로 연결하는 것을 포함할 수 있다.

Description

수직 전계 효과 트랜지스터 장치 및 수직 전계 효과 트랜지스터 장치의 형성 방법{VERTICAL FIELD-EFFECT TRANSISTOR(VFET) DEVICES AND METHODS OF FORMING THE SAME}
본 발명은 일반적으로 전자분야 및 특히 수직 전계 효과 트랜지스터(vertical field-effect transistor, VFET) 장치들에 관한 것이다.
수직 전계 효과 트랜지스터 장치들의 다양한 구조체들 및 제조 공정은 높은 확장성으로 인해 연구되어 왔다. 따라서, 수직 전계 효과 트랜지스터 장치들의 성능 및/또는 신뢰성을 향상시키는 제조 공정을 개발하는 것이 유리할 수 있다.
본 발명이 해결하고자 하는 과제는, 성능 및/또는 신뢰성이 향상된 수직 전계 효과 트랜지스터 장치를 제조하는 공정을 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 기술적 사상의 몇몇 실시예들에 따르면, 집적 회로 장치를 형성하는 방법은 기판 상에 더미(dummy) 채널 영역을 형성하고 활성 영역을 형성하는 것을 포함할 수 있다. 더미 채널 영역은 활성 영역의 코너에 인접하여 제공될 수 있다. 더미 채널 영역은 활성 영역이 형성되기 전에 형성되기 때문에, 활성 영역은 서로 동일하거나 유사한 형상을 갖는 코너들을 가질 수 있다. 활성 영역을 형성한 후, 수직 전계 효과 트랜지스터 장치를 형성하는 방법은 또한 더미 채널 영역의 측면들 상에 게이트 구조체 및 스페이서들을 형성하는 것을 포함할 수 있다. 더미 채널 영역은 하부 소오스/드레인 컨택을 형성하기 위해 제거될 수 있거나 하부 소오스/드레인 컨택의 일부로 변환될 수 있다. 더미 채널 영역의 측면들 상에 형성된 스페이서들로 인하여, 하부 소오스/드레인 컨택은 스페이서들 사이에서 자기 정렬될 수 있다.
본 기술적 사상의 몇몇 실시예들에 따르면, 집적 회로 장치를 형성하는 방법은 기판의 더미(dummy) 채널 영역 및 활성 영역을 형성하고, 활성 영역 상에 하부 소오스/드레인 영역을 형성하고, 더미 채널 영역의 대향하는 측면들 중 하나에 게이트 전극을 형성하고, 더미 채널 영역의 대향하는 측면들 상에 각각 제1 및 제2 스페이서들을 형성하되, 게이트 전극은 더미 채널 영역의 대향하는 측면들 중 하나의 제1 부분 및 하부 소오스/드레인 영역과 제1 스페이서 사이의 제2 부분을 포함하고, 게이트 전극의 제1 부분을 도전성 물질로 대체하여 하부 소오스/드레인 컨택을 형성하되, 하부 소오스/드레인 컨택은 게이트 전극의 제2 부분을 하부 소오스/드레인 영역에 전기적으로 연결할 수 있다.
본 기술적 사상의 몇몇 실시예에 따르면, 집적 회로 장치를 형성하는 방법은 기판의 활성 영역 상에 하부 소오스/드레인 영역을 형성하고, 하부 소오스/드레인 영역 상에 하부 스페이서를 형성하고, 하부 스페이서 상에 게이트 전극을 형성하고, 하부 스페이서 상에 제1 스페이서 및 제2 스페이서를 형성하고, 제1 스페이서 및 제2 스페이서 사이에 하부 소오스/드레인 컨택을 형성하는 것을 포함하되, 게이트 전극은 하부 스페이서 및 제2 스페이서 사이에 위치하고, 하부 소오스/드레인 컨택은 게이트 전극 및 하부 소오스/드레인 영역 모두와 접촉할 수 있다.
본 기술적 사상의 몇몇 실시예에 따르면, 집적 회로 장치들은 기판의 활성 영역 상에 하부 소오스/드레인 영역, 하부 소오스/드레인 영역 상에 복수의 스페이서들, 하부 소오스/드레인 영역 및 복수의 스페이서들 사이에 연장되는 하부 스페이서, 하부 스페이서 및 제1 스페이서 사이에 게이트 전극, 제1 스페이서 및 제2 스페이서 사이에 하부 소오스/드레인 컨택을 포함하되, 복수의 스페이서들은 서로 이격되고, 복수의 스페이서들은 제1 스페이서 및 제2 스페이서를 포함하고, 하부 소오스/드레인 컨택은 제1 스페이서 및 제2 스페이서와 접촉하고 게이트 전극을 하부 소오스/드레인 영역에 전기적으로 연결할 수 있다.
도 1은 6T SRAM의 회로도이다.
도 2는 도 1의 6T SRAM의 개략도이다.
도 3 내지 도 8은 본 기술적 사상의 실시예들에 따른 도 2의 6T SRAM 형성 방법을 도시하는 도면들이다. 도 3 및 도 6은 평면도들이고, 도 4 및 도 5는 각각 도 3의 A-A' 선 및 B-B' 선을 따라 절단한 단면도들이고, 도 7 및 도 8은 각각 도 6의 C-C' 선 및 D-D' 선을 따라 절단한 단면도들이다.
도 9 및 도 10은 본 기술적 사상의 몇몇 실시예들에 따른 도 1 및 도 2의 6T SRAM을 형성하는 방법들을 도시하는 흐름도들이다.
도 11 내지 도 30은 본 기술적 사상의 몇몇 실시예들에 따른 6T SRAM을 형성하는 방법을 나타내는 도면들이다. 도 11, 도 14, 도 17 및 도 20은 평면도들이고, 도 12 및 도 13은 각각 도 11의 E-E' 선 및 F-F' 선을 따라 절단한 단면도들이다. 도 15및 도 16은 각각 도 14의 G-G' 선 및 H-H' 선을 따라 절단한 단면도들이다. 도 18 및 도 19는 각각 도 17의 I-I' 선 및 J-J' 선을 따라 절단한 단면도들이다. 도 21, 도 23, 도 25, 도 27 및 도 29는 도 20의 K-K' 선을 따라 절단한 단면도들이고, 도 22, 도 24, 도 26, 도 28 및 도 30은 도 20의 L-L' 선을 따라 절단한 단면도들이다.
도 31 내지 도 36은 도 1 및 도 2에 도시된 6T SRAM을 형성하는 방법을 도시하는 단면도들이다. 도 31, 도 33 및 도 35는 도 20의 K-K' 선을 따라 절단한 단면도들이고, 도 32, 도 34 및 도 36은 도 20의 L-L' 선을 따라 절단한 단면도들이다.
도 37 내지 도 39는 도 1 및 도 2에 도시된 6T SRAM을 형성하는 방법을 도시하는 도면들이다. 도 37은 평면도이고, 도 38 및 도 39는 도 37의 M-M' 선을 따라 절단한 단면도들이다.
도 40 및 도 41은 도 20의 L-L' 선을 따라 절단한 단면도들이다.
다양한 표준 셀들은 집적 회로 장치들을 형성하기 위해 사용될 수 있다. 표준 셀들의 한가지 예는 6개의 트랜지스터 정적 랜덤 액세스 메모리(six Transistor Static Random-Access Memory, 6T SRAM) 셀이다. 도 1을 참조하면, 6T SRAM은 3개의 트랜지스터들을 포함하는 제1 유닛(즉, 제1 풀 업 트랜지스터(pull up transistor, PUR), 제1 풀 다운 트랜지스터(pull down transistor, PDR) 및 제1 게이트 트랜지스터(PGR)) 및 3개의 트랜지스터들을 포함하는 제2 유닛(즉, 제2 풀 업 트랜지스터(PUL), 제2 풀 다운 트랜지스터(PDL) 및 제2 게이트 트랜지스터(PGL))을 포함할 수 있다. 제1 유닛 및 제2 유닛의 각각의 트랜지스터들은 수직 전계 효과 트랜지스터일 수 있다. 도 1에서, WL은 워드 라인(word line)을 지칭하고, BL 및 BLB는 비트 라인들(bit lines)을 지칭하고, VDD는 제1 동작 전압을 지칭하고, GND는 제2 동작 전압(예를 들어, 접지 전압)을 지칭한다.
도 2를 참조하면, 제1 유닛의 3개의 트랜지스터들은 제1 활성 영역 상에 위치할 수 있다. 제1 유닛의 3개의 트랜지스터들 각각은 제1 활성 영역의 제1, 제2, 및 제3 코너들 중 하나에 인접할 수 있고, 노드 컨택(node contact)(QB)은 제1 활성 영역의 제4 코너에 인접할 수 있다. 제2 유닛의 3개의 트랜지스터들은 제2 활성 영역 상에 위치할 수 있다. 제2 유닛의 3개의 트랜지스터들 각각은 제2 활성 영역의 제1, 제2 및 제3 코너들 중 하나에 인접할 수 있고, 노드 컨택(Q)은 제2 활성 영역의 제4 코너에 인접할 수 있다.
각각의 노드 컨택(Q) 및 노드 컨택(QB)은 트랜지스터가 아닌 도전성 컨택일 수 있으며, 노드 컨택(Q) 및 노드 컨택(QB)은 채널 영역(즉, 도 29 및 도 30의 12)을 포함하지 않을 수 있다. 그에 따라, 제1 활성 영역의 제4 코너 및 제2 활성 영역의 제4 코너에 인접하여 채널 영역이 제공되지 않을 수 있다.
도 1 및 도 2를 참조하면, 제1 풀 다운(pull down) 트랜지스터(PDR), 제1 게이트 트랜지스터(PGR), 제2 풀 다운 트랜지스터(PDL) 및 제2 게이트 트랜지스터(PGL) 각각은 N 타입 트랜지스터일 수 있고, N 타입 하부 소오스/드레인 영역을 포함할 수 있다. 제1 풀 업(pull up) 트랜지스터(PUR) 및 제2 풀 업 트랜지스터(PUL)는 P 타입 트랜지스터일 수 있고, P 타입 하부 소오스/드레인 영역을 포함할 수 있다.
도 3, 도 4 및 도 5를 참조하면, 채널 영역들(12)은 마스크층들(14)을 식각 마스크로 사용하여 기판(10)을 식각함으로써 기판(10) 상에 형성될 수 있다. 마스크층들(14)을 도시하기 위해, 도 3에서 라이너(liner)(16)는 도시하지 않을 수 있다. 각각의 채널 영역들(12)은 도 2의 6T SRAM의 6개의 트랜지스터들 중 하나의 채널 영역일 수 있다. 마스크층들(14)은 기판(10)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 마스크층들(14)은 포토 레지스트(photo resist) 물질, 하드 마스크 물질 및/또는 내부에 질소 및/또는 산소를 포함하는 실리콘층을 포함할 수 있다.
각각의 채널 영역들(12)은 기판(10)의 상면(10u)으로부터 제3 방향(D3)으로 돌출될 수 있다. 제3 방향(D3)은 기판(10)의 상면(10u)에 직각인 수직 방향일 수 있다. 채널 영역들(12)의 일부는 기판(10)의 상면(10u)에 평행하는 제1 수평 방향(D1)으로 서로 이격될 수 있고, 채널 영역들(12)의 일부는 기판(10)의 상면(10u)에 평행하는 제2 수평 방향(D2)으로 서로 이격될 수 있다. 제1 수평 방향(D1)은 제2 수평 방향(D2)을 횡단할 수 있다. 몇몇 실시예들에서, 제1 수평 방향(D1)은 제2 수평 방향(D2)에 직각일 수 있다. 몇몇 실시예들에서, 제3 방향(D3)은 제1 수평 방향(D1) 및 제2 수평 방향(D2) 모두에 직각일 수 있다.
6개의 채널 영역들(12)이 형성된 후, 라이너(16)는 마스크층들(14), 채널 영역들(12) 및 기판(10) 상에 형성될 수 있다. 몇몇 실시예들에서, 라이너(16)는 도 4 및 도 5에 도시된 바와 같이 마스크층들(14)의 표면, 채널 영역들(12)의 표면 및 기판(10)의 상면(10u)을 따라 균일한 두께를 가질 수 있다.
라이너(16)는 기판(10)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 라이너(16)는 SiN층 및 SiON층을 포함할 수 있다. 몇몇 실시예들에서, 라이너(16)는 SiN층일 수 있다. 기판(10)은 하나 이상의 반도체 물질들(예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC 및/또는 InP)을 포함할 수 있다. 몇몇 실시예들에서, 기판(10)은 벌크(bulk) 기판(예를 들어, 벌크 실리콘 기판) 또는 반도체 온 인슐레이터(semiconductor on insulator, SOI) 기판일 수 있다. 채널 영역들(12)은 기판(10)과 동일한 물질들을 포함할 수 있다.
도 6, 도 7 및 도 8을 참조하면, 활성 마스크층들(18)이 기판(10) 상에 형성된 후, 라이너(16) 및 기판(10)이 식각되어 기판(10) 상에 제1 활성 영역(22_1) 및 제2 활성 영역(22_2)을 형성할 수 있다. 마스크층들(14)을 도시하기 위해, 도 6에는 라이너(16)를 도시하지 않았고, 활성 마스크층들(18)의 외곽선들만을 도시한다. 각각의 활성 마스크층들(18)은 평면도에서 동일한 또는 유사한 형상을 갖는 4개의 코너들을 가질 수 있다. 예를 들어, 각각의 활성 마스크층들(18)은 도 6에 도시된 바와 같이 평면도에서 직사각형 형상을 가질 수 있다. 활성 마스크층들은 활성 영역들(예를 들어, 도 6, 도 7 및 도 8의 22_1 및 22_2)을 패턴화 하기 위한 마스크층들을 지칭한다.
도 6에 도시된 바와 같이, 각각의 제1 활성 영역(22_1) 및 제2 활성 영역(22_2)은 채널 영역들(12)이 둥근 코너(22_1r 또는 22_2r)에 인접하여 형성되지 않기 때문에 둥근 코너(22_1r 또는 22_2r)를 가질 수 있다. 각각의 제1 활성 영역(22_1) 및 제2 활성 영역(22_2)은 또한 둥근 코너들(22_1r 또는 22_2r)로 인해 활성 마스크층들(18)의 각각의 영역들 보다 작은 영역을 가질 수 있다. 따라서, 이후에 형성된 하부 소오스/드레인 컨택(82)의 일부만이 하부의 제1 활성 영역(22_1) 또는 제2 활성 영역(22_2)과 오버랩(overlap)될 수 있고, 하부 소오스/드레인 컨택(82) 및 하부의 제1 활성 영역(22_1) 또는 제2 활성 영역(22_2) 사이의 컨택 저항은 하부 소오스/드레인 컨택(82)이 하부의 제1 활성 영역(22_1) 또는 제2 활성 영역(22_2)과 완전히 오버랩되는 경우에 비해 증가할 수 있다.
여전히 도 6, 도 7 및 도 8을 참조하면, 필드 격리층(24)은 제1 활성 영역(22_1) 및 제2 활성 영역(22_2)의 측면들 상에 형성될 수 있다. 제1 활성 영역(22_1) 및 제2 활성 영역(22_2)의 둥근 코너들(22_1r 및 22_2r)로 인해, 필드 격리층(24)은 활성 마스크층들(18)과 오버랩되는 둥근 부분들(24r)을 포함할 수 있다. 하부 소오스/드레인 컨택(82)은 도 6에 도시된 바와 같이 필드 격리층(24)의 둥근 부분들(24r)과 오버랩 및 접촉할 수 있다.
본 기술적 사상의 몇몇 실시예들에 따라, 집적 회로 장치를 형성하는 방법은 활성 영역들(예를 들어, 도 17 내지 도 19의 22_1 또는 22_2)의 모든 4개의 코너에 인접하는 채널 영역들(예를 들어, 도 13 및 도 14에 12 및 12d)을 포함할 수 있고, 그 채널 영역들 중 하나(도 12 및 도 13의 12d)는 제거되어 하부 소오스/드레인 컨택(예를 들어, 도 27 및 도 35의 82)을 형성하거나 하부 소오스/드레인 컨택의 일부로 변환될 수 있다.
도 9를 참조하면, 본 기술적 사상의 몇몇 실시예들에 따른 집적 회로 장치를 형성하는 방법은 채널 영역들 및 활성 영역을 형성하고(블록 100), 게이트 전극 및 스페이서들을 형성하고(블록 200) 하부 소오스/드레인 컨택(블록 300)을 형성하는 것을 포함할 수 있다.
도 10 내지 도 13을 참조하면, 채널 영역들 및 활성 영역을 형성하는 것은(도 9의 블록 100) 기판(10) 상에 마스크층들(14)을 형성하고(블록 110) 마스크층들(14)을 식각 마스크로 사용하여 기판(10)을 식각함으로써 채널 영역들을 형성하는 것을(블록 120) 포함할 수 있다.
채널 영역들(12)은 수직 전계 효과 트랜지스터의 채널 영역이 아닌 더미 채널 영역(12d)을 포함할 수 있다. 더미 채널 영역(12d)은 후속 공정 동안 제거되거나 하부 소오스/드레인 컨택의 일부(예를 들어, 도 27 및 도 35의 82)로 변환될 수 있다. 본 명세서 전체에서, 층 X를 제거하는 것은 습식 식각(wet etch) 공정 및/또는 건식 식각(dry etch) 공정을 사용하여 층 X를 식각하는 것을 의미할 수 있다.
채널 영역들 및 활성 영역을 형성하는 것은(도 9의 블록 100) 또한 마스크층들(14), 채널 영역들(12) 및 기판(10) 상에 라이너(16)를 형성하는 것을(도 10의 블록 130) 포함할 수 있다. 라이너(16)는 도 12 및 도 13에 도시된 바와 같이 마스크층들(14) 및 채널 영역들(12)의 표면 및 기판(10)의 상면(10u)을 따라 균일한 두께를 가질 수 있다.
도 10 및 도 14 내지 도 19를 참조하면, 채널 영역들 및 활성 영역을 형성하는 것은(도 9의 블록 100) 기판(10) 상에 활성 마스크층들(18)을 형성하고, 활성 마스크층들(18)을 식각 마스크로 사용하여 기판(10)을 식각함으로써 제1 활성 영역(22_1) 및 제2 활성 영역(22_2)을 형성하는 것을 더 포함할 수 있다. 예를 들어, 활성 마스크층들(18)은 포토 레지스트층일 수 있다. 마스크층들(14)을 도시하기 위해, 도 14는 라이너(16)를 도시하지 않고, 도 14는 활성 마스크층들(18)의 외곽선들만을 도시한다.
도 17을 참조하면, 4개의 채널 영역들(12)은 각각의 제1 활성 영역(22_1) 및 제2 활성 영역(22_2)의 4개의 코너들에 인접하여 형성될 수 있으며, 제1 활성 영역(22_1) 및 제2 활성 영역(22_2) 각각의 4개의 코너들은 평면도에서 동일하거나 유사한 형상을 가질 수 있다.
도 17은 각각 제1 활성 영역(22_1) 및 제2 활성 영역(22_2)의 4개의 코너들의 모서리가 직각을 갖는 것을 도시하지만, 몇몇 실시예들에서 4개의 코너들은 둥근 코너일 수 있다. 4개의 코너들이 둥근 코너들일지라도, 4개의 코너들은 동일하거나 유사한 형상을 가질 수 있다.
도 17 내지 도 19를 참조하면, 필드 격리층(24)은 제1 활성 영역(22_1) 및 제2 활성 영역(22_2)의 측면들 상에 형성될 수 있고, 제1 도전형(예를 들어, P 타입)을 갖는 제1 하부 소오스/드레인 영역(32) 및 제2 도전형(예를 들어, N 타입)을 갖는 제2 하부 소오스/드레인 영역(34)은 각각의 제1 활성 영역(22_1) 및 제2 활성 영역(22_2) 상에 형성될 수 있다.
마스크층들(14) 및 라이너(16)는 제1 활성 영역(22_1) 및 제2 활성 영역(22_2)이 형성된 후에 제거될 수 있다. 하부 소오스/드레인 영역(32)은 제1 도전형 불순물 요소(예를 들어, 붕소(B), 알루미늄(Al) 및 갈륨(Ga))를 포함할 수 있고, 제2 하부 소오스/드레인 영역(34)은 제2 도전형 불순물 요소(예를 들어, 인(P) 및/또는 비소(As))를 포함할 수 있다.
도 9 및 도 20 내지 도 22를 참조하면, 게이트 전극 및 스페이서들(도 9의 블록 200)을 형성하는 것은 채널 영역들(12)의 측면들 상에 게이트 전극들(44_1, 44_2, 44_3, 44_4 또는 44_5) 및 스페이서들(48)을 형성하는 것을 포함할 수 있다. 설명의 단순화를 위해, 도 20은 도 21 및 도 22에 도시된 모든 요소들이 아닌 일부 요소들을 도시한다. 예를 들어, 스페이서들(48)은 도 20에 도시되지 않았다.
스페이서들(48)은 예를 들어, 절연층(예를 들어, 도 21 및 도 22의 62)에 대해 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예를 들어, 스페이서들(48)은 SiN층 및/또는 SiON층을 포함할 수 있다. 몇몇 실시예들에서, 스페이서들(48)은 SiN층일 수 있다. 단일 채널 영역(12)의 측면 상에 한쌍의 스페이서들(48)은 도 21에 도시된 바와 같이 제1 수평 방향(D1)으로 제1 거리(d1)만큼 서로 이격될 수 있다.
도 1 및 도 20 내지 도 22를 참조하면, 게이트 전극들(44_1, 44_2, 44_3, 44_4, 및 44_5)은 제2 풀 업 트랜지스터(PUL) 및 제2 풀 다운 트랜지스터(PDL)에 의해 공유되는 제1 게이트 전극(44_1)을 포함할 수 있고, 제1 게이트 전극(44_1)의 제1 부분(44_1f)은 더미 채널 영역(12d)의 측면 상에 형성될 수 있다. 제1 게이트 전극(44_1)은 또한 스페이서(48) 및 제1 하부 소오스/드레인 영역(32) 사이의 제2 부분(44_1s)을 포함할 수 있다. 제1 게이트 전극(44_1)은 도 20에 도시된 바와 같이 제1 활성 영역(22_1)에서 제2 활성 영역(22_2)상으로 연장될 수 있고, 제1 게이트 전극(44_1)은 모놀리식(monolithic) 도전층이거나 이를 포함할 수 있다.
도 21 및 도 22를 참조하면, 방법은 또한 게이트 전극들(44_1, 44_2, 44_3, 44_4, 또는 44_5) 및 채널 영역들(12) 사이에 게이트 절연체(42)를 형성하고 제1 하부 소오스/드레인 영역(32) 및 제2 하부 소오스/드레인 영역(34)을 게이트 전극들(44_1, 44_2, 44_3, 44_4, 또는 44_5)로부터 분리하는 하부 스페이서(36)를 형성하는 것을 포함할 수 있다.
몇몇 실시예들에서, 게이트 절연체(42)는 예를 들어, 실리콘 산화물 및/또는 고 유전율(high-k) 물질(예를 들어, 하프늄(hafnium) 산화물 또는 알루미늄 산화물)을 포함할 수 있다. 몇몇 실시예들에서, 게이트 전극들(44_1, 44_2, 44_3, 44_4, 또는 44_5)은 또한 금속 질화물(예를 들어, TiN, TiAl, TiAlN, TaAlN), TaC, TiC, 또는 HfSi을 포함할 수 있는 일 함수층을 포함할 수 있다.
방법은 제1 상부 소오스/드레인 영역들(52) 및 제2 상부 소오스/드레인 영역들(54)을 형성하고, 게이트 전극들(44_1, 44_2, 44_3, 44_4, 또는 44_5) 상에 형성되고 게이트 전극들(44_1, 44_2, 44_3, 44_4, 또는 44_5)을 제1 상부 소오스/드레인 영역들(52) 또는 제2 상부 소오스/드레인 영역들(54)로부터 분리하는 상부 스페이서들(46)을 형성하는 것을 더 포함할 수 있다. 제1 상부 소오스/드레인 영역들(52)은 내부에 제1 도전형 불순물 요소(예를 들어, 붕소(B), 알루미늄(Al), 및/또는 갈륨(Ga))를 포함할 수 있으므로, 제1 상부 소오스/드레인 영역들(52)은 제1 도전형을 가질 수 있다. 제2 상부 소오스/드레인 영역들(54)은 제2 도전형 불순물 요소(예를 들어, 인(P) 및/또는 비소(As))를 포함할 수 있으므로, 제2 상부 소오스/드레인 영역들(54)은 제2 도전형을 가질 수 있다.
각각의 제1 상부 소오스/드레인 영역들(52) 및 제2 상부 소오스/드레인 영역들(54)은 채널 영역들(12)을 시드층(seed layer)으로 사용하여 에피택셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있고, 각각의 제1 상부 소오스/드레인 영역들(52) 및 제2 상부 소오스/드레인 영역들(54)은 반도체 물질을 포함할 수 있다. 몇몇 실시예들에서, 각각의 제1 상부 소오스/드레인 영역들(52) 및 제2 상부 소오스/드레인 영역들(54)은 도 21 및 도 22에 도시된 바와 같이 스페이서들(48)과 접촉할 수 있다.
예를 들어, 각각의 하부 스페이서(36) 및 상부 스페이서들(46)은 절연 물질(예를 들어, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산 질화물)을 포함할 수 있다. 몇몇 실시예들에서, 하부 스페이서(36) 및 상부 스페이서들(46)은 상이한 물질들을 포함할 수 있다.
절연층(62)은 제1 상부 소오스/드레인 영역들(52) 및 제2 상부 소오스/드레인 영역들(54) 상에 형성될 수 있다. 절연층(62)은 절연 물질(예를 들어, 산소 및/또는 질화물을 포함하는 실리콘층 또는 이산화 규소보다 낮은 유전 상수를 갖는 저 유전층)을 포함할 수 있다.
도 23 및 도 24를 참조하면, 제2 마스크층(72)은 제1 절연층(62) 상에 형성될 수 있고, 제1 개구부(74)는 제2 마스크층(72)을 식각 마스크로 사용하여 절연층(62), 더미 채널 영역(12d) 상의 제1 상부 소오스/드레인 영역(52), 더미 채널 영역(12d)에 인접한 상부 스페이서(46), 더미 채널 영역(12d), 제1 게이트 전극(44_1)의 제1 부분(44_1f) 및 제1 게이트 전극(44_1)의 제1 부분(44_1f)과 더미 채널 영역(12d) 사이의 게이트 절연체(42)의 일 부분을 제거함으로써 형성될 수 있다. 몇몇 실시예들에서, 제1 하부 소오스/드레인 영역(32)의 일부가 제거되어 제1 개구부(74)를 형성할 수 있다.
몇몇 실시예들에서, 제1 개구부(74)는 더미 채널 영역(12d)이 배치된 스페이서들(48) 사이의 측면들을 노출시킬 수 있다. 몇몇 실시예들에서, 제1 개구부(74)는 도 23 및 도 24에 도시된 바와 같이 더미 채널 영역(12d)이 배치된 스페이서들(48) 사이의 전체 측면들을 노출시킬 수 있다.
몇몇 실시예들에서, 제1 개구부(74)는 또한 제1 게이트 전극(44_1)의 제2 부분(44_1s)의 측면을 노출시킬 수 있다. 몇몇 실시예들에서, 스페이서(48)의 측면 및 제1 개구부(74)에 의해 노출된 제1 게이트 전극(44_1)의 제2 부분(44_1s)의 측면은 도 23 및 도 24에 도시된 바와 같이 서로 수직으로 정렬될 수 있다.
몇몇 실시예들에서, 스페이서들(48)은 절연층(62)에 대해 식각 선택비를 갖는 물질을 포함할 수 있으므로, 제1 개구부(74) 및 하부 소오스/드레인 컨택(예를 들어, 도 27의 82)은 제2 마스크층(72)이 잘못 정렬되어도 스페이서들(48) 사이에서 자체 정렬될 수 있다.
도 25 및 도 26을 참조하면, 제1 상부 소오스/드레인 영역(52) 또는 제2 상부 소오스/드레인 영역들(54)을 노출시키는 제2 개구부들(76)은 절연층(62) 내에 형성될 수 있다.
도 27 및 도 28을 참조하면, 하부 소오스/드레인 컨택(82), 제1 컨택(84) 및 제2 컨택들(86)은 제1 개구부(74) 및 제2 개구부들(76) 내에 도전층을 형성함으로써 형성될 수 있다. 제1 컨택(84)은 제1 상부 소오스/드레인 영역(52)과 접촉할 수 있고, 제2 컨택들(86)은 제2 상부 소오스/드레인 영역들(54)과 접촉할 수 있다. 몇몇 실시예들에서, 하부 소오스/드레인 컨택(82), 제1 컨택(84) 및 제2 컨택들(86)의 상면들은 서로 동일 평면에 위치할 수 있다.
하부 소오스/드레인 컨택(82)은 제1 게이트 전극(44_1)의 제2 부분(44_1s) 및 제1 하부 소오스/드레인 영역(32)과 접촉할 수 있으므로, 하부 소오스/드레인 컨택(82)은 제1 게이트 전극(44_1)의 제2 부분(44_1s)을 제1 하부 소오스/드레인 영역(32)에 전기적으로 연결할 수 있다.
이에 따라, 하부 소오스/드레인 컨택(82)은 도 1 및 도 2의 노드 컨택(QB)의 일 부분일 수 있고, 제2 풀 업 트랜지스터(PUL) 및 제2 풀 다운 트랜지스터(PDL)에 의해 공유되는 제1 게이트 전극(44_1)은 하부 소오스/드레인 컨택(82)을 통해 하부 소오스/드레인 영역(32)에 전기적으로 연결될 수 있다. 도 1 및 도 2의 노드 컨택(Q)의 하부 소오스/드레인 컨택은 도 27 및 도 28의 하부 소오스/드레인 컨택(82)과 동일하거나 유사한 구조체를 갖도록 형성될 수 있다.
몇몇 실시예들에서, 하부 소오스/드레인 컨택(82)은 제1 개구부(74)를 채우기 위해 형성될 수 있고, 도 27 및 도 28에 도시된 바와 같이 스페이서들(48)의 측면들과 접촉할 수 있다.
도 29 및 도 30을 참조하면, 몇몇 실시예들에서, 하부 소오스/드레인 컨택(82)의 상부는 하부 소오스 드레인 컨택(82)의 상면이 하부 소오스/드레인 컨택(82)이 형성되는 스페이서들(48) 사이의 상면들에서 기판(10)을 향해 리세스 되어 제거될 수 있다. 이에 따라, 하부 소오스/드레인 컨택(82)의 상면은 스페이서들(48)의 상면들 보다 기판(10)에 더 가까이 위치할 수 있다.
도 31 및 도 32에 도시된 중간 구조체는 도 3 내지 도 19를 참조하여 설명된 것과 동일하거나 유사한 공정을 통해 형성될 수 있다. 상부 소오스/드레인 영역들(예를 들어, 도 21 및 도 22의 52 및 54)을 형성하기 전에 절연층(62) 및 제2 마스크층(72)이 기판(10) 상에 형성될 수 있다. 제2 마스크층(72)은 도 31 및 도 32에 도시된 바와 같이 절연층(62)의 일부를 노출시킬 수 있다.
도 33 및 도 34를 참조하면, 절연층(62)의 일 부분, 상부 스페이서(46), 제1 게이트 전극(44_1)의 제1 부분(44_1f) 및 게이트 절연체(42)의 일 부분은 제거되어 더미 채널 영역(12d) 및 하부 스페이서(36)의 일 부분을 노출시키는 제1 컨택 개구부(74')를 형성할 수 있다. 제1 도전형 불순물 요소는, 공정(예를 들어, 이온 주입 공정)에 의해 더미 채널 영역에 추가되어, 더미 채널 영역(12d)을 하부 소오스/드레인 컨택(82)의 제1 부분(82_1)으로 변환시킬 수 있다.
도 35 및 도 36을 참조하면, 하부 소오스/드레인 컨택(82)의 제2 부분(82_2)은 제1 상부 소오스/드레인 영역(52) 및/또는 제2 상부 소오스/드레인 영역들(54)을 형성하면서 제1 컨택 개구부(74') 내에 형성될 수 있다. 에피택셜 성장 공정은 하부 소오스/드레인 컨택(82)의 제2 부분(82_2), 제1 상부 소오스/드레인 영역(52) 및 제2 상부 소오스/드레인 영역들(54)을 형성하기 위해 수행될 수 있다. 하부 소오스/드레인 컨택(82)의 제2 부분(82_2)은 하부 소오스/드레인 컨택(82)의 제1 부분(82_1)을 시드층으로 사용하여 성장될 수 있고, 각각의 제1 상부 소오스/드레인 영역(52) 및 제2 상부 소오스/드레인 영역들(54)은 채널 영역들(12)을 시드층으로 사용하여 성장될 수 있다.
몇몇 실시예들에서, 하부 소오스/드레인 컨택(82), 제1 상부 소오스/드레인 영역(52) 및 제2 상부 소오스/드레인 영역들(54)의 상면들은 도 35 및 도 36에 도시된 바와 같이 서로 동일 평면에 위치할 수 있다. 또한, 하부 소오스/드레인 컨택(82), 제1 상부 소오스/드레인 영역(52) 및 제2 상부 소오스/드레인 영역들(54)의 상면들은 도 35 및 도 36에 도시된 바와 같이 스페이서들(48)의 상면들과 동일 평면에 위치할 수 있다. 몇몇 실시예들에서, 도 27 및 도 28의 하부 소오스/드레인 컨택(82), 제1 컨택(84) 및 제2 컨택들(86)은 도 35 및 도 36에 도시된 중간 구조체 상에 형성될 수 있다.
도 37 내지 도 39에 도시된 6T SRAM은 도 3 내지 도 30을 참조하여 설명된 것과 동일하거나 유사한 공정에 의해 형성될 수 있다. 도 37 및 도 38을 참조하면, 제2 하부 소오스/드레인 영역(34)은 도 17에서 제2 수평 방향(D2)으로 제2 하부 소오스/드레인 영역(34)의 길이보다 긴 제2 하부 소오스/드레인 영역(34)의 길이를 가질 수 있고, 하부 소오스/드레인 컨택(82)은 제2 하부 소오스/드레인 영역(34)의 일 부분과 오버랩 및 접촉할 수 있다.
도 39를 참조하면, 하부 소오스/드레인 컨택(82)의 상면은 하부 소오스/드레인 컨택(82)의 상면이 스페이서들(48)의 상면에서 기판(10)을 향해 리세스 되어 하부 소오스/드레인 컨택(82)의 상부는 제거될 수 있다. 따라서, 하부 소오스/드레인 컨택(82)의 상면은 스페이서들(48)의 상면 보다 기판(10)에 더 가까이 있을 수 있다.
도 40에 도시된 중간 구조체는 도 3 내지 도 26을 참조하여 설명된 것과 동일하거나 유사한 공정에 의해 형성될 수 있고, 이후 제3 마스크층(78)이 형성될 수 있다. 제3 마스크층(78)은 더미 채널 영역(예를 들어, 도 22의 12d)에 인접한 스페이서들(48)중 단일 스페이서를 노출시킬 수 있다.
도 41을 참조하면, 스페이서들(48)중 하나는 제1 게이트 전극(44_1)의 제3 부분(44_1t)이 노출될 때까지 제거될 수 있다. 그 후, 하부 소오스/드레인 컨택(82), 하부 소오스/드레인 컨택(82)의 연장부(82e), 제1 컨택(84) 및 제2 컨택들(86)을 형성하기 위해 도전층이 형성될 수 있다. 하부 소오스/드레인 컨택(82)의 연장부(82e)는 제1 게이트 전극(44_1)의 제3 부분(44_1t)과 접촉함으로써 하부 소오스/드레인 컨택(82) 및 제1 게이트 전극(44_1) 사이의 전기적 연결을 향상시킬 수 있다.
본 명세서에서, 첨부된 도면을 참조하여 예시적인 실시예를 설명한다. 많은 다른 형태 및 실시예가 본 발명의 사상 및 교시를 벗어나지 않고 가능하며, 따라서 본 발명은 본 명세서에서 설명된 예시적인 실시예에 제한되는 것으로 해석되어서는 안된다. 오히려, 이러한 예시적인 실시예들은 본 발명을 완전하게 하고, 본 발명의 범위를 당업자에게 전달하도록 제공된다. 도면에서, 층 및 영역의 크기 및 상대적 크기는 명확하게 하기 위해 과장될 수 있다. 동일한 도면 부호는 동일한 구성 요소를 지칭한다.
본 발명의 기술적 사상의 예시적인 실시예들은 이상적인 실시예들 및 예시적인 실시예들의 중간 구조의 개략적인 예시들인 단면도들 또는 평면도들을 참조하여 이하에서 설명된다. 이와 같이, 예를 들어 제조 기술 및/또는 허용 오차와 같은 결과로서의 일러스트레이션의 형상으로부터의 변형이 예상되어야 한다. 따라서, 본 발명의 기술적 사상의 예시적인 실시예들은 본 명세서에 예시된 특정 형상으로 제한되는 것으로 해석되어서는 안되며, 예를 들어 제조 공정으로부터 초래되는 형상의 편차를 포함한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전들에서 정의된 용어들과 같은 용어들은 관련 기술의 맥락에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며 이상적이거나 지나치게 형식적인 의미로 해석되지 않을 것이라고 이해될 것이다. 다만, 명시적으로 정의된 경우는 제외한다.
본 명세서에서 사용된 용어는 특정 실시예만을 설명하기 위한 것이며, 본 발명의 기술적 사상을 제한하고자 하는 것은 아니다. 본 발명을 기술하는 맥락에서(특히 이하의 청구항의 문맥에서) 용어 "a", "an", "the" 및 유사한 용어는 여기에 달리 명시되거나 문맥에 의해 명확하게 모순되지 않는 한 단수 및 복수를 모두 포함하는 것으로 해석된다. "포함하는(comprising)", "갖는(having)", "포함하는(including)" 및 "포함하는(containing)"이라는 용어는 존재를 배재하지 않는 것으로 해석되어야 한다(즉, "포함하지만 이에 제한되지 않음"을 의미함). 본 명세서에서 사용된 용어 "및/또는"은 하나 이상의 관련항목의 모든 조합을 포함한다.
본 명세서에서 "요소 B를 수직으로 중첩하는 요소 A"(또는 유사한 언어)는 요소 A 및 요소 B 양쪽을 교차하는 수직선이 존재함을 의미하는 것으로 이해될 것이다. 제1, 제2 등의 용어는 다양한 요소들을 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소들은 이들 용어들에 의해 제한되어서는 안됨을 이해할 것이다. 이러한 용어들은 하나의 구성 요소를 다른 구성 요소와 구별하기 위해서만 사용된다. 따라서, 제1 요소는 본 발명의 기술적 사상으로부터 벗어나지 않고 제2 요소로 지칭될 수 있다.
몇몇 다른 실시예들에서, 본 명세서의 흐름도 블록들에 기록된 기능/동작은 순서도에 표시된 순서 이외로 발생할 수 있음에 유의해야 한다. 예를 들어, 연속적으로 도시된 2개의 블록들은 사실상 실질적으로 동시에 실행될 수 있거나 또는 관련된 기능/동작에 따라 블록이 때때로 역순으로 실행될 수 있다. 또한, 순서도 및/또는 블록도의 주어진 블록의 기능은 다수의 블록들로 분리될 수 있고 및/또는 순서도 및/또는 블록도의 2개 이상의 블록들의 기능은 적어도 부분적으로 통합될 수 있다. 마지막으로, 도시된 블록들 간에 다른 블록들이 추가/삽입될 수 있고, 및/또는 블록/동작들이 본 발명의 기술적 사상의 범위를 벗어나지 않고 생략될 수 있다.
상기 설명된 본 발명의 기술적 사상은 예시적인 것으로 간주되어야 하며, 제한적이지 않으며, 첨부된 청구 범위는 본 발명의 기술적 사상 및 범위 내에 있는 그러한 모든 수정, 개선 및 다른 실시예를 포함하도록 의도된다. 따라서, 법률에 의해 허용되는 최대 범위까지, 범위는 이하의 청구 범위 및 그 균등물에 대한 가장 넓은 허용 가능한 해석에 의해 결정되며, 전술한 상세한 설명에 의해 제한되지 않아야 한다.
10: 기판 12: 채널 영역
12d: 더미 채널 영역 14: 마스크층
16: 라이너 18: 활성 마스크층
22_1: 제1 활성 영역 22_2: 제2 활성 영역
32: 제1 하부 소오스/드레인 영역 34: 제2 하부 소오스/드레인 영역
44_1, 44_2, 44_3, 44_4, 44_5: 게이트 전극
52: 제1 상부 소오스/드레인 영역 54: 제2 상부 소오스/드레인 영역
82: 하부 소오스/드레인 컨택 84: 제1 컨택
86: 제2 컨택

Claims (20)

  1. 기판의 더미(dummy) 채널 영역 및 활성 영역을 형성하고;
    상기 활성 영역 상에 하부 소오스/드레인 영역을 형성하고;
    상기 더미 채널 영역의 대향하는 측면들 중 하나에 게이트 전극을 형성하고;
    상기 더미 채널 영역의 대향하는 측면들 상에 각각 제1 및 제2 스페이서들을 형성하되, 상기 게이트 전극은 상기 더미 채널 영역의 대향하는 측면들 중 하나의 제1 부분 및 상기 하부 소오스/드레인 영역과 상기 제1 스페이서 사이의 제2 부분을 포함하고,
    상기 게이트 전극의 상기 제1 부분을 도전성 물질로 대체하여 하부 소오스/드레인 컨택을 형성하는 것을 포함하되,
    상기 하부 소오스/드레인 컨택은 상기 게이트 전극의 상기 제2 부분을 상기 하부 소오스/드레인 영역에 전기적으로 연결하는 집적 회로 장치를 형성하는 방법.
  2. 제 1항에 있어서,
    상기 하부 소오스/드레인 컨택을 형성하는 것은,
    상기 더미 채널 영역 및 상기 게이트 전극의 제1 부분을 제거하여 상기 제1 및 제2 스페이서들 사이에 컨택 개구부를 형성하고,
    상기 컨택 개구부 내에 하부 소오스/드레인 컨택을 형성하는 것을 포함하되,
    상기 컨택 개구부는 상기 하부 소오스/드레인 영역의 일 부분을 노출시키는 집적 회로 장치를 형성하는 방법.
  3. 제 2항에 있어서,
    상기 컨택 개구부는 상기 제1 및 제2 스페이서들의 측면들을 노출시키는 집적 회로 장치를 형성하는 방법.
  4. 제 2항에 있어서,
    상기 더미 채널 영역 상에 상부 소오스/드레인 영역을 형성하는 것을 더 포함하되,
    상기 컨택 개구부를 형성하는 것은 상기 상부 소오스/드레인 영역을 제거하는 것을 더 포함하는 집적 회로 장치를 형성하는 방법.
  5. 제 1항에 있어서,
    상기 하부 소오스/드레인 컨택의 도전성 물질은 금속을 포함하는 집적 회로 장치를 형성하는 방법.
  6. 제 1항에 있어서,
    상기 하부 소오스/드레인 컨택의 상면은 상기 제1 및 제2 스페이서들의 상면들보다 상기 기판에 더 가까운 집적 회로 장치를 형성하는 방법.
  7. 제 1항에 있어서,
    상기 하부 소오스/드레인 컨택은 상기 제1 스페이서의 측면 및 상기 게이트 전극의 상기 제2 부분의 측면과 접촉하고, 상기 제1 스페이서의 측면 및 상기 게이트 전극의 제2 부분의 측면은 서로 수직으로 정렬되는 집적 회로 장치를 형성하는 방법.
  8. 제 1항에 있어서,
    상기 하부 소오스/드레인 컨택을 형성하는 것은,
    상기 게이트 전극의 상기 제1 부분을 제거하여 상기 제1 및 제2 스페이서들 사이에 컨택 개구부를 형성하고,
    상기 더미 채널 영역에 불순물 요소를 추가하고,
    상기 컨택 개구부 내에 상기 불순물 요소를 포함하는 반도체층을 형성하는 것을 포함하되,
    상기 컨택 개구부는 상기 더미 채널 영역을 노출시키고,
    상기 하부 소오스/드레인 컨택은 상기 더미 채널 영역 및 상기 반도체층을 포함하는 집적 회로 장치를 형성하는 방법.
  9. 제 8항에 있어서,
    상기 하부 소오스/드레인 영역은 불순물 요소를 포함하는 집적 회로 장치를 형성하는 방법.
  10. 제 8항에 있어서,
    상기 반도체층의 상면은 상기 제1 및 제2 스페이서들의 상면과 동일 평면에 위치하는 집적 회로 장치를 형성하는 방법.
  11. 제 1항에 있어서,
    상기 더미 채널 영역 및 상기 활성 영역을 형성하는 것은,
    상기 기판 상에 마스크층을 형성하고,
    상기 마스크층을 제1 식각 마스크로 사용하여 상기 기판을 식각함으로써 상기 기판의 상면으로부터 돌출한 더미 채널 영역을 형성하고,
    상기 더미 채널 영역 및 상기 기판의 상면 상에 연장되는 라이너(liner)를 형성하고,
    상기 더미 채널 영역 및 상기 라이너 상에 활성 마스크층을 형성하고,
    상기 활성 마스크층을 제2 식각 마스크로 사용하여 상기 라이너 및 상기 기판을 식각함으로써 상기 활성 영역을 형성하는 것을 포함하는 집적 회로 장치를 형성하는 방법.
  12. 기판의 활성 영역 상에 하부 소오스/드레인 영역을 형성하고,
    상기 하부 소오스/드레인 영역 상에 하부 스페이서를 형성하고,
    상기 하부 스페이서 상에 게이트 전극을 형성하고,
    상기 하부 스페이서 상에 제1 스페이서 및 제2 스페이서를 형성하고,
    상기 제1 스페이서 및 상기 제2 스페이서 사이에 하부 소오스/드레인 컨택을 형성하는 것을 포함하되,
    상기 게이트 전극은 상기 하부 스페이서 및 상기 제1 스페이서 사이에 위치하고,
    상기 하부 소오스/드레인 컨택은 상기 게이트 전극 및 상기 하부 소오스/드레인 영역 모두와 접촉하는 집적 회로 장치를 형성하는 방법.
  13. 제 12항에 있어서,
    상기 하부 스페이서를 형성하기 전에 상기 기판 상에 더미 채널 영역을 형성하는 것을 더 포함하되,
    상기 게이트 전극을 형성하는 것은 상기 더미 채널 영역의 대향 측면들 중 하나에 상기 게이트 전극을 형성하는 것을 포함하고,
    상기 게이트 전극은 상기 더미 채널 영역의 대향 측면들 중 하나의 제1 부분 및 상기 하부 소오스/드레인 영역 및 상기 제1 스페이서 사이의 제2 부분을 포함하고,
    상기 하부 소오스/드레인 컨택을 형성하는 것은 상기 게이트 전극의 상기 제1 부분을 도전성 물질로 교체하는 것을 포함하는 집적 회로 장치를 형성하는 방법.
  14. 제 13항에 있어서
    상기 더미 채널 영역을 형성하는 것은,
    상기 기판 상에 마스크층을 형성하고,
    상기 마스크층을 제1 식각 마스크로 사용하여 상기 기판을 식각함으로써 상기 기판의 상면으로부터 돌출된 더미 채널 영역을 형성하고,
    상기 마스크층, 상기 더미 채널 영역 및 상기 기판의 상면 상에 연장되는 라이너를 형성하고,
    상기 더미 채널 영역 및 상기 라이너 상에 활성 마스크층을 형성하고,
    상기 활성 마스크층을 제2 식각 마스크로 사용하여 상기 라이너 및 상기 기판을 식각함으로써 상기 활성 영역을 형성하는 것을 포함하는 집적 회로 장치를 형성하는 방법.
  15. 제 12항에 있어서,
    상기 하부 소오스/드레인 컨택은 상기 제1 스페이서 및 상기 제2 스페이서 모두에 접촉하는 집적 회로 장치를 형성하는 방법.
  16. 제 12항에 있어서,
    상기 제1 스페이서는 상기 제2 스페이서와 대향하는 측면을 포함하고,
    상기 제1 스페이서의 상기 측면은 상기 게이트 전극의 측면과 수직으로 정렬되는 집적 회로 장치를 형성하는 방법.
  17. 제 12항에 있어서,
    상기 하부 소오스/드레인 컨택은 금속층을 포함하는 집적 회로 장치를 형성하는 방법.
  18. 제 17항에 있어서,
    상기 하부 소오스/드레인 컨택의 상면은 상기 제1 스페이서의 상면보다 상기 기판에 더 가까운 집적 회로 장치를 형성하는 방법.
  19. 제 12항에 있어서,
    상기 하부 소오스/드레인 컨택은 제1 반도체층 및 상기 제1 반도체층 상에 제2 반도체층을 포함하고, 상기 제1 반도체층 및 상기 제2 반도체층 모두는 제1 도전형 불순물 요소를 포함하는 집적 회로 장치를 형성하는 방법.
  20. 제 19항에 있어서,
    상기 하부 소오스/드레인 컨택의 상면 및 상기 제1 스페이서의 상면은 서로 동일 평면에 위치하는 집적 회로 장치를 형성하는 방법.
KR1020200040147A 2019-10-10 2020-04-02 수직 전계 효과 트랜지스터 장치 및 수직 전계 효과 트랜지스터 장치의 형성 방법 KR102722384B1 (ko)

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