KR20210041283A - Bms 성능 테스트 장치 및 방법 - Google Patents

Bms 성능 테스트 장치 및 방법 Download PDF

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KR20210041283A
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이원재
유재욱
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주식회사 엘지화학
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Abstract

본 발명의 복수의 라인을 포함하는 BMS의 성능을 테스트하는 장치는, 복수의 전자회로 소자를 포함하는 상기 라인의 전단에 DC 전압 및 가변 주파수를 갖는 테스트 신호를 인가하는 입력부; 상기 라인의 후단에 실장 된 테스트포인트에서 상기 테스트 신호에 따른 응답신호를 측정하고 상기 응답신호에 기초하여 임피던스 패턴을 산출하는 검출부; 및 산출된 상기 임피던스 패턴을 분석하여 상기 복수의 전자회로 소자의 결합 상태 하자를 판단하는 제어부;를 포함한다.

Description

BMS 성능 테스트 장치 및 방법{Apparatus and Method for testing performance of BMS}
본 발명은 BMS 성능 테스트 장치 및 방법에 관한 것이다.
인쇄회로기판(Printed Circuit Board, PCB)은 전자회로 소자가 장착되는 영역으로, 일반적으로 회로패턴을 따라 배선을 인쇄하고 인쇄영역을 제외한 나머지 부분을 제거하는 식각공정(Etching)으로 만들어진다. 이러한 PCB는 장착되는 소자의 자체적인 불량이나, 제조과정에서 소자의 부정확한 장착, 또는 미장착 등의 문제를 가질 수 있다.
제조 공정 단계에서 상기와 같은 문제를 찾아내기 위해, PCB의 일부를 외부로 끌어내어 시험하는데, 외부로 끌어낸 측정 단자를 가진 특정 시험 부분을 테스트포인트(Test Point, TP)라 한다. 테스트포인트는 PCB에 형성된 패드에 홀 타입(Hole Type) 커넥터를 사용한 뒤 커넥터를 제거한 자리에 남아있는 패드의 홀을 지그(Jig)와 전기적으로 연결해 테스트포인트로 사용하는 방법이 있다. 그러나, PCB의 크기를 줄이기 위해 종래보다 작은 커넥터를 사용할 경우, 홀은 종래 지그의 피치(Pitch)의 간격과 맞지 않는 등의 문제가 있어, PCB에 테스트포인트와 패드를 형성한 후 이들을 전기적으로 연결하여 시험하기도 한다.
한편, 배터리관리시스템(Battery Management System, BMS)의 성능을 검사하기 위해 PCB에 장착되는 소자마다 테스트포인트(TP)가 추가될 수 있다. 그러나, BMS PCB에 장착되는 소자의 개수가 많을 수록 추가되는 테스트포인트(TP)의 개수도 증가하고, 이에 모든 테스트포인트(TP)에 대해 시험하는 것은 시간 및 비용 면에서 비효율적이라는 문제가 있다. 또한, 특정 소자(예를 들어, 커패시터)의 경우, 시험하고자 하는 일부 기능(예를 들어, open 상태)을 확인할 수 없는 문제가 있다. 뿐만 아니라, BMS PCB의 소형화 경향으로 모든 소자에 대한 테스트포인트(TP)의 실장이 어려운 문제도 있어 이에 대한 개선 방안이 요구되고 있다.
본 발명은 BMS PCB에 실장 되는 모든 소자에 대응하는 테스트포인트를 추가하지 않고 최소한의 테스트포인트로 BMS PCB의 성능을 검사할 수 있다.
발명의 한 특징에 따른 BMS 성능 테스트 장치는, 복수의 라인을 포함하는 BMS의 성능을 테스트하는 장치에 있어서, 복수의 전자회로 소자를 포함하는 상기 라인의 전단에 DC 전압 및 가변 주파수를 갖는 테스트 신호를 인가하는 입력부;
상기 라인의 후단에 실장 된 테스트포인트에서 상기 테스트 신호에 따른 응답신호를 측정하고 상기 응답신호에 기초하여 임피던스 패턴을 산출하는 검출부; 및 산출된 상기 임피던스 패턴을 분석하여 상기 복수의 전자회로 소자의 결합 상태 하자를 판단하는 제어부;를 포함한다.
상기 제어부는, 복수의 테스트 주파수를 설정하고 상기 복수의 테스트 주파수 중 하나를 갖는 상기 테스트 신호가 인가되도록 상기 입력부를 제어할 수 있다.
상기 제어부는, 상기 임피던스 패턴이 정상 패턴 범위를 벗어나면 상기 복수의 전자회로 소자의 결합 상태 하자를 판단할 수 있다.
상기 검출부는, 상기 복수의 라인의 후단에 실장 된 복수의 테스트포인트에서 복수의 임피던스 패턴을 산출할 수 있다.
상기 제어부는, 상기 복수의 임피던스 패턴 중 다른 경향을 보이는 임피던스 패턴에 대해 상기 복수의 전자회로 소자의 결합 상태 하자를 판단할 수 있다.
발명의 한 특징에 따른 BMS 성능 테스트 방법은, 복수의 라인을 포함하는 BMS의 성능을 테스트하는 방법에 있어서, 복수의 전자회로 소자를 포함하는 상기 라인의 전단에 DC 전압 및 가변 주파수를 갖는 테스트 신호를 인가하는 단계; 상기 라인의 후단에 실장 된 테스트포인트에서 상기 테스트 신호에 따른 응답신호를 측정하고 상기 응답신호에 기초하여 임피던스 패턴을 산출하는 단계; 및 산출된 상기 임피던스 패턴을 분석하여 상기 복수의 전자회로 소자의 결합 상태 하자를 판단하는 단계;를 포함한다.
상기 테스트 신호를 인가하는 단계는, 복수의 테스트 주파수를 설정하고 상기 복수의 테스트 주파수 중 하나를 갖는 상기 테스트 신호를 인가할 수 있다.
상기 복수의 전자회로 소자의 결합 상태 하자를 판단하는 단계는, 상기 임피던스 패턴이 정상 패턴 범위를 벗어나면 상기 복수의 전자회로 소자의 결합 상태 하자를 판단할 수 있다.
상기 임피던스 패턴을 산출하는 단계는, 상기 복수의 라인의 후단에 실장 된 복수의 테스트포인트에서 복수의 임피던스 패턴을 산출할 수 있다.
상기 복수의 전자회로 소자의 결합 상태 하자를 판단하는 단계는, 상기 복수의 임피던스 패턴 중 다른 경향을 보이는 임피던스 패턴에 대해 상기 복수의 전자회로 소자의 결합 상태 하자를 판단할 수 있다.
본 발명은 BMS 성능 테스트를 수행할 테스트포인트의 최소화로 테스트의 간소화 및 PCB 크기의 소형화 효과를 갖는다.
본 발명은 주파수 변화에 따른 임피던스 변화를 분석하여 PCB에 실장되는 복수의 전자회로 소자의 잘못된 삽입 등의 하자를 쉽게 확인할 수 있는 효과를 갖는다.
도 1은 일 실시예에 따른 배터리 시스템을 간략히 설명하는 블럭도이다.
도 2는 일 실시예에 따라 성능 테스트 대상인 BMS PCB의 예시도이다.
도 3은 도 2의 성능 테스트 대상을 간략히 설명하는 예시도이다.
도 4는 일 실시예에 따른 BMS 성능 테스트 장치를 설명하는 블럭도이다.
도 5는 일 실시예에 따른 성능 테스트 결과를 보여주는 예시도이다.
도 6은 다른 실시예에 따른 BMS 성능 테스트 방법을 설명하는 흐름도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 동일하거나 유사한 구성요소에는 동일, 유사한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및/또는 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 일 실시예에 따른 배터리 시스템을 간략히 설명하는 블럭도이다.
도 1에 도시된 바와 같이, 배터리 시스템(1)은 배터리 팩(2), BMS(3), 릴레이(11), 및 전류 센서(12)를 포함한다.
배터리 팩(2)은 복수의 배터리 셀이 직렬/병렬 연결되어 필요한 전원을 공급할 수 있다. 도 1에서는, 배터리 팩(2)이 직렬 연결되어 있는 복수의 배터리 셀(Cell1-Celln)을 포함하고, 배터리 시스템(1)의 두 출력단(OUT1, OUT2) 사이에 연결되어 있으며, 배터리 시스템(1)의 양극과 출력단(OUT1) 사이에 릴레이(11)가 연결되어 있고, 배터리 시스템(1)의 음극과 출력단(OUT2) 사이에 전류 센서(12)가 연결되어 있다. 도 1에 도시된 구성들 및 구성들 간의 연결 관계는 일 예로 발명이 이에 한정되는 것은 아니다.
릴레이(11)는 배터리 시스템(1)과 외부 장치 간의 전기적 연결을 제어한다. 릴레이(11)가 온 되면, 배터리 시스템(1)과 외부 장치가 전기적으로 연결되어 충전 또는 방전이 수행되고, 릴레이(11)가 오프 되면, 배터리 시스템(1)과 외부 장치가 전기적으로 분리된다. 외부 장치는 부하 또는 충전기일 수 있다.
전류 센서(12)는 배터리 팩(2)과 외부 장치간 전류 경로에 직렬 연결되어 있다. 전류 센서(12)는 배터리 팩(2)에 흐르는 전류 즉, 충전 전류 및 방전 전류를 측정하고, 측정 결과를 BMS(3)에 전달할 수 있다.
BMS(3)는 셀 모니터링 IC(10) 및 메인 제어 회로(20)를 포함한다. BMS(3)는 배터리 팩(2)의 셀 전압, 전류, 온도를 실시간 모니터링하여, 복수의 배터리 셀(Cell1-Celln) 간의 전압을 균일하게 잡아주고, 과도한 충전/방전을 막아 최적 상태로 관리할 수 있다.
셀 모니터링 IC(10)는 복수의 배터리 셀(Cell1-Celln) 각각의 양극 및 음극에 전기적으로 연결되어, 셀 전압을 측정한다. 전류 센서(12)에 의해 측정된 전류(이하, 배터리 전류라 함) 값은 셀 모니터링 IC(10)로 전달될 수 있다. 셀 모니터링 IC(10)는 측정된 셀 전압 및 배터리 전류에 대한 정보를 메인 제어 회로(20)에 전달한다. 구체적으로, 셀 모니터링 IC(10)는 충전/방전이 발생하지 않는 휴식(rest) 기간에 복수의 배터리 셀(Cell1-Celln) 각각의 셀 전압을 소정 주기 마다 측정하고, 측정된 셀 전압을 메인 제어 회로(20)에 전달한다.
메인 제어 회로(20)는 셀 모니터링 IC(10)로부터 전달되는 배터리 팩(2)의 셀 전압, 전류, 온도에 대한 정보에 기초하여 복수의 배터리 셀(Cell1-Celln)의 충전/방전을 제어하고, 셀 밸런싱을 제어할 수 있다.
이하, 도 2 내지 5를 참고하여, 상기와 같은 기능을 갖는 BMS(3)를 최소한의 테스트포인트(Test Point, TP)로 검사하는 장치 및 방법을 설명한다.
도 2는 일 실시예에 따라 성능 테스트 대상인 BMS PCB의 예시도이고, 도 3은 도 2의 성능 테스트 대상을 간략히 설명하는 예시도이고, 도 4는 일 실시예에 따른 BMS 성능 테스트 장치를 설명하는 블록도이고, 도 5는 일 실시예에 따른 성능 테스트 결과를 보여주는 예시도이다.
도 1 및 도 2에 도시된 바와 같이, BMS(3) 인쇄회로기판(PCB)(이하, BMS PCB)은 복수의 라인(L1-Ln, Ln+1)을 포함할 수 있다. 복수의 라인(L1-Ln, Ln+1)의 일단은 배터리 셀(Cell)의 양극 및 음극에 전기적으로 연결되고, 타단은 ASIC(application specific integrated circuit)에 연결될 수 있다. ASIC은 셀 모니터링 IC(10)의 기능을 효율적으로 처리하기 위한 주문형 반도체일 수 있다.
도 3을 참고하면, 라인(Li)은 직렬 저항(R)과 병렬 커패시터(C)를 포함할 수 있으나, 이에 한정되지 않고 연결 관계가 상이한 다양한 전자회로 소자를 포함 할 수 있다. 이때, i는 1부터 n+1까지의 자연수 중 하나이다.
예를 들어, 테스트 대상은 라인(Li) 상에 실장 된 저항(R)과 커패시터(C)가 될 수 있다. 라인(Li)에서 저항(R)과 커패시터(C)의 전단은 테스트 신호가 인가되는 테스트 입력부(IN)로 사용될 수 있다. 라인(Li)에서 저항(R)과 커패시터(C)의 후단은 테스트 결과를 검출하는 테스트포인트(TP)가 실장 될 수 있다. 테스트 대상인 전자회로 소자가 복수 개인 경우라도 각 전자회로 소자마다 테스트포인트(TP)가 실장 되지 않고, 복수의 전자회로 소자를 포함하는 라인(Li)의 최종 단에 테스트포인트(TP)가 실장 될 수 있다. 예를 들어, 도 2를 참고하면, 라인(Li)의 최종 단은 ASIC의 입력 단과 인접할 수 있다.
테스트 입력부(IN)에 테스트 신호가 인가되면, 인가된 테스트 신호에 대응하는 응답신호가 테스트포인트(TP)에서 측정되고, 측정된 응답신호에 기초하여 임피던스가 산출될 수 있다. 라인(Li)에 저항(R)과 커패시터(C)가 정상적으로 결합되었다면, 임피던스는 소정 범위(예를 들어, 정상 범위)에 속할 수 있다.
도 4에 도시된 바와 같이, BMS 성능 테스트 장치(100)는 입력부(110), 검출부(130), 저장부(150), 그리고 제어부(170)를 포함할 수 있다.
입력부(110)는, DC 전압 및 가변 주파수를 갖는 테스트 신호를 테스트 입력부(IN)에 인가할 수 있다. 예를 들어, 입력부(110)는, 제어부(170)의 제어에 따라 주파수를 변경해가면서 테스트 신호를 인가할 수 있다. 도 2를 참고하면, 입력부(110)는, 복수의 테스트 입력부(IN1-INn+1)에 DC 전압 및 가변 주파수를 갖는 테스트 신호를 인가할 수 있다.
검출부(130)는, 테스트 신호에 대응하는 응답신호를 테스트포인트(TP)에서 측정하고, 측정된 응답신호에 기초하여 임피던스를 산출할 수 있다. 구체적으로, 검출부(130)는, 테스트 신호의 주파수가 변경될 때마다 대응하는 임피던스를 산출하고, 산출된 복수의 임피던스로부터 임피던스 패턴을 산출할 수 있다. 도 2를 참고하면, 검출부(130)는, 복수의 테스트포인트(TP1-TPn+1)에서 측정된 응답신호에 기초하여 복수의 임피던스 패턴을 산출할 수 있다.
저장부(150)는, 검출부(130)에 의해 산출된 임피던스 패턴을 저장할 수 있다. 도 2를 참고하면, 저장부(150)는, 복수의 테스트포인트(TP1-TPn+1)에서 측정된 응답신호에 기초하는 복수의 임피던스 패턴을 저장할 수 있다. 예를 들어, 저장부(150)는, 테스트 대상인 전자회로 소자가 라인(Li)에 정상적으로 결합된 경우 산출되는 임피던스 패턴의 소정 범위인 정상 패턴 범위를 저장할 수 있다.
제어부(170)는 테스트 신호의 주파수를 변경하면서 인가하도록 입력부(110)를 제어할 수 있다. 예를 들어, 제어부(170)는 복수의 테스트 주파수를 설정하고, 복수의 테스트 주파수 중 하나를 갖는 테스트 신호가 테스트 입력부(IN)에 인가되도록 입력부(110)를 제어할 수 있다. 도 5를 참고하면, 복수의 테스트 주파수는 0.1KHZ, 1KHZ, 10KHZ, 100KHZ이고, 제어부(170)의 제어에 따라 입력부(110)는, 테스트 신호의 주파수를 0.1KHZ, 1KHZ, 10KHZ, 100KHZ 순으로 변경하여 인가 할 수 있다.
제어부(170)는 테스트 신호의 주파수 변경에 따른 임피던스 패턴을 분석하여 복수의 전자회로 소자의 결합상태 하자를 검출할 수 있다. 예를 들어, 제어부(170)는, 임피던스 패턴이 정상 패턴 범위를 벗어나면 복수의 전자회로 소자의 결합상태에 하자 있음을 판단할 수 있다. 예를 들어, 제어부(170)는, 복수의 임피던스 패턴 중 일부가 다른 경향을 보이는 경우 해당 임피던스 패턴에 대응하는 복수의 전자회로 소자의 결합상태에 하자 있음을 판단할 수 있다.
도 5를 참고하면, 제어부(170)는, 고주파 대역(예를 들어, 1KHZ 이상)에서 제1 임피던스 패턴(CV1)은 정상 패턴 범위(예를 들어, 점선 범위)에 속하고, 제2 임피던스 패턴(CV2)은 정상 패턴 범위를 벗어나는 경우, 제2 임피던스 패턴(CV2)에 대응하는 복수의 전자회로 소자의 결합상태에 하자 있음을 판단할 수 있다. 예를 들어, 제어부(170)는, 복수의 테스트포인트(TP1-TPn+1)에서 측정된 응답신호에 기초하는 복수의 임피던스 패턴 중 다수는 제1 임피던스 패턴(CV1)의 경향을 보이나 일부는 다수와 다른 제2 임피던스 패턴(CV2)의 경향을 보이는 경우, 제2 임피던스 패턴(CV2)에 대응하는 복수의 전자회로 소자의 결합상태에 하자 있음을 판단할 수 있다.
도 6은 다른 실시예에 따른 BMS 성능 테스트 방법을 설명하는 흐름도이다.
먼저, BMS 성능 테스트 장치(100)는 DC 전압 및 가변 주파수를 갖는 테스트 신호를 테스트 입력부(IN)에 인가할 수 있다(S10).
예를 들어, BMS 성능 테스트 장치(100)는 복수의 테스트 주파수를 설정하고, 복수의 테스트 주파수 중 하나를 갖는 테스트 신호를 테스트 입력부(IN)에 인가할 수 있다. 도 5를 참고하면, 복수의 테스트 주파수는 0.1KHZ, 1KHZ, 10KHZ, 100KHZ이고, BMS 성능 테스트 장치(100)는 테스트 신호의 주파수를 0.1KHZ, 1KHZ, 10KHZ, 100KHZ 순으로 변경하여 테스트 입력부(IN)에 인가 할 수 있다.
다음으로, BMS 성능 테스트 장치(100)는 테스트 신호에 대응하는 응답신호를 테스트포인트(TP)에서 측정하고, 측정된 응답신호에 기초하여 임피던스를 산출할 수 있다. 구체적으로, BMS 성능 테스트 장치(100)는 테스트 신호의 주파수가 변경될 때마다 대응하는 임피던스를 산출하고, 산출된 복수의 임피던스로부터 임피던스 패턴을 산출할 수 있다(S20).
다음으로, BMS 성능 테스트 장치(100)는 테스트 신호의 주파수 변경에 따른 임피던스 패턴을 분석하여 복수의 전자회로 소자의 결합상태 하자를 검출할 수 있다(S30).
예를 들어, BMS 성능 테스트 장치(100)는, 주파수 변경에 따른 임피던스 패턴이 정상 패턴 범위를 벗어나면 복수의 전자회로 소자의 결합상태에 하자 있음을 판단할 수 있다. 예를 들어, BMS 성능 테스트 장치(100)는, 복수의 임피던스 패턴 중 일부가 다른 경향을 보이는 경우 해당 임피던스 패턴에 대응하는 복수의 전자회로 소자의 결합상태에 하자 있음을 판단할 수 있다.
도 5를 참고하면, BMS 성능 테스트 장치(100)는, 고주파 대역(예를 들어, 1KHZ 이상)에서 제1 임피던스 패턴(CV1)은 정상 패턴 범위(예를 들어, 점선 범위)에 속하고, 제2 임피던스 패턴(CV2)은 정상 패턴 범위를 벗어나는 경우, 제2 임피던스 패턴(CV2)에 대응하는 복수의 전자회로 소자의 결합상태에 하자 있음을 판단할 수 있다. 예를 들어, BMS 성능 테스트 장치(100)는, 복수의 테스트포인트(TP1-TPn+1)에서 측정된 응답신호에 기초하는 복수의 임피던스 패턴 중 다수는 제1 임피던스 패턴(CV1)의 경향을 보이나 일부는 다수와 다른 제2 임피던스 패턴(CV2)의 경향을 보이는 경우, 제2 임피던스 패턴(CV2)에 대응하는 복수의 전자회로 소자의 결합상태에 하자 있음을 판단할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였으나, 본 발명의 권리범위가 이에 한정되는 것은 아니며 본 발명이 속하는 분야에서 통상의 지식을 가진 자가 여러 가지로 변형 및 개량한 형태 또한 본 발명의 권리범위에 속한다.
100: BMS 성능 테스트 장치
110: 입력부
130: 검출부
150: 저장부
170: 제어부

Claims (10)

  1. 복수의 라인을 포함하는 BMS의 성능을 테스트하는 장치에 있어서,
    복수의 전자회로 소자를 포함하는 상기 라인의 전단에 DC 전압 및 가변 주파수를 갖는 테스트 신호를 인가하는 입력부;
    상기 라인의 후단에 실장 된 테스트포인트에서 상기 테스트 신호에 따른 응답신호를 측정하고 상기 응답신호에 기초하여 임피던스 패턴을 산출하는 검출부; 및
    산출된 상기 임피던스 패턴을 분석하여 상기 복수의 전자회로 소자의 결합 상태 하자를 판단하는 제어부;를 포함하는,
    BMS 성능 테스트 장치.
  2. 제1항에 있어서,
    상기 제어부는,
    복수의 테스트 주파수를 설정하고 상기 복수의 테스트 주파수 중 하나를 갖는 상기 테스트 신호가 인가되도록 상기 입력부를 제어하는, BMS 성능 테스트 장치.
  3. 제2항에 있어서,
    상기 제어부는,
    상기 임피던스 패턴이 정상 패턴 범위를 벗어나면 상기 복수의 전자회로 소자의 결합 상태 하자를 판단하는, BMS 성능 테스트 장치.
  4. 제2항에 있어서,
    상기 검출부는,
    상기 복수의 라인의 후단에 실장 된 복수의 테스트포인트에서 복수의 임피던스 패턴을 산출하는, BMS 성능 테스트 장치.
  5. 제4항에 있어서,
    상기 제어부는,
    상기 복수의 임피던스 패턴 중 다른 경향을 보이는 임피던스 패턴에 대해 상기 복수의 전자회로 소자의 결합 상태 하자를 판단하는, BMS 성능 테스트 장치.
  6. 복수의 라인을 포함하는 BMS의 성능을 테스트하는 방법에 있어서,
    복수의 전자회로 소자를 포함하는 상기 라인의 전단에 DC 전압 및 가변 주파수를 갖는 테스트 신호를 인가하는 단계;
    상기 라인의 후단에 실장 된 테스트포인트에서 상기 테스트 신호에 따른 응답신호를 측정하고 상기 응답신호에 기초하여 임피던스 패턴을 산출하는 단계; 및
    산출된 상기 임피던스 패턴을 분석하여 상기 복수의 전자회로 소자의 결합 상태 하자를 판단하는 단계;를 포함하는,
    BMS 성능 테스트 방법.
  7. 제6항에 있어서,
    상기 테스트 신호를 인가하는 단계는,
    복수의 테스트 주파수를 설정하고 상기 복수의 테스트 주파수 중 하나를 갖는 상기 테스트 신호를 인가하는, BMS 성능 테스트 방법.
  8. 제7항에 있어서,
    상기 복수의 전자회로 소자의 결합 상태 하자를 판단하는 단계는,
    상기 임피던스 패턴이 정상 패턴 범위를 벗어나면 상기 복수의 전자회로 소자의 결합 상태 하자를 판단하는, BMS 성능 테스트 방법.
  9. 제7항에 있어서,
    상기 임피던스 패턴을 산출하는 단계는,
    상기 복수의 라인의 후단에 실장 된 복수의 테스트포인트에서 복수의 임피던스 패턴을 산출하는, BMS 성능 테스트 방법.
  10. 제9항에 있어서,
    상기 복수의 전자회로 소자의 결합 상태 하자를 판단하는 단계는,
    상기 복수의 임피던스 패턴 중 다른 경향을 보이는 임피던스 패턴에 대해 상기 복수의 전자회로 소자의 결합 상태 하자를 판단하는, BMS 성능 테스트 방법.
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