KR20210032892A - 집적 회로 패키지를 위한 유기 인터포저 - Google Patents

집적 회로 패키지를 위한 유기 인터포저 Download PDF

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KR20210032892A
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KR
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integrated circuit
microns
conductive
layer
thickness
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KR1020200077663A
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알렉산다르 알렉소브
헤닝 브라위니스치
쇼나 리프
브랜든 롤링스
베로니카 스트롱
요한나 스완
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인텔 코포레이션
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Abstract

상부 섹션, 하부 섹션 및 중간 섹션을 포함하는 전자 인터포저가 형성될 수 있다. 상부 섹션 및 하부 섹션은 각각 2 내지 4 개의 층을 가질 수 있으며, 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함한다. 중간 섹션은 상부 섹션과 하부 섹션 사이에 형성될 수 있으며, 중간 섹션은 최대 8 개의 층을 포함하며, 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함하고, 중간 섹션의 각 층의 두께는 상부 섹션의 층들 중 임의의 층의 두께보다 얇고 하부 섹션의 층들 중 임의의 층의 두께보다 얇다.

Description

집적 회로 패키지를 위한 유기 인터포저{ORGANIC INTERPOSERS FOR INTEGRATED CIRCUIT PACKAGES}
본 설명의 실시예는 일반적으로 집적 회로 패키지 제조 분야에 관한 것으로, 보다 구체적으로는 집적 회로 패키지 내의 유기 인터포저의 제조에 관한 것이며, 유기 인터포저는 고밀도 인터커넥트를 포함한다.
집적 회로 산업은 컴퓨터 서버 및 다양한 전자 제품(휴대용 컴퓨터, 전자 태블릿, 휴대폰, 디지털 카메라 등과 같은 휴대용 제품을 포함하나 이에 한정되지 않음)에서 사용하기 위해 전보다 더 빠르고, 더 작고, 더 얇은 집적 회로 패키지를 생산하기 위해 지속적으로 노력하고 있다.
이러한 노력의 일환으로, 마이크로일렉트로닉 다이들과 같은 다수의 집적 회로 디바이스를 포함하는 집적 회로 패키지가 개발되었다. 이러한 다중 집적 회로 디바이스 패키지는 본 기술 분야에서 다중 디바이스 또는 다중 칩 패키지(multi-chip packages, MCP)로 지칭되며, 감소된 비용으로 아키텍처 유연성을 증가시킬 잠재성을 제공하는데, 집적 회로 디바이스들 사이 및 외부 구성요소로의 적절한 인터커넥트가 제공되도록 하기 위해서는 반드시 그래야 한다. 이들 인터커넥트는 인터포저의 제조를 통해 제공되며, 여기서 집적 회로 디바이스는 인터포저에 기계적으로 부착되고 전기적으로 연결된다. 이들 인터포저는 실리콘을 인터포저의 유전체 층에 매립함으로써, 유기 유전체 층 등으로부터 실리콘으로 형성될 수 있다.
실리콘 인터포저는 능동형(즉, 집적된 전자 디바이스를 포함) 또는 수동형(즉, 집적된 전자 디바이스를 포함하지 않음)일 수 있다. 그러나, 현재 사용되는 대부분의 실리콘 인터포저는 수동형이며, 전도성 라우팅 구조는 실리콘 인터포저에 조립된 능동형 집적 회로 다이들을 위한 고밀도 인터커넥트를 제공하기 위한, 관통 실리콘 비아(through-silicon vias, "TSV") 및 "백엔드 라인(backend of line)" 또는 "BEOL"로 알려진 인터커넥트 스택일 수 있다. 실리콘 인터포저는 매우 작은 전도성 라우팅 구조(즉, 고밀도 인터커넥트)를 제조할 수 있다는 점에서 이점이 있지만, TSV는 유기 인터포저(예를 들어, 유기 유전체 층을 갖는 인터포저)의 간단한 비아 스택과 비교하여 열등한 시그널링 성능을 갖는다. 또한 실리콘 인터포저는 값 비싼 TSV 및 BEOL 처리로 인해 유기 인터포저에 비해 비용이 높다. 나아가, 실리콘 인터포저는 당업자에게 이해되는 바와 같이 기계적 조립 고려 및 신뢰성으로 인해 크기 제한이 있다.
실리콘 인터포저와 관련된 문제 중 일부를 해결하기 위해, 내장형 인터커넥트 브리지(Embedded Interconnect Bridge, "EMIB") 인터포저가 개발되었다. EMIB 인터포저는 고밀도 인터커넥트가 필요한 인터포저 영역에 수동형 실리콘 브리지를 내장함으로써 형성된다. 내장된 수동형 실리콘 브리지는 시그널링 성능이 떨어지는 TSV를 제공할 필요없이 고밀도 상호 연결을 형성하는 데 사용된다. EMIB 인터포저는 일반적으로 실리콘 인터포저보다 더 비용 효율적이지만, 이러한 비용 효율성은 다수의 실리콘 브리지가 필요한 경우 줄어드는 데, 이는 각 실리콘 브리지를 내장하면 처리 시간과 비용이 연달아 증가하기 때문이다. 또한, 실리콘 브리지의 폼 팩터(예, 크기)가 제한된다. 예를 들어, 하나의 브리지와 함께 두 개의 대형 집적 회로 다이들을 에지 투 에지 "스티치(stitch)"하는 경우 5 이상의 다이 종횡비가 필요하다. 또한, 당업자에게 이해되는 바와 같이, 직사각형의 실리콘 조각만 사용될 수 있기 때문에 효율적인 공간 변환(space transformation)이 불가능하다.
실리콘 인터포저 및 EMIB 인터포저에 관한 일부 문제점을 해결하기 위해, 유기 인터포저는 (사용되는 유기 유전체에 따라) 전력 전달 및 시그널링을 상당히 개선하면서 저비용 대안을 제공할 수 있다. 유기 인터포저는 일반적으로 인터커넥트 스택의 재료(예를 들어, 층간 유전체 "ILD")를 위해 폴리이미드와 같은 탄소 기반 광-이미지화 가능 유전체(photo-imageable dielectric, "PID")를 사용한다. 이들 재료는 일반적으로 약 40ppm/°C보다 큰 높은 열팽창 계수("CTE")를 갖는다. PID 재료의 CTE는 결국, 주로 실리콘(CTE가 약 3ppm/°C임)이며 유기 인터포저 상에 장착되는 집적 회로 다이의 CTE보다 상당히 높은 약 20ppm/°C의 유기 인터포저의 CTE가 될 수 있다. 이러한 CTE 불일치로 인해 인터포저 크기가 커질수록 스트레스가 증가할 수 있어, 보통 이러한 유기 인터포저의 크기와 층 수를 실리콘 인터포저가 달성할 수 있는 것보다 훨씬 낮게 제한한다.
본 개시의 대상은 본 명세서의 결론 부분에서 구체적으로 언급되고 명백하게 청구된다. 본 개시의 전술한 특징들 및 다른 특징들은 첨부 도면과 함께 다음의 설명 및 첨부된 청구 범위로부터 더욱 명백해질 것이다. 첨부된 도면은 본 개시에 따른 몇몇 실시예만을 도시하므로, 그 범위를 제한하는 것으로 간주되어서는 안된다는 것을 이해할 것이다. 본 개시는 본 개시의 장점들이 보다 쉽게 확인될 수 있도록 첨부 도면들을 사용하여 추가적인 특이성 및 세부 사항으로 설명될 것이다.
도 1은 본 설명의 일 실시예에 따른 집적 회로 패키지의 횡단면도(side cross-sectional view)이다.
도 2는 본 설명의 실시예에 따른 도 1의 전자 인터포저의 상부의 횡단면도이다.
도 3은 본 설명의 일 실시예에 따른 도 2의 라인 3-3을 따른 횡단면도이다.
도 4는 본 설명의 실시예에 따른 도 1의 전자 인터포저의 중간 부분의 횡단면도이다.
도 5는 본 설명의 일 실시예에 따른 도 4의 라인 5-5를 따른 횡단면도이다.
도 6은 본 설명의 실시예에 따른 도 1의 전자 인터포저의 하부의 횡단면도이다.
도 7은 본 설명의 일 실시예에 따른 도 6의 라인 7-7을 따른 횡단면도이다.
도 8은 본 설명의 일 실시예에 따른 고밀도 디바이스-디바이스 전도성 경로의 횡단면도이다.
도 9 내지 도 13은 본 설명의 실시예들에 따른, 고밀도 디바이스-디바이스 전도성 경로의 다양한 구성의 횡단면도이다.
도 14 내지 도 18은 본 설명의 실시예에 따른, 개선된 두께를 갖는 중간 섹션의 전도성 트레이스의 다양한 구성의 횡단면도이다.
도 19 및 도 20은 본 설명의 실시예들에 따른, 증가된 두께를 갖는 고밀도 디바이스-디바이스 전도성 경로의 다양한 구성의 횡단면도이다.
도 21은 본 설명의 일 실시예에 따른 집적 회로 패키지의 횡단면도이다.
도 22는 본 설명의 다른 실시예에 따른 집적 회로 패키지의 횡단면도이다.
도 23은 본 설명의 또 다른 실시예에 따른 집적 회로 패키지의 횡단면도이다.
도 24는 본 명세서의 일 실시예에 따른 전자 시스템이다.
다음의 상세한 설명에서, 청구된 대상이 실시될 수 있는 특정 실시예를 예시적으로 나타내는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명의 대상을 실시할 수 있도록 충분히 상세하게 설명된다. 다양한 실시예는 상이하지만 반드시 상호 배타적일 필요는 없다는 점이 이해되어야 한다. 예를 들어, 일 실시예와 관련하여 본 명세서에 기술된 구체적인 특징, 구조 또는 특성은 청구된 대상의 사상 및 범주를 벗어나지 않는 한 다른 실시예 내에서 구현될 수 있다. 본 명세서에서 "일 실시예" 또는 "실시예"에 대한 언급은 실시예와 관련하여 설명된 구체적인 특징, 구조 또는 특성이 본 설명 내에 포함된 적어도 하나의 구현예에 포함됨을 의미한다. 따라서, "일 실시예" 또는 "실시예에서"라는 문구의 사용이 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 각각의 개시된 실시예 내의 개별 요소의 위치 또는 배열은 청구된 대상의 사상 및 범주를 벗어나지 않는 범위에서 수정될 수 있음을 이해해야 한다. 그러므로, 다음의 상세한 설명은 제한적인 의미로 받아들여지지 않아야 하고, 대상의 범주는 첨부된 청구 범위가 부여되는 전체 범위의 균등물과 함께 적합하게 해석되는 첨부된 청구 범위에 의해서만 정의된다. 도면에서, 유사한 참조 번호는 여러 도면에 걸쳐 동일하거나 유사한 요소 또는 기능을 지칭하고, 그 안에 도시된 구성 요소는 반드시 서로 비례할 필요는 없으며, 개별 구성 요소는 본 설명의 맥락에서 구성 요소를 보다 쉽게 이해하기 위해 확대 또는 축소된다.
본원에 사용된 용어 "위에(over)", "~로(to)", "사이" 및 "상"은 다른 층에 대한 한 층의 상대 위치를 지칭할 수 있다. 다른 층 "위에" 또는 "상에" 있거나 또는 다른 층에 직접 "결합"된 하나의 층은 다른 층과 직접 접촉하거나 하나 이상의 개재 층을 가질 수 있다. 층들 "사이"의 하나의 층은 층들과 직접 접촉할 수 있거나 하나 이상의 개재 층을 가질 수 있다.
용어 "패키지"는 일반적으로 하나 이상의 다이의 자급식 캐리어(self-contained carrier)를 지칭하며, 여기서 다이는 패키지 기판에 부착되고, 다이와 패키지 기판의 외부 부분상에 위치된 리드, 핀 또는 범프 사이의 통합된 또는 와이어 본딩된 인터커넥트와 함께 보호를 위해 캡슐화될 수 있다. 패키지는 특정 기능을 제공하는 단일 다이 또는 다중 다이를 포함할 수 있다. 패키지는 일반적으로 다른 패키지 집적 회로 및 개별 구성요소와 상호 연결되도록 인쇄 회로 기판에 장착되어 더 큰 회로를 형성한다.
여기서, "코어형(cored)"이라는 용어는 일반적으로 비 가요성 강성 재료를 포함하는 보드, 카드 또는 웨이퍼 상에 구축된 집적 회로 패키지의 기판을 지칭한다. 전형적으로, 소형 인쇄 회로 기판이 코어로서 사용되며, 그 위에 집적 회로 디바이스 및 이산 수동 디바이스가 납땜될 수 있다. 전형적으로, 코어는 한 측면에서 다른 측면으로 연장되는 비아를 가지며, 코어의 한 측면의 회로는 코어의 반대 측면의 회로에 직접 연결될 수 있다. 코어는 또한 도체 및 유전체 재료의 층을 형성하기 위한 플랫폼으로서 작용할 수 있다.
여기서, "코어리스(coreless)"라는 용어는 일반적으로 코어가 없는 집적 회로 패키지의 기판을 지칭한다. 관통 비아는 고밀도 인터커넥트에 비해 치수(dimensions)와 피치(pitch)가 비교적 크기 때문에 코어의 부재는 고밀도 패키지 아키텍처를 가능하게 한다.
본 명세서에서 사용되는 용어 "랜드 측(land side)"은 일반적으로 인쇄 회로 기판, 마더 보드 또는 다른 패키지에 대한 부착 평면에 가장 가까운 집적 회로 패키지의 기판의 측면을 지칭한다. 이는 다이(들)가 부착된 집적 회로 패키지의 기판의 측면인 "다이 측"이라는 용어와 대조된다.
여기서, "유전체"라는 용어는 일반적으로 패키지 기판의 구조를 구성하는 임의의 수의 비-전도성 재료를 지칭한다. 본 개시의 목적을 위해, 유전체 재료는 라미네이트 필름의 층으로서 또는 기판 상에 장착된 집적 회로 다이 위에 성형된 수지로서 집적 회로 패키지에 통합될 수 있다.
여기서, "금속화(metallization)"라는 용어는 일반적으로 패키지 기판의 유전체 재료 위에 그리고 유전체 재료를 관통하여 형성된 금속 층을 지칭한다. 금속 층은 일반적으로 트레이스 및 본드 패드와 같은 금속 구조를 형성하도록 패턴화된다. 패키지 기판의 금속화는 단일 층에 한정되거나 유전체 층에 의해 분리된 다중 층에 포함될 수 있다.
여기서, "본드 패드"라는 용어는 일반적으로 집적 회로 패키지 및 다이 내의 집적된 트레이스 및 비아를 종단하는 금속화 구조를 지칭한다. 용어 "솔더 패드"는 때때로 "본드 패드"로 대체될 수 있고 동일한 의미를 갖는다.
여기서, "솔더 범프"라는 용어는 일반적으로 본드 패드 상에 형성된 솔더 층을 지칭한다. 솔더 층은 전형적으로 둥근 형상을 가지며, 따라서 "솔더 범프"라는 용어를 갖는다.
여기서, "기판"이라는 용어는 일반적으로 유전체 및 금속화 구조를 포함하는 평면 플랫폼을 지칭한다. 기판은 단일 플랫폼상에서 하나 이상의 IC 다이를 기계적으로 지지하고 전기적으로 결합하며, 성형 가능한 유전체 재료에 의해 하나 이상의 IC 다이를 캡슐화한다. 기판은 일반적으로 양면에 본딩 인터커넥트로서 솔더 범프를 포함한다. 일반적으로 "다이 측"으로 지칭되는 기판의 일 측면은 칩 또는 다이 본딩을 위한 솔더 범프를 포함한다. 일반적으로 "랜드 측"으로 지칭되는 기판의 반대 측면은 패키지를 인쇄 회로 기판에 본딩하기 위한 솔더 범프를 포함한다.
여기서, "조립"이라는 용어는 일반적으로 부품들을 단일 기능 유닛으로 그룹화하는 것을 지칭한다. 부품들은 분리될 수 있고 기능 유닛으로 기계적으로 조립되며, 여기서 부품들은 제거 가능할 수 있다. 다른 경우에, 부품들은 영구적으로 함께 결합될 수 있다. 일부 경우에 따라 부품들이 서로 통합된다.
명세서 전체에서 그리고 청구 범위에서, "연결된"이라는 용어는 임의의 중간 디바이스없이 연결된 것들(things) 사이의 전기적, 기계적 또는 자기적 연결과 같은 직접 연결을 의미한다.
"결합된"이라는 용어는 하나 이상의 수동형 또는 능동형 중간 디바이스를 통해 연결되는 것들 또는 간접적인 연결 사이의 직접적인 전기적, 기계적, 자기적 또는 유체적 연결과 같은 직접적 또는 간접적 연결을 의미한다.
"회로" 또는 "모듈"이라는 용어는 원하는 기능을 제공하기 위해 서로 협력하도록 배열된 하나 이상의 수동형 및/또는 능동형 구성요소를 지칭할 수 있다. "신호"라는 용어는 적어도 하나의 전류 신호, 전압 신호, 자기 신호 또는 데이터/클럭 신호를 지칭할 수 있다. 관사("a", "an" 및 "the")의 의미는 복수형의 참조를 포함한다. "내에(in)"의 의미는 "안에(in)" 및 " 상에(on)"를 포함한다.
수직 배향은 z-방향이고 "상부", "하부", "위" 및 "아래"의 인용은 통상적 인 의미를 갖는 z-축에서의 상대 위치를 지칭하는 것으로 이해된다. 그러나, 실시예는 반드시 도면에 도시된 방향 또는 구성으로 제한되는 것은 아니라는 점을 이해할 것이다.
"실질적으로", "가까이", "대략", "가까이" 및 "약"이라는 용어는 일반적으로(구체적으로 명시되지 않는 한) 목표 값의 +/- 10 % 내에 있는 것을 지칭한다. 달리 명시하지 않는 한, 공통의 대상을 설명하기 위해 서수 형용사 "제 1", "제 2" 및 "제 3" 등을 사용하는 것은 단지, 언급되고 있는 동일한 대상의 상이한 경우를 나타내는 것이며, 그렇게 기술된 대상이 시간적으로, 공간적으로, 순위에 따라 또는 다른 방식으로 정해진 순서로 존재해야 한다는 것을 암시하려는 것이 아니다.
본 개시의 목적상, 문구 "A 및/또는 B" 및 "A 또는 B"는 (A),(B) 또는 (A 및 B)를 의미한다. 본 개시의 목적상, 문구 "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C) 또는 (A, B 및 C)를 의미한다.
"단면", "측면(profile)" 및 "평면"으로 표시된 뷰는 직교 좌표계 내의 직교 평면에 대응한다. 따라서, x-z 평면에서 단면도 및 측면도가 취해지고 x-y 평면에서 평면도가 취해진다. 일반적으로 x-z 평면의 측면도는 단면도이다. 적절한 경우, 도면의 방향을 나타내도록 도면에 축이 표시된다.
본 설명의 실시예는 상부 섹션, 하부 섹션 및 중간 섹션을 포함하는 전자 인터포저를 포함한다. 상부 섹션 및 하부 섹션은 각각 2개 내지 4 개의 층을 가질 수 있으며, 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함한다. 중간 섹션은 상부 섹션과 하부 섹션 사이에 형성될 수 있으며, 중간 섹션은 최대 8 개의 층을 포함하고, 각 층은 유기 재료 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함한다. 중간 섹션의 각 층의 두께는 상부 섹션의 층들 중 임의의 층의 두께보다 얇고 하부 섹션의 층들 중 임의의 층의 두께보다 얇다.
도 1은 본 설명의 집적 회로 패키지(100)를 도시하며, 이는 전자 인터포저(110) 및 전자 인터포저(110)에 전기적으로 부착된 적어도 하나의 다이 측 집적 회로 디바이스(제 1 다이 측 집적 회로 디바이스(1801) 및 제 2 다이 측 집적 회로 디바이스(1802)로 도시됨)를 포함한다. 제 1 다이 측 집적 회로 디바이스(1801) 및 제 2 다이 측 집적 회로 디바이스(1802)(및 이용될 수 있는 임의의 추가 집적 회로 디바이스)는, 마이크로 프로세서, 칩셋, 그래픽 디바이스, 무선 디바이스, 메모리 디바이스, 주문형 집적 회로 디바이스, 이들의 조합, 이들의 스택 등을 포함하나 이에 한정되지 않는 임의의 적합한 디바이스일 수 있다.
도 1에 도시된 바와 같이, 전자 인터포저(110)는 상부 섹션(120), 하부 섹션(140) 및 상부 섹션(120)과 하부 섹션(140) 사이의 중간 섹션(160)을 갖도록 형성될 수 있다. 일 실시예에서, 전자 인터포저(110)의 총 두께(T)는 약 30 미크론 내지 100 미크론일 수 있다.
도 1에 도시된 바와 같이, 제 1 다이 측 집적 회로 디바이스(1801) 및 제 2 다이 측 집적 회로 디바이스(1802)는 일반적으로 플립 칩 또는 제어형 붕괴 칩 연결(controlled collapse chip connection, "C4") 구성으로 알려진 구성에서, 리플로우 가능 솔더 범프 또는 볼과 같은 복수의 다이 측 디바이스-인터포저 인터커넥트(190)를 통해 전자 인터포저(110)의 상부 섹션(120)에 부착될 수 있다. 다이 측 디바이스-인터포저 인터커넥트(190)는 제 1 다이 측 집적 회로 디바이스(1801)와 제 2 다이 측 집적 회로 디바이스(1802)의 본드 패드(도시되지 않음) 및 전자 인터포저(110)의 상부 섹션(120)상의 대응하는 본드 패드(도시되지 않음) 사이에서 연장(extend)될 수 있어, 이들 사이에 전기 연결을 형성한다. 다이 측 디바이스-인터포저 인터커넥트(190)는 제 1 다이 측 집적 회로(1801) 내의 집적 회로(도시되지 않음)와 전기적으로 통신할 수 있고, 제 2 다이 측 집적 회로 디바이스(1802) 내의 집적 회로(도시되지 않음)와 전기적으로 통신할 수 있다는 점을 이해할 것이다.
다이 측 디바이스-인터포저 인터커넥트(190)는 솔더 볼, 금속 범프 또는 필라, 금속 충전 에폭시, 또는 이들의 조합을 포함하지만 이에 제한되지 않는 임의의 적절한 전기 전도성 재료 또는 구조일 수 있다. 일 실시예에서, 다이 측 디바이스-인터포저 인터커넥트(190)는 주석, 납/주석 합금(예를 들어, 63% 주석/37% 납 솔더) 및 높은 주석 함량 합금(예를 들어, 90% 이상의 주석 - 가령, 주석/비스무트, 공융 주석/은, 3원 주석/은/구리, 공융 주석/구리 및 유사한 합금)으로 형성되는 솔더 볼일 수 있다. 다른 실시예에서, 다이 측 디바이스-인터포저 인터커넥트(190)는 구리 범프 또는 필라일 수 있다. 다른 실시예에서, 다이 측 디바이스-인터포저 인터커넥트(190)는 솔더 재료로 코팅된 금속 범프 또는 필라일 수 있다.
일 실시예에서, 에폭시 재료와 같은 몰드 재료(182)는 제 1 다이 측 집적 회로 디바이스(1801) 및 제 2 다이 측 집적 회로 디바이스(1802)를 적어도 부분적으로 둘러싸는 데 사용될 수 있다. 몰드 재료로 집적 회로 디바이스를 싸는 공정 및 기법은 본 기술 분야에 잘 알려져 있으며 명확하고 간결한 설명을 위해 본 명세서에서 논의되지 않는다.
도 1에 더 도시된 바와 같이, 복수의 외부 인터커넥트(192)는 전자 인터포저(110)의 하부 섹션(140)에 부착되어 마더 보드 또는 다른 그러한 기판과 같은 외부 컴포넌트(도시되지 않음)에 부착될 수 있다. 외부 인터커넥트(192)는 전자 인터포저(110)의 하부 섹션(140) 상에 본드 패드(도 6의 전도성 트레이스(1563)의 일부로서 도시됨)로부터 연장될 수 있다. 일 실시예에서, 외부 인터커넥트(192)는 약 350 미크론 이하의 피치를 갖는 볼 그리드 어레이 내의 솔더 볼일 수 있다. 다른 실시예에서, 외부 인터커넥트(192)는 약 1 밀리미터 이하의 피치를 갖는 랜드 그리드 어레이의 랜드일 수 있다.
다른 실시예에서, 적어도 하나의 랜드 측 집적 회로 디바이스(200)는 전자 인터포저(110)의 하부 섹션(140)에 전기적으로 부착될 수 있다. 랜드 측 집적 회로 디바이스(200)는 당업자에게 이해될 수 있는 바와 같이 수동형이거나 능동형일 수 있다. 일 실시예에서, 적어도 하나의 랜드 측 집적 회로 디바이스(200)는 제 1 다이 측 집적 회로 디바이스(1801) 및 제 2 다이 측 집적 회로 디바이스(1802) 중 적어도 하나에 대한 전압 조정기일 수 있다. 도 1에 도시된 바와 같이, 랜드 측 집적 회로 디바이스(200)는 솔더 재료와 같은 복수의 랜드 측 디바이스-인터포저 인터커넥트(210)를 통해 전자 인터포저(110)의 하부 섹션(140)에 부착될 수 있다. 랜드 측 디바이스-인터포저 인터커넥트(210)는 적어도 하나의 랜드 측 집적 회로 디바이스(200)의 본드 패드(도시되지 않음)와 전자 인터포저(110)의 하부 섹션(140) 상의 대응하는 본드 패드(논의될 바와 같이, 도 6의 전도성 트레이스(1563)의 일부로서 도시됨) 사이에서 이들 사이의 전기적 연결을 형성하도록 연장될 수 있다. 랜드 측 디바이스-인터포저 인터커넥트(210)는 적어도 하나의 랜드 측 집적 회로 디바이스(200) 내의 집적 회로(도시되지 않음)와 전기적으로 통신가능하다는 점이 이해될 것이다.
일 실시예에서, 도 1에 도시된 바와 같이 상부 섹션(120)은 제 1 층(1221) 및 제 2 층(1222)으로 도시된 적어도 2 개의 층을 포함할 수 있다. 일 실시예에서, 상부 섹션(120)은 2 개 내지 4 개의 층을 갖는다. 도 2에 도시된 실시예에서, 제 1 층(1221) 및 제 2 층(1222)은 각각 약 13 내지 40 미크론의 두께(TU)를 가질 수 있다. 도 2에 도시된 다른 실시예에서, 제 1 층(1221) 및 제 2 층(1222)은 각각 제 1 유기 유전체 재료 층(1321) 및 제 2 유기 유전체 재료 층(1322)을 포함하고 또한 적어도 하나의 전도성 경로(134)를 포함할 수 있는데, 이는 제 1 유기 유전체 재료 층(1321) 내의 적어도 하나의 제 1 전도성 트레이스(1361), 제 2 유기 유전체 재료 층(1322) 내의 적어도 하나의 제 2 전도성 트레이스(1362) 및 적어도 하나의 제 1 전도성 트레이스(1361)와 적어도 하나의 제 2 전도성 트레이스(1362)를 전기적으로 연결하는 적어도 하나의 전도성 비아(138)를 포함한다. 일 실시예에서, 적어도 하나의 제 1 전도성 트레이스(1361)는 약 8 내지 15 미크론의 두께(TUT)를 가질 수 있다. 도 3에 도시된 다른 실시예에서, 유전체 층들(제 1 유기 유전체 재료 층(1321)으로 도시됨) 중 하나의 전도성 트레이스들(제 1 전도성 트레이스들(1361a 및 1361b)로 도시됨)은 약 8 미크론 이상의 라인 폭(L) 및 약 8 미크론 이상의 라인 간격(S)을 가질 수 있다. 적어도 하나의 제 1 전도성 트레이스(1361), 적어도 하나의 제 2 전도성 트레이스(1362) 및 적어도 하나의 전도성 비아(138)는 구리, 은, 니켈, 금 및 알루미늄과 같은 금속, 및 이들의 합금 등을 포함하지만 이에 제한되지 않는 임의의 적절한 전도성 재료로 제조될 수 있다. 전도성 비아(138)는 리소그래피로 정의된 비아, 제로 오정렬 비아(예를 들어, 미국 특허 제9,713,264호에 기술됨), 자체 정렬 비아(예를 들어, 미국 특허 공보 제2018/0233431 A1호에 기술됨) 등을 포함하지만 이에 제한되지 않는 당 업계에 알려진 임의의 적절한 공정에 의해 형성될 수 있다. 일 실시예에서, 박막 커패시터와 같은 적어도 하나의 수동 부품(124)이 전자 인터포저(110)의 상부 섹션(120)에 형성될 수 있다.
일 실시예에서, 도 1에 도시된 바와 같이 중간 섹션(160)은 최대 8 개의 층, 즉 1 내지 8 개의 층을 포함할 수 있으나, 4 개의 층, 즉 층(1621-1624)이 도시된다. 도 4에 도시된 실시예에서, 중간 섹션(160)의 각 층(예를 들어, 층(1621-1624))은 약 1.5 내지 9 미크론의 두께(TM)를 가질 수 있다. 다른 실시예에서, 층들(1621-1624) 각각은 유기 유전체 재료 층(1721-1724) 및 적어도 하나의 전도성 경로(174)를 포함할 수 있으며, 전도성 경로(174)는 적어도 하나의 전도성 트레이스(1761-1764) 및 적어도 하나의 전도성 비아(1781-1784)를 포함한다. 일 실시예에서, 적어도 하나의 전도성 트레이스(1761-1764)는 약 0.5 내지 4 미크론의 두께(TMT)를 가질 수 있고, 적어도 하나의 전도성 비아(1781-1784)는 약 1 내지 6 미크론의 두께(TMV)를 가질 수 있다. 도 5에 도시된 추가 실시예에서, 유기 유전체 재료 층들 중 하나(제 1 유기 유전체 재료 층(1721)으로 도시됨)의 전도체 트레이스(1761a 및　1761b로 도시됨)가 약 0.75 미크론 내지 3 미크론의 라인 폭(L) 및 약 0.75 미크론 내지 3 미크론의 라인 간격(S)을 가질 수 있다. 당업자가 이해할 바와 같이, 중간 섹션(160)은 주로 라우팅 층으로서 사용될 수 있다. 중간 섹션(160)의 층(1621-1624) 중 적어도 하나는 중간 섹션(160)의 층(1621-1624) 중 임의의 층사이의 접지 차폐를 위해 사용될 수 있음을 추가로 이해할 것이다. 적어도 하나의 전도성 트레이스(1761-1764) 및 적어도 하나의 전도성 비아(1781-1784)는 구리, 은, 니켈, 금 및 알루미늄과 같은 금속, 이들의 합금 등을 포함하지만 이에 제한되지 않는 임의의 적절한 전도성 재료로 제조될 수 있다. 전도성 비아(1781-1784)는 리소그래피로 정의된 비아, 제로 오정렬 비아, 자체 정렬 비아 등을 포함하지만 이에 한정되지 않는 당 업계에 알려진 임의의 적절한 공정에 의해 형성될 수 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 하부 섹션(140)은 제 1 층(1421), 제 2 층(1422) 및 제 3 층(1423)으로서 도시된 적어도 2 개의 층을 포함할 수 있다. 특정 실시예에서, 하부 섹션(140)은 2 개 내지 4 개의 층을 갖는다. 도 6에 도시된 실시예에서 제 1 층(1421), 제 2 층(1422) 및 제 3 층(1423)은 각각 약 13 내지 40 미크론의 두께(TL)를 가질 수 있다. 도 6에 도시된 다른 실시예에서, 제 1 층(1421), 제 2 층(1422) 및 제 3 층(1423)은 각각 제 1 유기 유전체 재료 층(1521), 제 2 유기 유전체 재료 층(1522) 및 제 3 유기 유전체 재료 층(1523)을 각각 포함할 수 있고, 또한 적어도 하나의 전도성 경로(154)를 포함할 수 있는데, 전도성 경로(154)는 적어도 하나의 제 1 전도성 트레이스(1561), 적어도 하나의 제 2 전도성 트레이스(1562) 및 적어도 하나의 제 3 전도성 트레이스(1563)를 포함하고, 적어도 하나의 제 1 전도성 비아(1581)는 적어도 하나의 제 1 전도성 트레이스(1561)와 적어도 하나의 제 2 전도성 트레이스(1562)를 전기적으로 연결하며, 적어도 하나의 제 2 전도성 비아(1582)는 적어도 하나의 제 2 전도성 트레이스(1562)와 적어도 하나의 제 3 전도성 트레이스(1563)를 전기적으로 연결한다. 일 실시예에서, 적어도 하나의 제 1 전도성 트레이스(1561)는 약 8 내지 15 미크론의 두께(TLT)를 가질 수 있다. 도 7에 도시된 추가 실시예에서, 유기 유전체 층들 중 하나(제 1 유기 유전체 층(1521)으로 도시됨)의 전도성 트레이스들(전도성 트레이스들(1561a 및 1561b)로 도시됨)은 약 8 미크론 이상의 라인 폭(L) 및 약 8 미크론 이상의 라인 간격(S)을 가질 수 있다. 적어도 하나의 전도성 트레이스(1561, 1562, 1563) 및 적어도 하나의 전도성 비아(1582, 1583)는 구리, 은, 니켈, 금 및 알루미늄과 같은 금속 및 이들의 합금 등을 포함하지만 이에 제한되지 않는 임의의 적절한 전도성 재료로 제조될 수 있다. 전도성 비아(1582, 1583)는 리소그래피로 정의된 비아, 제로 오정렬 비아, 자체 정렬 비아 등을 포함하지만 이에 제한되지 않는, 당 업계에 알려진 임의의 적절한 공정에 의해 형성될 수 있다. 일 실시예에서, 도 1에 도시된 바와 같이, 박막 커패시터와 같은 적어도 하나의 수동 부품(124)이 전자 인터포저(110)의 하부 섹션(140)에 형성될 수 있다.
전술한 바와 같이, 전자 인터포저(110)는 유기 인터포저일 수 있으며, 이는 전자 인터포저(110)가 유기계 재료를 자신의 유전체 층으로서 사용한다는 것을 의미한다. 이들 유기 유전체 재료는 유기 매트릭스 및 충전제 입자로 이루어진 복합물일 수 있다. 유기 매트릭스는 에폭사이드 중합체, 폴리이미드 등을 포함하지만 이에 제한되지 않는 임의의 적절한 중합체를 포함할 수 있다. 일 실시예에서, 유기 유전체 재료는 웨이퍼 또는 유리 패널(또는 임의의 다른 캐리어 기판) 상에 적층(laminate)될 수 있는 당 업계에 알려진 빌드업 필름(buildup film)일 수 있다. 다른 실시예에서, 유기 유전체 재료는 액체 형태로 공급된 다음 스핀 코팅 공정(예를 들어, 원형 웨이퍼 포맷 캐리어의 경우) 또는 슬릿 코팅(예를 들어, 정사각형 패널의 경우)에 의해 노즐을 통해 분배될 수 있다. 유기 유전체 재료는 약 9 내지 25ppm/℃의 열 팽창 계수를 가질 수 있고, 약 1 내지 20GPa의 탄성 계수를 가질 수 있다. 유기 유전체 재료는 광-이미지화 가능한 것일 필요는 없음이 이해된다. 충전제 입자는 이산화 규소 입자, 탄소 도핑된 산화물 입자, 다양한 알려진 로우-k 유전체 입자(약 3.6 미만의 유전 상수) 등을 포함하지만 이에 제한되지 않는 임의의 적절한 충전제일 수 있다.
도 1에 더 도시된 바와 같이, 전자 인터포저(110)는 제 1 집적 회로 디바이스(1801)와 제 2 집적 회로 디바이스(1802) 사이의 전기적 통신을 제공하는 중간 섹션(160) 내에 고밀도 디바이스-디바이스 전도성 경로(240)를 더 포함할 수 있다. 도 8은 8 층 중간 섹션(160)(즉, 층(1621-1628))을 갖는 고밀도 디바이스-디바이스 전도성 경로(240)의 상세도를 제공한다. 고밀도 디바이스-디바이스 전도성 경로(240)는 전자 인터포저(110)의 중간 섹션(160)을 제조하는 동안 전도성 트레이스(1761-1768) 및 전도성 비아(1781-1788)로부터 제조된다. 도 8에 도시된 바와 같이, 고밀도 디바이스-디바이스 전도성 경로(240)는 전자 인터포저(110)의 상부 섹션(120)과 하부 섹션(140) 사이의 전기적 인터커넥트를 위한 고밀도 수직 인터커넥트(240v)(예를 들어, 적층된 비아)를 포함할 수 있다(도 1 참조).
도 9 내지 13은 도 8의 라인 9-9를 따라 고밀도 디바이스-디바이스 전도성 트레이스(1761-1768)의 잠재적 구성을 도시한다. 일 실시예에서, 도 9에 도시된 바와 같이, 모든 고밀도 디바이스-디바이스 전도성 트레이스(1761-1768)는 시그널링을 위해 사용될 수 있고 순서화된(ordered) 행 및 열로 구성된다. 다른 실시예에서, 도 10에 도시된 바와 같이, 모든 고밀도 디바이스-디바이스 전도성 트레이스(1761-1768)는 시그널링을 위해 사용될 수 있고 스태거형(staggered) 행 및 열로 구성된다. 일 실시예에서, 도 11에 도시된 바와 같이, 고밀도 디바이스-디바이스 전도성 트레이스(1761-1768)는 시그널링을 위해 사용되는 고밀도 디바이스-디바이스 전도성 트레이스(1761, 1763, 1765 및 1767) 및 접지/차폐에 사용되는 고밀도 디바이스-디바이스 전도성 트레이스(1762, 1764, 1766 및 1768)로 순서화된 행 및 열로 구성된다. 일 실시예에서, 도 12에 도시된 바와 같이, 고밀도 디바이스-디바이스 전도성 트레이스(1761-1768)는 시그널링을 위해 사용되는 고밀도 디바이스-디바이스 전도성 트레이스(1761, 1763, 1765, 1767)로 순서화된 행에 배열되고, 고밀도 디바이스-디바이스 전도성 트레이스(1762, 1764, 1766 및 1768)는 접지면으로서 형성되고 사용된다. 다른 실시예에서, 도 13에 도시된 바와 같이, 모든 고밀도 디바이스-디바이스 전도성 트레이스(1761, 1762, 1764, 1765, 1767, 및 1768)은 시그널링을 위해 사용될 수 있고 스태거형 구성으로 구성될 수 있으며, 고밀도 디바이스-디바이스 전도성 트레이스(1763 및 1766)가 형성되고 접지면으로서 사용된다.
다시 도 1을 참조하면, 고밀도 디바이스-디바이스 전도성 경로(240) 위의 다이 측 디바이스-인터포저 인터커넥트(190)는 고밀도 디바이스-디바이스 전도성 경로(240) 위에 있지 않은 다이 측 디바이스-인터포저 인터커넥트(190)보다 더 미세한 피치를 가질 수 있다. 일 실시예에서, 고밀도 디바이스-디바이스 전도성 경로(240) 위의 다이 측 디바이스-인터포저 인터커넥트(190)의 피치는 약 20 내지 55 미크론일 수 있다. 당업자에게 이해되는 바와 같이, 피치 변환이 구현될 수 있다. 다이 측 디바이스-인터포저 인터커넥트(190)는 미세 피치의 전체 어레이 또는 약 20 내지 110 미크론 사이의 피치의 조합일 수 있음이 이해될 것이다.
도 14 내지 18에 도시된 바와 같이, 중간 섹션(160)은 얇은 층(도 1의 층(1621, 1622, 1623 및/또는 1624)으로 도시됨) 내에서 일반적인/성긴 라우팅을 가능하게 하는 증가된 두께를 갖는 적어도 하나의 전도성 트레이스(176a)를 가질 수 있다. 실시예에서, 두꺼워진(thickened) 전도성 트레이스(176a)는 고밀도 디바이스-디바이스 전도성 경로(240)(도 1 참조)가 형성되는 영역(본 명세서에서 "일반 라우팅 영역"이라고 함)외부에 형성될 수 있다. 일 실시예에서, 중간 섹션(160)의 두꺼워진 전도성 트레이스(176a)는 미국 특허 출원 공보 제2018/0331003 A1호에 기술된 바와 같이 후막/박막 기술(thick/thin technology)로 형성될 수 있다. 이러한 후막/박막 기술(thick/thin technology)이 사용될 때, 이들 영역에서 두꺼워진 전도성 트레이스(176a)의 두께는 약 1 내지 7 미크론 사이에서 증가하여 도 14에 도시된 바와 같이(두꺼워지지 않은 부분은 전도성 트레이스(176a)로서 오른쪽에 도시되어 있고, 두꺼워진 부분은 전도성 트레이스(1721)로서 왼쪽에 도시되어 있음) 약 0.5 내지 3 미크론 두께의 더 짧은 전도성 비아(1781)로 이어질 수 있다. 다른 실시예에서, 도 15에 도시된 바와 같이, 비아 형성 프로세스는 비아/트레이스 션트(244)를 형성하기 위해 전체 전도성 트레이스(1762)에 걸쳐 전도성 비아(1782)를 형성할 수 있다. 이는 비아/트레이스 션트(244)가 유전체 재료 층(1722)의 두께와 실질적으로 동일한 두께를 갖도록 하고 여전히 최소 임계 치수를 유지한다. 비아/트레이스 션트(244)는 알려진 리소그래피로 정의되는 비아 기술, 제로 오정렬 비아 형성 기술, 자기 정렬된 비아 형성 기술 등으로 형성될 수 있다. 도 15에 도시된 바와 같이, 유전체 재료 층(1741)은 당업자에게 이해되는 바와 같이, 비아/트레이스 션트(244)를 커버하여 전기 단락을 억제할 수 있다.
도 16에 도시된 바와 같이, 비아/트레이스 션트(244)는 비아/트레이스 션트(244)(도 15 참조) 상에 다른 전도성 트레이스(즉, 제 1 전도성 트레이스(1761))를 형성함으로써 더 두껍게 될 수 있어 두꺼워진 비아/트레이스 션트(246)를 형성한다. 도 17에 도시된 바와 같이, 전도성 트레이스(1761)는 비아/트레이스 션트(244)(도 15 참조)에 비해 넓어질 수 있어 모든 등록/정렬 오류를 수용한다. 다른 실시예에서, 도 18에 도시된 바와 같이, 비아 형성 공정은 두꺼워진 비아/트레이스 션트(246)(도 17 참조)를 가로 질러 전도성 비아(1781)를 형성할 수 있어 이중 비아/트레이스 션트(248)를 형성할 수 있다. 이는 이중 비아/트레이스 션트(248)가 2 개의 유전체 재료 층(1721 및 1722)의 두께와 실질적으로 동일한 두께를 갖도록 하고, 여전히 최소 임계 치수로 유지된다.
전도성 트레이스 후막화 공정(conductive trace thickening process)은 도 14 내지 도 18와 관련하여 논의된 바와 같이, 고밀도 디바이스-디바이스 전도성 경로(240)(도 1 참조)의 외부 영역에 한정되는 것이 아니라는 점이 이해되며, 이는 또한 고밀도 디바이스-디바이스 전도성 경로(240) 내에서도 사용될 수 있다. 도 19에 도시된 바와 같이, 고밀도 디바이스-디바이스 전도성 경로는 2 개의 유전체 층(1722/1723 및 1725/1726), 즉 2 개의 실제 유전체 층 내에서 연장될 수 있어 복수의 두꺼워진 고밀도 디바이스-디바이스 전도성 트레이스(242)를 형성할 수 있다. 이는 손실 감소와 입력/출력 층 수 감소가 교환되는 결과로 이어진다. 또한, 도 19에 도시된 바와 같이, 접지 평면(GP1, GP2 및 GP3)은 두꺼워진 고밀도 디바이스-디바이스 전도성 트레이스(242)의 층을 분리할 수 있다. 도 20에 추가 도시된 바와 같이, 고밀도 디바이스-디바이스 전도성 트레이스(240)의 일부만이 예를 들어 전역 시스템 신호를 전달하고/하거나 특정한 저 손실(즉, 저 저항) 트레이스를 갖도록 두꺼워질 수 있다. 도시된 바와 같이, 단일한 두꺼워진 트레이스(242)가 형성될 수 있으며, 접지 평면(GP)으로 도시된 적어도 하나의 접지 평면을 통해 연장될 수도 있다.
도 21에 도시된 바와 같은 다른 실시예에서, 도 1의 적어도 하나의 랜드 측 집적 회로 디바이스(200)는 전자 인터포저(110)의 하부 섹션(140)에 내장될 수 있다(제 1 랜드 측 집적 회로 디바이스(2001) 및 제 2 랜드 측 집적 회로 디바이스(2002)로 도시됨). 일 실시예에서, 제 1 랜드 측 집적 회로 디바이스(2001) 및/또는 제 2 랜드 측 집적 회로 디바이스(2002)의 제 1 표면(202)은 전자 인터포저(110)의 하부 섹션(140)의 외부 표면(148)과 실질적으로 동일한 평면에 있을 수 있다. 도시된 실시예에서, 제 1 랜드 측 집적 회로 디바이스(2001) 및 제 2 랜드 측 집적 회로 디바이스(2002)는 각각 솔더 볼과 같은 복수의 디바이스-기판 인터커넥트(232)를 부착한 능동형 디바이스일 수 있고, 디바이스-기판 인터커넥트(232)는 제 1 랜드 측 집적 회로 디바이스(2001) 내 및 제 2 랜드 측 집적 회로 디바이스(2002) 내의 집적 회로(도시되지 않음)와 전기적으로 통신할 수 있다. 도 21에 도시된 바와 같이, 수직 고밀도 인터커넥트(240v)는 다이 측 집적 회로 디바이스들 중 적어도 하나를 랜드 측 집적 회로 디바이스들 중 적어도 하나와 전기적으로 연결하는 데 사용될 수 있으며, 이는 제 1 랜드 측 집적 회로 디바이스(2001)에 연결된 다이 측 집적 회로 디바이스들(1802, 1803 및 1804) 및 제 2 랜드 측 집적 회로 디바이스(2002)를 갖는 다이 측 집적 회로 디바이스(1805, 1806 및 1807)로 도시된다. 당업자에게 이해될 바와 같이, 수직 고밀도 인터커넥트(240v)는 제 1 랜드 측 집적 회로 디바이스(2001) 및 제 2 랜드 측 집적 회로 디바이스(2002)의 후면(204) 상의 관통 실리콘 비아(미도시)와 연결될 수 있어 이들과 전기적으로 접촉을 형성한다. 도 21에 도시된 바와 같이, 제 1 다이 측 집적 회로 디바이스(1801)는 고밀도 디바이스-디바이스 전도성 경로(2401)를 이용하여 제 2 다이 측 집적 회로 디바이스(1802)에 전기적으로 연결될 수 있고, 제 4 다이 측 집적 회로 디바이스(1804)는 고밀도 디바이스-디바이스 전도성 경로(2402)를 이용하여 제 5 다이 측 집적 회로 디바이스(1805)에 전기적으로 연결될 수 있으며, 제 7 다이 측 집적 회로 디바이스(1807)는 고밀도 디바이스-디바이스 전도성 경로(2403)를 이용하여 제 8 다이 측 집적 회로 디바이스(1808)에 전기적으로 연결될 수 있다. 고밀도 디바이스-디바이스 전도성 경로를 갖는 집적 회로 디바이스의 인터커넥트는 다이 측 집적 회로 디바이스로 제한되지 않는 것으로 이해된다. 도 22에 도시된 바와 같이, 제 1 랜드 측 집적 회로 디바이스(2001)는 전자 인터포저(110)의 중간 섹션(160) 내에서 고밀도 디바이스-디바이스 전도성 경로(2402)를 이용하여 제 2 랜드 측 집적 회로 디바이스(2002)에 전기적으로 연결될 수 있다.
전술한 본 설명의 실시예는 단일한 중간 섹션(160)을 도시하지만, 실시예는 그렇게 제한되지 않는다. 예를 들어, 도 23에 도시된 바와 같이, 전자 인터포저(110)는 다수의 중간 섹션(제 1 중간 섹션(1601) 및 제 2 중간 섹션(1602)으로 도시됨)을 가질 수 있다. 제 1 중간 섹션(1601)과 제 2 중간 섹션(1602)은 중심 섹션(260)에 의해 분리될 수 있고, 이는 상부 섹션(120) 및/또는 하부 섹션(140)과 관련하여 설명된 방식으로 제조될 수 있으며, 제 1 중간 섹션(1601)과 제 2 중간 섹션(1602) 사이의 전기적 연결을 형성하는 전도성 경로(262)를 가질 수 있다.
다이 측 집적 회로 디바이스 및 랜드 측 집적 회로 디바이스는 개별 실리콘 집적 회로 디바이스일 수 있지만, 본 설명의 실시예는 그렇게 제한되지 않는다. 하나의 특정 실시예에서, 다이 측 집적 회로 디바이스 및 랜드 측 집적 회로 디바이스 중 적어도 하나는 본 설명의 일 실시예의 더 작은 버전일 수 있다.
도 24는 본 설명의 일 구현예에 따른 전자 또는 컴퓨팅 디바이스(300)를 도시한다. 컴퓨팅 디바이스(300)는 보드(302)가 배치된 하우징(301)을 포함할 수 있다. 컴퓨팅 디바이스(300)는 프로세서(304), 적어도 하나의 통신 칩(306A, 306B), 휘발성 메모리(308)(예를 들어, DRAM), 비 휘발성 메모리(310)(예를 들어, ROM), 플래시 메모리(312), 그래픽 프로세서 또는 CPU(314), 디지털 신호 프로세서(도시되지 않음), 암호화 프로세서(도시되지 않음), 칩셋(316), 안테나, 디스플레이(터치 스크린 디스플레이), 터치 스크린 컨트롤러, 배터리, 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(AMP), GPS(Global Positioning System) 디바이스, 나침반, 가속도계(미도시), 자이로스코프(미도시), 스피커, 카메라 및 대용량 저장 장치(미도시)(하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함하지만 이에 제한되지 않는 다수의 집적 회로 구성요소를 포함할 수 있다. 집적 회로 구성요소는 어느 것이나 보드(302)에 물리적으로 그리고 전기적으로 결합될 수 있다. 일부 구현예에서, 집적 회로 구성요소 중 적어도 하나는 프로세서(304)의 일부일 수 있다.
통신 칩은 컴퓨팅 디바이스로/로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어는 넌-솔리드 매체를 통해 변조된 전자기 방사선을 사용하여 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 이 용어는 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 의미하지는 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩 또는 디바이스는 Wi-Fi(IEEE 802.11 제품군), WiMAX(IEEE 802.16 제품군), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생물 및 3G, 4G, 5G, 그 이상으로 지정된 기타 무선 프로토콜(이에 국한되지 않음)을 포함하여 다수의 무선 표준 또는 프로토콜 중 어느 하나를 구현할 수 있다. 컴퓨팅 디바이스는 복수의 통신 칩을 포함할 수 있다. 예를 들어, 제 1 통신 칩은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있고 제 2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
"프로세서"라는 용어는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 그 전자 데이터를 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
집적 회로 구성요소 중 적어도 하나는 전자 인터포저와 복수의 다이 측 집적 회로 디바이스를 포함하는 집적 회로 패키지를 포함할 수 있고, 전자 인터포저는 2 개 내지 4 개의 층을 갖는 상부 섹션 - 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 - ; 2 개 내지 4 개의 층을 갖는 하부 섹션 - 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 - ; 및 상부 섹션과 하부 섹션 사이의 중간 섹션 - 중간 섹션은 최대 8 개의 층을 포함하며, 각 층은 유기 재료, 및 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함하고, 중간 섹션의 각 층의 두께는 상부 섹션의 층들 중 임의의 층의 두께보다 얇고 하부 섹션의 층들 중 임의의 층의 두께보다 얇음 - 를 포함하고, 복수의 다이 측 집적 회로 디바이스는 전자 인터포저의 상부 섹션에 전기적으로 부착된다.
다양한 구현에서, 컴퓨팅 디바이스는 랩탑, 넷북, 노트북, 울트라 북, 스마트 폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 다른 구현예들에서, 컴퓨팅 디바이스는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 설명의 대상은 반드시 도 1 내지 도 24에 도시된 특정 응용예에 한정되는 것은 아니라는 점을 이해할 것이다. 대상은 당업자에게 이해될 수 있는 임의의 적절한 전자 애플리케이션뿐만 아니라 다른 집적 회로 디바이스 및 어셈블리 애플리케이션에 적용될 수 있다.
하기의 예는 더 구체적인 실시예에 관한 것이고, 그러한 예의 특징(specifics)은 하나 이상의 실시예의 어디에서나 사용될 수 있으며, 예 1은 전자 인터포저로서, 2 내지 4 개의 층을 갖는 상부 섹션 - 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 - ; 2 내지 4 개의 층을 갖는 하부 섹션 - 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 - ; 및 상부 섹션과 하부 섹션 사이의 중간 섹션 - 중간 섹션은 최대 8 개의 층을 포함하고, 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함하고, 중간 섹션의 각 층의 두께는 상부 섹션의 층들 중 임의의 층의 두께보다 얇고 하부 섹션의 층등 중 임의의 층의 두께보다 얇다.
예 2에서, 예 1의 대상은 선택적으로 상부 섹션의 각 층의 두께가 약 13 내지 40 미크론인 것을 포함할 수 있고, 상부 섹션의 각 층의 두께는 약 13 내지 40 미크론 사이이며, 중간 섹션의 각 층의 두께는 약 1.5 내지 9 미크론이다.
예 3에서, 예 1 또는 2의 대상은 선택적으로 상부 섹션의 적어도 하나의 전도성 트레이스를 포함할 수 있고, 상부 섹션은 약 8 미크론 이상의 폭, 약 8 미크론 이상의 간격 및 8 내지 15 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하고; 하부 섹션의 적어도 하나의 전도성 트레이스는 약 8 미크론 이상의 폭, 약 8 미크론 이상의 간격, 및 8 내지 15 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하며; 중간 섹션의 적어도 하나의 전도성 트레이스는 약 0.75 미크론 내지 3 미크론의 폭, 약 0.75 미크론 내지 3 미크론의 간격, 및 0.5 미크론 내지 4 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하고, 그리고 적어도 하나의 전도성 비아는 약 1 내지 6 미크론의 두께를 갖는다.
예 4에서, 예 1 내지 3 중 어느 하나의 대상은 선택적으로 중간 섹션 내에 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로를 포함할 수 있다.
예 5에서, 예 1 내지 4 중 어느 하나의 대상은 선택적으로 증가된(enhanced) 두께를 갖는 중간 섹션의 적어도 하나의 전도성 트레이스를 포함할 수 있다.
예 6에서, 예 1 내지 5 중 어느 하나의 대상은 선택적으로 상부 섹션 및 하부 섹션 중 적어도 하나에 형성된 적어도 하나의 커패시터를 포함할 수 있다.
예 7에서, 예 1 내지 6 중 어느 하나의 대상은 선택적으로 약 9 내지 25ppm/℃의 열 팽창 계수 및 약 1 내지 20GPa의 탄성 계수를 갖는 상부 섹션, 중간 섹션 및 하부 섹션 중 임의의 것의 유기 재료 층을 포함할 수 있다.
예 8은 전자 인터포저와 복수의 다이 측 집적 회로를 포함하는 집적 회로 패키지로서, 전자 인터포저는 2 내지 4 개의 층을 갖는 상부 섹션 - 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 -; 2 내지 4 개의 층을 갖는 하부 섹션 - 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 - ; 및 상부 섹션과 하부 섹션 사이의 중간 섹션 - 중간 섹션은 최대 8 개의 층을 포함하며, 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함하고, 중간 섹션의 각 층의 두께는 상부 섹션의 층들 중 임의의 층의 두께보다 얇고 하부 섹션의 층들 중 임의의 층의 두께보다 얇으며, 복수의 다이 측 집적 회로 디바이스는 전자 인터포저의 상부 섹션에 전기적으로 부착된다.
예 9에서, 예 8의 대상은 선택적으로 상부 섹션의 각 층의 두께가 약 13 내지 40 미크론인 것을 포함할 수 있고, 상부 섹션의 각 층의 두께는 약 13 내지 40 미크론이며, 중간 섹션의 각 층의 두께는 약 1.5 내지 9 미크론이다.
예 10에서, 예 8 또는 예 9의 대상은 상부 섹션의 적어도 하나의 전도성 트레이스를 선택적으로 포함할 수 있으며, 상부 섹션은 약 8 미크론 이상의 폭, 약 8미크론 이상의 간격 및 8 내지 15 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하고; 하부 섹션의 적어도 하나의 전도성 트레이스는 약 8 미크론 이상의 폭, 약 8 미크론 이상의 간격, 및 8 내지 15 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하며; 중간 섹션의 적어도 하나의 전도성 트레이스는 약 0.75 미크론 내지 3 미크론의 폭, 약 0.75 미크론 내지 3 미크론의 간격, 및 0.5 미크론 내지 4 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하고, 적어도 하나의 전도성 비아는 약 1 내지 6 미크론의 두께를 갖는다.
예 11에서, 예 8 내지 10 중 어느 하나의 대상은 선택적으로, 중간 섹션 내에 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로를 포함할 수 있고, 중간 섹션은 복수의 다이 측 집적 회로 디바이스 중 하나의 다이 측 집적 회로 디바이스를 복수의 다이 측 집적 회로 디바이스의 다른 다이 측 집적 회로 디바이스와 전기적으로 상호 연결한다.
예 12에서, 예 8 내지 11 중 어느 하나의 대상은 선택적으로, 증가된 두께를 갖는 중간 섹션의 적어도 하나의 전도성 트레이스를 포함할 수 있다.
예 13에서, 예 8 내지 12 중 어느 하나의 대상은 전자 인터포저의 하부 섹션에 전기적으로 부착된 적어도 하나의 랜드 측 집적 회로 디바이스를 선택적으로 포함할 수 있다.
예 14에서, 예 13의 대상은 복수의 랜드 측 집적 회로 디바이스를 포함하는 적어도 하나의 랜드 측 집적 회로 디바이스를 포함할 수 있고, 중간 섹션 내에 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로를 더 포함하여, 중간 섹션은 복수의 랜드 측 집적 회로 디바이스 중 하나의 랜드 측 집적 회로 디바이스를 복수의 랜드 측 집적 회로 디바이스 중 다른 랜드 측 집적 회로 디바이스와 전기적으로 상호 연결한다.
예 15에서, 예 13의 대상은 전자 인터포저의 하부 섹션에 내장된 적어도 하나의 랜드 측 집적 회로 디바이스를 선택적으로 포함할 수 있다.
예 16에서, 예 15의 대상은 선택적으로, 복수의 랜드 측 집적 회로 디바이스를 포함하는 적어도 하나의 랜드 측 집적 회로 디바이스를 포함할 수 있고; 중간 섹션 내에 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로를 더 포함하여, 중간 섹션은 복수의 랜드 측 집적 회로 디바이스 중 하나의 랜드 측 집적 회로 디바이스를 복수의 랜드 측 집적 회로 디바이스 중 다른 랜드 측 집적 회로 디바이스와 전기적으로 상호 연결한다.
예 17은 전자 시스템으로서, 보드 및 보드에 전기적으로 부착된 집적 회로 패키지를 포함하고, 집적 회로 패키지는 전자 인터포저와 복수의 다이 측 집적 회로 디바이스를 포함하고, 전자 인터포저는, 2 개 내지 4 개의 층을 갖는 상부 섹션 - 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 -; 2 개 내지 4 개의 층을 갖는 하부 섹션 - 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 - ; 및 상부 섹션과 하부 섹션 사이의 중간 섹션 - 중간 섹션은 최대 8 개의 층을 포함하며, 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함하고, 중간 섹션의 각 층의 두께는 상부 섹션의 층들 중 임의의 층의 두께보다 얇고 하부 섹션의 층들 중 임의의 층의 두께보다 얇음 - 을 포함하고, 복수의 다이 측 집적 회로 디바이스는 전자 인터포저의 상부에 전기적으로 부착된다.
예 18에서, 예 17의 대상은 선택적으로, 상부 섹션의 각 층의 두께가 약 13 내지 40 미크론인 것을 포함할 수 있고, 상부 섹션의 각 층의 두께는 약 13 내지 40 미크론이며, 중간 섹션의 각 층의 두께는 약 1.5 내지 9 미크론이다.
예 19에서, 예 17 또는 18의 대상은 선택적으로 상부 섹션의 적어도 하나의 전도성 트레이스를 포함할 수 있으며, 상부 섹션은 약 8 미크론 이상의 폭, 약 8 미크론 이상의 간격 및 8 내지 15 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하고; 하부 섹션의 적어도 하나의 전도성 트레이스는 약 8 미크론 이상의 폭, 약 8 미크론 이상의 간격, 및 8 내지 15 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하며; 중간 섹션의 적어도 하나의 전도성 트레이스는 약 0.75 미크론 내지 3 미크론의 폭, 약 0.75 미크론 내지 3 미크론의 간격, 및 0.5 미크론 내지 4 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하고, 적어도 하나의 전도성 비아는 약 1 내지 6 미크론의 두께를 갖는다.
예 20에서, 예 17 내지 예 19 중 어느 하나의 대상은 중간 섹션 내에 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로를 선택적으로 포함할 수 있으며, 이는 복수의 다이 사이드 집적 회로 디바이스의 하나의 다이 측 집적 회로 디바이스를 복수의 다이 측 집적 회로 디바이스 중 다른 다이 측 집적 회로 디바이스와 전기적으로 상호 연결한다.
예 21에서, 예 17 내지 20 중 어느 하나의 대상은 선택적으로, 증가된 두께를 갖는 중간 섹션의 적어도 하나의 전도성 트레이스를 포함할 수 있다.
예 22에서, 예 17 내지 예 21 중 어느 하나의 대상은 선택적으로, 전자 인터포저의 하부 섹션에 전기적으로 부착된 적어도 하나의 랜드 측 집적 회로 디바이스를 포함할 수 있다.
예 23에서, 예 22의 대상은 선택적으로, 복수의 랜드 측 집적 회로 디바이스를 포함하는 적어도 하나의 랜드 측 집적 회로 디바이스를 포함할 수 있고; 중간 섹션 내에 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로를 더 포함하며, 중간 섹션은 복수의 랜드 측 집적 회로 디바이스 중 하나의 랜드 측 집적 회로 디바이스를 복수의 랜드 측 집적 회로 디바이스의 다른 랜드 측 집적 회로 디바이스와 전기적으로 상호 연결한다.
예 24에서, 예 22의 대상은 전자 인터포저의 하부 섹션에 내장된 적어도 하나의 랜드 측 집적 회로 디바이스를 선택적으로 포함할 수 있다.
예 25에서, 예 24의 대상은 선택적으로, 복수의 랜드 측 집적 회로 디바이스를 포함하는 적어도 하나의 랜드 측 집적 회로 디바이스를 포함할 수 있고; 중간 섹션 내에 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로를 더 포함하며, 복수의 랜드 측 집적 회로 디바이스 중 하나의 랜드 측 집적 회로 디바이스를 복수의 랜드 측 집적 회로 디바이스의 다른 랜드 측 집적 회로 디바이스와 전기적으로 상호 연결한다.
이와 같이 본 발명의 실시예를 상세히 설명하였지만, 본 발명의 사상 및 범주를 벗어나지 않는 범위에서 이들의 많은 명백한 변형이 가능하므로 첨부된 청구 범위에 의해 정의된 본 발명은 전술한 설명에 제시된 특정 세부 사항에 의해 제한되지 않는 것으로 이해될 것이다.

Claims (25)

  1. 전자 인터포저로서,
    2 개 내지 4 개의 층을 갖는 상부 섹션 - 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 - 과,
    2 개 내지 4 개의 층을 갖는 하부 섹션 - 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 - 과,
    상기 상부 섹션과 상기 하부 섹션 사이의 중간 섹션 - 상기 중간 섹션은 최대 8 개의 층을 포함하고, 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 - 상기 중간 섹션의 각 층의 두께는 상기 상부 섹션의 층들 중 임의의 층의 두께보다 얇고 상기 하부 섹션의 층들 중 임의의 층의 두께보다 얇음 - 을 포함하는
    전자 인터포저.
  2. 제 1 항에 있어서,
    상기 상부 섹션의 각 층의 두께는 약 13 내지 40 미크론이고,
    상기 하부 섹션의 각 층의 두께는 약 13 내지 40 미크론이며,
    상기 중간 섹션의 각 층의 두께는 약 1.5 내지 9 미크론인
    전자 인터포저.
  3. 제 1 항에 있어서,
    상기 상부 섹션의 적어도 하나의 전도성 트레이스는 약 8 미크론 이상의 폭, 약 8 미크론 이상의 간격, 및 8 내지 15 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하고,
    상기 하부 섹션의 적어도 하나의 전도성 트레이스는 약 8 미크론 이상의 폭, 약 8 미크론 이상의 간격, 및 8 내지 15 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하며,
    상기 중간 섹션의 적어도 하나의 전도성 트레이스는 약 0.75 미크론 내지 3 미크론의 폭, 약 0.75 미크론 내지 3 미크론의 간격, 및 0.5 미크론 내지 4 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하고, 상기 적어도 하나의 전도성 비아는 약 1 내지 6 미크론의 두께를 갖는
    전자 인터포저.
  4. 제 1 항에 있어서,
    상기 중간 섹션 내에 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로를 더 포함하는
    전자 인터포저.
  5. 제 1 항에 있어서,
    상기 중간 섹션의 적어도 하나의 전도성 트레이스는 증가된 두께를 갖는
    전자 인터포저.
  6. 제 1 항에 있어서,
    상기 상부 섹션 및 상기 하부 섹션 중 적어도 하나 내에 적어도 하나의 커패시터를 더 포함하는
    전자 인터포저.
  7. 제 1 항에 있어서,
    상기 상부 섹션, 상기 중간 섹션 및 상기 하부 섹션 중 어느 하나의 유기 재료 층은 약 9 내지 25ppm/℃의 열팽창 계수 및 약 1 내지 20GPa의 탄성 계수를 갖는
    전자 인터포저.
  8. 집적 회로 패키지로서,
    전자 인터포저 - 상기 전자 인터포저는,
    2 개 내지 4 개의 층을 갖는 상부 섹션 - 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 - 과,
    2 개 내지 4 개의 층을 갖는 하부 섹션 - 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 - 과,
    상기 상부 섹션과 상기 하부 섹션 사이의 중간 섹션 - 상기 중간 섹션은 최대 8 개의 층을 포함하고, 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함 하며, 상기 중간 섹션의 각 층의 두께는 상기 상부 섹션의 층들 중 임의의 층의 두께보다 얇고 상기 하부 섹션의 층들 중 임의의 층의 두께보다 얇음 - 을 포함함 - 와,
    상기 전자 인터포저의 상부에 전기적으로 부착된 복수의 다이 측 집적 회로 디바이스를 포함하는
    집적 회로 패키지.
  9. 제 8 항에 있어서,
    상기 상부 섹션의 각 층의 두께는 약 13 내지 40 미크론이고,
    상기 하부 섹션의 각 층의 두께는 약 13 내지 40 미크론이며,
    상기 중간 섹션의 각 층의 두께는 약 1.5 내지 9 미크론인
    집적 회로 패키지.
  10. 제 8 항에 있어서,
    상기 상부 섹션의 적어도 하나의 전도성 트레이스는 약 8 미크론 이상의 폭, 약 8 미크론 이상의 간격 및 8 내지 15 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하고,
    상기 하부 섹션의 적어도 하나의 전도성 트레이스는 약 8 미크론 이상의 폭, 약 8 미크론 이상의 간격, 및 8 내지 15 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하며,
    상기 중간 섹션의 적어도 하나의 전도성 트레이스는 약 0.75 미크론 내지 3 미크론의 폭, 약 0.75 미크론 내지 3 미크론의 간격, 및 0.5 미크론 내지 4 미크론의 두께를 가지는 복수의 전도성 트레이스를 포함하고, 적어도 하나의 전도성 비아는 약 1 내지 6 미크론의 두께를 갖는
    집적 회로 패키지.
  11. 제 8 항에 있어서,
    상기 중간 섹션 내에 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로를 더 포함하고, 상기 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로는 상기 복수의 다이 측 집적 회로 디바이스 중 하나의 다이 측 집적 회로 디바이스를 상기 복수의 다이 측 집적 회로 디바이스 중 다른 다이 측 집적 회로 디바이스와 전기적으로 상호 연결하는
    집적 회로 패키지.
  12. 제 8 항에 있어서,
    상기 중간 섹션의 적어도 하나의 전도성 트레이스는 증가된 두께를 갖는
    집적 회로 패키지.
  13. 제 8 항에 있어서,
    상기 전자 인터포저의 하부 섹션에 전기적으로 부착된 적어도 하나의 랜드 측 집적 회로 디바이스를 더 포함하는
    집적 회로 패키지.
  14. 제 13 항에 있어서,
    상기 적어도 하나의 랜드 측 집적 회로 디바이스는 복수의 랜드 측 집적 회로 디바이스를 포함하고,
    상기 중간 섹션 내에 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로를 더 포함하며, 상기 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로는 상기 복수의 랜드 측 집적 회로 디바이스 중 하나의 랜드 측 집적 회로 디바이스를 상기 복수의 랜드 측 집적 회로 디바이스의 다른 랜드 측 집적 회로 디바이스와 전기적으로 상호 연결하는
    집적 회로 패키지.
  15. 제 13 항에 있어서,
    상기 적어도 하나의 랜드 측 집적 회로 디바이스는 상기 전자 인터포저의 하부 섹션에 내장되는
    집적 회로 패키지.
  16. 제 15 항에 있어서,
    상기 적어도 하나의 랜드 측 집적 회로 디바이스는 복수의 랜드 측 집적 회로 디바이스를 포함하고,
    상기 중간 섹션 내에 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로를 더 포함하며, 상기 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로는 상기 복수의 랜드 측 집적 회로 디바이스 중 하나의 랜드 측 집적 회로 디바이스를 상기 복수의 랜드 측 집적 회로 디바이스 중 다른 랜드 측 집적 회로 디바이스와 전기적으로 상호 연결하는
    집적 회로 패키지.
  17. 전자 시스템으로서,
    보드와,
    상기 보드에 전기적으로 부착된 집적 회로 패키지를 포함하고,
    상기 집적 회로 패키지는,
    전자 인터포저 - 상기 전자 인터포저는
    2 개 내지 4 개의 층을 갖는 상부 섹션 - 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 - 과,
    2 개 내지 4 개의 층을 갖는 하부 섹션 - 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 - 과,
    상기 상부 섹션과 상기 하부 섹션 사이의 중간 섹션 - 상기 중간 섹션은 최대 8 개의 층을 포함하며, 각 층은 유기 재료 층 및, 적어도 하나의 전도성 트레이스와 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함하고, 상기 중간 섹션의 각 층의 두께는 상기 상부 섹션의 층들 중 임의의 층의 두께보다 얇고 상기 하부 섹션의 층들 중 임의의 층의 두께보다 얇음 - 를 포함함 - 와,
    상기 전자 인터포저의 상기 상부 섹션에 전기적으로 부착된 복수의 다이 측 집적 회로 디바이스를 포함하는
    전자 시스템.
  18. 제 17 항에 있어서,
    상기 상부 섹션의 각 층의 두께는 약 13 내지 40 미크론이고,
    상기 하부 섹션의 각 층의 두께는 약 13 내지 40 미크론이며,
    상기 중간 섹션의 각 층의 두께는 약 1.5 내지 9 미크론인
    전자 시스템.
  19. 제 17 항에 있어서,
    상기 상부 섹션의 적어도 하나의 전도성 트레이스는 약 8 미크론 이상의 폭, 약 8 미크론 이상의 간격, 및 8 내지 15 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하고,
    상기 하부 섹션의 적어도 하나의 전도성 트레이스는 약 8 미크론 이상의 폭, 약 8 미크론 이상의 간격, 및 8 내지 15 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하며,
    상기 중간 섹션의 적어도 하나의 전도성 트레이스는 약 0.75 미크론 내지 3 미크론의 폭, 약 0.75 미크론 내지 3 미크론의 간격, 및 0.5 미크론 내지 4 미크론의 두께를 갖는 복수의 전도성 트레이스를 포함하고, 상기 적어도 하나의 전도성 비아는 약 1 내지 6 미크론의 두께를 갖는
    전자 시스템.
  20. 제 17 항에 있어서,
    상기 중간 섹션 내에 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로를 더 포함하고, 상기 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로는 상기 복수의 다이 측 집적 회로 디바이스 중 하나의 다이 측 집적 회로 디바이스를 상기 복수의 다이 측 집적 회로 디바이스 중 다른 다이 측 집적 회로 디바이스와 전기적으로 상호 연결하는
    전자 시스템.
  21. 제 17 항에 있어서,
    상기 중간 섹션의 적어도 하나의 전도성 트레이스는 증가된 두께를 갖는
    전자 시스템.
  22. 제 17 항에 있어서,
    상기 전자 인터포저의 상기 하부 섹션에 전기적으로 부착된 적어도 하나의 랜드 측 집적 회로 디바이스를 더 포함하는
    전자 시스템.
  23. 제 22 항에 있어서,
    상기 적어도 하나의 랜드 측 집적 회로 디바이스는 복수의 랜드 측 집적 회로 디바이스를 포함하고,
    상기 중간 섹션 내에 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로를 더 포함하며, 상기 적어도 하나의 고밀 디바이스-디바이스 전도성 경로는 상기 복수의 랜드 측 집적 회로 디바이스 중 하나의 랜드 측 집적 회로 디바이스를 상기 복수의 랜드 측 집적 회로 디바이스 중 다른 랜드 측 집적 회로 디바이스와 전기적으로 상호연결하는
    전자 시스템.
  24. 제 22 항에 있어서,
    상기 적어도 하나의 랜드 측 집적 회로 디바이스는 상기 전자 인터포저의 하부 섹션에 내장되는
    전자 시스템.
  25. 제 24 항에 있어서,
    상기 적어도 하나의 랜드 측 집적 회로 디바이스는 복수의 랜드 측 집적 회로 디바이스를 포함하고,
    상기 중간 섹션 내에 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로를 더 포함하며, 상기 적어도 하나의 고밀도 디바이스-디바이스 전도성 경로는 상기 복수의 랜드 측 집적 회로 디바이스 중 하나의 랜드 측 집적 회로 디바이스를 상기 복수의 랜드 측 집적 회로 디바이스 중 다른 랜드 측 집적 회로 디바이스와 전기적으로 상호 연결하는
    전자 시스템.
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