KR20210026992A - 아날로그 신호를 복수의 비트의 디지털 정보로 변환하는 방법 - Google Patents

아날로그 신호를 복수의 비트의 디지털 정보로 변환하는 방법 Download PDF

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Abstract

본 발명의 실시예에 따르면, 복수의 기준 전류와 상기 아날로그 신호의 제1 입력 전류 간 비교 결과를 이용하여 n비트의 제1 디지털 정보를 출력하는 단계, 상기 제1 디지털 정보로부터 계산되는 아날로그 값과 상기 제1 입력 전류 간 차를 2n배하여 제2 입력 전류를 계산하는 단계, 그리고 상기 복수의 기준 전류와 상기 제2 입력 전류 간 비교 결과를 이용하여 상기 제1 디지털 정보의 하위 비트인 n비트의 제2 디지털 정보를 출력하는 단계를 포함하는 아날로그 신호를 복수의 비트의 디지털 정보로 변환하는 방법이 제공된다.

Description

아날로그 신호를 복수의 비트의 디지털 정보로 변환하는 방법{METHOD OF CONVERTING ANALOG SIGNAL TO DIGITAL INFORMATION HAVING A PLURALITY OF BITS}
본 발명은 아날로그 신호를 복수의 비트의 디지털 정보로 변환하는 방법에 관한 것이다.
일반적으로, 프로세서는 아날로그-디지털 변환(analog-to-digital conversion, ADC) 기능을 필요로 한다. ADC는 아날로그 신호를 샘플링해서 디지털화하는 데에 사용될 수 있다. 아날로그 신호의 디지털화는 다양한 애플리케이션에서 요구된다.
ADC를 수행하는 다양한 기술 중 가장 일반적으로 알려져 있는 기술은 연속 근사(successive approximation resistor, SAR) 방식의 ADC 회로 및 플래시(flash) 방식의 ADC 회로이다. 연속 근사 방식의 ADC 회로에 따르면, 입력되는 아날로그 신호를 연속적인 단계들에 의해 처리함으로써 디지털 표현을 생성하는 것으로, 각 단계에서는 비교(comparison) 과정을 통하여 입력되는 아날로그 신호가 더 정확한 디지털 표현으로 연속해서 얻을 수 있도록 한다. 한편, 플래시 방식의 ADC 회로에 따르면, 입력되는 아날로그 신호의 값을 다양한 기준 레벨과 비교하는데, 이때 다수의 비교기를 사용해서 한번에 수행한다. 즉, 플래시 방식의 ADC 회로에서는, SAR 방식의 ADC 회로에서의 여러 단계 대신에, 아날로그 신호를 한 번의 단계에서 여러 개의 기준 레벨과 동시에 비교한다. 이에 따라, 플래시 방식의 ADC 회로에 따르면, 아날로그 신호의 디지털 표현을 생성함에 있어서, SAR 방식의 ADC 회로에 비해 레이턴시(latency)가 작다.
이에 따라, 프로세서 내에 포함되는 다른 회로의 속도가 느린 경우, 플래시 방식의 ADC 회로를 사용함으로써 프로세서의 전체 속도를 높일 필요가 있다. 이에 반해, 프로세서 내에 포함되는 다른 회로의 속도가 빠른 경우 SAR 방식의 ADC 회로를 사용하여 전력 소비 및 ADC 회로가 차지하는 면적을 줄일 수 있다. 즉, ADC 회로에 있어서 속도의 개선 및 전력소비/면적은 트레이드 오프(trade off)의 관계를 가진다. 이에 따라, 적은 면적을 차지하면서도 저전력으로 고속으로 동작 가능하며 높은 정확도를 가지는 ADC 장치가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 적은 면적을 차지하면서도 저전력으로 고속으로 동작 가능하며 높은 정확도를 가지는 ADC 장치 및 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 아날로그 신호를 복수의 비트의 디지털 정보로 변환하는 방법은 복수의 기준 전류와 상기 아날로그 신호의 제1 입력 전류 간 비교 결과를 이용하여 n비트의 제1 디지털 정보를 출력하는 단계, 상기 제1 디지털 정보로부터 계산되는 아날로그 값과 상기 제1 입력 전류 간 차를 2n배하여 제2 입력 전류를 계산하는 단계, 그리고 상기 복수의 기준 전류와 상기 제2 입력 전류 간 비교 결과를 이용하여 상기 제1 디지털 정보의 하위 비트인 n비트의 제2 디지털 정보를 출력하는 단계를 포함한다.
상기 제1 디지털 정보를 출력하는 단계에서는 상기 복수의 기준 전류와 상기 제1 입력 전류 간 비를 비교하고, 상기 제2 디지털 정보를 출력하는 단계에서는 상기 복수의 기준 전류와 상기 제2 입력 전류 간 비를 비교할 수 있다.
상기 제1 디지털 정보를 출력하기 위하여 상기 제1 입력 전류와 비교되는 복수의 기준 전류와 상기 제2 디지털 정보를 출력하기 위하여 상기 제2 입력 전류와 비교되는 복수의 기준 전류는 동일할 수 있다.
상기 n비트의 제1 디지털 정보를 출력하는 단계는, 상기 제1 입력 전류가 기준 전류의 FSR(full scale region)을 2n개로 나눈 구간 중 어느 구간에 속하는지 찾는 단계, 그리고 상기 제1 입력 전류가 속하는 구간을 나타내는 n비트 값을 읽는 단계를 포함할 수 있다.
상기 n비트는 3비트이고, 상기 제1 디지털 정보로부터 계산되는 아날로그 값은 상기 제1 디지털 정보의 최상위 비트의 디지털 값과 1/2FSR을 곱한 값, 상기 제1 디지털 정보의 최상위 비트의 하위 비트의 디지털 값과 1/4FSR을 곱한 값 및 상기 제1 디지털 정보의 최하위 비트의 디지털 값과 1/8FSR을 곱한 값의 합일 수 있다.
본 발명의 실시예에 따르면, 적은 면적을 차지하면서도 저전력으로 고속으로 동작 가능하며 높은 정확도를 가지는 ADC 장치 및 방법을 얻을 수 있다. 본 발명의 실시예에 따른 ADC 장치 및 방법은 고속으로 많은 데이터를 처리해야 하는 인공지능 프로세서 등에 적용될 수 있다.
도 1은 아날로그 신호를 디지털 정보로 변환하는 방법을 설명하기 위한 도면이다.
도 2는 도 1에 적용되는 회로도의 한 예이다.
도 3은 본 발명의 실시예에 따른 아날로그 디지털 변환을 위한 방법에 대한 순서도이다.
도 4는 본 발명의 실시예에 따른 아날로그 디지털 변환을 위한 방법을 구현하기 위한 ADC 장치의 개념도이다.
도 5는 본 발명의 실시예에 따른 ADC 장치를 구성하는 단위 유닛의 블록도이다.
도 6은 도 5의 블록도의 구현예이다.
도 7은 본 발명의 실시예에 따른 비교부의 구현 예이다.
도 8은 본 발명의 실시예에 따른 XOR 연산기의 구현 예이다.
도 9는 본 발명의 실시예에 따른 XOR 연산기의 입력 전류의 예이다.
도 10은 본 발명의 실시예에 따른 ROM 회로의 구현 예이다.
도 11은 본 발명의 실시예에 따른 ROM 회로의 입력전류의 예이다.
도 12는 본 발명의 실시예에 따른 연산부의 구현 예이다.
도 13은 본 발명의 실시예에 따른 연산부의 입력전류의 예이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 아날로그 신호를 디지털 정보로 변환하는 방법을 설명하기 위한 도면이고, 도 2는 도 1에 적용되는 회로도의 한 예이다.
도 1을 참조하면, 아날로그 신호를 디지털 정보로 변환하기 위하여, 아날로그 신호의 입력 전류를 복수의 기준 전류와 비교한다. 전압모드가 아닌 전류모드를 사용하면, MOSFET 트랜지스터의 전류와 전압의 관계에 의거해 전압의 스윙(swing) 폭을 줄일 수 있고, 전압모드일 때보다 더욱 고속 저전력으로 동작할 수 있다.
이하, FSR(full scale region)이 50μA이고, 아날로그 신호의 입력 전류가 40μA 경우를 예로 들어 설명한다. 여기서, FSR(full scale region)은 모든 비트가 1일때의 DAC 출력일 수 있다. 아날로그 신호의 입력 전류인 40μA는 제1 기준 전류인 1/2FSR(25μA)와 비교되고, 입력 전류가 제1 기준 전류보다 크므로 디지털 정보의 MSB(most significant bit)는 1이 될 수 있다. 다음으로, 디지털 정보의 MSB가 2m을 나타내는 경우, MSB의 하위 비트인 2m-1 를 계산하기 위하여, 입력 전류인 40μA와 제1 기준 전류인 25μA 간의 차인 15μA는 제2 기준 전류인 1/4FSR(12.5μA)와 비교되고, 15μA가 12.5μA보다 크므로 2m-1은 1이 될 수 있다. 다음으로, 디지털 정보의 2m-2를 계산하기 위하여, 15μA와 제2 기준 전류인 12.5μA 간의 차인 2.5μA는 제3 기준 전류인 1/8FSR(6.2μA)와 비교되고, 2.5μA가 6.2μA보다 작으므로 2m-2는 0이 될 수 있다.
이러한 방법으로 ADC를 수행할 경우, MSB로부터 LSB(least significant bit)에 이르기까지 기준 전류는 비트 당 1/2씩 감소한다. 만약, 아날로그 신호를 12비트의 디지털 정보로 표현하기 위하여, MSB의 기준 전류와 LSB의 기준 전류 간 비는 2048:1이므로, ADC 회로가 차지하는 면적은 도 2에 예시된 바와 같이 상당히 커지게 되며, 전력 소모도 커지게 된다.
이러한 문제를 해결하기 위하여, 한 비트의 디지털 정보를 출력한 후 전류 거울을 이용하여 다음 비트의 디지털 정보를 출력하는 경우, ADC 회로가 차지하는 면적을 줄일 수 있다. 그러나, 공정 상 채널폭(channel width)의 미스매치(mismatch)가 필연적으로 존재하기 때문에, 전류 거울을 이용할 때마다 ADC의 정확성이 떨어지는 문제가 있다.
예를 들어, 1%의 오차를 갖는 공정에서 10개의 전류 거울을 이용할 경우, 총 10%의 오차가 누적되므로, 고비트의 디지털 정보일수록 채널폭의 미스매치로 인한 오차 문제는 커지게 된다.
본 발명의 실시예에서는 ADC 회로가 차지하는 면적 및 소비전력을 줄이면서도 고속으로 동작 가능하고, 채널폭의 미스매치로 인한 오류를 최소화하고자 한다.
도 3은 본 발명의 실시예에 따른 아날로그 디지털 변환을 위한 방법에 대한 순서도이고, 도 4는 본 발명의 실시예에 따른 아날로그 디지털 변환을 위한 방법을 구현하기 위한 ADC 장치의 개념도이고, 도 5는 본 발명의 실시예에 따른 ADC 장치를 구성하는 단위 유닛의 블록도이며, 도 6은 도 5의 블록도의 구현예이다.
이하, n비트는 3비트이고, 아날로그 신호의 입력 전류로부터 변환되는 디지털 정보는 총 12비트의 디지털 정보인 것을 예로 들어 설명한다.
도 3 내지 도 4를 참조하면, 본 발명의 실시예에 따른 ADC 장치(400)의 제1 단위 유닛(410)은 복수의 기준 전류와 아날로그 신호의 제1 입력 전류 간 비교 결과를 이용하여 n비트의 제1 디지털 정보를 출력한 후(S300), 제1 디지털 정보로부터 계산되는 아날로그 값과 제1 입력 전류 간 차를 2n배하여 제2 입력 전류를 계산한다(S310). 그리고, 제2 단위 유닛(420)은 복수의 기준 전류와 제2 입력 전류 간 비교 결과를 이용하여 제1 디지털 정보의 하위 비트인 n비트의 제2 디지털 정보를 출력하며(S320), 제2 디지털 정보로부터 계산되는 아날로그 값과 제2 입력 전류 간 차를 2n배하여 제3 입력 전류를 계산한다. 이러한 과정을 제4 디지털 정보를 추출할 때까지 반복하면, 총 12비트의 디지털 정보를 얻을 수 있다.
이때, 각 단위 유닛은 플래시 방식의 ADC 회로를 포함할 수 있으며, 복수의 단위 유닛은 캐스캐이드 방식으로 연결될 수 있다. 이와 같이, 하나의 단위 유닛이 n비트의 디지털 정보를 플래시 방식으로 생성한 후 다음 단위 유닛이 하위의 n비트의 디지털 정보를 플래시 방식으로 생성할 경우, ADC의 속도를 높일 수 있다.
더욱 구체적으로, 도 5 내지 도 6을 참조하면, 제1 단위 유닛(410)은 n비트 생성부(500) 및 연산부(510)를 포함한다. 이하, 설명의 편의를 위하여 제1 단위 유닛(410)을 예로 들어 설명하고 있으나, 동일한 구조가 제2 단위 유닛(420) 내지 제4 단위 유닛(440)에도 적용될 수 있다.
n비트 생성부(500)는 복수의 기준 전류와 아날로그 신호의 제1 입력 전류 간 비교 결과를 이용하여 n비트의 제1 디지털 정보를 출력한다. 이를 위하여, n비트 생성부(500)는 아날로그 신호의 제1 입력 전류가 기준 전류의 FSR을 2n개로 나눈 구간 중 어느 구간에 속하는지 찾은 후, 해당 구간을 나타내는 n비트 값을 읽는 방법으로 n비트의 제1 디지털 정보를 출력할 수 있다. 여기서, 아날로그 신호의 제1 입력 전류는 본 발명의 실시예에 따른 ADC 장치에 입력되는 아날로그 신호의 입력 전류일 수 있다. 이하, n비트 생성부(500)가 n비트의 제1 디지털 정보를 출력하는 구체적인 방법을 설명한다.
본 발명의 실시예에 따르면, n비트 생성부(500)가 n비트의 제1 디지털 정보를 출력하기 위하여 n비트 생성부(500)의 비교부(502)는 복수의 기준 전류와 제1 입력 전류 간의 비를 비교할 수 있다. 도 7은 본 발명의 실시예에 따른 비교부의 구현 예이다. 도 7을 참조하면, 기준 전류가 Iref이고, 입력 전류가 Iin인 경우, Iref와 Iin 자체를 비교하는 것 대신, 그 비인 (1/x)Iref와 (1/x)I을 비교할 수 있다. 예를 들어 MSB의 기준 전류(1/2FSR)가 25μA이고, 아날로그 신호의 입력 전류가 30μA인 경우, 25μA와 30μA의 비인 5μA와 6μA를 비교할 수 있다. 예를 들어, 기준전류가 LSB의 1배, 2배, 3배, 4배, 5배, 6배, 7배로 만들어진 것을 입력전류 WIN 7개와 각각 비교하는 것이 아니라, 도시된 바와 같이 기준전류가 LSB의 1배, 1배, 1배, 2배, 5배, 1배, 7배로 만들어진 것을 입력전류 WIN, 1/2 WIN, 1/3 WIN, 1/2 WIN, WIN, 1/6 WIN, WIN와 각각 비교할 수 있다. 이에 따르면, 비교부가 차지하는 면적이 작아질 뿐만 아니라, 비교부가 소모하는 전력도 크게 절감할 수 있다. 이때, 본 발명의 실시예에 따른 n비트 생성부(500)는 플래시 방식으로 구현될 수 있다. 즉, 아날로그 신호의 입력 전류는 복수의 비교기와 동시에 비교될 수 있다. 예를 들어, n비트 생성부(500)가 3비트의 디지털 정보를 출력하고자 하는 경우, MSB의 기준 전류(1/2FSR, Iref)와 아날로그 신호의 입력 전류(Iin)의 실제 값이 비교되는 것이 아니라, MSB의 기준 전류(1/2FSR)와 아날로그 신호의 입력 전류의 비인 Iref/x와 Iin/x가 비교될 수 있다. 이에 따라, 기준 전류의 FSR은 23, 즉 8개의 구간으로 나뉘게 되며, 각 구간에서의 기준 전류와 아날로그 신호의 입력 전류 간 비가 비교될 수 있다. 비교 결과 입력 전류의 비가 기준 전류의 비보다 높은 경우 HIGH(H)로 표시되고, 입력 전류의 비가 기준 전류의 비보다 낮은 경우 LOW(L)로 표시될 수 있다.
다음으로, 본 발명의 실시예에 따르면, n비트 생성부(500)의 XOR 연산기(504)는 비교부(502)의 비교 결과를 이용하여 아날로그 신호의 제1 입력 전류가 기준 전류의 FSR을 2n개로 나눈 구간 중 어느 구간에 속하는지 찾을 수 있다. 도 8은 본 발명의 실시예에 따른 XOR 연산기(504)의 구현 예이고, 도 9는 본 발명의 실시예에 따른 XOR 연산기의 입력 전류의 예이다. 여기서도, 도 7과 마찬가지로, n비트 생성부(500)가 3비트의 디지털 정보를 출력하고자 하고, MSB의 기준 전류(1/2FSR)가 25μA이고, 아날로그 신호의 입력 전류가 30μA인 경우를 예로 들어 설명한다. 즉, 본 발명의 실시예에 따른 XOR 연산기(504)는 도 7의 비교 결과를 이용하여 XOR 연산을 수행하며, 비교 결과가 H에서 L로 바뀌는 구간은 1, 나머지 구간은 0으로 표시할 수 있다. 그리고, XOR 연산 결과가 1인 구간이 아날로그 신호의 제1 입력 전류가 속하는 구간인 것으로 판단할 수 있다.
다음으로, 본 발명의 실시예에 따르면, n비트 생성부(500)의 ROM 회로(506)는 아날로그 신호의 제1 입력 전류가 속하는 구간을 나타내는 n비트 값을 읽을 수 있다. 도 10은 본 발명의 실시예에 따른 ROM 회로의 구현 예이고, 도 11은 본 발명의 실시예에 따른 ROM 회로의 입력 전류의 예이다. 여기서도, 도 7과 마찬가지로, n비트 생성부(500)가 3비트의 디지털 정보를 출력하고자 하고, MSB의 기준 전류(1/2FSR)가 25μA이고, 아날로그 신호의 입력 전류가 30μA인 경우를 예로 들어 설명한다. 기준 전류의 FSR을 23, 즉, 8개의 구간으로 나눌 경우, 도 11에 도시된 바와 같이, 각 구간에는 3비트의 디지털 코드가 할당될 수 있다. 즉, 0으로부터 FSR을 향하는 방향으로 각 구간에는 000, 001, 010, 011, 100, 101, 110, 111의 디지털 코드가 할당될 수 있다. 본 발명의 실시예에 따른 XOR 연산기(504)의 연산 결과가 1인 구간은 100의 디지털 코드가 할당된 구간이다. 이에 따라, ROM 회로(506)는 100의 디지털 코드를 읽을 수 있으며, n비트 생성부(500)는 100의 제1 디지털 정보를 출력할 수 있다. 여기서, n비트 생성부는 2n to n 인코더를 포함할 수 있다.
다시 도 5 내지 도 6을 참조하면, 본 발명의 실시예에 따르면, 연산부(510)는 제1 디지털 정보로부터 계산되는 아날로그 값과 제1 입력 전류 간 차를 이용하여 제2 입력 전류를 계산한다. 도 12는 본 발명의 실시예에 따른 연산부의 구현 예이고, 도 13은 본 발명의 실시예에 따른 연산부의 입력 전류의 예이다.
이때, n비트의 제1 디지털 정보가 D1D2?Dn인 경우, 제1 디지털 정보로부터 계산되는 아날로그 값은 D1*1/2FSR+D2*1/4FSR+...+Dn*(1/2n)FSR일 수 있다.
한편, 추출된 제1 디지털 정보로부터 계산되는 아날로그 값과 제1 입력 전류 간 차는 다음 단위 유닛(420)에 입력되어 제1 디지털 정보의 하위 비트인 n비트의 제2 디지털 정보를 출력하는데 이용될 수 있다.
이때, 제1 디지털 정보의 하위 비트에 대한 계산인 만큼, 기준 레벨이 달라질 수 있다. 예를 들어, n비트가 3비트인 경우, 제2 디지털 정보의 계산 시 적용되는 기준 레벨은 제1 디지털 정보의 계산 시 적용되는 기준 레벨의 1/8배가 되어야 한다. 그러나, 이와 같이, 기준 레벨이 변경되는 경우, 각 단위 유닛의 비교부가 차지하는 면적이 기하 급수적으로 늘어날 수 있으며, 전류 미러를 이용한다 하더라도 채널 폭의 미스매치로 인한 오류가 크게 늘어날 수 있다.
이에 따라, 본 발명의 실시예에서는 기준 레벨을 고정하고, 기준 레벨이 줄어들어야 하는 비율만큼 입력 전류를 증가시키고자 한다.
즉, 단계 S300 및 제1 단위 유닛(410)에서의 기준 전류의 FSR과 동일하게 기준 전류를 고정하되, 제1 디지털 정보로부터 계산되는 아날로그 값과 제1 입력 전류 간 차(즉, 입력 전류 30 μA에서 D1*1/2FSR+D2*1/4FSR+...+Dn*(1/2n)FSR, 즉 (1*25+0*12.5+0*6.25+1*3.125)μA를 뺀 값 에 23배하며, 이를 제2 단위 유닛(420)에 입력되는 제2 입력 전류로 할 수 있다. 이에 따르면, 고비트 디지털 정보를 필요로 하는 ADC에서도 면적의 제한이 줄어들고, 변환의 정확성이 높아질 수 있다.
이후, 제2 단위 유닛(420)은 제1 단위 유닛(410)이 출력한 제2 입력 전류 및 기준 전류를 비교하여 제1 디지털 정보의 하위 비트인 n비트의 제2 디지털 정보를 출력할 수 있다. 이때, 기준 전류는 제1 단위 유닛(410)에서의 기준 전류와 동일할 수 있으며, 제1 단위 유닛(410)이 수행한 방법과 동일한 방법으로 제2 디지털 정보를 출력할 수 있다.
이후, 제2 단위 유닛(420)은 제2 디지털 정보 및 제3 입력 전류를 출력하고, 제3 단위 유닛(430)은 제3 입력 전류를 이용하여 제3 디지털 정보를 출력할 수 있다. 이와 같이, 복수의 단위 유닛이 순차적으로 n비트의 디지털 정보를 출력할 수 있으며, 최종적인 ADC 결과를 얻을 수 있다.
이와 같이, 본 발명의 한 실시예에 따르면, 플래시 방식의 ADC 회로를 사용하면서도 빠른 속도, 좁은 면적, 낮은 소비전력 및 높은 분해능의 효과를 얻는 것이 가능하다.
이와 같이, 본 발명의 실시예에 따르면, 기준 전류와 입력 전류의 실제 값이 아닌, 기준 전류와 입력 전류의 비율을 이용하므로, 정적전력(Static Power) 소비를 최대 30%까지 줄일 수 있다.
이에 따라, 플래시 방식으로 속도가 빠르면서도 소비 전력이 낮은 ADC 장치 및 방법을 얻을 수 있다.
또한, 본 발명의 실시예에 따르면, 기준 전류를 고정하므로, 비교부 차지하는 면적을 대폭 줄일 수 있다.
이에 따라, 본 발명의 실시예에 따른 ADC 장치 및 방법은 고속, 저전력, 적은 면적 및 고분해능을 요구하는 인공지능 분야 등에 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 아날로그 신호를 복수의 비트의 디지털 정보로 변환하는 방법에 있어서,
    복수의 기준 전류와 상기 아날로그 신호의 제1 입력 전류 간 비교 결과를 이용하여 n비트의 제1 디지털 정보를 출력하는 단계,
    상기 제1 디지털 정보로부터 계산되는 아날로그 값과 상기 제1 입력 전류 간 차를 2n배하여 제2 입력 전류를 계산하는 단계, 그리고
    상기 복수의 기준 전류와 상기 제2 입력 전류 간 비교 결과를 이용하여 상기 제1 디지털 정보의 하위 비트인 n비트의 제2 디지털 정보를 출력하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 디지털 정보를 출력하는 단계에서는 상기 복수의 기준 전류와 상기 제1 입력 전류 간 비를 비교하고,
    상기 제2 디지털 정보를 출력하는 단계에서는 상기 복수의 기준 전류와 상기 제2 입력 전류 간 비를 비교하는 방법.
  3. 제2항에 있어서,
    상기 제1 디지털 정보를 출력하기 위하여 상기 제1 입력 전류와 비교되는 복수의 기준 전류와 상기 제2 디지털 정보를 출력하기 위하여 상기 제2 입력 전류와 비교되는 복수의 기준 전류는 동일한 방법.
  4. 제2항에 있어서,
    상기 n비트의 제1 디지털 정보를 출력하는 단계는,
    상기 제1 입력 전류가 기준 전류의 FSR(full scale region)을 2n개로 나눈 구간 중 어느 구간에 속하는지 찾는 단계, 그리고
    상기 제1 입력 전류가 속하는 구간을 나타내는 n비트 값을 읽는 단계
    를 포함하는 방법.
  5. 제4항에 있어서,
    상기 n비트는 3비트이고,
    상기 제1 디지털 정보로부터 계산되는 아날로그 값은 상기 제1 디지털 정보의 최상위 비트의 디지털 값과 1/2FSR을 곱한 값, 상기 제1 디지털 정보의 최상위 비트의 하위 비트의 디지털 값과 1/4FSR을 곱한 값 및 상기 제1 디지털 정보의 최하위 비트의 디지털 값과 1/8FSR을 곱한 값의 합인 방법.
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* Cited by examiner, † Cited by third party
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KR20150009185A (ko) * 2013-07-16 2015-01-26 서강대학교산학협력단 커패시터-저항 하이브리드 dac를 이용한 sar adc
KR101686217B1 (ko) * 2016-02-23 2016-12-13 서강대학교산학협력단 이중채널 비동기 파이프라인 ｓａｒ ａｄｃ

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